画素並列信号処理を行う 撮像デバイスの実現に向けた 3次元集積回路

01
画素並列信号処理を行う
撮像デバイスの実現に向けた
３次元集積回路の作製
後藤正英　萩原　啓　井口義則　大竹　浩
Fabrication of Three-Dimensional Integrated
Circuits for CMOS Image Sensors with
Pixel-Parallel Signal Processing
Masahide GOTO, Kei HAGIWARA, Yoshinori IGUCHI and Hiroshi OHTAKE
要　約
ABSTRACT
将来の映像システムに求められる超高精細と高フレーム
We studied a three-dimensional (3D)-integrated image
レートとを両立できる次世代の撮像デバイスの実現を目指
sensor that is capable of pixel-parallel signal processing,
して，受光部の直下に，画素ごとに信号処理回路を集積
thereby meeting the demand for high-resolution and
し，デバイスの深さ方向に信号を伝達する３次元構造撮
像デバイスの研究を進めている。 半導体デバイスの３次
3D-stacked devices using through silicon vias (TSVs),
which are not applicable to image sensor pixels of a
元集積化を行う技術としては，シリコン貫通電極（TSV：
few micrometers or less due to its hole diameter larger
Through Silicon Via）を用いる手法が一般的であるが，
than the pixel size, we have recently developed a novel
TSVを撮像デバイスの画素内に形成することは難しい。今
3D-structuring method by using the direct bonding that
回，TSVを用いずにトランジスターを３次元的に直接接続
することが可能な，直接接合による３次元集積化技術の開
could transfer signals vertically without using TSVs.
Demonstrations are performed on 3D-CMOS inverters
and 3D-ring oscillators with 101 stages through the low-
発に取り組み，本技術を用いた３次元集積回路の作製を
temperature hybrid bonding of Au contacts embedded
行った。その結果，異なる基板上のトランジスターを接続し
in a SiO2 surface. The experimental results show that
た３次元構造の回路が動作することを確認し，画素並列で
the developed technology is promising for high-density
信号処理を行う撮像デバイスの実現の見通しを得た。
22
high-frame-rate imaging. Unlike the conventional
NHK技研 R&D/No.153/2015.9
3D-integrated circuits.
受光部
画素
列
信号処理回路
列並列
信号処理
1フレーム期間
信号処理時間
列の画素数分繰り返し
１図　現行の撮像デバイス
受光部
画素
積層
信号処理回路
画素並列
信号処理
1フレーム期間
信号処理時間
２図　３次元構造撮像デバイス
を画素内で行う「画素並列信号処理」２）～３）では，信号処
１．まえがき
理時間が画素数の制約を受けず，フレーム期間の短縮が
当所では，将来の映像システムに求められる超高精細
可能となるため，毎秒10,000フレームといった高いフレー
の両立が可能な撮像デバイスの
ムレートを達成した例も報告されている３）。しかし，多
実現を目指して，３次元構造撮像デバイスの研究を進め
数のトランジスターから成る信号処理回路を各画素内に
ている。
平面的に配置することで画素が大きくなり，画素数が制
と高フレームレート
＊１
１図に示す現行の一般的な撮像デバイスでは，受光部
や増幅回路からなる画素と，その周辺に配置されたA/
限されて精細度が低下してしまうという問題があった。
これらの問題を解決するために，我々は２図に示す３
D（Analog to Digital）変換回路等の信号処理回路が，
次元構造撮像デバイスを提案している４）～７）。このデバ
同一の素子平面内に存在し，各列の複数の画素が１つの
イスは，受光部や信号処理回路などの機能を持つ複数の
信号処理回路を共用する「列並列信号処理」
を用い
基板を積層した３次元構造を有する。各画素の受光部で
て，信号を読み出している。この場合，１画素あたりの
発生した信号は，基板の深さ方向に伝達され，受光部直
信号処理時間は，１フレーム期間
を列の画素数で割っ
下にある画素ごとの信号処理回路で処理される。本デバ
た値となるため，高精細化によって画素が増えるほど信
イスでは，信号処理回路を３次元的に集積することがで
＊２
１）
号処理時間が短くなり，フレームレートの維持や改善が
難しいという問題が生じる。
一方，各画素が専用の信号処理回路を持ち，信号処理
＊１ フレームレートとは，単位時間あたりに撮影できる画面の枚数。
＊２ 動画像において１枚の画面を撮影するのに要する時間。フレームレート
の逆数となる。
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SiO2層間絶縁膜
活性層
Al
Au
埋め込み酸化膜
（a）
MOSトランジスター
支持基板
（b）
支持基板
（c）
Au
Arプラズマ
（d）
O2プラズマ
（e）
（f）
（g）
３図　３次元集積化の工程
きるため，画素サイズを拡大することなく画素並列信号
（b）基 板 の 活 性 層 ＊ ６ にMOS（Metal Oxide Semi-
処理が可能となり，超高精細と高フレームレートとが両
conductor）トランジスターを形成した後，Al（ア
立できる。
ルミニウム）配線層を形成する。活性層の厚さは
３次元構造を有するデバイスの信号伝達には，従来，
主にTSV（Through Silicon Via：シリコン貫通電極）＊３
が用いられてきた
。これまでに，３次元集積化さ
８）～９）
れた撮像デバイスに関する報告
もなされているが，
10）～ 11）
50nmとした。
（c）Al配線上のSiO2層間絶縁膜内に微細な穴を形成し
た後，メッキでAu膜を形成する。
（d）CMP（Chemical Mechanical Polishing： 化 学 機
これらの報告においては，深さ方向の信号伝達手段であ
械研磨）＊７による平坦化を行い，SiO2層間絶縁膜
るTSVが複数の画素で共有されており，画素並列信号
に接合用のAu電極を埋め込む。
処理は実現されていない。これは，撮像デバイスの画素
（e）基板を20mm角の大きさに切り出した後，Ar（ア
サイズ（一般に２～３μm角）よりも，現行のTSVのサ
ルゴン）プラズマとO2（酸素）プラズマ＊８により
イズ（一般に直径５μm以上）が大きいため，画素ごと
表面活性化処理＊９を行う。
にTSVを配置することが難しいことが理由である。
我々は，TSVを用いずにトランジスターを３次元的に
直接接続することが可能な技術の開発に取り組み，SiO2
（二酸化シリコン）層間絶縁膜
内に微細なAu（金）電
＊４
（f）荷 重2,000N，温度200℃で60分間加圧し，上下基
板を接合する。
この３次元集積化技術は，薄いSiO2層間絶縁膜内に微
細なAu電極を埋め込むため，従来のTSVとは異なり，
極を埋め込んだ後に表面を平坦化し，基板どうしを直接
電極のサイズを直径１μm以下まで縮小することができ
接合する３次元集積化技術を開発した。また，この技術
る。また，200℃という低温で接合を行うため，接合工
を用いた３次元集積回路を作製し，その特性を検証した。
程が，基板上に形成されているトランジスターの特性に
本稿では，開発した３次元集積化技術の概要について
悪影響を与えることがない。接合の工程を繰り返すこと
述べた後，３次元構造撮像デバイスの実現に向けた３次
で，３図（g）に示すように積層数を３層以上に増やす
元集積回路の作製と，その評価結果について報告する。
＊３ シリコン基板を貫通した穴に電極を通して，積層した基板の配線どうし
を接続する技術。
２．３次元集積化技術
３次元集積化の工程を３図に示す。各工程における処
理は次のとおりである。
（a）完全空乏型SOI（FDSOI：Fully Depleted Silicon
＊５
on Insulator）
基板を用いる。
24
NHK技研 R&D/No.153/2015.9
＊４ トランジスターの配線層と配線層の間に形成するSiO2などの絶縁層。
＊５ SOIは，シリコンの支持基板の上にSiO2膜（埋め込み酸化膜と呼ばれる）
を形成し，その上にデバイスを作る薄いシリコン層（活性層）を形成し
た基板。活性層が特に薄い（50nm以下）ものをFDSOIと呼ぶ。
＊６ デバイスを形成するシリコン層。
＊７ 化学反応と機械的研磨の複合作用で，基板表面を平坦化する方法。
＊８ プラズマとは，電気的に正と負に分離している気体。
＊９ 基板の表面を清浄化して，
化学結合を形成しやすい活性な状態にする処理。
報告
01
平均粗さ：0.15 nm
3μm
SiO2
Au
SiO2
４図　平坦化後の SiO2 表面の AFM 像
５図　平坦化後の Au 電極の SEM 像
10
接合面
Au
抵抗値 (kΩ)
8
6
4
2
0.34Ω/ 接合
0
1μm
６図　接合部の断面 SEM 像
0
5,000
10,000
15,000
接合電極数（個）
20,000
25,000
７図　デイジーチェーン素子の測定結果
P型
N型
平面構造
3次元構造
８図　３次元構造 CMOS インバーターの構成
ことも可能であり，３次元構造撮像デバイスの形成に適
示す。接合面に隙間などは見られず，良好な接合が得ら
した集積化技術である。
れていることを確認した。
CMPによる平坦化後の基板表面の写真を４図と５
接合の信頼性を評価するために，上下基板のAl配線
図に示す。４図はSiO2部分の原子間力顕微鏡（AFM：
が多数のAu電極（直径10μm）で互いに接続されるデ
Atomic Force Microscope） による観察像で，表面の
イジーチェーン（数珠つなぎ）素子を作製した。その測
平均粗さは0.15nmであり，Siウェハーの表面とほぼ同等
定結果を７図に示す。23,000個以上の電極を一括して接
＊10
である。５図はAu電極部分の走査型電子顕微鏡（SEM：
Scanning Electron Microscope）＊11による観察像で，作
製したAu電極の最小サイズは直径３μmである。直径
10μmのAu電極を接合した基板の断面SEM像を６図に
＊10先鋭なプローブを物質に近接させ，プローブと物質の間に働く原子間力
を検出して，物質表面の形状を可視化する顕微鏡。
＊11電子ビームを物質に照射し，物質表面から放射する電子を検出すること
で，表面の構造を可視化する顕微鏡。
NHK技研 R&D/No.153/2015.9
25
6.6 mm
2.0
0.8 mm
３次元構造
平面構造
出力電圧（V）
1.5
1.0
0.5
Au
0
0
0.5
1.0
入力電圧（V）
1.5
2.0
９図　３次元構造 CMOS インバーターの静特性
200μm
10 図　３次元構造リングオシレーターの接合前の写真
電圧（V）
2.0
1.0
0
0
2
4
6
8
10
時間（μs）
11 図　３次元構造リングオシレーターの特性
合することに成功した。デイジーチェーンの抵抗値は，
するために，３次元構造のリングオシレーター＊13を作
接合電極数に対して線形に増加し，１接合あたりの抵抗
製した。広い面積にわたって多数の電極を接続するた
は0.34Ωであり，回路動作に影響のない値であることを
め，ここでは回路の動作検証を優先させて，Au電極の
確認した。
直径を50μmに設定した。リングオシレーターは101段
のCMOSインバーターをリング状に直列接続した構成
３．３次元集積回路の作製
で，パルス状の発振波形を出力する。接合前の基板写真
を10図に示す。発振回路の出力を得るには，これら100
本集積化技術の効果を検証するために，３次元構造の
個以上のAu電極が全て接続している必要がある。作製
CMOS（Complementary Metal Oxide Semiconductor）
した３次元構造リングオシレーターの特性を11図に示
インバーター
を作製した。８図のように，CMOSイン
す。700kHzでパルス波形を発生する発振動作を確認し
バーターを構成するN型とP型の２つのトランジスター
た。このように，多数の電極が接続した立体構造の回路
を上下の基板に分けて形成し，対向させて接続した。３
が動作することが分かり，今後，さまざまな集積回路が
次元集積化により，従来の平面構造に比べて回路の密度
作製できる見通しが得られた。
＊12
を向上させることができる。９図に，直径３μmのAu
電極を用いて作製した３次元構造CMOSインバーターの
静特性を示す。提案する３次元構造により，論理回路の
基本動作が得られることを確認した。なお，同じプロセ
４．回路シミュレーションによる評価
回路シミュレーションにより，３次元集積回路の動
スで作製した平面構造の回路と特性が一致しており，３
次元集積化による特性への悪影響は見られなかった。
多数の接合電極から成る回路が動作することを検証
26
NHK技研 R&D/No.153/2015.9
＊12入力電圧を反転して出力する論理回路。
＊13複数のCMOSインバーターをリング状に直列接続した発振回路。
報告
CPAD
01
RWIRE
RBOND
CPAD
RWIRE
CPAD ：AIパッド容量
RWIRE ：AI配線抵抗
RBOND：Au電極抵抗
12 図　リングオシレーターの等価回路
特性を評価した。12図に３次元構造リングオシレーター
109
の等価回路図を示す。Au電極の抵抗RBONDの算出には，
径10μmの電極に対して0.34Ω）を用いた。Alパッド容
量CPADとAl配線抵抗RWIREは，実際にレイアウトした面
積から算出した。リングオシレーターの発振周波数をさ
まざまな直径のAu電極に対して調べたシミュレーショ
100MHz
108
発振周波数（Hz）
デイジーチェーン素子による実験で得られた測定値（直
107
670kHz
106
ン結果を13図に示す。直径50μmの電極に対する発振周
波数は670kHzとなり，測定値に近い値を示した。一方，
直径１μmの電極に対しては発振周波数が約100MHzま
で上昇している。これは，同じプロセスで作製した平面
105
0
10
20
30
Au 電極の直径（μm）
40
50
13 図　発振周波数のシミュレーション結果
構造のリングオシレーターの発振周波数に等しい値で
ある。このように，微細な電極を用いることで，従来
元集積回路の形成手段としても有用である。今後は，本
の平面的な回路と同等の高速化が可能であることが分
技術を用いて画素並列信号処理を行う３次元構造撮像デ
かった。
バイスの開発を目指す。
なお，本研究は東京大学と共同で行った。
５．むすび
画素並列信号処理を行う撮像デバイスの実現に向け
本稿は，IEEE Transactions on Electron Devices誌に掲載され
た以下の論文を元に加筆・修正したものである。
て，微細なAu電極を用いてトランジスターどうしを直
M. Goto, K. Hagiwara, Y. Iguchi, H. Ohtake, T. Saraya, E. Higurashi,
接接続する技術を開発し，３次元集積回路を作製した。
H. Toshiyoshi and T. Hiramoto：
“3-D Silicon-on-Insulator Integrated
特性評価の結果，設計通りの動作を確認するとともに，
Circuits with NFET and PFET on Separate Layers Using Au/SiO2
さらなる高集積化の可能性を示した。トランジスター単
Hybrid Bonding，
”IEEE Transactions on Electron Devices，Vol.61，
位の高密度集積を可能とする本３次元集積化技術は，撮
No.8，pp.2886-2892（2014）
像デバイスに限らず，高密度化が求められる将来の３次
NHK技研 R&D/No.153/2015.9
27
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“表面活性化処理を用いた金属/ 絶縁体混在基板の直接
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10）K. Kiyoyama, K. W. Lee, T. Fukushima, H. Naganuma, H. Kobayashi, T. Tanaka and M. Koyanagi：
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Very Low Area ADC for 3-D Stacked CMOS Image Processing System，
”IEEE International 3D System
Integration Conference (3DIC) Digest of Technical Papers，5-1（2011）
11）S. Sukegawa, T. Umebayashi, T. Nakajima, H. Kawanobe, K. Koseki, I. Hirota, T. Haruta, M. Kasai, K.
Fukumoto, T. Wakano, K. Inoue, H. Takahashi, T. Nagano, Y. Nitta, T. Hirayama and N. Fukushima：
“A
1/4-inch 8Mpixel Back-Illuminated Stacked CMOS Image Sensor，
”Proc. IEEE International Solid-State
Circuits Conference (ISSCC)，pp.484-485（2013）
ご とう まさ ひで
後藤 正英
2000年入局。同年から放送技術研究所
において，固体撮像デバイス，シリコン
マイクの研究に従事。現在，放送技術研
究所新機能デバイス研究部に所属。博士
（工学）
。
い ぐち よし のり
28
はぎ わら けい
萩原 啓
1995年入局。富山放送局を経て，1998
年から放送技術研究所において，大型
ディスプレー（PDP，FED）
，シリコン
マイク，エナジーハーベスティングの研
究に従事。現在，放送技術研究所新機能
デバイス研究部副部長。博士（工学）
。
おお たけ ひろし
井口 義則
大竹 浩
2001年入局。同年から放送技術研究所
において，固体撮像デバイス，シリコン
マイクの研究に従事。現在，放送技術研
究所新機能デバイス研究部上級研究員。
1982年入局。同年から放送技術研究所
において，超高速度CCDおよび次世代放
送用撮像デバイスの研究に従事。現在，
放送技術研究所新機能デバイス研究部上
級研究員。
NHK技研 R&D/No.153/2015.9