Hardware Manual LF64

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Hardware Manual LF64

SH2A-7211 PC/104 BUS CPU BOARD
LF64
Ｈardware Manual
© 2015 L&F Corporation
http://www.l-and-f.co.j
p
[テキストを入力してください]
L LF-SP-LF53L(R15)-001F-SP-LF53L(R15)-001
1
目次
1. はじめに ............................................................................................ 1
1.1. 梱包内容 ................................................................................................................ 2
1.2. オーダー情報 .......................................................................................................... 2
1.3. ＭＡＣアドレス情報 ................................................................................................. 2
2. 注意事項 ............................................................................................ 3
2.1. 安全上のご注意 ....................................................................................................... 3
2.2. 使用上のご注意 ....................................................................................................... 3
2.3. その他注意事項 ....................................................................................................... 3
3. 製品保証 ............................................................................................ 4
3.1. 無償修理 ................................................................................................................ 4
3.2. 有償修理 ................................................................................................................ 4
3.3. 動作を保証できない項目............................................................................................ 4
3.4. 免責事項 ................................................................................................................ 4
4. 製品概要 ............................................................................................ 5
5. 製品仕様 ............................................................................................ 7
5.1. 電気的特性 ............................................................................................................. 7
5.2. 一般仕様 ................................................................................................................ 7
5.3. PC/104 BUS DC 特性 ............................................................................................... 8
5.4. CN1 CPU 内蔵デジタル I/O 信号 DC 特性 ...................................................................... 8
5.5. CN1 CPU 内蔵 I2C BUS 信号 DC 特性 ........................................................................... 8
5.6. CN1 ＣＰＬＤＩ／Ｏ信号ＤＣ特性.............................................................................. 9
5.7. 主要部品仕様 ........................................................................................................ 10
5.8. ブロック図 ........................................................................................................... 12
6. MCU の設定仕様 ................................................................................. 13
6.1. 動作モード設定 ..................................................................................................... 13
6.2. クロック動作モード設定.......................................................................................... 14
6.3. MCU 端子設定 ....................................................................................................... 15
6.4. アドレスマップ ..................................................................................................... 18
6.5. I２C モジュールの設定 ............................................................................................. 21
7. CPLD レジスタ ................................................................................... 22
7.1. PC/104 BUS／LED 制御レジスタ（P104_LED） .......................................................... 23
7.2. 割込みマスクレジスタ１／２(INTMSK1、INTMSK2） ................................................... 24
7.3. 割込要因リード／解除レジスタ１／２(INTSTS1、INTSTS2) .......................................... 25
7.4. S1 状態リードレジスタ(S1RD) ................................................................................. 26
7.5. SPI 制御レジスタ(SPICNT) ...................................................................................... 27
7.6. SPI ステータスレジスタ(SPISTS) .............................................................................. 29
7.7. SPI データ送信レジスタ(SPIDATO) ........................................................................... 29
7.8. SPI データ送信レジスタ(SPIDATO) ........................................................................... 29
7.9. SCIF0/1
RTS/CTS 制御レジスタ(RSCNT) ................................................................. 30
7.10. PC/104BUS
8bit 領域ウェイト制御レジスタ(P104_8WCNT) ...................................... 30
7.11. PC/104BUS
16bit 領域ウェイト制御レジスタ(P104_16WCNT)................................... 30
7.12. USB 関連レジスタ(USBSTS/USBDAT) ..................................................................... 31
7.13. CPLD リセット関連レジスタ(CPLDRES) ................................................................... 32
7.14. 割込信号状態確認レジスタ１／２(INTMON1、INTMON2) ........................................... 32
7.15. CPLD バージョン読み出しレジスタ(CPLDVER) ........................................................... 33
7.16. CPLD I/O の bit 別リード／ライト選択レジスタ(CPLDIODIR) ....................................... 33
7.17. CPLD I/O レジスタ(CPLDIO) ................................................................................. 33
8. 外部割込み ........................................................................................ 34
8.1. 外部割込み要因と MCU 割込み端子の関係 ................................................................... 34
8.2. 割込処理フローチャート.......................................................................................... 37
9. RTC ................................................................................................. 38
9.1. ＲＴＣへのアクセス ............................................................................................... 39
10. 通信インターフェース ........................................................................ 40
10.1. SPI インターフェース ........................................................................................... 40
10.2. SCIF インターフェース.......................................................................................... 42
10.2.1. フロー制御 ................................................................................................... 42
10.2.2. SCIF０ ......................................................................................................... 43
10.2.3. SCIF1 .......................................................................................................... 45
10.2.4. SCIF2 .......................................................................................................... 47
10.2.5. SCIF3 .......................................................................................................... 49
10.3. USB スレーブインターフェース ............................................................................... 51
10.3.1. USB コネクタ ................................................................................................ 51
10.4. Ethernet インターフェース .................................................................................... 52
10.4.1. Ethernet コネクタ .......................................................................................... 52
10.4.2. MAC アドレス ................................................................................................ 53
10.4.3. AX88796BLI バスタイプの設定 ......................................................................... 53
11. PC/104 バスインターフェース ............................................................. 54
11.1. バスタイミング ................................................................................................... 55
11.1.1. CPLD での PC/104 バス速度制御 ....................................................................... 55
11.2. PC/104 バスコネクタ仕様 ...................................................................................... 57
11.2.1. PC/104 バスコネクタ 1（P1） .......................................................................... 57
11.2.2. PC/104 バスコネクタ 2（P2） .......................................................................... 59
12. 子基板増設ソケット部(J2,J3) .............................................................. 61
12.1. ソケット配置 ...................................................................................................... 62
12.2. ピンアサイン・ジャンパ設定 .................................................................................. 63
12.2.1. FLASH MEMORY（LF64−F4MB(S29JL032(H/J)70TFI010 等）
）............................ 63
12.2.2. SRAM（LF64−S4MB(R1LV3216RSA 等）
） ........................................................ 65
12.2.3. FRAM（MB85R1002PFTN 等）......................................................................... 67
12.2.4. モーションネットセンターボード（LF-MN1） ...................................................... 69
13. H-UDI/JTAG インターフェース ............................................................ 71
13.1. H-UDI インターフェース(CN3) ............................................................................... 71
13.2. JTAG インターフェース(J4).................................................................................... 72
14. 電源入力部 ...................................................................................... 73
15. MCU I/O、CPLD SPI 信号接続コネクタ（CN1） .................................. 74
16. スイッチ／ジャンパ設定部 .................................................................. 76
16.1. ディップスイッチ(S1) .......................................................................................... 76
16.2. 抵抗ジャンパ(RJxx) ............................................................................................. 77
16.3. 半田ジャンパ(HJxx) ............................................................................................. 78
16.4. アナログ GND 接続ジャンパ(JP1) ........................................................................... 80
16.5. MCU モード部／リセット信号接続ジャンパ（JP2） ..................................................... 80
16.6. ADC 入力部保護素子取付ソケット（J1） ................................................................... 81
17. テスト端子／インジケータ .................................................................. 82
17.1. テスト端子 ......................................................................................................... 82
17.2. インジケータ ...................................................................................................... 82
18. ＣＰＵプログラム書込み方法 ............................................................... 83
18.1. H-UDI エミュレータを使用する場合 ......................................................................... 83
18.1.1. MCU 動作モード 2 の場合 ................................................................................. 83
18.1.2. MCU 動作モード 0 の場合 ................................................................................. 83
18.2. FWRITE2 を使用する場合 ...................................................................................... 84
19. CPLD のプログラム書込み手順 ............................................................. 87
20. 基板外形・配置 ................................................................................ 88
表目次
表 1
オーダー仕様 ........................................................................................ 2
表 2
絶対最大定格 ........................................................................................ 7
表 3
推奨動作条件 ........................................................................................ 7
表 4
一般仕様 ............................................................................................. 7
表 5
PC/104 BUS DC 特性 ............................................................................ 8
表 6
ＣＮ１ＣＰＵ内蔵デジタルＩ／ＯＤＣ特性................................................... 8
表 7
CN1 CPU 内蔵 I2C BUS 信号 DC 特性 ........................................................ 8
表 8
ＣＮ１ＣＰＬＤＩ／Ｏ信号ＤＣ特性 ............................................................. 9
表 9
ＭＣＵの動作モードとＳ１の設定 ............................................................ 13
表 10
周波数制御レジスタ（FRQCR）の推奨設定 ............................................. 14
表 11
ＭＣＵ端子設定表 .............................................................................. 15
表 12
ＭＣＵ拡張モード２アドレスマップ ....................................................... 19
表 13
ＭＣＵ拡張モード 0 アドレスマップ ....................................................... 20
表 14
ＩＩＣ３関連レジスタ初期推奨設定値 .................................................... 21
表 15
CPLD レジスタ一覧 ............................................................................ 22
表 16
ＰＣ／１０４ＢＵＳ／ＬＥＤ制御レジスタ(P104_LED) .............................. 23
表 17
割込みマスクレジスタ１(INTMSK1) ...................................................... 24
表 18
割込みマスクレジスタ２(INTMSK2) ...................................................... 24
表 19
割込み要因リード／解除レジスタ１(INTSTS1) ........................................ 25
表 20
割込み要因リード／解除レジスタ２(INTSTS2) ........................................ 25
表 21
Ｓ１状態リードレジスタ１(S1RD) ........................................................ 26
表 22
ＳＰＩ制御レジスタ(SPICNT) .............................................................. 27
表 23
SPI ボーレート設定表 ......................................................................... 28
表 24
SPI ステータスレジスタ(SPISTS) ......................................................... 29
表 25
SPI データ送信レジスタ(SPIDATO) ....................................................... 29
表 26
SPI データ受信レジスタ(SPIDATI) ........................................................ 29
表 27
SCIF０／１
表 28
PC/104
8bit 領域ウェイト制御レジスタ ............................................... 30
表 29
PC/104
16bit 領域ウェイト制御レジスタ .............................................. 30
表 30
USB ステータスレジスタ(USBSTS) ....................................................... 31
表 31
USB データレジスタ(USBDAT) ............................................................ 31
RTS／CTS 制御レジスタ（CPLD 内部レジスタ） .................... 30
表 32
CPLD リセット制御レジスタ(CPLDRES) ................................................. 32
表 33
割込み信号モニタレジスタ 1(INTMON1） .............................................. 32
表 34
割込み信号モニタレジスタ 2(INTMON2) ................................................ 32
表 35
CPLD バージョン読み出しレジスタ(CPLDVER) ........................................ 33
表 36
CPLD I/O の bit 別リード／ライト選択レジスタ(CPLDIODIR) ..................... 33
表 37
CPLD I/O レジスタ(CPLDIO) ............................................................... 33
表 38
外部割込み要因、及び、MCU 割込み端子の関係 ....................................... 36
表 39
ＲＴＣスレーブアドレス...................................................................... 39
表 40
ＲＴＣレジスタマップ ........................................................................ 39
表 41
SPI インターフェース端子説明 ............................................................. 41
表 42
μＳＤカードコネクタ仕様 .................................................................... 41
表 43
ＳＣＩ２／３
表 44
SCIF０外部接続信号設定 ..................................................................... 43
表 45
SCIF０で設定可能な通信仕様 ............................................................... 43
表 46
SCIF０
インターフェースコネクタ（１）仕様（ＣＮ７＿１） .................... 44
表 47
SCIF０
インターフェースコネクタ（２）仕様（ＣＮ７＿２） .................... 44
表 48
SCIF１外部接続信号設定 ..................................................................... 45
表 49
SCIF１で設定可能な通信仕様 ............................................................... 45
表 50
SCIF１
表 51
SCIF２外部接続信号設定 ..................................................................... 47
表 52
SCIF２調歩同期モードで設定可能な通信仕様 ........................................... 47
表 53
SCIF２クロック同期モードで設定可能な通信仕様 ..................................... 48
表 54
SCIF３制御信号接続設定 ..................................................................... 49
表 55
SCIF３調歩同期モードで設定可能な通信仕様 ........................................... 49
表 56
SCIF３クロック同期モードで設定可能な通信仕様 ..................................... 50
表 57
SCIF２／３
表 58
USB コネクタ仕様（ＣＮ６） ............................................................... 51
表 59
AX88796BLI バスタイプ設定仕様 ......................................................... 53
表 60
ＳＹＳＣＬＫタイミング値 ................................................................... 56
表 61
PC/104
ＢＵＳ接続コネクタ１ ........................................................... 57
表 62
PC/104
ＢＵＳ接続コネクタ１信号別機能 ............................................. 58
表 63
PC/104
ＢＵＳ接続コネクタ２ ........................................................... 59
表 64
PC/104
ＢＵＳ接続コネクタ２信号別機能 ............................................. 60
RTS／CTS 制御端子（MCU 内蔵 I/O） ............................... 42
インターフェースコネクタ仕様（ＣＮ２） .................................. 46
コネクタ仕様（ＣＮ４） ................................................... 50
表 65
FLASH MEMORY（LF64F-4MB）実装時のＪ２／Ｊ３ピンアサイン .............. 63
表 66
FLASH MEMORY（LF64F-4MB）実装時の関連ジャンパ設定表 .................... 64
表 67
SRAM（LF64−S4MB）実装時のＪ２／Ｊ３ピンアサイン........................... 65
表 68
SRAM（LF64−S4MB）実装時の関連ジャンパ設定表 ................................ 66
表 69
FRAM（MB85R1002PFTN）実装時のＪ２／Ｊ３ピンアサイン .................... 67
表 70
FRAM（MB85R1002PFTN-GE1）実装時の関連ジャンパ設定表 ................... 68
表 71
モーションネットセンターボード（LF-MN1）実装時のＪ２／Ｊ３ピンアサイン ... 69
表 72
モーションネットセンターボード（LF-MN1）実装時の関連ジャンパ設定表 ........ 70
表 73
H-UDI コネクタ（ＣＮ３） .................................................................. 71
表 74
JTAG コネクタ（J4） ......................................................................... 72
表 75
電源接続コネクタ（CN8）................................................................... 73
表 76
CN1 ピンアサイン ............................................................................. 74
表 77
Ｓ１の接続先 .................................................................................... 76
表 78
ＲＪxx の設定 ................................................................................... 77
表 79
ＨＪxx の設定 ................................................................................... 78
表 80
ＪＰ２による MCU 動作モード／リセットの設定 ....................................... 80
表 81
Ｊ１ピンアサイン .............................................................................. 81
表 82
テスト端子仕様 ................................................................................. 82
表 83
LF64 インジケータ ............................................................................ 82
図目次
図 1
LF64 ブロック図 ................................................................................. 12
図 2
Ｉ２Ｃバス接続図 ................................................................................. 21
図 3
ＳＰＩタイミング図 ............................................................................. 27
図 4
USB 受信データリードタイミング ........................................................... 31
図 5
USB 送信データライトタイミング ........................................................... 31
図 6
外部割込みと MCU の接続構成図 ............................................................. 35
図 7
割込み処理フロー ................................................................................ 37
図 8
ＲＴＣ接続図 ...................................................................................... 38
図 9
SPI バス接続図 ................................................................................... 40
図 10
SCIF０接続形態図 ............................................................................. 43
図 11
SCIF１接続形態図 ............................................................................. 45
図 12
SCIF２接続形態図 ............................................................................. 47
図 13
SCIF３接続形態図 ............................................................................. 49
図 14
Ethernet コネクタ外形（コネクタ挿入側より見た図） ............................... 52
図 15
Ethernet コネクタ仕様（ＣＮ５） ......................................................... 52
図 16
PC/104 バス接続構成図 ...................................................................... 54
図 17
CPLD ウェイト生成ロジック構成........................................................... 56
図 18
ＣＫとＳＹＳＣＬＫの関係 ................................................................... 56
図 19
Ｊ２、Ｊ３ソケット配置図 ................................................................... 62
図 20
LF64-F4MB/LF64-S4MB 実装図 ............................................................ 62
図 21
電源給電経路 .................................................................................... 73
図 22
ＪＰ２配置図 .................................................................................... 80
図 23
Ｊ１接続構成図 ................................................................................. 81
図 24
LF64<->PC 接続ケーブル結線図 .......................................................... 84
図 25
FWRITE2 設定 .................................................................................. 84
図 26
基板外形・配置 ................................................................................. 88
図 27
基板部品面部品配置図 ........................................................................ 89
図 28
基板半田面部品配置図 ........................................................................ 90
図 29
基板寸法図 ....................................................................................... 91
※凡例
●
不定数値の表記は、x で表します。
●
数字の表記
2 進数は B'xxxx、16 進数は H'xxxx、10 進数は xxxx で表します。
●
記号の表記
ローアクティブの信号には先頭に n を付けています。
●
入出力方向は LF64 側から見た方向を示します。
●
入出力記号はＩ＝入力、Ｏ＝出力、I/O＝入出力、OC＝オープンコレクタ、P＝電源を示
します。
●
デバイスロケーション番号後の（xx）は、端子 No.を示します。
※本製品主要実装デバイス資料掲載ＵＲＬ
●
ルネサスエレクトロニクス㈱
http://japan.renesas.com/
●
ASIX ELECTRONICS CORPORATION
http://www.asix.com.tw/
●
Micron
http://www.micron.com/
●
FTDI
http://www.ftdichip.com/
●
アルテラ
http://www.altera.co.jp/
●
● PC/104 Specification
http://www.pc104.org/
●
エプソントヨコム㈱
http://www5.epsondevice.com/ja/quartz/index.html
LF64 Ｈardware Manual
1. はじめに
この度は SH2A-7211 搭載 PC/104 BUS 多機能 CPU ボード LF64 をお買い上げいただき、誠にあ
りがとうございます。
本製品を正しくご使用いただくために、本書、及び、LF64 に実装されているデバイスのマニュアル
を充分お読みいただけますようお願い致します。
PC/104 とは？
組み込みコンピュータの仕様で「PC/104 コンソーシアム」が管理していて、フ
ォームファクタとバスの両方が定義されています。 PC/104 は、極端な環境下で
も確実なデータ収集が可能である特殊な組み込みコンピュータ環境に向いていま
す。このフォームファクタは民生品として市販されているので、
「特別仕様の頑
丈なシステム」が必要となった場合でも、数ヶ月もかけて設計したり書類仕事を
したりしなくても済み、基板サイズも約 100mm 角のコンパクトサイズ
で、カードゲージ無しで基板間を接続する事が可能です。
くみこみもあい
初めまして、組込最愛と申します。
皆様の疑問質問にお答えしてまいりますので、どうぞよろしくお
願い致します。
本マニュアルには、LF64の仕様や使用方法に
ついて書かれておりますので、ご活用頂
ければ幸いです。
L&F Corporation
LF-MN-LF64(R11)-001
1
LF64 Ｈardware Manual
1.1. 梱包内容
基本梱包は下記の通りとなりますので、内容をご確認いただき、万が一不足しておりました場
合は、お買い求め販売店、または、弊社サポートまでご連絡下さい。
●
LF64
× １枚
●
取扱説明書ディスク
× １枚
●
電源供給用ハウジング
× １個
●
同上コンタクト
× ２個
●
ＰＣ／１０４用スペーサ
× 4個
●
M3 ナット
× ４個
1.2. オーダー情報
LF64 の PC/104 コネクタ(P1,P2)の扱いにつきまして、下記枝番により部品添付、または、実
装対応させていただきます。
型式：LF64-①
↑項目番号（番号が省略された場合は、プレスフィットスタックコネク
タ（LFCN64S-AP＋LFCN40S-AP）を実装した状態での納品となりま
す。
）
表 1 オーダー仕様
項目番号
①
オプション内容
オプション番号
内
容
1
部品添付無、部品は非実装
PC/104 コネクタ
2
半田付けスタックコネクタを添付
実装仕様
3
プレスフィットスタックコネクタを添付
4
半田付けノンスタックコネクタを添付
使用部品型番
−
LFCN64S-A＋LFCN40S-A
LFCN64S-AP＋LFCN40S-AP
LFCN64N-A＋LFCN40N-A
1.3. ＭＡＣアドレス情報
LF64 の各基板にはそれぞれ弊社の MAC アドレスを割り当ててあり、MAC アドレスは基板部品
面 PC/104 P2 コネクタ（４０ピンのコネクタ）の下（CN3 JTAG コネクタを上と見た場合）に
シールで貼付してありますのが、剥がれる危険性のある場合は、番号をメモしておくことをお
奨め致します。
L&F Corporation
LF-MN-LF64(R11)-001
2
LF64 Ｈardware Manual
2. 注意事項
本製品は、下記注意事項とともに本マニュアルに記載されている「製品保証」、
「免責事項」をご確認いただいたきその内容をご諒承の上ご使用下さい。
2.1. 安全上のご注意
本製品には一般電子機器用（ＯＡ機器・通信機器・計測機器・工作機
器等）に製造された半導体部品を使用しておりますので、その誤動作
や故障が直接生命を脅かしたり、身体・財産等に危害を及ぼす恐れの
ある装置（医療機器・交通機器・燃焼制御・安全装置等）に組み込んで使用しないで
下さい。
また、本製品は半導体製品を使用しております為、外来ノイズやサージ等により誤動
作したり故障したりする可能性がありますので、ご使用になる場合は万一誤動作、故
障した場合においても生命・身体・財産等が侵害されることのないよう、装置として
の安全設計に万全を期されますようお願い致します。
2.2. 使用上のご注意
腐食性ガスや可燃性ガスの雰囲気中でのご使用はお止め下さい。
高湿度環境、水に濡れる恐れのある場所でのご使用はお止め下さい。
温度環境は、本マニュアルに記載された範囲以内でご使用下さい。
基板を金属板等、導電性物質の上に直接置いた状態での通電はお止め下さい。
電源・信号入出力端子に、定格以上の電圧・ノイズを印加しないで下さい。
2.3. その他注意事項
本製品の仕様・本書の内容については、改良の為に予告なく変更する事があります。
本製品・本製品を使用した機器を海外に持ち出される場合は、輸出許可が必要です。
本書に記載されている内容・回路図の著作権は、株式会社エル・アンド・エフが保有
しており、それらを無断で転用・転載・掲載・譲渡・配布することは禁止します。
L&F Corporation
LF-MN-LF64(R11)-001
3
LF64 Ｈardware Manual
3. 製品保証
3.1. 無償修理
製品ご購入後 1 年間は、下記「有償修理」の場合を除き無償で修理致します。
（弊社に製品をご
返送いただいての修理・交換対応となります。
（無償修理を除き、弊社にご送付いただく送料は
お客様負担とさせていただきます）
）
また、保証は製品が日本国内で使用される場合に限り有効とさせていただきます。
3.2. 有償修理
１）製品が購入後 1 年以上経過しているもの。
２）仕様範囲外でのご使用、物理的／電気的ストレスを加えた等、お客様のお取扱いに起因す
る故障。
３）お客様にて製品を改造（CPLD の内容変更も含む）したための故障。
４）火災、地震、水害等の天災による故障。
3.3. 動作を保証できない項目
１）他社製品との接続互換性、相性による不具合。
２）本製品を仕様範囲外の環境でご使用された場合の不具合。
３）お客様にて製品を改造（CPLD の内容変更も含む）したための不具合。
3.4. 免責事項
当製品の故障、不具合、誤動作によって生じた損害等の純粋経済損失につきまして、弊社は一
切その責任を負いません。
L&F Corporation
LF-MN-LF64(R11)-001
4
LF64 Ｈardware Manual
4. 製品概要
LF64 は、MCU に組み込み関係での用途が多い、SH-2 系高機能版 SH2A の
SH2A-7211/160MHz（ルネサステクノロジ社製）を搭載した PC/104 16bit BUS 規格準
拠の組込み向けボードコンピュータです。
● 高瀬能 CPU の採用
SH2A-7211 の内部コアは、2 命令同時実行スパースカラアーキテクチャ、ハーバー
ドアーキテクチャの採用により命令実行速度が高速、且つ、内蔵している周辺回路は
豊富であり、バス・インターフェースやフラッシュ 512KBytes, SRAM 32KBytes,
Timer 5Ch, I2C 1Ch, シリアル 4Ch,12bits A/D 8Ch, D/A 2Ch などを備えます。
また従来の「SH-2」は、最大動作周波数 80MHz で 104MIPS の処理性能に対し、
「SH-2A」は、200MHz 動作時に 360MIPS であり、約 3.5 倍の処理性能を持ちま
す。
● 10/100 BASE-T を装備しており、Ethernet ネットワークに接続できます。
● USB 2.0 フルスピードスレーブポートを持ち、メーカー（FTDI 社）から入手可能な
各 OS 対応ドライバによりパソコン側からのアクセスも安易に行えます。
● MCU の CS0 外部空間を IC ソケットに割付け、NOR FLASH MEMORY(最大 4MB)、
SRAM、FRAM、MRAM を市販の変換基板に実装するだけでメモリを増設できます。
また、MCU モード端子の設定を内蔵 FLASH ROM 無効とした場合、本ソケットに実装
されたメモリデバイス内のプログラムからブートすることも可能です。
● RS232C／RS485（SCIF3 チャネル）規格の調歩同期ポートを 4CH 搭載しているた
め、多種の RS232C インターフェース機器、RS485 インターフェース機器と接続でき
ます。
● PC/104 BUS 規格の小型（96mm×90mm）
サイズで、
市販されている様々な PC/104
スレーブボードとカードゲージ無しで接続することができるため、幅広い用途のコンパ
クトサイズ機器を構成できます。
● 温度保証発信器内蔵、高精度 RTC を搭載しており、正確なタイムスケジューリングア
プリケーションに使用できます。
● 大容量メモリ（32MB SDRRAM）＋uSD カードスロットを搭載しているため、デー
タストレージ等、大データ容量を必要とする用途にもご活用いただけます。
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5
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● シリアルペリフェラルインターフェース（SPI）
、Ｉ２Ｃバスインターフェースを搭載し
ているため、センサ、メモリチップ、シフトレジスタ、ポートエクスパンダ、ディスプ
レイドライバ、データコンバータ、ストレージデバイス、マルチメディアカードなど様々
なデバイスに接続させることができます。
● プログラムの書込み、及び、デバッグは H-UDI からの他、RS232C ポートより弊社製
統合開発環境 YIDE でも行えます。
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6
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5. 製品仕様
5.1. 電気的特性
表 2 絶対最大定格
項
目
シンボル
定
格
値
単位
電源電圧
+5V
-0.3∼+6.5
V
アナログ入力電圧
AVCC
-0.3～+6.8
V
PC/104 信号入力電圧範囲
VIＮ
-0.3～+6.8
V
CN1 デジタル接続信号入力電圧範囲
VIＮ
-0.3～+4.6
V
RS232C 入力電圧範囲
VIＮ
-25～+25
V
RS485 入力電圧範囲
VIＮ
-9～+14
V
動作温度
Topr
-10～+60（結露なきこと）
℃
保存温度範囲
Tstg
-10℃～+70℃（結露なきこと）
℃
絶対最大定格を一瞬でも越えた場合、基板上デバイスが永久破壊される場合がありますのでご注意下さい。
※上記数値は、全てメーカーカタログ値です。
表 3 推奨動作条件
項
目
シンボル
定
格
値
単位
電源電圧
+5V
0∼+5.1
V
アナログ入力電圧
VAN
AVss≧ANx（x=0～7）≦+5V
V
PC/104 信号入力電圧範囲
VIＮ
0～+5.25
V
CN1 デジタル接続信号入力電圧範囲
VIＮ
0～+3.6
V
RS232C 入力電圧範囲
VIＮ
-15～+15
V
RS485 入力電圧範囲
VIＮ
-7～+12
V
動作温度
Topr
-10～+50（結露なきこと）
℃
保存温度
Tstg
-10～+55（結露なきこと）
℃
※上記数値は、全てメーカーカタログ値です。
5.2. 一般仕様
表 4 一般仕様
項
目
消費電流
280mA（typ）
外形寸法
90.1ｍｍ×95.8mm
質量
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内
容
約 70g（PC/104 コネクタを除く）
7
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5.3. PC/104 BUS DC 特性
表 5
該当信号名
PC/104 BUS DC 特性
項
目
シンボル
Min
Max
単位
SA[1:19],
入力ハイレベル電圧
VIH
2.0
5.5
V
LA[17:23],SD[0:15],
入力ローレベル電圧
VIＬ
-0.3
0.8
V
IRQ3∼7,IRQ9∼12,IRQ14,15
出力ハイレベル電圧
VOH
2.4
−
V
nIOCHCK,nIOCHRDY
出力ローレベル電圧
VOL
−
0.55
V
出力ハイレベル電圧
VOH
2.4
−
V
出力ローレベル電圧
VOL
−
0.45
V
上記以外
5.4. CN1 CPU 内蔵デジタル I/O 信号 DC 特性
表 6 ＣＮ１ＣＰＵ内蔵デジタルＩ／ＯＤＣ特性
該当信号名
項
目
シンボル
Min
Max
単位
入力ハイレベル電圧
VIH
2.0
VCC+0.3
V
CN1(16)∼(23)に接続
入力ローレベル電圧
VIＬ
-0.3
0.8
V
されている信号
出力ハイレベル電圧
VOH
VCC-0.5
−
V
出力ローレベル電圧
VOL
−
0.9
V
※ VCC は、基板で生成する+3.3V を示します。
5.5. CN1 CPU 内蔵 I2C BUS 信号 DC 特性
表 7 CN1 CPU 内蔵 I2C BUS 信号 DC 特性
該当信号名
CN1(24),(25)に接続されている
SCL/SDA 信号
項
目
シンボル
Min
Max
単位
入力ハイレベル電圧
VIH
VCC×0.7
VCC+0.5
V
入力ローレベル電圧
VIＬ
-0.5
VCC×0.3
V
出力ローレベル電圧
VOL
−
0.4
V
※ VCC は、基板で生成する+3.3V を示します。
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8
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5.6. CN1 ＣＰＬＤＩ／Ｏ信号ＤＣ特性
表 8 ＣＮ１ＣＰＬＤＩ／Ｏ信号ＤＣ特性
該当信号名
シンボル
Min
Max
単位
入力ハイレベル電圧
VIH
1.7
4.0
V
CN1(27)∼(34)に接続され
入力ローレベル電圧
VIＬ
-0.5
0.8
V
ている信号
出力ハイレベル電圧
VOH
2.4
−
V
出力ローレベル電圧
VOL
−
0.45
V
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項
目
9
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5.7. 主要部品仕様
項
目
使用デバイス
仕
様
・メーカー：ルネサスエレクトロニクス
・動作周波数：147.456MHz (9.216MHz 水晶)
・内蔵機能：・FLASH ROM（512Kbyte）
・SRAM（32Kbyte）
・シリアルポート（SCIF）×4
・ダイレクトメモリアクセスコントローラ(DMAC)×8
MCU
・I2C BUS インターフェース(IIC3)×1
R5F72115D160FPV
・ウォッチドックタイマ×1
・A/D コンバータ：（分解能 12 ビット）×8
・D/A コンバータ：(分解能 8 ビット)×2
・マルチファンクションタイマパルスユニット 2/2S
(MTU2/MTU2S)
・コンペアマッチタイマ(CMT)
・クロックパルス発振器(CPG)
・メーカー：アルテラ
・機能：
・PC/104 BUS<->MCU インターフェース
CPLD
・MCU への割込み信号生成
EPM570T100I5N
・FT245RQ<->MCU インターフェース
・MCU<->SPI インターフェース
・CN1 DIO 信号生成
SDRAM
MT48LC16M16A2P-6A
または同等品
・メーカー
：MICRON 等
・容
：32Ｍbyte（16bit 接続）容量増加オプション有
量
・メーカー：ASIX
NIC
AX88796BLI
・用途：イーサネット接続
・インターフェース規格：10/100 BASE-T
RS232C
SP3223EUCY
ドライバ
または同等品×4
RS485
SN65HVD12D
ドライバ
または同等品
・メーカー：エクサー等
・電気的仕様：ANSI TIA/EIA-232-E に準拠
・最高伝送レート：1Mbps(LF64 では、MAX 460,800bps)
・メーカー
：TI 等
・電気的仕様：ANSI TIA/EIA-485-A に準拠
・最高伝送レート：1Mbps(LF64 では、MAX 230,400bps)
（続く）
L&F Corporation
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10
LF64 Ｈardware Manual
（続き）
項
目
使用デバイス
仕
様
・メーカー：エプソントヨコム
・MCU インターフェース：I２C シリアルインターフェース
・割込み機能：
RX-8801 SA、
RTC
または、
RX-8803 SA
・曜、日、時、分アラーム
・タイマ
・時刻更新（秒・分）
・その他の機能／特徴
・自動うるう年補正機能（2000 年～2099 年）
・温度保証発振器源振内蔵により高精度
・メーカー：パナソニック等
RTC
ﾊﾞｯｸｱｯﾌﾟ
電源
ML-621S/ZTN
または同等品
・種類：マンガンリチウム二次電池
・容量：５ｍAh
・充放電サイクル：公称容量に対する放電深度 10％で約 1000 回
・固定ホルダ：PB621（タカチ電機工業）
・メーカー：ルネサスエレクトロニクス等
リセット
RNA51957BFP
・リセット検出電圧：可変（LF64 では、+3.3V 電源が+2.5V
または同等品
でリセット設定）
・リセットパルス幅：可変（LF64 では、約 40ms に設定）
・メーカー：アルテラ(ENPIRION)
・入出力間形式：非絶縁スイッチング型
・入力電圧範囲：+2.4VDC～+5.5VDC
電源(1)
EN5322QI-T
・出力電圧範囲：+3.234～+5.25VDC
・定格出力電流：2A(max)
・効率：95%(Max)
・機能：LF64 基板内+3.3V 電源生成
・メーカー：東芝等
電源(2)
TA48015BF
または同等品
・入出力間形式：非絶縁リニア型
・出力電圧範囲：+1.44～+1.56VDC
・定格出力電流：1A（max）
・機能：MCU のコア電源（+1.5VDC）生成
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5.8. ブロック図
LF64 のブロック図を図 1 に示します。
図 1
PLL
内部ｸﾛｯｸ
147.456MHz
周辺ｸﾛｯｸ
36.864MHz
LF64 ブロック図
9.216MHz
Address Bus
A1-A14
Data Bus
nCS3 SDRAM
(32MByte)
MT48LC16M16A
nCS0 SRAM/Flash/FRAM
実装用ソケット
(Max4MByte)
D0-D15
A1-A21
D0-D15
IRQ5
HJ25
A1-A5
100Base-TX
Ether Net Controler
AX88796BLF
D0-D15
IRQ3
D0-D7
Ether Netｺﾈｸﾀ
(CN5)
25MHz
USB FIFO IC
FT245RQ
Ｔrelant
Buffer
A0-A23
D0-D15
D0-D7
VBUS
USB Bｺﾈｸﾀ
(CN6)
SA0-LA23
Ｔrelant
Buffer
SD0-SD15
Ｔrelant
Buffer
Control
PC/104BUSｺﾈｸﾀ
(P1,P2)
A0-A4,A16,A20
リセットＩＣ
JP2
nCS4,nCS5,nCS6 CPLD
EPM570T100
Control Signal's
SH7211
MCU
ﾓｰﾄﾞ設定
SW（S1）
JTAG
ｺﾈｸﾀ(J4)
IRQ2.IRQ7
uSDｺﾈｸﾀ
(CN9)
RS232C/TTL
(CN7_1)
RS232C
Ｔransceiver
SCIF0
SCIF1
HJ5∼8
RS232C/TTL
(CN7_2)
RS232C
Ｔransceiver
RS232C/TTL
(CN2)
HJ12∼15
SCIF2
RS232C
Ｔransceiver
Enable
Disable
SCIF3
RS485
Ｔransceiver
(Option)
Backup用
電池
RTC
RX-8801/
3SA
+1.5V
nIRQ
DC/DC
(2)
+3.3V
VBUS
I2C,MTU他
ADC
ｼﾘｱﾙ通信ｺﾈｸﾀ
(CN4)
RS232C
Ｔransceiver
Enable
Disable
DC/DC
(1)
+5V
電源ｺﾈｸﾀ
(CN8)
HJ24
I2C、MTC他
CPU/CPLD拡張
I/Oｺﾈｸﾀ(CN1)
DAC
HUDI
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HUDI
ｺﾈｸﾀ(CN3)
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6. MCU の設定仕様
6.1. 動作モード設定
LF64 に搭載されている MCU（SH2A-7211）は、モード設定端子の状態により、
4 種類の動作モードと、3 種類の内蔵フラシュ書込みモードがあり、各動作モードの
設定は 8bit のディップスイッチ S1 の bit1∼3 により行います。
下表に MCU の動作モードと S1 の設定関係を示します。
表 9 ＭＣＵの動作モードとＳ１の設定
S1 の設定（()内は端子名）
動作モード
モード名
内蔵 ROM
CS0 空間のバス幅
ON
MCU 拡張モード 0
無効
16
ON
ON
MCU 拡張モード 1
無効
8
bit1
bit2
bit3
（MD0）
（MD1）
（FWE）
モード 0
ON
ON
モード１
OFF
モード２
ON
OFF
ON
MCU 拡張モード 2
有効
BSC の CS0BCR により設定
※１
OFF
OFF
ON
シングルチップモード
有効
−
※２
ON
ON
OFF
ブートモード
有効
BSC の CS0BCR により設定
※２
モード５
OFF
ON
OFF
ユーザーブートモード
モード６※２
ON
OFF
OFF
モード７※２
OFF
OFF
OFF
モード３
モード４
ユーザープログラムモード
有効
BSC の CS0BCR により設定
有効
BSC の CS0BCR により設定
有効
−
※１
LF64 では設定しないで下さい。
※２
フラッシュメモリのプログラミングモードです。
※
出荷時はモード２の設定となっています。
※
各モードの詳細はルネサスエレクトロニクス社発行の「SH7211 グループハードウェ
アマニュアル」をご参照下さい。
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6.2. クロック動作モード設定
LF64 の MCU はクロックパルス発信器（CPG）を内蔵しており、その制御は下記 MCU
内蔵レジスタによって行います。
●
周波数制御レジスタ（FRQCR）
内部クロック（Iφ）、周辺クロック（Pφ）、バスクロック（Bφ）の設定を行います。
●
MTU2S クロック周波数制御レジスタ（MCLKCR）
MTU2S クロック（Mφ）の設定を行います。
●
AD クロック周波数制御レジスタ（ACLKCR）
AD クロック（Aφ）の設定を行います。
上記レジスタで MPU 動作の基準となる設定は周波数制御レジスタ（FRQCR）です。
LF64 の MCU には 9.216MHz の水晶発振子が実装されており、この周波数での最高性能
を出すことを前提とした周波数制御レジスタの推奨設定を表 10 に示します。
表 10 周波数制御レジスタ（FRQCR）の推奨設定
PLL 逓倍率
FRQCR
レジスタ
PLL1
設定値
Ｈ’1303
※
PLL2
周辺周波数（MHz）
内部
ｸﾛｯｸ比
（I：B:P）
ON（×4） ON（×4） 16：4：4
入力ｸﾛｯｸ
9.216
出力ｸﾛｯｸ
内部ｸﾛｯｸ
ﾊﾞｽｸﾛｯｸ
周辺ｸﾛｯｸ
（CK 端子）
（Iφ）
（Bφ）
（Pφ）
36.864
147.456
36.864
36.864
設定の詳細は「SH7211 グループハードウェアマニュアル」をご参照下さい。
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6.3. MCU 端子設定
MCU の各端子は、MCU 内蔵ピンファンクションコントローラ（PFC）により起動時、
ジャンパ設定が出荷時状態である場合、表 11 の設定とする必要があります。
（設定に
誤りがありますと、LF64 が正しく動作しない場合があります。
）
表 11 ＭＣＵ端子設定表
関連 PFC※１
レジスタ名
端子名
（推奨設定値）
● PAIORH
(H'02FF)
● PACRH3
選択
機能
I/O
PA25/A25/IRQ7/TIOC0D/TXD1
TXD1
O
PA24/A24/IRQ6/TIOC0C/RXD1
RXD1
I
PA23/A23/IRQ5/TIOC0B/SCK1※４
A23
O
PA22/A22/IRQ4/TIOC0A
A22
O
※５
(H'0055)
PA21/A21/IRQ3
A21
O
● PACRH2
PA20/A20/IRQ2
A20
O
(H'1111)
PA19/A19/IRQ1
A19
O
● PACRH1
PA18/A18/IRQ0
A18
O
(H'1111)
PA17/A17/TXD3
A17
O
PA16/A16/RXD3
A16
O
PA15/A15/SCK3
A15
O
PA14/A14
A14
O
PA13/A13
A13
O
PA12/A12
A12
O
● PAIORL
PA11/A11
A11
O
(H'FFFF)
PA10/A10
A10
O
● PACRL3
PA9/A9
A9
O
(H'1111)
PA8/A8
A8
O
● PACRL2
PA7/A7
A7
O
(H'1111)
PA6/A6
A6
O
● PACRL1
PA5/A5
A5
O
(H'1111)
PA4/A4
A4
O
PA3/A3
A3
O
PA2/A2
A2
O
PA1/A1
A1
O
PA0/A0
A0
O
備
考
SCIF1※１を設定する必要があります※２
基板内部ﾃﾞﾊﾞｲｽｱﾄﾞﾚｽ端子、PC/104
ｺﾈｸﾀ(P1,P2)ｱﾄﾞﾚｽ端子（BUS BUFFER 経由）
に接続されています
基板内部ﾃﾞﾊﾞｲｽｱﾄﾞﾚｽ端子、PC/104
ｺﾈｸﾀ(P1,P2)ｱﾄﾞﾚｽ端子（BUS BUFFER 経由）
に接続されています
（続く）
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LF64 Ｈardware Manual
（続き）
関連 PFC※１
レジスタ名
端子名
（推奨設定値）
PB30/nIRQOUT/nREFOUT/nUBCTRG
● PBIORH
(H'0CxF)
※３
● PBCRH4
(H'0005)
● PBCRH3
(H'5033)
● PBCRH2
(H'0051)
● PBCRH1
(H'1115)
● PBIORL
(H'AB7F)
選択
機能
I/O
備
考
−
−
PB29/DREQ0/TIOC1B
PB29
Ｉ/O
PB28/DACK0/TIOC1A/RXD3
RXD3
I
PB27/TEND0/TIOC2A/TXD3/AUDATA0
TXD3
O
PB26/DREQ1/TIOC2B/SCK3/AUDATA1
PB26
O
IRQ3
I
IRQ2
I
PB23/DREQ2/TCLKC/TXD2/AUDCK
任意
−
CN1(16)に接続されています
PB22/DACK2/TCLKD/RXD2/AUDSYNC
任意
−
CN1(17)に接続されています
RXD0
I
PB25/DACK1/IRQ3/TCLKA/TXD3/
AUDATA2
PB24/TEND1/IRQ2/TCLKB/RXD3/
AUDATA3
PB21/nCS2/IRQ0/TIOC3BS/RXD0
PB20/nBS/TIOC3DS
ｴﾐｭﾚｰﾀﾌﾞﾚｰｸﾓｰﾄﾞ入出力端子として使用します
RS232C nCTS3 として使用します※２
（RS485 ではﾚｼｰﾊﾞｲﾈｰﾌﾞﾙとして使用します）
SCIF3※１を設定する必要があります※２
RS232C nRTS3 として使用します※２
INTC※１、及び、CPLD 割込み設定ﾚｼﾞｽﾀを設定
する必要があります
SCIF0※１を設定する必要があります
nBS
O
PB19/nCS6/IRQ6/TIOC3D
nCS6
O
PB18/nCS4/IRQ4/TIOC3B
nCS4
O
PB17/nCS3/IRQ1/TIOC3A
nCS3
O
SDRAM の nCS 信号です
PB16/nCS1/nPOE1/TXD0
TXD0
O
SCIF0※１を設定する必要があります
PB15/nCS5/IRQ5/TIOC3C
nCS5
O
CPLD に接続されています
PB14/nADTRG/RXD2/nMRES
RXD2
I
SCIF2※１を設定する必要があります
PB13/nBACK/TIOC4BS/SCK2
PB13
O
RS232C nRTS2 として使用します※２
PB12/nBREQ/TIOC4AS/TXD2
PB12
I
RS232C nCTS2 として使用します※２
PB11/nAH/DACK3/TIOC4DS/TXD2
TXD2
O
SCIF2※１を設定する必要があります
CPLD に接続されています
● PBCRL4
PB10/nWAIT/DREQ3/TIOC4CS/RXD
nWAIT
I
CPLD に接続されています
(H'1500)
PB9/nWE1/nDQMLU/TIOC3CS/TXD3
nWE1
O
基板内部ﾃﾞﾊﾞｲｽﾗｲﾄ制御信号端子に接続されてい
● PBCRL3
PB8/nWE0/nDQMLL/TIOC3AS/RXD3
nWE0
O
ます
PB7/nCS7/IRQ7/TIOC4D
IRQ7
I
CPLD に接続されています
SDRAM に接続されています
(H'5111)
● PBCRL2
PB6/nCASL/IRQ3/TIOC4C
nCASL
O
(H'3111)
PB5/nRASL/IRQ2/TIOC4B
nRASL
O
CKE
O
CK
O
● PBCRL1
(H'1111)
PB4/CKE/TIOC4A
PB3/CK
PB2/nCS0/nPOE4/SCK0
PB1/RD/nWR/nPOE8/TXD0
PB0/nRD/nPOE0/RXD0
CPLD、及び、SDRAM に接続されています
nCS0
O
SRAM/Flash/FRAM 用ｿｹｯﾄに接続されています
RD/nWR
O
基板内部ﾃﾞﾊﾞｲｽﾘｰﾄﾞ／ﾗｲﾄ制御信号端子に接続
nRD
O
されています。
（続く）
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（続き）
関連 PFC※１
レジスタ名
端子名
（推奨設定値）
● PDIOR
(H'0000)
選択
機能
I/O
PD15/D15/TIC5US
D15
I/O
PD14/D14/TIC5VS
D14
I/O
PD13/D13/TIC5WS
D13
I/O
PD12/D12/TIC5U
D12
I/O
PD11/D11/TIC5V
D11
I/O
PD10/D10/TIC5W
D10
I/O
(H'1111)
PD9/D9
D9
I/O
● PDCRL3
PD8/D8
D8
I/O
(H'1111)
PD7/D7
D7
I/O
● PDCRL2
PD6/D6
D6
I/O
(H'1111)
PD5/D5
D5
I/O
● PDCRL1
PD4/D4
D4
I/O
(H'1111)
PD3/D3
D3
I/O
PD2/D2
D2
I/O
PD1/D1
D1
I/O
PD0/D0
D0
I/O
● PDCRL4
備
考
基板内部ﾃﾞﾊﾞｲｽﾃﾞｰﾀ端子、PC/104 ｺﾈｸﾀ(P1,P2)
ﾃﾞｰﾀ端子（BUS BUFFER 経由）に接続されてい
ます。
● PFCRL1
PF1/IRQ1/nPOE3/SDA
SDA
I/O
(H'0055)
PF0/IRQ0/nPOE7/SCL
SCL
O
AN7
AN7
I
AN6
AN6
I
AN5
AN5
I
AN4
AN4
I
CN1(2∼9)に接続されており、ADC※１を設定する
AN3
AN3
I
必要があります
AN2
AN2
I
AN1
AN1
I
AN0
AN0
I
DA1
DA1
O
CN1(10、11)に接続されており、DAC※１を設定す
DA0
DA0
O
る必要があります
−
※１
RTC、CN1(23,24)、J2（11,12）に接続されてお
り、IIC3※１を設定する必要があります
MCU 内蔵コントローラ名です。
※２
ジャンパの設定により他のインターフェース、または、機能を選択可能な端子です。
※３
x は任意設定部です。
※４
J2/J3 に割込み信号を必要とする基板を実装する場合に、IRQ5 に設定して下さい。
※５
J2/J3 に I/O 信号を必要とする基板を実装する場合に、PA21（入力）に設定して下さい。
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6.4. アドレスマップ
LF64 の MCU 拡張モード 2（内蔵 ROM 有効）でのアドレスマップを表 12、MCU 拡張モ
ード 0（内蔵 ROM 無効／CS0 空間 16bit）でのアドレスマップを表 13 に示します。
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表 12 ＭＣＵ拡張モード２アドレスマップ
アドレス
H'00000000
H'0007FFFF
H'00080000
H'01FFFFFF
デバイス
MCU 内蔵 ROM
予約エリア
J2/J3 ソケット
H'020FFFFF
オプション
H'03FFFFFF
アクセス禁止エリア
H'0C000000
SDRAM
H'0DFFFFFF
(MT48LC16M16A2P)
H'0EFFFFFF
H'0FFFFFFF
アクセス禁止エリア
H'10000000
PC/104 16 ビット
H'10FFFFFF
メモリエリア
H'11000000
H'13FFFFFF
アクセス禁止エリア
H'14000000
PC/104 16 ビット
H'1400FFFF
I/O エリア
H'14010000
EtherNet Controller
H'1401003F
AX88796BLF
H'14010040
H'17FFFFFF
アクセス禁止エリア
H'18000000
PC/104 8 ビット
H'1800FFFF
I/O エリア
H'18010000
H'1801001F
H'18010020
H'180FFFFF
CPLD レジスタエリア
アクセス禁止エリア
H'18100000
PC/104 8 ビット
H'181FFFFF
メモリエリア
H'18200000
H'1BFFFFFF
領域
BSC 関連
レジスタ
アクセス禁止エリア
推奨設定値
備
考
512KB
−
H'02000000
H'02000000
サイズ
−
−
4MB
CS0
CS0BCR
（最大）
実装ﾃﾞﾊﾞｲｽ
により
−
32MB
CS3
−
16MB
CS0WCR
異なります。
CS3BCR
H'00004400
CS3WCR
H'00002480
SDCR
H' 00000811
RTCSR
H'A55A0024
−
H'FFFC5440
RTCNT
H'A55A0000
RTCOR
H'A55A0010
CS4BCR
H'00003C00
CS4WCR
H'00101883
CS5BCR
H'00003C00
CS5WCR
H'00101A03
CS6BCR
H'00000A00
CS6WCR
H'00101883
SDRAM ﾓｰﾄﾞﾚｼﾞｽﾀｱｸｾｽｱﾄﾞﾚｽ
CS4
−
64KB
64B
CS5
−
64KB
32B
−
1MB
CS6
−
※ BSC 共通コントロールレジスタ(CMNCR)は、H'00001A17 の設定として下さい。
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表 13 ＭＣＵ拡張モード 0 アドレスマップ
アドレス
デバイス
H'00000000
J2/J3 ソケット
H'000FFFFF
オプション
H'00100000
H'03FFFFFF
アクセス禁止エリア
H'0C000000
SDRAM
H'0DFFFFFF
(MT48LC16M16A2P)
H'0EFFFFFF
H'0FFFFFFF
アクセス禁止エリア
H'10000000
PC/104 16 ビット
H'10FFFFFF
メモリエリア
H'11000000
H'13FFFFFF
アクセス禁止エリア
H'14000000
PC/104 16 ビット
H'1400FFFF
I/O エリア
H'14010000
EtherNet Controller
H'1401003F
AX88796BLF
H'14010040
H'17FFFFFF
アクセス禁止エリア
H'18000000
PC/104 8 ビット
H'1800FFFF
I/O エリア
H'18010000
H'1801001F
H'18010020
H'180FFFFF
CPLD レジスタエリア
アクセス禁止エリア
H'18100000
PC/104 8 ビット
H'181FFFFF
メモリエリア
H'18200000
H'1BFFFFFF
アクセス禁止エリア
サイズ
領域
4MB
（最大）
BSC 関連
レジスタ
CS0BCR
CS0
−
32MB
CS3
−
16MB
推奨設定値
備
考
実装ﾃﾞﾊﾞｲｽ
により
CS0WCR
異なります。
CS3BCR
H'00004400
CS3WCR
H'00002480
SDCR
H' 00000811
RTCSR
H'A55A0024
−
H'FFFC5440
RTCNT
H'A55A0000
RTCOR
H'A55A0010
CS4BCR
H'00003C00
CS4WCR
H'00101883
CS5BCR
H'00003C00
CS5WCR
H'00101A03
CS6BCR
H'00000A00
CS6WCR
H'00101883
SDRAM ﾓｰﾄﾞﾚｼﾞｽﾀｱｸｾｽｱﾄﾞﾚｽ
CS4
−
64KB
64B
CS5
−
64KB
32B
−
1MB
CS6
−
※ BSC 共通コントロールレジスタ(CMNCR)は、H'00001A17 の設定として下さい。
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6.5. I２C モジュールの設定
MCU 内蔵 I２C モジュール（IIC3）の SDA,SCL 端子は、LF64 に実装されている RTC、
及び、CN1 に接続されており、I２C マスタモードに設定する必要があります。
関連レジスタの初期推奨設定値を表 14 に示します。
表 14 ＩＩＣ３関連レジスタ初期推奨設定値
関連レジスタ名
アドレス
スタンバイコントロールレジスタ 3 (STBCR3)
ポートＦコントロールレジスタＬ１(PFCRL1)
マルチプレクス端子の機能選択
設定値
H'FFFE 0408
H'00
H'FFFE 3A96
H’0055
設定内容 (iodefine.h)
MSTP33 = "0": IIC3 は動作
STB.CR3.BIT._IIC3 = 0; IIC3 動作
PFC.PFCRL1.BIT.PF1MD = 5;
SDA
PFC.PFCRL1.BIT.PF0MD = 5;
SCL
ICE = "1": SCL/SDA はバス駆動状態
I2C バスコントロールレジスタ1
(ICCR1)
H'FFFE E000
H'E6
RCVD = "1": 連続受信動作を禁止
MST = "1", TRS = "0": マスタ受信モード
CKS = "B'0110": 転送レート Pφ/100
I2C バスモードレジスタ
(ICMR)
MLS = "0": MSB ファースト
H'FFFE E002
H'30
BCWP = "0": ライト時, BC の値を設定
BC = "B'000": 9 ビット
図 2 Ｉ２Ｃバス接続図
RTC
RX-8801/3SA
SCL SDA
SH7211 SCL
MCU
SDA
拡張I/Oｺﾈｸﾀ
(CN1)
24
25
＝3KΩでプルアップされています。
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7. CPLD レジスタ
LF64 の CPLD には、MCU から制御可能な表 15 に示すレジスタロジックが書き込まれ
ています。
全ての書込み用レジスタは、リセット信号のアサート、または、下表 CPLDRES レジ
スタへの書込み動作により初期値に初期化されます。
表 15 CPLD レジスタ一覧
アドレス
レジスタ名称
R/W
H'18010000
P104_LED
R/W
PC/104 BUS タイミング制御／割込み極性設定／LED2 制御
機能
H'18010001
INTMSK1
R/W
IRQ2（RTC/USB）/IRQ7（PC/104）割込みマスク
H'18010002
INTMSK2
R/W
IRQ7（PC/104）割込みマスク
H'18010003
INTSTS1
R/W
IRQ2（RTC/USB）/IRQ7（PC/104）割込み要因リード／解除
H'18010004
INTSTS2
R/W
IRQ7（PC/104）割込み要因リード／解除
H'18010005
S1RD
R
H'18010006
SPICNT
R/W
H'18010007
SPISTS
R
H'18010008
SPIDATO
R/W
SPI 出力データライト
H'18010009
SPIDATI
R
SPI 入力データリード
H'1801000A
RSCNT
R/W
SCIF0/1 RTS 制御、CTS リード
H'1801000B
P104_8WCNT
R/W
PC/104 8bit エリア Wait 設定レジスタ
PC/104 16bit エリア Wait 設定レジスタ
S1 bit5∼8 リード
SPI CLK デバイタ／CLK 極性設定／サンプリングポイント設定／CS 選択
SPI サイクル終了ステータス／uSD カード挿入状態リード
H'1801000C
P104_16WCNT
R/W
H'1801000D
USBSTS
R
H'1801000E
USBDAT
R/W
H'1801000F
CPLDRES
W
CPLD レジスタリセット
H'18010010
INTMON1
R
INT 信号モニタ（RTC/USB/PC/104 IRQ3∼5 信号状態リード
H'18010011
INTMON2
R
INT 信号モニタ（/PC/104 IRQ7∼15 信号状態リード
H'18010012
CPLDVER
R
CPLD バージョン読み出し
−
−
予備エリア
CPLDIODIR
R/W
USB デバイス nRXF/nTXE/nPWREN 状態リード
USB データリード／ライト
H'18010013
∼
H'18010017
H'18010018
※
CN1 CPLD I/O の bit 別リード／ライト選択
各レジスタへのアクセスは、バイト単位で行って下さい。
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7.1. PC/104 BUS／LED 制御レジスタ（P104_LED）
本レジスタは、PC/104 BUS 関連信号の設定、及び、MCU 動作状態表示、LED の制
御を行います。
表 16 ＰＣ／１０４ＢＵＳ／ＬＥＤ制御レジスタ(P104_LED)
アドレス
H'18010000
※１
bit
R/W
説
機能
0（初期値）
0
R/W
PC/104 BUS 速度制御の選択
1
R/W
PC/104 SYSCLK 周波数選択
※１
明
1
CPLD ｳｪｲﾄ制御ﾚｼﾞｽﾀ
CPLD ｳｪｲﾄ制御ﾚｼﾞｽﾀ
により制御
は使用しない
6.144MHz
36.864MHz
立上りエッジ
立下りエッジ
消灯
点灯
SPI CS1-4 として使用
CPLD I/O として使用
ラッチ
非ラッチ
2
R/W
PC/104 割込み信号極性選択
3
R/W
LED2 制御
4
R/W
CPLD I/O(CN1(27-30))機能選択
5
R/W
割込み伝達方式(RTC,USB,SPI)
6
R/W
割込み伝達方式(IRQ3-6)
ラッチ
非ラッチ
7
R/W
割込み伝達方式(IRQ7-15)
ラッチ
非ラッチ
デフォルトは立上りエッジです、１B'1 にセットする場合は、ハードウェアスイッチ
RJ10,HJ22 の設定を変更して下さい。
（設定内容につきましては、本書「図 16 をご参
照下さい。
）
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7.2. 割込みマスクレジスタ１／２(INTMSK1、INTMSK2）
MCU 割込み端子 IRQ2,IRQ7 の各割込み要因に対して、禁止／許可の設定を行うレジ
スタです。
下表何れかの割込みを使用する場合は、当該 bit に 1'B1 を設定します。
表 17 割込みマスクレジスタ１(INTMSK1)
アドレス
H'18010001
bit
外部割込み要因
0
RTC
1
USB RXF
2
USB TXE
3
SPI INT
4
PC/104 BUS IRQ3
5
PC/104 BUS IRQ4
6
PC/104 BUS IRQ5
7
PC/104 BUS IRQ6
Read/Write 値
ＭＣＵ割込み端子名
0（初期値）
1
禁止
許可
IRQ7
禁止
許可
IRQ2
表 18 割込みマスクレジスタ２(INTMSK2)
アドレス
H'18010002
bit
外部割込み要因
0
PC/104 BUS IRQ7
1
PC/104 BUS IRQ9
2
PC/104 BUS IRQ10
3
PC/104 BUS IRQ11
4
PC/104 BUS IRQ12
5
PC/104 BUS IRQ14
6
PC/104 BUS IRQ15
7
−
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Read/Write 値
ＭＣＵ割込み端子名
0（初期値）
1
禁止
許可
IRQ2
−
−
−
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7.3. 割込要因リード／解除レジスタ１／２(INTSTS1、INTSTS2)
MCU 割込み端子 IRQ2,IRQ7 に対する各割込み要因を読み出し確認するレジスタで、
IRQ2,IRQ7 端子に対する割込み要求は該当ビットに 1'B1 を書き込むことにより解除
されます。
（解除時にその他の割込みが発生していた場合は、一旦解除後、再度割込み
要求信号がアサートされます。
）
表 19 割込み要因リード／解除レジスタ１(INTSTS1)
アドレス
H'18010003
bit
外部割込み要因
0
RTC
1
USB RXF
2
USB TXE
3
SPI INT
4
PC/104 BUS IRQ3
5
PC/104 BUS IRQ4
6
PC/104 BUS IRQ5
7
PC/104 BUS IRQ6
Read 値
Write 値
ＭＣＵ割込み端子名
0
1
0
1
未発生
発生
−
解除
IRQ7
未発生
発生
−
解除
IRQ2
表 20 割込み要因リード／解除レジスタ２(INTSTS2)
アドレス
H'18010004
bit
外部割込み要因
0
PC/104 BUS IRQ7
1
PC/104 BUS IRQ9
2
PC/104 BUS IRQ10
3
PC/104 BUS IRQ11
4
PC/104 BUS IRQ12
5
PC/104 BUS IRQ14
6
PC/104 BUS IRQ15
7
−
L&F Corporation
LF-MN-LF64(R11)-001
Read 値
Write 値
ＭＣＵ割込み端子名
0
1
0
1
未発生
発生
−
解除
IRQ2
−
−
−
−
−
25
LF64 Ｈardware Manual
7.4. S1 状態リードレジスタ(S1RD)
LF64 に実装されているディップスイッチ(S1)の bit5∼8 の状態を読み出すレジスタ
です。
表 21 Ｓ１状態リードレジスタ１(S1RD)
アドレス
H'18010005
bit
S1 のｂｉｔ
0
5
1
6
2
7
3
8
4-7
−
L&F Corporation
LF-MN-LF64(R11)-001
Read 値
備
考
0
1
OFF
ON
ユーザー任意設定スイッチ
−
−
−
26
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7.5. SPI 制御レジスタ(SPICNT)
SPI 制御レジスタは、SPI クロック周波数、クロック極性、データサンプリングポイ
ント、スレーブデバイスのセレクトの設定を行います。
SPI 制御レジスタの内容を表 22、設定による出力信号状態を図 3 に示します。
表 22 ＳＰＩ制御レジスタ(SPICNT)
アドレス
H'18010006
※１
bit
ビット名
R/W
初期値
0
CLKDIV0
R/W
0
1
CLKDIV1
R/W
0
2
CLKDIV2
R/W
0
3
CPHA
R/W
0
4
CPOL
R/W
0
5
SS0
R/W
0
6
SS1
R/W
0
7
SS2
R/W
0
用途
説明
SPICLK＝CK（36.864MHz）
ｸﾛｯｸﾃﾞﾊﾞｲﾄﾞ値
÷2÷2（設定値＋１）
設定
（9.216MHz∼72KHz）
ｻﾝﾌﾟﾘﾝｸﾞﾎﾟｲﾝﾄ
図 3 ＳＰＩタイミング図
設定
をご参照下さい。
ｸﾛｯｸ極性設定
0＝uSD カード,
ｽﾚｰﾌﾞﾃﾞﾊﾞｲｽ
1∼4＝CN1 に接続されるデバイス※１
選択
上記以外＝全 CS OFF（端子状態 Hi）
P104_LED レジスタ bit4 が 1'B1 の場合は、CPLD I/O として機能するため、0 以外
の設定は無効となります。
図 3 ＳＰＩタイミング図
SPICLK
CPOL=0
CPOL=1
SS（0∼4）
CPHA=0
CYCLE#
1
2
3
4
5
6
7
8
MOSI
7
6
5
4
3
2
1
0
MISO
7
6
5
4
3
2
1
0
CPHA=1
CYCLE#
1
2
3
4
5
6
7
8
MOSI
7
6
5
4
3
2
1
0
MISO
7
6
5
4
3
2
1
0
割込み発生箇所
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表 23 SPI ボーレート設定表
CLKDIV[2:0]設定値
分周比
0
1/1
9.216MHz
1
1/2
4.608ＭＨz
2
1/4
2.304ＭＨｚ
3
1/8
1.152ＭＨｚ
4
1/16
576KHz
5
1/32
288KHz
6
1/64
144KHz
7
1/128
72KHz
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ボーレート
備
考
28
LF64 Ｈardware Manual
7.6. SPI ステータスレジスタ(SPISTS)
SPI ステータスレジスタは、SPI 送信処理完了、及び、uSD カードの有／無を監視す
るレジスタで、MCU は送信操作後（送信レジスタにデータを書き込む）本レジスタ
の bit0 を監視して 1'B1 であれば受信バッファを読み出し、必要に応じて新しいコマ
ンド・ワードを書き込み、送信バッファを更新します。
送信バッファが更新されると、本レジスタの bit0 がリセット（1'B0）され、新しい
SPI ワードが送信されます。
受信バッファはこの SPI ワードに受信されたデータで更新され、ワードの終わりで再
度本レジスタ bit0 がセット（1'B1）されます。
CPLD 割込みマスクレジスタで SPI 割込みが許可、且つ、上位割込み要因が無い場合、
本レジスタの bit0 が 1'B1 になった時、MCU の IRQ7 端子がアクティブとなります。
表 24 SPI ステータスレジスタ(SPISTS)
アドレス
H'18010007
ビット名
bit
R/W
SPI INT
0
CDET
−
状
態
割込み機能
0
1
R
SPI 送受信中/停止中
SPI 送受信終了
有
1
R
uSD カード無
uSD カード検出
無
2-7
−
−
−
−
7.7. SPI データ送信レジスタ(SPIDATO)
SPI 出力データ書込みレジスタです。
表 25 SPI データ送信レジスタ(SPIDATO)
アドレス
bit
R/W
H'18010008
0-7
R/W
説
明
備
考
備
考
SPI 送信データ
7.8. SPI データ送信レジスタ(SPIDATI)
SPI 入力データ読出しレジスタです。
表 26 SPI データ受信レジスタ(SPIDATI)
アドレス
bit
R/W
H'18010009
0-7
R
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説
明
SPI 受信データ
29
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7.9. SCIF0/1 RTS/CTS 制御レジスタ(RSCNT)
SCIF0/1 用フロー制御信号線制御レジスタです。
表 27 SCIF０／１ RTS／CTS 制御レジスタ（CPLD 内部レジスタ）
アドレス
bit
ビット名
R/W
初期値
0
RTS0
R/W
1
RTS1
2
状態
0
1
0
RTS0＝OFF
RTS0＝ON
R/W
0
RTS1＝OFF
RTS1＝ON
CTS0
R
−
CTS0＝OFF
CTS0＝ON
3
CTS1
R
−
CTS1＝OFF
CTS1＝ON
4-7
−
−
−
−
−
H'1801000A
備考
7.10. PC/104BUS 8bit 領域ウェイト制御レジスタ(P104_8WCNT)
SCIF0/1 用フロー制御信号線制御レジスタです。
PC/104 BUS 8bit 領域アクセス時に MCU に対するウェイト信号挿入数を設定するレ
ジスタです。
本レジスタの設定が有効となるのは、CPLD「P104_LED」レジスタ bit0 が 1'B0 の時
です。
本レジスタの設定に関連する内容は、本書 11 項をご参照下さい。
表 28 PC/104 8bit 領域ウェイト制御レジスタ
アドレス
bit
R/W
初期値
設定内容
H'1801000B
0-7
R/W
20
0∼255
備考
設定値＋1 で約 27.13ns 増
7.11. PC/104BUS 16bit 領域ウェイト制御レジスタ(P104_16WCNT)
PC/104 BUS 8bit 領域アクセス時に MCU に対するウェイト信号挿入数を設定するレ
ジスタです。
本レジスタの設定が有効となるのは、CPLD「P104_LED」レジスタ bit0 が 1'B0 の時
です。
本レジスタの設定に関連する内容は、本書 11 項をご参照下さい。
表 29 PC/104 16bit 領域ウェイト制御レジスタ
アドレス
bit
R/W
初期値
設定内容
H'1801000C
0-7
R/W
6
0∼255
L&F Corporation
LF-MN-LF64(R11)-001
備
考
設定値＋1 で約 27.13ns 増
30
LF64 Ｈardware Manual
7.12. USB 関連レジスタ(USBSTS/USBDAT)
FT245 の FIFO リード／ライトイネーブルステータスビットは CPLD に接続されてお
り、
USB データの送受信は USBSTS レジスタ bit0/1 の可／不可状態を確認しながら、
または、割込みを使用して行う必要があります。
CPLD 割込みマスクレジスタで USBRXF、RXFTXF 割込みが許可、且つ、上位割込み
要因が無い場合図 4、図 5 の割込み発生箇所で MCU の IRQ7 端子がアクティブとな
ります。
表 30 USB ステータスレジスタ(USBSTS)
アドレス
説明
bit
R/W
0
R
nRXF ステータス
FIFO ﾃﾞｰﾀ読出し可能
FIFO ﾃﾞｰﾀ読出し不可
1
R
nTXE ステータス
FIFO ﾃﾞｰﾀ書込み可能
FIFO ﾃﾞｰﾀ書込み不可
有
2
R
デバイスステータス
イネーブル
サスペンド
無
4-7
−
H'1801000D
機能
0
−
割込み機能
1
−
−
有
−
表 31 USB データレジスタ(USBDAT)
アドレス
bit
R/W
H'1801000E
0-7
R/W
内容
備考
USB リード／ライトデータ
図 4 USB 受信データリードタイミング
割込み発生箇所
割込み発生箇所
nRXF
nUSBRD
D[7:0]
有効データ
図 5 USB 送信データライトタイミング
割込み発生箇所
nTXE
USBWR
D[7:0]
L&F Corporation
LF-MN-LF64(R11)-001
有効データ
31
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7.13. CPLD リセット関連レジスタ(CPLDRES)
本レジスタアドレスにライト動作を行うと、CPLD 内部ロジックが全て初期化されま
す。
表 32 CPLD リセット制御レジスタ(CPLDRES)
アドレス
bit
R/W
H'1801000F
0-7
W
内容
CPLD 内部ロジックリセット
備考
ライトデータの値は任意
7.14. 割込信号状態確認レジスタ１／２(INTMON1、INTMON2)
本レジスタは、各割込み信号の CPLD への入力状態をモニタします。
各ビットは、割込みマスクレジスタの禁止／許可の状態に関わらず、状態を読み出す
ことができます。
表 33 割込み信号モニタレジスタ 1(INTMON1）
アドレス
H'18010010
bit
R/W
0
R
1
R
2
機能
説明
0
1
RTC nINT 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
USB RXF 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
R
USB TXE 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
3
R
SPI INT の状態モニタ
端子状態＝Low
端子状態＝Hi
4
R
PC/104 BUS IRQ3 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
5
R
PC/104 BUS IRQ4 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
6
R
PC/104 BUS IRQ5 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
7
R
PC/104 BUS IRQ6 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
表 34 割込み信号モニタレジスタ 2(INTMON2)
アドレス
H'18010011
bit
R/W
機能
0
R
1
R
2
説明
0
1
PC/104 BUS IRQ7 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
PC/104 BUS IRQ9 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
R
PC/104 BUS IRQ10 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
3
R
PC/104 BUS IRQ11 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
4
R
PC/104 BUS IRQ12 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
5
R
PC/104 BUS IRQ14 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
6
R
PC/104 BUS IRQ15 端子の状態モニタ
端子状態＝Low
端子状態＝Hi
7
−
−
−
−
L&F Corporation
LF-MN-LF64(R11)-001
32
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7.15. CPLD バージョン読み出しレジスタ(CPLDVER)
本レジスタアドレスをリードすると、CPLD バージョンが読み出せます。
表 35 CPLD バージョン読み出しレジスタ(CPLDVER)
アドレス
bit
R/W
H'18010012
0-7
R
内容
備考
CPLD バージョン（H'02）
7.16. CPLD I/O の bit 別リード／ライト選択レジスタ(CPLDIODIR)
本レジスタは、LF64 の CN1(27-30)に接続されている CPLD 端子を I/O として使用
する場合（P104_LED レジスタ bit4 が 1'B1 の場合）に、各 bit の入出力方向の設定
を行います。
表 36 CPLD I/O の bit 別リード／ライト選択レジスタ(CPLDIODIR)
アドレス
H'18010018
bit
R/W
0
R/W
1
2
機能
説明
0（初期値）
1
CPLD I/O0(CN1(30))の選択
入力
出力
R/W
CPLD I/O1(CN1(29))の選択
入力
出力
R/W
CPLD I/O2(CN1(28))の選択
入力
出力
3
R/W
CPLD I/O3(CN1(27))の選択
入力
出力
4-7
−
−
−
−
7.17. CPLD I/O レジスタ(CPLDIO)
本レジスタは、LF64 の CN1(27-30)に接続されている CPLD 端子を I/O として使用
する場合（P104_LED レジスタ bit4 が 1'B1 の場合）に、CPLDIODIR レジスタで出
力に設定されている bit はライトした状態が端子に反映され、リードした場合は常に
端子の状態が読み出されます。
表 37 CPLD I/O レジスタ(CPLDIO)
アドレス
H'18010019
bit
R/W
0
R/W
1
2
機能
説明
0（初期値）
1
CPLD I/O0(CN1(30))の選択
端子状態が Low /Low を出力
端子状態が Hi /Hi を出力
R/W
CPLD I/O1(CN1(29))の選択
端子状態が Low /Low を出力
端子状態が Hi /Hi を出力
R/W
CPLD I/O2(CN1(28))の選択
端子状態が Low /Low を出力
端子状態が Hi /Hi を出力
3
R/W
CPLD I/O3(CN1(27))の選択
端子状態が Low /Low を出力
端子状態が Hi /Hi を出力
4-7
−
−
−
L&F Corporation
LF-MN-LF64(R11)-001
−
33
LF64 Ｈardware Manual
8. 外部割込み
8.1. 外部割込み要因と MCU 割込み端子の関係
LF64 MCU に対する外部割込みは図 6 の接続構成となっており、MCU の外部割込み
入力端子 IRQ2,IRQ3,IRQ7,IRQ5 に対して、表 38 の内容で接続する仕様となってい
ます。
MCU 割込み機能を使用するためには、MCU 内蔵割込みコントローラ（INTC）の各レ
ジスタ、CPLD の「PC/104 BUS／LED 制御レジスタ」、
「割込みマスクレジスタ」、及
び、割込み要因デバイスを適切に設定する必要があります。
（設定の詳細につきまして
は、本書 7.2、7.3 項をご参照下さい。）
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34
LF64 Ｈardware Manual
図 6 外部割込みと MCU の接続構成図
P104_LED制御
レジスタ
割込みラッチ制御
(H'18010000)
bit5
bit6
bit7
0：ﾗｯﾁ
1：非ﾗｯﾁ
ﾗｯﾁｸﾘｱ
ﾗｯﾁｸﾘｱ
DATABUS(D0-7)
割込み要因
リード／クリア
レジスタ
(H'18010003)
nINT nIRQ7
割込み要求
ラッチ／非ラッチ
選択回路(1)
割込みマスク
レジスタ1
(H'18010001)
nRXF nTXE 割込み要求
ラッチ／非ラッチ
選択回路(3)
ﾗｯﾁｸﾘｱ
nIRQ2
IRQ3∼6 割込みマスク
レジスタ2
(H'18010002)
IRQ7∼15 ＣＰＬＤ
EtherNet
Controller
AX88796BLF
nIRQ3
HJ25
J2
１）ラッチが有効の場合
CPLDへの割込み信号入力
（極性は要因により異なります）
↓割込み要因レジスタ割込み要因bitへの'1'書込み
MCUへの割込み信号出力
(nIRQ2,nIRQ7)
2）ラッチが無効の場合
CPLDへの割込み信号入力
（極性は要因により異なります）
MCUへの割込み信号出力
(nIRQ2,nIRQ7)
L&F Corporation
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PC/104
BUS
割込み信号
モニタレジスタ1/2
(H'18010010/11)
割込み要因
リード／クリア
レジスタ
(H'18010004)
A23/nIRQ5
USB FIFO IC
FT245RQ
SPI I/F
ロジック
ラッチ／非ラッチ
選択回路(2)
SH7211
MCU
RTC
RX-8801
35
LF64 Ｈardware Manual
表 38 外部割込み要因、及び、MCU 割込み端子の関係
MCU 割込み端子名
外部割込み要因
推奨トリガ設定※１
PC/104 BUS IRQ3
PC/104 BUS IRQ4
PC/104 BUS IRQ5
PC/104 BUS IRQ6
PC/104 BUS IRQ7
※２
IRQ2
PC/104 BUS IRQ9
PC/104 BUS IRQ10
PC/104 BUS IRQ11
PC/104 BUS IRQ12
立下りエッジ
PC/104 BUS IRQ14
PC/104 BUS IRQ15
IRQ3
EtherNet Controller
IRQ5※３
J2/J3 接続デバイス割込
RTC
IRQ7※２
USB RXF
USB TXE
SPI INT
※１
割込みトリガ設定は、MCU 割込みコントローラ(INTC)の ICR1 で行います。
※２
CPLD 内でデコード／出力されます。
※３
IRQ5 を使用する場合、MCU の PA23/A23/IRQ5/TIOC0B/SCK1 端子を「IRQ5」
に設定する必要があります。
（PC/104 BUS への A23 は使用できなくなります。
）
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8.2. 割込処理フローチャート
図 7 割込み処理フロー
START
MCU INTCの設定
CPLDP104_LED
ﾚｼﾞｽﾀの設定
割込みモードの設定
CPLDINTMSK1/2
ﾚｼﾞｽﾀの設定
割込みマスクの設定
割込み発生?
N
Y
IRQ2?
Y
CPLD INTSTS1/2
の読出し
N
N
INTSTS1
bit4＝'1'?
Ｙ
P104_LED
bit6＝'0'?
CPLD INTSTS1
のbit4に'1'をｾｯﾄ
PC/104
IRQ3の処理
Ｙ
CPLD INTSTS1
のbit5に'1'をｾｯﾄ
PC/104
IRQ4の処理
Ｙ
CPLD INTSTS1
のbit7に'1'をｾｯﾄ
PC/104
IRQ6の処理
Ｙ
CPLD INTSTS2
のbit0に'1'をｾｯﾄ
PC/104
IRQ7の処理
Ｙ
CPLD INTSTS2
のbit6に'1'をｾｯﾄ
PC/104
IRQ15の処理
N
N
INTSTS1
bit5＝'1'?
Ｙ
Ｙ
P104_LED
bit6＝'0'?
N
N
INTSTS1
bit7＝'1'?
Ｙ
P104_LED
bit6＝'0'?
N
N
INTSTS2
bit0＝'1'?
Ｙ
P104_LED
bit7＝'0'?
N
N
INTSTS2
bit6＝'1'?
Ｙ
P104_LED
bit7＝'0'?
N
IRQ3?
Ｙ
EtherNet
Controller
割込み処理
Ｙ
IRQ5
の処理
N
IRQ5?
N
IRQ7?
Y
CPLD INTSTS1
の読出し
N
N
INTSTS1
bit0＝'1'?
Ｙ
P104_LED
bit5＝'0'?
Ｙ
P104_LED
bit5＝'0'?
RTC割込処理
Ｙ
CPLD INTSTS1
のbit1に'1'をｾｯﾄ
USB受信
割込処理
Ｙ
CPLD INTSTS1
のbit2に'1'をｾｯﾄ
USB送信
割込処理
CPLD INTSTS1
のbit3に'1'をｾｯﾄ
SPI
割込処理
N
N
INTSTS1
bit2＝'1'?
CPLD INTSTS1
のbit0に'1'をｾｯﾄ
N
N
INTSTS1
bit1＝'1'?
Ｙ
Ｙ
P104_LED
bit5＝'0'?
N
INTSTS1
bit3＝'1'?
Ｙ
N
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37
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9. RTC
MCU と RTC は図 8 の接続となっており、RTC の制御は MCU 内蔵 IIC3 モジュールに
より行います。
RTC の電源はマンガンリチュウム二次電池により、メイン電源断時もバックアップさ
れます。
（電池は電池ホルダー挿入方式となっているため、電池の交換も安易に行えます。
）
リチュウム二次電池のおおよそのバックアップ予測時間値は、下記計算式により求め
られます。
● マンガンリチュウムニ次電池（ML621）実装時のバックアップ時間
ｔ（放電時間(h)）＝電池容量（mAH）÷使用負荷電流(A)
ｔ（最悪値）＝5mAH÷2.1uA（RTC 消費電流 Max）≒2381 時間≒99 日
ｔ（平均値）＝5mAH÷0.8uA（RTC 消費電流 Max）≒6250 時間≒260 日
※上記はリチュウム二次電池が満充電時の概算値であり、実際の時間は周辺温度環境等に
より変動します。
図 8 ＲＴＣ接続図
CPLD
EPM570T100
VDD
RTC
RX-8801/
3SA
VSS
nINT
VCC(+3.3V)
R7
ML621
SCL SDA
IRQ2
SH7211 SCL
MCU
SDA
拡張I/Oｺﾈｸﾀ
(CN1)へ
＝3KΩでプルアップされています。
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38
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9.1. ＲＴＣへのアクセス
RTC のリード／ライト時のスレーブアドレスを表 39、RTC 内部レジスタマップを
表 40 示します。
（RX-8801SA/RX-8803SA の詳細につきましては、RX-8801SA/RX-8803SA データ
シートをご参照下さい。
）
表 39 ＲＴＣスレーブアドレス
スレーブアドレス
Read
Write
H'65
H'64
表 40 ＲＴＣレジスタマップ
ADRS
Function
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
Read
Write
-
40
20
10
8
4
2
1
可
可
0
SEC
1
MIN
-
40
20
10
8
4
2
1
可
可
2
HOUR
-
-
20
10
8
4
2
1
可
可
3
WEEK
−
6
5
4
3
2
1
0
可
可
4
DAY
-
-
20
10
8
4
2
1
可
可
5
MONTH
-
-
−
10
8
4
2
1
可
可
6
YEAR
80
40
20
10
8
4
2
1
可
可
7
RAM
●
●
●
●
●
●
●
●
可
可
8
MIN Alarm
AE
40
20
10
8
4
2
1
可
可
9
HOUR Alarm
AE
1/0
20
10
8
4
2
1
可
可
可
可
A
WEEK Alarm
DAY Alarm
AE
6
5
4
3
2
1
0
●
20
10
8
4
2
1
B
Timer Countor 0
128
64
32
16
8
4
2
1
可
可
C
Timer Countor 1
●
●
●
●
2048
1024
512
256
可
可
TEST
WADA
USEL
TE
FSEL1
FSEL0
TSEL1
TSEL0
可
可
−
−
UF
TF
AF
−
VLF
VDET
可
可
CSEL1
CSEL0
UIE
TIE
AIE
−
−
RESET
可
可
D
Extension
Registor
E
Flag Registor
F
Control Registor
１）
"−"はライト不可ビットで、リード時 1'B0 が読み出されます。
２）
"●"は RAM ビットでリード／ライト可能です。
※ 各ビットの詳細は RX-8801SA/RX-8803SA のデータシートをご参照下さい。
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10. 通信インターフェース
10.1. SPI インターフェース
CPLDにはSPIマスタインターフェースロジックが組み込まれており、各信号はuSDカ
ードコネクタ(CN9)、及び、CN1に接続されています。
図 9
SPI バス接続図
VCC(+3.3V)
4
6
nCDET
A0-A3,A16,A20
SH7211
MCU
GND
nSPICS0
D0-D7
MOSI
SPICLK
CONTROL
MISO
IRQ2
CPLD
EPM570T100
CD1 uSDｺﾈｸﾀ
(CN9)
2
3
7
5
34
33
32
nSPICS1
nSPICS2
nSPICS3
nSPICS4
31 拡張I/Oｺﾈｸﾀ
(CN1)
30
29
28
27
＝10KΩでプルアップされています。
CPLD は、1 つのデータ出力ポート(MOSI)、1 つのデータ入力ポート(MISO)、クロッ
ク出力(SPICLK)、スレーブセレクト信号(nSPICS0～4)を使用して、スレーブデバイ
スと通信を行います。
スレーブデバイスは、uSD カードインターフェースの他、CN1 にスレーブデバイスを
5 個（uSD カードを使用する場合は 4 個）まで接続することが可能です。
表 41 に SPI インターフェース端子の説明、表 42 に uSD コネクタ仕様を示し
ます。
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40
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表 41 SPI インターフェース端子説明
信号名
用
途
説
明
MOSI
シリアルデータ出力
マスタからの出力データです。
MISO
シリアルデータ入力
スレーブからの入力データです。
SPICLK
シリアルクロック出力
マスタから駆動されるシリアルクロックです。
nSPICS0∼4
スレーブセレクト出力
スレーブセレクト信号で Low アクティブです。
表 42 μＳＤカードコネクタ仕様
使用コネクタ：DM3BT-DSF-PEJ（ヒロセ）
端子 No.
信号名称
I/O
１
RSV
−
リザーブﾞ
２
nCS
O
uSD カードセレクト信号
３
DI
O
uSD カードシリアルデータ入力信号
４
VDD
P
+3.3V 電源
５
SCLK
O
シリアルクロック
６
VSS
P
シグナルグランド
７
DO
I
uSD カードシリアルデータ出力信号
８
RSV
−
※１
CD
I
カード検出信号
※１
COM
P
検出信号用シグナルグランド
CD1
CD2
※１
内
容
リザーブ
端子の位置、及び、コネクタの詳細仕様は DM3BT-DSF-PEJ データシートをご参照下
さい。
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10.2. SCIF インターフェース
LF64は、MCU内蔵SCIFシリアルポートを4チャネル持ち、外部装置とRS232C、LVTTL、
RS485（SCIF3のみ）の信号レベルで接続することが可能です。
10.2.1. フロー制御
SCIF インターフェースには、4 ポート共 RTS、CTS の制御信号が接続されており、
SCIF0/1 は CPLD 内部レジスタ（CPLD レジスタ「RSCNT」
（詳細は、本書 7.9 項を
ご参照下さい。
））
、SCIF2/3 は MCU の I/O ビットにより制御／監視することが可能で
す。
（下表をご参照下さい。）
表 43 ＳＣＩ２／３ RTS／CTS 制御端子（MCU 内蔵 I/O）
MCU 端子名
I/O
状態
0
1
PB13/nBACK/TIOC4BS/SCK2
O
RTS2＝ON
RTS2＝OFF
PB12/nBREQ/TIOC4AS/TXD2
I
CTS2＝ON
CTS2＝OFF
PB26/DREQ1/TIOC2B/SCK3/AUDATA1
O
RTS3＝ON
RTS3＝OFF
PB29/DREQ0/TIOC1B
I
CTS3＝ON
CTS3＝OFF
備考
同期通信の場合は SCK2 に設定
同期通信の場合は SCK3 に設定
※１
上表 MCU の全端子は 10KΩでプルアップされています。
※２
上表 MCU の全端子をフロー制御として使用する場合、MCU 端子設定は本マニュアル
表 11 の通りとして下さい。
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42
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10.2.2. SCIF０
SCIF0 は、図 10 の接続形態となっており、RS232C、または、LVTTL（設定は表 44
をご参照下さい）信号で外部と接続が可能です。
図 10 SCIF０接続形態図
HJ7
HJ5
CPLD
EPM570T100
7
8
SP3223E
(U6)
PB16/TXD0/nPOE1/nCS1
PB21/nCS2/IRQ0/TIOC3BS/RXD0
3
1
4
3
5
6
+5V
※
RTS0
CTS0
3
2
5
HJ6
HJ8
SH7211
MCU
CN7_1
TXD0
RXD0
GND
CN7_2
RXD0
TXD0
CTS0
RTS0
GND
+5V
CN7_1 と CN7_2 はどちらか１つのみ実装可能です。
表 44 SCIF０外部接続信号設定
外部インターフェース
設定
U6
備考
HJ5∼8
RS232C
実装
開放
LVTTL
非実装
短絡
同時使用はできません
注）HJ5∼8 を短絡した状態で U6 を実装しないで下さい。
※
出荷時は、RS232C インターフェースに設定されています。
表 45 SCIF０で設定可能な通信仕様
項目
設定可能値
伝送方式
調歩同期
最大転送レート
230,400bps
データ長
7 または 8bit
ストップビット長
1 または 2bit
パリティ
奇数、偶数、または、無し
電気的インターフェース
EIA/TIA-232、または、LVTTL
L&F Corporation
LF-MN-LF64(R11)-001
備考
43
LF64 Ｈardware Manual
表 46 SCIF０インターフェースコネクタ（１）仕様（ＣＮ７＿１）
使用コネクタ：CD6109PA1G1（Cvilux）または同等品
勘合コネクタ：D_SUB9
端子 No.
信号名称
S（メス）コネクタ
I/O
信号レベル
内
１
−
−
−
２
RXD0
I
EIA/TIA-232 または LVTTL
シリアル受信信号
３
TXD0
O
EIA/TIA-232 または LVTTL
シリアル送信信号
４
−
−
−
未接続
５
GND
I
0V
シグナルグランド
６
−
−
−
未接続
７
RTS0
O
EIA/TIA-232 または LVTTL
送信要求信号
８
CTS0
I
EIA/TIA-232 または LVTTL
送信許可信号
９
−
−
−
容
未接続
未接続
表 47 SCIF０インターフェースコネクタ（２）仕様（ＣＮ７＿２）
使用コネクタ：IL-G-6P-S3T2-SA（JAE）
勘合コネクタ：IL-G-6S-S3C2-SA ＋ IL-C2-SC-0001×6 個 (ＪAE)
端子 No.
信号名称
I/O
信号レベル
１
TXD0
O
EIA/TIA-232 または LVTTL
シリアル送信信号
２
RTS0
O
EIA/TIA-232 または LVTTL
送信要求信号
３
RXD0
I
EIA/TIA-232 または LVTTL
シリアル受信信号
４
CTS0
I
EIA/TIA-232 または LVTTL
送信許可信号
５
GND
I
0V
６
VCC
O
+5VDC
L&F Corporation
LF-MN-LF64(R11)-001
内
容
シグナルグランド
+5VDC 電源
44
LF64 Ｈardware Manual
10.2.3. SCIF1
SCIF1 は、図 11 SCIF１接続形態図の接続形態となっており、RS232C、または、LVTTL
レベル信号（設定は表 48 をご参照下さい）で外部と接続が可能です。
図 11 SCIF１接続形態図
HJ13
HJ15
CPLD
EPM570T100
SP3223E
(U7)
PA25/A25/IRQ7/TIOC0D/TXD1
PA24/A24/IRQ6/TIOC0C/RXD1
SH7211
MCU
2
4
1
3
5
6
+5V
CN2
RTS1
CTS1
TXD1
RXD1
GND
+5V
HJ14
HJ12
表 48 SCIF１外部接続信号設定
外部インターフェース
設定
U7
HJ12∼15
RS232C
実装
開放
LVTTL
非実装
短絡
備考
同時使用はできません
注）HJ12∼15 を短絡した状態で U7 を実装しないで下さい。
※
出荷時は、RS232C インターフェースに設定されています。
表 49 SCIF１で設定可能な通信仕様
項
目
設
定可能値
伝送方式
調歩同期
最大転送レート
460,800bps
データ長
7 または 8bit
ストップビット長
1 または 2bit
パリティ
奇数、偶数、または、無し
電気的インターフェース
EIA/TIA-232、または、LVTTL
L&F Corporation
LF-MN-LF64(R11)-001
備
考
メインクロックが 9.216MHz でシリアル拡張モード
（SCSEMR の ABCS=1）時
45
LF64 Ｈardware Manual
表 50 SCIF１インターフェースコネクタ仕様（ＣＮ２）
使用コネクタ：IL-G-6P-S3T2-SA（ＪAE）
勘合コネクタ：IL-G-6S-S3C2-SA ＋ IL-C2-SC-0001×6 個 (ＪAE)
端子 No.
信号名称
I/O
信号レベル
内
シリアル送信信号
１
TXD1
O
EIA/TIA-232 または LVTTL
２
RTS1
O
EIA/TIA-232 または LVTTL
送信要求信号
３
RXD1
I
EIA/TIA-232 または LVTTL
シリアル受信信号
４
CTS1
I
EIA/TIA-232 または LVTTL
送信許可信号
５
GND
I
0V
６
VCC
O
+5VDC
L&F Corporation
LF-MN-LF64(R11)-001
容
シグナルグランド
+5VDC 電源
46
LF64 Ｈardware Manual
10.2.4. SCIF2
SCIF2 は、図 12 SCIF２接続形態図の接続形態となっており、RS232C、または、LVTTL
レベル信号で外部と接続が可能です。
SCIF2 の外部接続信号設定を表 51、
SCIF2/SCIF3 共用コネクタピンアサインを表 57
に示します。
図 12 SCIF２接続形態図
PB11/nAH/DACK3/TIOC4DS/TXD2
PB14/nADTRG/RXD2/nMRES
PB13/nBACK/TIOC4BS/SCK2
PB12/nBREQ/TIOC4AS/TXD2
5
3
4
6
+3.3V 9
10
Enable
SP3223E
RJ8
HJ20
Disable
18
17
16
PB22/DACK2/TCLKD/RXD2/AUDSYNC
PB23/DREQ2/TCLKC/TXD2/AUDCK
CN4
TXD2
RXD2
RTS2(SCK2)
CTS1
GND
VCC
CN1
SCK2
RXD2
TXD2
SH7211
MCU
表 51 SCIF２外部接続信号設定
外部インターフェース
※
設定
接続先
RJ8
HJ20
RS232C
実装
開放
CN4
LVTTL
非実装
短絡
CN1
備考
同時使用はできません。
LVTTL で使用する場合は、MCU 内蔵ピンファンクションコントローラ(PFC)にて
PB22,23 を SCIF2 に設定し、PB11,14 を入出力ポート指定、PBDRH レジスタで出
力指定、PBDRH レジスタで 1'B0 出力とする必要があります。
表 52 SCIF２調歩同期モードで設定可能な通信仕様
項目
設定可能値
最大転送レート
460,800bps
データ長
7 または 8bit
ストップビット長
1 または 2bit
パリティ
奇数、偶数、または、無し
電気的インターフェース
EIA/TIA-232、または、LVTTL
L&F Corporation
LF-MN-LF64(R11)-001
備考
メインクロックが 9.216MHz でシリアル拡張モード
（SCSEMR の ABCS=1）時
47
LF64 Ｈardware Manual
表 53 SCIF２クロック同期モードで設定可能な通信仕様
項
目
最大転送レート（クロック出力時）
設
定可能値
921,600bps(RS232C)
4.608Mbps（LVTTL）
最大転送レート（クロック入力時）
3Mbps
データ長
8bit
電気的インターフェース
EIA/TIA-232、または、LVTTL
L&F Corporation
LF-MN-LF64(R11)-001
備
考
RS232C 設定でクロック同期とする場合
は、SCK2 は出力指定のみ有効です。
48
LF64 Ｈardware Manual
10.2.5. SCIF3
SCIF3 は、図 13 の接続形態となっており、RS232C、RS485、または、LVTTL レベ
ル信号で外部と接続が可能です。
SCIF3 の制御信号接続設定を表 54、SCIF2/SCIF3 共用コネクタ(CN4)仕様を表 57
に示します。
図 13 SCIF３接続形態図
CN4
PB27/TEND0/TIOC2A/TXD3/AUDATA0
PB28/DACK0/TIOC1A/RXD3
PB26/DREQ1/TIOC2B/SCK3/AUDATA1
PB29/DREQ0/TIOC1B
15
13
14
16
17
18
SP3223E
Enable
Disable
+3.3V 19
20
GND
VCC
R34
RJ9
HJ21
TXD3
RXD3
RTS3(SCK3)
CTS3
RS485-B
RS485-A
SN75HVD12D
DE
nRE
19
20
21
CN1
TXD3
RXD3
SCK3
SH7211
MCU
表 54 SCIF３制御信号接続設定
外部インター
ハードウェア設定
フェース
RJ9
HJ21
ソフトウェア設定（MCU 内蔵ポート制御）
PB26
I/O
PB29
機能
PB26(nRTS3)
接続先
I/O
機能
I
PB29(nCTS3)
CN4
RS232C
実装
開放
O
RS485
非実装
短絡
O
PB26(DE)
O
PB29(nRE)
CN4
LVTTL
非実装
短絡
O
PB26(0 出力)
O
PB29(1 出力)
CN1
or SCK3
備
考
同時使用は
できません。
※ RS485 としてご使用いただく場合、送信時は PB26 を 1'B1、PB29 を 1'B0、受信時は
PB26 を 1'B0、PB29 を 1'B1 に設定して下さい。
表 55 SCIF３調歩同期モードで設定可能な通信仕様
項目
設定可能値
最大転送レート
230,400bps
データ長
7 または 8bit
ストップビット長
1 または 2bit
パリティ
奇数、偶数、または、無し
電気的インターフェース
EIA/TIA-232、または、LVTTL
L&F Corporation
LF-MN-LF64(R11)-001
備考
49
LF64 Ｈardware Manual
表 56 SCIF３クロック同期モードで設定可能な通信仕様
項目
設定可能値
備考
921,600bps(RS232C)
最大転送レート（クロック出力時）
RS232C 設定でクロック同期とする場合
4.608Mbps（LVTTL）
は、SCK3 は出力指定のみ有効です。
最大転送レート（クロック入力時）
3Mbps
データ長
8bit
電気的インターフェース
EIA/TIA-232、または、LVTTL
表 57 SCIF２／３コネクタ仕様（ＣＮ４）
使用コネクタ：XG4C-2034（オムロン）または同等品
勘合コネクタ：XG4M-2030 (オムロン) または同等品
SCIF No
2
3
端子 No.
信号名称
I/O
信号レベル
１
−
−
−
未接続
２
−
−
−
未接続
３
RXD2
I
EIA/TIA-232
シリアル受信信号
４
RTS2(SCK2)
O
EIA/TIA-232
送信要求信号（シリアル同期クロック）
５
TXD2
O
EIA/TIA-232
シリアル送信信号
６
CTS2
I
EIA/TIA-232
送信許可信号
未接続
未接続
７
−
−
−
８
−
−
−
内
容
９
GND
I
0V
１０
VCC
O
+3.3VDC
シグナルグランド
１１
−
−
−
未接続
１２
−
−
−
未接続
１３
RXD3
I
EIA/TIA-232
シリアル受信信号
１４
RTS3(SCK3)
O
EIA/TIA-232
送信要求信号（シリアル同期クロック）
１５
TXD3
O
EIA/TIA-232
シリアル送信信号
+3.3VDC 電源
１６
CTS3
I
EIA/TIA-232
送信許可信号
１７
RS485B
I/O
TIA/EIA-485-A
RS485(−)
１８
RS485A
I/O
TIA/EIA-485-A
RS485(＋)
１９
GND
I
0V
２０
VCC
O
+3.3VDC
L&F Corporation
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シグナルグランド
+3.3VDC 電源
50
LF64 Ｈardware Manual
10.3. USB スレーブインターフェース
LF64 は、USB スレーブコントローラ FT245 を搭載し、外部 USB ホスト装置と通信
が可能です。
USB 通信プロトコル処理は FT245 が行うため、MCU からのアクセスは FT245 内部
FIFO に対してのリード／ライトのみで行えます。
（FT245 仕様に関する詳細は
「FT245R USB FIFO IC Datasheet」をご参照ください。）
USB スレーブコントローラ FT245 に対するアクセスは CPLD 経由で行います。
（詳細
は本書 7.12 項をご参照下さい。）
尚
PC から LF64 の USB ポートを仮想 COM ポートとして認識させるためには、FTDI
社より提供されている USB 仮想 COM ポートドライバ（FTDI 社の URL よりダウンロ
ードできます）をインストールする必要があります。
（仮想 COM ポートドライバは OS
によって異なりますので、お客様の PC に適合したドライバをダウンロード／インスト
ールして下さい。
）
10.3.1. USB コネクタ
LF64 の USB インターフェースコネクタは USB B コネクタが実装されており、PC と
は USB2.0 ケーブル（A-B）で接続して下さい。
表 58 USB コネクタ仕様（ＣＮ６）
使用コネクタ：XM7B-0442（オムロン）または同等品
勘合コネクタ：USB
Ｂコネクタ
端子 No.
信号名称
I/O
信号レベル
内容
１
VBUS
P
+5VDC
バス電源(+5V)
２
D−
I/O
USB DATA LINE D-
データ（−）
３
D＋
I/O
USB DATA LINE D+
データ（＋）
４
GND
P
GND
シグナルグランド
L&F Corporation
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51
LF64 Ｈardware Manual
10.4. Ethernet インターフェース
LF64 は、ASIX 社の AX88796BLF を搭載し、10/100 BASE-T 対応インターフェー
スポートコネクタを実装搭載しています。
AX88796BLI は、NE2000 上位互換のレジスタセットをもち、オートネゴシエーショ
ンで 100、10、FULL,HALF 全てに対応できます。
10.4.1. Ethernet コネクタ
Ethernet コネクタは、Taimag 社のトランス、ステータスランプ内蔵 RJLDC-308TA
を実装しています。
PC とは HUB 経由の場合はストレート結線、直結の場合はクロス結線の何れも UTP
カテゴリ 5 ケーブルで接続して下さい。
図 14 Ethernet コネクタ外形（コネクタ挿入側より見た図）
1
Link LED(Green)
8
100Base LED(Yellow)
図 15 Ethernet コネクタ仕様（ＣＮ５）
使用コネクタ：RJLDC-308TA（Taimag）
端子 No.
信号名称
内容
１
ＴＸ＋
送信＋
２
ＴＸ−
送信−
３
ＲＸ＋
受信＋
４
ＮＣ
未接続
５
ＮＣ
未接続
６
ＲＸ−
受信−
７
ＮＣ
未接続
８
ＮＣ
未接続
L&F Corporation
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LF64 Ｈardware Manual
10.4.2. MAC アドレス
MAC アドレスは、LF64 に実装されている EEPROM に弊社ベンダ ID（00-09-B2）
＋ユニーク番号（xx-xx-xx）が出荷時に書き込まれています。
（MAX アドレスは基
板部品面シールに明記されています。
）
10.4.3. AX88796BLI バスタイプの設定
AX88796BLF は、HOST CPU とのバスインターフェースをハードウェア的に選択可
能な設計となっていますが、本設定部は出荷時設定を変更しないことを強く推奨致し
ます。
表 59 AX88796BLI バスタイプ設定仕様
AX88796BLF 信号名称（設定抵抗ロケーション番号）
バスタイプ
EECS(R36)
EECK(R2)
未実装
未実装
ISA BUS/SRAM-Like
未実装
実装
80186-Like
実装
未実装
設定禁止
実装
実装
MCS-51-Like
注）出荷時は 80186 設定となっており、本設定を変更すると本マニュアルの MCU 内
蔵 BSC 推奨設定では動作しません。
（AX88796BLI エリアの BSC 設定を変更する
と PC/104 I/O アクセス状態も変わります）
L&F Corporation
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53
LF64 Ｈardware Manual
11. PC/104 バスインターフェース
LF64 は、PC/104 16bit BUS 仕様に準拠※１したバスを持ち、多種に及ぶ PC/104 スレー
ブボード※２との接続により様々なアプリケーションが構築できます。
図 16 PC/104 バス接続構成図
PC/104 BUS
(P1/P2)
74VHC14
リセット回路
RESDRV
nRES
nNMI
nIOCHKCK
nWAIT
Ｔrelant
Buffer
IRQ2
CPLD
EPM570T100
nCS4,nCS5,nCS6
nWE0,nWE1,nRD,
nRD/WR,nBS,CK
A0∼23
SH7211
MCU
nIOCHRDY
IRQ3∼
7,9,10,11,12,14,15
AEN,nIOR,nIOW,
nSMEMR,nSMEMW,
nMEMR,nMEMW
,BALE,nSBHE,
nEN,DIR
D0∼15
＊１
ﾌﾟﾙｱｯﾌﾟ/ﾌﾟﾙﾀﾞｳﾝ選択可能
RA14,15
Ｔrelant
Buffer
SD0∼15
Ｔrelant
Buffer
SA0∼19,
LA17∼23
＊１:プルダウン＝RJ10実装、HJ22開放
プルアップ＝RJ10非実装、HJ22短絡
TC,nDACK0∼3,5∼7,
nENDXFR,14.3MHZ,
nREFSH,nMASTER,
+5Vに10KΩでプルアップ
+5Vに4.7KΩでプルアップ
GNDに4.7KΩでプルダウン
+5Vに1KΩでプルアップ
※１
一部非対応の信号があり、タイミングは MCU 内蔵 BSC、及び、CPLD 内部ウェイトレ
ジスタにより可変となっておりますが、バスドライブ能力やタイミング等は完全に互換
ではありませんのでご注意下さい。
※２
スレーブボードによっては相性によりうまく接続できない場合もあります。
また、バスマスタ信号を使用、または、DMA リクエスタ機能を使用するスレーブボード
は使用できません。
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54
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11.1. バスタイミング
PC/104 バスのタイミングは、MCU 内蔵バスステートコントローラ(BSC)、及び、CPLD 内部
WAIT 生成ロジックでの設定で、PC/104 スレーブボードの仕様により最適なバスタイミングを
生成することが可能です。
11.1.1. CPLD での PC/104 バス速度制御
CPLD には、PC/104 バス領域をアクセスした時、MCU の同一 CS 領域に配置された
基板上デバイスへのアクセス速度を損なうことなく PC/104 バスアクセスタイミング
を確保するための自動ウェイト挿入回路により、MCU の nWAIT 端子をアクティブに
する機能を備えており、この機能で PC/104 バスアクセスタイミングを最適に設定す
ることができます。
また、PC/104 バス SYSCLK 端子は CPLD に接続されており、CPLD のモード設定レ
ジスタ（P104_LED）により MCU クロック出力を CPLD で分周したクロック
（6.144MHz）
、または、MCU クロック周波数(36.864MHz)に設定することができま
す。
（CPLD のウェイト生成ロジックの構成は、本書図 17 をご参照下さい。）
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55
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図 17 CPLD ウェイト生成ロジック構成
SH7211
MCU
A0-A4,A16,A20
アドレスデコーダ
nCS4,5,6
D0-D7
C
P
L
D
内
部
バ
ス
PC/104バス
PC/104 16bitアクセス信号
CA0-4,CA16,CA20
CD0-D7
PC/104 8bit領域
ウェイト値保存レジスタ
(H'1801000B)
CD0-D7
PC/104 16bit領域
ウェイト値保存レジスタ
(H'1801000C)
PC/104 8bitアクセス信号
AEN
Ｗrite
Ｗrite
Ｗrite
WAI T値
ウェイトカウンタ
CD0-D2
WAI T値
PC/104BUS／LED
制御レジスタ
(H'18010000)
CK
分周回路
bit1
bit0
nWAIT
SYSCLK
PC/104ウェイト要求信号
nIOCHRDY
CK
CPLD EPM570T100
図 18 ＣＫとＳＹＳＣＬＫの関係
tCK
tSYSCLK
CK
SYSCLK
表 60 ＳＹＳＣＬＫタイミング値
記号
tCK
tSYSCLK
項目
typ(MHz)
備考
MCU CK 周波数
36.864
PC/104 SYSCLK 周波数(1)
6.144
CPLD PC/104BUS/LED 制御ﾚｼﾞｽﾀ bit1＝0 の場合※１
9.216MHz 水晶実装時
PC/104 SYSCLK 周波数(2)
36.864
CPLD PC/104BUS/LED 制御ﾚｼﾞｽﾀ bit1＝1 の場合※１
注１）SYSCLK は PC/104 バスの各ストローブ信号とは同期していません。
注２）上記の値は計算値であり、実際の値は CPLD の出力遅延等によりばらつきます。
※１
レジスタの詳細は、本書 7.1、7.10、7.11 の項をご参照下さい。
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11.2. PC/104 バスコネクタ仕様
11.2.1. PC/104 バスコネクタ 1（P1）
P1 には、PC/104 BUS 8bit、及び、16bit バス／制御信号を配置しています。
表 61 PC/104 ＢＵＳ接続コネクタ１
端子
信号名
番号
I/O
機
能
端子
番号
信号名
I/O
機
能
A1
nIOCHCK
I
ﾉﾝﾏｽｶﾌﾞﾙ割込信号
B1
GND
P
ｼｸﾞﾅﾙｸﾞﾗﾝﾄﾞ
A2
SD7
I/O
ﾃﾞｰﾀ 7
B2
RESDRV
O
ﾘｾｯﾄ
A3
SD6
I/O
ﾃﾞｰﾀ 6
B3
+5V
P
+5VDC
A4
SD5
I/O
ﾃﾞｰﾀ 5
B4
IRQ9
I
割込信号 9
A5
SD4
I/O
ﾃﾞｰﾀ 4
B5
-5V
−
A6
SD3
I/O
ﾃﾞｰﾀ 3
B6
DREQ2
−
未接続
A7
SD2
I/O
ﾃﾞｰﾀ 2
B7
-12V
−
未接続
A8
SD1
I/O
ﾃﾞｰﾀ 1
B8
nENDXFR
O
(PULL UP)
A9
SD0
I/O
ﾃﾞｰﾀ 0
B9
+12V
-
未接続
A10
nIOCHRDY
I
CPU ｳｪｲﾄﾘｸｴｽﾄ
B10
(KEY)
−
A11
AEN
O
ｱﾄﾞﾚｽｲﾈｰﾌﾞﾙ
B11
nSMEMW
O
ﾒﾓﾘﾗｲﾄ(1MB 領域)
A12
SA19
O
ｱﾄﾞﾚｽ 19
B12
nSMEMR
O
ﾒﾓﾘﾘｰﾄﾞ(1MB 領域)
A13
SA18
O
ｱﾄﾞﾚｽ 18
B13
nIOW
O
I/O ﾗｲﾄ
A14
SA17
O
ｱﾄﾞﾚｽ 17
B14
nIOR
O
I/O ﾘｰﾄﾞ
A15
SA16
O
ｱﾄﾞﾚｽ 16
B15
nDACK3
O
(PULL UP)
A16
SA15
O
ｱﾄﾞﾚｽ 15
B16
DREQ3
−
未接続
A17
SA14
O
ｱﾄﾞﾚｽ 14
B17
nDACK1
O
(PULL UP)
A18
SA13
O
ｱﾄﾞﾚｽ 13
B18
DREQ1
−
未接続
A19
SA12
O
ｱﾄﾞﾚｽ 12
B19
nREFSH
−
未接続
A20
SA11
O
ｱﾄﾞﾚｽ 11
B20
SYSCLK
O
ｼｽﾃﾑｸﾛｯｸ
A21
SA10
O
ｱﾄﾞﾚｽ 10
B21
IRQ7
I
割込信号 7
A22
SA9
O
ｱﾄﾞﾚｽ 9
B22
IRQ6
I
割込信号 6
A23
SA8
O
ｱﾄﾞﾚｽ 8
B23
IRQ5
I
割込信号 5
A24
SA7
O
ｱﾄﾞﾚｽ 7
B24
IRQ4
I
割込信号 4
A25
SA6
O
ｱﾄﾞﾚｽ 6
B25
IRQ3
I
割込信号 3
A26
SA5
O
ｱﾄﾞﾚｽ 5
B26
nDACK2
O
(PULL UP)
A27
SA4
O
ｱﾄﾞﾚｽ 4
B27
TC
O
(PULL UP)
A28
SA3
O
ｱﾄﾞﾚｽ 3
B28
BALE
O
ｱﾄﾞﾚｽﾗｯﾁｲﾈｰﾌﾞﾙ
A29
SA2
O
ｱﾄﾞﾚｽ 2
B29
+5V
P
+5VDC
A30
SA1
O
ｱﾄﾞﾚｽ 1
B30
OSC
O
(PULL UP)
A31
SA0
O
ｱﾄﾞﾚｽ 0
B31
GND
P
ｼｸﾞﾅﾙｸﾞﾗﾝﾄﾞ
A32
GND
P
ｼｸﾞﾅﾙｸﾞﾗﾝﾄﾞ
B32
GND
P
ｼｸﾞﾅﾙｸﾞﾗﾝﾄﾞ
未接続
−
※ 機能欄の(PULL UP)は、当該端子が+5VDC のプルアップ抵抗にのみに接続されていること
を示します。
L&F Corporation
LF-MN-LF64(R11)-001
57
LF64 Ｈardware Manual
表 62 PC/104 ＢＵＳ接続コネクタ１信号別機能
信号名
SD0∼7
機能説明
データ入出力バス下位バイトです。MCU の D0～7 とバスバッファ経由で接続されています。
メモリ空間 24 ビットアドレスの LSB 側 20 ビットです。
SA0∼19
SA1∼19 は、MCU のアドレス A1∼A19 がバスバッファ経由で出力されています、
SA0 はバイト制御の役割があるため、CPLD でロウバイトが有効な時 Low レベルを出力します。
nIOCHCK
本信号を Low に駆動すると、MCU の NMI（マスク不可割込み）信号がアサートされます。
nIOCHRDY
本信号を Low に駆動すると、CPLD 経由で MCU の nWAIT 信号がアサートされます。
AEN
RESDRV
IRQ3∼7,9
nENDXFR
nSMEMW
nSMEMR
nIOW
nIOR
AEN は本来 DMA サイクル中を示す信号ですが、LF64 では MCU が PC/104 BUS にアクセス時
に Low を出力します。
電源投入時、または、外部ﾘｾｯﾄﾄﾘｶﾞにより、約 40ms の間 Hi レベルを出力します。
PC/104 BUS からの割込み要求信号で、LF64 ではデフォルトで立上りエッジを検出、且つ、CPLD
割込みマスクレジスタで割込み有効に設定されていた場合に、MCU IRQ2 信号をアサートします。
nENDXFR は本来スレーブからのノーウェイトアクセス要求ですが、LF64 では未対応です。
nSMEMW は、MCU が PC/104 8bit メモリ領域への（H'1810_0000-H'181F_FFFF）ライトア
クセス時のみ Low を出力します。
nSMEMR は、MCU が PC/104 8bit メモリ領域への（H'1810_0000-H'181F_FFFF）リードアク
セス時のみ Low を出力します。
nIOW は、MCU が PC/104 8bitI/O 領域（H'1800_0000-H'1800_FFFF）
、または、
16bitI/O 領域への（H'1400_0000-H'1400_FFFF）ライトアクセス時のみ Low を出力します。
nIOR は、MCU が PC/104 8bitI/O 領域（H'1800_0000-H'1800_FFFF）
、または、
16bitI/O 領域への（H'1400_0000-H'1400_FFFF）リードアクセス時のみ Low を出力します。
DREQ1∼3
DREQ1∼3 は本来スレーブボードからの DMA リクエスト信号ですが、LF64 では未対応です。
nDACK1∼3
nDACK1∼3 は本来スレーブボードへの DMA アクノリッジ信号ですが、LF64 では未対応です。
TC
nREFSH
TC は本来 DMA コントローラが DMA リクエスタに対して、最後の DMA サイクルを通知する信
号ですが、LF64 では未対応です。
nREFSH は本来 DRAM リフレッシュ信号ですが、LF64 では未対応です。
PC/104 バスクロックで、LF64 ではデフォルトで 6.144MHz を出力しています。
SYSCLK
本クロック信号は、PC/104 BUS 信号とは同期していませんのでご注意下さい。
尚
本クロック信号は、CPLD 内レジスタの設定により MCU の CK 信号（36.864MHz）を出力
することも可能です。
BALE は本来コマンドストローブの途中で消えてしまう LA17∼23 をラッチするために使用しま
す。
BALE
LF64 ではコマンドストローブの途中で LA17∼23 が消えることはないので特にアドレスをラッ
チする必要はありませんが、BALE でラッチする構成となっているスレーブボード用に、PC/104
アドレス出力時に立上りラッチ信号を出力しています。
OSC
+5V
-5V,+12V,-12V
GND
L&F Corporation
LF-MN-LF64(R11)-001
OSC は本来 14.31818ＭＨz クロック出力信号ですが、LF64 では未対応です。
CN8 に電源を接続する場合は、CN8 の電源（+5VDC）が接続されます。
（PC/104 BUS から LF64
の電源を受給する場合は、CN8 に電源を接続しないで下さい。
）
LF64 では未接続なので、スレーブボードでこれらの電源が必要な場合、PC/104 BUS 電源ボー
ドを使用する必要があります。
システムグランド（0V）です。
58
LF64 Ｈardware Manual
11.2.2. PC/104 バスコネクタ 2（P2）
P2 には、PC/104 BUS 16bit バス／制御信号を配置しています。
表 63 PC/104 ＢＵＳ接続コネクタ２
端子
信号名
I/O
C0
GND
P
C1
nSBHE
O
C2
LA23
O
C3
LA22
C4
機
能
端子
信号名
I/O
D0
GND
P
ｼｸﾞﾅﾙｸﾞﾗﾝﾄﾞ
D1
nMEMCS16
I
(PULL UP)
ｱﾄﾞﾚｽ 23
D2
nIOCS16
I
(PULL UP)
O
ｱﾄﾞﾚｽ 22
D3
IRQ10
I
割込信号 10
LA21
O
ｱﾄﾞﾚｽ 21
D4
IRQ11
I
割込信号 11
C5
LA20
O
ｱﾄﾞﾚｽ 20
D5
IRQ12
I
割込信号 12
C6
LA19
O
ｱﾄﾞﾚｽ 19
D6
IRQ13
I
割込信号 13
C7
LA18
O
ｱﾄﾞﾚｽ 18
D7
IRQ14
I
割込信号 14
C8
LA17
O
ｱﾄﾞﾚｽ 17
D8
nDACK0
O
(PULL UP)
C9
nMEMR
O
ﾒﾓﾘﾘｰﾄﾞ
D9
DREQ0
−
未接続
C10
nMEMW
O
ﾒﾓﾘﾗｲﾄ
D10
nDACK5
O
(PULL UP)
C11
SD8
I/O
ﾃﾞｰﾀ 8
D11
DREQ5
−
未接続
C12
SD9
I/O
ﾃﾞｰﾀ 9
D12
nDACK6
O
(PULL UP)
C13
SD10
I/O
ﾃﾞｰﾀ 10
D13
DREQ6
−
未接続
C14
SD11
I/O
ﾃﾞｰﾀ 11
D14
nDACK7
O
(PULL UP)
C15
SD12
I/O
ﾃﾞｰﾀ 12
D15
DREQ7
−
未接続
C16
SD13
I/O
ﾃﾞｰﾀ 13
D16
+5V
P
+5VDC
C17
SD14
I/O
ﾃﾞｰﾀ 14
D17
nMASTER
O
(PULL UP)
C18
SD15
I/O
ﾃﾞｰﾀ 15
D18
GND
P
ｼｸﾞﾅﾙｸﾞﾗﾝﾄﾞ
C19
(KEY)
−
D19
GND
P
ｼｸﾞﾅﾙｸﾞﾗﾝﾄﾞ
番号
ｼｸﾞﾅﾙｸﾞﾗﾝﾄﾞ
ｼｽﾃﾑﾊﾞｽ
Hi Byte ｲﾈｰﾌﾞﾙ
−
番号
機
能
※ 機能欄の(PULL UP)は、当該端子が+5VDC のプルアップ抵抗にのみに接続されていること
を示します。
L&F Corporation
LF-MN-LF64(R11)-001
59
LF64 Ｈardware Manual
表 64 PC/104 ＢＵＳ接続コネクタ２信号別機能
信号名
SD8∼15
LA17∼23
nSBHE
nMEMW
nMEMR
nMEMCS16
nIOCS16
機能説明
データ入出力バス上位バイトです。MCU の D8～15 とバスバッファ経由で接続されています。
メモリ空間 24 ビットアドレスの MSB 側 7 ビットで、MCU のアドレス A17∼A23 がバスバッフ
ァ経由で出力されています。
データ入出力バス上位バイト有効時に Low を出力します。
nMEMW は、MCU が PC/104 16bit メモリ領域への（H'1000_0000-H'10FF_FFFF）ライトアク
セス時のみ Low を出力します。
nMEMW は、MCU が PC/104 16bit メモリ領域への（H'1000_0000-H'10FF_FFFF）リードアク
セス時のみ Low を出力します。
nMEMCS16 は本来 16bit メモリスレーブボードが自身を選択された時に Low を出力する信号で
すが、LF64 では未対応です。
nMEMCS16 は本来 16bit I/O スレーブボードが自身を選択された時に Low を出力する信号です
が、LF64 では未対応です。
DREQ0,5∼7
DREQ0,5∼7 は本来スレーブボードからの DMA リクエスト信号ですが、LF64 では未対応です。
nDACK0,5∼7
nDACK0,5∼7 は本来スレーブボードへの DMA アクノリッジ信号ですが、LF64 では未対応です。
nMASTER
+5V
GND
nMASTER は本来バスマスタが nDACKn を受けた後にバス権の要求を行う信号ですが、
LF64 では未対応です。
CN8 に電源を接続する場合は、CN8 の電源（+5VDC）が接続されます。
（PC/104 BUS から LF64
の電源を受給する場合は、CN8 に電源を接続しないで下さい。
）
システムグランド（0V）です。
L&F Corporation
LF-MN-LF64(R11)-001
60
LF64 Ｈardware Manual
12. 子基板増設ソケット部(J2,J3)
本ソケットには、MCU の CS0、A1∼A21、D0∼D15 の他リード／ライト制御信号が
SOP<->DIP 変換基板 SOP48-P5-D（アイテムラボ社）のピン配列に合わせた形で接続さ
れており、2.54mm ピッチ 2 列、24 ピンの IC ソケット×２個が実装されています。
変換基板 SOP48-P5-D は、0.5mm ピッチ 48 ピンの TSSOP デバイスを DIP48 ピンに変
換するための基板で、IC ソケット信号線の配置は下記デバイスのピン配列に合うようアサ
インされています。
（実装するデバイスにより RJn、及び、HJn の設定を変更する必要があ
ります）
●
FLASH MEMORY：S29JL032xnnTFInnn（SPANTION 社）または同等品
（デフォルト設定で使用可能です（ワードアクセスのみ））
● SRAM：R1LV3216RSA（ルネサスエレクトロニクス社）または同等品
●
FRAM：MB85R1002PFTN-GE1(64Kbit×16)または同等品
上記以外のデバイスにおいてもピン配列が同等のものであれば実装可能です。
また、J2/J3 のピン配置に合わせた基板を作成し、取り付けることも可能です。
●
弊社製モーションネットセンターボード：LF-MN1 等
注）J2/J3 に誤った方向で基板を実装した場合、変換基板上のデバイスが破損する場合がりま
すので、取付け方向には充分ご注意下さい。
L&F Corporation
LF-MN-LF64(R11)-001
61
LF64 Ｈardware Manual
12.1. ソケット配置
図 19 に J2/J3 のソケット配置図、図 20 に弊社オプション基板 LF64-F4MB/ LF64-S4MB の
実装図を示します。
図 19 Ｊ２、Ｊ３ソケット配置図
CN9
23
2.54
LED3
23
1
J2
J4
CN6
2
24
2.54
20.32
1
J3
CN5
2
24
2.54
P1
B1
A1
B32
A32
LED1
C19
D19
C0
D0
CN8 P2
GND
LF64 Rev1.1
L&F Inc.
部品面視
5
図 20 LF64-F4MB/LF64-S4MB 実装図
ON
CN4
12345678
S1
CN7_2
CN1
CN7_1
CN2
2
1
JP2
RES ET
CN3
LF64-F4MB/LF64-S4MB↓
L ED2
30
24
48
24
CN9
23
1
J3
CN5
2
40
1
25
20
LED3
P1
23
J2
1
J4
CN6
2
24
10
B1
A1
LED1
B32
A32
C19
D19
C0
D0
CN8 P2
GND
LF64 Rev1.1
L&F Inc.
部品面視
L&F Corporation
LF-MN-LF64(R11)-001
62
LF64 Ｈardware Manual
12.2. ピンアサイン・ジャンパ設定
本項では、各種基板実装時の J2,J3 のピンアサイン、及び、ジャンパ設定につき説明
致します。
12.2.1. FLASH MEMORY（LF64−F4MB(S29JL032(H/J)70TFI010 等）
）
表 65 FLASH MEMORY（LF64F-4MB）実装時のＪ２／Ｊ３ピンアサイン
Ｊ２
端子
デバイス
端子
端子名
番号
O
A15
O
A13
A12
O
7
A10
9
A20
11
13
信号名
I/O
1
A16
3
A14
5
デバイス
信号名
I/O
2
A15
O
A14
4
A13
O
A12
A11
6
A11
O
A10
O
A9
8
A9
O
A8
O
A19
10
A21
O
A20
nWE
O
nWE
12
nRES
O
nRESET
NC
−
NC
14
VCC
O
nWP/ACC
15
NC
−
RY/nBY
16
A19
O
A18
17
A18
O
A17
18
A8
O
A7
19
A7
O
A6
20
A6
O
A5
21
A5
O
A4
22
A4
O
A3
23
A3
O
A2
24
A2
O
A1
信号名
I/O
番号
端子名
Ｊ３
端子
デバイス
端子
端子名
番号
O
A16
2
VCC
P
nBYTE
P
Vss
4
D15
I/O
DQ15/A-1
D7
I/O
DQ7
6
D14
I/O
DQ14
D6
I/O
DQ6
8
D13
I/O
DQ13
信号名
I/O
1
A17
3
GND
5
7
番号
デバイス
端子名
9
D5
I/O
DQ5
10
D12
I/O
DQ12
11
D4
I/O
DQ4
12
VCC
P
VCC
13
D11
I/O
DQ11
14
D3
I/O
DQ3
15
D10
I/O
DQ10
16
D2
I/O
DQ2
17
D9
I/O
DQ9
18
D1
I/O
DQ1
19
D8
I/O
DQ8
20
D0
I/O
DQ0
21
nRD
O
nOE
22
GND
P
Ｖss
23
nCS0
O
nCE
24
A1
O
A0
L&F Corporation
LF-MN-LF64(R11)-001
63
LF64 Ｈardware Manual
表 66 FLASH MEMORY（LF64F-4MB）実装時の関連ジャンパ設定表
※
HJ 番号
設定
RJ/R 番号
設定
10
開放
16
開放
11
設定内容
RJ5
実装
開放
−
−
26
開放
−
−
18
開放
RJ6
実装
J2(12)は LF64 で生成した nRES を接続
19
開放
RJ7
実装
J2(14)は VCC を接続
23
開放
RJ2
実装
J2(16)は MCU の A19 を接続
17
開放
−
−
25
開放
−
−
−
−
R14
実装
J2(11)は MCU の nWE0 を接続
J2(15)は NC
J2(13)は NC
J3(2)は VCC を接続
本設定がデフォルトです
L&F Corporation
LF-MN-LF64(R11)-001
64
LF64 Ｈardware Manual
12.2.2. SRAM（LF64−S4MB(R1LV3216RSA 等）
）
表 67 SRAM（LF64−S4MB）実装時のＪ２／Ｊ３ピンアサイン
Ｊ２
端子
デバイス
端子
端子名
番号
O
A15
A14
O
5
A12
7
A10
9
信号名
I/O
1
A16
3
デバイス
信号名
I/O
2
A15
O
A14
A13
4
A13
O
A12
O
A11
6
A11
O
A10
O
A9
8
A9
O
A8
A20
O
A19
10
A21
O
A20
11
RD/nWR
O
nWE
12
nRES
O
CS2
13
NC
−
NC
14
nWE1
O
UB#
15
nWE0
O
LB#
16
A19
O
A18
17
A18
O
A17
18
A8
O
A7
19
A7
O
A6
20
A6
O
A5
21
A5
O
A4
22
A4
O
A3
23
A3
O
A2
24
A2
O
A1
信号名
I/O
VCC
P
BYTE#
番号
端子名
Ｊ３
端子
デバイス
端子
端子名
番号
2
デバイス
信号名
I/O
1
A17
O
A16
3
GND
P
GND
4
D15
I/O
DQ15/A-1
5
D7
I/O
DQ7
6
D14
I/O
DQ14
7
D6
I/O
DQ6
8
D13
I/O
DQ13
9
D5
I/O
DQ5
10
D12
I/O
DQ12
11
D4
I/O
DQ4
12
VCC
P
VCC
13
D11
I/O
DQ11
14
D3
I/O
DQ3
15
D10
I/O
DQ10
16
D2
I/O
DQ2
17
D9
I/O
DQ9
18
D1
I/O
DQ1
19
D8
I/O
DQ8
20
D0
I/O
DQ0
21
nRD
O
OE#
22
GND
P
GND
23
nCS0
O
CS1#
24
A1
O
A0
番号
L&F Corporation
LF-MN-LF64(R11)-001
端子名
65
LF64 Ｈardware Manual
表 68 SRAM（LF64−S4MB）実装時の関連ジャンパ設定表
HJ 番号
設定
RJ/R 番号
設定
10
短絡
16
開放
RJ5
未実装
11
短絡
−
−
26
開放
−
−
18
開放
RJ6
実装
19
短絡
RJ7
未実装
23
開放
RJ2
実装
17
開放
−
−
25
開放
−
−
−
−
R14
実装
L&F Corporation
LF-MN-LF64(R11)-001
設
定
内
容
J2(11)は MCU の RD/nWR を接続
J2(15) は MCU の nWE0 を接続
J2(12)は LF64 で生成した nRES を接続
J2(14)は nWE1 を接続
J2(16)は MCU の A19 を接続
J2(13)は NC
J3(2)は NC
66
LF64 Ｈardware Manual
12.2.3. FRAM（MB85R1002PFTN 等）
表 69 FRAM（MB85R1002PFTN）実装時のＪ２／Ｊ３ピンアサイン
Ｊ２
端子
デバイス
端子
端子名
番号
O
A15
A14
O
5
A12
7
A10
9
信号名
I/O
1
A16
3
デバイス
信号名
I/O
2
A15
O
A14
A13
4
A13
O
A12
O
A11
6
A11
O
A10
O
A9
8
A9
O
A8
A20
O
NC
10
A21
O
NC
11
RD/nWR
O
nWE
12
nRES
O
CE2
13
GND
P
GND
14
nWE1
O
nUB
15
nWE0
O
/LB
16
VCC
P
VCC
17
A18
−
NC
18
A8
O
A7
19
A7
O
A6
20
A6
O
A5
21
A5
O
A4
22
A4
O
A3
23
A3
O
A2
24
A2
O
A1
信号名
I/O
NC
−
番号
端子名
Ｊ３
端子
デバイス
端子
端子名
番号
NC
2
デバイス
信号名
I/O
1
A17
O
3
GND
P
GND
4
D15
I/O
I/O16
5
D7
I/O
I/O8
6
D14
I/O
I/O15
7
D6
I/O
I/O7
8
D13
I/O
I/O14
9
D5
I/O
I/O6
10
D12
I/O
I/O13
11
D4
I/O
I/O5
12
VCC
P
VCC
13
D11
I/O
I/O12
14
D3
I/O
I/O4
15
D10
I/O
I/O11
16
D2
I/O
I/O3
17
D9
I/O
I/O10
18
D1
I/O
I/O2
19
D8
I/O
I/O9
20
D0
I/O
I/O1
21
nRD
O
nOE
22
GND
P
GND
23
nCS0
O
nCE1
24
A1
O
A0
番号
L&F Corporation
LF-MN-LF64(R11)-001
端子名
NC
67
LF64 Ｈardware Manual
表 70 FRAM（MB85R1002PFTN-GE1）実装時の関連ジャンパ設定表
HJ 番号
設定
RJ/R 番号
設定
10
短絡
16
開放
11
RJ5
未実装
短絡
−
−
26
開放
−
−
18
開放
RJ6
実装
19
短絡
RJ7
未実装
J2(14)は nWE1 を接続
23
短絡
RJ2
未実装
J2(16)は VCC を接続
17
短絡
−
−
25
開放
−
−
−
−
R14
未実装
L&F Corporation
LF-MN-LF64(R11)-001
設
定
内
容
J2(11)は MCU の RD/nWR を接続
J2(15) は MCU の nWE0 を接続
J2(12)は LF64 で生成した nRES を接続
J2(13)は GND
J3(2)は NC
68
LF64 Ｈardware Manual
12.2.4. モーションネットセンターボード（LF-MN1）
表 71 モーションネットセンターボード（LF-MN1）実装時のＪ２／Ｊ３ピンアサイン
Ｊ２
端子
LF-MN1
端子
端子名
番号
-
N.C
-
-
5
-
7
-
9
信号名
I/O
1
-
3
LF-MN1
信号名
I/O
2
-
-
N.C
N.C
4
-
-
N.C
-
N.C
6
-
-
N.C
-
N.C
8
A9
O
A9
−
-
N.C
10
-
-
N.C
11
RD/nWR
O
nWR
12
nRES
O
nRESET
13
A23/IRQ5
I
nINT
14
VCC
P
VCC
15
nWAIT
O
nWAIT
16
+5V
P
+5V
17
-
-
N.C
18
A8
O
A7
19
A7
O
A7
20
A6
O
A5
21
A5
O
A5
22
A4
O
A3
23
A3
O
A3
24
A2
O
A2
信号名
I/O
番号
端子名
Ｊ３
端子
LF-MN1
端子
端子名
番号
LF-MN1
信号名
I/O
1
-
-
NC
2
VCC
P
A0/nLDS
3
GND
P
Ｖss
4
D15
I/O
D15
5
D7
I/O
D7
6
D14
I/O
D14
7
D6
I/O
D6
8
D13
I/O
D13
9
D5
I/O
D5
10
D12
I/O
D12
11
D4
I/O
D4
12
VCC
P
VCC
13
D11
I/O
D11
14
D3
I/O
D3
15
D10
I/O
D10
16
D2
I/O
D2
17
D9
I/O
D9
18
D1
I/O
D1
19
D8
I/O
D8
20
D0
I/O
D0
21
nRD
O
nRD
22
GND
P
Vss
23
nCS0
O
nCE1
24
A1
O
A1
番号
L&F Corporation
LF-MN-LF64(R11)-001
端子名
69
LF64 Ｈardware Manual
表 72 モーションネットセンターボード（LF-MN1）実装時の関連ジャンパ設定表
HJ 番号
設定
RJ/R 番号
設定
10
短絡
16
開放
11
RJ5
未実装
開放
−
−
26
短絡
−
−
18
開放
RJ6
実装
J2(12)は LF64 で生成した nRES を接続
19
開放
RJ7
実装
J2(14)は VCC を接続
23
短絡
RJ2
未実装
J2(16)は+5V を接続
17
開放
−
−
J2(13)に LF64 の IRQ5 を接続
25
短絡
−
−
(（注）A23 は使用できなくなります)
−
−
R14
未実装
L&F Corporation
LF-MN-LF64(R11)-001
設
定
内
容
J2(11)は MCU の RD/nWR を接続
J2(15) はｎWAIT 信号として使用
J3(2)は NC
70
LF64 Ｈardware Manual
13. H-UDI/JTAG インターフェース
13.1. H-UDI インターフェース(CN3)
LF64 の MCU はエミュレータのサポートのため、ユーザーデバッグインターフェース
（H-UDI）を備えており、電源 OFF の状態で S1 の bit4 を ON とし、CN3 にエミュ
レータを接続して、電源を ON することによりエミュレータが使用可能となります。
尚
エミュレータの使用方法等については、お客様にてご使用の製品マニュアルをご
参照下さい。
表 73 H-UDI コネクタ（ＣＮ３）
使用コネクタ：XG4C-1434 または同等品（オムロン等）
適合ソケット：XG4M-1430 または同等品（オムロン等）
端子番号
信
号名
I/O
信号レベル
1
TCK
I
C-MOS3.3V
2
GND
P
0V
3
nTRST
I
C-MOS3.3V
４
GND
P
0V
５
TDO
O
C-MOS3.3V
６
GND
P
0V
７
nASEBRKAK
I
C-MOS3.3V
８
NC
−
−
９
TMS
I
C-MOS3.3V
１０
GND
P
0V
１１
TDI
I
C-MOS3.3V
１２
GND
P
0V
１３
nRESOUT
O
C-MOS3.3V
１４
GND
P
0V
L&F Corporation
LF-MN-LF64(R11)-001
機
能
データ同期信号
シグナルグランド
リセット要求
シグナルグランド
シリアルデータ出力信号
シグナルグランド
エミュレータブレークモード
未使用
テストモード選択信号
シグナルグランド
シリアルデータ入力信号
シグナルグランド
ターゲットリセット
シグナルグランド
71
LF64 Ｈardware Manual
13.2. JTAG インターフェース(J4)
J4 は LF64 に実装されている CPLD（EPM570T100）の JTAG 端子に接続されていま
す。
（出荷時は未実装です。）
端子配列は、アルテラ社製「バイトブラスタ」、
「USB ブラスタ」JTAG 接続部互換と
なっています。
表 74 JTAG コネクタ（J4）
適合コネクタ：XG4C-1031 または同等品（オムロン等）
適合ソケット：XG4M-1030 または同等品（オムロン等）
端子番号
信
号名
I/O
信号レベル
機
データ同期信号
1
TCK
I
C-MOS3.3V
２
GND
P
0V
３
TDO
O
C-MOS3.3V
４
VCC
P
+3.3VDC
５
TMS
I
C-MOS3.3V
６
NC
−
−
未接続
７
NC
−
−
未接続
８
NC
−
−
未接続
９
TDI
I
C-MOS3.3V
１０
GND
P
0V
L&F Corporation
LF-MN-LF64(R11)-001
能
シグナルグランド
シリアルデータ出力信号
電源
テストモード選択信号
シリアルデータ入力信号
シグナルグランド
72
LF64 Ｈardware Manual
14. 電源入力部
LF64 の電源は、+5VDC を電源コネクタ CN8、USB BUS 電源、または、PC/104 BUS
+5VDC ラインから受給可能です。
図 21 電源給電経路
HJ24
USB BUS
(CN6)
PC/104 BUS
（P1,P2）
DC/DCデバイス
（U10）
CN8
GND
注） +5VDC 電源を CN8 から給電する場合、LF64 自身、及び、PC/104 BUS に対し、標
準 2P コネクタで 3A（max）の電流が供給可能（電源に給電能力が必要です）ですが、
接続する USB ポートが USB2.0 以下の規格の場合、USB BUS からの給電（VBUS）
は最大 500mA であり、PC/104 BUS への給電、及び、外部接続コネクタへの給電は
不可能ですのでご注意下さい。
また、PC/104 BUS より+5VDC を受電する場合、CN8 を未接続状態とするとともに
、HJ24 を開放状態として下さい。
表 75 電源接続コネクタ（CN8）
使用コネクタ：IL-G-2P-S3L2-SA、または、IL-G-4P-S3L2-SA（日本航空電子）
適合コネクタ：IL-G-2S-S3C2-SA、または、IL-G-4S-S3C2-SA＋（IL-G-C2-SC×2/4 個）
（日本航空電子）
端子番号
I/O
信号レベル
１
信
+5V
号名
P
+5VDC
PC/104 +5V,LF64 メイン電源
機
能
２（１）
+5V
P
+5VDC
PC/104 +5V,LF64 メイン電源
３（２）
GND
P
0V
シグナルグランド
４
GND
P
0V
シグナルグランド
※ 表中（）内は、出荷時に実装されるコネクタのピン番号です。
L&F Corporation
LF-MN-LF64(R11)-001
73
LF64 Ｈardware Manual
15. MCU I/O、CPLD SPI 信号接続コネクタ（CN1）
CN1 には、MCU 内蔵 I/O、及び、CPLD の SPI 信号が接続されています。
表 76 CN1 ピンアサイン
端子番号
号名
内
容
1
AVCC
アナログ+5VDC
2
AN0
MCU 内蔵 ADC CH0
3
AN1
MCU 内蔵 ADC CH1
4
AN2
MCU 内蔵 ADC CH2
5
AN3
MCU 内蔵 ADC CH3
6
AN4
MCU 内蔵 ADC CH4
7
AN5
MCU 内蔵 ADC CH5
8
AN6
MCU 内蔵 ADC CH6
9
AN7
MCU 内蔵 ADC CH7
10
DA0
MCU 内蔵 DAC CH0
11
DA1
MCU 内蔵 DAC CH1
12
AGND
アナロググランド
13
GND
シグナルグランド
14
+5V
+5VDC 出力
15
VCC
+3.3VDC 出力
16
PB23/DREQ2/TCLKC/TXD2/AUDCK※１
MCU 内蔵 I/O
17
PB22/DACK2/TCLKD/RXD2/AUDSYNC※１
MCU 内蔵 I/O
18
※１※２
PB13/nBACK/TIOC4BS/SCK2
備
考
MCU 内蔵 I/O
RS232C I/F nRTS2 と併接続
※１※３
MCU 内蔵 I/O
RS232C I/F TXD3 と併接続
20
PB28/DACK0/TIOC1A/RXD3
MCU 内蔵 I/O
RS232C I/F RXD3 と併接続
21
PB26/DREQ1/TIOC2B/SCK3/AUDATA1※１※３
MCU 内蔵 I/O
RS232C I/F nRTS3 と併接続
22
PB29/DREQ0/TIOC1B※３
MCU 内蔵 I/O
RS232C I/F nCTS3 と併接続
19
※１
信
PB27/TEND0/TIOC2A/TXD3/AUDATA0
※１※３
※１※２
23
PB12/nBREQ/TIOC4AS/TXD2
MCU 内蔵 I/O
RS232C I/F nCTS2 と併接続
24
PF0/IRQ0/nPOE7/SCL
MCU 内蔵 I/O
RTC、J2 と併接続
25
PF1/IRQ1/nPOE3/SDA
MCU 内蔵 I/O
RTC、J2 と併接続
26
nRES
LF64 リセット出力
27
nSPICS4/CPLD DIO3
SPI nCS4/ CPLD DIO3
28
nSPICS3/CPLD DIO2
SPI nCS3/CPLD DIO2
CPLD のP104_LED レジスタの
29
nSPICS2/CPLD DIO1
SPI nCS2/CPLD DIO1
設定により選択
30
nSPICS1/CPLD DIO0
SPI nCS1/CPLD DIO0
31
nSPICS0
SPI nCS0
CN9 と併接続
32
MOSI
SPI MOSI
CN9 と併接続
33
SPICLK
SPI SCLK
CN9 と併接続
34
MISO
SPI MISO
CN9 と併接続
SCIF、または、その他機能として使用する場合、MCU 内蔵 PFC レジスタを本マニュア
ル表 10 から変更する必要があります。
L&F Corporation
LF-MN-LF64(R11)-001
74
LF64 Ｈardware Manual
※２
RS232C ドライバ U16 を無効にする必要があります。
（設定方法は本書表 78、表 79
をご参照下さい）
※３
RS232C ドライバ U8 を無効にする必要があります。
（設定方法は本書表 78、表 79 を
ご参照下さい）
L&F Corporation
LF-MN-LF64(R11)-001
75
LF64 Ｈardware Manual
16. スイッチ／ジャンパ設定部
16.1. ディップスイッチ(S1)
ディップスイッチ S1 は、bit1∼4 までが CPU 動作モードの設定、bit5∼8 までは設
定状態を CPLD レジスタ（S1RD）で読出し、任意に利用すことができるユーザー開
放部です。
表 77 Ｓ１の接続先
S1 の bit
接続先
1
MCU MD0 端子
2
MCU MD1 端子
3
MCU FWE 端子
4
MCU nASEMD 端子
5
CPLD
S1RD レジスタ bit0 に反映（ON＝1,OFF=0）
6
CPLD
S1RD レジスタ bit1 に反映（ON＝1,OFF=0）
7
CPLD
S1RD レジスタ bit2 に反映（ON＝1,OFF=0）
8
CPLD
S1RD レジスタ bit3 に反映（ON＝1,OFF=0）
L&F Corporation
LF-MN-LF64(R11)-001
備考
設定については、本書 6.1 項をご参照下さい。
設定については、本書 13.1 項をご参照下さい。
76
LF64 Ｈardware Manual
16.2. 抵抗ジャンパ(RJxx)
抵抗ジャンパは、LF64 で接続設定を変更できる箇所に設けてあり、主に、半田ジャ
ンパ設定時にデフォルト接続を切り離す用途で使用します。
（抵抗ジャンパは出荷時全
て実装されています）
尚
部品配置につきましては、本書の図 27、図 28 をご参照下さい。
表 78 ＲＪxx の設定
RJ 番号
実装時の用途
AX88796BLI の SA0 端子を MCU nWE0 端子
1※１
に接続します
実装時の注意事項
HJ2 が開放である必要があります
2
J2(16)に MCU A19 端子を接続します
HJ23 が開放である必要があります
3
MCU MD_CLK2 端子を VCC に接続します
HJ3 が開放である必要があります
4
MCU MD_CLK0 端子を VCC に接続します
HJ4 が開放である必要があります
5
J2(11)に nWE0 端子を接続します
HJ10/16 が開放である必要があります
6
J2(12)に LF64 の nRES 信号を接続します
HJ18 が開放である必要があります
7
J2(14)に VCC を接続します
HJ19 が開放である必要があります
8
SCIF2 用 RS232C ﾄﾞﾗｲﾊﾞ U6 を有効にします
HJ20 が開放である必要があります
9
SCIF3 用 RS232C ﾄﾞﾗｲﾊﾞ U8 を有効にします
HJ21 が開放である必要があります
PC/104 BUS 割込み信号極性を立上りにします
HJ22 が開放である必要があります
10
11※１
注）
AX88796BLI の nWR 端子を MCU RD/nWR 端子
に接続します
HJ1 が開放である必要があります
ジャンパの設定を誤りますと動作しないばかりでなく、デバイスを破損する場合も
ありますので、設定の変更は慎重に行って下さい。
※１
本書で記載されている BSC 設定でデフォルト設定を変更致しますと、AX88796BLI
が動作しなくなりますので、通常、設定変更は行う必要はありません。
L&F Corporation
LF-MN-LF64(R11)-001
77
LF64 Ｈardware Manual
16.3. 半田ジャンパ(HJxx)
半田ジャンパは、配線を分断してある 2 つの半田パッドに半田を盛り両端を接続させ
るために設けられており、出荷時は全て開放となっています。尚
半田ジャンパの配
置につきましては、本書の図 27、図 28 をご参照下さい。
表 79 ＨＪxx の設定
HJ 番号
1※１
短絡時の用途
短絡時の注意事項
AX88796BLI の nWR 端子を MCU nWE0 端子
1)RJ11 を外す必要があります
に接続します
2)MCU 内蔵 BSC の設定を変更する必要があります
AX88796BLI の SA0 端子を MCU A0 端子
1)RJ1 を外す必要があります
に接続します
2)MCU 内蔵 BSC の設定を変更する必要があります
3※２
MCU MD_CLK2 端子を GND に接続します
RJ3 を外す必要があります
※２
MCU MD_CLK0 端子を GND に接続します
RJ4 を外す必要があります
2※１
4
5
6
7
8
9
10※３
※３
11
12
13
14
15
CPLD への nCTS0 信号を LVTTL ﾚﾍﾞﾙで
CN7_1/2 に接続します
MCU RXD0 端子を LVTTL ﾚﾍﾞﾙで
CN7_1/2 に接続します
CPLD からの nRTS0 信号を LVTTL ﾚﾍﾞﾙで
RS232C ﾄﾞﾗｲﾊﾞ U6 を外す必要があります。
CN7_1/2 に接続します
MCU TXD0 端子を LVTTL ﾚﾍﾞﾙで
CN7_1/2 に接続します
CN7_1（D_SUB）のｹｰｽを GND に接続します
外来ﾉｲｽﾞ状況等によりご判断下さい。
J2(11)に MCU RD/nWR 端子を接続します
RJ5 を外す必要があります
J2(15)に MCU nWE0 端子を接続します
MCU TXD1 端子を LVTTL ﾚﾍﾞﾙで CN2 に
接続します
CPLD からの nRTS1 信号を LVTTL ﾚﾍﾞﾙで
CN2 に接続します
MCU RXD1 端子を LVTTL ﾚﾍﾞﾙで CN2 に
RS232C ﾄﾞﾗｲﾊﾞ U7 を外す必要があります
接続します
CPLD への nCTS1 信号を LVTTL ﾚﾍﾞﾙで
CN2 に接続します
1)HJ10 を開放、RJ5 を外す必要があります
16※３
J2(11)に MCU SDA/IRQ1 端子を接続します
2)J2/J3 で SDA 以外の機能を使用する場合、RTC は使用で
きなくなります
※３
17
J2(13)に GND を接続します
HJ25 を開放する必要があります
18※３
J2(12)に MCU SCL/IRQ0 端子を接続します
2)J2/J3 で SCL 以外の機能を使用する場合、RTC は使用で
1) RJ6 を外す必要があります
きなくなります
（続く）
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78
LF64 Ｈardware Manual
（続き）
HJ 番号
※３
19
20
短絡時の用途
J2(14)に MCU nWE1 端子を接続します
RS232C ﾄﾞﾗｲﾊﾞ U16 を無効にし、U16 に接続
されている信号を CN1 側に開放します
短絡時の注意事項
RJ7 を外す必要があります
RJ8 を外す必要があります
RS232C ﾄﾞﾗｲﾊﾞ U8 を無効にし、U8 に接続
21
されている信号を CN1、または、RS485 側に
RJ9 を外す必要があります
開放します
22
※３
23
24
PC/104 BUS 割込み信号極性を立下りにします
RJ10 を外す必要があります
J2(16)に VCC を接続します
RJ2 を外す必要があります
LF64 の電源を USB VBUS から供給します
接続する USB ポートの規格が USB2.0 以下の場合、総合負
荷を 500mA 以下として下さい
1)HJ17 を開放とする必要があります
25
J2(13)に MCU A23/IRQ5 端子を接続します
2) IRQ5 として使用する場合、PC/104 BUS LA23 端子は
無効となります
26
注）
J2(15)を PC/104 のｎIOCHRDY に接続します
HJ11 は開放である必要があります
ジャンパの設定を誤りますと動作しないばかりでなく、デバイスを破損する場合も
ありますので、設定は慎重に行って下さい。
※１
本書で記載されている BSC 設定でデフォルト設定を変更致しますと、AX88796BLI
が動作しくなりますので、通常、設定変更は行う必要はありません。
※２
将来 MCU の端子機能が変更された時のために設けたジャンパで、現バージョンの
MCU で設定を変更すると、動作致しませんので設定変更は行わないで下さい。
※３
J2/J3 に接続するデバイスにより設定変更を行って下さい。
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79
LF64 Ｈardware Manual
16.4. アナログ GND 接続ジャンパ(JP1)
JP1 は、AGND とデジタル GND を 1 点接続する目的のジャンパで、出荷時は短絡されていま
す。
（JP1 を切断、または、取り外した状態で電源を投入しないで下さい。
）
16.5. MCU モード部／リセット信号接続ジャンパ（JP2）
JP2 は、MCU のモード設定信号、及び、リセット IC へのリセットトリガ入力部が接
続されており、本ジャンパ（標準出荷時は未実装です）より線を引出し、外部にトグ
ルスイッチ、押しボタンスイッチ等を接続して操作する事により、SCI1 からのプロ
グラム書換、CPU のリセット操作を外部から行うことが可能です。
図 22 ＪＰ２配置図
5
JP2
S1
ON
CN2
CN7_1
2
1
12345678
表 80 ＪＰ２による MCU 動作モード／リセットの設定
JP2 端子設定
MCU のモード
リセット
1-2
3-4
5-6
開放
開放
開放
MCU 内蔵 ROM 有効ユーザープログラムモード
通常状態
短絡
開放
開放
MCU 内蔵 ROM 有効ブートプログラムモード
通常状態
開放
短絡
開放
MCU 拡張モード 2（内蔵 ROM 有効拡張モード）
通常状態
短絡
短絡
開放
MCU 拡張モード 0（内蔵 ROM 無効拡張モード）
通常状態
−
−
短絡
−
アクティブ
※
出荷時は非実装状態（全て開放）です。
※
JP2 を使用する場合、S1 の bit1 が ON、bit2/3 が OFF である必要があります。
※
5-6 を除き、電源投入中に状態を変化させないで下さい。
※
リセットをアクティブ（5-6 を短絡）にすると LF64、及び、PC/104 BUS のリセッ
ト信号がアクティブとなります。
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80
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16.6. ADC 入力部保護素子取付ソケット（J1）
J1 は、MCU 内蔵 ADC 入力部にプルアップ、プルダウン、ダイオードクランプ素子の
何れかを挿入するための 2.54mm ピッチ×10 穴 1 列のソケットです。
J1 には 8 素子 1 コモン 9SIP バス型ネットワーク抵抗器、または、ダイオードアレイ
を図 23 の状態に実装することができます。
（出荷時は、10ＫΩのネットワーク抵抗器
が図 23③の状態で実装されています。）
図 23 Ｊ１接続構成図
①ダイオードアレイ実装時
D10-5(BIテクノロジ)等
回路構成
① ② ③
VCC VCC
②プルアップ実装時
RKC8BDxxxJ(KOA)等
③プルダウン実装時
RKC8BDxxxJ(KOA)等
：接続箇所
AVCC
10
1
J1
AGND
表 81 Ｊ１ピンアサイン
端子番号
信号名
1
AVCC
内
アナログ+5VDC
2
AN0
MCU 内蔵 ADC CH0
3
AN1
MCU 内蔵 ADC CH1
4
AN2
MCU 内蔵 ADC CH2
5
AN3
MCU 内蔵 ADC CH3
6
AN4
MCU 内蔵 ADC CH4
7
AN5
MCU 内蔵 ADC CH5
8
AN6
MCU 内蔵 ADC CH6
9
AN7
MCU 内蔵 ADC CH7
10
AGND
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容
アナログ GND
81
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17. テスト端子／インジケータ
17.1. テスト端子
LF64 には、下表に示すテスト端子が実装されています。
表 82 テスト端子仕様
端子名
接
GND
RESET
続先
用
途
等
シグナルグランド
オシロスコープ、テスタ等の GND プローブを接続することができます
リセット IC(U3)出力部
H-UDI エミュレータの RESET プローブに接続することができます
17.2. インジケータ
LF64 には、下表に示す LED が実装されています。
表 83 LF64 インジケータ
ロケーション
表示色
表示内容
LED1
橙
VCC 電源モニタ
LED2
黄
ハートビート
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表示の意味
点灯
消灯
VCC=ON
VCC=OFF
CPLD P104_LED レジスタ
CPLD P104_LED レジスタ
bit3＝1
bit3＝0
82
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18. ＣＰＵプログラム書込み方法
LF64 上の MCU は、以下の方法によりオンボードで内蔵フラッシュへのプログラム書換が可能です。
①
H-UDI エミュレータによる書換え。
②
弊社書込みソフト「FWRITE2.EXE」による書換え。
以下にそれぞれの場合での書込み方法を示します。
18.1. H-UDI エミュレータを使用する場合
H-UDI エミュレータを使用した書込み手順を以下に示します。
（H-UDI エミュレータの使用方法等詳細は、ご使用製品のマニュアルをご参照下さい。）
18.1.1. MCU 動作モード 2 の場合
1)
H-UDI エミュレータを LF64 の CN3 に挿入します。
2)
LF64 の電源(+5VDC)が OFF の状態で、S1 を下図状態に設定します。
ON
1 2 3 4 5 6 7 8
3)
LF64 の電源(+5VDC)を ON します。
4)
フラッシュメモリの書込みを行い、終了後 LF64 の電源(+5VDC)を OFF します。
5)
H-UDI エミュレータを CN3 より外します。
6)
S1 を下図に設定します。
ON
1 2 3 4 5 6 7 8
18.1.2. MCU 動作モード 0 の場合
1)
J2,J3 にフラッシュメモリ基板（LF64-F4MB 等）を実装します。
（実装方法は本書 12.1 項をご参照下さい。
）
2)
H-UDI エミュレータを LF64 の CN3 に挿入します。
3)
LF64 の電源(+5VDC)が OFF の状態で、S1 を下記状態に設定します。
ON
1 2 3 4 5 6 7 8
3)
LF64 の電源(+5VDC)を ON します。
4)
フラッシュメモリの書込みを行い、終了後 LF64 の電源(+5VDC)を OFF します。
5)
H-UDI エミュレータを CN3 より外します。
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18.2. FWRITE2 を使用する場合
１）
LF64 の電源が OFF 状態で、LF64 上 S1 を下図の状態に設定します。
ON
1 2 3 4 5 6 7 8
☆
２）
「FWRITE2.EXE」がインストールされた PC の RS232C ポートと LF64 の CN2 を、弊社販
売品「LFC1 ケーブル」
、または、下図のケーブルをご作成いただき接続します。
図 24 LF64<->PC 接続ケーブル結線図
ＰＣ側
D_SUB 9(ﾒｽ)
RXD
CTS
TXD
RTS
GND
2
8
3
7
5
LF64(CN2)側
IL-G-6S-S3C2-SA(JAE)
1
2
3
4
5
TXD1
RTS1
RXD1
CTS1
GND
３）
「FWRITE2.EXE」を起動し、下図の設定とします。
図 25 FWRITE2 設定
① SH7211.FWIを選択
② 接続するCOMポートを選択
③ 転送速度を選択
④ MCUの原発振周波数を入力
４）上図「書込み」ボタンをクリックすると下図ウィンドウが現れますので「OK」をクリック
します。
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５）
「OK」をクリックし、下図ウィンドウの「書込み」をクリックすると、書込みファイ
ルの転送が開始されます。
6）上図でプログレスバーが 100%となると、下図「ファイルを開く」ウィンドウとなりますの
で、書込みたいファイルを選択します。
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７）上図で書込みファイルをダブルクリック、もしくは、選択後「開く」ボタンをクリックす
ると、
「書込み」→「ベリファイ」後、正常終了であれば下図ウィンドウとなり書込みが終
了します。
↓
８）
「FWRITE2.EXE」を終了し、LF64 の電源を OFF します。
９）LF64 上の S1 を下図に設定します。
ON
1 2 3 4 5 6 7 8
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19. CPLD のプログラム書込み手順
CPLD に書込みを行う場合、下記の手順で行って下さい。
1)
ALTERA 社「QuartusⅡ」がインストールされている PC にアルテラ社用 JTAG プログラマを接
続し、JTAG 側コネクタを LF64 の J4 に接続します。
（J4 コネクタはオプションです）
2)
LF64 の電源(+5VDC)を ON します。
3)
QuartusⅡ」の Programmer を起動し、書込みを行います。
4)
LF64 の電源を OFF し、LF64 の J4 に接続されている JTAG プログラマを外します
※１
「QuartusⅡ」の詳しい操作方法につきましては、ALTERA 社のマニュアルをご参照下さい。
※２
CPLD のプログラムを変更し、書き換え、動作させる場合はお客様の責任において行ってくだ
さい。
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20. 基板外形・配置
LF64 の基板外形・配置図を図 26 に示します。
図 26 基板外形・配置
RS232C/TTL(SCIF1)
(シリアルプログラマ接続可能)
HUDI
RS232C/RS485(SCIF2/3)
4-φ3.200 T/H
RS232C/TTL(SCIF0)
(LF62接続可能)
5
4-φ7.000 半田ﾒｯｷ処理
ON
CN4
2
1
12345678
JP2
R ESET
CN3
S1
CN7_2
CN1
CN7_1
CN2
CPU/CPLD I/O
24
2
J2
LED2
J4
CPLD JTAG
23
24
23
J3
1
2
P1
1
CN6
USB
SLAVE
Bｺﾈｸﾀ
uSDｺﾈｸﾀ
(半田面実装)
CN9
CN5
Ethernet
RJ45
メモリ増設ソケット
B1
A1
LED1
B32
A32
C19
D19
C0
D0
CN8 P2
GND
LF64 Rev1.1
L&F Inc.
電源コネクタ
※細破線はオプション実装品、破線は半田面に実装されている部品を示します。
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図 27 基板部品面部品配置図
ＨＪ１５
ＨＪ５
ＨＪ６
ＨＪ１４
ＨＪ７
ＨＪ６
ＨＪ８ＨＪ１２
※赤表示部は、半田作業による可変設定部を示しています。
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図 28 基板半田面部品配置図
ＨＪ２１ＲＪ９
ＨＪ２０
ＲＪ８
ＨＪ４
ＲＪ４
ＨＪ３
ＲＪ３
ＨＪ１６
ＨＪ９
ＲＪ１１
ＨＪ１
ＲＪ１
ＨＪ２
R14
ＲＪ７
ＨＪ１０ＨＪ２３
ＨＪ２５
ＲＪ２
ＨＪ１７
ＲＪ６
ＨＪ１９
ＲＪ１０
ＨＪ２２
ＨＪ１８
ＨＪ２６ＨＪ１１ＲＪ５
ＨＪ２４
※赤表示部は、半田作業による可変設定部を示しています。
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図 29 基板寸法図
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変更履歴
版
変更理由
変更ページ
変更事項
変更日
新規作成
2015/06/04
P84 8.2. 1)項 S1 設定図誤記修正
2016/02/17
1.5 誤記修正
P56
図 17
2016/06/07
1.5 誤記修正
P31
表 30 の bit3 を bit2 に修正
2016/06/20
1.5 誤記修正
P29 7.8 項
1.5
誤記修正
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項目名一部修正
2016/08/25
92
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