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TX49/L4
TX49/L4 コア搭載製品使用上の注意事項 Rev. 1.3 セミコンダクター社 まえがき 東芝マイクロコンピュータLSIおよび開発支援システムをご利用いただき誠 にありがとうございます。 当社では民生品から産業用まで幅広い分野にご利用いただける各種のマイク ロコンピュータLSI群を用意しております。 本資料は、このうち、64ビット TX System RISC TX49ファミリーのTX49/L4 プロセッサコアおよびこれを搭載した製品に関わる使用上の注意事項につい て記述したものです。 2011 年 1 月 セミコンダクター社 TX49/L4 コア搭載製品使用上の注意事項 目 次 TX49/L4 コア搭載製品使用上の注意事項 第 1 章 はじめに ........................................................................................................................................................ 1-1 1.1 対象製品群 ................................................................................................................................................ 1-1 1.2 関連ドキュメント .................................................................................................................................... 1-1 1.3 使用上の注意事項 発行番号と対応製品の一覧................................................................................. 1-2 1.4 製品リビジョン ID ................................................................................................................................... 1-2 第 2 章 使用上の注意事項 ........................................................................................................................................ 2-1 ERT-TX49L4-001 .................................................................................................................................................. 2-1 ERT-TX49L4-002 .................................................................................................................................................. 2-2 ERT-TX49L4-003 .................................................................................................................................................. 2-5 ERT-TX49L4-004 .................................................................................................................................................. 2-7 ERT-TX49L4-005 .................................................................................................................................................. 2-8 ERT-TX49L4-006 .................................................................................................................................................. 2-9 ERT-TX49L4-007 ................................................................................................................................................ 2-11 ERT-TX49L4-008 ................................................................................................................................................ 2-12 ERT-TX49L4-009 ................................................................................................................................................ 2-13 ERT-TX49L4-010 ................................................................................................................................................ 2-14 ERT-TX49L4-011 ................................................................................................................................................ 2-15 ERT-TX49L4-012 ................................................................................................................................................ 2-16 ERT-TX49L4-013 ................................................................................................................................................ 2-18 付録 A 変更履歴 ....................................................................................................................................................... A-1 i TX49/L4 コア搭載製品使用上の注意事項 ii TX49/L4 コア搭載製品使用上の注意事項 第1章 1.1 はじめに 対象製品群 本資料の対象となる製品について、以下に記します。 (1) コア関連 • TX49/L4 コア (2) 汎用製品 • 1.2 TX4964FG-120、TX4966XBG-280 関連ドキュメント 本資料に関連するドキュメントを以下に示します。 なお、本資料に掲載の内容は、関連ドキュメントの改訂時に反映される予定です。 ドキュメント名 資料 No. 64 ビット TX System RISC TX49/H2, H3, H4, W4 コアアーキテクチャ Rev. 2.1 BDJ0063E 改訂日 2007 年 1 月 64 ビット TX System RISC TX4964FG-120 Rev. F-1 2010 年 6 月 64 ビット TX System RISC TX4966XBG-280 Rev. C 2010 年 12 月 1-1 TX49/L4 コア搭載製品使用上の注意事項 1.3 使用上の注意事項 発行番号と対応製品の一覧 各製品において該当する使用上の注意事項を以下の表に示します。(○: 該当、－: 非該当) 製品名 (品番) TX49/L4 コア (最新版) 発行番号 TX4964FG -120 TX4966XBG -280 ERT-TX49L4-001 － ○ ○ ERT-TX49L4-002 － ○ ○ ERT-TX49L4-003 ○ ○ ○ ERT-TX49L4-004 ○ ○ ○ ERT-TX49L4-005 ○ ○ ○ ERT-TX49L4-006 ○ ○ ○ ERT-TX49L4-007 － ○ － ERT-TX49L4-008 － ○ － ERT-TX49L4-009 － ○ ○ ERT-TX49L4-010 － ○ ○ ERT-TX49L4-011 － － ○ ERT-TX49L4-012 － ○ ○ ERT-TX49L4-013 － － ○ 1.4 製品リビジョン ID 各製品におけるリビジョン ID を以下の表に示します。 製品名 (品番) TX49/L4 コア レジスタ名 CP0 : PRId (最新版) TX4964FG -120 TX4966XBG -280 0x00002D48 0x00002D48 0x00002D48 JTAGID － 0x00051031 0x0005A031 REVID － － PCICCREV － － 1-2 TX49/L4 コア搭載製品使用上の注意事項 第2章 使用上の注意事項 発行番号: ERT-TX49L4-001 対象製品名: TX4964FG-120、TX4966XBG-280 限定条件: SIO のブレーク機能を使用する場合 【概要】 送信側が送信データ途中から該当製品にブレークを送信した場合、該当製品は最初のフレームエラーの み検出し、ブレークを検出できません。 ブレーク受信がスタートビットと同期している(スタートビット直後から受信データが連続して “L” で ある)場合は、正常にブレークを検出できます。 (不具合動作) Status S 1 2 3 4 5 6 7 8 P S SIN Start Frame Error * フレームエラーの後スタートビットが認識できないため、受信ステータスは Idle で停止する。 (正常動作) Status S 1 2 3 4 5 6 7 8 P S S 1 2 3 4 5 6 7 8 P S SIN Start st nd 1 Break 2 Break * スタートビット認識直後から受信データが連続して “L” であればブレーク検出できる。 【症状】 該当製品にブレークを送信した際に、該当製品がブレークを受信できない場合があります。 【不具合の発生条件】 送信側が該当製品へ送信データ途中からブレークを送信した場合に発生する可能性があります。 【回避策】 該当製品へブレークを送信する場合は、スタートビットに同期させる(スタートビット直後から送信デー タを連続して “L” にする)ようにしてください。 【改修】 対象製品の修正予定はありません。 2-1 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-002 対象製品名: TX4964FG-120、TX4966XBG-280 限定条件: DMA コントローラのデュアルアドレス転送モードにおける使用制限 【概要】 DMAC のあるチャネルでバスエラーが発生すると、そのチャネルを含めたすべてのチャネルで、本来リ ードするべきアドレス(DM0SARn)に対して “all 0” を繰り返しライトすることがあります。 このとき、アドレス値(DM0SARn), カウントレジスタ値(DM0CNTRn)は変化せず、CPU で DMA 転送を 停止(DM0CCRn.XFACT を 0 に)するまで、同じアドレスへライトし続けます。 【不具合の内容】 本不具合は、以下の条件を満たす場合に発生します。1 1. FIFO が使用不可になっている。(DMA マスタコントロールレジスタ(DM0MCR)の FIFO ユーズイ ネーブルビット(FIFUM[n] : n=3~0 のいずれか 1 チャネル以上)が 0) 2. 上記 1.のチャネルがデュアルアドレス転送に設定されている。(DMA チャネルコントロールレジ スタ(DM0CCRn: n=3~0)のシングルアドレスビット(SNGAD)が 0) 3. 上記 1.、2.の両方の条件を満たすチャネルでデスティネーションアドレスへのアクセス中にバス エラーが発生する。(DMA チャネルステータスレジスタ(DM0CSRn: n=3~0)のデスティネーション エラービット(DESERR)が 1 になる) 4. 上記 3.の条件を満たした後、そのチャネルか否かに関わらず、いずれかのチャネルでデュアルア ドレス転送モード(詳細は後述の＜補足＞参照)でシングル転送(非バースト転送)を行うと、そのチ ャネルが上記の現象を発生します。 デュアルアドレス転送モードで FIFO 使用不可設定(DM0MCR.FIFUM[n]=0)であれば、転送サイズ ビット(DM0CCRn.XFSZ)の設定値に関わらず、シングル(非バースト)転送になります。 例えば、 1 つのチャネルだけ使用している場合、上記 1.~3.の条件を満たした後、FIFO をリセットせず DMA 転送 を再開すると誤動作します。 1 問題の説明では TX4964 のレジスタ名および設定を使用しています。他の製品では名前および設定が異なる 場合があります。 2-2 TX49/L4 コア搭載製品使用上の注意事項 2 つのチャネルを使うシステムの場合、各設定でどのようになるかを下記に示します。 バスエラー発生チャネル A FIFO XFSZ バスエラー後 チャネル A で 転送再開 (FIFO リセット なし)の結果 チャネル B 動作 FIFO XFSZ 動作 バスエラー後 チャネル B が 動作の結果 使用不可 任意 シングル 使用不可 任意 シングル ch.A が誤動作 ch.B が誤動作 使用不可 任意 シングル 使用可 <4DW シングル ch.A が誤動作 ch.B が誤動作 ch.A が誤動作 ch.B は正常動作 使用不可 任意 シングル 使用可 >=4DW バースト 2 2 ＜補足＞デュアルアドレス転送モードの動作 - シングル転送: FIFO 使用不可(DM0MCR.FIFUM[n]=0) もしくは 転送サイズ(DM0CCRn.XFSZ)が 4DW 未満の設定時 - バースト転送: FIFO 使用可(DM0MCR.FIFUM[n]=1) かつ転送サイズ(DM0MCR.XFSZ)が 4DW 以上の設定時 【回避策】 デュアルアドレスシングル転送と同時にどのようなデュアルアドレス転送を行うかで回避策が異なりま す。DMAC0 の 4 チャネル間での組み合わせが影響します。 シングル転送 バースト転送 回避策 1 1 ch なし (a) or (b) 2 1 ch 1~3 ch (b) 3 2~4 ch なし (a) 4 2~3 ch 1~2 ch (a) (a) シングル転送を行うすべてのチャネルに FIFO 使用許可を与える(DM0MCR.FIFUM[n]=1:n=3~0)。 (b) すべてのチャネルの転送終了後、DMA マスタコントロールレジスタ(DM0MCR)のリセット FIFO ビ ット(RSFIF)に 1 をセットして FIFO のリセットを実施する。 - シングル転送が 1ch のみの場合 1. シングル転送 1ch のみ 誤動作を防ぐため、(a), (b) いずれかの回避策を実施してください。 2. 2 シングル転送 1ch とバースト転送の組み合わせ 誤動作を防ぐため、回避策 (b) を実施してください。 チャネル B はこの設定のとき、バースト転送となります。チャネル B のソースアドレスとデスティネーシ ョンアドレスのオフセットが等しくない場合やソース/デスティネーションバースト禁止ビットをセットし た場合に、シングル転送とバースト転送の組み合わせでデータ転送が行われますが、誤動作はしません。 2-3 TX49/L4 コア搭載製品使用上の注意事項 - シングル転送が 2ch 以上の場合 3. シングル転送のみ(2~4ch) 誤動作を防ぐため、回避策 (a) を実施してください。 4. シングル転送 2~3ch とバースト転送の組み合わせ 誤動作を防ぐため、回避策 (a) を実施してください。あわせて、バースト転送を行うチャネルはソ ースアドレス(DM0SARn)とデスティネーションアドレス(DM0SARn)のオフセットを同じにする か、転送サイズモードビット(DM0CCRn.USEXFSZ)を 1 にセットしてください(FIFO にデータが残 らない複数の DMA チャネルで内蔵 FIFO を共有可能な設定)。 デュアルアドレスバースト転送では、転送サイズモードビットが 0 かつソースアドレスとデステ ィネーションアドレスのオフセットが等しくない場合、FIFO にデータが残ることがあります。こ のときに回避策(a)を実施したシングル転送でバスエラーが発生した場合、バスエラーにより FIFO がリセットされるため、FIFO にバースト転送のデータが残っていた場合そのデータが消えてしま います。しかし DMAC はデータの消失を検出しないため、シングル転送と同時に動作させるバー スト転送では、FIFO にデータを残らないように設定する必要があります。 【改修】 対象製品の修正予定はありません。 2-4 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-003 対象製品名: TX49/L4 コア、TX4964FG-120、TX4966XBG-280 限定条件: 先行ロード命令によるデータサイクルでバスエラーが発生し、後続命令でバスエラー例外よりも優先 度の高い例外が発生すると、バスエラーを検出できない。 【概要】 先行ロード命令によるデータのリードサイクル中にバスエラー例外(DBE)が発生し、後続して実行され ている命令で、バスエラー例外(DBE)よりも優先度の高い例外が発生すると、後続命令で発生した例外 を優先的に処理し、バスエラー例外(DBE)を検出できなくなります。 【不具合の内容】 TX49/L4 コアはノンブロッキングロード機能を持っており、先行するロード命令に続く命令が、そのロ ード命令に依存がなければストールせずに続けて実行されます。 先行ロード命令によるデータをリードしているとき、バスエラー例外(DBE)が発生し、後続で実行され ている命令でバスエラー例外(DBE)よりも優先度の高い例外(連続する命令が同一タイミングで複数の例 外を発生する場合の優先順位、以下の表 2.1参照)が発生すると、バスエラー例外(DBE)よりも後続命令に よって発生した例外を優先的に処理し、バスエラー例外(DBE)を検出できなくなります。 表 2.1 同一タイミングで発生した場合の優先順位 検出する PipeStage 優先先順位(高い順) 命令同期 or 非同期 コールドリセット M Async ソフトリセット M Async NMI M Async 命令フェッチ M Async M Sync データアクセス M Sync バスエラー(IBE) Ov,Tr,Sys,Bp,RI,CpU,FPE アドレスエラー(AdEL/AdES) TLB リフィル(TLBL/TLBS) データアクセス M Sync TLB 無効(TLBL/TLBS) データアクセス M Sync TLB 変更(TLBL/TLBS) データアクセス M Sync バスエラー(DBE) データアクセス M Async M Async Sync 割り込み アドレスエラー(AdEL) 命令フェッチ E TLB リフィル(TLBL) 命令フェッチ E Sync TLB 無効(TLBL) 命令フェッチ E Sync 注: 上記表 2.1は ｢TX49/H2, H3, H4, W4 コアアーキテクチャ｣ p11-2 の表 11-3 例外の優先順位(同一 命令が同一タイミングで複数の例外を発生する場合の優先順位)とは異なる点をご注意ください。 2-5 TX49/L4 コア搭載製品使用上の注意事項 バスエラー例外が発生する条件は各製品ごとに異なり、以下のようになります。 TX4964 では、 1. タイムアウトエラー制御レジスタの CCRTOECR.TOE[0]が “1” (デフォルト) に設定され、G バスタ イムアウトエラー検出が有効で、さらに以下の状況が発生した場合: (1) G バスのバスマスタ (TX49/L4 コアまたは DMAC) が、マッピングされていない G バスアドレ スを読み出しているときにバスタイムアウトが発生。 (2) G バスのバスマスタ (TX49/L4 コアまたは DMAC) が、マッピングされていない G バスアドレ スに書き込んでいるときにバスタイムアウトが発生し、CCRTOECR.BEOW[0]が “1” に設定さ れている (デフォルト: “0”)。 なお、ColdReset 例外および SoftReset 例外については、例外発生後の処理で、初期化処理が行われるた めに問題ありません。また、NMI 例外についても、例外発生後の処理が、上記リセット例外の処理と同 様であれば問題ありません。 【回避策】 1. 上記、不具合内容でバスエラーを使っての TX49/L4 コアへのエラー通知を有効にしていない場合 は問題ありません。 2. 先行するロード命令直後に SYNC 命令を実行することで、ロードデータが来るまで次の命令を実 行しないため、本不具合を回避することができます。 【改修】 対象製品の修正予定はありません。 2-6 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-004 対象製品名: TX49/L4 コア、TX4964FG-120、TX4966XBG-280 限定条件: TLB Mapped 領域で、TLB を操作する命令を実行する場合 【概要】 TLB Mapped 領域で TLB を操作する命令を実行した場合、Branch/Jump の後の命令を誤って実行すること があります。 【仕様の注意点の内容】 TLB の操作を Unmapped 領域で行う場合は、問題ありません。もし、TLB Mapped 領域内で EntryHi/ EntryLo0/ EntryLo1 への mtc0 命令を実行し、同一または次のキャッシュラインにある branch/jump 命令で branch/jump したときは、飛び先での命令の実行が保証されません。 【制限事項】 TLB 自身を操作する命令(EntryHi/EntryLo0/EntryLo1 への書き込み) は、TLB Mapped 領域ではなく、 Unmapped 領域で実行してください。 Mapped 領域で EntryHi/EntryLo0/EntryLo1 への書き込む必要がある場合は、mtc0 命令に引き続き、以下の ようなコードを挿入してください。 mtc0 sync beq nop r4, r2 r0, r0, 1f # EntryLo0 への書き込み # Load/Store 終了待ち # ITLB リフィル 1: 【改修】 対象製品の修正予定はありません。 2-7 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-005 対象製品名: TX49/L4 コア、TX4964FG-120、TX4966XBG-280 限定条件: EJTAG の ICE/デバッガを作成する場合 【概要】 EJTAG の PC Trace で、デバッグモードからユーザモードに戻れなくなる場合があります。 【不具合の内容】 市販の ICE ベンダから販売されている EJTAG ICE を使用する場合は問題ありません。EJTAG ICE を作成 する場合に該当します。 EJTAG を PC Trace モードにして、TDI からデバッグインタラプトを入力してデバッグモードに入った場 合、JtagBrk ビット (JTAG_CONTROL_REGISTER の bit 12) をクリアしてからユーザーモードに戻ろうと しても、デバッグインタラプトが再発生してしまい、戻れなくなります。 【不具合の発生条件】 PC Trace モードで TDI からデバッグインタラプトを入力し、JtagBrk ビットに 0 を書き込んでからユーザ ーモードに戻ろうとした場合に発生します。ただし、デバッグインタラプト入力から JtagBrk ビットに 0 を書き込むまでの間に、JtagBrk ビットに 1 を書き込んだ場合は問題ありません。 【回避策】 EJTAG ICE およびデバッガを開発する場合は、TDI からのデバッグインタラプト入力後、まず JtagBrk ビットに 1 書き込み、その後 0 を書き込んでからユーザーモードに戻ってください。 【改修】 対象製品の修正予定はありません。 2-8 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-006 対象製品名: TX49/L4 コア、TX4964FG-120、TX4966XBG-280 限定条件: GREQ/GGNT 信号または GHPGREQ/GHPGGNT 信号による GBUS の ET コンカレンシ開放機能を利 用している製品に、EJTAG ICE を接続して CFC0 命令または CTC0 命令を実行した場合 【概要】 GREQ/GGNT 信号または GHPGREQ/GHPGGNT 信号により、GBUS が外部バスマスタに ET コンカレン シ開放された状態にあるとき、EJTAG ICE によって CFC0 命令または CTC0 命令が実行されると、不正 な GBSTART 信号のアサートが発生します。 【不具合の内容】 EJTAG ICE による GPR ダンプ機能などでは、TX49 コアのコプロセッサバスサイクルを利用して、GPR の値を TX49 コア内蔵のデバッグサポートユニットに転送していますが、GREQ/GGNT 信号または GHPGREQ/GHPGGNT 信号により、GBUS が外部バスマスタへ ET コンカレンシ開放されている間に、 EJTAG ICE によってコプロセッサバスサイクル要求が発行されると、TX49 コアが GBUS のバス権を取 り戻した 1 クロック後に、GRD 信号および GWR 信号のアサートを伴わない不正な GBSTART 信号のア サートが 1 クロック期間行われます。 本不具合は、 GREQ信号または GHPGREQ信号のデアサートによるバス権の遷移時だけでなく、GHAVEIT 信号のデアサートによるバス権の遷移時も発生します。 本不具合が発生した際、アドレスバス出力およびデータバス出力は、発行中のコプロセッサバスサイク ルのプロトコルに従った値となります。よって、アドレスバス(GAFM35-GAFM0)には CTC0 命令または CFC0 命令のコード(0x0_40**_****)が出力され、データバス(GDTM63-GDTM0)には CTC0 命令で指定さ れた GPR の値が出力されます。 なお、EJTAG ICE により発行したコプロセッサバスサイクルは、TX49 コア内部で閉じているバスサイク ルであるため、コプロセッサバスサイクルであることを示す GCPRD 信号および GCPWR 信号はアサー トされません。 2-9 TX49/L4 コア搭載製品使用上の注意事項 【発生条件】 本不具合が発生するのは、以下の条件をすべて満たした場合です。 1. GREQ/GGNT 信号または GHPGREQ/GHPGGNT 信号を使用した ET コンカレンシ開放機能を利用 している。 2. EJTAG ICE のファームウエアが、CTC0 命令または CFC0 命令を使用したコプロセッサバスサイク ルを発行している。 以下の場合、本不具合は発生しません。 1. バス開放機能を利用しないか、GSREQ/GSGNT 信号または GHPSERQ/GHPSGNT 信号を使用した ST コンカレンシバス開放機能のみを利用するシステムでは、本不具合は発生しません。 2. 通常、EJTAG ICE が CTC0 命令および CFC0 命令を使用するのは、GPR の値の参照または設定を 行う場合ですが、CP0 内の DESAVE レジスタを介して同様の機能を実現している EJTAG ICE では、 本不具合は発生しません。 以下の場合、本不具合が発生しても影響がありません。 1. GBUS に接続された外部デバイスが、バスサイクルの開始を認識する条件として、GBSTART 信号 のアサートと同時に GRD 信号または GWR 信号のアサートを参照する設計となっている場合、本 不具合の影響はありません。 2. GBUS に接続されたすべての外部デバイスが、本不具合発生時に必ず出力されるアドレスバスの 値(0x0_40**_****)以外にマッピングされていれば、本不具合の影響はありません。 外部デバイスの対応による誤動作発生の可能性一覧 外部デバイスの対応 GBSTART GRD および GWR GAFM35-GAFM0 － アドレスマッピング － 誤動作の可能性 参照している 参照している 参照している 参照していない デコードしている 0x0_40**_****番地以外 無 参照している 参照していない デコードしている 0x0_40**_****番地 有 参照している 参照していない デコードしていない － 無 有 ※ ‘*’ は任意の 16 進数 【回避策】 コプロセッサバスサイクルをユーザーが利用することは禁止されているため、本不具合が発生するのは、 EJTAG ICE が CTC0 命令または CFC0 命令を使用している場合のみです。よって、EJTAG ICE がそれら の命令を実行する場合、外部バスマスタによる ET コンカレンシのバス開放要求を一時的に停止するこ とが可能であれば、本不具合は発生しません。 【改修】 対象製品の修正予定はありません。 2-10 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-007 対象製品名: TX4964FG-120 限定条件: CAN モジュールにおいて、保留中の送信要求をキャンセルするためのアボート要求の処理結果を示す フラグが誤ってセットされる場合がある。これによって、割り込みの生成も影響を受ける。 【概要】 CAN モジュールにおいて、保留中の送信要求をキャンセルするためのアボート要求の処理結果を示すフ ラグが誤ってセットされる場合がある。これによって、割り込みの生成も影響を受ける。 【不具合の内容】 送信要求から CAN バスアクセス開始までの所要時間は、一般的に予測不可能です。そのため、アボート 要求が成功する場合と、間に合わずに失敗する場合があります。 メッセージが既に CAN バス上に送り出されている場合、ISO11898 の仕様により、ストップさせること は認められていません。 この場合の正しい動作は、TA ビットを 1 にセットし、AA ビットは 0 のままであることです。 アボートが成功した場合、これらのフラグは全てのメールボックスの状態を正しく示します。メッセー ジが既に送り出されており、アボートが失敗した場合、メールボックス 0～13 に対するフラグは誤った 状態を示しています。これらのメールボックスに対応するフラグの TA ビットは 1 にセットされず、AA ビットは 1 にセットされます。 割り込み処理は、フラグの状態に直接依存します。すなわち、割り込みも誤った状態を表しています。 メッセージがバス上にあるにもかかわらず、TRR ビットをセットした直後に割り込みが発生してしまい ます。 アボートが失敗した場合に誤ったフラグが読み出されるということは、CPU はメッセージがアボートさ れたと認識するが、実際には送信されているということです。 アボートに失敗したとき、プログラムが新しいデータをメールボックスに書き込むと、この新しいデー タは、アボートしようとして失敗したメッセージの後に正しく送信されます。キャンセルできたと誤っ て認識されている前のメッセージも正しく送信完了します。 システム的には、特別な問題は発生しません。 メールボックス 14 については、アボート機能に関わるフラグは正しく動作します。 以下の場合を区別する必要があります。 １．メッセージが CAN バス上に送り出される前に、アボート要求が発生した。 ２．アボート要求が発生したが、メッセージは既に CAN バス上にあり、送信は完了する。 ３．アボート要求が発生したときには、メッセージは既に CAN バス上にあるが、アービトレーション に負けた。 ４．アボート要求が発生したが、送信は妨げられ、エラーフレームが CAN バス上にある。 １、３および４の場合は正しく動作します。２の場合、メールボックス 0～13 に対するフラグが誤った 状態を示します。 【回避策】 アボート処理が重要なアプリケーションの場合、メールボックス 14 を使用してください。このメールボ ックスに対するフラグは正しく動作します。 【改修】 対象製品の修正予定はありません。 2-11 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-008 対象製品名: TX4964FG-120 限定条件: GDC のドットクロックの生成に、GDC PLL または外部ドットクロック信号を使用した場合 【概要】 GDC PLL または外部ドットクロック信号を使用した場合、GDC の表示出力に不具合が生じることがあ ります。 【不具合の内容】 ドットクロックの生成に、GDC PLL または GDCCLKIN 端子から入力した外部ドットクロック（extclk） 信号を使用した場合、特定のドットクロック周波数で、表示出力に不具合が生じることがあります。こ のとき、表示出力の不具合は次の VSYNC 信号まで、あるいはいずれかの GDC レジスタを書き換えるま で継続します。 【制限事項】 GDC PLL は使用できません。 GDCCLKIN 端子から入力する外部ドットクロックは使用できません。 【回避策】 ドットクロックをシステム PLL から直接生成します。そのためには、チップコンフィグレーションレジ スタ（CCR）の GDC PLL バイパス機能を利用します。 CCRCRCR.GBYPEN = 1 このとき、ドットクロック周波数は次の式によって与えられます。 dotclock = 480 MHz . DCP1 【改修】 対象製品の修正予定はありません。 2-12 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-009 対象製品名: TX4964FG-120, TX4966XBG-280 限定条件: SIO(UART)で、FIFO コントロールレジスタ(SIFCR)のソフトウエアリセットビット(SWRST)を使用し て、ソフトウエアリセットを実行した場合 【概要】 SIO(UART)は、FIFO コントロールレジスタ(SIFCR)のソフトウエアリセットビット(SWRST:bit15)を 1’b1 にすることで、SIO(UART)全体のソフトウエアリセットが可能ですが、ソフトウエアリセットの完了前 に SIO(UART)内の任意のレジスタ(*1)にアクセスすると、バスサイクルがハングアップし、バスエラー となります。 (*1)SWRST ビットの状態をポーリングした場合も本不具合の影響を受けます。 【不具合の内容】 以下の条件を満たす場合、本不具合が発生する可能性があります。 FIFO コントロールレジスタ(SIFCR)のソフトウエアリセット(SWRST)を 1’b1 セットし、ソフトウエアリ セットを実行した場合 本不具合が発生した場合、バスサイクルがハングアップし、バスエラーとなります。 ソフトウエアリセット中 開始 終了 SIO(UART)へアクセスするとバスエラーが発生 SIO(UART)へのアクセス可能 時間 【回避策】 ソフトウエアリセット及びソフトウエアリセット後の SIO(UART)へのアクセスは以下のような手順で実 施してください。 1) [SIFCR].SWRST に 1’b1 をライトする 2) UART にアクセスする場合は、1)の後、6 サイクル以上経過してからアクセスする [参考] ソフトウエアリセット設定後、6 サイクル以上の間隔を空ければどのような方法でも本不具合は回避可 能です。間隔を空けるには、UART 以外の任意のレジスタやメモリへアクセスするといった方法があり ます。 【改修】 対象製品の修正予定はありません。 2-13 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-010 対象製品名: TX4964FG-120、TX4966XBG-280 限定条件: ESIE をスレーブモードで使用し、空の送信バッファにデータが書き込まれた場合 【概要】 ESEI をスレーブモードで使用する場合、毀損したデータが外部のマスタに送信されることがあります。 【不具合の内容】 ESEI がスレーブモードで送信バッファが空の時、データを ESEI の SEDER レジスタまたは SEDR レジス タに書き込むのと同時に外部マスタにより SSI 端子が有効化されると、1 ビットの誤りを含んだデータ が外部マスタに送信されることがあります。この場合、送信しようとするデータに関わらず、最初に送 信されるビットが論理 1 になります。このビットが LSB か MSB かは、SECR0 レジスタの SBOS ビット の設定によります。 【発生条件】 本不具合が発生するのは、以下の条件をすべて満たした場合です。 1. ESEI をスレーブモードで使用している。 2. ESEI の送信バッファが空である。 3. 外部マスタがスレーブ選択入力信号 (SSI)を有効化した。 2. SSI が有効化されてから 3 systemclock 以内にデータが ESEI の SEDR レジスタまたは SEDER レジ スタに書き込まれた。 【回避策】 送信バッファが空のとき、送信データの前にアイドルデータ（バッファが空のときに送信されるデータ と同一、例えばデータが 8 ビット長の場合 0xFF）を先行させる必要があります。 ソフトウエアは、先行するアイドルデータの送信が完了する前に、最初の送信データを SEDR レジスタ または SEDER レジスタに書き込まなければなりません。 【改修】 対象製品の修正予定はありません。 2-14 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-011 対象製品名: TX4966XBG-280 限定条件: ２つの APIX モジュールを両方とも使用しない場合 【概要】 両方の APIX RXTX を使用しない場合、パワーダウンしなければなりません。 【不具合の内容】 両方の APIX RXTX を使用しない場合は、ユーザがマニュアルでパワーダウンしなければなりません。 【回避策】 APIX をパワーダウンするためには、以下の手順を実行します。 1. クロック、リセットコンフィグレーションコントロールレジスタ B (CCRBCR)（APIX1 はビット 44 の A1SMEN、APIX0 はビット 36 の A0SMEN）によって APIX クロックをイネーブルにする。 2. 以下の手順を両方の APIX RXTX モジュールに対して実行します。 3. • APIX RXTX エンベデッドコンフィグレーションレジスタの RXCONFIG と TXCONFIG（ビッ ト 9 および 8）を共に 1、MODE（ビット 1 および 0）を 0’b10 に設定する。 • APIX TX エンベデッドコンフィグレーションレジスタ 1 の cfg_pwrDown、cfg_pwrDownPreEmp、 cfg_pwrDownNom、cfg_pwrDownUp（ビット 4 から 7）を全て 1 にセットする。 • APIX RXTX エンベデッドコンフィグレーションレジスタの RXCONFIG と TXCONFIG を共に 0 にクリアする。 クロック、リセットコンフィグレーションコントロールレジスタ B (CCRBCR)（APIX1 はビット 44 の A1SMEN、APIX0 はビット 36 の A0SMEN）によって APIX クロックをディスエーブルする。 【改修】 対象製品の修正予定はありません。 2-15 TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-012 対象製品名: TX4966XBG-280 限定条件: グラフィックアクセラレータが外部バスコントローラ経由でデータアクセスする場合 【概要】 外部バスコントローラが 8 または 16 ページモードに設定されている場合、2D グラフィックアクセラレ ータ（GA）が外部バスコントローラ（EBUSC）に接続されたメモリに直接アクセスすると正しく動作 しません。ページ内を指すアドレスがページ境界で正しく更新されないため、誤まったデータが読み書 きされます。 【回避策】 • 8 ページモード（EBCCRnL.PM=0x2）に設定されている場合、GA によるバーストアクセスは 128 ビ ット境界にアライメントされていなければなりません。 • 16 ページモード（EBCCRnL.PM=0x3）に設定されている場合、GA によるバーストアクセスは 256 ビット境界にアライメントされていなければなりません。 ブリットエンジン ブリットエンジンが EBUSC に接続されたメモリ上にあるソースイメージまたはデスティネーションイ メージをアクセスする場合、イメージデータは下記のようにアライメントされていなければなりません。 イメージデータ開始アドレス（RLE イメー ジ、非 RLE イメージ） 非 RLE イメージの各ラインの開始アドレス （クリッピングオプション使用時を含む） 非 RLE イメージのメモリ幅（カラーフォーマ ットに依存、例：8n はメモリ幅が 8 ピクセル の倍数でなければならないことを意味しま す） 8 ページモード 128 ビットアライメント 0x0, 0x10, 0x20, … 128 ビットアライメント 0x0, 0x10, 0x20, … 8 ビット CLUT: 16n 16 ビット RGB: 8n 32 ビット RGBA: 4n 16 ページモード 256 ビットアライメント 0x0, 0x20, 0x40, … 256 ビットアライメント 0x0, 0x20, 0x40, … 8 ビット CLUT: 32n 16 ビット RGB: 16n 32 ビット RGBA: 8n クリッピングウィンドウオプションを使用する場合は特別な注意が必要です。クリッピングの設定によ りソースイメージのラインの開始アドレスが変化します。それぞれのラインの開始アドレスは適切にア ライメントされる必要があります。 RLE エンコードされたソースイメージは RLE データストリームとして読み込まれるため、メモリ幅とク リッピングに関する制約は適用されません。この場合、GA のソースアドレスレジスタ（GPR9）に設定 されるアドレスのみ正しくアライメントされていれば問題ありません。 2-16 TX49/L4 コア搭載製品使用上の注意事項 変換エンジン 変換エンジンが EBUSC に接続されたメモリ上にあるデスティネーションイメージと LUT をアクセスす る場合、データは下記のようにアライメントされていなければなりません。 イメージデータ開始アドレス 各ラインの開始アドレス イメージのメモリ幅（デスティネーションの カラーフォーマットに依存、例：8n はメモリ 幅が 8 ピクセルの倍数でなければならないこ とを意味します） LUT 開始アドレス LUT 幅（例：8n は LUT 幅が 8 エントリの倍 数でなければならないことを意味します） 8 ページモード 128 ビットアライメント 0x0, 0x10, 0x20, … 128 ビットアライメント 0x0, 0x10, 0x20, … 16 ビット RGB: 8n 32 ビット RGBA: 4n 16 ページモード 256 ビットアライメント 0x0, 0x20, 0x40, … 256 ビットアライメント 0x0, 0x20, 0x40, … 16 ビット RGB: 16n 32 ビット RGBA: 8n 128 ビットアライメント 0x0, 0x10, 0x20, … 4n 256 ビットアライメント 0x0, 0x20, 0x40, … 8n ソースイメージが EBUSC に接続されたメモリ上にある場合でも、ソースアドレスとメモリ幅に関して 制約はありません。これは変換エンジンがソースイメージにアクセスするとき、自動的に 256 ビットに アライメントされるためです。 回転エンジン ソースイメージが EBUSC に接続されたメモリ上にある場合でも、ソースアドレスとメモリ幅に関して 制約はありません。これは回転エンジンがソースイメージにアクセスするとき、自動的に 256 ビットに アライメントされるためです。 回転エンジンのデスティネーションを EBUSC に接続されたメモリ上に設定することはできません。 コマンドスケジューラ EBUSC に接続されたメモリ上にあるコマンドリストを GA が直接実行する場合、データは下記のように アライメントされていなければなりません。 コマンドリスト開始アドレス コマンドの配置（LGPR コマンドを除く） 8 ページモード 128 ビットアライメント 0x0, 0x10, 0x20, … 0x8, 0x18, 0x28, … 16 ページモード 256 ビットアライメント 0x0, 0x20, 0x40, … 0x18, 0x38, 0x58, … 汎用レジスタロードコマンド（LGPR）以外の全てのコマンドは上記のようにアライメントされていなけ ればなりません。NOP コマンド（0x0000_0000_0000_0000）を適宜挿入することで容易にアライメント することができます。 LGPR LGPR LGPR LGPR Command (Bit, Rot, Tran, …) … 0x00 0x08 0x10 0x18 0x20 LGPR LGPR LGPR LGPR NOP Command (Bit, Rot, Tran, …) … NG 【改修】 対象製品の修正予定はありません。 2-17 0x00 0x08 0x10 0x18 0x20 0x28 OK TX49/L4 コア搭載製品使用上の注意事項 発行番号: ERT-TX49L4-013 対象製品名: TX4966XBG-280 限定条件: SIO の CTS を使用して HW フロー制御を行う場合 【概要】 SIO の CTS 機能を使用して HW フロー制御を行う場合、以下の 2 つの状態で、不要なデータが送信され ることがあります。 ・次に送信するデータが送信 FIFO にある状態であり、STOP ビット送信中に CTS がアサート された場合 ・送信 FIFO へデータセット後、CTS がアサートされた場合 【回避策】 CTS 機能を使用しないで下さい。 【改修】 対象製品の修正予定はありません。 2-18 TX49/L4 コア搭載製品使用上の注意事項 付録 A 変更履歴 発行年月日 変更履歴 Revision 2007 年 5 月 15 日 Rev. 1.0 新規作成 2008 年 6 月 19 日 Rev. 1.1 ERT-TX49L4-007 を追加 2009 年 6 月 10 日 Rev. 1.2 ERT-TX49L4-008 を追加、対象製品に TX4966XBG-280 を追加 2011 年 1 月 25 日 Rev. 1.3 ERT-TX49L4-009、ERT-TX49L4-010、ERT-TX49L4-011、ERT-TX49L4-012、 ERT-TX49L4-013 を追加 第 1 章 1.3、1.4 の製品名の誤記訂正 A-1 TX49/L4 コア搭載製品使用上の注意事項 A-2 TX49/L4 コア搭載製品使用上の注意事項 Rev. 1.3 発行年月日 2011年1月 発 株式会社東芝 セミコンダクター社 行 発行協力 東芝ドキュメンツ株式会社 編 ロジック LSI 応用技術部 旧版: BFJ0027C 集 2011.1 BFJ0027D 製品取り扱い上のお願い • 本資料に掲載されているハードウェア、ソフトウェアおよびシステム（以下、本製品という）に関する情 報等、本資料の掲載内容は、技術の進歩などにより予告なしに変更されることがあります。 • 文書による当社の事前の承諾なしに本資料の転載複製を禁じます。また、文書による当社の事前の承諾を 得て本資料を転載複製する場合でも、記載内容に一切変更を加えたり、削除したりしないでください。 • 当社は品質、信頼性の向上に努めていますが、半導体製品は一般に誤作動または故障する場合があります。 本製品をご使用頂く場合は、本製品の誤作動や故障により生命・身体・財産が侵害されることのないよう に、お客様の責任において、お客様のハードウェア・ソフトウェア・システムに必要な安全設計を行うこ とをお願いします。なお、設計および使用に際しては、本製品に関する最新の情報（本資料、仕様書、デ ータシート、アプリケーションノート、半導体信頼性ハンドブックなど）および本製品が使用される機器 の取扱説明書、操作説明書などをご確認の上、これに従ってください。また、上記資料などに記載の製品 データ、図、表などに示す技術的な内容、プログラム、アルゴリズムその他応用回路例などの情報を使用 する場合は、お客様の製品単独およびシステム全体で十分に評価し、お客様の責任において適用可否を判 断してください。 • 本製品は、一般的電子機器（コンピュータ、パーソナル機器、事務機器、計測機器、産業用ロボット、家 電機器など）または本資料に個別に記載されている用途に使用されることが意図されています。本製品は、 特別に高い品質・信頼性が要求され、またはその故障や誤作動が生命・身体に危害を及ぼす恐れ、膨大な 財産損害を引き起こす恐れ、もしくは社会に深刻な影響を及ぼす恐れのある機器（以下“特定用途”とい う）に使用されることは意図されていませんし、保証もされていません。特定用途には原子力関連機器、 航空・宇宙機器、医療機器、車載・輸送機器、列車・船舶機器、交通信号機器、燃焼・爆発制御機器、各 種安全関連機器、昇降機器、電力機器、金融関連機器などが含まれます。本資料に個別に記載されている 場合を除き、本製品を特定用途に使用しないでください。 • 本製品を分解、解析、リバースエンジニアリング、改造、改変、翻案、複製等しないでください。 • 本製品を、国内外の法令、規則及び命令により、製造、使用、販売を禁止されている製品に使用すること はできません。 • 本資料に掲載してある技術情報は、製品の代表的動作・応用を説明するためのもので、その使用に際して 当社及び第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うものではありません。 • 別途、書面による契約またはお客様と当社が合意した仕様書がない限り、当社は、本製品および技術情報 に関して、明示的にも黙示的にも一切の保証（機能動作の保証、商品性の保証、特定目的への合致の保証、 情報の正確性の保証、第三者の権利の非侵害保証を含むがこれに限らない。）をしておりません。 • 本製品、または本資料に掲載されている技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、あ るいはその他軍事用途の目的で使用しないでください。また、輸出に際しては、 「外国為替及び外国貿易法」 、 「米国輸出管理規則」等、適用ある輸出関連法令を遵守し、それらの定めるところにより必要な手続を行 ってください。 • 本製品は、外国為替及び外国貿易法により、輸出または海外への提供が規制されているものです。 • 本製品の RoHS 適合性など、詳細につきましては製品個別に必ず弊社営業窓口までお問合せください。本 製品のご使用に際しては、特定の物質の含有･使用を規制する RoHS 指令等、適用ある環境関連法令を十分 調査の上、かかる法令に適合するようご使用ください。お客様がかかる法令を遵守しないことにより生じ た損害に関して、当社は一切の責任を負いかねます。