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なぜいま、高速シリアル・インターフェイスなのか
高速シリアル・インターフェイス入門（1） なぜいま、高速シリアル・インターフェイスなのか 今回から全5回にわたって、いま話題となっているUSB 3.0などの高速シリアル･インターフェイス技術の概要をオ シロスコープを使った計測という切り口から紹介していきま す。第1回となる今回は、高速シリアル･インターフェイス に共通している技術的な解説の入門編をお送りします。今後、 おのおのの規格で特有の技術を紹介することがあると思いま すが、今回の話を理解しておけば、なぜそのような技術を使 う必然性があるのかが容易に理解できると考えています。入 門編ということで冗長になる部分もあるかとは思いますが、 復習のつもりで見ていってください。 テレダイン・レクロイ・ジャパン株式会社 辻 嘉樹 シリアル･インターフェイスが採用される理由 では、なぜいまシリアル･インターフェイスなのかという 理由から見ていきましょう。最も身近なものとしてはUSB やイーサネットがあります。これらのインターフェイスを見 ると、シリアル･インターフェイス普及の鍵が分かります。 その1つは、配線が簡潔であるということです。USBケーブ ルの中を見ると、4本しか配線がありません。イーサネット の場合は、8本です。パラレルのインターフェイスと比較す ると圧倒的に配線量が少ないためにケーブルを細くすること ができ、取り回しが簡単ということがあります。 また、異なる速度の機器をシステム全体の能力を低下させ ずに、混在させることが容易に行えます。マウスのような低 速な機器とハードディスクのような高速の機器とを自由に接 続できているのはそのためです。 支える技術 まず、配線量を考えてみましょう。図1は、パラレル･イ ンターフェイス規格のUltra ATA対応のハードディスクと SATA対応のハードディスクを並べたものです。Ultra ATA では80芯のフラットケーブルが使われていますが、SATA では8本の線で済むので非常に細い線になっています。 図1では、SATAケーブルの赤い被覆を外してあるので、 上りと下りの信号線が確認できます。それぞれグランド線2 本と信号線2本がシールドで覆われていて、合計8本という ことになります。信号線の数が削減されるのは単にケーブル だけではありません。プリント配線の配線量も大幅に削減す ることができます。 従来のパラレル･インターフェイスではバス幅を上げるの に、物理的なバスの幅、つまり信号線の数を増やすという手 法が使われました。8ビットより16ビット、16ビットより 32ビットというように本数を増やすことが行われました。 もちろん、転送速度そのものを上げることも同時に行われて いたのですが、配線量が多くなるとデータ間の時間差を小さ く抑えることが難しくなり、タイミング･マージンの関係か ら転送速度に限界が見えました。そこで、データをパラレル に送るのではなく、1つのデータを高速に送るシリアル伝送 が使われるようになっています。 当然、パラレル伝送よりもシリアル伝送の方が転送速度を 速くしなければなりません。Ultra ATA-100の転送速度は 100Mバイト/sですが、データを16ビットのパラレルで転 送するので、個々のデータの転送速度は50Mbpsで済みま す。一方SATA Gen1では、150Mバイト/sの速度なので バスの能力は1.5倍になりますが、データは1ビットで送ら れるので1.5Gbps必要（8b/10b変換を使っているので、 8ビットのデータは10ビットのコードになります）であり、 転送速度自身は30倍もの超高速で行わなければなりません。 この高速化が可能になった理由には、データ線が1本だけ なのでデータ間の時間差を考慮する必要がなくなったという ことも一因ですが、LVDSとCRUという2つの技術が重要な 役割を果たしています。これらの技術については別途詳述す ることにして、複数の速度の機器が混在できるという仕組み を見てみましょう。 例えばUSBの場合、マウスのようなロースピードの機器 や、ハードディスクやUSBメモリのようなハイスピードの 機器も同じようにつないで同時に操作することができます。 GPIBのようなパラレル･インターフェイスの場合には接続さ れた機器の中で最も遅い機器に合わせてシステムの速度が制 限を受けてしまうことがありますが、シリアル･インターフ ェイスの場合には、スイッチという技術が使われ、転送を行 う機器間で最適な速度で通信が行える仕組みが備わっていま す。図2のようにどの機器がどの速度に対応しているかを検 知して、速度と通信経路を自在に切り替えながら適切に通信 を行うことができる仕組みです。 図1 Ultra ATA対応のハードディスクとSATA対応のハードディスク Teledyne Lecroy Japan 1 高速シリアル・インターフェイス入門（1） なぜいま、高速シリアル・インターフェイスなのか 図2 スイッチ イーサネットも10BASE、100BASE、Gigabitが混在 できるのは同じ仕組みを使っているからです。ここで重要な のはネゴシエーションなどと呼ばれる速度調整機構です。オ シロスコープでこの調整中の信号を観測することができます が、実際の計測に関しては、それぞれの規格の中で解説する こととして、LVDSとCRUについての解説に移りたいと思 い LVDS Low Voltage Differential Signalingの頭文字である LVDSは、ナショナル・セミコンダクタ社が開発したシリア ル･インターフェイスの名前として知られていますが、その 考え方は高速シリアル･インターフェイスに共通する基本的 な概念を含んでいます。先ほどシリアル･インターフェイス にするとパラレル・インターフェイスよりも圧倒的に高速で データ転送を行わなければならないと説明しました（SATA Gen1の場合はUltra ATA100の30倍）が、データ転送の 高速化にはドライバの能力の問題を解決しなければなりませ んでした。 具体的にはドライバのスリューレイトを大きく上げること が難しかったのです。しかし、信号を小振幅にすることで速 度を大きく向上させることができたのです。立ち上がり時間 は、信号振幅の10％と90％のレベルで計測するというのが 一般的ですが、同じスリューレイトであったとしても、図3 に示したように振幅そのものが小さくなれば、それに比例し て立ち上がり時間は短縮されるわけです。 2 図3 低振幅 同じ半導体の技術を使っていても、単純にいえば信号の振 幅を30分の1にすれば30倍の高速化が可能になるのです。 しかしながら、高速化のために信号振幅を小さくするとノイ ズマージンが犠牲になります。ノイズの量が一定であれば、 信号強度が小さくなるのでSN比が劣化するのは避けられな いことです。それを、差動伝送を用いることで解決しました。 差動伝送とは、信号伝送に2本の線を用いておのおのに逆 相の信号を送り、受信側で差分を受け取るというものです。 図4で示したように信号は逆相で送られてきますが、ノイズ は同相で乗ってくると考えられるので、受信側で差分を計算 すれば信号は倍になるのに対してノイズ分はキャンセルされ て大きく減衰するため、SN比を大きく向上できるようにな ります。 図4 差動伝送 この結果、信号を小振幅にしてもSN比を高く保ち、良好 の通信が高速で行えるようになります。また、差動にすると、 ノイズの影響を受けないという利点があると同時に、外に対 してもノイズを放射しにくいという利点があります。高速信 号の場合にはスイッチング･ノイズを発散してしまう恐れが ありますが、差動伝送の場合には、信号から生じる電磁界も 逆相になっているので打ち消し合ってノイズの発散を抑える 効果があります。 Teledyne Lecroy Japan 高速シリアル・インターフェイス入門（1） なぜいま、高速シリアル・インターフェイスなのか CRU 伝送線路 Clock Recovery Unitの略ですが、受信器で適切なクロ ック信号を再生する回路ブロックのことを指します。クロッ クの信号は、データ信号と別途送られてくる方式とデータ信 号の中にクロック信号が埋め込まれている方式との2つがあ り、それぞれにCRUが必要ですが、一般的なのはクロック 信号がデータ信号に埋め込まれている方式です。この方式で は、図5のように受信したデータ信号にCRUが接続され、埋 め込まれたクロックの情報からクロック信号を作り出し、こ のクロックを基準にしてデータの判定を行います。 最後に、ギガヘルツを超える信号を取り扱う場合には、ケ ーブルやプリント基板なども単なる線とだけ扱うのではな く、マイクロ波を伝送する伝送路として考慮する必要が出て きます。これは取りも直さず、デジタル信号のアナログ的な 振る舞いを頭に入れなければならないということです。デジ タル信号で考えられてきたような「Highのレベルはどこで 観測しても同じレベル」という前提は通用しません。あるい は、デジタル的な方形の波形はどこで観測しても同じ形とい う前提も通用しません。 反射などの現象も考慮しなければなりませんが、それより もまず、信号が現実の伝送路を通るとき、減衰を受けて信号 振幅が減少していきます。また、図6に示したようにその減 衰具合は周波数が高くなるほど大きくなるため波形も変化し ます。もちろん、より理想的な特性の素材を使うことにより、 減衰を抑えることもできますが、コストの面で難しいため、 現行の素材であるガラスエポキシ系（FR4と呼ばれる素材が 一般的）を用いて、その特性をいかにカバーしながら高速化 を進めるかということが現在の技術的な課題となっていま す。 図5 レシーバ この方式ではデータとクロックがまったく同じ信号として 送られてくるので、クロックとデータに時間差がありません。 データにジッタが載ってタイミングが揺らいでいたとして も、適切にCRUを設計すれば、その揺らぎに従ってクロッ クを再生することができるので、結果的にタイミングの揺ら ぎは相殺されてタイミング･マージンが確保できるようにな ります。 このCRUは、PLLやDLLといった回路が利用されますが、 信号のジッタ特性に合わせて適切に設計する必要がありま す。逆説的にとらえると、信号のジッタ特性は、CRUが想 定する範囲の中になければならないということになります。 つまり、同じジッタの特性であったとしても、ある規格で想 定されているCRUの特性を基準とすると合格であっても、 ほかの規格で想定されているCRUの特性を基準にすると不 合格になるということも想定されます。 図6 伝送路 ここで簡単に紹介した技術をバックに、シリアル･インタ ーフェイスの高速化が進められています。次回からは、実際 の規格に沿って具体的な技術解説を行いたいと思います。 本冊子の内容は、EDN Japan（http://ednjapan.com）に 連載されている記事 「高速シリアル・インターフェイス入 門（1）なぜいま、高速シリアル・インターフェイスなのか」 より転用しています。 それほどCRUの特性はシリアル･インターフェイスの性能 を左右するだけでなく、計測／評価で考慮しなければならな い大きなファクターとなっています。 Teledyne Lecroy Japan 3