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あらためて学ぶ、DDR2の高速化技術
高速シリアル・インターフェイス入門（2） あらためて学ぶ、DDR2の高速化技術 今回取り上げる規格はDDR2です。パソコンのメインメモリ として広く利用されているDDR2はシリアル・インターフェ イスではありませんが、信号の高速化のために共通した技術 が用いられています。本稿ではこうした高速化技術を中心に 解説をしたいと思います。 テレダイン・レクロイ・ジャパン株式会社 辻 嘉樹 DDR2の概要 DDR2は、入手性や価格面で優位性があり、上記のようにパ ソコンのメインメモリとして用いられる以外にも、組み込み 機器などで採用されています。その規格は、JEDEC Solid State Technology Association（JEDEC半導体技術協 会）によってJESD79-2EとJESD208として規定され、 公開されていますので誰でも入手することができます。 図1 DDR2メモリ･モジュール パソコン用のDDR2は、デスクトップ向け240ピン DIMM（Dual Inline Memory Module）（図1の上）と、ノ ートブック向け200ピン SO-DIMM（図1の下）に実装さ れています。組み込み機器の場合には、モジュールではなく 直接実装する場合もあります。 DDRは、その名前のとおりクロックに対して2倍の速度と なる高速データ・レート転送が可能であり、DDR2-400は 200MHzのクロックでデータ･ライン当たり400Mbpsのデ ータ転送になります。JESD208で規定される最高速の DDR2-1066は、533MHzのクロックで1.066Gbpsの転 送速度まで可能です。さらに高速のDDR3も規定されており、 DDR3-2133で最高2.133Gbpsにまで達し、SATAの Gen1 （1.5Gbps）よりも高速になっています。 高速化を支える技術 メモリ・モジュール単位で考えると、64ビット幅のパラ レル･データ転送なので、純粋なシリアル･インターフェイス とは異なります。しかし、上記のようにDDR3では2Gbps を超える高速データ転送が行われるために、克服しなければ ならない技術的課題には共通したものがあります。また、解 決策もやはり同様の手法が使われています。本格的なシリア ル･インターフェイスを考える前段階として、DDR2におけ る特徴的な技術をいくつか取り上げたいと思います。 プリフェッチ このプリフェッチは、DDRのデータ転送速度向上のため の基本的な技術となっています。実は、DDR2の最高スピー ド･グレードのものは1Gbpsを超える高速データ転送を行い ますが、内部のメモリ･コアそのものは、そこまで高速で動 作するわけではありません。メモリ･コアの動作を速くする には、より大きな電力消費と高いコストが必要になりますの で、内部のメモリ･コアの動作速度を低いままにインターフ ェイスの動作を高速に行う手法が取られています。 DDRでは、2ビット・プリフェッチと呼ばれる動作により インターフェイスの動作を内部メモリ・コアの2倍の速度に しています。これは、I/Oバッファに別々のメモリ・コアか ら同時に2ビットのデータをあらかじめ読み出しておき（プ リフェッチ）、この2ビットを順番に2倍の速度で送り出すと いうものです。2倍のデータ転送速度というのがDDR （Double Data Rate）の名前の由来となっています。 DDR2は4ビット･プリフェッチと呼ばれる動作をし、バッ ファに4つのメモリ･コアからのデータを読み込みます。そ の結果、内部のメモリ･コアの動作速度の4倍の速度でデー タ転送が行えます（図2参照） 。 図2 DDR2メモリの内部構造 DDR3では、8ビット・プリフェッチが行われ、8倍の速 度になるわけです。つまり、各データ・ラインにはパラレ ル／シリアル変換器が付けられてることになります。モジュ ール全体として見れば、64ビット・パラレル動作ですが、 個々のデータ・ラインは高速シリアル・インターフェイスの ように動作しているわけです。DDRで2倍のデータ転送速度 を実現した際には、クロックの立ち上がりと立ち下がりの両 方のエッジを基準にしてデータ転送を行っていました。 DDR2は内部のクロックの4倍の速度で動作しています が、外部クロックとデータの転送レートはDDRと同じ2倍の Teledyne Lecroy Japan 1 高速シリアル・インターフェイス入門（2） あらためて学ぶ、DDR2の高速化技術 関係を維持しています。これは、内部のクロックが外部クロ ックの半分の周波数になっているということです。実際にイ ンターフェイスの動作を制御するのはストローブ信号DQS の両エッジを基準に行われます。この信号のタイミングを図 3に示しています。DQSの立ち上がりと立ち下がりの部分で データが切り替わっていることが分かります。 LVDS 前回のシリアル・インターフェイス入門で解説したよう に、高速化に有効な手法として、低振幅にすることが挙げら れます。DDRは省電力の意味合いも強いですが、低振幅化 が勧められています。DDRでは2.5V動作だったものが、 DDR2では1.8V動作、DDR3ではさらに低い1.5V動作に なっています。また、低振幅化とコンビのようになっている 差動信号化は、DDRではクロック信号だけが差動化されて いますが、DDR2では新たに追加されたストローブ信号 DQSも差動化することができます。DDR3ではDQSは差動 でしか扱えなくなっています。ただ、データ信号DQはシン グル・エンドです。 読み込みと書き込みのタイミング 前述のストローブ信号DQSと、データ信号DQとのタイミ ングが読み込み時と、書き込み時で90度位相がずれていま す。図3に示したのは、読み込みのタイミングでしたが、図 5には書き込みのタイミングが示されています。 図3 DDR2の信号のタイミング 従来の同期回路の動作は、クロックの立ち上がり、または 立ち下がりエッジでデータが切り替わるので、クロックの周 期の変動をジッタとしてとらえることができました。しかし ながらDDR2のクロックのジッタをとらえようとすると、立 ち上がりと立ち下がりの両方のエッジを対象としなければな らないので、JEDECではHalf Period Jitterという新しい パラメータを定義して半周期の変動を評価基準と定めていま す。 また677MHz以上のスピード・グレードにおいては、さ らに新たなジッタのパラメータを追加して、より詳しいジッ タの評価を行うことを規定しています。図5には、DDR2の クロックのジッタ評価をしている画面を示していますが、こ こでは、立ち上がり時間、立ち下がり時間、ハイ側の半周期、 ロー側の半周期、ハイ側の半周期のジッタ、ロー側の半周期 のジッタ、立ち上がりエッジで計測した周期のジッタ、立ち 下がりエッジで計測した周期のジッタ、立ち上がりエッジで 計測したサイクル･サイクル・ジッタ、立ち下がりエッジで 計測したサイクル・サイクル・ジッタの10項目が同時に計 測されています。しかし実際には、クロック･ジッタの評価 項目は約100項目もあるので、何度もパラメータを切り替 えながら評価しなければなりません。 図5 DDR2の信号のタイミング（書き込み時） 両者を比べると、位相が90度ずれていることがはっきり と分かります。DDRはメモリなので、データ･ラインは双方 向でデータが流れます。信号品質を評価するにはコントロー ラ側のものとメモリ側のものとを区別して評価を行わなけれ ばなりません。両者を比べると、書き込み時の信号の方が振 幅も小さく、波形のひずみも大きいことが分かります。これ は測定点がメモリ・モジュールの近傍で行われているから で、メモリから読み出された信号は減衰がほとんどありませ ん。 一方、メモリに書き込まれる信号はコントローラから基板 上のパターンを通って送られてきた信号なので、減衰も大き くなり信号品質が劣化しています。この読み込みの信号と書 き込みの信号を分離して別々のアイパターンとして描いて比 較したものを図6に示します。上が読み込み信号で、下が書 き込み信号です。信号品質の差異は明らかです。JEDECで はうたわれていませんが、DDR2信号の測定課題の1つとし て書き込みと読み込み信号を効果的に分離し、個別に評価を するというものがあります。 図4 DDR2のクロックジッタの評価 2 Teledyne Lecroy Japan 高速シリアル・インターフェイス入門（2） あらためて学ぶ、DDR2の高速化技術 今回は、DDR2の概要とその計測例をいくつか示しました。 信号が直面する課題と、その課題に対する対処法を理解し、 その対処が正しく機能しているかをどのように計測するべき か考えることは重要です。そうすれば、各測定の意味合いも 理解できるようになり、万が一試験に不合格になった場合に も、その原因が何であるかを類推することができますので、 結果的には作業の効率化が期待できます。 次回からは、純粋なシリアル･インターフェイスに移って いきますが、DDR2で見た高速化への課題と対処方法とは共 通した部分があるので、参考にしていただければ幸いです。 図6 書き込み信号と読み込み信号のアイパターンの比較 伝送線路 何度もいうように、1Gbpsを超えるようなデータ転送速 度にまで達するDDR2では、信号ラインは単なる線ではなく、 伝送線ととらえなければいけなくなります。しかし、DDR2 は一般的なシリアル・インターフェイスがピア・ツー・ピア でデータを転送するのに対して、複数のメモリ・モジュール が接続されるマルチ・ドロップのバス構造になっています。 このことは伝送線設計ではより困難な作業となります。ピ ア･ツー・ピアの構造であれば、送信側と受信側および伝送 路のインピーダンスの整合を取ればいいのですが、バス構造 では、信号線を分岐しなければなりません。この伝送路の分 岐が反射の要因となります。 本冊子の内容は、EDN Japan（http://ednjapan.com）に 連載されている記事 「高速シリアル・インターフェイス入 門（1）なぜいま、高速シリアル・インターフェイスなのか」 より転用しています。 そ こ で DDR2で は SSTL_18（ Stab Series Terminated Logic for 1.8V）と呼ばれるインターフェイ スが用いられ、反射を抑える工夫がされています。また DDR2からは、終端抵抗をチップの中に組み込むODT（On Die Termination）なども同様の目的で用いられています。 しかしながら、完全に反射をなくすことができないため、図 6に示したように波形の立ち上がりや立ち下がりに段差が発 生しています。このような反射が発生している信号では、一 般的な10?90％のレベルで計測する立ち上がり時間や立ち 下がり時間では、正しくエッジの速さを評価することができ ません。よってJEDECではスリューレイトの計測手法を定 義しています。図7では、JEDECの手法に従い、信号のス リューレイトを計測しています。 図7 信号の反射とスリューレイトの計測 Teledyne Lecroy Japan 3