高信頼InP-HBT集積回路製造技術

化合物半導体InP
フォトニックネットワーク用デバイスの最新技術動向
HBT
40 Gbit/s級IC
高信頼InP-HBT集積回路製造技術
やまはた
しょうじ
くりしま
け ん じ
山幡 章司 /栗島 賢二
ふ か い
本稿では，進展著しいフォトニックネットワークを支える電気回路技術と
よ し の
ふくやま
ひろゆき
深井 佳乃 /福山 裕之
して，高速化・高機能化・低消費電力化に有利な，化合物半導体InPをベー
ひ ら た
スとしたヘテロ接合バイポーラトランジスタと40 Gbit/s級IC用デバイス・集
平田 道広
みちひろ
積回路製造技術の開発動向について紹介します．デバイス高信頼性を実現す
るためのキーとなる要素技術としてInPレッジ構造を考案しました．
超高速電子デバイスInP-HBTの
重要性
光アクセス網の本格的普及や次世代
NTTフォトニクス研究所
175 ℃の高温加速寿命試験では1 000
面に与えるものの，高抵抗領域が形成
時間のストレス試験後にβが初期値か
されやすく，InPレッジ層安定化に有
ら30％以上も減少してしまう著しい初
効です．
期変動が現れていました．βはコレク
NTTフォトニクス研究所では，この
ネットワークの構築に伴い，光通信ネッ
タ電流I C とベース電流I B の比（I C /I B ）
ように性質が異なる有機絶縁膜BCB
トワーク大容量化の要求が増していま
で表現されますが，β劣化の主な原因
と無機絶縁膜SiNを半導体層に応じて
す．化合物半導体InPをベースとする
は，InGaAsベース層表面に発生する
効果的に組み合せることにより，表面
超高速・高機能・低消費電力デバイ
再結合に起因するベースリーク電流
リーク電流抑制効果に優れたInPレッ
スとして有望なHBT（Heterojunc-
です．
ジ構造を形成することに成功しました．
tion Bipolar Transistor：ヘテロ接
これを解決するためには半導体表面
InP-HBT全体の断面構造概略図およ
合バイポーラトランジスタ）は，大容
を安定化させることが重要で，半導体
びI n P エミッタレッジ構 造 を含 むエ
量化のニーズに見合った特徴を備える
層レッジ構造（ガードリング構造）の
ミッタ・ベース部を拡大した断面構造
ことから次世代フォトニックネットワー
導入が有効な手段です．これは露出し
概略図を図１に示します．
クを構成する電気回路技術として期待
ているInGaAsベース層上にワイドバン
されています．最近，HBTを構成する
ドギャップ半導体であるInPエミッタ層
エピタキシャル層構造の工夫やトラン
を薄く覆い高抵抗化させることで表面
主に40 Gbit/s級ICへの適用を図っ
ジスタスケーリング技術が進み，素子
を安定にし，再結合リーク電流抑制に
たNTTフォトニクス研究所のInPレッ
特性が向上しており，InP-HBTを用
効果が期待できます．これに加えて素
ジ構造を特徴とするInP-HBT-ICベー
いた超高速IC（集積回路）のポテン
子表面保護膜となる絶縁体膜の選択
スライン技術について紹介します．
シャルが高まっています．
が重要です．従来，InP系電子デバイ
HBTデバイス層構造は，３インチ半
スは成膜時の損傷が少ない有機絶縁膜
絶縁性InP基板上にMBE（分子線エ
BCB（ベンゾシクロブテン）を用いて
ピタキシャル成長法）で成長した高濃
NTTフォトニクス研究所では1990年
きましたが，BCBではInPレッジ層表
度n型InPサブコレクタ層，アンドープ
代からInP/InGaAsへテロ構造を基盤
面の高抵抗化が難しく表面リーク電流
InGaAsコレクタ層，炭素ドープp型
としたInP-HBTの研究開発に着手し，
の抑制は不十分でした．一方，プラズ
InGaAsベース層，n型InPエミッタ
高速化を進めてきましたが，InP-HBT
マCVD（化学的気相堆積）やスパッ
層，高濃度n型InGaAsエミッタコン
の実用化に伴う重要課題としてデバイ
タ法で成膜するSiN（シリコン窒化膜）
タクト層から成る積層構造です．
ス信頼性の問題，特に電流利得βの
等の無機絶縁膜は，成膜時のプラズマ
デバイスプロセスはi 線ステッパリソ
経 時 劣 化 に直 面 しました． 例 えば，
エネルギーが高く欠陥損傷を半導体表
グラフィを用いた非セルフアラインプロ
高信頼InP-HBTの特徴
62
NTT技術ジャーナル 2007.11
InP-HBT集積回路製作技術
ブロードバンド性の追求
特
集
セスを基本にしています．エミッタ寸
213 ℃と見積もれます．BCB単独の
法は１×４μ㎡です．InPレッジ構造
InPレッジ構造では，βは1 000時間
続いて，素子寿命を求めるためにさ
を含むエミッタメサ加工は，高精度垂
後で10％程度の減少に留まり，レッジ
まざまな試験温度に対してβが15％減
直 エッチングが実 現 できるI C P - R I E
構造を備えない場合に比べて劣化は抑
少する時間を故障判定基準と定義し
Plasma
制されますが，まだ不十分で10 000時
たMTTF（ Mean Time To Failure
Reactive Ion Etching：誘導結合方
間後では20％も減少します．一方，SiN
：平均故障寿命）を求め，アレニウス
式反応性イオンエッチング）と選択
とBCBの新InPレッジ構造では，βの
プロットした結果を図３に示します．
ウェットエッチングの組み合せで行い
減少が10 000時間後でも10％以内に
図中には他の動作電流密度の結果も
ました．ベース・コレクタ層のエッチ
抑制されることが分かります．NT T
示しています．これらのプロットから求
ング，素子間分離はすべて選択ウェッ
フォトニクス研究所が考案したInPレッ
めた劣化の活性化エネルギー1.7 eVを
トエッチングを用いています．エミッ
ジ構造を備えたInP-HBTを用いると，
用いて，素子接合温度125 ℃に外挿
（ Inductively
Coupled
長期信頼性も大幅に向上します．
タ，ベース，コレクタの各電極は蒸着
法で形成しています．
製作したデバイス単体特性に関して
は，β47±1.6，f t （電流利得遮断周
波数）176±3.9 GHz，f max （最高発
エミッタ電極
SiN
ベース電極
エミッタレッジ構造
InGaAs
エミッタコンタクト層
振 周 波 数 ） 263± 10.7 GHzと再 現
BCB
InPエミッタ層
性・均一性に優れた特性が得られてい
InGaAsベース層
ます．
集積回路工程は，Auをベースとし
BCB
た２層配線，WSiN（タングステン窒
化シリサイド）抵抗体，SiNを用いた
InGaAs コレクタ層
コレクタ電極
InPサブコレクタ層
MIM（金属−絶縁体−金属）キャパ
半絶縁性InP基板
シタを特徴とし，層間絶縁膜として誘
電率の低いBCB膜を用い，配線間ク
図１ InP−HBTの断面構造概略図（下図）とInPエミッタレッジ構造を含む
エミッタ・ベース部拡大図（上図）
ロス容量の低減を図っています．
InP-HBTの信頼性試験
次に，ベースラインInP-HBTの加速
寿命試験について紹介します．試験は
窒素ガス雰囲気中の高温炉で同時に
20個前後の素子に対してDC電圧を連
続印加して実施し，DC特性評価は室
温で行いました．
図 ２ は， I n P レッジ構 造 にS i N と
（％）
120
SiN＋BCBを堆積した新InPレッジ
構造InP−HBT［初期値β0＝57］
110
電
流
利 100
得
相
対
値 90
β
／
β0 80
BCBの絶縁膜を堆積したInP-HBTに
関して，βの相対比のストレス時間依
存性を示したものです．比較のため
BCBのみを堆積した場合も示していま
す．動作電流密度は１mA/μ㎡，試
BCBを堆積した従来InPレッジ
構造InP−HBT［初期値β0＝56］
70
60
1
10
100
1 000
10 000（時間）
ストレス経過時間
図２ InP−HBTの高温加速寿命試験結果：電流利得βのストレス時間依存性
験温度は175 ℃で，素子接合温度は，
NTT技術ジャーナル 2007.11
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フォトニックネットワーク用デバイスの最新技術動向
8
し素子寿命を算出した結果，10 時間
高速・高機能ICの事例，50 Gbit/s
デバイス構造の改善とともに微細化技
（約１万年）を超える良好な寿命が得
Full-rate MUX（フルレートマルチプ
術がキーとなります．論理回路の高速
られました ．また，故障判定基準を
レクサ）と40 Gbit/s DQPSK（差動
性の指標となるECL（Emitter Cou-
β5％減少としたときのプロットも図３
４値位相変調）用TIA-LIM（トラン
pled Logic）インバータのゲート遅延
に載せましたが，同じ活性化エネル
スインピーダンス型プリアンプ＋リミッ
時間と消費電力に関するロードマップ
ギーを示します．
タアンプ）のチップ写真および出力波
を図６に示します．InP-HBTの微細
形例を図５に示します．
化と動作電流密度の増大により遅延時
（1）
このほかにエミッタ電極（Ti/Pt/
Au）のマイグレーションに起因するも
間の短縮と消費電力の低減が期待で
デバイス高性能化に向けて
きます．NTTフォトニクス研究所では
う１つの劣化モードも観測されまし
（1）
今回ご紹介した40 Gbit/sクラスIC
エミッタ幅を0.5μm，さらに0.25μm
タ層が薄くかつJ C（コレクタ電流密度）
用1μm-InP-HBTのさらなる特性向上
と微細化を進めると同時に動作電流密
が2mA/μ㎡を超える高ストレスを印
および低消費電力化を図るためには，
度を高めるデバイス構造を提案しf t の
た ．しかし，この劣化はInPエミッ
加した場合に出現し，InPエミッタ層
が厚く，40Gbit/s級IC設計上の上限
に相当する2mA/μ㎡未満のJ C では問
（h）
109
題がないことを確認しています．
108
107
InP-HBT-ICの信頼性試験
性試験を行いました．デジタル回路に
106
M
T 105
T
F 104
おいてはβの減少は出力振幅の低下を
103
引き起こすことが懸念されます．代表
102
品種として43 Gbit/s識別回路の高温
101
加速試験を実施しました．通電条件
100
次に，InP-HBTを用いたICの信頼
0 mA／μm2
1 mA／μm2
2 mA／μm2
5 mA／μm2
15％ 減少
５％ 減少
125 ℃
150 ℃
1.8
2
は ， 試 験 温 度 150 ℃ ， 電 源 電 圧
V EE =− 4.5 V， クロック周 波 数 600
Ea＝1.7 eV
2.2
1000 ／ Tj
2.4
2.6 （1／K）
図３ β劣化のアレニウスプロット：メディアン寿命の素子接合温度依存性
MHzで，測定は室温で行いました．
本回路の搭載素子数は約100個です．
試験開始時と4 170時間通電後の識別
QT（正相出力信号）
QC（逆相出力信号）
回路の43 Gbit/s出力波形結果を図４
に示します．長時間高温通電後も波形
0h
変動が見られないことを確認しました．
InP-HBT-ICへの適用例
最後にInP-HBTの高速・高機能IC
への適用例を紹介します．NTTフォト
4 170 h
ニクス研究所で確立した出力波形高品
質化回路設計法を用いると50 Gbit/s
動作DFF（D型フリップフロップ）ICの出力波形が大幅に改善されます．
このDFF-ICを基本回路とする２つの
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NTT技術ジャーナル 2007.11
図４ 43 Gbit/s識別回路の加速試験前後の出力波形
特
集
350 mV
400 mV
480 mV
46.5 ps
（50 Gbit／s）
20 ps
（a） 50 Gbit／s Full−rate MUX
（21.5 Gbit／s）
（b） 40 Gbit／s DQPSK用TIA−LIM
図５ チップ写真および出力波形
（ps/gate）
NTT実測値
JC＝0.5mA/μm2
Ｅ
Ｃ
Ｌ
ゲ
ー
ト
遅
延
時
間
JC＝1mA/μm2
10
1μm−InP−HBT
2μm
0.2μm
1.2μm
0.3μm
0.3μm
0.5μm
0.4μm
0.25μm−InP−HBT
1
1μm
0.8μm
0.8μm
0.6μm
JC＝5mA/μm2
0.5μm−InP−HBT
10
100
（mW/gate）
消費電力
図６ ゲート遅延時間と消費電力のロードマップ
（2）
増大を図っています ．耐熱性W（タ
ングステン）をエミッタ電極に使用し
素子信頼性を強化し，次のステップで
あ る 超 100 Gbit/s高 速 ICや 超 100
GbE高機能ICへの展開を進めていき
ます．
■参考文献
（1） Y. K. Fukai, K. Kurishima, M. Ida, S.
Yamahata, and T. Enoki：“Highly Reliable
InP-Based HBTs with a Ledge Structure
Operating at High Current Density,”
Electronics and Communications in Japan, Part
2, Vol. 90, No. 4, pp.1-8, 2007.
（2） N. Kashio, K. Kurishima, Y. K. Fukai, S.
Yamahata, and Y. Miyamoto：“Emitter layer
design for high-speed InP HBTs with high
rekiability,”2007 International Conference on
Indium Phosphide and Related Materials
Conference Proceedings, pp. 441-442, 2007.
（後列左から）福山 裕之/ 山幡 章司
（前列左から）平田 道広/ 深井 佳乃/
栗島 賢二
デバイス極限性能追求と信頼性確保の両
面から研究を推進し，光通信システムの高
速化・低消費電力化に役立つ部品の開発を
進めていきます．
◆問い合わせ先
NTTフォトニクス研究所
テラビットデバイス研究部
TEL 046-240-2930
FAX 046-240-3261
E-mail [email protected]
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