当日配布資料（2.16MB）

大学連携新技術説明会＠JST（2013.12.20）
半導体集積回路の劣化検知のため
のフィールドテスト技術
九州工業大学 情報工学研究院
情報創成工学研究系
教授 梶原 誠司
DART: Dependable Architecture with Reliability Testing
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研究の背景
VLSIの微細化技術の進展とフィールド運用時のVLSIの劣化
BTI、ホットキャリア、エレクトロマイグレーション等の劣化現象
回路遅延の増加・・・正確な予測は困難
動作マージン設計：回路の製造ばらつき、動作環境、使用年数などに基づき、
最悪値を考慮して決定・・・過大な動作マージンによりVLSIの性能が犠牲に
周波数劣化量
-ΔFmax
実使用時
の劣化量
B/Iでの劣化量
Teq
図1．NBTIによる遅延増加
Tuse（実使用時間）＋Teq
図2．信頼性考慮設計
[Y. Cao(DRVW2008)より]
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本研究の課題
フィールドテスト技術の研究開発
出荷後のVLSIを一時的にテストモードにし、短時間で高品質なテストに
より、高度な信頼性を確保
障害となる前に警告／診断を行い、被害を阻止
システム動作環境を反映して行う高精度な自己テスト、自己診断
表1 VLSIの適用対象とフィールドテスト制約
プラント制御・社会 ネットワーク・
インフラシステム等 サーバ等
適用対象
車載・医療等
使用期間
長期（～20年） 超長期（～30年）
フィールド
テスト
パワーオン時
通常（～10年）
運転中の定期的な 動作中
テストモード実行 （無休止）
通常のLSI
生産テスト
－
－
テストリソース LSIピン・メモリ
（メモリ等）
等ひっ迫
制約あり（冗長
設計等の採用）
制約あり
（劣化データ
蓄積に興味）
制約小
（ATEの利用）
テスト時間
～100ms（テスト
頻度に関連）
数10～数100ms
物理制約小
（コスト制約有り）
～10ms
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技術概要（１）
BISTを用いたインフィールドテスト
劣化や変動による遅延マージン減少を故障前に検出
システム／コアのテストモード時に適用
各テストセッションで回路の最大遅延値を測定
TVMとログ履歴による高精度な遅延分析
TVM (Temperature & Voltage monitor) をチップ内各所に配置
温度電圧変動分を補正し劣化分析を可能化
ログ履歴による統計的解析（ノイズ成分排除）
少ないテストデータ量とテスト時間の制御可能化
開発状況
特許による技術の保護
学会発表
DART回路の実適用に向けた環境整備 (ガイドライン・RTL)
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技術概要（２）
将来の故障を警告
Dcrit : 限界遅延値(マシンサイクル)
Dth : 遅延しきい値
Merr : 測定誤差
Delay D
Dcrit
Dth+ Merr
D1
D2
D3
D4 D5 D6
Dth
D7 D8
平均化によるノイズ除去
1
N
N
∑D
i =1
T −i
劣化や環境起因による遅延マージンの減
少を高精度に測定し，ログを保存
時刻
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技術概要（３）
 回路の動作モード
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技術概要（４）
 アーキテクチャ
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研究項目と達成目標
研究項目
目標
効果と説明
１：高精度
遅延測定
50ps以内の遅延測定誤差
劣化推定の可能化
2：テスト制約
対応
3:システム化
テスト時の温度変動 5℃以下 温度変動による誤差の低減
検出率 95%以上
テスト品質の確保
テストデータ量1/3000以下
オンチップのメモリに搭載可能
1回のテスト時間10～200ms
システム動作への影響を低減
論理BISTによる実現
既存回路利用による付加回路量の低減
非同期回路への対応
NoCへの適用可能
テスト履歴の活用
劣化判定と診断効率の向上
４：実用化対応 開発技術のIP／ツール化
(発展テーマ) フィージビリティ検証による
有効性・効果の実証
機能安全国際規格化
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一般ユーザの評価／導入可能
実システムへの組み込み／試作／シミュ
レーションによる実用性の実証（性能、精
度、フィールドデータ取得、運用時の性
能・動作環境モニタリング等）
提案技術のIEC61508のSIL認証要件化
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本研究の適用効果、優位性、独創性
表3 本研究の利用目的と処理内容
利用方法
利用目的（適用効果）
内容
遅延マージン変化履歴解析
フィールドテスト 劣化による故障の事前検知 チップ温度上昇の検知（IEC 61508に関連）
（オンライン使用）
誤動作時の診断情報提供 テスト箇所と遅延マージン取得
設計マージン・劣化度合い
システムデバッグ の把握
（オフライン使用）
システム診断情報提供
時間経過、環境影響、通常劣化、加速劣化
等のデータ取得
生産テスト
チップ品質向上
（オフライン使用）
リソース制約下での遅延テスト品質最大化
非同期回路のテスト容易性向上
不良解析時に遅延情報取得
適用対象: SoC、 NoC、 マルチコア、 FPGAと広範なVLSIアーキテクチャ
優位性・独創性：
スキャン設計や論理ＢＩＳＴなどの生産テストで使用されるＤＦＴを利用
遅延測定時の温度・電圧モニタと測定遅延値の補正機能
適用対象のテスト制約（テスト時間、メモリ量）に、フレキシブルに対応可
能なテスト方式
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世界におけるフィールドテスト技術の適用動向
Freescale Semiconductor-STMicroelectronicsの
事例（2011年）： ISO26262およびIEC61508の機
能安全を実現するため、 自動車用マイクロコン
トローラーに適用した組込み自己テスト技術
•
•
Texas Instrumentsの事例（2007年）： 自動車向けシステ
ムLSIに対するフィールドテストのための組込み自己テス
技術
DARTは、これら自己テスト技術の延長｡
優位性：製造バラツキや劣化検出の
高精度化の基本方式
Cisco Systemsの事例（2006年）
情報通信（ルータ）LSIのボード・システムレベルでフィールドテストを可能にする
組込み自己テスト技術、インターネット経由で世界中の製品を管理中
•
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産学連携等の経緯
2008-2013年
JST戦略的創造研究推進事業 CRESTに採択
九州工業大学，奈良先端科学技術大学院大学，首都大学東京，大分大学
2009-2011年 JST特許化支援事業 特許群支援（大学型）に採択
2011年日立製作所と共同研究実施
2012年ルネサスエレクトロニクスと共同研究実施
2013-2015年 JST特許化支援事業 特許群支援に採択
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特許出願
国内出願10件、 海外出願8件
基本特許は、米国、韓国、欧州（仏、独）移行
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DART技術の実回路適用(ITC 2012)
次期の鉄道向けLSIに適用、実用性を確認
・ユーザ論理とのインタフェース設計構築
・フィールドテスト制御回路設計
・遅延測定精度5～39ps確認
・少ないリソースを確認（テスト用の回路量、
メモリ量） ｡いずれも要求スペック達成｡
・一回あたりテスト時間は検出率低下無しに
可変な方式を採用（～200ms／回）
LSIスペック
8Kバイト
以下
網掛回路が提案特許対応
テスト用メモリ量
テスト用回路量
Items
LBIST
MBIST
Control
TVM
Total
# of Cells
1,102
1,063
491
2,538
5,194
Comb.
Gates
1,999
1,607
157
6,771
10,534
# of seeds
test data volume
(kB)
intra-domain test inter-domain test
1
1
4.8
2
2
5.6
5
5
8.0
11
4
7.9
15
3
8.0
1
7.9
Non-comb. 22
Total
Gates
全体回路量の
187
2,186
僅か0.2%
218
1,825
・少ないハードリソース（低コスト）
2,601
2,758
・設計容易（既存の自己テスト回路流用）
393
7,164
3,399
13,933
・標準デジタル回路を利用し参照電圧不要
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特長：
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の温度・電圧モニタと高精度遅延値補正
個別技術紹介
1. テストタイミング生成回
路
2. 測定した遅延値補正の
ためのTVM 回路
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遅延測定のためのタイミング生成（１）
 FF-FF間のスキャン遅延テスト （通常の生産テストと同じ枠組み）



特定パスの最小のテストタイミング（＝１／FMAX）を求める
 テストタイミングを小さくしてもテストが pass する最小の値
 テストで活性化される最長遅延パスで値が決まる
同一テスト＆同一環境（温度・電圧）での値変化を観測し劣化量を推定
機能テストでなくスキャンテストにより、網羅性を実現
B
FF
FF
A
対象回路
ｸﾛｯｸ
テストタイミング
A
信号伝搬が間に合わない場合
B
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遅延測定のためのタイミング生成（２）
Slow CLK(TAP clock or else)
Ref. CLK
Scan shift
clock gen.
PLL
Clock tree
Delay
Test mode
Test mode (Capture)
Test timing
Variable test timing
PLL Clock
Slow Clock
Test Mode
Capture Mode
Test Clock
Scan Shift
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Launch
Capture
Scan Shift
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TVMによる遅延値補正（１）
 測定遅延値から，フィールドでの温度・電圧変動の影響を補正
遅延データ
ユーザ回路
温度電圧モニタ
SoC /
FPGA





初回測定時の
遅延値
基
準
フィールドでの
遅延値
基
準
環境変動の
遅延値
環
境
環
境
劣
化
劣
化
劣化判定
環境成分の分離
解決手法: 温度・電圧モニタ可能化
start
ソフトセンサ：標準セルライブラリより構築 enable
動作時の温度と電圧を同時測定
レファレンス電流／電圧／回路の不要化
reset
初期測定時での自動調整
count_start
→ オールデジタル：回路内に複数配置可能
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ro_start
enable
out_select
∆T = a1∆F1 + a2 ∆F2 + a3 ∆F3
∆V = b1∆F1 + b2 ∆F2 + b3 ∆F3
To counter
RO-Type1
Counter3
RO-Type2
Counter3
RO-Type3
Counter3
Count
Values
17
TVMによる遅延値補正（２）
温度・電圧推定精度評価（標準偏差値）




TEGによる効果確認
高精度推定
NBTI耐性構造
プロセス変動影響の補正
10 チップの温度相違（加熱度比較）
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プロセス
温度[℃]
電圧[mv]
180nm
0.86
2.98
90nm
1.4
5.0
45nm
1.09
3.41
備考
旧仕様
ITC2012
10 チップの電圧相違（加熱度比較）
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DARTガイドラインの目的と内容
 目的：DART技術をLSIでスムーズに実現できるようにすること
 DART機能をモジュール化（ソフトウェア／ハードウェア）
 各モジュールの実現のために必要となる作業を明確化
 DARTガイドライン： 詳細な考え方，仕様例
 サンプルRTL
 ツール、ツールスクリプト： 個別技術を使用するためのツール
 実際の細かい運用方法の詳細について，コンサルトとして
対応させていただきます｡
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DART用回路のIP化
DART技術の適用拡大を図るためDARTのIP化/ツール化を推進
主なDART用回路を「DARTモジュール」として定義し、実現を容易化
システム
警告・終了
開始
DARTテスト
制御
DART
テスト用
コントローラ
LSI
DART用メモリ
生産テスト用
コントローラ
生産テスト用
コントローラ
DART用
DART実行情報&
テスト結果ログ
生産テスト用DFT
（scan, etc.)
DFT
DFT
DFT
コア
コア
コア
生産テスト用
DARTテスト用
コントローラ
テストタイミング
生成回路
コア
温度・電圧
モニタ
クロック
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DART実現のためのガイドライン
DART機能のLSI組込み作業の手順を「ガイドライン」として提示
Version 1 (ASIC/SoC版) ：9/9リリース
Version 2 (FPGA版)
：FPGA対応技術の検証後にリリース予定
LSI設計フロー
DART実現のための作業
仕様設計
DARTテスト仕様作成
機能設計
DART用メモリ仕様/DARTモジュール機能仕様作成
RTL設計
ソフト設計
回路設計
検証
テスト生成
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ｿﾌﾄｳｪｱDARTﾓｼﾞｭｰﾙ
設計・組込み
ﾊｰﾄﾞｳｪｱDARTﾓｼﾞｭｰﾙ
設計・組込み
DARTテスト情報作成（DART用外部メモリ格納用）
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機密保持契約
ガイドライン一式お渡しする前に，４大学と御社の間でNDA
機密保持契約の締結をお願いいたします．
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知財に関する基本的な考え方
試行目的の使用は無償です．
社内（子会社含む）評価を目的としたもの
• 第三者への開示は不可です．
• サンプルRTLやツールスクリプトの改造・改変は可です．
試行開始の際には、ご連絡をお願いします．
研究実績の一部として把握したいので，ご協力お願いし
ます．
社名の公開可否は個別相談させていただきます。
非公開の場合でも、CREST内で報告許可いただけると
ありがたいです。
試行目的以外での使用については、別途、実施許諾契約書
の締結をお願いします．
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まとめ
VLSIの劣化に対する予防安全のためのフィールドテスト技術
JST CRESTによる研究開発成果： DART技術
VLSIの適用対象に応じた研究項目と達成目標の明確化
VLSIの自己テストによる遅延計測と劣化判定
産学連携と特許化
成果の普及に向けて
DART技術普及に向けたIP化とガイドラインの作成
問合せ先：
九州工業大学 情報工学研究院 情報創成工学研究系
教授 梶原誠司
Tel 0948-29-7665 (九州工業大学梶原研究室）
Fax 0948-29-7665
E-mail: [email protected]
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