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Virtex-6 ファミリ コース概要
Virtex-6 デザイン 2010 年 9 月 29 日 コース概要 コースの説明 2 日目 基本的なクロッキング リソース Virtex-6 FPGA のクロッキング リソース 演習 4 : クロッキング リソース メモリ コントローラ 演習 5 : メモリ コントローラ 専用ハードウェア このコースでは、Virtex®-6 FPGA のアーキテクチャ リソースを活用する方法 について説明します。受講対象者は、FPGA 設計の経験がある方および 「FPGA 設計導入」 コースを修了した FPGA 設計の経験が少ない方となって います。コースの内容は、Viretex-6 デバイス ファミリに含まれる主なリソース 理解とその設計方法に重点を置いています。 トピックには、デバイスの概要、CLB 構造、MMCM クロッキング リソース、グ ローバル、リージョナルおよび I/O クロッキング手法、FIFO リソース、DSP、 ソース同期リソースが含まれます。また、ソフト メモリ コントローラのサポート や サ ブ フ ァ ミ リ で 使 用 可 能 な 専 用 ハ ー ド ウ ェ ア リ ソ ー ス (EMAC 、 PCI Express® テクノロジ、GTP トランシーバ) などについても説明します。 よくある間違いを避けたり、FPGA を最大限に活用する HDL コードの記述方 法についての説明も含まれます。講義と演習を組み合わせたトレーニングに より、基本原則に基づいた実践的な応用が可能です。 レベル – 中級 トレーニング期間 – 2 日間 価格 – ￥70,000 (国内特別価格) トレーニング クレジット – 5 (TC-1CR) 受講対象者 – 「FPGA 設計導入」 コースを修了した方 受講条件 「FPGA 設計実践」 コースの受講 (推奨) VHDL または Verilog の中級レベルの知識 ソフトウェア ツール Xilinx ISE® Design Suite : Logic Edition または System Edition 12.1 ハードウェア アーキテクチャ : Virtex-6 FPGA* デモ ボード : Spartan-6 FPGA SP605 ボード * このコースでは、Virtex-6 アーキテクチャを中心に説明します。詳細、その 他のカスタマイゼーションについては、認定トレーナ (ATP) にお問い合わせ ください。 このコースに参加すると、次のことができるようになります。 Virtex-6 FPGA の 6 入力の LUT の機能と CLB 構造を理解する Virtex-6 FPGA の CLB リソースおよびスライス構造を理解する Virtex-6 FPGA のブロック RAM、FIFO および DSP リソースを理解する I/O ブロックおよび SERDES リソースを理解する このデバイス ファミリの MMCM およびクロック配線リソースを理解する Virtex-6 FPGA でサポートされるソフト メモリ コントローラを理解する Virtex-6 FPGA の機能を最大限に活用する HDL コードを記述する Virtex-6 ファミリ デバイスの専用ハードウェア リソースを理解する 演習の解説 演習 1 : CLB リソース – XST を使用してターミナル カウント ロジックと パイプライン レジスタを含む 32 ビットのインクリメンタを合成します。 RTL ビューアおよびテクノロジ ビューアで適切なリソースが使用されて いるかどうかを確認して、FPGA Editor でインプリメントされた結果を検 証します。 演習 2 : DSP リソース - XST を使用して 24x17 MAC を合成およびインプ リメントします。FPGA Editor でデバイス使用率を検証し、CORE Generator™ ツールで幅の広いパイプライン乗算器を記述します。その後、 これをインスタンシエートおよびインプリメントして、その結果を FPGA Editor で確認します。 演習 3 : I/O リソース - ISE ツールを使用して SERDES の送信データパ スを構築します。シミュレーションを実行し、さまざまなブロックのビヘイ ビアを検証します。また、FPGA Editor を使用し、高速インターフェイス の構築に使用した Virtex-6 FPGA タイルの物理リソースを検証します。 演習 4 : クロック リソース - Clocking Wizard を使用して適切な MMCM、 クロック配線リソースを構築および最適化し、それらのリソースをデザイ ンにインスタンシエートします。デザインをインプリメント後、FPGA Editor でハードウェア使用率を確認し、シリコン レイアウトのその他の考 察事項について検証します。 登録方法 ザイリンクスでは各種トレーニングを開催しております。詳細、スケジュールお よびオンライン登録に関しては、トレーニング ウェブ サイトをご利用ください。 http://japan.xilinx.com/education 定期トレーニングのほかに、オンサイト トレーニングのお申し込みも承ってお ります。詳しくは [email protected]、 または 03-6744-7970 までお問い合わせください。 お申し込みの際に、お支払い方法を指定していただく必要があります。支払 い方法については、ザイリンクス販売代理店までお問い合わせください。 コース概要 1 日目 Virtex-6 FPGA の概要 CLB アーキテクチャ HDL コーディング手法 演習 1 : CLB リソース メモリ リソース DSP リソース 演習 2 : DSP リソース 基本的な I/O リソース Virtex-6 FPGA の I/O リソース 演習 3 : I/O リソース © 2010 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://www.xilinx.com/legal.htm. All other trademarks and registered trademarks are the property of their respective owners. All specifications are subject to change without notice. 2010 年 9 月 29 日 コース概要 japan.xilinx.com 03-6744-7970 1