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SF-7044F ハードウェアマニュアル 2009.06.18 5版
高速 32bit RISC CPU&FPGA ボ－ド
アルファボ－ドシリ－ズ
ＳＦ－７０４４Ｆ
ハ－ドウェア・マニュアル
５版
ALPHA PROJECT Co., LTD
２００９／０６／１８
ＳＦ－７０４４Ｆ
この度は、アルファボ－ドシリ－ズ
ハ－ドウェア・マニュアル
「ＳＦ－７０４４Ｆ」をお買いあげ頂きまして誠に有り難うございます。
本製品は、ＣＰＵコアにＳＨ２を採用したシングルチップマイコンＳＨ７０４４ＦとＳＲＡＭテクノロジを採用した
３万ゲートのＦＰＧＡデバイスＡＣＥＸ１Ｋ３０を搭載した汎用ＣＰＵ＆ＦＰＧＡボードです。
本ボ－ドをお役立て頂くために、本マニュアルを十分お読み下さいますようお願いいたします。
今後共、弊社製品をご愛顧賜りますよう宜しくお願いいたします。
梱包内容
・ＳＦ－７０４４Ｆ
・電源用ハ－ネス
ボ－ド
×１枚
（２ＰＩＮ）
・マニュアル＆ソフトウェア
ＣＤ－ＲＯＭ
×１本
×１枚
・保証書
×１枚
・回路図
×１枚
★本製品の内容及び仕様は予告なしに変更されることがありますのでご了承ください。
★本製品は万全の注意を払って製作されていますが、万一初期不良品であった場合、お買い上げ頂いた販売
店へ保証書を添えてご返却ください。
（弊社より直接お買い上げのお客様につきましては、出荷時に全て
登録済みとなっております。）
★保証内容、免責等につきましては、添付の保証書をご覧ください。
目
次
１．製品概要
１
１．１
概要
１
１．２
機能及び特長
１
１．３
仕様
３
１．４
構成ブロック図
４
２．機能説明
５
２．１
設定
５
２．２
メモリバックアップ
１１
２．３
リセット
１１
２．４
電源構成
１３
２．５
端子配列
１４
２．５
外部回路の拡張方法
１８
３．技術資料
１９
３．１
ＣＰＵとＦＰＧＡの接続
１９
３．２
アドレスマップ
２２
３．３
ウェイト設定
２３
３．４
内蔵フラッシュＲＯＭの書き込み方法
２４
３．５
ＦＰＧＡのコンフィギュレーション
２６
３．６
ＳＦ－７０４４上のＡＣＥＸデザインについて
４０
３．７
外形寸法
５０
３．８
回路構成
５０
４．製品サポートと使用上の注意
５０
４．１
弊社ホームページのご案内
５１
４．２
製品サポート窓口
５１
４．３
製品のサポート範囲
５１
４．４
使用上の注意
５２
ＳＦ－７０４４Ｆ
１．製品概要
１．１
概要
本製品は、ＣＰＵコアにＳＨ２を採用したシングルチップマイコン「ＳＨ７０４４Ｆ」とＳＲＡＭテクノロジを採用した３
万ゲートのＦＰＧＡデバイス「ＡＣＥＸ１Ｋ３０」を搭載した汎用ＣＰＵ＆ＦＰＧＡボードです。本ボ－ドは外部接続コネ
クタへ外部拡張に必要な信号をすべて引き出してありますので、各種試作用途及び小ロットの製品への適用など、幅広い対
応が可能です。
１．２
機能及び特長
１）３２ビットＲＩＳＣ
ＣＰＵ
ＳＨ７０４４Ｆ（ルネサステクノロジ製）を搭載
＜ＳＨ７０４４Ｆ概要＞
・内部３２ビット構成
・２５６ＫｂｙｔｅフラッシュＲＯＭ（Ｆ－ＺＴＡＴ）内蔵
・４Ｋｂｙｔｅ ＲＡＭ
内蔵
・乗算器内蔵
・パイプライン ５段パイプライン
・ＤＭＡコントローラ ４チャネル
・データトランスファコントローラ
・マルチファンクションタイマパルスユニット
１６ビット ５チャネル
・コンペアマッチタイマ
１６ビット ２チャネル
・ウォッチドックタイマ
８ビット
・シリアルインタ－フェ－ス ２チャネル
・割り込み
外部９本（ＮＭＩ、ＩＲＱ７～ＩＲＱ０）
・パラレルポ－ト
最大８２本（兼用端子含む 入出力 ７４本 入力
８本）
・Ａ／Ｄ変換器 分解能１０ビット ８チャネル
・最高動作周波数
２８ＭＨｚ（ＰＬＬ使用時）
・低消費電力
※機能詳細はＳＨ７０４４Ｆのハードウェアマニュアルをご参照下さい。
２）３万ゲート
ＦＰＧＡ
ＡＣＥＸ１Ｋ３０（アルテラ製）を搭載
＜ＡＣＥＸ１Ｋ３０概要＞
・標準ゲート数 ３０，０００ゲート
・ロジックエレメント数
１，７２８個
・エンベデット・アレイ・ブロック数
６個
・内蔵ＲＡＭビット数 ２４，５７６ビット
・ユーザＩ／Ｏピン数 最大１０２本
・ＭｕｌｔｉＶｏｌｔ Ｉ／Ｏインタフェース ２．５Ｖ、３．３Ｖ、５．０Ｖデバイスとインタフェース可能
・ＰＬＬ回路を搭載 逓倍：１，２
・低消費電力
※機能詳細はＡＣＥＸ１Ｋ３０のハードウェアマニュアルをご参照下さい。
1
ＳＦ－７０４４Ｆ
３）内蔵フラッシュＲＯＭ２５６Ｋｂｙｔｅ、高速ＳＲＡＭ
１Ｍｂｙｔｅ搭載
本製品に採用したＳＨ７０４４ＦはフラッシュＲＯＭを２５６Ｋｂｙｔｅ内蔵し、約１万回の書き換えが可能
となっています。
内蔵フラッシュＲＯＭは、１ステートアクセスなのでＳＨ２の性能を最大限に引き出せます。
ＲＡＭは外部にバックアップ可能な高速ＳＲＡＭを１６ｂｉｔバス幅接続で１Ｍｂｙｔｅ搭載しておりますので、
多種多用な使い方が可能です。
４）ＦＰＧＡコンフィギュレーションデバイスが不要、複数のコンフィギュレーションに対応
ＦＰＧＡのコンフィギュレーションは、コンフィギュレーションデータをユーザプログラム内に配置して、ＣＰＵか
ら行う方式を採用していますので、専用のコンフィギュレーションデバイスが不要です。
また、ＦＰＧＡのＪＴＡＧ端子からのコンフィギュレーションにも対応していますので、デバック等、頻繁にＦＰＧ
Ａの変更が必要な場合には、ＰＣから直接コンフィギュレーション可能です。
５）標準でＦＰＧＡはＣＰＵにバス接続
ＦＰＧＡはＣＰＵにバス接続されているほか、割り込み／状態通知／初期化用の信号があらかじめ接続（切り離し可
能）されています。
６）ＲＳ２３２Ｃドライバ搭載の通信用コネクタを装備
シリアルＩ／ＦにＲＳ２３２Ｃドライバを搭載している他、Ｄサブコネクタを装備しておりますので、基板単体でＰ
Ｃとの通信テスト等が簡単に行えます。
７）外部拡張が容易
外部接続用コネクタ（６４Ｐｉｎ×２、５０Ｐｉｎ×１ 未実装）へ拡張に必要な信号線をすべて引き出してありま
すので、Ｉ／Ｏ等の接続が容易です。
８）組込みに便利なコンパクトサイズ
１２０×９０（ｍｍ）の小型基板に多くの機能を搭載しておりますので、組込み用途に最適です。
2
ＳＦ－７０４４Ｆ
１．３
仕様
ＳＦ－７０４４Ｆ仕様
Ｃ
Ｐ
Ｕ
部
Ｆ
Ｐ
Ｇ
Ａ
部
ＣＰＵ
ＳＨ７０４４Ｆ（ルネサステクノロジ製）
動作周波数
最大２４．５７６ＭＨｚ
メモリ
内蔵フラッシュＲＯＭ ２５６Ｋｂｙｔｅ
内蔵ＲＡＭ
４Ｋｂｙｔｅ
外部ＳＲＡＭ
１Ｍｂｙｔｅ
（６．１４４ＭＨｚ水晶）
（バッテリバックアップ可）
シリアルＩ／Ｆ
非同期／同期 Ｉ／Ｆ ２チャネル
（ＳＣＩ１は通信用コネクタに接続）
パラレルＩ／Ｏ
８２本（兼用端子を含む）
タイマ／カウンタ
１６ビットマルチファンクションタイマ
１６ビットコンペアマッチタイマ
８ビットウォッチドッグタイマ
割り込み
割り込みコントローラ内蔵
外部 ９本（ＮＭＩ，ＩＲＱ７～ＩＲＱ０）
Ａ／Ｄコンバータ
８チャネル
ＦＰＧＡ
ＥＰ１Ｋ３０ＴＣ１４４－２（ＡＣＥＸ１Ｋ
標準ゲート数
３０，０００ゲート
ロジックエレメント数
１，７２８個
内蔵ＲＡＭ
２４，５７６ｂｉｔ
ユーザＩ／Ｏピン
標準入出力
入力専用
クロック入力専用
全
ＰＬＬ
逓倍：１，２
リセット
リセットＩＣ，リセットＳＷ搭載
外部拡張コネクタ（未実装）からのリセットも可能
コンフィギュレーション
ＣＰＵ、ＦＰＧＡのＪＴＡＧ端子
５チャネル
２チャネル
分解能１０ｂｉｔ
アルテラ）
９６本 （内２６本はＣＰＵにバス接続）
４本 （内１本はＣＰＵ ＰＥ１３に接続）
２本 （内１本はＣＰＵ ＣＫに接続）
１０２本
（空ＣＬＫ端子で使用可能）
外部拡張
外部接続
６４Ｐｉｎコネクタ×２ 未実装
５０Ｐｉｎコネクタ×１ 未実装
シリアルＩ／Ｆ
９Ｐｉｎコネクタ （Ｄ－ＳＵＢ）
ＦＰＧＡ ＪＴＡＧ １０Ｐｉｎコネクタ
電源
２Ｐｉｎコネクタ
電源電圧
ＤＣ ５．０Ｖ±１０％／３．３Ｖ±５％
外部からの３．３Ｖ供給動作可
消費電流
ＴＹＰ．２４０ｍＡ ＭＡＸ．３５０ｍＡ（参考値）
ＦＰＧＡ内の回路規模により消費電流は変化します
本表の値は出荷チェックプログラム（ＦＰＧＡ使用率５％）のものです
使用環境条件
温度
湿度
寸法
１２０×９０ （ｍｍ）
共
通
０～５０℃
２０～８０％（結露なし）
3
ＳＦ－７０４４Ｆ
１．４
構成ブロック図
CN1
CN4
A19～A0
ＣＰＵバスコントロール系信号
2
0
D15～D8
ＣＰＵ
PORT
8
D7～D0
8
Ｉ／Ｏ系信号
CS0～2
R
D
WRH
WRL
TXD1/RXD1
SH7044F(24.576MHz)
SRAM
512K x 8bit
1
4
SRAM
512K x 8bit
1
1
ACEX
EP1K30TC144-2
64pin
30,000 gate
102 UserI/O
64pin
SP3222
UserI/O
CS3
UserI/O
PORT
nCONFIG
PORT
nSTATUS
PORT
CONF_DONE
PORT
INIT_DONE
D-SUB 9pin
C
K
PORT
S
W
RESET
UserI/Os
GCLK
Input
GCLK2
Input
MD0～3
FWP
50pin
JTAG 10P
6
JTAG
6
POWER
3.3V
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝﾓｰﾄﾞ切替
core
I/O
LT1086
4
2
RESET
VCC
5
V
6
7
Ｉ／Ｏ
UserI/O
PB8/IRQ6/A20/nWAIT
ＦＰＧＡ
PB9/IRQ7/A21/ADTRG
CN3
6.144MHz
3.3V
2pin
4
uPC2925
2.5V
ＳＦ－７０４４Ｆ
２．機能説明
２．１
設定
本ボードは、使用用途に応じてさまざまな設定の変更が行えます。お客様の用途に合わせて最適な設定にしてください。な
お、設定を変更する際には必ず電源を落としてからおこなってください。
図２－１
１）ＲＳ２３２
基板ＪＰ配置図
Ｉ／Ｆの使用の選択
本ボードにはＲＳ２３２ドライバとＤ－ＳＵＢコネクタが搭載されており、ＲＳ２３２ Ｉ／Ｆが直結可能となっています。
ＲＳ２３２ドライバにはＳＣＩ１（ＴｘＤ１、ＲｘＤ１）が接続されていますが、他の目的で使用する場合には切り離すこ
とが可能です。
ＪＰ１設定
短絡
：
未短絡 ：
注意
ＲＳ２３２ドライバを使用する（出荷時設定）
ＲＳ２３２ドライバを使用しない
内蔵フラッシュＲＯＭへのブート書き込みには、ＳＣＩ１を使用する必要があります。
5
ＳＦ－７０４４Ｆ
２）モニタＬＥＤの使用の選択
本ボードには、簡易テスト用にモニタＬＥＤ（ＬＤ１：緑）が実装されています。
ポートはＰＥ１５を使用していますが、使用しない場合には切り離すことが可能です。
ＲＪ１設定
短絡
：
未短絡 ：
モニタＬＥＤを使用する（出荷時設定）
モニタＬＥＤを使用しない
VCC
ドライバ
PE15
RJ1
PE15 H: 点灯
L: 消灯
SH7044F CPU
図２－２
LD1
モニタＬＥＤの接続
３）ＳＲＡＭの使用の選択
本ボードには５１２Ｋ×８ｂｉｔ×２個のＳＲＡＭが実装されています。
ＳＲＡＭのチップセレクトにはＣＳ１が接続されていますが、ＣＳ１空間を他の目的で使用する場合には切り離すことが可
能です。
ＲＪ２設定
短絡
：
未短絡 ：
ＳＲＡＭ（ＣＳ１）を使用する（出荷時設定）
ＳＲＡＭ（ＣＳ１）を使用しない
6
ＳＦ－７０４４Ｆ
４）ＣＰＵ－ＦＰＧＡ間接続信号の使用の選択（ＩＮＩＴ＿ＤＯＮＥ信号）
本ボードではＦＰＧＡのＩＮＩＴ＿ＤＯＮＥ信号がＣＰＵのポートに接続されています。
ポートはＰＥ７を使用していますが、使用しない場合には切り離すことが可能です。
ＲＪ６設定
短絡
：
未短絡 ：
備考
ＩＮＩＴ＿ＤＯＮＥ信号を使用する（出荷時設定）
ＩＮＩＴ＿ＤＯＮＥ信号を使用しない
ＦＰＧＡのＩＮＩＴ＿ＤＯＮＥ信号はコンフィギュレーション完了後にＦＰＧＡがイニシャライ
ズ動作中であることを示す信号です。
５）ＣＰＵ－ＦＰＧＡ間接続信号の使用の選択（ＩＲＱ７）
本ボードではＦＰＧＡのユーザＩ／Ｏ信号（１８ピン）がＣＰＵのＩＲＱ７（ＰＢ７）に接続されています。
使用しない場合には切り離すことが可能です。
ＲＪ７設定
短絡
：
未短絡 ：
ＩＲＱ７をＦＰＧＡ間接続で使用する（出荷時設定）
ＩＲＱ７をＦＰＧＡ間接続で使用しない
６）ＣＰＵ－ＦＰＧＡ間接続信号の使用の選択（ＷＡＩＴ）
本ボードではＦＰＧＡのユーザＩ／Ｏ信号（１９ピン）がＣＰＵのＷＡＩＴ（ＰＢ８）に接続されています。
使用しない場合には切り離すことが可能です。
ＲＪ８設定
短絡
：
未短絡 ：
ＷＡＩＴをＦＰＧＡ間接続で使用する（出荷時設定）
ＷＡＩＴをＦＰＧＡ間接続で使用しない
7
ＳＦ－７０４４Ｆ
７）ＷＡＩＴ信号プルアップ使用の選択
ＦＰＧＡのユーザＩ／Ｏ信号（１９ピン）をＣＰＵのＷＡＩＴ（ＰＢ８）に接続して使用する時に、この信号線はプルアッ
プ処理されています。プルアップが不要な場合には切り離すことが可能です。
ＲＪ９設定
短絡
：
未短絡 ：
８）ＲＳ２３２
ＦＰＧＡ間接続されたＷＡＩＴをプルアップする（出荷時設定）
ＦＰＧＡ間接続されたＷＡＩＴをプルアップしない
Ｉ／ＦのＲＴＳとＣＴＳの短絡
ＳＨ７０４４ＦのＳＣＩにはフロー制御用のＲＴＳ／ＣＴＳ端子はありません。しかし、接続する相手機器にはＲＴＳとＣ
ＴＳを必要とするものがあります。それらの機器と通信をおこなうために、相手機器のＲＴＳとＣＴＳをボード内で短絡す
ることができます。
ＲＪ１０設定
短絡
：
未短絡 ：
ＲＴＳとＣＴＳを短絡する。（出荷時設定）
ＲＴＳとＣＴＳを短絡しない。
本処理は簡易的なものでフロー制御を実現するものではありません。したがって、接続する機器
によってデータオーバーフロー等が発生する場合があります。
９）ボード供給電源の選択
本ボードでは、５Ｖからボード上のレギュレータで３．３Ｖを生成していますが、外部から直接３．３Ｖの電源を供給する
ことも可能です。５Ｖを供給する場合にはＣＮ５から、３．３ＶはＣＮ１もしくはＣＮ４から供給します。
ＲＪ１１設定
短絡
：
未短絡 ：
注意
５Ｖを供給（レギュレータを使用）する。（出荷時設定）
３．３Ｖを供給する
各電源は必ず所定のコネクタより供給してください。
8
ＳＦ－７０４４Ｆ
１０）ＣＰＵ動作モードの設定
Ｓ１出荷時設定
ＣＰＵモード：ユーザプログラムモード（Ｆ２）
ON
ＣＬＫモード：クロックモード２（×４）
１
注意
２
３
４
５
６
動作モードの切り替えは必ず電源を切った状態で行ってください。
スイッチの各ビットはＣＰＵの以下の端子と接続されており、ＯＦＦで”１”、ＯＮで”０”となります。
Ｓ１
１
２
３
４
５
６
端子名
－
ＦＷＰ
ＭＤ３
ＭＤ２
ＭＤ１
ＭＤ０
出荷時設定
ＯＮ
ＯＮ
ＯＦＦ
ＯＮ
ＯＦＦ
ＯＮ
注意
Ｓ１－１はＯＦＦに設定しないで下さい。
①ＣＰＵ動作モードの選択
ＳＨ７０４４Ｆにはさまざまな動作モードがあります。本ボードでは以下のモード設定が可能です。
ＭＯＤＥ
Ｓ１設定
６
モード名
内蔵
ＲＯＭ
ＣＳ０バス幅
２
５
０
OFF
ON
ON
ＭＣＵ拡張モード０
無効
8
１
OFF
ON
OFF
ＭＣＵ拡張モード１
無効
16
２
OFF
OFF
ON
ＭＣＵ拡張モード２
有効
8/16/32
３
OFF
OFF
OFF
シングルチップモード
有効
－
Ｆ０
ON
ON
ON
ブートモード
有効
8/16/32
Ｆ１
ON
ON
OFF
ブートモード
(シングルチップ）
有効
－
Ｆ２
ON
OFF
ON
ユーザプログラムモード
有効
8/16/32
OFF
ユーザプログラムモード
(シングルチップ）
有効
－
Ｆ３
ON
OFF
上記以外
注意
設定しないでください。
動作モードの変更は、各ジャンパ設定と周辺インターフェースの接続をよく確認のうえ
おこなってください。
9
ＳＦ－７０４４Ｆ
②クロックモードの選択
ＳＨ７０４４Ｆはクロック逓倍用ＰＬＬ回路を内蔵しており、以下のクロックモードが設定可能です。
Ｓ１設定
ＭＯＤＥ
動作クロック
３
４
０
ON
ON
×１
１
ON
OFF
×２
２
OFF
ON
×４
３
OFF
OFF
－
注意
ＭＯＤＥ３には設定しないで下さい。
１１）ＦＰＧＡコンフィギュレーションモードの設定
ＳＷ２出荷時設定
ＣＰＵモード
JTAG
注意
CPU
動作モードの切り替えは必ず電源を切った状態で行ってください。
ＣＰＵ
ＣＰＵからプログラムによるコンフィギュレーション
ＪＴＡＧ
ＦＰＧＡのＪＴＡＧ端子からのコンフィギュレーション
10
ＳＦ－７０４４Ｆ
２．２
メモリバックアップ
本ボ－ド上のＲＡＭは外部にバックアップ電源を接続することによりバックアップが可能です。
ＢＡＴＴ端子（ＣＮ１ ６４Ｐ）にバックアップ電源を接続してください。
なお、リチウムイオン電池等の２次電池を使用される場合には、別途充電回路が必要となります。
CN1
２．４Ｖ≦ＢＡＴＴ≦３．３Ｖ
64
ＢＡＴＴ
リチウム電池等
ＧＮＤ
50
ＳＦ－７０４４Ｆ
図２－３
注意
メモリバックアップ接続
本ボードで採用している高速ＳＲＡＭ（１個当たり）は、バックアップ電流にｔｙｐ１ｕＡ／ｍａｘ４０ｕＡ
が必要です。
２．３
リセット
本ボ－ドのリセット動作には以下の３つがあります。
１）電源投入時及び電圧降下時のリセット動作
５Ｖ供給時に約４．３Ｖ～４．７Ｖ（標準４．５Ｖ）でシステムリセットされます。
ｎＲＥＳＥＴ端子は専用ＩＣ(PST592CM（ミツミ製））により、約 100ms 間の LOW パルスが出力されます。
ＣＰＵはパワーオンリセット例外処理を開始します。
【電源投入時】
【電圧下降時】
4.7V
4.3V
4.7V
4.3V
100ms
リセット開始
リセット解除
ＣＨ１：ＶＣＣ（＋５Ｖ）
ＣＨ１：ＶＣＣ（＋５Ｖ）
ＣＨ２：ｎＲＥＳＥＴ（ＩＣ５ １ｐｉｎ）
ＣＨ２：ｎＲＥＳＥＴ（ＩＣ５ １ｐｉｎ）
11
ＳＦ－７０４４Ｆ
２）リセットＳＷによるリセット動作
リセットＳＷを押すことにより強制的にシステムリセットされます。こちらも専用ＩＣにより、約 100ms 間の LOW パルスが
出力されます。ＣＰＵは、パワーオンリセット例外処理を開始します。
【リセットＳＷによるｎＲＥＳＥＴ】
リセット解除
PUSH
100ms
ＣＨ１：リセットＳＷ（ＩＣ５ ２ｐｉｎ）
ＣＨ２：ｎＲＥＳＥＴ（ＩＣ５ １ｐｉｎ）
３）外部からの制御によるリセット
ｎＲＥＳＥＴ端子（ＣＮ１ ６１Ｐ）へ外部回路を接続することにより、外部からのリセット動作が可能となります。
（パワーオンリセット） ｎＲＥＳＥＴ信号はオープンコレクタ出力なのでワイアードＯＲ接続が可能です。
この場合は、外部の RESEＴ回路により、安定時間分の RESET パルスを保持する必要があります。
CN1
61
外部 RESET 回路
T ≧ 10ms
ｎＲＥＳＥＴ
ＧＮＤ
13,14
ＳＦ－７０４４Ｆ
図２－４
外部からのリセット接続
12
ＳＦ－７０４４Ｆ
２．４
電源構成
ＳＦ－７０４４Ｆボード上には３．３Ｖと２．５Ｖの電源レギュレータが搭載されています。
各々の電源関係を下図に示します。
CN1-1
CN4-43,44
５Ｖ（ＶＣＣ）
3.3V
ﾚｷﾞｭﾚｰﾀ
CN7
1
2.5V
ﾚｷﾞｭﾚｰﾀ
JP11
SH7044F
SRAM
232C ﾄﾞﾗｲﾊﾞ
０Ｖ（ＧＮＤ）
ＳＦ－７０４４Ｆ
ACEX(VccINT)
ACEX(VccIO)
2
図２－５
電源関係図
電源投入／切断時の各レギュレータの特性
【電源投入 ５Ｖ（CH1）－３．３Ｖ(CH2)】
【電源切断
５Ｖ（CH1）－３．３Ｖ（CH2）】
【電源投入 ５Ｖ（CH1）－２．５Ｖ(CH2)】
【電源切断
５Ｖ（CH1）－２．５Ｖ（CH2）】
13
ＳＦ－７０４４Ｆ
２．５
端子配列
本ボ－ドは外部拡張に必要な信号をＣＮ１、ＣＮ３、ＣＮ４にすべて引き出してあります。
以下に各コネクタの端子配列を示します。
ＣＮ１
ＣＰＵバスコントロール系信号端子
1
3.3V
FPGA 28pin Input/Output
2
3
FPGA 27pin Input/Output
FPGA 26pin Input/Output
4
5
FPGA 23pin Input/Output
FPGA 22pin Input/Output
6
7
FPGA 21pin Input/Output
FPGA 20pin Input/Output
8
9
FPGA 19pin Input/Output
FPGA 18pin Input/Output
10
11
FPGA 11pin Input/Output,RDYnBSY
FPGA
12
13
GND
15
D15/PD15
△☆
D14/PD14
△☆
16
17
D13/PD13
△☆
D12/PD12
△☆
18
19
D11/PD11
△☆
D10/PD10
△☆
20
21
D9/PD9
△☆
D8/PD8
△☆
22
23
D7/PD7
△☆◎
D6/PD6
△☆◎
24
25
D5/PD5
△☆◎
D4/PD4
△☆◎
26
27
D3/PD3
△☆◎
D2/PD2
△☆◎
28
29
D1/PD1
△☆◎
D0/PD0
△☆◎
30
31
VCC (5V)
33
A21/PB9/nIRQ7/nADTRG
○
A20/PB8/nIRQ6/nWAIT
○
34
35
A19/PB7/nIRQ5/nBREQ
▽○☆
A18/PB6/nIRQ4/nBACK
▽○☆
36
37
PB5/nIRQ3/nPOE3/RDWR
39
PB3/nIRQ1/nPOE1/nCASL
41
A17/PB1
○☆
A16/PB0
○☆
42
43
A15/PC15
○☆
A14/PC14
○☆
44
45
A13/PC13
○☆
A12/PC12
○☆
46
47
A11/PC11
○☆
A10/PC10
○☆
48
49
GND
51
A9/PC9
○☆
A8/PC8
○☆
52
53
A7/PC7
○☆
A6/PC6
○☆
54
55
A5/PC5
○☆
A4/PC4
○☆
56
57
A3/PC3
○☆
A2/PC2
○☆
58
59
A1/PC1
○☆
A0/PC0
○☆
60
61
nWDTOVF
63
NMI
◎
○
△
▲
▽
□
☆
7pin Input/Output,CLKUSR
GND
14
VCC (5V)
32
PB4/nIRQ2/nPOE2/nCASH
38
PB2/nIRQ0/nPOE0/nRAS
40
GND
△
nRESET
62
BATT
64
表中の記号説明
ＣＰＵとＦＰＧＡの接続に使用されている端子、下線の機能にて使用され変更不可能
ＣＰＵとＦＰＧＡの接続に使用されている端子、ＦＰＧＡの設計内容により変更可能
１０ＫΩにてプルアップされている端子
４．７ＫΩにてプルアップされている端子
１０ＫΩにてプルダウンされている端子
内蔵フラッシュの書込、リモートデバッガにて下線の機能にて使用される端子
ＳＲＡＭとの接続に使用されている端子、ＳＲＡＭを使用しない場合には変更可能
14
50
ＳＦ－７０４４Ｆ
ＣＮ３
ＦＰＧＡ
Ｉ／Ｏ端子
1
FPGA 88pin Input/Output
FPGA 87pin Input/Output
2
3
FPGA 86pin Input/Output
FPGA 83pin Input/Output
4
5
FPGA 82pin Input/Output
FPGA 81pin Input/Output
6
7
FPGA 80pin Input/Output
FPGA 79pin Input/Output
8
9
VCC (5V)
VCC (5V)
10
11
FPGA 73pin Input/Output
FPGA 78pin Input/Output
12
13
FPGA 72pin Input/Output
FPGA 70pin Input/Output
14
15
FPGA 69pin Input/Output
FPGA 68pin Input/Output
16
17
FPGA 67pin Input/Output
FPGA 65pin Input/Output
18
19
-
-
20
21
FPGA 64pin Input/Output
FPGA 63pin Input/Output
22
23
FPGA 62pin Input/Output
FPGA 60pin Input/Output
24
25
FPGA 59pin Input/Output
27
FPGA 55pin GCLK1,CKLK
29
GND
GND
30
31
FPGA 51pin Input/Output
FPGA 49pin Input/Output
32
33
FPGA 48pin Input/Output
FPGA 47pin Input/Output
34
35
FPGA 46pin Input/Output
FPGA 44pin Input/Output
36
37
FPGA 43pin Input/Output
FPGA 42pin Input/Output,LOCK
38
39
GND
GND
40
41
FPGA 41pin Input/Output
FPGA 39pin Input/Output
42
43
FPGA 38pin Input/Output
FPGA 37pin Input/Output
44
45
FPGA 36pin Input/Output
FPGA 33pin Input/Output
46
47
FPGA 32pin Input/Output
FPGA 31pin Input/Output
48
49
FPGA 30pin Input/Output
FPGA 29pin Input/Output
50
◎
○
△
▲
▽
□
☆
△
FPGA 56pin Input
△
26
FPGA 54pin Input
△
28
表中の記号説明
ＣＰＵとＦＰＧＡの接続に使用されている端子、下線の機能にて使用され変更不可能
ＣＰＵとＦＰＧＡの接続に使用されている端子、ＦＰＧＡの設計内容により変更可能
１０ＫΩにてプルアップされている端子
４．７ＫΩにてプルアップされている端子
１０ＫΩにてプルダウンされている端子
内蔵フラッシュの書込、リモートデバッガにて下線の機能にて使用される端子
ＳＲＡＭとの接続に使用されている端子、ＳＲＡＭを使用しない場合には変更可能
15
ＳＦ－７０４４Ｆ
ＣＮ４
ＣＰＵ
Ｉ／Ｏ系信号端子
1
PA15/CK
△◎
PA14/nRD
△◎☆
2
3
PA13/nWRH
△☆
PA12/nWRL
△◎☆
4
5
PA11/nCS1
△☆
PA10/nCS0
△
6
7
PA9/nIRQ3/TCLKD
△
PA8/nIRQ2/TCLKC
△
9
GND
11
PA7/nCS3/TCLKB
△◎
PA6/nCS2/TCLKA
△
12
13
PA5/nIRQ1/SCK1/nDREQ1
△
PA4/TXD1
△□
14
15
PA3/RXD1
△□
PA2/nIRQ0/SCK0/nDREQ0
△
16
17
PA1/TXD0
△
PA0/RXD0
△
18
19
GND
21
PE15/TIOC4D/DACK1/nIRQOUT
★
PE14/TIOC4C/DACK0/nAH
23
PE13/TIOC4B/nMRES
○
PE12/TIOC4A
24
25
PE11/TIOC3D
PE10/TIOC3C
26
27
PE9/TIOC3B
PE8/TIOC3A
29
PE7/TIOC2B
○
PE6/TIOC2A
31
PE5/TIOC1B
◎
-
32
33
VCC (5V)
VCC (5V)
34
35
PF7/AN7
PF6/AN6
36
37
PF5/AN5
PF4/AN4
38
39
PF3/AN3
PF2/AN2
40
41
PF1/AN1
PF0/AN0
42
43
3.3V
3.3V
44
45
PE4/TIOC1A
▲
PE3/TIOC0D/DRAK1
▲
46
47
PE2/TIOC0C/nDREQ1
▲
PE1/TIOC0B/DRAK0
▲
48
49
PE0/TIOC0A/nDREQ0
▲
-
50
51
FPGA 128pin Input/Output,DEV_OE
FPGA 124pin Input
52
53
FPGA 122pin Input/Output,DEV_CLRn
FPGA 101pin Input/Output
54
55
FPGA 100pin Input/Output
FPGA 99pin Input/Output
56
57
FPGA 98pin Input/Output
FPGA 97pin Input/Output
58
59
FPGA 96pin Input/Output
FPGA 95pin Input/Output
60
61
FPGA 92pin Input/Output
FPGA 91pin Input/Output
62
63
FPGA 90pin Input/Output
FPGA 89pin Input/Output
64
◎
○
△
▲
▽
□
☆
GND
GND
表中の記号説明
ＣＰＵとＦＰＧＡの接続に使用されている端子、下線の機能にて使用され変更不可能
ＣＰＵとＦＰＧＡの接続に使用されている端子、ＦＰＧＡの設計内容により変更可能
１０ＫΩにてプルアップされている端子
４．７ＫΩにてプルアップされている端子
１０ＫΩにてプルダウンされている端子
内蔵フラッシュの書込、リモートデバッガにて下線の機能にて使用される端子
ＳＲＡＭとの接続に使用されている端子、ＳＲＡＭを使用しない場合には変更可能
16
8
10
20
◎
22
28
◎
30
ＳＦ－７０４４Ｆ
ＣＮ２
1
TCK
2
GND
3
TDO
4
3.3V
5
TMS
6
3.3V
7
-
8
-
9
TDI
10
GND
ＣＮ５
ＦＰＧＡ ＪＴＡＧ端子
ＲＳ２３２端子
ＣＮ７
1
N.C
1
+5V
2
RXD
2
GND
3
TXD
4
N.C
5
GND
6
N.C
7
RTS
8
CTS
9
N.C
電源端子
＜推奨コネクタ＞
ＣＮ１、４：
ＣＮ３
ＣＮ５
：
：
推奨コネクタ
：ＸＧ４Ｈ－６４３１ （オムロン）
適合レセプタクル
：ＸＧ４Ｃ－６４３１ （オムロン）
推奨コネクタ
：ＸＧ４Ｈ－５０３１ （オムロン）
適合レセプタクル
：ＸＧ４Ｃ－５０３１ （オムロン）
使用コネクタ
Ｂ２Ｐ－ＳＨＦ－１ＡＡ（日圧）
適合レセプタクル
Ｈ２Ｐ－ＳＨＦ－ＡＡ （日圧）
ＣＮ１、ＣＮ３、ＣＮ４用のコネクタはＣＰＵボードオプション品（拡張コネクタセット）として取り扱いしておりま
すのでお問い合わせください。
17
ＳＦ－７０４４Ｆ
２．６
外部回路の拡張方法
外部に回路を拡張する場合には、スタッキング接続が最も一般的な方法です。
リボンケーブル等で接続する方法もありますが、長さに比例して信号が劣化しますので注意してください。
本ボードの拡張コネクタは全て２．５４ｍｍピッチで配置されているので、拡張の基板には市販のユニバーサル基板が使用で
きます。
ＳＦ－７０４４Ｆ
スタッキングコネクタ(XG4H 等）
拡張基板（ユニバーサル基板等）
18
ＳＦ－７０４４Ｆ
３．技術資料
３．１
ＣＰＵとＦＰＧＡの接続
本ボード上でのＣＰＵとＦＰＧＡの接続を下図に示します。
nCS3
UserI/O
A19-A0
UserI/O
D7-D0
UserI/O
nRD
nWRL
UserI/O
UserI/O
R
RJ
RJ
nWAIT/PB8
UserI/O
RJ
nIRQ7/PB9
UserI/O
PE13
Input
CK
GCLK2
R
PE5
PE14
PE7
PE6
R
R
RJ
nCONFIG
CONF_DONE
INIT_DONE
nSTATUS
SH7044F
ACEX1K30
RJ:半田ジャンパ
図３－１
ＣＰＵとＦＰＧＡの接続
各信号の接続用途を下表に示します。
ＣＰＵ信号名
ＦＰＧＡ信号名
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ用接続
通常動作用接続
備考
nCS3
UserI/O,nCS
○
○
ＣＳ
A19-A0
UserI/O
ー
○
アドレスバス
D7-D0
UserI/O,D7-D0
○
○
データバス
nRD
UserI/O,nRS
○
○
READ ストローブ
nWRL
UserI/O,nWS
○
○
WRITE ストローブ
nWAIT/PB8
UserI/O
ー
○
WAIT（切り離し可）
nIRQ7/PB9
UserI/O
ー
○
IRQ（切り離し可）
PE13
Input
ー
○
FPGA のリセット用
CK
GCLK2
ー
○
クロック信号
PE5
nCONFIG
○
ー
ｺﾝﾌｨｸﾞ開始指示
PE14
CONF_DONE
○
ー
ｺﾝﾌｨｸﾞ完了
PE7
INIT_DONE
○
ー
初期化完（切り離し可）
PE6
nSTATUS
○
ー
ｺﾝﾌｨｸﾞｽﾃｰﾀｽ
表３－１
各接続信号の接続種別と用途
19
ＳＦ－７０４４Ｆ
ＣＰＵとＦＰＧＡの接続は
・コンフィギュレーション用接続信号
・通常動作用接続信号
の２種類に分類されます。
１）コンフィギュレーション用接続信号
コンフィギュレーション用信号接続は、電源投入後などにＣＰＵからＦＰＧＡをコンフィギュレーションする際に使用
します。コンフィギュレーションについての詳細は「３．５ ＦＰＧＡのコンフィギュレーション」を参照下さい。
２）通常動作用接続信号
通常動作用接続信号は、ＦＰＧＡのコンフィギュレーションが完了し、コンフィギュレーションされた内容のＦＰＧＡを
ＣＰＵから動作させる際に使用します。
目的仕様により様々なＣＰＵとＦＰＧＡの接続形態が考えられますが、本ボードでは以下の特徴にてＣＰＵとＦＰＧＡが接
続されています。
・ＣＳ３エリアのアドレスＡ１９－Ａ０空間に８ビットバス接続でＦＰＧＡをマッピング
・ｎＷＡＩＴを使用したウェイト制御が可能
・ＦＰＧＡからＩＲＱ７を使用して割込指示が可能
・ＰＥ１３をリセット信号としてＦＰＧＡ全体のリセットが可能
・ＦＰＧＡの動作クロックとしてＣＫを使用
①ＣＰＵとＦＰＧＡのバス接続信号
ＦＰＧＡはＣＰＵのＣＳ３エリアのＡ１９－Ａ０空間に８ビットバス接続されています。
アドレスマッピングの詳細については「３．２ アドレスマップ」を参照下さい。
②クロック信号
ＦＰＧＡのＧＣＬＫ２端子にＣＰＵのＣＫ信号が接続されています。これによりＦＰＧＡはＣＰＵと同じシステムクロ
ックで動作します。
③リセット信号
ＦＰＧＡのＩｎｐｕｔ端子にＣＰＵのＰＥ１３端子が接続されています。
ＣＰＵのリセット解除後に、ＣＰＵからコンフィギュレーションされてＦＰＧＡは動作を開始しますので、ＣＰＵと同
等のリセットをＦＰＧＡに入力してもリセットがかかりません。このため、本信号をＦＰＧＡのリセット信号として使
用します。
コンフィギュレーション中から完了後まで、また、個別にＦＰＧＡのみをリセットしたい場合には本信号を使用してリ
セットして下さい。
20
ＳＦ－７０４４Ｆ
④ｎＷＡＩＴ信号
ＦＰＧＡのＵｓｅｒＩ／Ｏ端子がＣＰＵのｎＷＡＩＴに接続されています。これによりＣＰＵからＦＰＧＡへのアクセ
ス時にウェイト制御を行うことが可能です。また、外部接続用コネクタを使用して他のＣＳ信号をＦＰＧＡに接続する
ことで、ＦＰＧＡ内にウェイトコントロール回路を構成することも可能です。
本信号は半田ジャンパにて切り離し可能な構成になっています。ウェイト処理を必要としない場合には、ＣＰＵではＰ
Ｂ８／Ａ２０として、ＦＰＧＡではＵｓｅｒＩ／Ｏとして使用することが可能です。その際、別の半田ジャンパにてプ
ルアップ処理を解除できる構成になっていますので、必要に応じて設定して下さい。
※※
重 要 ※※
本信号は、他のＣＳエリアのウェイト制御にも使用されることを考慮して標準でプルアップ処理が施されて
います。このためＦＰＧＡから出力する信号は「ＯＰＮＤＲＮ」プリミティブを使用して下さい。
⑤ＩＲＱ信号
ＦＰＧＡのＵｓｅｒＩ／Ｏ端子がＣＰＵのＩＲＱ７に接続されています。これによりＦＰＧＡからＣＰＵへ割込処理を
発生させることが可能です。また、ＣＰＵ側で本端子をＰＢ９として使用する場合にはＣＰＵとＦＰＧＡ間のステータ
ス信号としても使用可能です。
本信号は半田ジャンパにて切り離し可能な構成になっています。ＦＰＧＡからの割込処理が必要でない場合には、ＣＰ
Ｕでは別の回路とのＩＲＱやＰＢ９／Ａ２１として、ＦＰＧＡではＵｓｅｒＩ／Ｏとして使用することが可能です。必
要に応じて設定して下さい。
⑥ＩＮＩＴ＿ＤＯＮＥ信号
ＦＰＧＡのＩＮＩＴ＿ＤＯＮＥ信号がＣＰＵのＰＥ７に３．３Ｖのプルアップを介して接続されています。本信号はＦ
ＰＧＡのコンフィギュレーションに関係する信号ですが、使用しない使い方も選択できます。未使用の場合にはＣＰＵ
とＦＰＧＡ間のステータス信号としても使用可能です。
本信号は半田ジャンパにて切り離し可能な構成になっています。必要に応じて設定して下さい。
21
ＳＦ－７０４４Ｆ
３．２
アドレスマップ
本ボードでは、ＣＳ１にＳＲＡＭ、ＣＳ３にＦＰＧＡがアサインされています。
ＣＰＵ動作モード（２、Ｆ０，Ｆ２）
００００００００Ｈ
内蔵 Flash ROM
０００３ＦＦＦＦＨ
２５６Ｋバイト
０００４００００Ｈ
予約
００１ＦＦＦＦＦＨ
００２０００００Ｈ
ユーザ開放
ＣＳ０空間
００３ＦＦＦＦＦＨ
００４０００００Ｈ
ＳＲＡＭ（16bit）
００４ＦＦＦＦＦＨ
１Ｍバイト
００５０００００Ｈ
ＳＲＡＭイメージ
ＣＳ１空間
００７ＦＦＦＦＦＨ
００８０００００Ｈ
ＣＳ２空間
ユーザ開放
００ＢＦＦＦＦＦＨ
００Ｃ０００００Ｈ
ＦＰＧＡ（8bit）
００ＣＦＦＦＦＦＨ
１Ｍバイト
００Ｄ０００００Ｈ
ＦＰＧＡイメージ
ＣＳ３空間
００ＦＦＦＦＦＦＨ
０１００００００Ｈ
注意！！
予約
ＳＨ７０４４Ｆはリセット後、A18～以降が
ポート端子となっています。
ＦＦＦＦ７ＦＦＦＨ
ＦＦＦＦ８０００Ｈ
本メモリマップどおりに動作させるためには、
周辺Ｉ／Ｏ
リセット直後に A18～A19 をアドレス端子とし
ＦＦＦＦＢＦＦＦＨ
て機能するように、ＰＦＣを初期化する必要が
予約
ＦＦＦＦＣ０００Ｈ
あります。
ＦＦＦＦＤＦＦＦＨ
ＦＦＦＦＦ０００Ｈ
ＦＦＦＦＦＦＦＦＨ
内蔵ＲＡＭ
４Ｋバイト
動作モードの設定については「２．１
１０）①ＣＰＵ動作モードの選択」を参照下さい。
22
ＳＦ－７０４４Ｆ
３．３
ウェイト設定
本ボード上のメモリアクセスのウェイト数は以下の設定を推奨します。
システムクロック周波数(CK)
メモリ種別
フラッシュＲＯＭ
内蔵ＦｌａｓｈＲＯＭ
ＳＲＡＭ
HM62V8512CLFP-5 相当品
注意
チップ
×１
×２
×４
6.144MHz
12.288MHz
24.576MHz
セレクト
-
-
-
-
０ＷＡＩＴ
０ＷＡＩＴ
１ＷＡＩＴ
ＣＳ１
内蔵フラッシュＲＯＭはＮｏ－Ｗａｉｔとなります。
ＦＰＧＡへのウェイト数はＦＰＧＡの設計状況により異なります。ご使用のデザインツールの遅延計算結果
から最適なウェイト数を設定して下さい。
23
ＳＦ－７０４４Ｆ
３．４
内蔵フラッシュＲＯＭの書き込み方法
本ボードでは２５６ＫｂｙｔｅのフラッシュＲＯＭを内蔵したＳＨ７０４４Ｆを採用しています。
内蔵フラッシュＲＯＭには添付のソフトを利用してオンボードでユーザプログラムの書き込みが可能です。
ＦｌａｓｈＷｒｉｔｅｒＥＸ
ｆｏｒ ＳＨ７０４４Ｆ使用時の
パソコン側の動作環境を以下に示します。
対応 OS
ポート
Windows98/2000/Me/XP
シリアルポート 1ch
ＦｌａｓｈＷｒｉｔｅｒＥＸ
ｆｏｒ
ＳＨ７０４４Ｆ使用時の
ボード側の動作環境を以下に示します。
CPU 動作モード
ブートモード
１）ボードの準備
① モードの設定
ＣＰＵのモードを以下の設定に合わせます。設定は電源を切った状態で行ってください。
Ｓ１
内蔵フラッシュＲＯＭ書き込み時の設定
ON
ＣＰＵモード：ブートモード（Ｆ０）
ＣＬＫモード：モード２
１
２
３
４
５
（×４）
６
２）ＰＣとＳＦ-７０４４Ｆの接続
パソコンとボードをクロスケーブルで接続します。
ＣＯＭポートに接続
ＲＳ２３２クロスケーブル
ＳＦ－７０４４Ｆ
CN5
ホストコンピュータ
機種: PC/AT 互換機
図 ３－２
FlashWriterEX 使用時の接続
24
ＳＦ－７０４４Ｆ
３）ＦｌａｓｈＷｒｉｔｅｒＥＸ
ｆｏｒ ＳＨ７０４４Ｆを使用しての書き込み
内蔵フラッシュＲＯＭの書き込みには、添付ＣＤ付属の「ＦｌａｓｈＷｒｉｔｅｒＥＸ
用可能です。手順詳細は「ＡＮ１４１
ｆｏｒ ７０４４Ｆ」が使
ボード付属ＦｌａｓｈＷｒｉｔｅｒＥＸを使った内蔵ＦＬＡＳＨＲＯＭへの
書き込み方法」をご参照下さい。
書き込み時の設定を次に示します。
設定項目
設定値
ＣＰＵ
ＳＨ７０４４Ｆ
ＣＰＵ ＦＲＱ
Ｓｅｌｅｃｔ
２４.５７６ ＭＨｚ
ｐｏｒｔ
ご使用のポート
Ｖｅｒｉｆｙ
任意
４）動作の確認
動作確認は次の手順で実行してください。
①ＣＰＵのモードを以下の設定に合わせます。
ＣＰＵ動作モードを以下の設定に合わせます。設定は電源を切った状態で行ってください。
Ｓ1 動作確認時設定
ON
ＣＰＵモード：ユーザプログラムモード（Ｆ２）
ＣＬＫモード：クロックモード２（×４）
１
２
３
４
５
６
②電源を投入すると、プログラムが動作します。
＊動作を確認する場合は、付属ＣＤ内のサンプルプログラムをダウンロードしてください。
サンプルプログラムの動作内容に関しては「ＡＮ２０１
ください。
25
サンプルプログラム解説」を参照して
ＳＦ－７０４４Ｆ
３．５
ＦＰＧＡのコンフィギュレーション
１）コンフィギュレーションとは？
ＡＣＥＸ１Ｋは、ＳＲＡＭテクノロジを使用したＦＰＧＡデバイスですので、電源が切断されるとプログラム内容は消失し
てしまいます。ＡＣＥＸをはじめとする多くのＳＲＡＭベースのＦＰＧＡでは、電源投入後にプログラム内容をＦＰＧＡに
転送することでプログラムした回路が動作します。この転送動作をコンフィギュレーションと呼びます。
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝﾃﾞﾊﾞｲｽ
EPC1441
EPC2LC20
etc
開発ﾂｰﾙ
ACEX
CPU
MAX+plusII
QuartusII
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝﾃﾞｰﾀ
PC
コンフィギュレーション
ACEX は SRAM ベースなので電源を切ると内容が失われる
図３－３
コンフィギュレーション
コンフィギュレーションにはコンフィギュレーションデバイスと呼ばれるワンタイムＲＯＭやフラッシュＲＯＭをＦＰＧＡ
に接続して、電源投入時に自動的にコンフィギュレーションを行う手法が一般的ですが、ＣＰＵなど、他のデバイスからコ
ンフィギュレーションを行うことも可能です。
ＣＰＵからコンフィギュレーションを行う場合、コンフィギュレーションデバイスのコストが削減できるほか、ＦＰＧＡの
プログラムをＣＰＵのファームウェアに吸収できるので、フィールドに出た後の変更や履歴管理が簡単になります。
本ボードでは、搭載されるＡＣＥＸ１Ｋのコンフィギュレーションとして、
・ＣＰＵからのコンフィギュレーション
→ある程度ＦＰＧＡ回路がＦＩＸした場合
・ＦＰＧＡのＪＴＡＧ端子からのコンフィギュレーション
→デバック時など頻繁にプログラム内容を変更する場合
の２種類に対応しています。
ＳＦ－７０４４Ｆ
SH7044F
ACEX
PC
J
T
A
G
SW2 にて選択
図３－４
ＳＦ－７０４４Ｆで対応しているコンフィギュレーション
これら２種類のコンフィギュレーションモードの選択は、ボード上スイッチ（ＳＷ２）にて設定します。必要に応じて使い
分けて下さい。設定について、詳しくは「２－１ １１）ＦＰＧＡコンフィギュレーションモードの設定」を参照下さい。
26
ＳＦ－７０４４Ｆ
２）ＣＰＵからのコンフィギュレーション
回路図ｿｰｽ
PC
開発ﾂｰﾙ
MAX+plusII
QuartusII
.rbf
PC
変換ﾂｰﾙ
PC
PC
C ｺﾝﾊﾟｲﾗ
F-ZTAT 書込ﾂｰﾙ
ﾙﾈｻｽﾃｸﾉﾛｼﾞ製ﾂｰﾙ
FlashWriterEX
hitachi C
gcc
rbfconv
SF-7044F
.c
.mot
+
.c
ユーザ作成 C ｿｰｽ
SH7044F
ACEX
電源投入毎に SH7044F から ACEX に作成された回路
がコンフィギュレーションされて動作する。
図３－５
ＣＰＵコンフィギュレーションの流れ
①コンフィギュレーションデータの準備
ＣＰＵからのコンフィギュレーションには、転送するＦＰＧＡのプログラム内容（コンフィギュレーションデータ）を
用意する必要があります。
開発ﾂｰﾙ
MAX+plusII
QuartusII
回路図ｿｰｽ
コンパイル
Convert
SRAM Object File
.sof
.rbf
SRAM
Object
File
Raw
Binary
File
CPU からのコンフィギュレーションに使用するコンフィギュレーションデータ
図３－６
ＦＰＧＡ開発ツールでのコンフィギュレーションデータの作成
必要なコンフィギュレーションデータは「ロウバイナリファイル（．ｒｂｆ）のＰＰＡモード」形式のファイルです。
この形式のファイルは、ＭＡＸ＋ｐｌｕｓⅡやＱｕａｒｔｕｓⅡなどの開発ツールでコンパイルしても直接生成されま
せん。コンパイラが生成する「ＳＲＡＭオブジェクトファイル（．ｓｏｆ）」を開発ツールの変換機能を使用して目的の
ファイルに変換します。
27
ＳＦ－７０４４Ｆ
・ＭＡＸ＋ｐｌｕｓⅡ篇
すでに一度コンパイルが完了してＳＲＡＭオブジェクトファイル（．ｓｏｆ）が作成されている必要があります。
プログラマを起動します。
コンバータを起動します。
変換元の．ｓｏｆファイルを選択します。
28
ＳＦ－７０４４Ｆ
出力する．ｒｂｆファイルを選択します。
ＯＫを押すと．ｒｂｆファイルが作成されます。
29
ＳＦ－７０４４Ｆ
・ＱｕａｒｔｕｓⅡ篇
すでに一度コンパイルが完了してＳＲＡＭオブジェクトファイル（．ｓｏｆ）が作成されている必要があります。
コンバータを起動します。
コンバータ上で、必要な個所に値を設定します
ＯＫを押すと．ｒｂｆファイルが作成されます。
30
ＳＦ－７０４４Ｆ
②コンフィギュレーションファイルの変換
ＭＡＸ＋ｐｌｕｓⅡやＱｕａｒｔｕｓⅡで作成したロウバイナリファイル（．ｒｂｆ）をＣソースに取り込める形式に
変換します。変換には ｒｂｆ＿ｃｏｎｖ．ｅｘｅ（添付ＣＤアーカイブファイル内 \tool に収録）を使用します。
rbf_conv.ex
e
Raw
Binary
File
fpga_dat.h
C ソースへ組み込む
変換
図３－７
fpga_dat.c
コンフィギュレーションデータＣソース作成
ｒｂｆ＿ｃｏｎｖ．ｅｘｅを実行し、ＯＰＥＮボタンを押して．ｒｂｆを開き、変換されたｆｐｇａ＿ｄａｔ．ｈ、
ｆｐｇａ＿ｄａｔ．ｃファイルの保存先を指定します。
以上で変換は完了です。
生成されたｆｐｇａ＿ｄａｔ．ｈ、ｆｐｇａ＿ｄａｔ．ｃファイルをＣソースで使用します。
③C ソースコードへの組み込み方法
ＣＰＵからのコンフィギュレーションを行うＣソースコードのサンプルを、添付ＣＤアーカイブファイル内
\sample\c_source\gcc
\sample\c_souece\hitachi
に収録してあります。
Ｃソースへの組み込みは main.c の先頭で以下のように記載します。
その他 include
コンフィギュレーション用関数の読込
#include "～"
#include "fpga_set.h"
その他 define
CPU からコンフィギュレーションを行う時は”１”
#define ～
#define FPGA_CFG
1
これによりコンフィギュレーションに必要な
・fpga_config 関数
・check_fpga_init 関数
・fpga_reset_on 関数
・fpga_reset_off 関数
が組み込まれます。
31
ＳＦ－７０４４Ｆ
各々の関数仕様は下表のとおりです。
関数名
fpga_config
引数
なし
型
short
意味
コンフィグレーションの結果
詳細
成功(fpgaTRUE)／失敗(fpgaFALSE)
FPGA のコンフィギュレーションを行ないます。
コンフィギュレーションが成功したときには、fpgaTRUE を、失敗したときには fpgaFALSE を返し
ます
戻り値
機能説明
関数名
check_fpga_init
引数
なし
型
short
意味
FPGA のイニシャライズ終了の判定結果（CONF_DONE、INIT_DONE の状態）
詳細
終了(fpgaTRUE)／イニシャライズ中(fpgaFALSE)
FPGA のイニシャライズ終了の確認を行ないます。
CONF_DONE、INIT_DONE が共にアクティブになっているときは終了と判定し fpgaTRUE をそれ以外
は、終了していないと判定し fpgaFALSE を返します。
戻り値
機能説明
関数名
fpga_reset_on
引数
戻り値
機能説明
なし
なし
FP_RST をアクティブにします。
関数名
fpga_reset_off
引数
戻り値
機能説明
なし
なし
FP_RST をインアクティブにします。
※fpgaTRUE = 1、fpgaFALSE = 0 と fpga_set.h 内で宣言しています。
各関数の呼び出しはＣＰＵ内ペリフェラルの初期化後に行います。
詳しくは main.c を参考にして下さい
/*FPGA のコンフィギュレーション*/
fpga_reset_on();
/*FPGA リセット信号*/
#if (FPGA_CFG == 1)
/*FPGA コンフィグレーション*/
fpga_flag = fpgaFALSE;
while(fpga_flag == fpgaFALSE)
{
fpga_flag = fpga_config();
}
#endif
/*FPGA 初期化終了*/
fpga_flag = fpgaFALSE;
while(fpga_flag == fpgaFALSE)
{
fpga_flag = check_fpga_init();
}
fpga_reset_off();
/*FPAG リセット解除*/
32
ＳＦ－７０４４Ｆ
④動作の確認
出来上がったプログラムをＦｌａｓｈＷｒｉｔｅｒＥＸで内蔵フラッシュＲＯＭに転送します。内蔵フラッシュＲＯＭ
へのプログラムの転送は「３．４ 内蔵フラッシュＲＯＭの書き込み方法」を参照ください。
ＣＯＭポートに接続
ＲＳ２３２クロスケーブル
ＳＦ－７０４４Ｆ
CN5
ホストコンピュータ
機種: PC/AT 互換機
図３－８
FlashWriterEX 使用時の接続
ボード上のＳＷ２がＣＰＵ側にあることを確認します。
電源を投入することでＦＰＧＡがコンフィギュレーションされ動作を開始します。
ボード上のＬＤ３はＡＣＥＸ１ＫのＣＯＮＦ＿ＤＯＮＥ信号から駆動されているＬＥＤで、ＣＯＮＦ＿ＤＯＮＥがアク
ティブ（コンフィギュレーション完了）でＬＥＤが点灯します。
ＬＤ３が点灯しない場合には、コンフィギュレーションが完了していませんので、再度①～③の作業を正しく行ってい
るか確認して下さい。
ＳＷ２：コンフィギュレーションモード切替ＳＷ
ＬＤ３：コンフィギュレーション完了で点灯
33
ＳＦ－７０４４Ｆ
下図に電源投入からコンフィギュレーション完了までのＳＦ－７０４４Ｆのタイミングチャートを示します。
電源投入
CPU動作開始
VCC
nRESET
初期化処理
ﾎﾞｰﾄﾞﾘｾｯﾄ中
約100ms
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ処理
通常動作
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ開始
ｲﾆｼｬﾙ完了待ち
CPU :PE5
FPGA:nCONFIG
CPU :PE6
FPGA:nSTATUS
了解
CPU :nCS3
FPGA:nCS/U-IO
CPU :nWRL
FPGA:nWS/U-IO
BYTE0書込
BYTE1書込
BYTEn書込
BYTE0
BYTE1
BYTEn
CPU :nRD
FPGA:nRS/U-IO
CPU :D7-0
FPGA:DATA7-0/U-IO
*1
BYTE0書込完了
BYTE1書込完了
BYTEn書込完了
CPU :PE14
FPGA:CONF_DONE
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ完了
CPU :PE7
FPGA:INIT_DONE
FPGAﾘｾｯﾄ解除
ｲﾆｼｬﾗｲｽﾞ完了
CPU :PE13
FPGA:U-I(FP_RST)
①
②
③④⑤ ⑥
⑦
⑧⑨
⑩⑪
①電源投入、リセットＩＣによるリセット開始
②リセットＩＣによるリセット開放、初期化プログラム動作開始
③コンフィギュレーション開始に備え、一度ＰＥ５（ｎＣＯＮＦＩＧ）をインアクィブにする。同時に、イニシャ
ライズ完了直後からＦＰＧＡ内部回路をリセットするためにＰＥ１３（ＦＰ＿ＲＳＴ）をアクティブにする。
④ＰＥ５（ｎＣＯＮＦＩＧ）をアクティブにしてＦＰＧＡをコンフィギュレーション待ち状態にした後、インアク
ティブにしてコンフィギュレーション開始を指示する。
⑤ＦＰＧＡはコンフィギュレーション開始了解であることをＰＥ６（ｎＳＴＡＴＵＳ）をインアクティブにしてＣ
ＰＵに応答する。
⑥ＣＰＵがコンフィギュレーションデータＢＹＴＥ０を書き込む。
⑦ＦＰＧＡは書き込みデータにパリティエラーを検出するとＰＥ６（ｎＳＴＡＴＵＳ）をアクティブにしてエラー
を報告する。ＣＰＵは書込み後、ＰＥ６（ｎＳＴＡＴＵＳ）をチェックする。
以降、ＣＰＵはコンフィギュレーション完了を示すＰＥ１４（ＣＯＮＦ＿ＤＯＮＥ）がアクティブになるまで⑥
と⑦を繰り返し、次々とコンフィギュレーションデータを書き込む。
⑧ＦＰＧＡはコンフィギュレーションデータを全て受け取るとＰＥ１４（ＣＯＮＦ＿ＤＯＮＥ）をアクティブにし
て、ＣＰＵにコンフィギュレーション完了を報告し、ＦＰＧＡのイニシャライズに移る。
⑨ＣＰＵはＰＥ１４（ＣＯＮＦ＿ＤＯＮＥ）アクティブを検出して、次にイニシャライズ完了を待つ
⑩ＦＰＧＡはイニシャライズを完了するとＰＥ７（ＩＮＩＴ＿ＤＯＮＥ）をアクティブにしてＣＰＵにイニシャラ
イズ完了を報告する。
⑪ＣＰＵはＰＥ７（ＩＮＩＴ＿ＣＯＮＥ）アクティブを検出して、次にＦＰＧＡ内部回路のリセットを解除するた
めにＰＥ１３（ＦＰ＿ＲＳＴ）をインアクティブにする。
コンフィギュレーション中のＡＣＥＸデバイスのタイミング特性は、ＡＬＴＥＲＡ発行の資料を参照下さい。
Application Note 116「Configuring SRAM-Based LUT Devices」
34
ＳＦ－７０４４Ｆ
⑤ＣＰＵコンフィギュレーション時の注意事項
・コンフィギュレーション中のウェイト数の設定
コンフィギュレーション中のＣＳ３エリアへのウェイト数は５に設定されています。
これは、ＡＣＥＸデバイスのデータシートから、コンフィギュレーションデータ書き込み時のライトパルス幅は、最小
で２００ｎｓと規定されているためで、出荷時の動作クロックが２４．５７６ＭＨｚであることから設定されています。
２４．５７６ＭＨｚ動作にてノーウェイト時のＷＲｘの幅は４０．７ｎｓとなり、データシートの値を満足しません。
２４．５７６ＭＨｚ動作時の１サイクルタイムは４０．７ｎｓですので、５ウェイトして
４０．７ｎｓ＋４０．７ｎｓ×５＝２４４．２ｎｓ
のライトパルス幅を得ています。
なお、コンフィギュレーション完了時にＣＳ３エリアのウェイト数は０に設定しています。以降のウェイト数は必要に
応じて設定して下さい。
また、動作クロックの倍率を変更した場合にはデータシートを満足する値にウェイト数を設定して下さい。
ＳＨ７０４４Ｆのタイミング特性は、株式会社ルネサステクノロジ発行のデータシートを参照下さい。
ADJ-602-128D「SH7040 シリーズ ハードウェアマニュアル」
・ＩＮＩＴ＿ＤＯＮＥについて
ＩＮＩＴ＿ＤＯＮＥ信号はＡＣＥＸデバイスがコンフィギュレーションを完了して、デバイス内のフリップフロップ等
を初期化していることを示す信号です。
本ボード上ではＡＣＥＸデバイスが動作を開始するタイミングの検出用として、標準でこの信号を使用する構成になっ
ています。このため、ＡＬＴＥＲＡ開発ツールでは「ＩＮＩＴ＿ＤＯＮＥを使用する」設定にてコンパイルして下さい。
また、ＩＮＩＴ＿ＤＯＮＥ信号はＣＰＵのＰＥ７端子に接続されていますが、他の目的で使用される場合には切り離し
可能な構成になっています。切り離して使用される場合には、コンフィギュレーション用関数のソースコードにて、
ＩＮＩＴ＿ＤＯＮＥ信号をチェックしないように変更する必要があります。
切り離し可能
SH7044F
ACEX
3.3V
R
PE7
INIT_DONE
RJ6
図３－９
ＩＮＩＴ＿ＤＯＮＥ信号の接続
35
ＳＦ－７０４４Ｆ
３）ＦＰＧＡのＪＴＡＧ端子からのコンフィギュレーション
PC
開発ツールから ACEX に作成された回路を
コンフィギュレーションして動作する。
電源投入毎にコンフィギュレーションの必要
があるが、デバック中など頻繁に回路変更
が必要な時には有効な手段。
開発ﾂｰﾙ
MAX+plusII
QuartusII
回路図ｿｰｽ
.sof
SF-7044F
ユーザ作成 C ｿｰｽ
.c
.mot
SH7044F
PC
PC
C ｺﾝﾊﾟｲﾗ
F-ZTAT 書込ﾂｰﾙ
ﾙﾈｻｽﾃｸﾉﾛｼﾞ製ﾂｰﾙ
FlashWriterEX
hitachi C
gcc
図３－１０
ACEX
ＪＴＡＧコンフィギュレーションの流れ
①ダウンロードケーブルの準備
ボード上のＣＮ２にＡＣＥＸ１ＫのＪＴＡＧ端子が配線されています。
この端子を使って下図の構成でＰＣから直接コンフィギュレーションが可能です。
パラレルポートに接続
EZ-DLPG 付属のケーブル
ＳＦ－７０４４Ｆ
EZ-DLPG
CN2
ホストコンピュータ
ALTERA ByteBlasterMV でも可
機種: PC/AT 互換機
ＯＳ: WINDOWS95/98/NT4.0/2000
図３－１０
FPGA JTAG 端子からのコンフィギュレーション構成図
ＰＣのパラレルポートとＳＦ－７０４４Ｆの接続には弊社製品「ＥＺ－ＤＬＰＧ」か、ＡＬＴＥＲＡ製ダウンロードケ
ーブル（ＢｙｔｅＢｌａｓｔｅｒＭＶ）が必要です。
36
ＳＦ－７０４４Ｆ
②コンフィギュレーションデータの準備
ＪＴＡＧ端子からのコンフィギュレーションには、転送するＦＰＧＡのプログラム内容（コンフィギュレーションデー
タ）を用意する必要があります。
開発ﾂｰﾙ
MAX+plusII
QuartusII
回路図ｿｰｽ
コンパイル
.sof
SRAM
Object
File
JTAG からのコンフィギュレーションに使用するコンフィギュレーションデータ
図３－１１
ＦＰＧＡ開発ツールでのコンフィギュレーションデータの作成
コンフィギュレーションデータは「ＳＲＡＭオブジェクトファイル（．ｓｏｆ）
」形式のファイルです。
この形式のファイルは、ＭＡＸ＋ｐｌｕｓⅡやＱｕａｒｔｕｓⅡなどの開発ツールでコンパイルを行うと標準で生成さ
れるファイルです。コンフィギュレーションを行う前には、必ず開発ツールでコンパイル作業を行って下さい。
③ソースコードの変更
ＪＴＡＧからのコンフィギュレーションはＣＰＵとは無関係に行われますので、基本的にはＣソースコードの変更は必
要ありません。
ただし、本ボード上で動作する多くのアプリケーションはＦＰＧＡが動作することを前提に組まれると思いますので、
コンフィギュレーションされていない状態では正しい動作を期待できません。このような場合にはコンフィギュレーシ
ョン完了まで動作を止めるようにソースコードを変更する必要があります。
ソースコードの変更については、
「３．５ （２）③C ソースコードへの組み込み方法」で述べている方法と同じですが、
ＪＴＡＧ端子からのコンフィギュレーションの場合には、ソースコード内 #define FPGA_CFG を ”０”に変更してコン
パイルして下さい。
main.c
#include "～"
#include "fpga_set.h"
#define ～
#define FPGA_CFG
ＪＴＡＧからコンフィギュレーションを行う時は”０”
0
このように記載することで、ＣＰＵからのコンフィギュレーションは行われず、ＪＴＡＧコンフィギュレーション完了
を待つように動作します。
コンパイルが完了したプログラムはＦｌａｓｈＷｒｉｔｅｒＥＸで内蔵フラッシュＲＯＭに転送します。
37
ＳＦ－７０４４Ｆ
④ＪＴＡＧコンフィギュレーションの実行
コンフィギュレーションを行うにはＭＡＸ＋ｐｌｕｓⅡやＱｕａｒｔｕｓⅡなどの開発ツールのプログラマ機能を使用
します。
ＰＣ上でこれら開発ツールを起動して下さい。以降はＭＡＸ＋ｐｌｕｓⅡを例に説明します。
Select Programming File で目的のＳＲＡＭオブジェクトファイル（．ｓｏｆ）を読み込みます。
ボード上ＳＷ２がＪＴＡＧ側にあることを確認して、電源を投入します。
Ｃｏｎｆｉｇｕｒｅボタンを押すことでコンフィギュレーションを開始します。
転送が完了すると、転送成功のダイアログが表示されます。この時ボード上ＬＤ３は、コンフィギュレーションが完了
したことで点灯しますので、このＬＥＤでも転送完了の確認が可能です。
失敗のダイアログが表示される場合にはＰＣと本ボードの接続を再度確認して下さい。
38
ＳＦ－７０４４Ｆ
⑤ＪＴＡＧコンフィギュレーションについての注意事項
ＪＴＡＧからのコンフィギュレーションは以下の方法で実現しています。
ボード上ＳＷ２の選択をＪＴＡＧ側にした場合には、ＣＰＵからＦＰＧＡへのＰＥ５（ｎＣＯＮＦＩＧ）信号が切り離
されｎＣＯＮＦＩＧは３．３Ｖにプルアップされます。これにより、ＣＰＵからのコンフィギュレーション開始指示は
ＦＰＧＡでは無視され、ｎＳＴＡＴＵＳもインアクティブの状態を保ちます。
注）ＪＴＡＧからのコンフィギュレーションにはｎＣＯＮＦＩＧの信号は使用されません。
「③ソースコードの変更」で記載した「#define FPGA_CFG を ”０”に変更」しないで組み込んだソースコードでは、
ＪＴＡＧコンフィギュレーションは正常に動作しません。
#define FPGA_CFG が ”１”の場合には、ＣＰＵからのコンフィギュレーションを実行するために、ｎＣＯＮＦＩＧに
よるコンフィギュレーション開始指示を出した後にＦＰＧＡからのｎＳＴＡＴＵＳ待ちになるからです。
ＪＴＡＧからのコンフィギュレーションでは前述したように、ｎＳＴＡＴＵＳはインアクティブになったままですので、
その後の処理に進みません。
#define FPGA_CFG を ”０”にすることで、ＣＰＵからのコンフィギュレーションを含めたこれら処理は行われません。
以上のことから、ＪＴＡＧからのコンフィギュレーション時には、必ず「#define FPGA_CFG を ”０”に変更」してソ
ースコードの組み込みをして下さい。
ＡＣＥＸデバイスのＪＴＡＧコンフィギュレーション動作に関しては、ＡＬＴＥＲＡ発行の資料を参照下さい。
Application Note 116「Configuring SRAM-Based LUT Devices」
39
ＳＦ－７０４４Ｆ
３．６
ＳＦ－７０４４上のＡＣＥＸデザインについて
１）入出力信号
ボードに搭載されているＡＣＥＸデバイスの入出力端子のうち何本かは、すでにＣＰＵとのバス接続やコンフィギュレーシ
ョン用の接続として、あらかじめ使用されています。下表にそれら信号を示します。
CPU 信号名
nCS3
A19
A18
A17
A16
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
D0
nRD
nWRL
nWAIT/PB8
nIRQ7/PB9
PE13
CK
PE5
PE14
PE7
PE8
-
FPGA 信号名
UserI/O,nCS
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O
UserI/O,D7
UserI/O,D6
UserI/O,D5
UserI/O,D4
UserI/O,D3
UserI/O,D2
UserI/O,D1
UserI/O
D0
UserI/O,nRS
UserI/O,nWS
UserI/O
UserI/O
Input
GCLK2
nCONFIG
CONF_DONE
INIT_DONE
nSTATUS
CS
pin no.
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ用
バス接続用
備考
144
17
13
12
10
9
8
140
138
137
136
135
133
132
131
130
121
120
119
118
117
116
114
113
112
111
110
109
102
108
141
142
19
18
126
125
74
2
14
35
143
○
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
ー
○
○
○
○
○
○
○
ー
○
○
○
ー
ー
ー
ー
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
○
ー
○
○
○
○
○
○
ー
ー
ー
ー
○
ＣＳ信号（負論理）
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
アドレスバス
データバス
データバス
データバス
データバス
データバス
データバス
データバス
データバス（バス接続用）
データバス（ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ用）
READ ストローブ
WRITE ストローブ
WAIT（切り離し可）
IRQ（切り離し可）
FPGA のリセット用
クロック信号
ｺﾝﾌｨｸﾞ開始指示
ｺﾝﾌｨｸﾞ完了
初期化完（切り離し可）
ｺﾝﾌｨｸﾞｽﾃｰﾀｽ
ＣＳ信号（正論理）
ＦＰＧＡとＣＰＵの接続表（詳細版）
40
ＳＦ－７０４４Ｆ
ＡＣＥＸデバイスのデザインをする際には、前表の「バス接続用」の信号についてはデザイン中で記述する必要があります。
アドレスバスなど、デザイン上で必要のない信号があった場合にも、それら信号は「入力ピン」として記述して下さい。こ
れは「３．６ ４）未使用ピンの処理方法」にも記載されていますが、ＡＣＥＸデバイスでは、記述のないユーザＩ／Ｏ端
子は「不定値が”出力”されてしまう」ためです。
衝突
ACEX
出力
"X"出力
後で使用するために先に接続のみ行った配線等
図３－１２
デザイン上まだ記述を行っ
ていないため、未定義ピンに
なっている
未定義ピンの信号衝突の例
バス接続用の信号はＣＰＵも使用していますので、不定値が出力された場合にはＣＰＵの出力と信号が衝突します。入力ピ
ンとして定義することで、定義されたピンは”Ｈｉ－Ｚ”状態になりますので、衝突を避けることができます。
input プリミティブを配置して、pin name を付ける
プリミティブを左クリックして選択した後、右クリックして
メニューの中から「Assign」-「Pin/Location/Chip...」を選
択するとピン割付設定ウインドウが開き、そこでピン番号を
設定する
ピン番号と Pin Type を input に指定して ADD ボタンを押す
図３－１３
入力ピン定義方法
出力ピンとして使用することを想定して設計されているＩＲＱ７、ｎＷＡＩＴの各信号も、デザイン上使用しない場合には
入力ピンとして定義して下さい。
また、表中の”ＣＳ”信号はＣＰＵに接続されていませんが、コンフィギュレーション中にＣＳ信号（正論理）として使用
されるために、ボード上で３．３Ｖ電源に接続されています。この信号はコンフィギュレーション完了後にはユーザＩ／Ｏ
として使用できるのですが、コンフィギュレーションを行う時には必ず”１”を入力しなければいけないという制約があり
ます。このことから、本ボード上ではユーザＩ／Ｏとして開放するには適当ではない信号であると判断して３．３Ｖ（”１”
）
に常時接続されるように設計されています。このため、本信号もバス接続時には使用されませんが、不定値を出力しないよ
うに入力ピンとして定義して下さい。
これら入出力定義をあらかじめ行ってあるサンプルとして、添付ＣＤアーカイブファイル内の \samples\max2work\template
に template.gdf を収録してあります。必要に応じてテンプレートとしてご利用ください。
※※
重 要 ※※
未使用のＣＰＵとＡＣＥＸのバス接続信号、及びＡＣＥＸのＣＳ（１４３ｐｉｎ）は必ずデザインツ
ール上で入力あるいは出力ピンとして記述して下さい。
41
ＳＦ－７０４４Ｆ
２）リセット信号
ＣＰＵのリセット解除後に、ＣＰＵからコンフィギュレーションされてＡＣＥＸは動作を開始しますので、ＣＰＵと同等の
リセットをＡＣＥＸに入力してもリセットがかかりません。このため、ＡＣＥＸのリセット用信号としてＣＰＵのＰＥ１３
がＡＣＥＸのＩｎｐｕｔ専用ピン（１２６ｐｉｎ）に接続されています。
SH7044F
ACEX
リセット用信号
3.3V
D
R
PE13
Q
CLR
126pin
FP_RST
Input
図３－１４
リセット用信号の接続
付属のコンフィギュレーションを行うサンプルソースでは、コンフィギュレーション前からコンフィギュレーション完了後
しばらくの間、本信号をアクティブ（正論理）にしてコンフィギュレーション直後にＡＣＥＸがリセット状態から動作開始
するように作られています。個別にＡＣＥＸデバイス内の回路にリセットをかけたい場合には本信号を使用して下さい。
また、本信号は正論理で設計されていますので、アクティブにする際にはＰＥ１３端子を”１”にして利用して下さい。
ＭＡＸ＋ｐｌｕｓⅡなどの開発ツールにて、単ビットのフリップフロップのクリア信号は負論理になっています、デザイン
を行う際には、ＦＰ＿ＲＳＴをＮＯＴプリミティブで反転させた信号を接続してください。
このようなデザインを行っても、コンパイラで最適化されますので、ＡＣＥＸ内の配線チャネルを消費することはありませ
ん。
下のダイアログは、コンパイル結果からＮＯＴプリミティブを「Find Node in Floorplan」した結果です。ＮＯＴ回路と
ｎＦＰ＿ＲＳＴの配線は最適化されＦＰ＿ＲＳＴで置き換えられています。
42
ＳＦ－７０４４Ｆ
下図に、電源投入時・リセットＳＷを押された時、各々のＣＰＵリセット後のＦＰ＿ＲＳＴ信号の状態遷移を示します。
Power
CPU 電源リセット中
nRESET
nCONFIG
nSTATUS
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ中
CONF_DONE
INIT_DONE
FP_RST
FPGA リセット中
電源投入
CPU が PE13 を出力にして"1"をセット
CPU が PE13 に"0"をセット
この間はプルアップ抵抗にて"1"を保つ
Power
CPU リセット中
nRESET
CPU ﾘｾｯﾄで PE5 が入力ﾋﾟﾝに戻り FPGA の中身は消える
nCONFIG
nSTATUS
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ中
CONF_DONE
INIT_DONE
CPU ﾘｾｯﾄで PE13 が入力ﾋﾟﾝに戻る
FP_RST
FPGA リセット中
リセットＳＷ押す
CPU が PE13 を出力にして"1"をセット
CPU が PE13 に"0"をセット
この間はプルアップ抵抗にて"1"を保つ
図３－１５
ＣＰＵリセット後のＦＰ＿ＲＳＴピンの状態遷移
電源投入時・リセットＳＷを押された時、どちらの状態でもＣＰＵのＰＥ１３端子はＣＰＵリセットにより入力端子に定義
されます。この状態ではＦＰ＿ＲＳＴ信号上のプルアップ抵抗が働いて、ＦＰ＿ＲＳＴ信号はアクティブに保たれます。そ
の後、ＣＰＵからＰＥ１３が”１”にセットされ、コンフィギュレーション完了により”０”がセットされます。
本信号は、いずれの場合でも「ＡＣＥＸが動作できない時にアクティブになる」ことから、ＡＣＥＸの動作検出ステータス
信号としても利用可能です。
43
ＳＦ－７０４４Ｆ
３）クロックおよび内蔵ＰＬＬの使用方法
ＡＣＥＸデバイスへのグローバルクロック信号ピンはＧＣＬＫ１とＧＣＬＫ２の２本があります。
本ボードではあらかじめ、ＣＰＵのＣＫ出力をＡＣＥＸのＧＣＬＫ２ピン（１２５ｐｉｎ）に接続してあります。出荷時の
設定では２４．５７６ＭＨｚが入力されていますが、本信号はＣＰＵのクロックモードの設定により変化しますのでご注意
下さい。
3.3V
SH7044F
ACEX
R
CN3 27pin
24.576MHz
CK
GCLK2
GCLK1
外部接続端子
図３－１６
ボード上でのＧＣＬＫの接続構成
ＡＣＥＸデバイスには内蔵ＰＬＬ機能があり、ＧＣＬＫ１にてこの機能を使用することができます。
ＰＬＬはＧＣＬＫ１に入力されたクロックを×１または×２の偏倍にて出力することが可能です。ＰＬＬを利用するには、
ＭＡＸ＋ｐｌｕｓⅡ等の開発ツールにてｍｅｇａ＿ｌｐｍ内のＣＬＫＬＯＣＫ ＬＰＭを使用します。またこの時、ＰＬＬに
よる出力クロック安定のステータスとしてＬＯＣＫ（４２ｐｉｎ）が出力されます。本ボード上では、この信号は標準でＣ
ＰＵには接続されていませんので、必要あれば外部接続端子同士を結線してＣＰＵに接続してください。
偏倍率を指定（×１、×２）
入力クロック周波数を記述
＜ＣＬＫＬＯＣＫ
ＬＰＭ＞
SH7044F
Port
外部接続端子で結線
ACEX
PLL 元クロック
42pin
GCLK1
LOCK
CN3 38pin
PLL が安定したら"1"
図３－１７
ＬＯＣＫ信号の使用例
ＡＣＥＸデバイスでのＰＬＬ使用の詳細につきましては、ＡＬＴＥＲＡ発行の資料を参照下さい
Data Sheet「ACEX 1K Programmable Logic Device Family」
44
ＳＦ－７０４４Ｆ
４）未使用ピンの処理方法
ＡＣＥＸデバイスでは未使用のユーザＩ／Ｏピンは「不定値が”出力”」されます。
外部接続端子に他デバイスからの出力信号を接続して、ＡＣＥＸ内の回路ではその信号を使用しない場合には注意が必要で
す。他デバイスの出力とＡＣＥＸの不定値出力が衝突して、最悪の場合デバイス破壊を起こすことがあります。
このような場合にはＡＣＥＸ側の接続されているピンを何らかの名称を付けて「入力ピン」として定義することで、このピ
ンが”ＨｉーＺ”状態になりますので、衝突を回避できます。
※※
重 要 ※※
他デバイスからの出力信号をＡＣＥＸの未定義ユーザＩ／Ｏピンに接続した場合には
デザインツール上で入力ピンとして記述して下さい。
記述のない場合にはデバイス破壊を起こすことがあります。
・ＭＡＸ＋ｐｌｕｓⅡでの入力ピン定義方法
①回路図上に「ＩＮＰＵＴ」プリミティブを置きます
②ピン名称を変更します
ＩＮＰＵＴプリミティブを左クリックして選択し
右クリックして「Enter Pin Name」を選択
ピン名称を入力します
③ピン定義ウィンドウを開きます
ＩＮＰＵＴプリミティブを左クリックし
て選択し、右クリックして
「Assign」
「Pin/Location/Chip」を選択
45
ＳＦ－７０４４Ｆ
④定義を追加します。
ｐｉｎ番号を入力して
ＰｉｎタイプはＩｎｐｕｔを選択
Ａｄｄを押して定義を追加します
⑤ウィンドウを閉じます
定義が追加されたことを確認してＯＫを押し
ます
⑥定義が完了しました
「チップ名＠ピン番号」が追加され、定義済みのＩｎｐｕｔプリミティブであることを表します
バス等、複数のピンを一つのプリミティブで指定している場合は表示されません
46
ＳＦ－７０４４Ｆ
５）５Ｖ－ＣＭＯＳインタフェース信号への出力
ボード上でＡＣＥＸデバイスのＶｃｃＩＯ端子は３．３Ｖ電源に接続されていますが、全ての入出力信号において、
ＭｕｌｔｉＶｏｌｔ Ｉ／Ｏ機能により３．３Ｖ・５Ｖインタフェース信号を接続することが可能です。
ACEX
5V CMOS
5V TTL
3.3V TTL
3.3V CMOS
2.5V TTL
2.5V CMOS
Input
Output
5V CMOS (*)
5V TTL
3.3V TTL
3.3V CMOS
* オープンドレイン出力にて外部プルアップが必要
図３－１８
ＭｕｌｔｉＶｏｌｔＩ／Ｏ機能
しかしながら、５Ｖ－ＣＭＯＳインタフェースへの出力には注意が必要です。
データシートではＡＣＥＸの出力信号はＶｃｃＩＯまでの振幅が保証されているのみですので、接続先が５Ｖ－ＴＴＬイン
タフェースでは問題ありませんが、５Ｖ－ＣＭＯＳインタフェースではＶＩＨを満足しません。このような場合にはデザイン
ツール上でＯＰＮＤＲＮプリミティブを通して出力し、接続先で５Ｖにプルアップする必要があります。
A の波形
5V
ACEX
5V
R
OPNDRN
A
5V CMOS 可
B の波形
5V CMOS VIH
B
図３－１９
５Ｖ
5V CMOS 不可
3.3V
ＣＭＯＳへの接続方法
これにより出力がオープンドレイン出力になり、出力信号が５Ｖまでフルスイングします。ただし、端子容量を含めた配線
のＣとプルアップ抵抗のＲによりＶＩＨまでの時間が決まりますので高速な信号の伝達には向きません。
５Ｖ－ＣＯＭＳインタフェースへ高速な信号出力をしたい場合にはトレラントバッファ等を挿入する必要があります。
47
ＳＦ－７０４４Ｆ
６）ユーザＩ／Ｏピンの特性
ＡＣＥＸ内の回路デザインに直接影響はしないのですが、外部接続端子に信号を接続する上で、ＡＣＥＸのユーザＩ／Ｏピ
ンの特性を把握しておく必要があります。
・電源リセット後のユーザＩ／Ｏピン
Power
CPU 電源ﾘｾｯﾄ中
nRESET
nCONFIG
nSTATUS
CONF_DONE
ｲﾆｼｬﾗｲｽﾞ中
INIT_DONE
0 or 1
User I/O
Hi-Z
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ中
電源投入
開始
図３－２０
完了
電源リセット後のユーザＩ／Ｏピンの状態遷移
ＳＲＡＭテクノロジベースのＡＣＥＸは、電源投入時にはコンフィギュレーションデータが入っていませんので、中身は空
の状態です。空の状態のユーザＩ／Ｏピンは、
”Ｈｉ－Ｚ”状態になります。
ユーザＩ／Ｏピンは、イニシャライズ中にコンフィギュレーションされた内容に決定されますので、電源投入からコンフィ
ギュレーション完了まで”Ｈｉ－Ｚ”状態を維持します。
・リセットＳＷによるリセット後のユーザＩ／Ｏピン
Power
CPU ﾘｾｯﾄ中
nRESET
CPU ﾘｾｯﾄにより PE5 が入力端子になりﾌﾟﾙﾀﾞｳﾝにより"0"になる
nCONFIG
nCONFIG"0"に ACEX はｸﾘｱされる
nSTATUS
CONF_DONE
ACEX がｸﾘｱされることで"0"
ｲﾆｼｬﾗｲｽﾞ中
INIT_DONE
0 or 1
User I/O
Hi-Z
ﾘｾｯﾄ SW 押
図３－２１
ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ中
開始
完了
リセットＳＷによるリセット後のユーザＩ／Ｏピンの状態遷移
リセットＳＷが押されることで、ＣＰＵはリセットされます。ＣＰＵリセットによりＰＥ５は入力端子になり、プルダウン
抵抗により”０”がｎＣＯＮＦＩＧに入力されます。
ｎＣＯＮＦＩＧ”０”でＡＣＥＸは中身がクリアされ、ユーザＩ／Ｏピンは”Ｈｉ－Ｚ”状態になります。
ユーザＩ／Ｏピンは、イニシャライズ中にコンフィギュレーションされた内容に決定されますので、リセットＳＷが押され
た時からコンフィギュレーション完了まで”Ｈｉ－Ｚ”状態を維持します。
48
ＳＦ－７０４４Ｆ
前述の結果から、ＡＣＥＸのユーザＩ／Ｏピンは、ＣＰＵリセット発生からコンフィギュレーション完了まで”Ｈｉ－Ｚ”
になります。
ACEX
Hi-Z
ACEX の UserI/O ピンはコンフィギュレーシ
ョン中は必ず Hi-Z になる
図３－２２
出力先回路では Hi-Z を元に動かないように
考慮する必要がある
ＡＣＥＸ出力の接続
ＡＣＥＸに入力される信号は、Ｈｉ－Ｚへの接続になりますので問題ありませんが、出力される信号の場合には、Ｈｉ－Ｚ
からの接続になりますので注意が必要です。接続先の回路では、”Ｈｉ－Ｚ”が入力されることを考慮する必要があります。
考慮する上で、ＣＯＮＦ＿ＤＯＮＥ信号とＩＮＩＴ＿ＤＯＮＥ信号のＮＡＮＤ結果をＨｉ－ｚ出力期間として利用できます。
ＣＯＮＦ＿ＤＯＮＥ信号とＩＮＩＴ＿ＤＯＮＥ信号のＮＡＮＤ結果が”１”のタイミングは、コンフィギュレーション中で
あることを示しますので、この間はＡＣＥＸのユーザＩ／Ｏピンは”Ｈｉ-Ｚ”です。
また、ＰＥ１３のＡＣＥＸ用リセット信号がアクティブになっていることで判断することも可能です。こちらの信号の方が、
ＣＰＵリセット中からアクティブになっていますので、判断には、より適しています。
ＰＥ１３（ＦＰ＿ＲＳＴ）信号については「３．６
（２）リセット信号」を参照下さい。
注意：ＩＮＩＴ＿ＤＯＮＥ信号は立下りタイミングの詳細な規定がなされていません。よって、ＩＮＩＴ＿ＤＯＮＥ信号の
みでコンフィギュレーション中であることの判断はできませんのでご注意下さい。
49
ＳＦ－７０４４Ｆ
３．７
外形寸法
図３－２３
ＳＦ－７０４４Ｆ基板寸法
2.54
120.0
4.0
4.0
3.5φ-4
4.0
5.08
2.54 x 33 = 83.82
2.54 x 24 = 60.96
90.0
１
SH7044F
SH7144F
22.86
2.54 x 31 = 78.74
2.54
4.0
10.16
2.54
13.0
基板厚 ：
ＣＮ１，３，４の各ピン間隔は全て 2.54mm ピッチです。
３．８
回路構成
添付回路図（紙出力図面、添付ＣＤアーカイブファイル内 \回路図 に収録）
50
１．６ｍｍ
ＳＦ－７０４４Ｆ
４．製品サポートと使用上の注意
４．１
弊社ホームページのご利用について
弊社製品へのよくあるご質問及びご要望につきましては、弊社ホームページ上のＦＡＱに掲載しております。
掲載内容は随時更新されておりますので、是非ご利用ください。
また、添付プログラム等のバージョンアップについてもホームページ上より提供しております。
弊社ホームページアドレス
４．２
http://www.apnet.co.jp/index.html
製品サポートの方法
製品サポートについては、FAX もしくは E-MAIL でのみ受け付けております。
お電話でのお問い合わせは受け付けておりませんのでのでご了承ください。
製品サポート窓口
■ＦＡＸによるご連絡
■Ｅ－ＭＡＩＬによるご連絡
４．３
０５３－４０１－００３５
[email protected]
製品サポートの範囲
以下の内容に該当するお問い合わせにつきましては、サポートの対象とはなりませんのでご了承ください。
■
デバイスの使用方法、プログラミング、コンパイラの使用方法、ＲＯＭ化等の技術指導的なご質問
■
添付サンプルプログラムのコンパイル方法および動作に関する技術的なご質問
■
本製品に拡張するユーザ回路の設計方法やその動作についてのご質問。
■
本製品に添付された回路図やサンプルプログラム等の技術情報を元に作成された２次作成物についてのご質問
■
その他、製品の仕様範囲外の質問やお客様の技術によって解決されるべき問題。
デバイスに関するご質問につきましては、各メーカもしくは代理店までお問い合わせください。
デバイス情報
：
株式会社ルネサステクノロジ Web ページ
http://japan.renesas.com/
日本アルテラ株式会社 Web ページ
http://www.altera.com/
51
ＳＦ－７０４４Ｆ
４．４
使用上の注意
下記条件での本製品の動作は保証しかねますのでご了承願います。
・ボード上にユーザ側で改造を施したもの
・極端な高温・低温環境
、振動の激しい環境
・高湿度、油の多い環境
・腐食性ガス、可燃性ガス等の環境
・ノイズの多い環境
カスタム品をご希望のお客様は弊社お問い合わせ先へご相談ください。
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ＳＦ－７０４４Ｆ
改版履歴
版数
改版日
初版
2002.10.17
２版
2003.02.06
章番号
内容
１．３
電源電圧の３．０Ｖ±１０％を３．３Ｖ±５％に修正
１．４
ブロック図中のＬＴ１８０６をＬＴ１０８６に修正
３．２
ＣＳ０空間を 00200000H～に修正
３．４
図３－２ ＳＦ－７０４４Ｆ側のコネクタＣＮ４をＣＮ５に修正
３．５
図３－８ ＳＦ－７０４４Ｆ側のコネクタＣＮ４をＣＮ５に修正
３４頁のタイミングチャートと説明において FP_RST を負論理で記述していたもの
を正論理に修正
３版
2004.01.28
１．３
仕様表の電流値を記載
２．５
１５頁のＣＮ３ 端子配列の間違いを修正 19pin⇔21pin、20pin⇔22pin
３．５
３４頁のタイミングチャートを 2003.04.10 リリースのサンプルプログラムの状態
に修正
４版
５版
2009.05.27
2009.06.18
３．４
手順を修正
３．５
FlashWriter の記述を FlashWriterEX に変更
３．１
表３－１の nSTATUS の接続先の間違いを修正 PE8→PE6
53