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SoC FPGA 専用ペリフェラル 技術速報
SoC FPGA 専用ペリフェラル 技術速報 AIB-01021-1.0 技術速報 本資料では、デュアルコア ARM® Cortex™-A9 MPCore™ プロセッサによるマイクロプ ロセッサ・ユニット（MPU）を搭載した Altera® SoC FPGA をサポートする専用ペリ フェラルについて解説します。アルテラの 28nm Cyclone® V および Arria® V SoC FPGA は、SoC FPGA デザインの迅速な開発を支援するために豊富なシステム・ペリフェラ ル群を搭載しています。 ペリフェラル・システムの概要 SoC FPGA ハード・プロセッサ・システム（HPS）は、MPU サブシステムと以下の専 用システム・ペリフェラルで構成されます。 2 個の 10/100/1000 イーサネット MAC（メディア・アクセス・コントロール） 2 個の DMA（ダイレクト・メモリ・アクセス）付き USB 2.0 On-The-Go（OTG）コ ントローラ 2 個の CAN（コントローラ・エリア・ネットワーク）コントローラ マルチポート SDRAM コントローラ・サブシステム DDR2/3 LPDDR1/2 命令セット付きマイクロプログラマブル DMA コントローラ DMA および ECC（オプション）付き NAND フラッシュ・コントローラ ECC（オプション）対応 4 線式 SP（シリアル・ペリフェラル・インタフェース） NOR フラッシュ・コントローラ DMA および ECC（オプション）付き SD/SDIO/MMC フラッシュ・コントローラ 2 個の 16550 準拠 UART 4 個の 32 ビット汎用タイマ 2 個の 32 ビット・ウォッチドッグ・タイマ 4 個の I2C シリアル・ポート 2 個の SPI マスタと 2 個の SPI スレーブ ポートあたり 29 本、合計 86 本の GPIO ピンを備えた 3 個の汎用 I/O（GPIO）ポート システム・マネージャ スキャン・マネージャ 64 KB オンチップ RAM 以下のセクションでは、SoC FPGA 専用ペリフェラルについてさらに詳しく解説しま す。 101 Innovation Drive San Jose, CA 95134 www.altera.com 2011 年 10 月 © 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Altera Corporation Subscribe ページ 2 10/100/1000 EMAC 図 1 に、MPU と専用システム・ペリフェラルを含む HPS ブロック図を示します。 . 図 1. SoC FPGA 専用ペリフェラルとデバッグ・モジュール FPGA-HPS FPGA HPS-FPGA AXI コントロール ・ブロック マスタ FPGA FPGA-HPS HPS-FPGA マネージャ ブリッジ ブリッジ AXI-32 マスタ AXI-32 LW HPSFPGA ブリッジ AXI-64 AXI-32 L3インタコネクト (NIC-301) DAP AXI/Avalon-MM スレーブ AXI-32/64/128 FPGA-SDRAM マルチポート AXI スレーブ AXI-32/64/128 L4, APB-32 LW HPS-FPGA AXI MPUサブシステム AXI-64 ARM Cortex-A9 MPコア AHB-32 CPU0 ETR (Trace) SD MMC AXI-32 AHB-32 L3マスタ・ ペリフェラル ・スイッチ EMAC (2) USB OTG (2) ACP ID AXI-64 AXI-32 AXI-32 STM AXI-32 ブート AXI-64 オンチップ AXI-64 ROM AHB-32 SCU L2キャッシュ AXI-64 L3メイン・スイッチ AXI-32 ACP マッパ CPU1 SDRAM コントローラ・ サブシステム RAM AXI-32 NAND AXI-32 AXI-64 AXI-32 AXI-32 AHB-32 L3スレーブ・ペリフェラル・スイッチ AHB-32 AHB-32 DMA QSPI L4, APB-32 UART (2) Timer (4) I2C (4) ウォッチ ドッグ (2) CAN (2) GPIO (3) システム・ クロック・ リセット・ スキャン・ マネージャ マネージャ マネージャ マネージャ SPI (4) 10/100/1000 EMAC HPS ペリフェラル・セットは、標準イーサネット・リンクを介した 10/100/1000 Mbps 接続をそれぞれサポートする 2 個のイーサネット・メディア・アクセス・コントロー ラ（EMAC）を搭載しています。 SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation EMAC の特長 ページ 3 EMAC の特長 10/100/1000 Mbps MAC 管理インタフェース IEEE 802.3x フロー制御（全二重モード） 独立 MDIO ポート（EMAC あたり 1 個） バックプレッシャをサポート（半二重モード） 正常動作および転送エラーに関する包括的なス テータス・レポート さまざまな動作条件に合わせてコンフィギュレー ション可能な割り込みオプション IEEE 1588-2002および2008のPrecision Time Protocol （PTP）をサポート IEEE 802.3-az バージョン D2.0 の Energy Efficient Ethernet（EEE）をサポート フレーム単位での送受信完了割り込み制御 プリアンブルおよび SFD（Start-of-Frame Data）の 送信パスへの挿入および受信パスからの削除 送信パケットと受信パケットのステータスを別個 に応答 フレーム単位で制御可能な自動 CRC（Cyclic Redundancy Code）およびパッド生成 ハードウェア・アクセラレーション 受診フレームからの自動パッド／ CRC 除去オプ ション 標準およびジャンボ・フレーム（最大 9.6 KB）を サポートしたプログラム可能なフレーム長 IP 上での TCP、UDP（User Datagram Protocol）、ま たは ICMP（Internet Control Message Protocol）に対 する送受信チェックサム生成の負荷を軽減 その他の特長 柔軟なアドレス・フィルタリング・モードをサ ポート 物理インタフェース 業界標準ネットワーク・インタフェースには外部 イーサネット物理層（PHY）インタフェース・デ バイスが必要 バイトごとのマスクによる最適な追加 48 ビット・ デスティネーション・アドレス・フィルタ（最大 31 個） ローピンカウント PHY インタフェース専用ハード ウェア・サポート RMII（Reduced Media Independent Interface） （10/100 Mbps） RGMII（Reduced Gigabit Independent Interface） （10/100/1000 Mbps） バイトごとのマスクによる 48 ビット・ソース・ア ドレス比較チェック（最大 31 個） マルチキャストおよびユニキャスト・デスティ ネーション・アドレスに対する 256 ビット・ハッ シュ・フィルタ（オプション） すべてのマルチキャスト・アドレス・フレームの 受け渡し（オプション） ネットワーク監視のために、フィルタリングなし での全フレームの受け渡しに対してプロミスキャ ス・モードをサポート ステータス・レポートによるすべての着信パケッ ト（フィルタ済み）の受け渡し FPGA ベースの代替 PHY インタフェース・サポート GMII（Gigabit Media Independent Interface） SGMII（Serial Gigabit Media Independent Interface） MDIO（Management Data Input/Output）または I2C PHY 管理インタフェース 統合 DMA サポート ホスト・プロセッサの負荷を軽減する専用 DMA エ ンジン内蔵 バス使用率を最適化するプログラム可能なバース ト・サイズ シングル・チャネル・モード送受信エンジン データ・バッファ・サポートのためのバイト・ア ライン・アドレッシング・モード デュアル・バッファ（リング）またはリンク・リ スト（チェイン）ディスクリプタ・チェイン ディスクリプタは最大 8 KB のデータをそれぞれ転 送可能 2011 年 10 月 Altera Corporation SoC FPGA 専用ペリフェラル ページ 4 EMAC の特長 外部 PHY サポート イーサネット PHY には、イーサネット準拠データの送受信に必要な専用物理層機能 がすべて統合されます。イーサネット PHY は、専用アナログ回路と静電気放電（ESD） 保護が必要なため、FPGA SoC の外部デバイスとして実装されます。 各 HPS EMAC は、以下の PHY インタフェースをサポートする直接インタフェースを 備えています。これらのインタフェースは「ローピンカウント」です。 RMII（10/100 Mbps） RGMII（10/100/1000 Mbps） 以下の追加 PHY インタフェースは、FPGA ファブリックのリソースを使用して接続 する必要があります。 GMII SGMII GMII インタフェースは、FPGA ファブリックに配線可能です。そのため、FPGA ファ ブリック・ロジックから GMII または SGMII PHY へのインタフェースを実装できま す。あるいは、FPGA I/O ピンを介して GMII インタフェースを外部 PHY に接続する ことも可能です。 SGMII インタフェースは、サポートする PHY に対する 1.25 Gbps 双方向シリアル・リ ンクです。このインタフェースのフィジカル・コーディング・サブレイヤ（PCS）部 分については、IEEE 802.3z の仕様書に詳細に記述されています。インタフェースは ソース・シンクロナスであり、625 MHz DDR でクロックされ、4 つの差動ペア（各方 向のクロックおよびデータ）を介して動作します。インタフェース信号は、FPGA ファ ブリックを介してハード・トランシーバ・ブロックに配線します。PCS およびクロッ ク・データ・リカバリ（CDR）ロジックは FPGA ロジックによって実装し、デバイス I/O はトランシーバによって提供します。 EMAC は、PHY のコンフィギュレーションおよびステータス・モニタのためのコン トロール・インタフェースも備えています。以下の 2 種類のコントロール・インタ フェースがあります。 ステーション管理インタフェース・マルチファンクション・インタフェース・モ ジュール（MIM） I2C インタフェース MIM インタフェースは EMAC ペリフェラルの一部です。一方、I2C インタフェース は、別の HPS I2C モジュールのいずれかを使用します。インタフェースは、EMAC の 外部に対して多重化されます。 IEEE 1588 Precision Time Protocol（PTP）サポート IEEE 1588-2002 規格では、ネットワークを介して分散デバイスの正確なクロック同期 を実現する Precision Time Protocol（PTP）が定義されています。PTP は、マルチキャ スト・メッセージングをサポートしたローカル・エリア・ネットワークによって通信 するシステムに適用されます。このプロトコルを使用すれば、クロックの精度、分解 能、および安定性が異なる異種システム間の同期が可能です。PTP は、ロボットなど の通信マシン群を共通の時間基準に同期させる必要があるオートメーション・システ ムで使用されます。ネットワーク内の各ノードのクロックは、時間と共にずれる傾向 があります。センサ、アクチュエータ、その他のデバイス間の同期が失われると、分 散システム全体の機能に障害が発生する可能性があります。 SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation EMAC の特長 ページ 5 ほぼすべてのリアルタイム・オートメーション・プロトコルは、IEEE 1588 プロトコ ルに基づいています。メッセージ指向プロトコルであり、イーサネットやその他のタ イプのネットワーク・リンク（CAN バスなど）を介して動作します。PTP プロトコ ルは、システムの各種ノード間で UDP/IP メッセージを交換します。システムは、こ れらのネットワーク・メッセージとネットワーク・レイテンシを使用して、マスタ・ クロックとスレーブ・クロックの差を解決します。 一般に、PTP では 1 マイクロ秒未満の同期精度を容易に実現できます。PTP の HPS 実 装では、基準クロックが 50 MHz の場合、20 ns ステップでシステム時間が更新され、 20 ns の精度が得られます。 HPS EMAC は、最新バージョンである IEEE 1588-2008 規格で定義された追加機能と して、PTP（Peer-to-Peer）トランスペアレント・クロック（TC）メッセージをサポー トします。 IEEE 802.3az Energy Efficient Ethernet（EEE） 各 EMAC は、IEEE 802.3-az 規格バージョン D2.0 で定義された Energy Efficient Ethernet （EEE）をサポートします。EEE 機能は、GMII または RGMII PHY インタフェースを 使用して EMAC を全二重モードで動作させた場合に使用可能です。半二重モード、あ るいは RMII または SGMII PHY インタフェース使用時はサポートされません。 EEE を使用すると、EMAC を LPI（Low-Power Idle）モードで動作させることができ ます。LPI モードでは、リンク使用率が低いときに、イーサネット・リンクのいずれ かのエンド・ポイントの機能を無効にすることで消費電力を節約できます。MAC は、 LPI モードの有効化／無効化を制御し、この情報を PHY に通知します。ネゴシエー ション方法は EEE 規格で規定されています。リンク・パートナーはその方法に従っ て、特定のリンクについて EEE がサポートされるかどうかを確認し、サポートされ る場合はデバイスおよびリンクの両端に共通する一連のパラメータを選択します。 リモート FPGA アップデート イーサネットその他のソースを介したリモート FPGA アップデートが可能です。プロ セッサは、プログラム制御下で FPGA のコンフィギュレーションおよびリコンフィ ギュレーションが可能なため、任意の HPS ペリフェラル・インタフェース（イーサ ネット、USB、SPI、SD/MMC など）から FPGA コンフィギュレーション・ファイル を読み込むことができます。さらに、不揮発性アップデートをインストールために、 新規 FPGA イメージをコンフィギュレーション・フラッシュ・メモリに書き込むこと も可能です。 イーサネットを介したソフトウェア・ダウンロードおよびデバッグ ソフトウェア開発者は、いずれかのイーサネット・ポートを使用してアプリケーショ ン・ソフトウェアをデバッグしたり、新規コードをダウンロードしたりすることがで きます。これは、Linux や VxWorks® などのオペレーティング・システム（OS）上で 動作するアプリケーションと共通のソフトウェア開発フローです。ただし、OS が不 要なアプリケーション、つまりベア・メタル・アプリケーションの場合、デバッグ・ スタブ、イーサネット・スタック、OS の一部として通常含まれる機能などの追加コー ドが必要です。 2011 年 10 月 Altera Corporation SoC FPGA 専用ペリフェラル ページ 6 USB コントローラ USB コントローラ HPS ペリフェラル・セットは、2 個の独立した USB On-The-Go（OTG）コントローラ を搭載しています。各コントローラはデュアルロール・デバイス（DRD）であり、 Low-Speed（1.5 Mbps）から High-Speed（480 Mbps）までの一連のデータ・レートを 含め、USB ホストと USB デバイスの両方の機能をサポートしています（表 1 参照）。 コントローラは、USB 2.0 規格の OTG 追加仕様に完全に準拠しており、デバイス機能 とホスト機能を両方サポートするようにプログラムすることで USB プロトコル経由 でのデータ移動を実現できます。 USB OTG 2.0 コントローラの特長 OTG追加仕様リビジョン1.3およびリビジョン2.0を 含め、USB 2.0 規格に準拠 すべての USB 2.0 転送速度をサポート High-Speed（HS、480 Mbps） Full-Speed（FS、12 Mbps） Low-Speed（LS、1.5 Mbps） 、ホスト・モードで のみサポート すべての USB 転送タイプをサポート コントロール バルク アイソクロナス インタラプト 自動 ping 機能 OTG1.3 と OTG2.0 の間でソフトウェア・コンフィ ギュレーション可能な動作モードをサポート SRP（Session Request Protocol）および HNP（Host Negotiation Protocol）をサポート サスペンド、レジューム、およびリモート・ウェ イクアップをサポート 16 チャネルすべてに対する独立 DMA サポート 最大 16 個のホスト・チャネルをサポート ソフトウェア制御下での各ホスト・チャネルの 再プログラミングによって最大 4,064 個のエン ドポイントをサポート 32 個のエンドポイント（IN + OUT）をそれぞれ 備えた最大 127 個のデバイスをチャネルごとに サポート可能 最大 16 個の双方向エンドポイントをサポート（コ ントロール・エンドポイント 0 を含む） 7 個の周期デバイス IN エンドポイントをサポート 汎用ルート・ハブをサポート ハードウェア内でトランザクション・スケジュー リングを実行 外部 USB PHY サポート機能 各 OTG インスタンスに 1 つの USB ポートを接続 12 ビット SDR、 8 ビット DDR、 および Carkit をサ ポートしたオフチップ USB トランシーバへの ULPI インタフェース接続をサポート デバッグを容易にするためにベンダ固有または オプションの PHY レジスタ・アクセスをサ ポートしたソフトウェア制御アクセス OTG2.0 の ADP（Attach Detection Protocol）をサ ポート（外部 ADP コントローラが必要） 表 1. サポートされる USB 動作モードとデータ・レート 動作モード／データ・レート USB ホスト USB デバイス（スレーブ） High-Speed（HS、480 Mbps） v v Full-Speed（FS、12 Mbps） v v Low-Speed（LS、1.5 Mbps） v — 各 USB OTG コントローラは、マウス、キーボード、デジタル・カメラ、ネットワー ク・アダプタ、ハード・ディスク、汎用ハブをはじめとするあらゆるタイプの USB デバイスの接続をサポートします。USB OTG コントローラは、デュアルロール・デ バイス（DRD）であるため、複数の機能を実行します。まず、USB OTG モジュール は USB スレーブ・デバイスとして機能できます。USB スレーブ・デバイスの例とし ては、デジタル・オーディオ・プレーヤや携帯電話などが挙げられます。また、デス クトップ PC やノートブック PC の USB ポートと同様に、USB ホストとして機能する ことも可能です。 SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation CAN バス・コントローラ ページ 7 各 USB OTG コントローラは、外部 PHY デバイスを介して接続された 1 つの USB ポー トをサポートします。USB PHY は、電圧および ESD 保護が必要なため外部デバイス として実装し、12 ビット SDR、8 ビット DDR、または 3 線式 Carkit 動作を使用して、 USB 2.0 Transceiver Macrocell Interface（UTMI）Low Pin Interface（ULPI）準拠 USB ト ランシーバを介して SoC FPGA に接続します。 以下の USB PHY は、USB OTG コントローラと互換性があります。 Texas Instruments TUSB1210 NXP ISP1504 Cypress CY7C68003 SMSC USB3300 Carkit サポート Carkit（CEA-936-A）オプションを使用すると、リンクとリモート・デバイス（携帯 電話や他の RS-232 デバイスなど）が PHY を介して、mini USB コネクタを使用した UART スタイルのシグナリングによって通信することが可能です（図 2 参照） 。 . 図 2. ULPI Carkit および USB/Carkit PHY USB ケーブル ULPI USB OTG 2.0 ULPI Carkit PHY コントローラ 電話／ Carkit RXD TXD ULPI [0] - TXD ULPI [1] - RXD ULPI [3] - INT UART 電話 プロセッサ CAN バス・コントローラ HPS ペリフェラル・セットは、CAN プロトコルを使用して他の CAN コントローラと シリアル通信するために、2 個の CAN インタフェース・コントローラを搭載してい ます。CAN の 2 線式シリアル・インタフェースは、マルチマスタ通信プロトコルを 採用しており、分散リアルタイム・アプリケーションを効率的にサポートします。HPS CAN コントローラは、Bosch® から直接供給された IP から構築されています。これら のモジュールは、CAN プロトコル仕様 2.0 パート A および B に完全に準拠し、最大 1 Mbps のビット・レートをサポートします。CAN 接続を確立するには外部 CAN トラ ンシーバが必要です。 HPS CAN コントローラは、ISO 11898-1 CAN プロトコル機能をすべて処理します。 メッセージ・ハンドラは、メッセージ RAM と CAN モジュールの送受信シフト・レ ジスタ間のデータ転送を制御するほか、受信フィルタと割り込みの処理も行います。 2011 年 10 月 Altera Corporation SoC FPGA 専用ペリフェラル ページ 8 CAN バス・コントローラ CAN コントローラの特長 HPS CAN コントローラは以下の機能をサポートしています。 CAN プロトコル・バージョン 2.0 パート A および B 最大 1 Mbps のビット・レート 128 個のメッセージ・オブジェクトをサポート メッセージ・オブジェクトごとの ID マスク プログラム可能なメッセージ・オブジェクト FIFO モード セルフ・テストのためのプログラム可能なループバック・モード CAN モジュールあたり 2 本の割り込みライン ステータス割り込み メッセージ・オブジェクト割り込み オプションの自動再送（ISO11898-1、6.3.3） 相互運用性 表 2 に、HPS CAN コントローラと互換性のある主な CAN トランシーバを示します。 各トランシーバと HPS CAN ペリフェラル間の必要な接続は、3.3V CMOS 信号レベル によるシリアル送信とシリアル受信の 2 つのみです。 表 2. HPS CAN コントローラと互換性のある CAN トランシーバ ベンダ 部品番号 Infineon TLE6250GV33 Maxim MAX13041 NXP ON Semi TJA1041A TJA1043 NCV7341 SN65HVD230 SN65HVD231 Texas Instruments SN65HVD232 SN65HVD233 SN65HVD234 SN65HVD235 SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation DMA コントローラ ページ 9 DMA コントローラ HPS DMA コントローラは、独自の命令セットによるマイクロプログラマブルで、豊 富な機能と柔軟な DMA 転送タイプを提供します。この DMA は、以下のモジュール へのアクセスに使用されます。 メモリからメモリ 4 線式 SPI SPI I2C UART CAN システム・トレース・マクロセル（STM） FPGA ファブリック DMA コントローラは、EMAC、USB コントローラ、フラッシュ・メモリ・コントロー ラ（SD/SDIO/MMC および NAND）などの他の HPS ペリフェラルに内蔵された DMA コントローラから独立しています。一方、UART や 4 線式 SPI などのモジュールは DMA コントローラが内蔵をしていないため、この DMA を利用します。DMA のプロ グラム・コードはシステム・メモリに格納されますが、性能の最大化とバス・トラ フィックの最小化のために効率的な命令キャッシュ・システムを備えています。 DMA コントローラは、最大 8 個の論理チャネルをサポートし、最大 32 個のハンド シェイク・ペリフェラル要求が可能です。ペリフェラル要求インタフェースは、低速 のペリフェラルによる広帯域幅転送の速度低下を防止するために、ハードウェア・フ ロー制御を備えています。 DMA コントローラの特長 HPS DMA コントローラは以下の機能をサポートしています。 2011 年 10 月 マイクロプログラマブル転送オプション 小型命令セットによって DMA 動作を柔軟に指定可能 リンク・リスト DMA コントローラの固定機能よりも高い柔軟性 複数の転送タイプ メモリからメモリ メモリからペリフェラル ペリフェラルからメモリ スキャッタ・ギャザー 8 個の DMA チャネル それぞれ最大 8 個の未処理バス・リードおよび未処理バス・ライト・トランザク ション それぞれ最大 16 個の未処理リードおよび未処理ライト命令のスケジューリング機 能 Altera Corporation SoC FPGA 専用ペリフェラル ページ 10 GPIO ポート 11 本の割り込みライン 8 本の外部イベント用ライン（DMA チャネルあたり 1 本） 1 本の DMA スレッド・アボート用ライン シングル・ビット訂正およびダブル・ビット訂正の 2 本の MFIFO ECC ライン 最大 32 個のペリフェラル要求インタフェース セキュアおよび非セキュア転送 GPIO ポート HPS ペリフェラル・セットは GPIO ポートを搭載しています。各ポートは、ポートあ たり 29 本の GPIO ピン、合計 86 本の GPIO ピンで構成されます。86 本のピンのうち 15 本は入力専用です。GPIO ピンはシンクロナス・デバウンス回路を備えており、シ ステムをウェイクアップするための割り込みを生成できます。 シリアル通信インタフェース 専用 HPS ペリフェラル・セットは、以下の一般的なシリアル通信インタフェースを サポートしています。 2 線式インタフェース（TWI）を含む I2C SPI RS-232 UART I2C バス・コントローラ HPS は、4 個の I2C コントローラを備えており、I2C 互換の外部デバイスとのシリアル 通信を実現します。I2C コントローラは、マスタまたはスレーブ・モードで動作し、 100 Kbps と 400 Kbps の両方の転送レートをサポートします。オプションとして、I2C コントローラのうち 2 つは、EMAC へのイーサネット PHY 接続のコンフィギュレー ションに使用することも可能です。 さらに、SFP（Small Form-Factor Pluggable）イーサネット・トランシーバをサポート するために、ATMEL AT24C01A/02/04 ファミリで定義された 2 線式インタフェースを エミュレートした 2 個の追加 I2C コントローラも備えています。この 2 線式インタ フェースの最大転送レートは 100 Kbps です。 I2C バス・コントローラは、以下の機能をサポートしています。 2 種類の通信速度 標準モード（100 Kbps） 高速モード（400 Kbps） マスタまたはスレーブ I2C 動作 I2C 完全準拠ではない 2 線式インタフェース（TWI）をオプションでサポート 7 ビットまたは 10 ビット・アドレッシング 7 ビット、10 ビット共にリード／ライト複合トランザクションをサポート バルク転送モード SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation ページ 11 シリアル通信インタフェース すべてのバススピードでビットおよびバイト・ウェイトをハンドリング フィル・レベルをプログラム可能な割り込みおよび DMA 制御用データ FIFO DMA ハンドシェイク・インタフェース SPI バス・コントローラ HPS ペリフェラル・セットは、それぞれマスタまたはスレーブ・モードで動作可能な 2 個の汎用 SPI コントローラを搭載しています。これらの SPI コントローラは、13 ペー ジの「4 線式 SPI NOR フラッシュ・コントローラ」とは別のものです。SPI コントロー ラは、Motorola SPI 4 線式全二重シリアル・プロトコルに準拠しています。 HPS SPI インタフェースは、マスタ・モード動作時は最大 60 Mbps、スレーブ・モー ド動作時は最大 50 Mbps のデータ・レートをサポートします。 フレーム・データは、最大 256 個の 4 ～ 16 ビット連続フレームをそれぞれサポート する FIFO に格納されます。SPI コントローラには以下の特長があります。 高速 SPI マスタ動作 プログラム可能なシリアル受信データ・サンプル時間 プログラム可能な配線遅延コントロールによってシリアル・データ・ビット・ レートの向上を実現 シリアル・クロック・ビット・レートのダイナミック・コントロール 選択可能なデータ・アイテム・サイズ アイテムあたり 4 ～ 16 ビット プログラム制御下での各データ転送のサイズ 最大 4 個のスレーブ・セレクト出力をサポート（シリアル・マスタ動作時） 送受信 FIFO のプログラム可能な割り込みまたは DMA スレッショルド・レベル SPI ボー・レート・ジェネレータ 各 SPI マスタは 4 個のスレーブ・セレクトによって 4 個のスレーブとの接続が可能 UART コントローラ HPS ペリフェラルは、非同期シリアル通信が可能な 2 個の UART コントローラを搭載 しています。この UART コントローラは、業界標準の 16550 UART に基づいてモデル 化されていますが、コントロール・レジスタは 32 ビット境界に配置されています。 16750 互換の自動フロー制御（RTS と CTS をクロス接続）をサポートするほか、以下 の特長があります。 2011 年 10 月 プログラム可能なキャラクタ転送プロパティ キャラクタあたりのデータ・ビット数（キャラクタあたり 5 ～ 8 ビット） 奇数または偶数パリティを選択可能なオプション・パリティ・ビット ストップ・ビット数（1、1.5、または 2） ライン・ブレーク生成および検出 2 種類のプログラマブル・モード（FIFO、非 FIFO）による DMA 要求シグナリング 割り込み ID の優先順位付け Altera Corporation SoC FPGA 専用ペリフェラル ページ 12 フラッシュ・メモリ・インタフェース プログラム可能なボー・レート・ジェネレータ（100 MHz の基準クロックで 95 ボー ～ 6.25 M ボーのボー・レートを生成） 不正スタート・ビット検出 16750 規格に準拠した自動フロー制御モード（RTS および CTS 信号を FPGA ファブ リックに接続） モデム制御および自動フロー制御機能の詳細なテストに役立つ内部ループバッ ク・モード UART は、IrDA モードには対応していません。 フラッシュ・メモリ・インタフェース HPS ペリフェラル・セットは、以下のフラッシュ・メモリ・タイプの専用コントロー ラを搭載しています。 4 線式 SPI NOR フラッシュ・メモリ 8 ビット NAND フラッシュ・メモリ SD/SDIO/MMC フラッシュ・メモリ・カード フラッシュ・メモリ・インタフェースは、プロセッサのセカンダリ・ブート・イメー ジ（通常は圧縮状態）および FPGA のコンフィギュレーション・イメージのロードに 特に最適化されています。また、使用する I/O ピン数を最小限に抑えています。4 線 式 SPI および NAND フラッシュ・インタフェースは、通常はボードに直接実装され るコンポーネントをサポートします。SD/SDIO/MMC インタフェースは、リムーバブ ル・フラッシュ・メディアをサポートします。 フラッシュ・インタフェースは、主にブートとコンフィギュレーションを目的として いますが、ブートおよびコンフィギュレーション後は FPGA SoC アプリケーションに 利用することもできます。例えば、一方のフラッシュ・インタフェースは FPGA SoC のブートおよびコンフィギュレーション用、もう一方のフラッシュ・インタフェース はバルク・データ／ファイル・ストレージ用といった使い方が可能です。 パラレル NOR フラッシュは多数のインタフェース・ピンが必要なため、HPS ペリフェ ラル・セット内での専用サポートはありません。ただし、ソフト・ロジックを使用し て FPGA ファブリックにパラレル NOR フラッシュ・インタフェースを追加すること は可能です。 SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation 4 線式 SPI NOR フラッシュ・コントローラ ページ 13 4 線式 SPI NOR フラッシュ・コントローラ HPS ペリフェラル・セットは、1 本（x1）、2 本（x2）、または 4 本（x4）のデータ・ ラインを介して、SPI フラッシュ PROM に格納されたデータを高速に読み出すための 4 線式 SPI NOR フラッシュ・コントローラを搭載しています。データ・ラインが多い ほど、読み出し／書き込み時の実効帯域幅が広くなります。4 線式 SPI NOR フラッ シュ・コントローラは、11 ページの「SPI バス・コントローラ」とは別のものです。 4 線式 SPI NOR フラッシュ・コントローラの特長 x1（1 線式） 、x2（2 線式）、および x4（4 線式）SPI フラッシュ命令をサポート プログラム可能なデバイス・サイズ プログラム可能なクロック周波数（最大 108 MHz） プログラム可能なクロック極性 最大 4 個の外部デバイス・セレクト XIP（eXecute In Place）をサポート フラッシュ・データ転送を実行するためのメモリ マップド「直接」動作モード プログラム可能な割り込み生成 プロセッサを多用しない低レイテンシ・フラッ シュ・データ転送を実行するためのソフトウェ ア・トリガ「間接」動作モード 間接モード・ステータスを外部 DMA と通信するた めの DMA ペリフェラル・インタフェース プログラム可能な書き込み保護領域 プログラム可能なトランザクション間遅延 ソフトウェアがロー・レベル送受信 FIFO に直接ア クセス可能なレガシー・モード 4 線式 SPI フラッシュ・メモリは、多くの場合、同サイズのパラレル NOR フラッシュ と同等以上の帯域幅を提供することに加え、必要な I/O ピンがはるかに少なくてすみ ます（パラレル NOR フラッシュが 40 ピン以上であるのに対し、4 線式 SPI フラッ シュは 6 ピン） 。 4 線式 SPI コントローラは、以下の SPI フラッシュ PROM デバイスをサポートしてい ます。 2011 年 10 月 Micron N25Q シリーズ Numonyx N25Q シリーズ Spansion S19 シリーズ Atmel AT25 シリーズ Altera Corporation SoC FPGA 専用ペリフェラル ページ 14 NAND パラレル・フラッシュ・コントローラ NAND パラレル・フラッシュ・コントローラ HPS ペリフェラル・セットは、NAND パラレル・フラッシュ・コントローラを搭載し ています。NAND フラッシュには、大容量ストレージ、低いビット単価、高速な連続 書き込み性能といった利点があり、ファイル・アプリケーションに最適です。また、 主にアドレス／データ・インタフェースの多重化により、同等のパラレル NOR フラッ シュ・インタフェースに比べてピン数が少なくてすみます。 NAND パラレル・フラッシュ・コントローラの特長 幅広いメモリ・メーカの x8 NAND フラッシュ・デ バイスをサポート SLC（Single-Layer Cell） MLC（Multiple-Layer Cell） プログラム可能なページ・サイズ ページあたり 512 バイト ページあたり 2 KB ページあたり 4 KB ページあたり 8 KB プログラム可能なブロック・サイズ ブロックあたり 32 ページ ブロックあたり 64 ページ ブロックあたり 128 ページ マスク可能なアクティブ High 割り込み プログラム可能なアクセス・タイミング 最大 4 バンクをサポート セクタ・サイズがプログラム可能な ECC（オプ ション） ページあたり複数のエラーを検出・訂正する BCH（Bose Chaudhuri Hocquenghem）アルゴリ ズム 4/8/16 ビット訂正による 512 バイト・セクタ 24 ビット訂正による 1024 バイト・セクタ ONFI（Open NAND Flash Interface）1.0、Samsung K9 シリーズ、および東芝 TC58 シリーズ NAND フラッシュ・デバイスをサポート 読み出し／書き込みスループットを高めるパイプ ライン先読みおよび書き込みコマンド 128 ワードの深さのリード／ライト FIFO ホスト・プロセッサの負荷を軽減する専用 DMA エ ンジン内蔵 NAND フラッシュ・コントローラは、以下のメーカの x8 NAND フラッシュ・メモリ をサポートしています。 Hynix Samsung 東芝 Micron Technology, Inc. STMicroelectronics SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation SD/SDIO/MMC フラッシュ・コントローラ ページ 15 SD/SDIO/MMC フラッシュ・コントローラ HPS ペリフェラル・セットは、SD/SDIO/MMC フラッシュ・コントローラを搭載して います。HPS SD/SDIO/MMC フラッシュ・コントローラは、リムーバブル・フラッ シュ・カードをサポートします。それに対し、他のフラッシュ・インタフェース（SPI フラッシュ、NAND フラッシュ）は、フラッシュ・コンポーネントが回路ボードには んだ付けされるか、PoP（Package-on-Package）コンポーネントとして実装される組込 みアプリケーションが主な用途です。 SD/SDIO/MMC フラッシュ・コントローラの特長 各種フラッシュ・カード規格に対応したシング ル・カード・フラッシュ・メモリ・インタフェー ス SD（Secure Digital）バージョン 3.0 SDIO（Secure Digital I/O）バージョン 3.0（SDIO お よび eSDIO を含む） CE-ATA（Consumer Electronics Advanced Transport Architecture）バージョン 1.1 MMC（MultimediaCard）バージョン 4.41（x1 およ び x4 カードのみ。x8 カードは非サポート） ホスト・プロセッサの負荷を軽減する専用 DMA エ ンジン内蔵 相互運用性サポート（続き） MMC SanDisk 64MB MMC SimpleTech 128MB MMC Lexar 32MB MMC 送受信データを格納するための内部 4 KB データ FIFO SD SanDisk 64MB SD、256MB SD、256MB MiniSD パナソニック 128MB SD PNY 256MB SD Memorex 32MB SD SimpleTech 64MB SD 東芝 Bluetooth HSMMC （1 ビット、4 ビット、および 8 ビット・モード検 証済み。CMD6、CMD8、CMD14、CMD19、 CMD17、CMD18、CMD24、および CMD25 コマ ンド検証済み） Pretec Skymedi 相互運用性サポート SDIO （基本 CMD5、CMD52、および CMD53 I/O コマン ドのみ検証済み） PALM Bluetooth CEATA 日立マイクロドライブ 3K8 MMC（MultiMediaCard）はフラッシュ・メモリ・カード規格です。MMC は、もとも と 1 ビット・シリアル・インタフェースを採用していましたが、最新バージョンでは 一度に 4 ビットまたは 8 ビットのデータ転送が可能です。MMC カードは、SD（Secure Digital）カードにほぼ取って代わられましたが、SD カードを主にサポートする多く のアプリケーションで現在も採用されています。SD カードと I/O デバイスを組み合 わせた SDIO（Secure Digital Input Output）カードも同様のテクノロジです。HPS と SD/SDIO/MMC メモリのインタフェースに必要な I/O ピンの数はわずか 7 ～ 9 本です。 SD/SDIO/MMC フラッシュ・コントローラにより、FPGA SoC はリムーバブル・フラッ シュ・メモリ・カードから直接ブートおよびコンフィギュレーションできます。これ は、システム開発フェーズにおいて非常に便利です。また、ネットワーク非対応アプ リケーションのシステム・ソフトウェアや FPGA コンフィギュレーション・ファイル をアップグレードする手段としても役立ちます。さらに、フラッシュ・メモリ・カー ドは、大きなアプリケーションまたはユーザー・データの保存に十分な大容量スト レージを安価に提供します。 2011 年 10 月 Altera Corporation SoC FPGA 専用ペリフェラル オンチップ RAM ページ 16 オンチップ RAM HPS ペリフェラル・セットは、64 KB オンチップ RAM を搭載しています。64 KB オ ンチップ RAM は、最初のブート・プロセスに使用されますが、ブート・プロセス完 了後はアプリケーション・プログラムが使用できます。オンチップ RAM には、以下 のようなさまざまな用途があります。 「ウォーム・ブート」コードを格納してウォーム・リセット時のプロセッサ・ブー トを高速化する DMA コントローラ・プログラムを格納する イーサネット、USB、または FPGA ロジックをバッファする HPS 専用 I/O ピン HPS は、プロセッサとペリフェラルを含め、複数の I/O バンクに配置された多数の専 用 I/O ピンを介して外部デバイスと接続します（図 3 参照）。 図 3. HPS 専用 I/O HPS 専用 I/O イーサネット フラッシュ I/O I/O バンク バンク 混合 混合 I/O I/O バンク1 バンク2 汎用 FPGA I/O I/O バンク FPGA ファブリック ハード・プロセッサ・システム （プロセッサ&ペリフェラル） バンク FPGA I/O HPS-FPGA DDR SDRAM I/O HPS-FPGA 実際のバンク数および専用ピン数は、SoC FPGA デバイスおよびパッケージによって 異なります。 サポートされる I/O 規格 専用 HPS I/O バンクは、以下の各種 I/O 規格をサポートしています。 2011 年 10 月 3.3V LVTTL/LVCMOS 3.0V LVCMOS 2.5V LVCMOS 1.8V LVCMOS 1.5V LVCMOS 1.5V HSTL、Class I および II Altera Corporation SoC FPGA 専用ペリフェラル HPS 専用 I/O ピン ページ 17 専用 SDRAM コントローラ・サブシステム・ピンは、19 ページの「SDRAM コント ローラ・サブシステム」に記載の各種規格をサポートしています。 ピン・マルチプレクシング 多くのプロセッサ・ベース高集積 SoC デバイスと同様に、パッケージにかかわらず、 すべてのペリフェラルからの信号をすべて外部デバイスに同時に接続できるわけで はありません。そのため、専用ペリフェラルのインタフェース・ピンは、表 3 のよう なピン・マルチプレクシングによって接続されます。 1 本の HPS ピンは 4 種類のペリフェラルに接続されています。通常は、各ピンを 1 つ のソースにのみ接続します。アプリケーションは、HPS I/O バンクに対応するピン・ セットごとに、表 3 の行に示す最大 5 種類のオプションから 1 つを選択します。特定 のオプションを選択すると、その行の他のオプションは使用できなくなります。例え ば、EMAC I/O ピンの一部を RGMII 0 に接続した場合、それらのピンを USB 1 や GPIO[13:0] に使用することはできません（表 3 の 1 番上の行を参照）。 ペリフェラルのコンフィギュレーションが有効かどうかは、Quartus II 開発ソフトウェ アに付属の Qsys システム統合ツールを使用して確認できます。実際のピン・マッピ ングは、システム・マネージャのレジスタによって制御されます。 DDR SDRAM インタフェースおよび専用ピンは多重化されません。 表 3. HPS I/O ピン・マルチプレクシング（暫定） HPS I/O バンク イーサネット MAC I/O 混合 I/O 2 混合 I/O 1 フラッシュ 専用ペリフェラルから オプション 1 RGMII 0 オプション 2 USB 1 — オプション 3 — — RGMII 1 SPI マスタ 0 SPI マスタ 1 RGMII 1 SPI スレーブ 0 SPI スレーブ 1 USB 1 NAND フラッシュ 4 線式 SPI フラッ シュ USB 0 SD/SDIO/MMC トレース SPI Master 0 汎用 UART 0 I2C 0 CAN 0 UART 1 I2C 1 SPI スレーブ 0 専用 DDR SRAM 2011 年 10 月 Altera Corporation SPI スレーブ 1 専用 SDRAM — オプション 4 GPIO[13:0] GPIO[19:14] GPIO[54:51] GPIO[58:55] GPIO[28:14] — GPIO[35:29] SD/SDIO/MMC — GPIO[47:36] 4 線式 SPI フラッ シュ（追加選択） SPI スレーブ 0 SPI マスタ 1 I2C 1 CAN 1 I2C 1 UART 1 UART 0 — GPIO[58:48] SD/SDIO/MMC SPI スレーブ 1 UART 1 UART 0 CAN 0 CAN 1 I2C 0 — — — — — — GPIO[55:51] GPIO[59:56] GPIO[61:60] GPIO[63:62] GPIO[65:64] GPIO[67:66] GPIO[69:68] GPIO[70:59] — — SoC FPGA 専用ペリフェラル ページ 18 システム・マネージャ システム・マネージャ HPS ペリフェラル・セットはシステム・マネージャを搭載しています。システム・マ ネージャは、以下のシステム機能の制御および HPS 専用 I/O ピンの接続操作のための ロジックを備えています。 HPS I/O ピン・マルチプレクシング 他のモジュールへのメモリマップド・コントロール信号 RAM の ECC の制御およびエラーの挿入 スキャン・マネージャ HPS ペリフェラル・セットはスキャン・マネージャを搭載しています。スキャン・マ ネージャは、HPS I/O をコンフィギュレーションするほか、HPS JTAG 接続を FPGA コ ントロール・ブロックまで拡張するために使用することもできます。さらに、リコン フィギュレーションの前に HPS I/O を確実にフリーズするためにフリーズ・コント ローラにも接続されています。 HPS ペリフェラル・タイマ HPS ペリフェラルは、MPU サブシステム内に統合されたものとは別に、追加の汎用 タイマおよびウォッチドッグ・タイマを備えています。 汎用タイマ HPS ペリフェラル・セットは、以下の 32 ビット汎用タイマを搭載しています。これ らのタイマは、MPU サブシステムに統合された専用タイマとは別のものです。 osc1_timer0 osc1_timer0 sp_timer0 sp_timer1 HPS ペリフェラル・セットは、以下の 32 ビット汎用タイマを搭載しています。これ らのタイマは、MPU サブシステムに統合された専用タイマとは別のものです。 フリー・ランニング・モード － 最大値（0xFFFFFFFF）からデクリメントします。 0 に達すると最大値をリロードします。 ユーザー定義カウント・モード － 周期的割り込みを効果的に生成します。ロー ド・カウント・レジスタからロードしたユーザー定義カウント値からデクリメン トし、0 に達するとユーザー定義カウントをリロードします。 タイマは最大 43 秒のタイムアウト期間をサポートしています。タイムアウトする期 間が経過すると、タイマのクロック周波数が 100 MHz になります。 ウォッチドッグ・タイマ HPS ペリフェラル・セットは 2 個のウォッチドッグ・タイマを搭載しています。これ らのタイマは、MPU サブシステムに統合された専用ウォッチドッグ・タイマとは別 のものです。この 32 ビット・ウォッチドッグ・タイマは、watchdog0 および watchdog1 です。 SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation SDRAM コントローラ・サブシステム ページ 19 ウォッチドッグは 16 個の固定タイムアウト範囲値をサポートしており、ソフトウェ アによって適切なタイムアウト範囲を選択できます。タイムアウト範囲は、最小 216 クロック周期から最大 231 クロック周期です。カウンタが 0 に達すると、割り込みま たはリセット要求が生成されます。あるいは、タイムアウト時に割り込み要求をア サートし、その割り込みが次のタイムアウトまでにソフトウェアによって処理されな かった場合にリセット要求を生成するようにプログラムすることも可能です。 SDRAM コントローラ・サブシステム HPS SDRAM コントローラ・サブシステムは、MPU、L3 インタコネクト、および FPGA ファブリックから外部 SDRAM への効率的なアクセスを実現します。SDRAM コントローラには、FPGA ファブリックおよび HPS へのインタフェースが実装されて います。このインタフェースは、AMBA®（Advanced Microcontroller Bus Architecture） AXI™（Advanced eXtensible Interface）および Avalon Memory-Mapped（Avalon-MM）バ ス・トランザクションを受け取り、SDRAM に対する正しいコマンドに変換します。 SDRAM コントローラ・サブシステムは、SDRAM デバイスへのトラフィックを管理 してシステム・メモリ性能を最大限に引き出します。 SDRAM コントローラ・サブシステムの特長 DDR2、DDR3、LPDDR1、および LPDDR2 SDRAM をサポート 最大 4 GB のメモリ・アドレス範囲 Cyclone V SoC FPGA では最大 400 MHz（800 Mbps データ・レート）、Arria V SoC FPGA では 533 MHz （1066 Mbps データ・レート）の最大クロック・ レート セルフ・リフレッシュ、パーシャル・アレイ・セ ルフ・リフレッシュ（PASR） 、パワー・ダウン、 およびディープ・パワー・ダウン（LPDDR2 のみ） に対応したパワー・マネージメント システム内のすべてのマスタからの基本的なメモ リ保護をソフトウェアによってコンフィギュレー ション可能 8/16/32 ビットのデータ幅をサポート AMBA AXI 排他的アクセスをサポート 16 ビット／ 32 ビット・データ幅に対して 24 ビット ／ 40 ビット ECC を内蔵 コマンド・リオーダリング（ルックアヘッド・バ ンク管理） 低電圧1.35V DDR3Lおよび1.2V DDR3Uをサポート I/O、サイズ、モード、およびメモリ・タイミング のランタイム・コンフィギュレーション データ・リオーダリング（アウト・オブ・オー ダ・トランザクション） マルチポート・フロントエンド（MPFE）により、 MPU、L3 インタコネクト、および FPGA モジュー ルに SDRAM へのインタフェースを提供 帯域幅管理のためのエージング対応不足ラウンド ロビン（DRR）アービトレーション レイテンシ重視のトラフィックを優先してバイパ ス FPGA ファブリック・インタフェースは Avalon-MM および AMBA AXI 3 をサポート 外部メモリ専用 I/O 2011 年 10 月 Altera Corporation SoC FPGA 専用ペリフェラル ページ 20 SDRAM コントローラ・サブシステムの特長 SDRAM コントローラ・サブシステム・インタフェース SDRAM コントローラ・サブシステムは、MPU サブシステム、L3 インタコネクト、 および FPGA ファブリックに直接接続します。メモリ・インタフェースは、SDRAM コントローラ、PHY、コントロールおよびステータス・レジスタ（CSR）、ならびに 関連インタフェースで構成されます。 表 4 に、SDRAM コントローラ・サブシステム・インタフェースを示します。 表 4. SDRAM コントローラ・サブシステム・インタフェース インタフェース 説明 MPU サブシステム・ インタフェース SDRAM コントローラは、専用 64 ビット AMBA AXI ポートによって MPU に接続されます。 L3 インタコネクト・ インタフェース SDRAM コントローラは、専用 32 ビット AMBA AXI ポートによって L3 インタコネクトに接続されます。 CSR インタフェース CSR インタフェースは、SDRAM コントローラ・サ ブシステムの CSR にアクセスするために、L4 スレー ブ・ペリフェラル・バスによってドライブされる専用 ARM アドバンスト・ペリフェラル・バス（APB™） スレーブ・ポートを提供します。 FPGA-HPS SDRAM インタフェースは、FPGA ファ ブリックに HPS SDRAM コントローラ・サブシステ ムへのアクセスを提供します。このインタフェースに は、AMBA AXI または Avalon-MM ポートとして使用 するために 4 種類のポート・タイプがあります。 コマンド・ポート リード／ライト・コマンド アドレス バースト・コマンド 64 ビット・リード・データ・ポート メモリの読み出しから返されるデータ バス・プロトコルのハンドシェイク信号 64 ビット・ライト・データ・ポート メモリに書き込むデータ 指定されたバス・プロトコルの書き込み完了ス テータス FPGA-HPS SDRAM インタフェース 上記のインタフェース・ポートに加え、サイドバンド・ポートによってリフレッシュ や SDRAM パワー・コントロールなどのコマンドが可能です。表 5 に、使用可能な ポート数を示します。 表 5. 使用可能なポート数 ポート・タイプ SoC FPGA 専用ペリフェラル 数 コマンド 6 64 ビット・リード・データ 4 64 ビット・ライト・データ 4 サイドバンド 1 2011 年 10 月 Altera Corporation SDRAM コントローラ・サブシステムの特長 ページ 21 表 6 に、各種バス・プロトコルのコンフィギュレーションに必要なポート数をタイプ およびデータ幅別に示します。FPGA-HPS SDRAM インタフェースは、以下のように コンフィギュレーションできます。 Avalon-MM ポートと AMBA AXI ポートは、ファブリックに提供されるポート数の 制限内で、ファブリック・ロジックの要求に応じて混在・整合させることができ ます。 FPGA-HPS SDRAM インタフェースの各 Avalon-MM ポートおよび AMBA AXI ポー トは、SDRAM コントローラ・クロックを基準に、サポートされる疑似同期およ び非同期関係の両方によって独立してクロックされます。 FPGA-HPS SDRAM ポートは、FPGA コンフィギュレーション時にコンフィギュ レーションされます。 表 6. プロトコル・コンフィギュレーションに必要なバス・プロトコル・ポート コマンド リード・ データ ライト・ データ 8/16/32/64 ビット AMBA AXI 2 1 1 128 ビット AMBA AXI 2 2 2 256 ビット AMBA AXI 2 4 4 32/64 ビット Avalon-MM、双方向 1 1 1 128 ビット Avalon-MM、双方向 1 2 2 256 ビット Avalon-MM、双方向 1 4 4 バス・プロトコル 32/64 ビット Avalon-MM、書き込み専用 1 0 1 128 ビット Avalon-MM、書き込み専用 1 0 2 256 ビット Avalon-MM、書き込み専用 1 0 4 32/64 ビット Avalon-MM、読み出し専用 1 1 0 128 ビット Avalon-MM、読み出し専用 1 2 0 256 ビット Avalon-MM、読み出し専用 1 4 0 SDRAM コントローラ SDRAM コントローラは、広いメモリ帯域幅、低レイテンシ、およびランタイム・プ ログラマビリティを備えています。また、データを自動的にリオーダして読み出しと 書き込みをグループ化することでロウの競合を削減し、バスのターンアラウンド・タ イムを短縮します。それによって効率的なトラフィック・パターンを実現し、レイテ ンシを減らします。SDRAM コントローラは、MPFE とシングル・ポート・コントロー ラで構成されます。 MPFE MPFE は、コンフィギュレーションされたポートからの各種保留トランザクションを スケジュールし、スケジュールしたメモリ・トランザクションをシングル・ポート・ コントローラに送信します。MPFE は、個々のポートに関連するすべての機能を処理 します。 2011 年 10 月 Altera Corporation SoC FPGA 専用ペリフェラル ページ 22 SDRAM コントローラ・サブシステムの特長 シングル・ポート・コントローラ シングル・ポート・コントローラは、保留 SDRAM バーストをキューイングし、次に 最も効率的に送信可能なバーストを選択します。それにより、SDRAM パイプライン の使用効率を最大限に高め、SDRAM タイミング・パラメータへの適合を保証します。 シングル・ポート・コントローラに渡されたトランザクションは、ページ間でのリ オーダリングが可能です。ただし、1 ページの場合は順序どおりに実行されます。各 SDRAM バースト・リードまたはライトは、トランザクションに対する正しいロウの バンクを必要に応じて開放し、リードまたはライト・コマンドを実行し、最後に必要 に応じてバンクをプリチャージするための適切なアルテラ PHY インタフェース・コ マンドに変換されます。シングル・ポート・コントローラは以下の操作を実行します。 コマンドおよびデータ・リオーダリングを実行する。 コマンド・シーケンスのルック・アヘッドによって、リードまたはライト・コマ ンドを実行可能な状態にすることができるバンクを確認することにより、コマン ド・リオーダリングを実行する。 マルチポート・ロジックから受け取った順序とは異なる順序でも問題なく実行可 能なデータ・トランザクションを決定することにより、データ・リオーダリング を実行する。 DDR PHY DDR（Double Data Rate）PHY は、メモリ・コントローラとメモリ・デバイス間のイ ンタフェースであり、メモリに対するリード／ライト動作を実行します。 DDR PHY は以下の機能を実行します。 キャリブレーション － DDR PHY は、JEDEC で規定されたコントローラと SDRAM デバイス間でのメモリ・タイミング同期化手順をサポートしています。 キャリブレーション・アルゴリズムはソフトウェアで実装します。 SDRAM デバイス初期化 － DDR PHY は、モード・レジスタ・ライト動作を実 行してデバイスを初期化します。また、ディープ・パワー・ダウン後の再初期 化も処理します。 SDR（Single Data Rate）転送と DDR 転送の変換 DDR PHY は、データフロー・コンポーネントのほか、SDRAM インタフェース・タ イミングのキャリブレーション・シーケンスを処理するキャリブレーション・コント ローラも備えています。 SoC FPGA 専用ペリフェラル 2011 年 10 月 Altera Corporation ページ 23 詳細情報について 詳細情報について SoC FPGA の概要 www.altera.co.jp/devices/processor/soc-fpga/proc-soc-fpga.html SoC FPGA Product Overview Advance Information Brief (AIB): www.altera.com/literature/hb/soc-fpga/aib-01017-soc-fpga-overview.pdf SoC FPGA ARM Cortex-A9 MP Core Processor Advance Information Brief http://www.altera.com/literature/hb/soc-fpga/aib-01020-soc-fpga-cortex-a9-processor.pdf Arria V FPGA：コスト、性能および消費電力のバランスを実現 www.altera.co.jp/devices/fpga/arria-fpgas/arria-v/arrv-index.jsp Cyclone V FPGA：最も低いシステムコストと消費電力 www.altera.co.jp/devices/fpga/cyclone-v-fpgas/cyv-index.jsp デュアルコア ARM Cortex-A9 MPCore プロセッサ www.altera.co.jp/devices/processor/arm/cortex-a9/m-arm-cortex-a9.html Virtual Target による ARM Cortex-A9 MPCore プロセッサ向け開発 www.altera.co.jp/devices/processor/arm/cortex-a9/virtual-target/proc-a9-virtualtarget.html アルテラと Altera Embedded Alliance パートナーのプロセッサ www.altera.co.jp/devices/processor/emb-index.html プレゼンテーション：ARM NEON Technology Introduction http://www.arm.com/files/pdf/AT_-_NEON_for_Multimedia_Applications.pdf オンライン・セミナー：カスタマイズ可能な ARM ベース SoC FPGA www.altera.co.jp/education/webcasts/all/wc-2011-arm-based-soc-fpga.html ホワイトペーパー：新たに立ち上がる SoC FPGA における重要な検討事項 www.altera.co.jp/literature/wp/wp-01157-embedded-soc_j.pdf ホワイトペーパー：ARM Cortex-A9 Processors http://www.arm.com/files/pdf/ARMCortexA-9Processors.pdf 文書改訂履歴 表 7 に、本資料の改訂履歴を示します。 表 7. 文書改訂履歴 日付 バージョン 1.0 2011 年 10 月 変更内容 初版 : 2011 年 10 月 Altera Corporation SoC FPGA 専用ペリフェラル ページ 24 SoC FPGA 専用ペリフェラル 文書改訂履歴 2011 年 10 月 Altera Corporation