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アルテラ・プロダクト・ ポートフォリオ
｜ ALTERA デバイス ｜ アルテラ社 アルテラのプログラマブル・ロジック・ソリューションにご興味をお持ちのお客様へ アルテラ・プロダクト・ ポートフォリオ アルテラ社は 25 年以上前に最初の再プログラム可能なロジック・デバイスを発明して以来、「お客様に 信頼される革新的なカスタム・ロジック・デバイスを提供する」というコミットメントを果たしてきた、 FPGA/CPLD ベンダーです。使いやすい開発環境から信頼性の高いデバイス、多数の IP ラインナップまで FPGA 開発をトータルにサポートできるソリューションで多くのお客様に選ばれています。 ● ハイエンド ・業界最先端の FPGA,CPLD, 及び ASIC ・完全に統合されたソフトウェア開発環境 ・汎用性に優れたエンベデッド・プロセッサ ・最適化された IP（ Intellectual Property ）コア ・パートナー製品を含む一連の開発キット ・リファレンス・デザインおよびデザイン例 FPGA ： Stratix シリーズ ● ミッドレンジ ● 低コスト FPGA ： Arria シリーズ FPGA ： Cyclone シリーズ ● ASIC ： HardCopy 28nm Innovation ～ムーアの法則を超えて〜 ● CPLD ： MAX 2010 年 2 月にアルテラが史上初の 28nm FPGA に向けたイ ノベーションを発表した後、アルテラは 28nm 製品ポート フォリオを予定通りに出荷を開始しております。同ポート フォリオは、Arria V、Cyclone V、Stratix V FPGA ファミリ、 および HardCopy V ASIC ファミリで構成され、明確に差別 化されたソリューションを提供します。プロセス技術、アー キテクチャ、トランシーバ技術、ハード IP ブロックへの継 続的な投資により実現した同ポートフォリオにより、コス ト、性能、低消費電力における特定のニーズを満たした製 品を、少ない時間と労力で開発することができます。 ● 開発ソフトウェア： Series CPLD MAXシリーズ Series 低コストFPGA Cycloneシリーズ エンベデッド・ ソフトコア・プロセッサ Nios II 「エルセナ カタログ」でご検索ください！ エルセナ カタログ シリーズ シリーズ Quartus II , DSP Builder C2H アクセラレーション・コンパイラ ● エンベデッド・ ソフトコア・プロセッサ ： Nios II ● アルテラ Series ミッドレンジFPGA Arriaシリーズ Intellectual property (IP) ALTERA（デバイス） アルテラの製品ポートフォリオ Series Series ハイエンドFPGA ASIC Stratixシリーズ HardCopyシリーズ 開発ソフトウェア Quartus II 検 索 IP ：MegaCore 開発キット http://www.elsena.co.jp/elspear/catalog 18 ｜ ALTERA デバイス ｜ アルテラ社 カスタマイズ可能なシステム・オンチップ FPGA SoC FPGA は、プロセッサ、ペリフェラル、およびメモリ・インタフェースで構成される ARM® ベースのハー ド・プロセッサ・システム (HPS) を、広帯域幅インタコネクタ・バックボーンによって FPGA ファブリッ クと統合した製品です。これにより、ハード IP の性能および消費電力の低減とプログラマブル・ロジック の柔軟性という特長を兼ね備えます。 ALTERA（デバイス） システム・レベルでの SoC FPGA の利点 消費電力の低減 ・4,000 MIPS を 1.8 W で実現 ・低消費電力トランシーバ 5G トランシーバで 88 mW 未満 10G トランシーバで 135 mW 未満 ハード・プロセッサ・システム （HPS） ARM Cortex-A9 NEON/FPU L1 キャッシュ ARM Cortex-A9 NEON/FPU L1 キャッシュ L2 キャッシュ I2C （2 個） 64-KB RAM JTAG デバック / トレース （1） SPI （2 個） CAN （2 個） NAND フラッシュ （1） （2） SD/ SDIO MMC（1） タイマ （11 個） DMA （8チャネル） UART （2 個） HPSFPGA FPGA -HPS FPGA コンフィギュ レーション ボード・サイズの低減 ハード・マルチポート DDR SDRAM コントローラ （2） ・ 28LP プロセス ・ 8 入力 ALM ・ 可変精度 DSP ・ M10K メモリおよび 640 ビット MLAB ・ fPLL ハード PCIe FPGA 汎用 I/O FPGA システム・コストの低減 ・部品コストを削減 ・PCB の複雑さとコストを削減 GPIO QSPI フラッシュ・ コントローラ 共有マルチポート DDR SDRAM コントローラ （2） ・FPGA、CPU、およびデジタル信号処理（DSP）ブロックの統合 ・2 電源ラインで使用可能 USB イーサネット OTG （1） （2 個） （1） （2 個） HPS I/O システム性能の向上 ・デュアルコア ARM Cortex-A9 MPCore プロセッサ（各コア 800MHz） ・最大 1,600 GMACS、300 GFLOPS の DSP ・最大 25M ビットの内蔵 RAM ・100Gbps を超えるプロセッサと FPGA 間の性能 ・高性能トランシーバ 3G、5G、6G、10G トランシーバ （1）ダイレクト・メモリ・アクセス（DMA）機能を含む （2）ECC 機能を含む 「エルセナ カタログ」でご検索ください！ エルセナ カタログ 19 検 索 http://www.elsena.co.jp/elspear/catalog ｜ ALTERA デバイス ｜ アルテラ社 すべてはバンド幅のために 最高のバンド幅、最高レベルのシステム・インテグレーション、究極の柔軟性を 実現！ハイエンド・アプリケーション向けにコスト削減と最少のトータル消費電 力を実現します。 低消費電力トランシーバで画期的なバンド幅を実現 ・前世代デバイスと比較してトランシーバ消費電力が最大50%低減された、 統合 28 Gbps および 14.1 Gbps トランシーバ デザインにおける究極の柔軟性 ・微細で使いやすいパーシャル・リコンフィギュレーション ・PCIe 経由のコンフィギュレーション(CvP) 600MHz メモリ・ブロック 14.1/28Gbps シリアル トランシーバ Embedded Hardcopy Block 強化された ALM および 配線構造 最大 2GMACS 以上の 可変精度 DSP ブロック 使用するデバイスに よって対応の可否が 変わります。 詳細は最 新のデー タシートをご参照く ださい。 システム消費電力の低減 ・前世代デバイスと比較してトータル消費電力を30%低減します ｜ ALTERA デバイス ｜ アルテラ社 ALTERA（デバイス） シングル・チップで高度なインテグレーションを実現し、 コストを削減 ・PCIe Gen3 をサポートするEmbedded HardCopy Block ・可変精度DSPブロック ・最大952K LE 相当のロジック、52MビットのRAM、および3,926個の18x18 マルチプライヤ 800MHz DDR3 DIMM 低リスク、低コスト、低消費電力 アルテラの HardCopy V ASIC は、FPGA プロトタイプ・デザインを量産に移行 する際に、トータル・コスト、リスク、消費電力を最小限に抑えます。 また、 Stratix V FPGA とパッケージ、ピン、シグナル・インテグリティに互換性がある ため、他の ASIC メソドロジと比較して、製品を 9 ～ 12 ヶ月早く出荷できます。 迅速な「Time to Market」と「Time to Profit」 ・真のハードウェア / ソフトウェア協調設計による迅速なシステムの構築 ・Stratix V FPGA を用いたシステムは、テスト・マーケティングや初期量産時に使用可能 ・HardCopy デザイン・センターは、 アルテラの HardCopy ターンキー・プロセスにより、完全にテストされた量産品質のサンプルを 8 ～ 12 週で提供可能 最小のリスク / 最小の開発トータル・コスト ・HardCopy デザイン・フローは、HardCopy デバイスがプロトタイピングで使用された FPGA と同じ機能と IP を備えていることを保証し、 結果、デザインを「変換」するための時間と労力が不要に ・HardCopy の開発手法では、FPGA ベースのシステムで製品の市場検証が可能になり、HardCopy ASIC のリリースに先立ち、機能や能力 の正当性を確認可能 低消費電力、SEU (Single Event Upset) 耐性の増大、 セキュリティの向上 「エルセナ カタログ」でご検索ください！ エルセナ カタログ 検 索 http://www.elsena.co.jp/elspear/catalog 20 ｜ ALTELA デバイス ｜ アルテラ社 コスト、性能および消費電力のバランスを実現 Arria V FPGA は、 リモート無線ユニット、10G/40G ラインカード、映像スタジオ・ミキサ などのミッドレンジ・アプリケーションに必要な性能、 コスト、そして消費電力の最適な バランスを兼ね備えています。高速 FPGA ファブリック、高速 I/O、および高速データ・ レート・トランシーバにより、高いシステム性能が得られることに加え、 この分野のアプリ ケーションのコストおよび消費電力要件を満たすことも可能です。 ALTERA（デバイス） 消費電力を前世代より 40%削減 ・28nm LP (Low Power) プロセスを採用 ・6G 動作時、 トランシーバ・チャネルあたりの消費電力は 90 mW ・10G 動作時、 トランシーバ・チャネルあたりの消費電力は135 mW システム消費電力とコストを削減する革新的な機能 ・36 チャネルの6G バックプレーンをサポートする低消費電力トランシーバ ・6 チャネルの10G チップ・ツ・チップをサポートするトランシーバ ・ハード IP (Intellectual Property) マルチポート対応のメモリ・コントローラ ・PCI Express® (PCIe) Gen2 ブロック可変精度デジタル信号処理 (DSP) ブロック ・パーシャル・リコンフィギュレーション ・未使用の機能をパワー・ダウン システム消費電力とコストの削減を簡素化 ・3 種類の電源で動作可能、電源分配 が容易 ・リッドレス・フリップチップのパッケージで熱特性を向上 ｜ ALTERA デバイス 汎用IO（LVDS、メモリ、インタフェース） アダプティブ・ロジック・モジュール（ALM） 分散メモリ 可変DSPブロック x4 PCIe Gen2ハードIP M10K内部メモリブロック フラクショナルPLL 3G/6Gトランシーバ用PCSハードIP ハイ・スピード シリアルトランシーバ 汎用IO（LVDS、メモリ、インタフェース） マルチポート対応内蔵メモリコントローラ 使用するデバイスによって対応の可否が変わります。 詳細は最新のデータシートをご参照ください。 ｜ アルテラ社 最も低いシステムコストと消費電力を実現 効率的なロジック統合機能に加え、内蔵トランシーバ製品や ARM ベースの ハード・プロセッサ・システムを搭載した SoC FPGA 製品の提供。 量産アプリケーションの差別化を図ることができる最適な性能です。 最小のシステム・コスト ・ ハード IP ブロックの増加 ・ PCIe 経由のコンフィギュレーション (CvP) 最小のシステム・パワー ・ 前世代よりトータル消費電力を 40% 削減 ・ 28nm LP（ローパワー）プロセスを採用 ・ パーシャル・リコンフィギュレーション 多機能性 ・ 300K LE（ロジック・エレメント）の集積度 ・ 12 M ビットの内蔵メモリ ・ 390 個の可変精度 DSP ブロック ・ 最大 2 個の PCIe および 2 個のメモリ・コントローラのハードブロック ・ 最大 12 チャネルの 5Gbps トランシーバ 「エルセナ カタログ」でご検索ください！ エルセナ カタログ 21 検 索 5GbpsのトランシーバI/O フェーズ・ロックド・ロープ （PLL） 3G/5Gトランシーバ フィジカル・コーティング サブレイヤー（PCS） PCIe Gen2 x1, ｘ2また PCIe Gen1 x1, ｘ2, ｘ4の ハードブロック 外部メモリ・インタフェース コントローラのハードIP ALMおよびMLABメモリ M10K内蔵メモリ・ブロック 可変精度のデジタル信号処理 （DSP）のハードIPブロック 2種類の電源（1.1V、2.5V） 使用するデバイスによって対応の可否が変わります。 詳細は最新のデータシートをご参照ください。 http://www.elsena.co.jp/elspear/catalog ｜ ALTERA デバイス ｜ アルテラ社 最も低消費電力かつ低コストな CPLD を使用したいお客様へ 低価格で低消費電力、新性能という特徴を兼ね備えたアルテラの MAX V CPLD は、 最高水準の市場価値(バリュー)を提供します。 幅広いマーケット・セグメントやアプリケーション向けの汎用および消費電力重視の デザインに最適です。 内蔵オシレータ ・ユーザ使用可能、 システム・コストを削減 ユーザ I/O 迅速なパワーオンおよびリセット ・システム全体の電源管理を簡素化 グローバル信号、 クロック、ルーティング オシレータ 高集積・低消費ロジック リアル・タイム ISP ・アップデート時、 システムダウンの時間を短縮 ユーザ・ フラッシュ・ メモリ パラレル・フラッシュ・ローダ ・JTAG未対応のFlash Romをプログラム可能に FPGAを設計するには？ ～Quartus II はじめてガイド～ ALTERA（デバイス） ユーザ・フラッシュ・メモリ （UFM） ・システムのパラメータなどデータの保存 ETSには初めての方、基本をもう一度見直したい方の為に、ALTERA開発ツール Quartus II はじめてガイドを作成しております。 （ETSについては13ページをご覧ください。） Quartus II 基本設計操作フロー Quartus II はじめてガイド 資料（一部） デザイン作成 『回路図エディタの使い方』 プロジェクト作成 『プロジェクトの作成』 『EDA Tool Settings』 ファンクション・シミュレーション 『シミュレーション方法』 『ModelSim® - Altera の使い方』 オプションの設定 『ピン・アサインの方法』 『よく使用する Logic Option 設定方法』 『Assignment Editor の使い方』 『タイミング制約の設定方法』 コンパイルの実行 『デバイスの未使用ピンの状態とその処理』 『コンパイラ・レポートの見方』 タイミング・シミュレーション 『シミュレーション方法』 『ModelSim® - Altera の使い方』 プログラミング 『デバイス・プログラミング方法』 次のコラムは32ページ 「エルセナ カタログ」でご検索ください！ エルセナ カタログ 検 索 http://www.elsena.co.jp/elspear/catalog 22