MachXO2 ™ ファミリデータシート

MachXO2 ™ フ ァ ミ リ デー タ シー ト
DS1035J Version 02.0、 2013 年 1 月
MachXO2 フ ァ ミ リ ・ デー タ シー ト
イ ン ト ロダク シ ョ ン
2013 年 1 月
デー タ シー ト DS1035
主要機能
■ 柔軟なデバ イ ス内の ク ロ ッ キ ン グ機構
• プラ イマ リ ク ロ ッ クは 8 本
• 高速 I/O イ ン タ ーフ ェ イ ス対応のエ ッ ジ ク ロ ッ
ク が上下辺 （バン ク ） に 2 本づつ
• フ ラ ク シ ョ ナル N 周波数生成機能対応のアナ ロ
グ PLL が最大 2 個
– 広い入力周波数範囲 （10MHz か ら 400MHz）
■ 柔軟な論理アーキ テ ク チ ャ
• LUT4 数が 256 か ら 6864 ま で、 I/O 数が 19 本
か ら 335 本ま での 6 品種
■ 極めて低い消費電力
•
•
•
•
先進の 65 nm 低消費電力プ ロ セ ス
最小で 19 µW の ス タ ンバ イ 電力
小振幅対応のプ ロ グ ラ マブル差動 I/O
ス タ ンバ イ モー ド な ど の種々省電力オプシ ョ ン
■ 不揮発性、 回数制限のない コ ン フ ィ グ レー
ション
•
•
•
•
イ ン ス タ ン ト オ ン ～ 数 ミ リ 秒以下の起動時間
シ ン グルチ ッ プ、 機密性の高い ソ リ ュ ーシ ョ ン
JTAG、 SPI、 又は I2C を介 し てプ ロ グ ラ ム可能
不揮発 メ モ リ へのバ ッ ク グ ラ ン ド ・ プ ロ グ ラ ム
対応
• オプシ ョ ン の外付け SPI メ モ リ に よ る デ ュ アル
ブー ト
■ ブ ロ ッ ク メ モ リ と 分散 メ モ リ
• 最大 240Kb の sysMEM ™ 組み込みブ ロ ッ ク RAM
• 最大 54Kb の分散 メ モ リ
• 専用の FIFO 制御 ロ ジ ッ ク
■ オ ンチ ッ プ ・ ユーザフ ラ ッ シ ュ メ モ リ
• 最大 256Kb のユーザ フ ラ ッ シ ュ メ モ リ
• 100,000 ラ イ ト サ イ ク ル
• WISHBONE、 SPI、 I2C、 及び JTAG イ ン タ ー
フ ェ イ ス か ら ア ク セ ス可能
• ソ フ ト プ ロ セ ッ サの PROM やフ ラ ッ シ ュ 用途可
■ ソ ース シ ン ク ロ ナ ス I/O 対応回路を組み込み
•
•
•
•
•
■ TransFR ™ に よ る 再 コ ン フ ィ グ レーシ ョ ン
• フ ィ ール ド でシ ス テ ム稼働中の ロ ジ ッ ク 更新が
可能
■ シ ス テ ム レベルで使用す る 機能を充実
• オ ンチ ッ プのハー ド マ ク ロ 化機能 ： SPI、 I2C、
タ イマ / カウンタ
• 5% 精度のオ ンチ ッ プ ・ オシ レー タ
• ト ラ ッ キ ン グ用途にデバ イ ス固有の TraceID
• ワ ン タ イ ム ・ プ ロ グ ラ マブル （OTP） モー ド
• 単一動作電源
• IEEE 標準 1149.1 バ ウ ン ダ リ ス キ ャ ン
• IEEE 1532 準拠 イ ン シ ス テ ム ・ プ ロ グ ラ ミ ン グ
I/O セル内の DDR レ ジ ス タ
専用のギ ア リ ン グ （Mux/DeMux） ロ ジ ッ ク
デ ィ ス プ レ イ I/O 用 7:1 ギ ア リ ン グ
汎用 DDR、 DDRX2、 DDRX4
DDR/DDR2/LPDDR メ モ リ I/F 用 DQS 対応
■ 高性能で柔軟な I/O バ ッ フ ァ
• プ ロ グ ラ マブル sysIO ™バ ッ フ ァ で多様な イ ン
タ ーフ ェ イ ス に対応
– LVCMOS 3.3/2.5/1.8/1.5/1.2
– LVTTL
– PCI
– LVDS、 Bus-LVDS、 MLVDS、 RSDS、
LVPECL
– SSTL 25/18
– HSTL 18
– シ ュ ミ ッ ト ト リ ガ入力、 最大 0.5V の ヒ ス
テ リ シス
• I/O は活線挿抜に対応
• オ ンチ ッ プ差動終端
• プ ロ グ ラ マブル ・ プルア ッ プ / ダ ウ ン モー ド
■ 豊富なパ ッ ケージ ・ オプシ ョ ン
• TQFP、 WLCSP、 ucBGA、 csBGA、 caBGA、
ftBGA、 fpBGA、 QFN 各パ ッ ケージ
• 占有面積の小 さ いパ ッ ケージ
– 最小 2.5 x 2.5mm
• 同一パ ッ ケージ間のデバ イ ス ・ マ イ グ レーシ ョ
ン対応
• 先進のハ ロ ゲ ン フ リ ー対応パ ッ ケージ
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or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.
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があ る場合を含み、 英語版が正 （有効） です。 特に電気的特性 ・ 仕様値については最新版の英語版を必ず参照する よ う にお願い致 し ます。）
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1-1
DS1035 イ ン ト ロ ダ ク シ ョ ン _01.6
は じ めに
MachXO2 フ ァ ミ リ ・ デー タ シー ト
表 1-1. MachXO2 ™ フ ァ ミ リ 、 セ レ ク シ ョ ン ガ イ ド
デバ イ ス
LUT 数
XO2-256
XO2-640
XO2640U 1
XO2-1200
XO21200U 1
XO2-2000
XO22000U 1
XO2-4000 XO2-7000
256
640
640
1280
1280
2112
2112
4320
6864
分散 SRAM サ イ ズ
（Kb）
2
5
5
10
10
16
16
34
54
EBR SRAM サ イ ズ
（Kb）
0
18
64
64
74
74
92
92
240
EBR SRAM ブ ロ ッ ク
数 （9Kb）
0
2
7
7
8
8
10
10
26
UFM サ イ ズ （Kb）
0

24

64

64

80

80

96

96

256







デバ イ ス HC2
オプシ ョ ン HE3
ZE4


PLL 数
0
0
1
1
ハー ド マ ク ロ 機能
I2C
SPI
タ イマ / カウンタ
2
1
1
2
1
1
2
1
1
2
1
1

パ ッ ケージ
25 ボール WLCSP 5
(2.5x2.5mm, 0.4mm)

1
2
1
1
I/O 数
1
2
2
2
2
1
1
2
1
1
2
1
1
2
1
1
18
32 ボール QFN
(5.0x5.0mm, 0.5mm)
21
64 ボール ucBGA
(4.0x4.0mm, 0.4mm)
44
100 ピ ン TQFP
(14x14mm, 0.5mm)
55
78
79
79
132 ボール csBGA
(8.0x8.0mm, 0.5mm)
55
79
104
104
104
107
111
114
144 ピ ン TQFP
(20x20mm, 0.5mm)
107
184 ピ ン csBGA
(8x8mm, 0.5mm)
114
150
256 ボール caBGA
(14x14mm, 0.8mm)
256 ボール ftBGA
(17x17mm, 1.0mm)
206
206
206
206
206
206
206
274
278
278
334
332 ボール caBGA
(17x17mm, 0.8mm)
484 ボール caBGA
(23x23mm, 1.0mm)
278
注 ； 印は同一パ ッ ケージ間のマ イ グ レーシ ョ ンが可能な こ と を示 し ます （ピ ン数の表記があ る デバ イ ス）
1. 超多ピ ン対応パ ッ ケージ品
2. オンチ ッ プ電圧レ ギ ュ レー タ あ り 、 高性能品。 Vcc = 2.5V, 3.3V
3. オンチ ッ プ電圧レ ギ ュ レー タ な し 、 高性能品。 Vcc = 1.2V
4. オンチ ッ プ電圧レ ギ ュ レー タ な し 、 低消費電力品。 Vcc = 1.2V
5. WLCSP パ ッ ケージは ZE デバ イ ス のみ対応 し ます
6. QFN パ ッ ケージは HC と ZE 両デバ イ ス に対応 し ます
7. 184 csBGA パ ッ ケージは HE デバ イ ス のみ対応 し ます
（日本語版註 ： ユーザ I/O 数は使用す る コ ン フ ィ グ レーシ ョ ン ・ モー ド に よ り 異な る ので、 ピ ン フ ァ イ ル等を参照の こ と ）
1-2
は じ めに
MachXO2 フ ァ ミ リ ・ デー タ シー ト
は じ めに
超低消費電力で イ ン ス タ ン ト オン、 そ し て不揮発性 PLD であ る MachXO2 フ ァ ミ リ には 6 品種のデバ イ ス が
あ り 、 ル ッ ク ア ッ プテーブル （LUT） 数で 256 ～ 6864 を カバー し ます。 こ れ ら 低価格な LUT ベース のプ ロ
グ ラ マブルな ロ ジ ッ ク デバ イ ス は、 組み込みブ ロ ッ ク RAM （EBR） 、 分散 RAM、 ユーザ フ ラ ッ シ ュ メ モ リ
（UFM）、 位相同期ループ （PLL）、 作 り 込み ソ ース シ ン ク ロ ナ ス I/O 対応、 デ ュ アルブー ト を含む高度な コ ン
フ ィ グ レーシ ョ ン機能に加えて、 SPI コ ン ト ロ ー ラ や I2C コ ン ト ロ ー ラ 、 そ し て タ イ マ / カ ウ ン タ な ど汎用的
に使用 さ れ る 機能をハー ド マ ク ロ と し て集積 し てい ます。 こ う し た機能に よ り 、 こ れ ら のデバ イ ス は低価格
で大量生産対応の コ ン スーマ機器やシ ス テ ム機器で使用す る こ と を可能に し ます。
MachXO2 デバ イ ス は不揮発性 メ モ リ 混載の 65nm 低消費電力プ ロ セ ス用に設計 さ れてい ます。 こ のデバ イ ス
アーキ テ ク チ ャ のい く つかの特長 と し て、 低振幅対応のプ ロ グ ラ マブルな差動 I/O、 ま た I/O バン ク やオン
チ ッ プ PLL、 及びオシ レー タ を ダ イ ナ ミ ッ ク にオ フす る 機能な ど が あ り ま す。 こ れ ら の機能に よ っ て ス タ
テ ィ ッ ク 及びダ イ ナ ミ ッ ク 消費電力を管理で き る ため、全フ ァ ミ リ メ ンバの待機時消費電力は低 く ｃ 抑え ら
れます。
MachXO2 デバ イ ス には、 超低消費電力 （ZE） 版 と 高性能 （HC 及び HE） 版の 2 種類があ り ます。 超低消費
電力デバ イ ス と し ては -1、 -2、 -3 の 3 つの速度グ レー ド を用意 し てお り 、 -3 が最速品です。 同様に高性能
デバ イ ス には -4、 -5、 -6 と い う 3 つの速度グ レー ド を用意 し 、 -6 が最速品です。 HC デバ イ ス には リ ニ ア電
圧レ ギ ュ レー タ が内蔵 さ れてお り 、 外部 VCC 電源電圧 と し て 3.3V ま たは 2.5V に対応 し ます。 ZE 及び HE デ
バ イ ス の外部 VCC 電源電圧は 1.2 V です。 電源電圧を除いて、 デバ イ スは 3 オプシ ョ ン （ZE、 HC、 HE） 間
では全て機能互換、 かつピ ン互換です。
MachXO2 PLD には省スペース の 2.5×2.5mm WLCSP か ら 23×23mm fpBGA と い う 、 幅広い範囲の先進ハ ロ
ゲ ン フ リ ー ・ パ ッ ケージ を用意 し てお り 、 ま た同一パ ッ ケージ間での規模移行に も 対応 し てい ます。 表 1-1
に、 LUT 規模、 パ ッ ケージ、 I/O オプシ ョ ン、 及びその他の主要パ ラ メ ー タ を示 し ます。
MachXO2 デバ イ ス フ ァ ミ リ に実装 さ れてい る 作 り 込み ソ ー ス シ ン ク ロ ナ ス ・ ロ ジ ッ ク は、 LPDDR、 DDR、
DDR2、 デ ィ ス プ レ イ I/O 用の 7:1 ギア リ ン グ な ど、 広範な イ ン タ ーフ ェ イ ス規格に対応 し ます。
MachXO2 デバ イ ス の備え る I/O 機能は、 ド ラ イ ブ強度やスルーレー ト の制御、 PCI 互換性、 バス キーパ ・
ラ ッ チ、 プルア ッ プ / プルダ ウ ン抵抗、 オープン ド レ イ ン出力、 活線挿抜対応な ど、 強力です。 プルア ッ プ
/ プルダ ウ ン、 及びバ ス キーパ機能は 「ピ ン単位」 で制御で き ます。
MachXO2 デバ イ ス は、 ユーザがプ ロ グ ラ ム可能なオンチ ッ プ ・ オシ レー タ を持っ てい ます。 その ク ロ ッ ク 出
力は タ イ マ / カ ウ ン タ に よ り 分周が可能で、 LED 制御やキーボー ド ・ ス キ ャ ナ、 ま た ス テー ト マシ ン な ど の
機能の ク ロ ッ ク 入力 と し て使用で き ます。
MachXO2 デバ イ ス はオンチ ッ プ ・ フ ラ ッ シ ュ メ モ リ に よ っ て、 柔軟で信頼性が高 く 、 機密性の高い コ ン フ ィ
グ レーシ ョ ン を提供 し ます。 こ れ ら デバ イ ス の コ ン フ ィ グ レーシ ョ ンは、 外付け SPI フ ラ ッ シ ュ か ら 自動的
に行 う 、 或いは JTAG テ ス ト ア ク セ ス ・ ポー ト ま たは I2C ポー ト 経由で外付けマ ス タ か ら も 可能です。 さ ら
に MachXO2 デバ イ ス はデ ュ アルブー ト 機能 （外付け フ ラ ッ シ ュ メ モ リ 使用） 、 及び リ モー ト ・ フ ィ ール ド
ア ッ プグ レー ド （TransFR） 機能をサポー ト し てい ます。
ラ テ ィ ス が提供す る 設計ツールでは、MachXO2 フ ァ ミ リ のデバ イ ス を使用 し て複雑な設計を効率 よ く 実装で
き ます。 定評あ る 論理合成ツール用に、 MachXO2 対応の論理合成 ラ イ ブ ラ リ を用意 し てい ます。 ラ テ ィ ス設
計ツールは、 論理合成ツール出力 と ユーザ指定の設計制約を用いて、 MachXO2 デバ イ ス に設計を配置 ・ 配線
し ます。 ツールは タ イ ミ ン グ検証用に配置配線結果 と し ての遅延情報を抽出 し 、 設計にバ ッ ク ア ノ テー ト し
ます。
ラ テ ィ ス は無償 ラ イ セ ン ス の参照デザ イ ン を含む、 MachXO2 PLD フ ァ ミ リ 向けに最適化 さ れた多数の IP
（Intellectual Property） LatticeCORETM モジ ュ ールを提供 し てい ます。 こ れ ら のパ ラ メ ー タ 設定可能な ソ フ ト
IP コ ア を標準ブ ロ ッ ク と し て使用す る こ と で、 ユーザ ロ ジ ッ ク の設計に集中 し 、 生産性を向上す る こ と がで
き ます。
1-3
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
2013 年 1 月
デー タ シー ト DS1035
アーキテ ク チ ャ概要
MachXO2 フ ァ ミ リ のアーキ テ ク チ ャ は、 プ ロ グ ラ マブル I/O （PIO） で囲まれた論理ブ ロ ッ ク のア レ イ よ り
な り ます。 フ ァ ミ リ の中で論理規模が大 き いデバ イ ス には、 sysCLOCKTM PLL と sysMEM 組み込みブ ロ ッ ク
RAM （EBR） のブ ロ ッ ク が内蔵 さ れてい ます。 図 2-1 及び図 2-2 に代表的な フ ァ ミ リ メ ンバのブ ロ ッ ク 図を
示 し ます。
図 2-1. MachXO2-1200 デバ イ ス の上面図
Embedded Function
Block (EFB)
User Flash Memory
(UFM)
sysCLOCK PLL
sysMEM Embedded
Block RAM (EBR)
On-chip Configuration
Flash Memory
Programmable Function Units
with Distributed RAM (PFUs)
PIOs Arranged into
sysIO Banks
Note: MachXO2-256, and MachXO2-640/U are similar to MachXO2-1200. MachXO2-256 has a lower LUT count and no PLL or EBR blocks.
MachXO2-640 has no PLL, a lower LUT count and two EBR blocks. MachXO2-640U has a lower LUT count, one PLL and seven EBR blocks.
図 2-2. MachXO2-4000 デバ イ ス の上面図
Embedded
Function Block(EFB)
User Flash
Memory (UFM)
sysCLOCK PLL
On-chip Configuration
Flash Memory
sysMEM Embedded
Block RAM (EBR)
PIOs Arranged into
sysIO Banks
Programmable Function Units
with Distributed RAM (PFUs)
Note: MachXO2-1200U, MachXO2-2000/U and MachXO2-7000 are similar to MachXO2-4000. MachXO2-1200U and MachXO2-2000 have a lower LUT count,
one PLL, and eight EBR blocks. MachXO2-2000U has a lower LUT count, two PLLs, and 10 EBR blocks. MachXO2-7000 has a higher LUT count, two PLLs,
and 26 EBR blocks.
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2-1
DS1035 アーキテ ク チ ャ _01.5
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
論理ブ ロ ッ ク であ る プ ロ グ ラ マブル機能ユニ ッ ト （PFU） と sysMEM EBR ブ ロ ッ ク は、 行 と 列に よ る 2 次元
グ リ ッ ド を構成 し てい ます。 各行には、 論理ブ ロ ッ ク ま たは EBR ブ ロ ッ ク があ り ます。 デバ イ ス周辺に配置
さ れた PIO セルは I/O バン ク を構成 し てい ます。 PFU には ロ ジ ッ ク 、 算術、 RAM、 ROM、 レ ジ ス タ の各機
能を構成す る ブ ロ ッ ク が含まれてい ます。PIO は各種の イ ン タ ーフ ェ イ ス規格の動作に対応す る 、 sysIO と 呼
ばれ る 柔軟な I/O バ ッ フ ァ を利用 し ます。 こ のブ ロ ッ ク は多数の垂直及び水平配線チ ャ ネル リ ソ ース に接続
さ れてい ます。 こ れ ら の配線 リ ソ ース は、配置配線 ソ フ ト ウ ェ ア ツールに よ っ て自動的に割 り 当て ら れます。
MachXO2 フ ァ ミ リ ではデバ イ ス に よ っ て sysIO バン ク の数が異な り ます。バン ク に よ っ て対応す る I/O バ ッ
フ ァ の タ イ プに も 差異があ り ます。 詳細については本書の後のセ ク シ ョ ンで説明 し ます。 sysMEM EBR は大
規模な専用高速 メ モ リ ブ ロ ッ ク で、 規模が MachXO2-640 以上のデバ イ ス に内蔵 さ れてい ます。 こ のブ ロ ッ
ク は RAM、 ROM、 ま たは FIFO と し て構成で き ます。 FIFO 動作には専用の FIFO ポ イ ン タ と フ ラ グの ” ハー
ド ” 制御 ロ ジ ッ ク が含まれ、 LUT の使用が最小限に抑え ら れてい ます。
MachXO2 のアーキ テ ク チ ャ では、 規模が MachXO2- 640U と MachXO2- 1200/U 以上のデバ イ ス に最大 2 つ
の sysCLOCK 位相同期ループ （PLL） ブ ロ ッ ク も 用意 さ れてい ます。 こ のブ ロ ッ ク はオンチ ッ プ ・ フ ラ ッ シ ュ
ブ ロ ッ ク 行の端に配置 さ れてい ます。 PLL にはてい倍 と 分周、 及び位相シ フ ト 機能があ り 、 ク ロ ッ ク 周波数
と 位相関係の管理に使用 さ れます。
MachXO2 デバ イ ス には SPI コ ン ト ロ ー ラ と I2C コ ン ト ロ ー ラ 、 お よ び タ イ マ / カ ウ ン タ な ど、 汎用的に使用
さ れ る 機能がハー ド マ ク ロ 化 さ れてい ます。 規模が MachXO2-640 以上のデバ イ ス にはユーザフ ラ ッ シ ュ メ
モ リ （UFM） も 用意 さ れてい ます。 こ れ ら のハー ド マ ク ロ 機能及び UFM は コ ア ロ ジ ッ ク と イ ン タ ーフ ェ イ
ス し 、 WISHBONE イ ン タ ーフ ェ イ ス を介 し て配線 さ れます。 UFM は SPI や I2C、 及び JTAG ポー ト か ら も ア
ク セ ス で き ます。
こ の フ ァ ミ リ の全デバ イ ス には JTAG ポー ト があ り 、 デバ イ ス のプ ロ グ ラ ミ ン グ と コ ン フ ィ グ レーシ ョ ン、
及びユーザ ロ ジ ッ ク へのア ク セ ス に使用 さ れます。MachXO2 デバ イ ス には外部供給電源電圧オプシ ョ ン と し
て 3.3V と 2.5V、 及び 1.2V 対応品を用意 し てお り 、 シ ス テ ム全体 と の統合が容易です。
PFU ブ ロ ッ ク
MachXO2 デバ イ ス の コ アは PFU ブ ロ ッ ク で構成 さ れ、 ロ ジ ッ ク 、 算術、 分散 RAM、 及び分散 ROM の各機
能を実行す る よ う に設定可能です。 個々の PFU ブ ロ ッ ク は、 図 2-3 に番号 0 ～ 3 で示す相互接続 さ れた 4 ス
ラ イ ス で構成 さ れます。 各ス ラ イ ス には 2 つの LUT と 2 つの レ ジ ス タ があ り 、 各 PFU ブ ロ ッ ク には 53 本の
入力 と 25 本の出力があ り ます。
図 2-3. PFU ブ ロ ッ ク 図
From
Routing
FCIN
LUT4 &
CARRY
LUT4 &
CARRY
LUT4 &
CARRY
Slice 0
D
FF/
Latch
D
FF/
Latch
LUT4 &
CARRY
LUT4 &
CARRY
Slice 1
D
FF/
Latch
LUT4 &
CARRY
LUT4 &
CARRY
Slice 3
Slice 2
D
FF/
Latch
D
FF/
Latch
To
Routing
2-2
LUT4 &
CARRY
D
FF/
Latch
D
FF/
Latch
D
FF/
Latch
FCO
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
スライス
ス ラ イ ス 0 ～ 3 には 2 つの LUT4 があ り 、 それぞれレ ジ ス タ に接続 さ れてい ます。 ス ラ イ ス 0 ～ 2 は分散 メ
モ リ と し て構成で き ます。 表 2-1 に PFU ブ ロ ッ ク 内の ス ラ イ ス の機能、 及び可能な動作モー ド を示 し ます。
ま た各 PFU には LUT を組み合わせて LUT5、 LUT6、 LUT7、 LUT8 な どの機能を実行で き る よ う な ロ ジ ッ ク
が含まれてい ます。 制御 ロ ジ ッ ク はセ ッ ト / リ セ ッ ト 機能 （同期 / 非同期 と し て設定可能） 、 ク ロ ッ ク セ レ
ク ト 、 チ ッ プセ レ ク ト 、 及び多ビ ッ ト 幅の RAM/ROM 機能を実行 し ます。
表 2-1. ス ラ イ ス ご と に利用可能な リ ソ ース と モー ド
PFU ブ ロ ッ ク
スライス
リ ソ ース
モー ド
スライス 0
2 つの LUT4 と 2 つの レ ジ ス タ
ロ ジ ッ ク 、 リ ッ プル、 RAM、 ROM
スライス 1
2 つの LUT4 と 2 つの レ ジ ス タ
ロ ジ ッ ク 、 リ ッ プル、 RAM、 ROM
スライス 2
2 つの LUT4 と 2 つの レ ジ ス タ
ロ ジ ッ ク 、 リ ッ プル、 RAM、 ROM
スライス 3
2 つの LUT4 と 2 つの レ ジ ス タ
ロ ジ ッ ク 、 リ ッ プル、 ROM
図 2-4 に ス ラ イ ス の内部 ロ ジ ッ ク 概要を示 し ます。 ス ラ イ ス内の レ ジ ス タ は、 正 / 負のエ ッ ジ ト リ ガ ま たは
レベル ト リ ガ用 ク ロ ッ ク と し て構成で き ます。 全ての ス ラ イ ス には、 配線か ら の入力が 15 本 と 、 （隣接す る
ス ラ イ ス ま たは PFU か ら の） キ ャ リ ーチ ェ イ ン入力が 1 本あ り ます。 出力は 7 本で、 6 本は配線へ、 1 本は
キ ャ リ ーチ ェ イ ン （隣接す る PFU への出力） 用です。 表 2-2 は ス ラ イ ス 0 ～ 3 に関連す る 信号を示 し ます。
図 2-4. ス ラ イ ス の内部ブ ロ ッ ク 図
FCO To Different Slice/PFU
Slice
FXB
FXA
A1
B1
C1
D1
OFX1
CO
F1
F/SUM
Q1
D
LUT4 &
CARRY
FF/
Latch
To
Routing
CI
M1
M0
LUT5
Mux
From
Routing
OFX0
A0
B0
C0
D0
CO
LUT4 &
CARRY
F0
F/SUM
CI
Q0
D
FF/
Latch
CE
CLK
LSR
FCI From Different Slice/PFU
For Slices 0 and 1, memory control signals are generated from Slice 2 as follows:
WCK is CLK
WRE is from LSR
DI[3:2] for Slice 1 and DI[1:0] for Slice 0 data from Slice 2
WAD [A:D] is a 4-bit address from slice 2 LUT input
2-3
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
表 2-2. ス ラ イ ス の信号記述
方向
タ イプ
信号名
記　述
入力
デー タ 信号
A0, B0, C0, D0 LUT4 への入力
入力
デー タ 信号
A1, B1, C1, D1 LUT4 への入力
入力
複数用途
M0/M1
入力
制御信号
CE
入力
制御信号
LSR
ロ ーカルセ ッ ト / リ セ ッ ト
入力
制御信号
CLK
システム ク ロ ッ ク
入力
PFU 間信号
FCIN
高速キ ャ リ ー入力 1
出力
デー タ 信号
F0, F1
LUT4 出力レ ジ ス タ バ イ パ ス信号
出力
デー タ 信号
Q0, Q1
出力
デー タ 信号
OFX0
LUT5 MUX の出力
出力
デー タ 信号
OFX1
LUT6, LUT7, LUT8 2 MUX 出力、 ス ラ イ ス に依存
出力
PFU 間信号
FCO
高速キ ャ リ ー出力
複数用途の入力
ク ロ ッ ク イ ネーブル
レ ジ ス タ 出力
1
1. 接続の詳細については図 2-3 を参照
2. PFU が二つ必要です
動作モー ド
各ス ラ イ ス には ロ ジ ッ ク と リ ッ プル、 RAM、 お よ び ROM と い う 最大 4 つの動作モー ド があ り ます。
ロ ジ ッ ク モー ド
こ のモー ド では、 各ス ラ イ ス の LUT が 4 入力組み合わせル ッ ク ア ッ プテーブル （LUT4） と し て構成 さ れま
す。 LUT4 では入力の組み合わせが 16 通 り あ り ます。 こ のル ッ ク ア ッ プテーブルの構成に よ っ て、 任意の 4
入力 ロ ジ ッ ク 機能を実現で き ます。 ス ラ イ ス ご と に 2 つの LUT4 があ る ため、 1 つの ス ラ イ ス内に LUT5 を
構成で き ます。 LUT6、 LUT7、 LUT8 な ど の大 き なル ッ ク ア ッ プテーブル も 、 他の ス ラ イ ス と 結合す る こ と で
構成で き ます。 LUT8 には 4 つ以上の ス ラ イ ス が必要にな り ます。
リ ッ プルモー ド
リ ッ プルモー ド は小規模な算術機能の効率的な実装を実現 し 、 各ス ラ イ ス に次の機能を実装で き ます。
• 2 ビ ッ ト 加算
• 2 ビ ッ ト 減算
• ダ イ ナ ミ ッ ク 制御を使用 し た 2 ビ ッ ト 加減算
• 2 ビ ッ ト ・ ア ッ プカ ウ ン タ
• 2 ビ ッ ト ・ ダウンカウン タ
• 非同期 ク リ ア可能な ア ッ プ / ダ ウ ン カ ウ ン タ
• （同期） プ リ ロ ー ド 可能な ア ッ プ / ダ ウ ン カ ウ ン タ
• リ ッ プルモー ド 乗算器の機能ブ ロ ッ ク
• 乗算器
• A 入力 と B 入力の比較機能
2-4
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
– A は B に等 し いかそれ よ り 大 き い
– A は B と 等 し く ない
– A は B に等 し いかそれ よ り 小 さ い
リ ッ プルモー ド には、 高速キ ャ リ ーチ ェ イ ン方式を使用 し て算術演算を実行す る オプシ ョ ンの構成が含まれ
てい ます。 こ れは CCU2 モー ド と 呼ばれ、 Carry Generate と Carry Propagate と い う 2 つの追加信号が ス ラ イ
ス ご と に生成 さ れ、 ス ラ イ ス を結合 し て高速算術機能を構成で き ます。
RAM モー ド
こ のモー ド では、 ス ラ イ ス 0 と ス ラ イ ス 1 の各 LUT ブ ロ ッ ク を 16×1 ビ ッ ト メ モ リ と し て使用 し 、 16×4
ビ ッ ト 分散シ ン グルポー ト RAM （SPR） を構成で き ます。 ス ラ イ ス 2 は、 メ モ リ ア ド レ ス と 制御信号の生成
に使用 さ れます。 16×2 ビ ッ ト 疑似デ ュ アルポー ト （Pseudo Dual Port RAM、 PDPR） メ モ リ は、 1 方の ス ラ
イ ス を リ ー ド ラ イ ト ポー ト 、 他方の ス ラ イ ス を リ ー ド 専用ポー ト と し て使用す る こ と で作成 し ます。
MachXO2 デバ イ ス は分散 メ モ リ の初期化に対応 し てい ます。
ラ テ ィ ス の設計ツールは、 各種サ イ ズの メ モ リ 生成に対応 し てい ます。 設定が適切な場合は、 PFU 機能の一
つであ る 分散 メ モ リ ・ プ リ ミ テ ィ ブ を使用 し て、 こ れ ら が構成 さ れます。 表 2-3 に分散 RAM プ リ ミ テ ィ ブ
の実装に必要な ス ラ イ ス数を示 し ます。MachXO2 デバ イ ス におけ る RAM 使用法の詳細については ”TN1201,
MachXO2 Memory Usage Guide （MachXO2 の メ モ リ 使用法ガ イ ド ） ” を参照 し て く だ さ い。
表 2-3. 分散 RAM の実装に必要な ス ラ イ ス数
SPR 16x4
PDPR 16x4
3
3
ス ラ イ ス数
注 : SPR = Single Port RAM, PDPR = Pseudo Dual Port RAM
ROM モー ド
LUT ロ ジ ッ ク を使用 し て ス ラ イ ス 0 ～ 3 を ROM モー ド にで き ます。 プ リ ロ ー ド は、 PFU の コ ン フ ィ グ レー
シ ョ ン時にプ ロ グ ラ ミ ン グ ・ イ ン タ ーフ ェ イ ス か ら 行われます。
RAM 及び ROM モー ド の詳細については ”TN1201, MachXO2 Memory Usage Guide （MachXO2 の メ モ リ 使用法
ガ イ ド ） ” を参照 し て く だ さ い。
配線
MachXO2 デバ イ ス には、 信号を個別に配線 し た り 、 関連す る 制御信号 と 共にバ ス と し て配線 し た り す る ため
の リ ソ ース が多数用意 さ れてい ます。 配線 リ ソ ース は ス イ ッ チ回路 と バ ッ フ ァ 、 及び メ タ ル配線セグ メ ン ト
か ら 構成 さ れます。
PFU 間接続は、 x1 （PFU で 2 ス パン）、 x2 （PFU で 3 スパン）、 及び x6 （PFU で 7 スパン） と い う 3 種類の
配線 リ ソ ース で行われます。 x1、 x2、 及び x6 接続は、 水平及び垂直方向に高速で効率的な接続を実現 し ます。
論理合成ツールの出力は配置配線ツールで全て自動で処理 さ れます。 し か し 、 ユーザが設計を意図的に操作
す る ために、 通常は対話型配線エデ ィ タ も 用意 さ れてい ます。
ク ロ ッ ク / 制御信号の分配ネ ッ ト ワー ク
各 MachXO2 デバ イ ス には左辺に 3、上辺 と 下辺に各 2、そ し て右辺に 1 と 、合計 8 系統の ク ロ ッ ク 入力（PCLK
[T, C] [Banknum]_[2..0]） があ り ま す。 こ れ ら の ク ロ ッ ク 入力は ク ロ ッ ク ネ ッ ト ワ ー ク を ド ラ イ ブ し ま す。 8
系統の各入力は差動かシ ン グルエン ド に設定が可能で、 ク ロ ッ ク 入力 と し て使用 し ない場合は汎用 I/O と し
て使用で き ます。 シ ン グルエン ド ・ ク ロ ッ ク 入力を用い る場合は、 PCLKT のみが ク ロ ッ ク ツ リ ーを直接 ド ラ
イ ブで き ます。
2-5
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
MachXO2 のアーキ テ ク チ ャ にはエ ッ ジ ク ロ ッ ク 、 プ ラ イ マ リ ク ロ ッ ク 、 高フ ァ ン ア ウ ト のセカ ン ダ リ ネ ッ ト
と い う 、 3 種類の ク ロ ッ ク リ ソ ース があ り ます。 規模が MachXO2- 640U と MachXO2- 1200/U 以上のデバ イ
ス には、エ ッ ジ ク ロ ッ ク が上辺 と 下辺に 2 本ずつあ り ますが、 こ れは I/O レ ジ ス タ 用の ク ロ ッ ク に用い ら れ、
短い注入時間 と 低ス キ ュ ーを持っ てい ます。 規模の小 さ いデバ イ ス にエ ッ ジ ク ロ ッ ク はあ り ません。 エ ッ ジ
ク ロ ッ ク の入力 と し ては PLL 出力、 プ ラ イ マ リ ク ロ ッ ク 用ポー ト 、 エ ッ ジ ク ロ ッ ク ・ ブ リ ッ ジ出力、 ま たは
CIB ソ ース か ら 得 ら れます。
図 2-5. デバ イ ス のプ ラ イ マ リ ク ロ ッ ク
Up to 8
8
11
8
27:1
Dynamic
Clock
Enable
Primary Clock 0
27:1
Dynamic
Clock
Enable
Primary Clock 1
27:1
Dynamic
Clock
Enable
Primary Clock 2
27:1
Dynamic
Clock
Enable
Primary Clock 3
Dynamic
Clock
Enable
Primary Clock 4
Dynamic
Clock
Enable
Primary Clock 5
27:1
27:1
27:1
27:1
Dynamic
Clock
Enable
Primary Clock 6
Dynamic
Clock
Enable
Primary Clock 7
Clock
Switch
27:1
Edge Clock
Divider
Routing
Clock Pads
PLL Outputs
27:1
Clock
Switch
Primary clocks for MachXO2-1200 and larger devices.
Note: MachXO2-640 and smaller devices do not have inputs from Edge
Clock Divider. These devices have 17:1 muxes instead of 27:1 muxes.
8 本のプ ラ イ マ リ ク ロ ッ ク ・ ネ ッ ト ワー ク はデバ イ ス全体を ド ラ イ ブ し 、 PFU や EBR、 配線、 そ し て PIC な
どデバ イ ス内の全 リ ソ ース に ク ロ ッ ク を供給 し ます。 プ ラ イ マ リ ク ロ ッ ク 信号以外に も 、 MachXO2 デバ イ ス
には高フ ァ ン ア ウ ト ネ ッ ト 用のセカ ン ダ リ 信号が 8 本あ り ます。 こ れ ら は ク ロ ッ ク イ ネーブル、 同期 / 非同
期 リ セ ッ ト 、 プ リ セ ッ ト 、 出力 イ ネーブルな どのグ ロ ーバル制御信号に使用で き ます。 こ れに よ り 、 内部 ロ
ジ ッ ク で生成 し た ク ロ ッ ク や制御信号を グ ロ ーバルに ド ラ イ ブで き ます。
2-6
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
プ ラ イ マ リ ・ ク ロ ッ ク ネ ッ ト ワー ク の最大周波数は本デー タ シー ト の ” 外部ス イ ッ チン グ特性 ” 表に記載 さ
れてい ます。
MachXO2-256 及び MachXO2-640 のプ ラ イ マ リ ク ロ ッ ク 信号は、 8 個の 17:1 マルチプ レ ク サを介 し て得 ら れ
ます。 利用可能な ク ロ ッ ク ソ ース と し ては、 I/O ソ ース 8 本、 配線か ら の入力 9 本な ど があ り ます。 規模が
MachXO2- 640U と MachXO2- 1200/U 以上のデバ イ ス のプ ラ イ マ リ ク ロ ッ ク 信号は、 8 個の 27:1 マルチプ レ
ク サを介 し て得 ら れます。 利用可能な ク ロ ッ ク ソ ース と し ては、 I/O ソ ース 8 本、 配線か ら の入力が 11 本、
ク ロ ッ ク 分周器入力が 8 本、 そ し て最大 8 本の sysCLOCK PLL 出力な ど があ り ます。
8 系統の高フ ァ ン ア ウ ト ・ セカ ン ダ リ ネ ッ ト は、 図 2-6 に示す よ う に 8 つの 8:1 マルチプ レ ク サで生成 さ れ
ます。 セカ ン ダ リ ネ ッ ト の 8 入力の う ち 1 系統はデ ュ アル機能の ク ロ ッ ク ピ ンか ら 得 ら れ、 それ以外の 7 系
統は内部配線か ら 得 ら れます。 プ ラ イ マ リ ・ ク ロ ッ ク ネ ッ ト ワー ク の最大周波数は本デー タ シー ト の ” 外部
ス イ ッ チン グ特性 ” 表に記載 さ れてい ます。
図 2-6. デバ イ ス の高フ ァ ン ア ウ ト ・ セカ ン ダ リ ネ ッ ト
1
Clock Pads
7
8:1
Secondary High
Fanout Net 0
8:1
Secondary High
Fanout Net 1
8:1
Secondary High
Fanout Net 2
8:1
Secondary High
Fanout Net 3
8:1
Secondary High
Fanout Net 4
8:1
Secondary High
Fanout Net 5
8:1
Secondary High
Fanout Net 6
8:1
Secondary High
Fanout Net 7
Routing
sysCLOCK 位相同期ループ （PLL）
sysCLOCK PLL は ク ロ ッ ク 周波数を合成す る 機能を提供 し ます。規模が MachXO2- 640U と MachXO2- 1200/
U 以上のデバ イ ス には 1 つ以上の sysCLOCK PLL があ り ます。 CLKI は PLL の基準周波数入力で、 その ソ ー
ス は外部 I/O ピ ン ま たは内部配線か ら 得 ら れます。 CLKFB は PLL への フ ィ ー ド バ ッ ク 信号で、 内部配線ま
たは外部 I/O ピ ンか ら 得 ら れます。 フ ィ ー ド バ ッ ク 分周器は基準周波数のてい倍用に使用 さ れ、 （基準入力
ク ロ ッ ク よ り も ） 高い周波数の ク ロ ッ ク 出力が合成 さ れます。
2-7
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
MachXO2 の sysCLOCK PLL は高分解能 （16 ビ ッ ト ） フ ラ ク シ ョ ナル N 合成に対応 し てい ます。 本機能では
入力周波数の整数倍で は な い出力 ク ロ ッ ク を 生成 で き ま す。 よ り 詳細 な 使用方法に関 し て は TN1199、
MachXO2 sysCLOCK PLL Design and Usage Guide （MachXO2 sysCLOCK PLL の設計 と 使用法ガ イ ド ） を参照
し て く だ さ い。
各出力に専用の分周器があ る ため、 出力ご と に異な る 周波数を生成で き ます。 出力分周器に設定可能な値は
1 ～ 128 です。 CLKOS2 及び CLKOS3 分周器はカ ス ケー ド 接続 し 、 低い周波数の ク ロ ッ ク を生成す る こ と も
で き ます。 CLKOP と CLKOS、 CLKOS2、 及び CLKOS3 出力の全て を使用 し て、 MachXO2 ク ロ ッ ク 分配ネ ッ
ト ワー ク を直接 ド ラ イ ブす る こ と も 、 ま たは汎用配線 リ ソ ース を使用す る こ と も で き ます。
LOCK 信号は PLL で ロ ッ ク 検出時にアサー ト さ れ、 ロ ッ ク 外れ検出時にネゲー ト さ れます。 PLL の内部ブ
ロ ッ ク を図 2-7 に示 し ます。
デバ イ ス のセ ッ ト ア ッ プ及びホール ド 時間は、 CLKOS や CLKOS2、 及び CLKOS3 出力 ク ロ ッ ク に CLKOP 出
力 ク ロ ッ ク の基準 よ り も 出力 ク ロ ッ ク を進め る 、ま たは遅 ら せ る 位相シ フ ト を設定す る こ と で改善で き ます。
こ の位相シ フ ト は、 コ ン フ ィ グ レーシ ョ ン時に設定す る こ と も 、 或いはダ イ ナ ミ ッ ク に調整す る こ と も で き
ます。 ダ イ ナ ミ ッ ク モー ド では、 フ ィ ー ド バ ッ ク と し て使用 さ れ る 出力の位相調整後に PLL の ロ ッ ク が外れ
る こ と があ り 、 その場合最悪 tLOCK パ ラ メ ー タ で規定 さ れ る 時間が経過す る ま で再 ロ ッ ク し ません。
MachXO2 には、 ユーザが 2 系統の異な る基準 ク ロ ッ ク ソ ース を ダ イ ナ ミ ッ ク に選択で き る 機能 も あ り ます。
こ れは PLLREFCS プ リ ミ テ ィ ブ を使用 し て実装 さ れます。PLL の タ イ ミ ン グ ・パ ラ メ ー タ は ”sysCLOCK PLL
タ イ ミ ン グ ” 表に記載 さ れてい ます。
図 2-7. PLL 内部ブ ロ ッ ク 図
DPHSRC
PHASESEL[1:0]
PHASEDIR
Dynamic
Phase
Adjust
PHASESTEP
PLLWAKESYNC
CLKOP
A0
CLKOP
Divider
(1 - 128)
Phase
Adjust/
Edge Trim
A2
Mux
ClkEn
Synch
B0
CLKOS
Divider
(1 - 128)
Phase
Adjust/
Edge Trim
B2
Mux
ClkEn
Synch
C0
CLKOS2
Divider
(1 - 128)
Phase
Adjust
C2
Mux
ClkEn
Synch
D2
Mux
ClkEn
Synch
STDBY
REFCLK
CLKI
CLKFB
REFCLK
Divider
M (1 - 40)
Phase Detector,
VCO, and
Loop Filter
.
FBKSEL
FBKCLK
Divider
N (1 - 40)
Fractional-N
Synthesizer
D0
Internal Feedback
D1
Mux
CLKOS3
Divider
(1 - 128)
CLKOS
CLKOS2
CLKOS3
Phase
Adjust
LOCK
CLKOP, CLKOS, CLKOS2, CLKOS3
4
Lock
Detect
RST, RESETM, RESETC, RESETD
INTLOCK
ENCLKOP, ENCLKOS, ENCLKOS2, ENCLKOS3
PLLCLK, PLLRST, PLLSTB, PLLWE, PLLDATI[7:0], PLLADDR[4:0]
PLLDATO[7:0] , PLLACK
MachXO2 の PLL には WISHBONE ポー ト があ り 、 分周器の値な ど の PLL 設定をユーザ ロ ジ ッ ク か ら ダ イ ナ
ミ ッ ク に変更で き ます。こ の機能を使用す る と き は、設計内に EFB ブ ロ ッ ク も イ ン ス タ ン ス化 し 、WISHBONE
ポー ト か ら ア ク セ ス可能に し てお く 必要があ り ます。 ダ イ ナ ミ ッ ク 位相調整 と 同様に、 WISHBONE ポー ト か
2-8
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
ら PLL 設定を更新す る 場合は PLL の ロ ッ ク が外れ る こ と があ り 、tLOCK パ ラ メ ー タ が満た さ れ る ま で再 ロ ッ
ク さ れません。 PLL の タ イ ミ ン グ ・ パ ラ メ ー タ は ”sysCLOCK PLL タ イ ミ ン グ ” 表に記載 さ れてい ます。
PLL 及び WISHBONE イ ン タ ーフ ェ イ ス の詳細については ”TN1199, Lattice MachXO2 sysCLOCK PLL Usage
Guide （MachXO2 の sysCLOCK PLL 使用法ガ イ ド ） ” を参照 し て く だ さ い。
表 2-4 に PLL ブ ロ ッ ク の信号の説明を示 し ます。
表 2-4. PLL の信号記述
ポー ト 名
I/O
記　述
CLKI
I
PLL への入力 ク ロ ッ ク
CLKFB
I
フ ィードバッ ク ・ ク ロ ッ ク
PHASESEL[1:0]
I
ダ イ ナ ミ ッ ク 位相調整の対象 と な る 出力の選択入力
PHASEDIR
I
ダ イ ナ ミ ッ ク 位相調整の方向
PHASESTEP
I
ダ イ ナ ミ ッ ク 位相ス テ ッ プ ～ ト グルに よ り VCO 位相調整 1 ス テ ッ プ分シ フ ト
CLKOP
O
PLL のプ ラ イ マ リ ク ロ ッ ク 出力、 位相シ フ ト 調整あ り
CLKOS
O
PLL のセ カ ン ダ リ ク ロ ッ ク 出力、 位相シ フ ト 調整あ り
CLKOS2
O
PLL のセ カ ン ダ リ ク ロ ッ ク 出力 2、 位相シ フ ト 調整あ り
CLKOS3
O
PLL のセ カ ン ダ リ ク ロ ッ ク 出力 3、 位相シ フ ト 調整あ り
LOCK
O
PLL ロ ッ ク 信号、 非同期。 ア ク テ ィ ブ High で PLL が入力 と フ ィ ー ド バ ッ ク 信号が
ロ ッ ク し てい る こ と を示す
INTLOCK
O
DPHSRC
O
PLL ロ ッ ク 内部信号、 非同期。 ア ク テ ィ ブ High で PLL が内部フ ィ ー ド バ ッ ク で ロ ッ
ク し てい る こ と を示す
ダ イ ナ ミ ッ ク 位相 ソ ース ～ ポー ト 、 ま たは WISHBONE がア ク テ ィ ブ
STDBY
I
PLL をパ ワ ーダ ウ ンす る ス タ ンバ イ 信号
PLLWAKESYNC
I
PLL ウ ェ イ ク ア ッ プ同期。 PLL ウ ェ イ ク ア ッ プ時に PLL が内部パ ス か ら ユーザ指定
フ ィ ー ド バ ッ ク パ ス に切 り 替え る こ と を イ ネーブル
RST
I
PLL リ セ ッ ト 。 ア ク テ ィ ブ High、 M 分周器は リ セ ッ ト さ れない
RESETM
I
PLL リ セ ッ ト 。 ア ク テ ィ ブ High、 M 分周器 も リ セ ッ ト さ れ る
RESETC
I
CLKOS2 用出力分周器のみを リ セ ッ ト す る 。 ア ク テ ィ ブ High
RESETD
ENCLKOP
I
I
CLKOS3 用出力分周器のみを リ セ ッ ト す る 。 ア ク テ ィ ブ High
PLL の CLKOP 出力を イ ネーブルす る
ENCLKOS
I
PLL の CLKOS 出力がア ク テ ィ ブの場合に イ ネーブルす る
ENCLKOS2
I
PLL の CLKOS2 出力がア ク テ ィ ブの場合に イ ネーブルす る
ENCLKOS3
I
PLL の CLKOS3 出力がア ク テ ィ ブの場合に イ ネーブルす る
PLLCLK
I
PLL デー タ バ ス、 ク ロ ッ ク 信号入力
PLLRST
I
PLL デー タ バ ス ・ リ セ ッ ト 。 レ ジ ス タ 値は リ セ ッ ト し ない
PLLSTB
I
PLL デー タ バ ス、 ス ト ロ ーブ信号
PLLWE
I
PLL デー タ バ ス、 ラ イ ト イ ネーブル信号
PLLADDR [4:0]
I
PLL デー タ バ ス、 ア ド レ ス
PLLDATI [7:0]
I
PLL デー タ バ ス、 デー タ 入力
PLLDATO [7:0]
O
PLL デー タ バ ス、 デー タ 出力
PLLACK
O
PLL デー タ バ ス、 ア ク ノ レ ッ ジ信号
2-9
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
sysMEM 組み込みブ ロ ッ ク メ モ リ
規模が MachXO2-640 以上のデバ イ ス には、 sysMEM 組み込みブ ロ ッ ク RAM （EBR） が内蔵 さ れてい ます。
EBR は 9Kbit RAM と 、 専用の入力及び出力レ ジ ス タ で構成 さ れます。 こ の メ モ リ はデー タ のバ ッ フ ァ リ ン グ
や ソ フ ト プ ロ セ ッ サの PROM、 お よ び FIFO な ど、 広範な用途で使用で き ます。
sysMEM メ モ リ ブ ロ ッ ク
sysMEM ブ ロ ッ ク はシ ン グルポー ト 、 デ ュ アルポー ト 、 擬似デ ュ アルポー ト 、 ま たは FIFO メ モ リ を実装で
き ます。 個々のブ ロ ッ ク は表 2-5 に示す よ う な種々の深 さ と 幅で使用で き ます。
表 2-5. sysMEM ブ ロ ッ ク の構成
メ モ リ モー ド
構　成
シ ン グルポー ト
8,192 x 1、 4,096 x 2
2,048 x 4、 1,024 x 9
真のデ ュ アルポー ト
8,192 x 1、 4,096 x 2
2,048 x 4、 1,024 x 9
疑似デ ュ アルポー ト
8,192 x 1、 4,096 x 2
2,048 x 4、 1,024 x 9
512 x 18
FIFO
8,192 x 1、 4,096 x 2
2,048 x 4、 1,024 x 9
512 x 18
バスサイ ズ ・ マ ッ チ ン グ
全てのマルチポー ト メ モ リ ・ モー ド で、 ポー ト ご と に異な る ビ ッ ト 幅が設定可能です。 RAM ビ ッ ト は、 LSB
ワー ド 0 か ら MSB ワー ド 0、次いで LSB ワー ド 1 か ら MSB ワー ド 1 と い う よ う にマ ッ ピ ン グ さ れます。ポー
ト ご と に ワー ド サ イ ズ と ワー ド 数が異な っ ていて も 、 各ポー ト に こ のマ ッ ピ ン グ方式が適用 さ れます。
RAM 初期化 と ROM 動作
必要に応 じ て RAM の内容をデバ イ ス の コ ン フ ィ グ レーシ ョ ン時にプ リ ロ ー ド で き ます。 EBR 初期化デー タ
は UFM か ら ロ ー ド で き ます。 （ユーザが使用す る） UFM の ビ ッ ト 数を最大にす る には、 デザ イ ン内の EBR
が全て 0 にな る よ う に初期化 し ます。 こ の場合は UFM ビ ッ ト が消費 さ れません。 MachXO2 デバ イ ス では、
複数の EBR が同 じ パ タ ーンで初期化 さ れ る 場合に、それ ら が同 じ 初期化デー タ 用の メ モ リ 空間を共有す る よ
う 設計 さ れてい ます。
デバ イ ス の コ ン フ ィ グ レーシ ョ ン時に RAM ブ ロ ッ ク を プ リ ロ ー ド し 、 ラ イ ト 制御をデ ィ セーブルす る と 、
sysMEM ブ ロ ッ ク は ROM と し て も 利用で き る よ う にな り ます。
メ モ リ のカ スケー ド 接続
大規模で深い RAM ブ ロ ッ ク は、EBR の sysMEM ブ ロ ッ ク を使用 し て作成で き ます。設計入力に従っ て ラ テ ィ
ス の設計ツールは メ モ リ を自動的にカ ス ケー ド 接続 し ます。
シ ングル、 デ ュ アル、 擬似デ ュ アルポー ト 、 及び FIFO モー ド
2-10
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
図 2-8 に 5 通 り の基本 メ モ リ 構成 と その入出力名を示 し ます。 全ての sysMEM RAM モー ド で、 デー タ 及びア
ド レ ス入力ポー ト には メ モ リ ア レ イ の入力に レ ジ ス タ があ り ます。 メ モ リ ア レ イ の出力ポー ト は、 レ ジ ス タ
を イ ネーブルす る こ と も で き ます。
図 2-8. sysMEM メ モ リ プ リ ミ テ ィ ブ
DI[8:0]
DIA[8:0]
AD[12:0]
DI[8:0]
ADB[12:0]
CLKB
CEB
ADA[12:0]
CLKA
CEA
CLK
CE
OCE
EBR
DO[8:0]
RST
WE
CS[2:0]
Single-Port RAM
RSTB
WEB
CSB[2:0]
OCEB
DOB[8:0]
AFF
FF
AEF
EF
DO[17:0]
ORE
CLKR
RE
EMPTYI
CSR[1:0]
RPRST
CLKW
WE
EBR
FULLI
CSW[1:0]
ADR[12:0]
CLKR
EBR
CER
DO[17:0]
OCER
CSR[2:0]
CSW[2:0]
True Dual Port RAM
DI[17:0]
RST
EBR
RSTA
WEA
CSA[2:0]
OCEA
DOA[8:0]
ADW[8:0]
DI[17:0]
BE[1:0]
CLKW
CEW
RST
Pseudo Dual Port RAM
AD[12:0]
CLK
CE
OCE
EBR
DO[17:0]
RST
CS[2:0]
FIFO RAM
ROM
表 2-6. EBR 信号記述
ポー ト 名
CLK
CE
OCE
記　述
ア ク テ ィ ブ状態
クロック
1
立ち上が り エ ッ ジ
ク ロ ッ ク イ ネーブル
High ア ク テ ィ ブ
出力 ク ロ ッ ク イ ネーブル
High ア ク テ ィ ブ
RST
リ セッ ト
High ア ク テ ィ ブ
BE1
バ イ ト イ ネーブル
High ア ク テ ィ ブ
WE
AD
ラ イ ト イ ネーブル
ア ド レ スバス
High ア ク テ ィ ブ
—
DI
デー タ 入力
—
DO
デー タ 出力
—
CS
チ ッ プセ レ ク ト
AFF
FIFO RAM Almost Full （ほぼフル） フ ラ グ
—
FF
FIFO RAM Full （フル） フ ラ グ
—
AEF
FIFO RAM Almost Empty （ほぼ空） フ ラ グ
—
EF
FIFO RAM Empty （空） フ ラ グ
—
RPRST
FIFO RAM リ ー ド ポ イ ン タ ・ リ セ ッ ト
High ア ク テ ィ ブ
1. オプシ ョ ンの信号です
2.デ ュ アルポー ト EBR プ リ ミ テ ィ ブでは、 信号名の後ろに付記 さ れ る ‘A’ や ‘B’ は、 EBR のポー ト A、 も し く はポー
ト B にそれぞれ該当す る 信号を意味 し ます
3.FIFO RAM モー ド ・ プ リ ミ テ ィ ブでは、 信号名の後ろに付記 さ れ る ‘R’ や ‘W’ は、 FIFO の リ ー ド ポー ト 、 も し く は
ラ イ ト ポー ト にそれぞれ該当す る 信号を意味 し ます
2-11
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
4.FIFO RAM モー ド ・ プ リ ミ テ ィ ブでは、 FULLI は CSW (2) と 同 じ 機能を持ち、 ま た EMPTYI は CSR (2) と 同 じ 機能を
持ち ます
5. FIFO モー ド では CLKW が ラ イ ト ポー ト の ク ロ ッ ク で CSW がチ ッ プセ レ ク ト 、 CLKR は リ ー ド ポー ト の ク ロ ッ ク で
CSR がチ ッ プセ レ ク ト 、 ま た ORE は出力 リ ー ド イ ネーブルです
EBR メ モ リ にはシ ン グルポー ト ま たはデ ュ アルポー ト ・ モー ド で、 次の 3 種類の ラ イ ト 動作があ り ます。
1. ノ ーマル ～ デー タ は リ ー ド サ イ ク ル時のみ出力 さ れ、 ラ イ ト サ イ ク ル時は、 （現在のア ド レ ス の）
デー タ が出力 さ れません。 本モー ド は全てのデー タ 幅に適用で き ます
2. ラ イ ト スルー ～ 入力デー タ の コ ピーが、 同 じ ポー ト の出力に現れます。 本モー ド は全てのデー タ 幅に
適用で き ます
3. リ ー ド ビ フ ォー ラ イ ト ～ 新 し いデー タ が ラ イ ト さ れ る と 、 そのア ド レ ス の ラ イ ト 前の内容が出力 さ れ
ます
FIFO の構成
FIFO にはデー タ 入力 と CEW、 WE、 CLKW の各信号に よ る ラ イ ト ポー ト があ り ます。 ま た こ れ と は別にデー
タ 出力 と RCE、 RE、 CLKR の各信号に よ る リ ー ド ポー ト も あ り ます。 FIFO は内部で Almost Full、 Full、 Almost
Empty、 Empty の各フ ラ グ を生成 し ます。 Full 及び Almost Full フ ラ グ用レ ジ ス タ の ク ロ ッ ク は CLKW です。
Empty 及び Almost Empty フ ラ グ用レ ジ ス タ の ク ロ ッ ク は CLKR です。表 2-7 に こ れ ら フ ラ グの設定可能な範
囲を示 し ます。
表 2-7. FIFO フ ラ グの設定可能な範囲
フ ラ グ名
設定可能範囲
Full (FF)
Almost Full (AF)
1 ～ 最大 （2N-1)
1 ～ Full-1
Almost Empty (AE)
1 ～ Full-1
Empty (EF)
0
N = アド レスビッ ト幅
FIFO ス テー ト マシ ンには、 RST と RPRST の 2 種類の リ セ ッ ト 信号があ り ます。 RST 信号は、 グ ロ ーバル リ
セ ッ ト で リ ー ド / ラ イ ト ポ イ ン タ を初期化す る こ と で FIFO を ク リ ア し 、 各 FIFO フ ラ グ を初期状態に し ま
す。 RPRST 信号は リ ー ド ポ イ ン タ の リ セ ッ ト に使用 さ れ、 その目的は FIFO 内のデー タ を再送信す る こ と で
す。 こ う し た用途では、 パケ ッ ト がいつ FIFO に ラ イ ト さ れたか、 ま たは リ ー ド さ れたか を注意深 く 追跡す
る こ と が重要です。
メモリ コア ・ リセッ ト
メ モ リ コ アにはポー ト A 及びポー ト B 用のデー タ 出力 ラ ッ チが含まれてい ます。同期ま たは非同期で リ セ ッ
ト 可能な、 単純 ラ ッ チ も あ り ます。 RSTA と RSTB は ロ ーカル信号で、 それぞれポー ト A と ポー ト B に関連
付け ら れた出力 ラ ッ チを リ セ ッ ト し ます。 グ ロ ーバル リ セ ッ ト （GSRN） 信号は両ポー ト を リ セ ッ ト し ます。
両ポー ト の出力デー タ ラ ッ チ と リ セ ッ ト の関係を図 2-9 に示 し ます。
2-12
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
図 2-9. メ モ リ コ アの リ セ ッ ト
Memory Core
D
SET
Q
Port A[18:0]
Output Data
Latches
D
SET
Q
Port B[18:0]
RSTA
RSTB
GSRN
Programmable Disable
sysMEM の EBR ブ ロ ッ ク の詳細については ”TN1201, Memory Usage Guide for MachXO2 Devices （MachXO2 の
メ モ リ 使用法ガ イ ド ） ” を参照 し て く だ さ い。
EBR 非同期 リ セ ッ ト
EBR 非同期 リ セ ッ ト ま たは GSR （使用 さ れてい る 場合） を与え ら れ る のは、 図 2-10 に示す よ う に、 全ての
ク ロ ッ ク イ ネーブルは、 リ セ ッ ト のアサー ト 前に一 ク ロ ッ ク 周期 Low であ り 、 かつ リ セ ッ ト 解除後一 ク ロ ッ
ク 周期後に解除 さ れ る 場合のみです。 EBR の GSR 入力は常に非同期にな り ます。
図 2-10. （GSR を含む） EBR 非同期 リ セ ッ ト の タ イ ミ ン グ図
Reset
Clock
Clock
Enable
全ての ク ロ ッ ク イ ネーブルが イ ネーブル状態の ま ま の場合、 EBR 非同期 リ セ ッ ト ま たは GSR が加え ら れ、 そ
し て解除 さ れ る のは、 EBR の リ ー ド 及び ラ イ ト ク ロ ッ ク 入力の安定状態が 1/fMAX （EBR ク ロ ッ ク ） 以上続い
た場合のみです。 リ セ ッ ト 解除は、 次のア ク テ ィ ブな リ ー ド ま たは ラ イ ト ク ロ ッ ク ・ エ ッ ジ ま での、 EBR 同
期 リ セ ッ ト のセ ッ ト ア ッ プ時間に従 う 必要があ り ます。
EBR が コ ン フ ィ グ レーシ ョ ン時にプ リ ロ ー ド さ れ る 場合は、 デバ イ ス I/O の開放がア ク テ ィ ブにな る 前に、
GSR 入力をデ ィ セーブルす る か、 デバ イ ス の ウ ェ イ ク ア ッ プ中に GSR を解除す る 必要があ り ます。
こ の要件は EBR に よ る 全ての RAM、 ROM、 及び FIFO の実装に適用 さ れます。 FIFO モー ド では GSR 信号が
常に イ ネーブル と な り 、 WE 及び RE 信号が図 2-10 の ク ロ ッ ク イ ネーブル信号の よ う に機能 し ます。 リ セ ッ
ト タ イ ミ ン グ規則は RE 入力に対す る RPReset 入力、 及び WE 入力に対す る RST に適用 さ れます。 RST と
2-13
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
RPReset はいずれ も 常に非同期の EBR 入力です。詳細については ”TN1201, Memory Usage Guide for MachXO2
Devices （MachXO2 の メ モ リ 使用法ガ イ ド ） ” を参照 し て く だ さ い。
EBR 同期 リ セ ッ ト を使用 し 、 EBR の GSR 入力がデ ィ セーブルの場合は、 リ セ ッ ト に制約があ り ません。
プ ログ ラ マ ブル I/O セル （PIC）
I/O に関連す る プ ロ グ ラ マブル・ ロ ジ ッ ク は PIO と 呼ばれます。個々の PIO は対応す る sysIO バ ッ フ ァ と パ ッ
ド に接続 さ れてい ます。 MachXO2 デバ イ ス では、 4 つの PIO セルがプ ロ グ ラ マブル I/O セル （PIC） と し て
グループ化 さ れていて、 デバ イ ス の 4 辺全てに配置 さ れてい ます。
図 2-11. 4 つのプ ロ グ ラ マブル I/O セルに よ る グループ
1 PIC
PIO A
Input Register
Block
Output
Register Block
& Tristate
Register Block
Pin
A
PIO B
Input Register
Block
Core Logic/
Routing
Input
Gearbox
Output
Gearbox
Output
Register Block
& Tristate
Register Block
Pin
A
PIO C
Input Register
Block
Output
Register Block
& Tristate
Register Block
Pin
A
PIO D
Input Register
Block
Output
Register Block
& Tristate
Register Block
Pin
A
注 1. 入力ギ アボ ッ ク ス は規模が MachXO20640U と MachXO2-1200/U 以上のデバ イ ス の下辺のみにあ り ます
2. 出力ギ アボ ッ ク ス は規模が MachXO2-640U と MachXO2-1200/U 以上のデバ イ ス の上辺のみにあ り ます
2-14
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
全ての MachXO2 デバ イ ス で、 隣接す る 2 つの PIO を組み合わせて コ ンプ リ メ ン タ リ な出力 ド ラ イ バペアに
で き ます。
規模が MachXO2-640U と MachXO2-1200 以上のデバ イ ス は、 拡張 さ れた I/O 機能を持っ てお り 、 全 PIO ペ
アが差動レ シーバを実装で き ます。 デバ イ ス上辺の PIO ペアの半分は真の （True） LVDS ト ラ ン ス ミ ッ タ と
し て構成で き ます。 ま た こ れ ら デバ イ ス の下辺 PIO ペアはオンチ ッ プ差動終端 さ れ、 PCI に も 対応 し ます。
PIO
PIO には入力レ ジ ス タ ブ ロ ッ ク 、 出力レ ジ ス タ ブ ロ ッ ク 、 及び ト ラ イ ス テー ト ・ レ ジ ス タ ブ ロ ッ ク と い う 、 3
つのブ ロ ッ ク が含まれてい ます。 こ れ ら のブ ロ ッ ク には種々モー ド で動作す る ための レ ジ ス タ と 、 必要な ク
ロ ッ ク 及び選択 ロ ジ ッ ク が含まれてい ます。
表 2-8. PIO 信号 リ ス ト
ピ ン名
I/O タ イ プ
CE
記　述
入力
ク ロ ッ ク イ ネーブル
D
入力
sysIO バ ッ フ ァ か ら の入力ピ ン
INDD
出力
レ ジ ス タ をバ イ パ ス し た入力
INCK
出力
ク ロ ッ ク 入力
Q0
Q1
出力
出力
DDR 立ち上が り エ ッ ジ入力
レ ジ ス タ か ら の入力 /DDR 立ち下が り エ ッ ジ入力
D0
入力
コ アか ら の出力信号 （SDR お よ び DDR）
D1
入力
コ アか ら の出力信号 （(DDR）
TD
入力
コ アか ら の ト ラ イ ス テー ト 信号
Q
出力
sysIO バ ッ フ ァ へのデー タ 出力信号
TQ
出力
sysIO バ ッ フ ァ への ト ラ イ ス テー ト 出力信号
DQSR901
入力
DQS を 90 度シ フ ト し た リ ー ド ク ロ ッ ク
入力
DQS を 90 度シ フ ト し た ラ イ ト ク ロ ッ ク
DQSW901
DDRCLKPOL
1
入力
DQS か ら の DDR 入力レ ジ ス タ 極性制御信号
SCLK
入力
入力 と 出力 / ト ラ イ ス テー ト ・ ブ ロ ッ ク へのシ ス テ ム ク ロ ッ ク
RST
入力
ロ ーカル リ セ ッ ト 信号
1. 右辺の PIO のみにあ り ます
入力レ ジ ス タ ブ ロ ッ ク
全辺の PIO 用の入力レ ジ ス タ ブ ロ ッ ク には遅延素子 と レ ジ ス タ が含まれ、 デバ イ ス コ アに渡す前の調整に使
用で き ます。 こ の機能に加えて、 右辺の PIO 用入力レ ジ ス タ ブ ロ ッ ク には DDR メ モ リ と イ ン タ ーフ ェ イ ス
す る ための組み込み ロ ジ ッ ク が含まれてい ます。
左辺お よ び上下辺にあ る PIO 用入力レ ジ ス タ ブ ロ ッ ク を図 2-12 に示 し ます。図 2-13 は右辺の PIO 用入力レ
ジ ス タ ブ ロ ッ ク を示 し ます。
左辺および上下辺
入力信号は sysIO バ ッ フ ァ か ら 入力レ ジ ス タ ブ ロ ッ ク に （信号 D と し て） 与え ら れます。 必要に応 じ て入力
信号は レ ジ ス タ と 遅延素子をバ イ パ ス し 、 組み合わせ信号 （INDD） 及び ク ロ ッ ク （INCK） と し て直接使用
す る こ と がで き ます。 入力遅延が必要な場合は、 ユーザが固定遅延量を選択で き ます。 下辺の I/O にはダ イ
ナ ミ ッ ク 遅延 （DEL[4:0] に よ り 制御す る Programmable Delay Cell） も あ り 、 こ れを用いて グ ロ ーバル ク ロ ッ
ク 使用時に入力レ ジ ス タ のホール ド タ イ ム要件が軽減で き ます。 入力ブ ロ ッ ク は 2 つの動作モー ド が可能で
す。 シ ン グルデー タ レー ト （SDR） では、 デー タ を同期レ ジ ス タ ブ ロ ッ ク 内の レ ジ ス タ の 1 つを用いて、 シ
2-15
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
ス テ ム ク ロ ッ ク （SCLK） で取 り 込みます。 汎用 （Generic） DDR モー ド では、 2 つの レ ジ ス タ を使用 し てシ
ス テ ム ク ロ ッ ク （SCLK） 信号の立ち上が り エ ッ ジ と 立ち下が り エ ッ ジでデー タ をサンプル し 、 2 本のデー タ
ス ト リ ームが生成 さ れます
図 2-12. MachXO2 入力レ ジ ス タ のブ ロ ッ ク 図 （左辺 と 上下辺の PIO）
INCK
INDD
D
Programmable
Delay Cell
Q1
D
D
Q
Q1
D/L Q
Q
Q0
D
Q
Q0
SCLK
右辺
右辺の入力レ ジ ス タ ブ ロ ッ ク は、上下辺、及び左辺のブ ロ ッ ク の スーパーセ ッ ト にな っ てい ます。前述のモー
ド に加えて、 右辺の入力レ ジ ス タ ブ ロ ッ ク は DDR メ モ リ モー ド も 備えてい ます。
DDR メ モ リ モー ド では、 2 つの レ ジ ス タ を使用 し て DDR メ モ リ モー ド で遅延 さ れた DQS （DQSR90） の立ち
上が り エ ッ ジ と 立ち下が り エ ッ ジでデー タ をサンプル し 、 2 本のデー タ ス ト リ ーム を生成 し ます。 こ れ ら は
コ アに渡 さ れ る 前に、 さ ら にシ ス テ ム ク ロ ッ ク で同期化 さ れます。
信号 DDRCLKPOL は、 同期化レ ジ ス タ で使用 さ れ る ク ロ ッ ク の極性を制御 し ます。 こ れに よ り 、 デー タ が
DQS ド メ イ ン か ら シ ス テ ム ク ロ ッ ク ・ ド メ イ ン に転送 さ れ る と き の タ イ ミ ン グ が適切な も のにな り ま す。
DQSR90 及び DDRCLKPOL 信号は DQS リ ー ド ラ イ ト ブ ロ ッ ク （DQS Read-Write Block） で生成 さ れます。
図 2-13. MachXO2 入力レ ジ ス タ のブ ロ ッ ク 図 （右辺の PIO）
INCK
INDD
D
Programmable
Delay Cell
Q1
D
Q
D
Q S1
D
Q Q0
D
Q
S0
D
Q
D
Q
D/L Q
D
Q
Q1
Q0
DQSR90
DDRCLKPOL
SCLK
出力レ ジ ス タ ブ ロ ッ ク
出力レ ジ ス タ ブ ロ ッ ク では、 デバ イ ス コ アか ら の信号を sysIO バ ッ フ ァ に渡す前に、 レ ジ ス タ を通 し ます。
2-16
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
左辺および上下辺
SDR モー ド では D0 が フ リ ッ プ フ ロ ッ プの 1 つに送 ら れ、 さ ら に出力に送 ら れ ます。 フ リ ッ プ フ ロ ッ プは、 D
タ イ プ レ ジ ス タ ま たは ラ ッ チ と し て構成で き ます。
”DDR Generic” モー ド では、D0 及び D1 入力が ク ロ ッ ク の立ち上が り エ ッ ジで レ ジ ス タ にサンプル さ れます。
D1 側パ ス は さ ら に次の立ち下が り エ ッ ジで レ ジ ス タ Q1 にサンプル さ れます。 そ し て同 じ ク ロ ッ ク で動作す
る マルチプ レ ク サを使用 し て レ ジ ス タ Q0 と Q1 の出力を多重化 し て出力に送 り 出 し ます。
図 2-14 に左辺お よ び上下辺の出力レ ジ ス タ ブ ロ ッ ク を示 し ます。
図 2-14. MachXO2 出力レ ジ ス タ のブ ロ ッ ク 図 （左辺 と 上辺の PIO）
Q
Q0
D0
D1
D/L Q
D
Q
D
Q
Q1
SCLK
TD
Output path
D/L Q
TQ
Tri-state path
右辺
右辺の出力レ ジ ス タ ブ ロ ッ ク は、デバ イ ス の左辺 と 上下辺の出力レ ジ ス タ の スーパーセ ッ ト にな っ てい ます。
SDR 及び汎用 DDR の対応に加え て、 右辺の PIO 出力レ ジ ス タ ブ ロ ッ ク には、 DDR メ モ リ イ ン タ ーフ ェ イ ス
対応のための追加 ロ ジ ッ ク が含まれてい ます。 こ のブ ロ ッ ク の動作は他辺の出力レ ジ ス タ ブ ロ ッ ク の動作 と
類似 し てい ます。
DDR メ モ リ モー ド では、D0 及び D1 入力が ク ロ ッ ク の立ち上が り エ ッ ジで レ ジ ス タ にサンプル さ れます。D1
側パ ス は さ ら に次の立ち下が り エ ッ ジで レ ジ ス タ Q1 にサンプル さ れます。 DQSW90 信号で動作す る マルチ
プ レ ク サを使用 し て、 レ ジ ス タ Q0 と Q1 の出力を多重化 し て出力に送 り 出 し ます。
2-17
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
図 2-15 に右辺の出力レ ジ ス タ ブ ロ ッ ク を示 し ます。
図 2-15. MachXO2 の出力レ ジ ス タ のブ ロ ッ ク 図 （右辺の PIO）
D/L Q
D0
D1
D Q
D Q
Q
Q0
Q1
SCLK
DQSW90
Output Register Block
T0
TD
D/L Q
TQ
D Q
Tristate Register Block
ト ラ イ ス テー ト ・ レ ジ ス タ ブ ロ ッ ク
ト ラ イ ス テー ト ・ レ ジ ス タ ブ ロ ッ ク では、 デバ イ ス コ アか ら の ト ラ イ ス テー ト 制御信号を sysIO バ ッ フ ァ に
供給す る 前に、 まずレ ジ ス タ に取 り 込みます。 こ のブ ロ ッ ク には SDR 動作用レ ジ ス タ が含まれていて、 SDR
時は TD 入力が フ リ ッ プ フ ロ ッ プの 1 つでサンプル さ れ、 その後出力に送 ら れます。
右辺の ト ラ イ ス テー ト ・ レ ジ ス タ ブ ロ ッ ク には、 DDR メ モ リ 動作用の追加レ ジ ス タ が含まれてい ます。 DDR
メ モ リ モー ド では、 SDR 用レ ジ ス タ の出力が DQSW90 信号を ク ロ ッ ク と す る も う 一つの レ ジ ス タ に与え ら
れ、 こ の レ ジ ス タ 出力が ト ラ イ ス テー ト 制御 と し て使用 さ れます。
入力ギアボ ッ ク ス
下辺の各 PIC には 1:8 入力ギ アボ ッ ク ス が内蔵 さ れてい ます。 こ の入力ギ アボ ッ ク ス はそれぞれ、 1:7 デシ リ
ア ラ イ ザ、1 つの IDDRX4 （1:8） ギ アボ ッ ク ス、 ま たにギ アボ ッ ク ス信号を示 し ます。表 2-9 は 2 つの IDDRX2
（1:4） ギ アボ ッ ク ス のいずれかに設定で き ます。
表 2-9. 入力ギアボ ッ ク ス信号 リ ス ト
名　称
I/O タ イ プ
記　述
D
入力
PIO A 入力レ ジ ス タ ブ ロ ッ ク 内のプ ロ グ ラ マブル遅延後の高速デー タ 入力
ALIGNWD
SCLK
入力
入力
デバ イ ス コ アか ら のデー タ ア ラ イ メ ン ト 信号
低速シ ス テ ム ク ロ ッ ク
ECLK[1:0]
入力
高速エ ッ ジ ク ロ ッ ク
RST
入力
リ セッ ト
Q[7:0]
出力
デバ イ ス コ アへの低速デー タ
ビデオ RX(1:7): Q[6:0]
GDDRX4(1:8): Q[7:0]
GDDRX2(1:4)(IOL-A): Q4, Q5, Q6, Q7
GDDRX2(1:4)(IOL-C): Q0, Q1, Q2, Q3
2-18
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
こ れ ら のギ アボ ッ ク ス には 3 ス テージのパ イ プ ラ イ ン レ ジ ス タ があ り ます。 第 1 ス テージの レ ジ ス タ が、 入
力デー タ を高速エ ッ ジ ク ロ ッ ク の立ち上が り 及び立ち下が り エ ッ ジでサンプル し ます。 第 2 ス テージの レ ジ
ス タ は、 制御ブ ロ ッ ク か ら の制御信号 UPDATE と SEL に基づいてデー タ のア ラ イ メ ン ト を実行 し ます。 第 3
ス テージのパ イ プ ラ イ ン レ ジ ス タ は、低速シ ス テ ム ク ロ ッ ク に同期化 し てデー タ をデバ イ ス コ アに渡 し ます。
図 2-16 に入力ギ アボ ッ ク ス のブ ロ ッ ク 図を示 し ます。
図 2-16. 入力ギアボ ッ ク ス
Q21
Q43
D Q
D Q
Q65
Q0_
Q10
D Q
CE
Q32
D Q
CE
Q54
D Q
CE
D Q
S2
Q21
Q43
D Q
S0
cdn
D Q
S4
D Q
T0
T2
T4
Q0
Q2
Q4
cdn
Q65
S6
D Q
D Q
CE
Q_6
D Q
T6
Q6
D
Q_6
D Q
D Q
CE
Q54
Q_6
D Q
Q54
D Q
Q32
S5
Q65
D Q
CE
Q43
D Q S3
CE
Q32
Q10
D Q
S7
D Q
CE
Q21
ECLK0/1
S1
T7
Q7
T5
Q5
T3
Q3
T1
Q1
D Q
D
D
D
SCLK
SEL0
UPDATE
2-19
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
入力ギ アボ ッ ク ス の詳細については ”TN1203, MachXO2 High-Speed Source Synchronous and Memory Interfaces
（MachXO2 の高速 ソ ース シ ン ク ロ ナ ス と メ モ リ イ ン タ ーフ ェ イ ス） ” を参照 し て く だ さ い。
出力ギアボ ッ ク ス
上辺の各 PIC には 8:1 出力ギ アボ ッ ク ス が内蔵 さ れてい ます。 こ の出力ギ アボ ッ ク ス はそれぞれ、 7:1 シ リ ア
ラ イ ザ、 1 つの ODDRX4 （8:1） ギ アボ ッ ク ス、 ま たは 2 つの ODDRX2 （4:1） ギ アボ ッ ク ス のいずれかに設
定で き ます。 表 2-10 にギアボ ッ ク ス信号を示 し ます。
表 2-10. 出力ギアボ ッ ク ス信号 リ ス ト
名　称
I/O タ イ プ
記　述
Q
出力
高速デー タ 出力
D[7:0]
入力
デバ イ ス コ アか ら の低速デー タ
SCLK
入力
低速シ ス テ ム ク ロ ッ ク
ECLK [1:0]
RST
入力
入力
高速エ ッ ジ ク ロ ッ ク
リ セッ ト
Video TX(7:1): D[6:0]
GDDRX4(8:1): D[7:0]
GDDRX2(4:1)(IOL-A): D[3:0]
GDDRX2(4:1)(IOL-C): D[7:4]
こ れ ら のギ アボ ッ ク ス には 3 ス テージのパ イ プ ラ イ ン レ ジ ス タ があ り ます。 第 1 ス テージの レ ジ ス タ は、 低
速シ ス テ ム ク ロ ッ ク で低速入力デー タ をサンプル し ます。 第 2 ス テージの レ ジ ス タ は、 低速 ク ロ ッ ク レ ジ ス
タ か ら 高速 ク ロ ッ ク レ ジ ス タ にデー タ 転送 し ます。 第 3 ス テージのパ イ プ ラ イ ン レ ジ ス タ は、 高速エ ッ ジ ク
ロ ッ ク で制御 さ れ、 デー タ 出力を sysIO バ ッ フ ァ にシ フ ト 及び多重化 し ます。 図 2-17 に出力ギ アボ ッ ク ス の
ブ ロ ッ ク 図を示 し ます。
出力ギ アボ ッ ク ス の詳細については ”TN1203, MachXO2 High-Speed Source Synchronous and Memory Interfaces
（MachXO2 の高速 ソ ース シ ン ク ロ ナ ス と メ モ リ イ ン タ ーフ ェ イ ス） ” を参照 し て く だ さ い。
2-20
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
図 2-17. 出力ギアボ ッ ク ス
D6
D Q
D4
D Q
T6
T4
D Q
CE
D Q
CE
S6
S7
0
1
GND 0
1
Q67
S4
S5
0
1
S3
0
1
D Q
0
1
D Q
0
1
D Q
Q67
Q45
ODDRx2_C
D Q
D2
T2
D Q
CE
Q45
S2
Q23
CDN
QC
D Q T0
D0
D Q
CE
S0
S1
0
1
Q23
0
1
Q01
D Q
Q/QA
D1
D Q
T1
T3
D Q
D3
D Q
CE
S1
D Q S3
CE
Q12
0
1
D Q
0
1
D Q
0
1
D Q
S4
0
1
GND 0
1
D Q
S6
0
1
S0
S2
0
1
0
1
Q34
Q10
Q32
ODDRx2_A
D5
Q D
Q D
D7
T5
T7
D Q
CE
D Q
CE
Q56
S5
S7
ODDRx2_C
SCLK
SEL /0
UPDATE
ECLK0/1
2-21
Q54
Q76
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
DDR メ モ リ への対応
規模が MachXO2- 640U と MachXO2- 1200/U 以上のデバ イ ス右辺にあ る 一部の PIC には、 DDR メ モ リ イ ン
タ ーフ ェ イ ス を実装可能な回路が追加 さ れてい ます。 14 本ま たは 12 本の PIO で構成す る 2 つのグループが
それぞれ右辺にあ り 、 DDR メ モ リ イ ン タ ーフ ェ イ ス を実装す る ための回路が追加 さ れてい ます。 こ の機能で
は最大 16 ビ ッ ト 幅の メ モ リ イ ン タ ーフ ェ イ ス を実装で き ます。 各グループの PIO の 1 つには DQS リ ー ド ラ
イ ト ブ ロ ッ ク （DQS Read Write Block） と 呼ぶ制御回路が含まれ、 ク ロ ッ ク と 制御信号 （DQSR90、 DQSW90、
DDRCLKPOL、 DATAVALID） を生成 し ます。 こ れ ら の ク ロ ッ ク 及び制御信号は、 専用の低ス キ ュ ー配線を用
いて グループ内の他の PIO に分配 さ れます。
DQS リ ー ド ラ イ ト ブ ロ ッ ク
ソ ース シ ン ク ロ ナ ス ・ イ ン タ ーフ ェ イ ス では、 入力 ク ロ ッ ク を調整 し 、 入力レ ジ ス タ でデー タ を正 し く 捕捉
で き る よ う にす る 必要があ り ます。 殆ど の イ ン タ ーフ ェ イ ス では こ の調整に PLL が使用 さ れ ます。 し か し
DDR メ モ リ では ク ロ ッ ク （DQS） が連続でないため、 こ の方法を使用で き ません。 DQS リ ー ド ラ イ ト ブ ロ ッ
ク は、 DDR メ モ リ イ ン タ ーフ ェ イ ス に必要な ク ロ ッ ク ア ラ イ メ ン ト を提供 し 、 ま た DQS 入力か ら DQSR90
及び DQSW90 信号を生成 し ます。
DDR メ モ リ イ ン タ ーフ ェ イ ス設計では、 通常 （ リ ー ド サ イ ク ル時に） 受信す る 遅延 DQS ス ト ロ ーブ と 内部
シ ス テ ム ク ロ ッ ク と の位相関係が不定です。 MachXO2 フ ァ ミ リ には、 こ れ ら ド メ イ ン間でデー タ 転送す る 専
用回路が内蔵 さ れてい ます。 セ ッ ト ア ッ プ及びホール ド 違反を防止す る ため、 遅延 さ れた DQS と シ ス テ ム ク
ロ ッ ク 間の ド メ イ ン転送では、 ク ロ ッ ク 極性セ レ ク タ が使用 さ れます。 こ の回路は、 入力レ ジ ス タ ブ ロ ッ ク
内の同期化レ ジ ス タ に取 り 込む ク ロ ッ ク エ ッ ジ を選択 し ます。 そのためには、 リ ー ド サ イ ク ルの開始ご と に
正 し い ク ロ ッ ク 極性を評価す る 必要があ り ます。 DDR メ モ リ の リ ー ド 動作前に、 DQS は ト ラ イ ス テー ト にな
り ます （VTT に終端）。 DDR メ モ リ デバ イ ス は、 プ リ ア ンブル ・ ス テー ト の開始時に DQS を Low に ド ラ イ
ブ し ます。 DQS リ ー ド ラ イ ト ブ ロ ッ ク の専用回路が、 プ リ ア ンブル ・ ス テー ト 後の最初の DQS 立ち上が り
エ ッ ジ を検出 し 、 DDRCLKPOL 信号を生成 し ます。 こ の信号は、 同期化レ ジ ス タ への ク ロ ッ ク の極性制御に
使用 さ れます。
DQS 遅延ブ ロ ッ ク の温度、 電圧、 及びプ ロ セ ス のバ ラ つ き は、 デバ イ ス の右辺にあ る DLL か ら の一組のキ ャ
リ ブ レーシ ョ ン信号 （6 ビ ッ ト バ ス） に よ っ て補正 さ れます。 DLL ループは、 シ ス テ ム ク ロ ッ ク と フ ィ ー ド
バ ッ ク ループに よ っ て、 温度、 電圧、 及びプ ロ セ ス のバ ラ つ き が補正 さ れます。
sysIO バ ッ フ ァ
各 I/O は sysIO バ ッ フ ァ と 呼ばれ る 柔軟なバ ッ フ ァ と 関連付け ら れてい ます。 こ れ ら のバ ッ フ ァ は、 デバ イ
ス の周囲にバン ク と 呼ぶグループ と し て配置 さ れてい ます。 sysIO バ ッ フ ァ を使用す る と 、 LVCMOS、 TTL、
PCI、 SSTL、 HSTL、 LVDS、 BLVDS、 MLVDS、 LVPECL な ど、 現代のシ ス テ ムで使用 さ れ る 種々規格をユー
ザが実装で き ます。
各バン ク は複数の I/O 規格に対応で き ます。 MachXO2 デバ イ ス では、 シ ン グルエン ド 出力バ ッ フ ァ 、 レ シオ
型入力バ ッ フ ァ （LVTTL、 LVCMOS、 PCI）、 差動 （LVDS） 及び （電圧） 参照型入力バ ッ フ ァ （SSTL、 HSTL）
に I/O 電源電圧 （VCCIO） か ら 給電 さ れます。 sysIO バン ク ご と に専用の VCCIO があ り ます。 ま た各バン ク に
は参照電圧 VREF があ り 、 バン ク の VCCIO に関係な く 参照型入力バ ッ フ ァ を使用で き ます。
MachXO2-256 及び MachXO2-640 デバ イ ス の全 I/O バン ク にシ ン グルエン ド ・ レ シオ型入力バ ッ フ ァ と 、 コ
ンプ リ メ ン タ リ 出力を持つシ ン グルエン ド 出力バ ッ フ ァ が含まれてい ます。 こ れ ら デバ イ ス のシ ン グルエン
ド 入力バ ッ フ ァ には、 PCI ク ラ ンプが含まれてい ません。 シ ン グルエン ド I/O バ ッ フ ァ に加え て、 こ れ ら に
は全 I/O に差動及び参照型入力バ ッ フ ァ があ り ます。 I/O はペア を構成 し 、 それぞれのパ ッ ド は ”T” と ”C”
と 呼ばれ ま す。 True パ ッ ド は差動入力バ ッ フ ァ の非反転側に、 Comp （Complementary） パ ッ ド は差動入力
バ ッ フ ァ の反転側にそれぞれ関連付け ら れてい ます。
MachXO2-640U、 MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 MachXO2-7000 の各デバ イ ス には、
3 種類の sysIO バ ッ フ ァ ペアが含まれてい ます。
2-22
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
1. 左辺 と 右辺の sysIO バ ッ フ ァ ペア
デバ イ ス左右辺バン ク の sysIO バ ッ フ ァ ペアは、 2 つのシ ン グルエン ド 出力 ド ラ イ バ と 、 2 つのシ ン グ
ルエン ド 入力バ ッ フ ァ （LVCMOS、 LVTTL な ど） で構成 さ れます。 デバ イ ス左右辺のペアには、 差動
及び参照型入力バ ッ フ ァ も あ り ます。
2. 下辺の sysIO バ ッ フ ァ ペア
デバ イ ス下辺バン ク の sysIO バ ッ フ ァ ペアは、 2 つのシ ン グルエン ド 出力 ド ラ イ バ と 、 2 つのシ ン グル
エン ド 入力バ ッ フ ァ （LVCMOS、 LVTTL な ど） で構成 さ れます。 下辺のペアには、 差動及び参照型入
力バ ッ フ ァ も あ り ます。 下辺の I/O バン ク にのみ、 プ ロ グ ラ マブル PCI ク ラ ンプ と 差動入力終端があ
り ます。 PCI ク ラ ンプは、 VCC 及び VCCIO が正常な動作レベルに達 し 、 デバ イ ス の コ ン フ ィ グ レー
シ ョ ンが完了後に イ ネーブル さ れます。
3. 上辺の sysIO バ ッ フ ァ ペア
デバ イ ス上辺バン ク の sysIO バ ッ フ ァ ペアは、 2 つのシ ン グルエン ド 出力 ド ラ イ バ と 、 2 つのシ ン グル
エン ド 入力バ ッ フ ァ （LVCMOS、 LVTTL な ど） で構成 さ れます。 上辺のペアには、 差動及び参照型
バ ッ フ ァ があ り 、 sysIO バ ッ フ ァ ペアの半分 （各 PIC の A 及び B PIO） には、 真の差動出力 ド ラ イ バが
あ り ます。 参照型入力バ ッ フ ァ は、 差動入力バ ッ フ ァ と し て構成す る こ と がで き ます。
電源起動時の典型的な I/O の振る舞い
VCC と VCCIO0 電圧が、 本デー タ シー ト の ”DC and Switching Characteristics （DC お よ びス イ ッ チン グ特性） ”
セ ク シ ョ ンにあ る ”Power-On-Reset Voltage （パ ワーオン リ セ ッ ト 電圧） ” の表で規定 さ れ る VPORUP レベル
に達す る と 内部パ ワーオン リ セ ッ ト （POR） 信号は非ア ク テ ィ ブにな り 、 FPGA コ ア ロ ジ ッ ク がア ク テ ィ ブ
にな り ます。 アプ リ ケーシ ョ ンに非常に重要な全 I/O バン ク の出力状態を適切に制御で き る よ う に、 各バン
ク の入力が有効な ロ ジ ッ ク レベルに よ っ て確実にア ク テ ィ ブにす る こ と は、 ユーザの責任で行 う 必要があ り
ま す。 ブ ラ ン ク デバ イ ス のデ フ ォ ル ト I/O 構成は、 GND に弱 く プル ダ ウ ン さ れ た ト ラ イ ス テー ト です
（PROGRAMN や JTAG ピ ン な ど の ピ ンはデフ ォ ル ト で VCCIO に弱いプルア ッ プがあ り ます）。 VCC 及び （コ
ン フ ィ グ レーシ ョ ン関連 I/O を含む I/O バン ク の） VCCIO が VPORUP レベルに達す る ま で、I/O ピ ンはブ ラ ン
ク ・ コ ン フ ィ グ レーシ ョ ンの ま ま です。 こ の レベルに達す る と 、 正 し く ダ ウ ン ロ ー ド / コ ン フ ィ グ レーシ ョ
ン さ れた場合に限 り I/O はユーザ設定にな り ます。
デバ イ ス の電源起動時に、 非常に重要な出力に ス プ リ ア ス信号がない こ と をユーザが確実にす る 方法はい く
つかあ り ます。 詳細については ”TN1202, MachXO2 sysIO Usage Guide （MachXO2 の sysIO 使用法ガ イ ド ） ”
を参照 し て く だ さ い。
対応する I/O 規格
MachXO2 の sysIO バ ッ フ ァ は、 シ ン グルエン ド と 差動の規格共に対応 し てい ます。 シ ン グルエン ド 規格は さ
ら に LVCMOS、 LVTTL、 PCI に分かれます。 バ ッ フ ァ は LVTTL、 PCI、 LVCMOS の 1.2V と 1.5V、 1.8V、 2.5V
及び 3.3V 規格に対応 し てい ます。 LVCMOS 及び LVTTL モー ド では、 ド ラ イ ブ強度、 バ ス メ ン テナン ス （弱
いプルア ッ プ、 弱いプルダ ウ ン、 バ ス キーパ ・ ラ ッ チ、 な し ）、 及びオープン ド レ イ ン をバ ッ フ ァ ご と に個別
に設定可能です。 BLVDS、 MLVDS、 及び LVPECL 出力エ ミ ュ レーシ ョ ンは、 全てのデバ イ ス で対応 し ます。
MachXO2- 640U と MachXO2- 1200/U 以上のデバ イ ス は、 上辺バン ク の約 50% の I/O でオンチ ッ プ LVDS 出
力バ ッ フ ァ に対応 し てい ます。 LVDS、 BLVDS、 MLVDS、 及び LVPECL 用の差動レ シーバは、 MachXO2 デバ
イ ス の全バン ク で対応 し ます。 PCI は規模が MachXO2- 640U と MachXO2- 1200/U 以上のデバ イ ス の下辺バ
ン ク で提供 さ れます。 表 2-11 に MachXO2 PLD の I/O 特性を ま と め ます。
表 2-12 及び表 2-13 は MachXO2 デバ イ ス で対応す る I/O 規格 （及びその電源電圧 と 参照電圧） を示 し てい
ま す。 sysIO バ ッ フ ァ を用いて種々規格に対応す る 方法の詳細については ”TN1202, MachXO2 sysIO Usage
Guide （MachXO2 の sysIO 使用法ガ イ ド ） ” を参照 し て く だ さ い。
2-23
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
表 2-11. デバ イ ス ご と の対応する I/O
MachXO2-256,
MachXO2-640
MachXO2-640U,
MachXO2-1200
MachXO2-1200U
MachXO2-2000/U,
MachXO2-4000,
MachXO2-7000
4
4
6
I/O バン ク 数
入力バ ッ フ ァ の
タ イプ
シ ン グルエ ン ド （全 I/O
バン ク ）
シ ン グルエ ン ド ( 全 I/O バン ク ) シ ン グルエ ン ド ( 全 I/O バン ク )
差動レ シーバ （全 I/O バン ク ）
差動レ シーバ （全 I/O バン ク ）
差動レ シーバ （全 I/O バ
差動入力終端 （下辺のみ）
ン ク）
差動入力終端 （下辺のみ）
出力バ ッ フ ァ の
タ イプ
コ ン プ リ メ ン タ リ 出力のあ る シ
コ ン プ リ メ ン タ リ 出力の ン グルエ ン ド ・ バ ッ フ ァ （全 I/O
バン ク ）
あ る シ ン グルエ ン ド ・
バ ッ フ ァ （全 I/O バン ク ） 真の LVDS 出力があ る 差動バ ッ
フ ァ （上辺の 50%）
コ ン プ リ メ ン タ リ 出力のあ る シ
ン グルエ ン ド ・ バ ッ フ ァ （全 I/
O バン ク ）
差動出力エ ミ ュ
レーシ ョ ン機能
全 I/O バン ク
全 I/O バン ク
全 I/O バン ク
下辺のみ対応
下辺のみ対応
PCI ク ラ ン プ対応 な し
真の LVDS 出力があ る 差動バ ッ
フ ァ （上辺の 50%）
表 2-12. 対応する入力規格
VCCIO (Typ.)
入力規格
3.3V
2.5V
1.8V
1.5
2
2
2
1.2V
シ ン グルエ ン ド ・ イ ン タ ーフ ェ イ ス
LVTTL
LVCMOS33

2
2
2
LVCMOS25
2

2
2
LVCMOS18
2
2

2
LVCMOS15

2
2
2

2
LVCMOS12
2
2
2

PCI

2


1

SSTL18 (Class I, Class II)

SSTL25 (Class I, Class II)

HSTL18 (Class I, Class II)
差動 イ ン タ ーフ ェ イ ス
LVDS


BLVDS, MVDS, LVPECL, RSDS



差動 SSTL18 Class I, Class II

差動 SSTL25 Class I, Class II

差動 HSTL18 Class I, Class II
1. 規模が MachXO2-640U と MachXO2-1200/U、 お よ びそれ以上のデバ イ ス の
下辺バン ク のみ
2. 制限的な機能。 詳細は TN1202 （MachXO2 sysIO Usage Guide） を参照
2-24
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
表 2-13. 対応する出力規格
出力規格
VCCIO (Typ.)
シ ン グルエ ン ド ・ イ ン タ ーフ ェ イ ス
LVTTL
3.3
LVCMOS33
3.3
LVCMOS25
2.5
LVCMOS18
1.8
LVCMOS15
1.5
LVCMOS12
1.2
LVCMOS33, オープ ン ド レ イ ン
—
LVCMOS25, オープ ン ド レ イ ン
—
LVCMOS18, オープ ン ド レ イ ン
—
LVCMOS15, オープ ン ド レ イ ン
—
LVCMOS12, オープ ン ド レ イ ン
—
PCI33
3.3
SSTL25 (Class I)
2.5
SSTL18 (Class I)
1.8
HSTL18(Class I)
1.8
差動 イ ン タ ーフ ェ イ ス
LVDS 1, 2
2.5, 3.3
BLVDS, MLVDS, RSDS
LVPECL
2
2.5
2
3.3
差動 SSTL18
1.8
差動 SSTL25
2.5
差動 HSTL18
1.8
1. 規模が MachX2-640U と MachXO2-1200/U、 お よ びそれ以上の
デバ イ ス には専用 LVDS バ ッ フ ァ があ り ます
2. こ れ ら イ ン タ ーフ ェ イ ス は外部抵抗を用いて全デバ イ ス でエ
ミ ュ レー ト が可能です
sysIO バ ッ フ ァ バン ク
バ ン ク 数は フ ァ ミ リ 内のデバ イ ス に よ っ て異 な り ま す。 MachXO2-1200U、 MachXO2-2000/U、 MachXO24000、及び MachXO2-7000 には 6 バン ク （上辺、右辺、下辺に各 1 つ、左辺に 3 つ） あ り ます。他方 MachXO21200 及び こ れ以下のデバ イ ス には 4 バン ク （各辺に 1 バン ク ） あ り ます。 図 2-18 及び 2-19 に全デバ イ ス の
sysIO バン ク 及び関連す る 電源を示 し ます。
2-25
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
図 2-18. MachXO2-2000、 MachXO2-4000 お よ び MachXO2-7000 のバン ク 構造
GND
GND
VCCIO3
GND
Bank 5
VCCIO1
Bank 1
VCCIO4
Bank 0
Bank 4
GND
GND
Bank 3
VCCIO5
VCCIO0
Bank 2
GND
VCCIO2
図 2-19. MachXO2-256、 MachXO2-640 およ び MachXO2-1200 のバン ク 構造
GND
VCCIO0
Bank 0
VCCIO3
VCCIO1
Bank 3
Bank 1
GND
GND
Bank 2
GND
VCCIO2
2-26
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
活線挿抜
MachXO2 デバ イ ス は、 電源起動時及び遮断時の振 る 舞いが予測で き る よ う に注意深 く 設計 さ れてい ます。 I/
O ピ ンへの リ ー ク は規定 リ ミ ッ ト 以下に制御 さ れます。 その結果、 シ ス テ ムの他の部分 と の統合が容易です。
こ う し た機能に よ り 、 MachXO2 は多 く の複数電源用途や、 活線挿抜アプ リ ケーシ ョ ンに最適な も の と な っ て
い ます。
オ ン チ ッ プ ・ オシ レー タ
MachXO2 デバ イ ス にはそれぞれ CMOS オシ レー タ が内蔵 さ れてい ます。 オシ レー タ 出力は、 ク ロ ッ ク と し
て ク ロ ッ ク ツ リ ーへ、 ま たは基準 ク ロ ッ ク と し て sysCLOCK PLL へ と 汎用配線 リ ソ ース を使用 し て配線で き
ます。 オシ レー タ の ク ロ ッ ク 出力は内蔵 ロ ジ ッ ク で分周で き ます。 オシ レー タ を イ ネーブル / デ ィ セーブル
す る ための、 専用のプ ロ グ ラ ミ ン グ ビ ッ ト と ユーザ入力があ り ま す。 オシ レー タ の周波数範囲は 2.08M ～
133MHz で、 マ ス タ ク ロ ッ ク （MCLK） の ソ フ ト ウ ェ ア ・ デフ ォ ル ト 値は公称 2.08MHz です。 ユーザ設計で
デフ ォ ル ト と 異な る MCLK を選択 し た場合は、 次のシーケ ン ス が実行 さ れます （脚注1）。
1. 電源起動時、 デバ イ ス は公称 MCLK 周波数の 2.08MHz です
2. デバ イ ス が ク ロ ッ ク コ ン フ ィ グ レーシ ョ ン ・ ビ ッ ト を受信す る と 、 MCLK 周波数が選択 し た周波数に
変化 し ます
3. ユーザがマ ス タ ク ロ ッ ク 周波数を選択 し なか っ た場合は、 コ ン フ ィ グ レーシ ョ ン ・ ビ ッ ト ス ト リ ーム
に よ っ て、 デフ ォ ル ト の MCLK 周波数 2.08MHz の ま ま です
表 2-14 に設定可能な全ての MCLK 周波数を示 し ます。
表 2-14. 設定可能な MCLK 周波数
MCLK (MHz, 公称 )
MCLK (MHz, 公称 )
MCLK (MHz, 公称 )
2.08 ( デフ ォ ル ト )
9.17
33.25
2.46
10.23
38
3.17
13.3
44.33
4.29
14.78
53.2
5.54
20.46
66.5
7
26.6
88.67
8.31
29.56
133
組み込みハー ド マ ク ロ化 IP 機能 と ユーザフ ラ ッ シ ュ メ モ リ
全ての MachXO2 デバ イ ス には SPI と I2C、 お よ び タ イ マ / カ ウ ン タ な どのハー ド マ ク ロ 機能が組み込まれて
い ます。 規模が MachXO2-640 以上のデバ イ ス には、 ユーザ フ ラ ッ シ ュ メ モ リ （UFM） も 集積 さ れてい ます。
こ れ ら の組み込みブ ロ ッ ク は、 WISHBONE イ ン タ ーフ ェ イ ス を介 し て図 2-20 に示す よ う な接続で イ ン タ ー
フ ェ イ ス し ます。
1. 日本語訳註 ： 原文は 4 ス テ ッ プの記述にな っ てい ますが、 適切ではないため修正 し てい ます。 次
版のデー タ シー ト Ver.1.2 では訂正 さ れ る 予定です。
2-27
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
図 2-20. 組み込み機能ブ ロ ッ ク の イ ン タ ーフ ェ イ ス
Configuration
Logic
Power
Control
Embedded Function Block (EFB)
I2C (Primary)
Core
Logic/
Routing
EFB
WISHBONE
Interface
I2C (Secondary)
SPI
I/Os for I2C
(Primary)
I/Os for I2C
(Secondary)
I/Os for SPI
Timer/Counter
PLL0
PLL1
UFM
Indicates connection
through core logic/routing.
ハー ド マ ク ロ化 I2C IP コ ア
全ての MachXO2 デバ イ ス にはそれぞれ 2 つの I2C IP コ アが含まれてい ます （プ ラ イ マ リ 及びセカ ン ダ リ コ
ア）。 こ コ アは共に I2C マ ス タ ま たは I2C ス レーブ と し て構成で き ますが、 唯一の違いは、 プ ラ イ マ リ コ アは
I/O ピ ンが事前に割 り 当て ら れてい る のに対 し て、 セカ ン ダ リ コ アの I/O ピ ンはユーザが割 り 当て可能な こ
と です。
IP コ ア を マ ス タ と し て構成す る と 、 イ ン タ ーフ ェ イ ス を介 し て I2C バ ス上の他のデバ イ ス を制御で き る よ う
にな り ます。 ス レーブ と し て構成す る と 、 I2C マ ス タ に対 し てデバ イ ス は I/O 拡張の機能を提供で き る よ う
にな り ます。 I2C コ アには以下の機能があ り ます。
• マ ス タ ま たは ス レーブ動作
• 7 ビ ッ ト 及び 10 ビ ッ ト のア ド レ ッ シ ン グ
• マルチマ ス タ 調停に対応
• ク ロ ッ ク ・ ス ト レ ッ チン グ
• 最大 400KHz のデー タ 転送速度
• 一斉同報 （General call） に対応
• 8 ビ ッ ト WISHBONE イ ン タ ーフ ェ イ ス に よ る カ ス タ ム ロ ジ ッ ク と の イ ン タ ーフ ェ イ ス
2-28
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
図 2-21. I2C コ アのブ ロ ッ ク 図
Configuration
Logic
Power
Control
EFB
I2C Function
Core
Logic/
Routing
SCL
EFB
WISHBONE
Interface
I2C
Registers
Control
Logic
SDA
表 2-15 に I2C コ アに イ ン タ ーフ ェ イ スす る 信号を示 し ます。
表 2-15. I2C コ アの信号記述
信号名
I/O
記　述
i2c_scl
I2C コ アの双方向 ク ロ ッ ク ラ イ ン。 マ ス タ モー ド で出力、 ス レーブモー ド で入力。 事前に割 り
双方向 当て ら れた I/O ピ ンに接続 さ れなければな ら ない。 I2C ポー ト のパ ッ ド と ピ ンの配置について
は本デー タ シー ト の ピ ン ア ウ ト 情報セ ク シ ョ ンやピ ン フ ァ イ ルを参照の こ と
i2c_sda
I2C コ アの双方向デー タ ラ イ ン。 マ ス タ モー ド のみで使用可。 I2C コ アか ら 送信 さ れ る と き は出
力、
コ アに受信す る と き は入力。 事前に割 り 当て ら れた I/O ピ ンに接続 さ れなければな ら な
双方向
い。 I2C ポー ト のパ ッ ド と ピ ンの配置については本デー タ シー ト の ピ ン ア ウ ト 情報セ ク シ ョ ン
やピ ン フ ァ イ ルを参照の こ と
i2c_irqo
O
I2C コ アの割 り 込み要求出力信号。 Low ア ク テ ィ ブ。 意図す る用途は、 WISHBONE マ ス タ コ ン
ト ロ ー ラ （マ イ ク ロ コ ン ト ロ ー ラ やス テー ト マシ ン） に接続 し 、 特定の条件が成立 し た際に割
り 込み要求す る こ と 。 それ ら 条件は I2C レ ジ ス タ 定義で記述 さ れ る
cfg_wake
O
ウ ェ イ ク ア ッ プ信号。 MachXO2 デバ イ ス の電源モジ ュ ールにのみ接続 さ れ る 。 本信号は
”Wakeup Enable （ ウ ェ イ ク ア ッ プ ・ イ ネーブル） ” 機能が EFB GUI の I2C タ ブでセ ッ ト さ れて
い る と き のみ有効
cfg_stdby
O
ス タ ンバ イ 信号。 MachXO2 デバ イ ス の電源モジ ュ ールにのみ接続 さ れ る。 本信号は ”Wakeup
Enable （ ウ ェ イ ク ア ッ プ ・ イ ネーブル） ” 機能が EFB GUI の I2C タ ブでセ ッ ト さ れてい る と き
のみ有効
ハー ド マ ク ロ化 SPI IP コ ア
全ての MachXO2 デバ イ ス には、 SPI マ ス タ ま たは ス レーブ と し て構成可能な、 ハー ド マ ク ロ SPI IP コ アが 1
つあ り ます。 こ の IP コ ア を マ ス タ と し て構成す る と 、 SPI バ ス に接続 さ れた他の SPI 対応デバ イ ス を制御で
き る よ う にな り ます。 ス レーブ と し て構成す る と 、 デバ イ ス が外付け SPI マ ス タ と イ ン タ ーフ ェ イ ス で き る
よ う にな り ます。 MachXO2 デバ イ ス の SPI IP コ アには以下の機能があ り ます。
• マ ス タ ま たは ス レーブモー ド に コ ン フ ィ グ レーシ ョ ン可能
• 全二重デー タ 転送
• CPU 割 り 込み機能のあ る モー ド 故障エ ラ ーフ ラ グ
• ダブルバ ッ フ ァ ・ デー タ レ ジ ス タ
• 極性 と 位相がプ ロ グ ラ マブルなシ リ アル ク ロ ッ ク
• LSB フ ァ ース ト ま たは MSB フ ァ ース ト のデー タ 転送
2-29
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
• 8 ビ ッ ト WISHBONE イ ン タ ーフ ェ イ ス に よ る カ ス タ ム ロ ジ ッ ク と の イ ン タ ーフ ェ イ ス
ハー ド マ ク ロ SPI を使用す る 際にはい く つかの制約事項があ り ます。 以下のテ ク ニ カル ノ ー ト を参照 し て く
だ さ い。
• TN1087, Minimizing System Interruption During Configuration Using TransFR Technology (Appendix B)
• TN1205, Using User Flash Memory and Hardened Control Functions in MachXO2 Devices （日本語版 ： ユー
ザフ ラ ッ シ ュ と 組み込み機能ブ ロ ッ ク の使用ガ イ ド ）
図 2-22. SPI コ アのブ ロ ッ ク 図
Configuration
Logic
EFB
SPI Function
MISO
Core
Logic/
Routing
MOSI
EFB
WISHBONE
Interface
SPI
Registers
Control
Logic
SCK
MCSN
SCSN
表 2-16 に SPI コ アに イ ン タ ーフ ェ イ スす る 信号を示 し ます。
表 2-16. SPI コ アの信号記述
I/O
Master (M)/
Slave (S)
spi_csn[0]
O
M
spi_csn[1..7]
O
M
追加の SPI チ ッ プセ レ ク ト 出力。 ト ー タ ル最大 8 ス レーブ ま で
spi_scsn
I
S
SPI ス レーブ、 チ ッ プセ レ ク ト 入力
spi_irq
O
M/S
割 り 込み要求
spi_clk
I/O
M/S
SPI ク ロ ッ ク 。 マ ス タ モー ド で出力、 ス レーブモー ド で入力
spi_miso
I/O
M/S
SPI デー タ 。 マ ス タ モー ド で入力、 ス レーブモー ド で出力
spi_mosi
SPI デー タ 。 マ ス タ モー ド で出力、 ス レーブモー ド で入力
信号名
記　述
SPI マ ス タ 、 チ ッ プセ レ ク ト 出力
I/O
M/S
ufm_sn
I
S
cfg_stdby
O
M/S
ス タ ンバ イ 信号。 MachXO2 デバ イ ス の電源モジ ュ ールにのみ接続 さ れ
る 。 本信号は ”Wakeup Enable （ ウ ェ イ ク ア ッ プ ・ イ ネーブル） ” 機能が
EFB GUI の SPI タ ブでセ ッ ト さ れてい る と き のみ有効
cfg_wake
O
M/S
ウ ェ イ ク ア ッ プ信号。 MachXO2 デバ イ ス の電源モジ ュ ールにのみ接続
さ れ る 。 本信号は ”Wakeup Enable （ ウ ェ イ ク ア ッ プ ・ イ ネーブル） ” 機
能が EFB GUI の SPI タ ブでセ ッ ト さ れてい る と き のみ有効
コ ン フ ィ グ レーシ ョ ン ・ チ ッ プセ レ ク ト 。 Low ア ク テ ィ ブ。 ユーザフ
ラ ッ シ ュ メ モ リ （UFM） 選択専用
2-30
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
ハー ド マ ク ロ化 タ イ マ / カ ウン タ
MachXO2 デバ イ ス には強力な タ イ マ / カ ウ ン タ IP コ アが用意 さ れてい ます。 こ の コ アは汎用の双方向 16
ビ ッ ト タ イ マ / カ ウ ン タ モジ ュ ールで、 独立 し た出力比較ユニ ッ ト があ り 、 ま た PWM に対応 し てい ます。
こ の タ イ マ / カ ウ ン タ には以下の機能があ り ます。
• 次のモー ド の動作に対応
–
–
–
–
ウ ォ ッチド ッグタ イマ
コ ンペアマ ッ チで タ イ マ ク リ ア
高速 PWM
位相及び周波数補正 PWM
• プ ロ グ ラ マブルな ク ロ ッ ク 入力 ソ ース
• プ ロ グ ラ マブルな入力 ク ロ ッ ク のプ リ ス ケー ラ
• 配線への ス タ テ ィ ッ ク 割 り 込み出力が 1 本
• オンチ ッ プ ・ ス タ ンバ イ モー ド ・ コ ン ト ロ ー ラ への ウ ェ イ ク ア ッ プ割 り 込みが 1 本
• オーバーフ ロ ー、 出力 コ ンペアマ ッ チ、 及び入力キ ャ プチ ャ と い う 3 つの独立 し た割 り 込み ソ ース
• 自動 リ ロ ー ド
• 入力キ ャ プチ ャ ユニ ッ ト で タ イ ム ス タ ンプの設定
• 出力で波形生成
• PWM 期間が可変でグ リ ッ チのない PWM 波形生成
• 制御及びス テー タ ス レ ジ ス タ への内部 WISHBONE バス ア ク セ ス
• プ リ ロ ー ド 制御レ ジ ス タ 付 き ス タ ン ド ア ロ ンモー ド と 直接 リ セ ッ ト 入力
図 2-23. タ イ マ / カ ウ ン タ のブ ロ ッ ク 図
EFB
Core
Logic
Routing
EFB
WISHBONE
Interface
Timer/Counter
Timer/
Counter
Registers
2-31
Control
Logic
PWM
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
表 2-17. タ イ マ / カ ウ ン タ の信号記述
ポー ト
tc_clki
tc_rstn
I/O
I
I
記　述
タ イ マ / カ ウ ン タ 用 ク ロ ッ ク 入力信号
常時本ピ ン を イ ネーブルす る ために、 tc_rstn_ena レ ジ ス タ が コ ン フ ィ グ時にプ リ ロ ー ド さ
れる
tc_ic
I
入力キ ャ プチ ャ ・ ト リ ガ イ ベン ト 。 WISHBONE イ ン タ ーフ ェ イ ス あ り で非 PWM モー ド で
有効。 イ ネーブル時、 本信号の立ち上が り エ ッ ジ を検出後、 タ イ ム ス タ ンプ用に、 tx_cnt
値を tc_icr にキ ャ プチ ャ す る ために同期化 さ れ る
tc_int
O
WISHBONE な し ～オーバフ ロ ーフ ラ グ と し て使用可能
WISHBONE あ り ～ 3 つの IRQ レ ジ ス タ で制御 さ れ る
tc_oc
O
タ イ マカ ウ ン タ 出力信号
こ れ ら 組 み込 み機 能 の 詳細 に つ い て は ”TN1205, User Flash Memory and Hardened Control Functions in
MachXO2 Devices （MachXO2 のユーザフ ラ ッ シ ュ メ モ リ と ハー ド マ ク ロ 化制御機能） ” を参照 し て く だ さ い。
ユーザ フ ラ ッ シ ュ メ モ リ （UFM）
MachXO2-640 以上の規模のデバ イ ス には、 ユーザフ ラ ッ シ ュ メ モ リ ・ ブ ロ ッ ク が用意 さ れ、 コ ン フ ィ グ レー
シ ョ ン ・ イ メ ージの一部の格納、 EBR の初期化、 PROM デー タ の格納、 汎用ユーザ フ ラ ッ シ ュ メ モ リ と し て
な ど、 種々の用途に使用で き ます。 UFM ブ ロ ッ ク は、 組み込み機能ブ ロ ッ ク の WISHBONE イ ン タ ーフ ェ イ
ス を介 し て、 デバ イ ス コ アに接続 さ れてい ます。 デバ イ ス の JTAG、 I2C、 及び SPI イ ン タ ーフ ェ イ ス に よ っ
て、 ユーザが UFM ブ ロ ッ ク にア ク セ スす る こ と も で き ます。 UFM ブ ロ ッ ク には次の機能があ り ます。
• 最大 256Kbit の不揮発性ス ト レージ
• 10 万回の ラ イ ト サ イ ク ル
• リ ー ド ア ク セ ス がバ イ ト 単位で可能。 ラ イ ト ア ク セ ス は 128 ビ ッ ト （16 バ イ ト ） 単位で実行
• 自動 イ ン ク リ メ ン ト ・ ア ド レ ッ シ ン グ
• WISHBONE イ ン タ ーフ ェ イ ス
UFM の詳細については ”TN1205, Using User Flash Memory and Hardened Control Functions in MachXO2 Devices
（MachXO2 のユーザフ ラ ッ シ ュ メ モ リ と ハー ド マ ク ロ 化制御機能の使用法） ” を参照 し て く だ さ い。
ス タ ンバイ モー ド と 省電力オプ シ ョ ン
高い柔軟性を提供す る ために MachXO2 デバ イ ス には電源オプシ ョ ン と し て ZE、 HC、 及び HE を用意 し てい
ます。 ZE デバ イ スは、 き わめて低い ス タ テ ィ ッ ク 及びダ イ ナ ミ ッ ク 消費電力を持っ てい ます。 こ のデバ イ ス
は 1.2V の コ ア電圧を使用す る こ と で、 消費電力を さ ら に下げてい ます。 HC 及び HE デバ イ ス は、 高性能が
得 ら れ る よ う 設計 さ れてい ます。 HC デバ イ ス には電圧レ ギ ュ レー タ が内蔵 さ れ、 外部供給電源 VCC は 2.5V
ま たは 3.3V が可能です。 一方、 HE デバ イ ス の VCC は 1.2V です。
MachXO2 デバ イ ス は （基準電圧を生成す る ） バン ド ギ ャ ッ プ回路やパ ワーオン リ セ ッ ト （POR） 回路、 I/O
バン ク コ ン ト ロ ー ラ 、 パ ワーガー ド 、 オンチ ッ プ ・ オシ レー タ 、 PLL な どデバ イ ス内の各サブシ ス テ ム を制
御す る こ と に よ っ て、 ユーザがそれ ら の用途において ス タ テ ィ ッ ク 及びダ イ ナ ミ ッ ク 電力要件に適合で き る
よ う な設計が さ れてい ます。 省電力性を さ ら に高め る ため、 MachXO2 デバ イ ス は極めて低消費電力の ス タ ン
バ イ モー ド に対応 し てい ます。 こ れ ら のほ と ん どの機能はデバ イ ス の 3 オプシ ョ ン全てで利用で き ますが、
特に MachXO2 ZE デバ イ ス での電力管理を意図 し てい ます。
ス タ ンバ イ モー ド では、 MachXO2 デバ イ ス はパ ワーオン状態で、 コ ン フ ィ グ レーシ ョ ン さ れてい ます。 内部
ロ ジ ッ ク と I/O、 及び メ モ リ はオン さ れ、 動作可能状態の ま ま で、 ユーザ ロ ジ ッ ク は外部入力を待機 し ます。
デバ イ ス が本モー ド に入 る のは、 ス タ ンバ イ コ ン ト ロ ー ラ の ス タ ンバ イ 入力が ト グル さ れ る か、該当す る I2C
2-32
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
ま たは JTAG 命令が外部マ ス タ か ら 発行 さ れた と き です。 バン ド ギ ャ ッ プ、 POR 回路な どデバ イ ス の各サブ
シ ス テ ムは、 デバ イ ス が こ の状態にな っ た と き に電力を節約す る よ う に、 自動的に ” オ フ ” す る 、 ま たは低
消費電力状態にな る よ う に設定で き ます。
表 2-18. MachXO2 の省電力機能の記述
デバ イ ス ・ サブシ ス テ ム
機　能　記　述
バン ド ギ ャ ッ プ
バン ド ギ ャ ッ プ回路は ス タ ンバ イ モー ド でオ フ にで き る 。 こ の場合 POR や PLL、
オ ンチ ッ プ ・ オシ レー タ な ど のアナ ロ グ回路、 お よ び参照型 と 差動 I/O バ ッ フ ァ も
同時にオ フ さ れ る 。 バン ド ギ ャ ッ プは 1.2V デバ イ ス のみでオ フ にで き る 。
パ ワーオ ン リ セ ッ ト
（POR）
POR 回路は VCC レベルを監視 し 、 ス タ ンバ イ モー ド でオ フ にで き る 。 不安定な
VCC 低下が発生 し た場合、 本回路はデバ イ ス を再 コ ン フ ィ グ レーシ ョ ンす る 。 POR
回路がオ フ さ れて も 、 低電力の検出回路はア ク テ ィ ブの ま ま であ る 。 本オプシ ョ ン
は供給電源が安定 し てい る アプ リ ケーシ ョ ン でのみ使用す る こ と を推奨。
オ ンチ ッ プ ・ オシ レー タ
オ ンチ ッ プ ・ オシ レー タ は 2 つの省電力機能を持つ。 デザ イ ン中で不要な場合はオ
フ にで き る 。 ま た、 ス タ ンバ イ モー ド で も オ フ にで き る 。
PLL
オ ンチ ッ プ ・ オシ レー タ 同様に PLL も 2 つの省電力機能を持つ。 デザ イ ン中で不
要な場合はオ フ にで き る 。 ま た、 ス タ ンバ イ モー ド で も オ フ にで き る 。 PLL はその
全ての ク ロ ッ ク 出力が Low にな る のを待っ てか ら パ ワーオ フ にな る 。
I/O バン ク ・ コ ン ト ロ ー ラ
参照型 と 差動 I/O バ ッ フ ァ （HSTL や SSTL、 ま た LVDS 規格な ど の実装用） は
LVCMOS や LVTTL な ど の レ シオ型シ ン グルエ ン ド I/O よ り 電力を消費す る 。 I/O
バン ク ・ コ ン ト ロ ー ラ は、 選択 し たバン ク 単位で こ れ ら I/O を ユーザがダ イ ナ ミ ッ
ク にオ フ で き る 。
プラ イマ リ ク ロ ッ クネッ ト
ワー ク 用のダ イ ナ ミ ッ ク ・
ク ロ ッ ク イ ネーブル
各プ ラ イ マ リ ネ ッ ト ワ ー ク はダ イ ナ ミ ッ ク にオ フ で き る 。
パ ワーガー ド
パ ワーカー ド は入力バ ッ フ ァ に実装 さ れ る 機能で、 その信号不要の際に入力バ ッ
フ ァ を オ フ で き る 。 ク ロ ッ ク と デー タ と 共に使用で き る 。 最大の効果が得 ら れ る の
は、 ス タ ンバ イ モー ド で一般配線 リ ソ ース を用いて分配 さ れ る ク ロ ッ ク 入力を オ フ
にす る 使い方の場合。
ス タ ン バ イ モ ー ド の 詳 細 に つ い て は ”TN1198, Power Estimation and Management for MachXO2 devices
（MachXO2 の電力見積 り と 管理） ” を参照 し て く だ さ い。
パワーオ ン リ セ ッ ト
MachXO2 デバ イ ス には、 電源起動及び動作中に （内部 コ ア電圧であ る ） VCCINT 及び （ コ ン フ ィ グ レーシ ョ
ン を制御す る） VCCIO0 電圧レベルを監視す る ための、 パ ワーオン リ セ ッ ト 回路があ り ます。 電源起動時、 こ
れ ら 電圧が本デー タ シー ト 内の ”DC お よ びス イ ッ チン グ特性 （DC and Switching Characteristics） ” セ ク シ ョ
ンにあ る ” パ ワーオン リ セ ッ ト 電圧 （Power-On-Reset Voltage） ” の表で規定 さ れた VPORUP レベルに達す
る と 、 POR 回路はオンチ ッ プ ・ コ ン フ ィ グ レーシ ョ ン ・ フ ラ ッ シ ュ メ モ リ か ら のダ ウ ン ロ ー ド を ト リ ガ し ま
す。 内蔵電圧レ ギ ュ レー タ を持たないデバ イ ス （ZE 及び HE） では、 VCCINT は外部供給 さ れ る VCC 電源電
圧 と 同 じ です。 電圧レ ギ ュ レー タ を持つデバ イ ス （HC） では、 VCCINT は VCC 電源電圧か ら 作 ら れます。 こ
の電圧が安定 し た と 検出後か ら 、 コ ン フ ィ グ レーシ ョ ン及びユーザモー ド への移行に要す る 時間は、 本デー
タ シー ト 内の同セ ク シ ョ ンにあ る フ ラ ッ シ ュ ダ ウ ン ロ ー ド 時間 （tREFRESH） で規定 さ れます。 コ ン フ ィ グ レー
シ ョ ン前 と 進行中、 I/O は ト ラ イ ス テー ト にな り ます。 コ ン フ ィ グ レーシ ョ ンが完了す る と 、 I/O はユーザ
機能用に解放 さ れます。 HC デバ イ ス では、 内部安定化後の電源電圧レベルを監視す る 上記 POR 回路 と は別
に、 独立 し た POR 回路が外部か ら 供給 さ れ る VCC 電圧を監視 し ます。
デバ イ ス がユーザモー ド 移行後 も 、 POR 回路には VCCINT レベルを監視す る オプシ ョ ン も あ り ます。 VCCINT
が VPORDNBG レベル よ り も 下が る （バン ド ギ ャ ッ プ回路はオン状態） か、 VPORDNSRAM レベル よ り も 下がっ た
（バン ド ギ ャ ッ プ回路がオ フ で省電力状態） 場合、 デバ イ ス の機能は保証 さ れません。 その状況では POR が
リ セ ッ ト を生成 し 、VCCINT 及び VCCIO の電圧レベル監視を開始 し ます。VPORDNBG （バン ド ギ ャ ッ プ回路 POR
ラ ンプダ ウ ン ・ ト リ ッ プポ イ ン ト ） 及び VPORDNSRAM （デバ イ ス コ ア SRAM 部 POR ラ ンプダ ウ ン ・ ト リ ッ
2-33
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
プポ イ ン ト ） の値はど ち ら も 、 本デー タ シー ト 内の同セ ク シ ョ ンにあ る ” パ ワーオン リ セ ッ ト 電圧 ” の表で
規定 さ れてい ます。
ZE ま たは HE デバ イ ス がユーザモー ド にな る と 、 ユーザはバン ド ギ ャ ッ プ回路をオ フ し て電力を節約で き ま
す。 こ の場合 POR 回路 も シ ャ ッ ト ダ ウ ン し ますが、 こ のデバ イ ス は、 最小限の低電力 POR 回路は動作状態
の ま ま であ る よ う に設計 さ れてい ます （前述の VPORDNSRAM リ セ ッ ト ポ イ ン ト に対応 し てい ます）。 ただ し こ
の回路は、 バン ド ギ ャ ッ プがオンの場合ほ どの精度はあ り ません。 低電力 POR 回路は SRAM セルをエ ミ ュ
レー ト し 、 大部分の SRAM セルが反転す る 前に ト リ ッ プす る よ う バ イ ア ス さ れてい ます。 VCC 電源が VCC
(min) よ り も 低下す る こ と が懸念 さ れ る 場合は、 バン ド ギ ャ ッ プ回路や POR 回路を シ ャ ッ ト ダ ウ ン し ないで
く だ さ い。
コ ン フ ィ グ レーシ ョ ン と テ ス ト
こ のセ ク シ ョ ンでは、 MachXO2 フ ァ ミ リ の コ ン フ ィ グ レーシ ョ ン及びテ ス ト 機能について説明 し ます。
容易な IEEE 1149.1 準拠のバウン ダ リ スキ ャ ン ・ テ ス ト
全ての MachXO2 デバ イ ス にはバ ウ ン ダ リ ス キ ャ ン ・ セルがあ り 、 IEEE 1149.1 に準拠 し たテ ス ト ア ク セ ス ・
ポー ト （TAP） か ら ア ク セ ス で き ます。 こ れを使用す る と 、 重要な全ての ロ ジ ッ ク ノ ー ド にア ク セ ス可能な
シ リ アルス キ ャ ン ・ パ ス を通 し て、 デバ イ ス が実装 さ れた回路基板の機能テ ス ト を行え ます。 セル内部の レ
ジ ス タ はデバ イ ス内で リ ン ク さ れてお り 、 テ ス ト デー タ を テ ス ト ノ ー ド にシ フ ト イ ン ま たは直接 ロ ー ド し 、
そ し てテ ス ト デー タ を キ ャ プチ ャ し てシ フ ト ア ウ ト す る こ と でテ ス ト で き ます。 TAP は TDI と TDO、 TCK、
及び TMS と い う 専用 I/O で構成 さ れ、 VCCIO バン ク 0 と 電源を共有 し 、 ま た LVCMOS3.3、 2.5、 1.8、 1.5、
及び 1.2 の各規格で動作で き ます。
バ ウ ン ダ リ ス キ ャ ン ・ テ ス ト の詳細については AN8066、Boundary Scan Testability with Lattice sysIO Capability
（Lattice sysIO 機能に よ る バ ウ ン ダ リ ス キ ャ ン ・ テ ス ト ） お よ び TN1087、Minimizing System Interruption During
Configuration Using TransFR Technology （TransFR テ ク ノ ロ ジ を用いた コ ン フ ィ グ レーシ ョ ン中のシ ス テ ム停
止を最小化） を参照 し て く だ さ い。
デバイ スのコ ン フ ィ グ レーシ ョ ン
全ての MachXO2 デバ イ ス には、デバ イ ス の コ ン フ ィ グ レーシ ョ ンに使用可能な 2 つのポー ト があ り ます。テ
ス ト ア ク セ ス ・ ポー ト （TAP） はビ ッ ト 幅 コ ン フ ィ グ レーシ ョ ンに対応 し 、 sysCONFIG ポー ト は SPI や I2C
に よ る シ リ アル ・ コ ン フ ィ グ レーシ ョ ンに対応 し ます。 TAP は、 IEEE Standard 1149.1 バ ウ ン ダ リ ス キ ャ ン仕
様 と 、IEEE 規格 1532 イ ン シ ス テ ム ・ コ ン フ ィ グ レーシ ョ ン仕様の両方に対応 し ます。以下の よ う に MachXO2
デバ イ ス を コ ン フ ィ グ レーシ ョ ンす る 方法はいろいろ あ り ます。
1. 内部フ ラ ッ シ ュ か ら のダ ウ ン ロ ー ド
2.JTAG
3. 標準シ リ アル ・ ペ リ フ ェ ラ ル ・ イ ン タ ーフ ェ イ ス （マ ス タ SPI モー ド ） ～ ブー ト PROM メ モ リ と の イ
ン タ ーフ ェ イ ス
4. シ リ アルス レーブ SPI ポー ト （SSPI モー ド ） を ド ラ イ ブす る シ ス テ ムのマ イ ク ロ プ ロ セ ッ サ
5. シ ス テ ムのマ イ ク ロ プ ロ セ ッ サ と の標準 I2C イ ン タ ーフ ェ イ ス
電源起動後、 コ ン フ ィ グ レーシ ョ ン SRAM は選択 さ れた sysCONFIG ポー ト を使用 し て コ ン フ ィ グ レーシ ョ
ン可能にな り ます。選択 さ れたポー ト は、 コ ン フ ィ グ レーシ ョ ン ・ サ イ ク ル中はア ク テ ィ ブな ま ま です。IEEE
1149.1 ポー ト は、 TAP か ら 該当す る コ マ ン ド を送信す る こ と で、 電源起動後はいつで も ア ク テ ィ ブにで き ま
す。 オプシ ョ ン と し て、 本デバ イ ス はユーザモー ド 移行時に CRC チ ェ ッ ク を実行 し 、 デバ イ ス が正 し く コ ン
フ ィ グ レーシ ョ ン さ れた こ と を確認で き ます。
2-34
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
sysCONFIG ポー ト には 10 本のデ ュ アル機能ピ ンがあ り 、 コ ン フ ィ グ レーシ ョ ン用に不要な場合には汎用 I/O と し て使用で き ます。 デ ュ アル機能ピ ンの汎用 I/O と し ての使用の詳細については ”TN1204, MachXO2
sysCONFIG Usage Guide （MachXO2 の sysCONFIG 使用法ガ イ ド ） ” を参照 し て く だ さ い。
ラ テ ィ ス の設計 ソ フ ト ウ ェ アは独自の圧縮技術を使用 し て、MachXO2 デバ イ ス で使用す る ビ ッ ト ス ト リ ーム
を圧縮 し ます。 こ の技術を使用す る と 、低 コ ス ト ソ リ ューシ ョ ンが可能にな り ます。 オンチ ッ プ ・ フ ラ ッ シ ュ
メ モ リ に収ま る よ う に ビ ッ ト ス ト リ ーム を圧縮で き ない例外的な状況では、 種々の技法を利用 し て ビ ッ ト ス
ト リ ーム を オ ン チ ッ プ ・ フ ラ ッ シ ュ メ モ リ に収め る こ と がで き ま す。 詳細につい ては ”TN1204, MachXO2
sysCONFIG Usage Guide （MachXO2 の sysCONFIG 使用法ガ イ ド ） ” を参照 し て く だ さ い。
テ ス ト ア ク セ ス ・ ポー ト （TAP） には 4 本のデ ュ ア ル機能 ピ ン （TDI、 TDO、 TMS、 TCK） が あ り 、 TDI、
TDO、 TMS、 及び TCK は必要に応 じ て汎用 I/O と し て使用で き ます。 詳細については ”TN1204, MachXO2
sysCONFIG Usage Guide （MachXO2 の sysCONFIG 使用法ガ イ ド ） ” を参照 し て く だ さ い。
TransFR （ ト ラ ン スペア レ ン ト な フ ィ ール ド 再 コ ン フ ィ グ レーシ ョ ン）
TransFR （Transparent Field Reconfiguration） は、 シ ス テ ム動作を中断す る こ と な く 、 1 つの コ マ ン ド でユーザ
が ロ ジ ッ ク を フ ィ ール ド で更新で き る 、ラ テ ィ ス のユニー ク な技術です。詳細については ”TN1087, Minimizing
System Interruption During Configuration Using TransFR Technology （TransFR 技術を使用 し た コ ン フ ィ グ レー
シ ョ ン時のシ ス テ ム中断の最小化） ” を参照 し て く だ さ い。
セキ ュ リ テ ィ と ワン タ イ ム ・ プ ログ ラ マ ブル ・ モー ド （OTP）
セキ ュ リ テ ィ （秘匿性） が重要な アプ リ ケーシ ョ ンでは、 外部ビ ッ ト ス ト リ ーム を な く す と 、 SRAM ベース
の FPGA よ り も 本質的にセキ ュ リ テ ィ の高い ソ リ ュ ーシ ョ ンが構築で き ます。 デバ イ ス を ロ ッ ク す る と 、 さ
ら にセキ ュ リ テ ィ が高ま り ます。 MachXO2 デバ イ ス にはセキ ュ リ テ ィ ビ ッ ト があ り 、 こ れがセ ッ ト さ れ る と
SRAM コ ン フ ィ グ レーシ ョ ン と 不揮発性フ ラ ッ シ ュ メ モ リ 空間の リ ー ド バ ッ ク を防止 し ます。 デバ イ ス は次
の 2 モー ド のいずれかにで き ます。
1. ア ン ロ ッ ク ～ SRAM コ ン フ ィ グ レーシ ョ ン と 不揮発性フ ラ ッ シ ュ メ モ リ 空間の リ ー ド バ ッ ク が可能で
す
2. 永久に ロ ッ ク ～ デバ イ ス が永久に ロ ッ ク さ れます
セキ ュ リ テ ィ ビ ッ ト が一度セ ッ ト さ れ る と 、 ク リ アす る 唯一の方法はデバ イ ス の消去だけにな り ます。 ま た
デバ イ ス のセキ ュ リ テ ィ を さ ら に補強で き る よ う に、 ワ ン タ イ ム ・ プ ロ グ ラ マブル （OTP） モー ド が用意 さ
れてい ます。 デバ イ ス が本モー ド に設定 さ れ る と 、 フ ラ ッ シ ュや SRAM OTP の消去ま たは再プ ロ グ ラ ムがで
き な く な り ます。 詳細については ”TN1204, MachXO2 sysCONFIG Usage Guide （MachXO2 の sysCONFIG 使
用法ガ イ ド ） ” を参照 し て く だ さ い。
デ ュ アルブー ト
MachXO2 デバ イ ス はオプシ ョ ン と し て、 プ ラ イ マ リ ・ ビ ッ ト ス ト リ ーム と ゴールデン ・ ビ ッ ト ス ト リ ームの
2 つのパ タ ーンいずれかで起動で き ます。 プ ラ イ マ リ ・ ビ ッ ト ス ト リ ームが SRAM へのダ ウ ン ロ ー ド 時にエ
ラ ーを含む こ と が検出 さ れた場合、デバ イ ス は自動的にゴールデン・ビ ッ ト ス ト リ ームか ら 再 コ ン フ ィ グ レー
シ ョ ン を試み ま す。 オ ン チ ッ プ ・ フ ラ ッ シ ュ に格納で き る のは、 ゴールデン ・ ビ ッ ト ス ト リ ーム のみです。
ゴ ールデ ン ・ ビ ッ ト ス ト リ ー ム は外付け SPI フ ラ ッ シ ュ に格納 し な ければな り ま せん。 詳細につい て は
”TN1204, MachXO2 sysCONFIG Usage Guide （MachXO2 の sysCONFIG 使用法ガ イ ド ） ” を参照 し て く だ さ い。
ソ フ ト エ ラ ー検出 （SED）
SED はデバ イ ス の コ ン フ ィ グ レーシ ョ ン後に行われ る SRAM セルの CRC チ ェ ッ ク 機能です。 こ のチ ェ ッ ク
に よ っ て SRAM セルが正常に コ ン フ ィ グ レーシ ョ ン さ れた こ と が確認 さ れます。 こ の機能は コ ン フ ィ グ レー
シ ョ ン ビ ッ ト ・ オプシ ョ ンで イ ネーブル さ れます。 SED はフ ァ ブ リ ッ ク か ら の入力に よ っ てユーザモー ド で
起動す る こ と も で き ます。 SED 回路の ク ロ ッ ク は専用の分周器を使用 し て得 ら れ、 その入力はオンチ ッ プ ・
オシ レー タ の分周前の ク ロ ッ ク です。 低消費電力アプ リ ケーシ ョ ン な ど では、 SED 回路を オ フ にで き ます。
2-35
MachXO2 フ ァ ミ リ ・ デー タ シー ト
アーキテ ク チ ャ
詳細については ”TN1206, MachXO2 Soft Error Detection Usage Guide （MachXO2 の SED 使用法ガ イ ド ） ” を
参照 し て く だ さ い。
TraceID
それぞれの MachXO2 デバ イ ス は ト ラ ッ キ ン グ目的や IP セキ ュ リ テ ィ ・ アプ リ ケーシ ョ ン用 と し て使用可能
な、 ユニー ク な （デバ イ ス固有の） TraceID を持っ てい ます。 TraceID の長 さ は 64 ビ ッ ト で、 その う ち 8 ビ ッ
ト はユーザがプ ロ グ ラ ム可能、 残 り の 56 ビ ッ ト は ラ テ ィ ス か ら の出荷時にプ ロ グ ラ ム済みです。 TraceID は
EFB WISHBONE イ ン タ ーフ ェ イ ス を介 し て ア ク セ ス で き、 SPI、 I2C、 ま たは JTAG イ ン タ ーフ ェ イ ス か ら ア
ク セ スす る こ と も で き ます。
ロ ジ ッ ク規模の移行 （パ ッ ケージ ・ マ イ グ レーシ ョ ン）
MachXO2 フ ァ ミ リ は、 同一パ ッ ケージ内で ロ ジ ッ ク 規模の移行 （変更） が可能 と な る よ う （I/O ピ ン互換性
を考慮 し て） 設計 さ れてい ます。 さ ら に、 こ のアーキ テ ク チ ャ では高い成功率で、 小規模デバ イ ス か ら 大規
模デバ イ スへの設計移行を実行で き ます。 多 く の場合、 大規模デバ イ ス を対象 と し た リ ソ ース使用率の低い
設計か ら 、 小規模デバ イ スへの移行 も 可能です。 ただ し 個々の リ ソ ース の最終的な使用率が、 それぞれの場
合の成功率に影響を与え ます。
2-36
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ング特性
2013 年 1 月
デー タ シー ト DS1035
絶対最大定格 1, 2, 3, 4
LCMXO2 ZE/HE (1.2V)
LCMXO2 HC (2.5V/3.3V)
電源電圧 VCC . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5 ～ 1.32V. . . . . . . . . . . . . . -0.5 ～ 3.75V
出力電源電圧 VCCIO . . . . . . . . . . . . . . . . . . . . -0.5 ～ 3.75V. . . . . . . . . . . . . . -0.5 ～ 3.75V
I/O ト ラ イ ス テー ト 印可電圧
5
. . . . . . . . . . . . . -0.5 ～ 3.75V. . . . . . . . . . . . . . -0.5 ～ 3.75V
専用入力の印加電圧 . . . . . . . . . . . . . . . . . . . . . -0.5 ～ 3.75V. . . . . . . . . . . . . . -0.5 ～ 3.75V
保存温度 （周囲温度） . . . . . . . . . . . . . . . . . . . -55°C ～ 125°C . . . . . . . . . . -55°C ～ 125°C
ジ ャ ン ク シ ョ ン温度 (TJ) . . . . . . . . . . . . . . . . . -40°C ～ 125°C . . . . . . . . . . -40°C ～ 125°C
1. 「絶対最大定格」 で記載 さ れた条件以上の ス ト レ スは、 デバ イ ス に永久的な損傷を引 き 起 こ すか も し れません。 本仕様書の
2.
3,
4.
5.
推奨動作条件セ ク シ ョ ンで示す以外はいかな る 条件下で も 、 デバ イ ス の機能的な動作を示す も のではあ り ません。
ラ テ ィ ス の Thermal Management ( 熱管理 ) ド キ ュ メ ン ト に準 じ る こ と が必要です。
全ての電圧は GND 基準です。
-2V か ら (VIHMAX + 2) V ま でのオーバシ ュ ー ト と ア ン ダシ ュ ー ト は 20ns 未満の持続時間に限 り 許容 し ます。
I2C デ ュ アルフ ァ ン ク シ ョ ンの SCL お よ び SDA ピ ンは、 -0.25V ～ 3.75V、 或いは 20ns 未満の持続時間で も -0.3V のみ許容
し ます。
推奨動作条件 1
シ ン ボル
VCC1
VCCIO
1, 2, 3
1.2V デバ イ ス の コ ア電源電圧
パラ メ ータ
Min.
1.14
2.5V/3.3V デバ イ ス の コ ア電源電圧
2.375
3.465
V
I/O ド ラ イ バ電源電圧
1.14
3.465
V
0
85
°C
-40
100
°C
tJCOM
ジ ャ ン ク シ ョ ン温度、 コ マーシ ャ ル ・ グ レー ド
tJIND
ジ ャ ン ク シ ョ ン温度、 イ ン ダ ス ト リ アル ・ グ レー ド
Max.
1.26
単位
V
1. 同 じ 電圧の電源は同一の電圧源か ら 与え る こ と が必要です。 例えば VCCIO と VCC が共に 2.5V な ら 、 それ ら は同 じ
電源に接続 し ます。
2. 以降の表に記載す る I/O 規格ご と の推奨電圧を参照 し て く だ さ い。
3. 未使用 IO バン ク の VCCIO はボー ド 上の VCC 電源に接続 し て く だ さ い。
供給電源の ラ ンプ レー ト
シ ン ボル
tRAMP
1
パラ メ ータ
Min.
0.01
全供給電源の ラ ンプ レー ト
Typ.
—
Max
100
単位
V/ms
1. 単調増加 と し た場合
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3-1
DS1035 DC およびス イ ッ チ ング特性 _01.8
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
パ ワーオン リ セ ッ ト （POR） 電圧レベル
シ ン ボル
1, 2, 3, 4
パラ メ ータ
Min.
Typ.
Max.
単位
VPORUP
パ ワーオン リ セ ッ ト ・ ト リ ッ プポ イ ン ト 、 電源立ち上が り 時
（VCCINT と VCCIO を監視す る バン ド ギ ャ ッ プ回路）
0.9
—
1.06
V
VPORUPEXT
パ ワーオン リ セ ッ ト ・ ト リ ッ プポ イ ン ト 、 電源立ち上が り 時
（VCC を監視す る バン ド ギ ャ ッ プ回路）
1.5
—
2.1
V
VPORDNBG
パ ワーオン リ セ ッ ト ・ ト リ ッ プポ イ ン ト 、 電源立ち下が り 時
（VCCINT を監視す る バン ド ギ ャ ッ プ回路）
—
—
0.93
V
VPORDNSRAM
パ ワーオン リ セ ッ ト ・ ト リ ッ プポ イ ン ト 、 電源立ち下が り 時
（VCCINT を監視する SRAM ベース回路）
—
0.6
—
V
1. こ れ ら POR ト リ ッ プポ イ ン ト はガ イ ダ ン ス と し てのみ提示 し てい ます （保証値ではあ り ません）。 デバ イ ス動作は推奨動
作条件下で規定 さ れた電源電圧でのみキ ャ ラ ク タ ラ イ ズ さ れてい ます。
2. 電圧レ ギ ュ レー タ を内蔵 し ていないデバ イ ス では、 VCCINT は VCC 供給電圧 と 同 じ です。 電圧レ ギ ュ レー タ 内蔵デバ イ ス
では、 VCCINT は VCC 供給電圧か ら 安定化 し て生成 さ れます。
3. VPORUP （min.） と VPORDNBG （max.） は異な る プ ロ セ ス コ ーナーであ る こ と に留意 し て下 さ い。 ど のプ ロ セ ス コ ーナーの
場合で も 、 VPORDNBG （max.） は VPORUP （min.） に対 し て常に 12.0mV 低いです。
4. VPORUPEXT は HC デバ イ ス のみ該当 し ます。 こ れ ら のデバ イ ス では、 別の POR 回路が外部 VCC 供給電源を モニ タ し ます。
プ ロ グ ラ ミ ン グ / 消去仕様
シ ン ボル
パラ メ ータ
tRETENTION を満たすフ ラ ッ シ ュ ・ プ ロ グ ラ ミ ン グのサ
イ ク ル数
NPROGCYC
tRETENTION
Min.
—
Max.
1
単位
10,000
フ ラ ッ シ ュ メ モ リ 機能のサ イ ク ル数
—
100,000
デー タ リ テ ン シ ョ ン、 ジ ャ ン ク シ ョ ン温度 100 ℃
10
—
デー タ リ テ ン シ ョ ン、 ジ ャ ン ク シ ョ ン温度 85 ℃
20
—
????
?
1. フ ラ ッ シ ュ メ モ リ ・ リ ー ド サ イ ク ル数は製品の ラ イ フ タ イ ムで最大 7.5E13 以下です。
活線挿抜仕様
シ ン ボル
IDK
1, 2, 3
パラ メ ータ
入力ま たは I/O の リ ー ク 電流
条件
0 < VIN < VIH (MAX)
Max
+/- 1000
単位
µA
1. VCCP や VCCP 、 お よ び VCCIO のシーケ ン ス には依存 し ません。 し か し なが ら 、 VCC と VCCP 、 お よ び VCCIO は単調増加 /
降下であ る こ と を想定 し てい ます。
2. 0 < VCC < VCC (MAX), 0 < VCCIO < VCCIO (MAX) お よ び 0 < VCCP < VCCP (MAX)
3. IDK は IPU や IPD ま たは IBH に加算的です。
ESD 性能
ESD 性能を含む信頼性デー タ の詳細について、 MachXO2 の認定レ ポー ト （Product Qualification Report） を ご
参照 く だ さ い。
3-2
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
DC 電気的特性
推奨動作条件にわた っ て
シ ン ボル
IIL, IIH1, 4
パラ メ ータ
入力ま たは I/O の リ ー ク
条件
Clamp OFF かつ VCCIO < VIN < VIH (MAX)
Min.
—
Typ.
—
Max.
+175
単位
µA
Clamp OFF かつ VIN = VCCIO
Clamp OFF かつ VCCIO- 0.97V < VIN < VCCIO
-10
—
10
µA
-175
—
—
µA
Clamp OFF かつ 0V < VIN < VCCIO- 0.97V
Clamp OFF かつ VIN = GND
—
—
10
µA
—
—
10
µA
Clamp ON かつ 0V < VIN < VCCIO
—
—
10
µA
0 < VIN < 0.7 VCCIO
-30
—
-309
µA
IPU
I/O のア ク テ ィ ブ ・ プル
ア ッ プ電流
IPD
I/O のア ク テ ィ ブ ・ プルダ V (MAX) < V < V
IL
IN
CCIO
ウ ン電流
30
—
305
µA
30
—
—
µA
IBHHS
バ ス ホール ド Low 維持電流 VIN = VIL (MAX)
バ ス ホール ド High 維持電 V = 0.7V
IN
CCIO
流
-30
—
—
µA
IBHLO
バ ス ホール ド Low オーバ ド 0  V V
IN
CCIO
ラ イ ブ電流
—
—
305
µA
IBHHO
バ ス ホール ド High オーバ
ド ラ イ ブ電流
—
—
-309
µA
VBHT3
バ ス ホール ド ・ ト リ ッ プポ
イン ト
VIL
(MAX)
—
VIH
(MIN)
V
C1
I/O 容量 2
VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V,
VCC = Typ., VIO = 0 to VIH (MAX)
3
5
9
pf
C2
専用入力の容量 2
VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V,
VCC = Typ., VIO = 0 to VIH (MAX)
3
5.5
7
pf
VCCIO = 3.3V, Hysteresis = Large
—
450
—
mV
VCCIO = 2.5V, Hysteresis = Large
—
250
—
mV
VCCIO = 1.8V, Hysteresis = Large
—
125
—
mV
シ ュ ミ ッ ト ・ ヒ ス テ リ シ ス VCCIO = 1.5V, Hysteresis = Large
ト リ ガ入力 5
VCCIO = 3.3V, Hysteresis = Small
—
100
—
mV
—
250
—
mV
VCCIO = 2.5V, Hysteresis = Small
—
150
—
mV
VCCIO = 1.8V, Hysteresis = Small
—
60
—
mV
VCCIO = 1.5V, Hysteresis = Small
—
40
—
mV
IBHLS
VHYST
0  VIN VCCIO
1. 入力ま たは I/O の リ ー ク 電流は、 入力ま たは出力 ド ラ イ バが ト ラ イ ス テー ト と し て構成 さ れ る I/O で測定 さ れま し た。
出力 ド ラ イ バがア ク テ ィ ブな状態では測定 さ れてい ません。 バ ス メ ン テナン ス回路はデ ィ セーブル さ れてい ます。
2. TA 25 ℃、 周波数 = 1.0MHz.
3. VIL と VIH については本 ド キ ュ メ ン ト の ”sysIO シ ン グルエン ド DC 電気的特性 ” の表を参照 し て く だ さ い。
4. VIH が VCCIO よ り 高い と き 、 Hicgh か ら Low に遷移する 際に 6mA の ピー ク 電流を伴 う 持続時間が 30ns （Typ.） かそれ以
下の過渡電流が流れます。 規模が MachXO2-1200 かそれ以上のデバ イ ス におけ る 真の （True） LVDS 出力ピ ンでは、 VIH
は VCCIO 等 し いかそれ以下でなければな り ません。
5. バ ス キーパがオンの時。 その他の詳細については、 TN1202, ”MachXO2 sysIO User Guide (sysIO ユーザガ イ ド )” を参照 し
て く だ さ い。
3-3
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
ス タ テ ィ ッ ク 電流 ～ ZE デバ イ ス
シ ン ボル
ICC
LCMXO2-256ZE
Typ.4
18
Units
µA
LCMXO2-640ZE
28
µA
LCMXO2-1200ZE
56
µA
LCMXO2-2000ZE
80
µA
LCMXO2-4000ZE
124
µA
LCMXO2-7000ZE
189
µA
0
mA
パラ メ ータ
デバ イ ス
コ ア電源電流
I/O バン ク 電源電流
VCCIO = 2.5V
ICCIO
1, 2, 3, 6
5
すべてのデバ イ ス
1. 電源電流の詳細に関 し ては TN1198, Power Estimation and Management for MachXO2 Devices （MachXO2 デバ イ ス の電力見積
も り と 電力管理） を参照 し て く だ さ い。
2. 次の特性を も つユーザパ タ ーン を想定 し てい ます ： 全出力は ト ラ イ ス テー ト 、 全入力は LVCMOS に設定 さ れ VCCIO ま た
は GND に保持、 オンチ ッ プオシ レー タ はオ フ、 そ し てオンチ ッ プ PLL も オ フ。 こ れ ら の項目を それぞれオン し た場合の
影響については、 次項の表を参照 し て く だ さ い。
3. 周波数 = 0 MHz
4. TJ = 25 ℃、 電源電圧は公称値
5. プルア ッ プ / プルダ ウ ンは含みません
6. MachXO2 起動時の ピー ク 電流値を決定す る には、 パ ワーカ リ キ ュ レー タ （Power Calculator） ツールを使用 し て く だ さ い。
個別回路部ご と の ス タ テ ィ ッ ク 消費電力成分 ～ ZE デバ イ ス
ス タ テ ィ ッ ク 消費電力を近似す る ために以下の表を使用す る こ と がで き ま す。 ユーザのデザ イ ン におけ る 、
よ り 正確な電力解析には、 パ ワーカ リ キ ュ レー タ ・ ツールを使用 し て く だ さ い。
シ ン ボル
パラ メ ータ
Typ.
単位
101
µA
IDCBG
バン ド ギ ャ ッ プ DC 電力寄与成分
IDCPOR
POR DC 電力寄与成分
38
µA
I/O バン ク コ ン ト ロ ー ラ あ た り の DC 電力寄与成分
143
µA
IDCIOBANKCONTROLLER
3-4
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
ス タ テ ィ ッ ク 電流 ～ HC/HE デバ イ ス
シ ン ボル
ICC
パラ メ ータ
コ ア電源電流
I/O バン ク 電源電流
VCCIO = 2.5V
ICCIO
5
1, 2, 3, 6
デバ イ ス
Typ.4
単位
LCMXO2-256HC
1.15
mA
LCMXO2-640HC
1.84
mA
LCMXO2-640UHC
3.48
mA
LCMXO2-1200HC
3.49
mA
LCMXO2-1200UHC
4.80
mA
LCMXO2-2000HC
4.80
mA
LCMXO2-2000UHC
8.44
mA
LCMXO2-4000HC
8.45
mA
LCMXO2-7000HC
12.87
mA
LCMXO2-2000HE
1.39
mA
LCMXO2-4000HE
2.55
mA
LCMXO2-7000HE
4.06
mA
0
mA
全デバ イ ス
1. 電源電流の詳細に関 し ては TN1198, Power Estimation and Management for MachXO2 Devices （MachXO2 デバ イ ス の電力見積
も り と 電力管理） を参照 し て く だ さ い。
2. 次の特性を も つユーザパ タ ーン を想定 し てい ます ： 全出力は ト ラ イ ス テー ト 、 全入力は LVCMOS に設定 さ れ VCCIO ま た
は GND に保持、 オンチ ッ プオシ レー タ はオ フ、 そ し てオンチ ッ プ PLL も オ フ。 こ れ ら の項目を それぞれオン し た場合の
影響については、 以下の表を参照 し て く だ さ い。
3. 周波数 = 0 MHz
4. TJ = 25 ℃、 電源電圧は公称値
5. プルア ッ プ / プルダ ウ ンは含みません
6. MachXO2 起動時の ピー ク 電流値を決定す る には、 パ ワーカ リ キ ュ レー タ （Power Calculator） ツールを使用 し て く だ さ い。
プ ロ グ ラ ミ ン グお よ び消去時の電源電流 ～ ZE デバ イ ス
シ ン ボル
ICC
ICCIO
パラ メ ータ
I/O バン ク 電源電流
Typ.5
単位
LCMXO2-256ZE
13
mA
LCMXO2-640ZE
14
mA
LCMXO2-1200ZE
15
mA
LCMXO2-2000ZE
17
mA
LCMXO2-4000ZE
18
mA
LCMXO2-7000ZE
20
mA
全デバ イ ス
0
mA
デバ イ ス
コ ア電源電流
6
1, 2, 3, 4
1. 電源電流の詳細に関 し ては TN1198, Power Estimation and Management for MachXO2 Devices （MachXO2 デバ イ ス の電力見積
2.
3.
4.
5.
6.
も り と 電力管理） を参照 し て く だ さ い。
全入力が VCCIO か GND に保持 さ れ、 全出力が ト ラ イ ス テー ト であ る と 想定 し てい ます。
典型的なユーザパ タ ーン
JTAG プ ロ グ ラ ミ ン グは 25MHz
TJ = 25 ℃、 電圧電源は公称値
バン ク 単位、 VCCIO = 2.5V、 プルア ッ プ / プルダ ウ ン を含みません。
3-5
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
プ ロ グ ラ ミ ン グお よ び消去時の電源電流 ～ HC/HE デバ イ ス
シ ン ボル
ICC
ICCIO
パラ メ ータ
コ ア電源電流
I/O バン ク 電源電流
6
1, 2, 3, 4
デバ イ ス
Typ.5
単位
LCMXO2-256HC
14.6
mA
LCMXO2-640HC
16.1
mA
LCMXO2-640UHC
18.8
mA
LCMXO2-1200HC
18.8
mA
LCMXO2-1200UHC
22.1
mA
LCMXO2-2000HC
22.1
mA
LCMXO2-2000UHC
26.8
mA
LCMXO2-4000HC
26.8
mA
LCMXO2-7000HC
33.2
mA
LCMXO2-2000HE
18.3
mA
LCMXO2-2000UHE
20.4
mA
LCMXO2-4000HE
20.4
mA
LCMXO2-7000HE
23.9
mA
0
mA
全デバ イ ス
1. 電源電流の詳細に関 し ては TN1198, Power Estimation and Management for MachXO2 Devices （MachXO2 デバ イ ス の電
2.
3.
4.
5.
6.
力見積 も り と 電力管理） を参照 し て く だ さ い。
全入力が VCCIO か GND に保持 さ れ、 全出力が ト ラ イ ス テー ト であ る と 想定 し てい ます。
典型的なユーザパ タ ーン
JTAG プ ロ グ ラ ミ ン グは 25MHz
TJ = 25 ℃、 電圧電源は公称値
バン ク 単位、 VCCIO = 2.5V、 プルア ッ プ / プルダ ウ ン を含みません。
3-6
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
sysIO 推奨動作条件
VCCIO (V)
規　格
VREF (V)
LVCMOS 3.3
Min.
3.135
Typ.
3.3
Max.
3.465
Min.
—
Typ.
—
Max.
—
LVCMOS 2.5
2.375
2.5
2.625
—
—
—
LVCMOS 1.8
1.71
1.8
1.89
—
—
—
LVCMOS 1.5
1.425
1.5
1.575
—
—
—
LVCMOS 1.2
1.14
1.2
1.26
—
—
—
LVTTL
3.135
3.3
3.465
—
—
—
PCI3
3.135
3.3
3.465
—
—
—
SSTL25
2.375
2.5
2.625
1.15
1.25
1.35
SSTL18
1.71
1.8
1.89
0.833
0.9
0.969
HSTL18
1.71
1.8
1.89
0.816
0.9
1.08
LVDS251, 2
2.375
2.5
2.625
—
—
—
1, 2
LVDS33
3.135
3.3
3.465
—
—
—
LVPECL1
3.135
3.3
3.465
—
—
—
BLVDS
2.375
2.5
2.625
—
—
—
RSDS1
2.375
2.5
2.625
—
—
—
1
SSTL18D
1.71
1.8
1.89
—
—
—
SSTL25D
2.375
2.5
2.625
—
—
—
HSTL18D
1.71
1.8
1.89
—
—
—
1. 入力はオンチ ッ プ抵抗、 出力は外付け抵抗を付加 し て実装 さ れます。
2. 規模が MachXO2-1200 と それ以上のデバ イ ス には専用の LVDS バ ッ フ ァ があ り ます。
3. 規模が MachXO2-1200 と それ以上のデバ イ ス での、 下辺バン ク の入力。
3-7
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
sysIO シ ン グルエン ド ・ バ ッ フ ァ DC 電気的特性
VIL
I/O 規格
LVCMOS 3.3
LVTTL
Min. (V)
3
VIH
Max. (V)
-0.3
1, 2
0.8
Min. (V)
2.0
Max. (V)
3.6
VOL Max. (V)
0.4
0.2
LVCMOS 2.5
-0.3
0.7
1.7
3.6
0.4
0.2
LVCMOS 1.8
-0.3
0.35VCCIO
0.65VCCIO
3.6
0.4
0.2
LVCMOS 1.5
-0.3
0.35VCCIO
0.65VCCIO
3.6
VOH Min.
(V)
IOL Max.4
(mA)
4
IOH Max.4
(mA)
-4
8
-8
12
-12
16
-16
VCCIO - 0.4
VCCIO - 0.2
VCCIO - 0.4
VCCIO - 0.2
24
-24
0.1
-0.1
4
-4
8
-8
12
-12
16
-16
0.1
-0.1
4
-4
VCCIO - 0.4
VCCIO - 0.2
0.4
VCCIO - 0.4
0.2
VCCIO - 0.2
0.4
VCCIO - 0.4
8
-8
12
-12
0.1
-0.1
4
-4
8
-8
0.1
-0.1
4
-2
8
-6
LVCMOS 1.2
-0.3
0.35VCCIO
0.65VCCIO
3.6
0.2
VCCIO - 0.2
0.1
-0.1
PCI
-0.3
0.3VCCIO
0.5VCCIO
3.6
0.1VCCIO
0.9VCCIO
1.5
-0.5
SSTL25 Class I
-0.3
VREF - 0.18
VREF + 0.18
3.6
0.54
VCCIO - 0.62
8
8
SSTL25 Class II
-0.3
VREF - 0.18
VREF +0.18
3.6
NA
NA
NA
NA
SSTL18 Class I
-0.3
VREF - 0.125 VREF +0.125
3.6
0.40
VCCIO - 0.40
8
8
VREF - 0.125 VREF +0.125
VREF +0.1
VREF - 0.1
3.6
NA
NA
NA
NA
3.6
0.40
VCCIO - 0.40
8
8
3.6
NA
NA
NA
NA
SSTL18 Class II
-0.3
HSTL18 Class I
-0.3
HSTL18 Class II
-0.3
VREF - 0.1
VREF +0.1
1. MachXO2 デバ イ ス では、 VCCIO が JEDEC 仕様で規定 さ れた値 と 異な る I/O バン ク に LVCMOS 入力を配置す る こ と がで き
ます。 こ れはレ シオ入力バ ッ フ ァ 動作です。 殆ど の場合、 動作 と し ては適用 さ れ る JEDEC 仕様に準 じ る か、 ま たはそれを
上回 り ます。 MachXO2 デバ イ ス が関連す る JEDEC 仕様を満た さ ないケース について、 以下の表に記載 し ます。
2. MachXO2 デバ イ ス は LVCMOS 参照入力 I/O を許容 し 、 こ れは対応す る JEDEC 仕様に準 じ ます。 ミ ッ ク ス モー ド 動作の詳
細については次の ド キ ュ メ ン ト を参照 し て く だ さ い ： TN1202, MachXO2 sysIO Usage Guide （sysIO 使用ガ イ ド ）
3. I2C デ ュ アルフ ァ ン ク シ ョ ン ピ ン SCL と SDA は 10ns 未満の期間にわた り VIL min が -0.25V ～ -0.3V に制限 さ れます。
4. （ ロ ジ ッ ク 信号接続表で示 さ れ る ） GND ピ ン間の全 I/O （n 本 と す る ）、 ま たは I/O バン ク の最 も 端にあ る GND と そのバン
ク の端にあ る 全 I/O （n 本） に よ っ て引 き 込まれ る 平均直流電流は、 n x 8mA を超え てはな り ません。
入力規格
LVCMOS 33
VCCIO (V)
1.5
VIL Max. (V)
0.685
LVCMOS 25
1.5
1.687
LVCMOS 18
1.5
1.164
3-8
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
sysIO 差動バ ッ フ ァ 電気的特性
LVDS 差動出力バ ッ フ ァ は、MachXO2 PLD フ ァ ミ リ で規模が MachXO2-1200 お よ びそれ以上のデバ イ ス の上
辺にあ り ます。
LVDS
推奨動作条件にわた っ て
パラ メー
タ 記号
VINP, VINM
記　述
入力電圧
VTHD
差動入力閾値
VCM
入力 コ モ ン モー ド 電圧
テ ス ト 条件
VCCIO = 3.3
Min.
Typ.
Max.
単位
0
—
2.605
V
2.05
0
—
±100
—
VCCIO = 3.3V
0.05
—
VCCIO = 2.5V
0.05
—
2.0
V
—
±10
µA
—
V
VCCIO = 2.5
V
mV
2.6
V
IIN
入力電流
パ ワ ーオ ン
—
VOH
VOP ま たは VOM の出力 High 電圧
RT = 100 Ohm
—
1.375
VOL
VOP ま たは VOM の出力 Low 電圧
RT = 100 Ohm
0.90
1.025
—
V
(VOP - VOM), RT = 100 Ohm
250
350
450
mV
—
—
50
mV
1.125
1.20
1.395
V
—
—
50
mV
—
—
24
mA
VOD
差動出力電圧
VOD
High と Low 間の VOD 変化
VOS
出力電圧オ フ セ ッ ト
VOS
High と Low 間の VOS 変化
IOSD
出力短絡電流
(VOP - VOM)/2, RT = 100 Ohm
VOD = 0V、 ド ラ イ バ出力を
ショート
3-9
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
LVDS エ ミ ュ レーシ ョ ン
MachXO2 デバ イ ス は、 デバ イ ス に よ っ てはオンチ ッ プで LVDS に対応 し ますが、 こ れに加え てエ ミ ュ レー
シ ョ ンで LVDS 出力に対応す る こ と がで き ます （LVDS25E）。 出力は、 コ ンプ リ メ ン タ リ LVCMOS 出力を使
用 し て ド ラ イ バ出力間に抵抗 と 共に用い る こ と で、 全デバ イ ス でエ ミ ュ レー ト さ れます。 図 3-1 で示す構成
は、 LVDS 規格を実装す る ために取 り 得 る 一つの ソ リ ュ ーシ ョ ンです。 図 3-1 の抵抗値は業界標準値の 1% 精
度です。
図 3-1. 外付け抵抗を使用す る LVDS (LVDS25E)
VCCIO = 2.5
158
8mA
Zo = 100
VCCIO = 2.5
158
+
100
140
-
8mA
On-chip
Off-chip
Off-chip
On-chip
Emulated
LVDS
Buffer
Note: All resistors are ±1%.
表 3-1. LVDS25E DC 条件
推奨動作条件にわた っ て
パラ メ ータ
記　述
Typ.
単位
Ω
ZOUT
出力 イ ン ピーダ ン ス
20
RS
ド ラ イ バ直列抵抗
158
Ω
RP
ド ラ イ バ並列抵抗
140
Ω
RT
レ シーバ終端
100
Ω
VOH
出力 High 電圧
1.43
V
VOL
出力 Low 電圧
1.07
V
VOD
出力差動電圧
0.35
V
VCM
出力 コ モ ン モー ド 電圧
1.25
V
ZBACK
バ ッ ク イ ン ピーダ ン ス
100.5
Ω
IDC
DC 出力電流
6.03
mA
3-10
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
BLVDS
MachXO2 フ ァ ミ リ はエ ミ ュ レーシ ョ ンに よ っ て BLVDS 規格に対応 し ます。 出力のエ ミ ュ レー ト は、 コ ンプ
リ メ ン タ リ な 2 本の LVCMOS 出力を、 ド ラ イ バ出力間の外付け抵抗 と 共に用い る こ と で行い ます。 入力側
は、 デバ イ ス に よ っ ては LVDS 差動入力バ ッ フ ァ に よ っ て対応 し ます。 BLVDS は、 マルチ ド ロ ッ プで、 かつ
双方向マルチポ イ ン ト 差動シ グナ リ ン グが必要な場合の使用を意図 さ れてい ます。図 3-2 で示 さ れ る 構成は、
双方向マルチポ イ ン ト 差動シ グナ リ ン グで取 り 得 る 一つの ソ リ ュ ーシ ョ ンです。
図 3-2. BLVDS マルチポ イ ン ト 出力の例
Heavily loaded backplane, effective Zo ~ 45 to 90 ohms differential
2.5V
2.5V
80
45-90 ohms
45-90 ohms
16mA
16mA
80
2.5V
2.5V
80
16mA
16mA
80
...
2.5V
+
+
-
2.5V
16mA
-
16mA
80
80
+
-
2.5V
16mA
2.5V
16mA
+
80
-
表 3-2. BLVDS DC 条件 1
推奨動作条件にわた っ て
公称値
シ ン ボル
記　述
Zo = 45
10
Zo = 90
10
単位
Ω
ZOUT
出力 イ ン ピーダ ン ス
RS
ド ラ イ バ直列抵抗
80
80
Ω
RTLEFT
左エ ン ド 終端
45
90
Ω
RTRIGHT
右エ ン ド 終端
45
90
Ω
VOH
出力 High 電圧
1.376
1.480
V
VOL
出力 Low 電圧
1.124
1.020
V
VOD
出力差動電圧
0.253
0.459
V
VCM
出力 コ モ ン モー ド 電圧
1.250
1.250
V
10.204
mA
11.236
DC 出力電流
1. 入力バ ッ フ ァ に関 し ては、 LVDS の表を参照 し て く だ さ い。
IDC
3-11
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
LVPECL
MachXO2 フ ァ ミ リ はエ ミ ュ レーシ ョ ン で差動 LVPECL 規格に対応 し ます。 出力のエ ミ ュ レー ト は、 コ ンプ
リ メ ン タ リ な 2 本の LVCMOS 出力を、 ド ラ イ バ出力間の外付け抵抗 と 共に用い る こ と で行い ます。 LVPECL
入力規格は、 デバ イ ス に よ っ ては LVDS 差動入力バ ッ フ ァ に よ っ て対応 し ます。 差動 LVPECL に示 さ れ る 構
成はポ イ ン ト ツーポ イ ン ト 信号のために取 り 得 る 一つの ソ リ ュ ーシ ョ ンです。
図 3-3. 差動 LVPECL
VCCIO = 3.3V
93 ohms
16mA
+
VCCIO = 3.3V
196 ohms
100 ohms
-
93 ohms
16mA
Transmission line, Zo = 100 ohm differential
On-chip
Off-chip
Off-chip
On-chip
表 3-3. LVPECL DC 条件 1
推奨動作条件にわた っ て
シ ン ボル
記　述
Nom.
単位
Ω
ZOUT
出力 イ ン ピーダ ン ス
10
RS
ド ラ イ バ直列抵抗
93
Ω
RP
ド ラ イ バ並列抵抗
196
Ω
RT
レ シーバ終端
100
Ω
VOH
出力 High 電圧
2.05
V
VOL
出力 Low 電圧
1.25
V
VOD
出力差動電圧
0.80
V
VCM
出力 コ モ ン モー ド 電圧
1.65
V
バ ッ ク イ ン ピーダ ン ス
100.5
Ohms
ZBACK
12.11
DC 出力電流
1. 入力バ ッ フ ァ に関 し ては、 LVDS の表を参照 し て く だ さ い。
IDC
mA
LVPECL、 BLVDS、 お よ び他の差動 イ ン タ ーフ ェ イ ス の詳細に関 し ては、 デー タ シー ト の最後に示す技術 ド
キ ュ メ ン ト を参照 し て く だ さ い。
3-12
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
RSDS
MachXO2 フ ァ ミ リ は差動 RSDS 規格に対応 し ま す。 出力のエ ミ ュ レー ト は、 コ ン プ リ メ ン タ リ な 2 本の
LVCMOS 出力を、 ド ラ イ バ出力間の外付け抵抗 と 共に用い る こ と で行い ます。 RSDS 入力規格は、 デバ イ ス
に よ っ ては LVDS 差動入力バ ッ フ ァ に よ っ て対応 し ます。 図 3-4 で示す構成は、 RSDS 規格を実装す る ため
に取 り 得 る 一つの ソ リ ュ ーシ ョ ンです。 RSDS 動作には指定抵抗値を用いて LVDS25E モー ド を使用 し て く だ
さ い。 図 3-4 の抵抗値は業界標準値の 1% 精度です。
図 3-4. RSDS (Reduced Swing Differential Standard)
VCCIO = 2.5V
294
8mA
Zo = 100
+
VCCIO = 2.5V
121
100
-
294
8mA
On-chip
Off-chip
Off-chip
On-chip
Emulated
RSDS Buffer
表 3-4. RSDS DC 条件
パラ メ ータ
記　述
Typical
単位
Ω
ZOUT
出力 イ ン ピーダ ン ス
20
RS
ド ラ イ バ直列抵抗
294
Ω
RP
ド ラ イ バ並列抵抗
121
Ω
RT
レ シーバ終端
100
Ω
VOH
出力 High 電圧
1.35
V
VOL
出力 Low 電圧
1.15
V
VOD
出力差動電圧
0.20
V
VCM
出力 コ モ ン モー ド 電圧
1.25
V
ZBACK
バ ッ ク イ ン ピーダ ン ス
101.5
Ω
IDC
DC 出力電流
3.66
mA
3-13
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
代表的な ビルデ ィ ン グ ・ ブ ロ ッ ク 機能の性能 ～ HC/HE デバ イ ス
1
ピ ン ツーピ ン （Pin-to-Pin） 性能 （LVCMOS25、 12mA ド ラ イ ブ )
機　能
-6 タ イ ミ ン グ
単位
基本機能
16 ビ ッ ト デ コ ーダ
8.9
ns
4:1 MUX
7.5
ns
16:1 MUX
8.3
ns
レ ジ ス タ ツーレ ジ ス タ （Register-to-Register） 性能
機　能
-6 タ イ ミ ン グ
単位
16:1 MUX
412
MHz
16 ビ ッ ト 加算器
297
MHz
16 ビ ッ ト カ ウ ン タ
324
MHz
64 ビ ッ ト カ ウ ン タ
161
MHz
183
MHz
500
MHz
基本機能
EBR 機能
1024x9 真のデ ュ アルポー ト RAM （ ラ イ ト スルー或い
は ノ ーマル、 EBR 出力レ ジ ス タ ）
分散 メ モ リ 機能
16x4 擬似デュ アルポー ト RAM (PFU 一つ )
1. 上記 タ イ ミ ン グ値は、 設計ツール Diamond を使用す る こ と で生成 さ れま し た。 厳密な性能はデ
バ イ スやツールバージ ョ ンに よ っ て異な る か も し れません。 ツールが使用する のはキ ャ ラ ク タ
ラ イ ズ さ れた内部パ ラ メ ー タ で、 全てのデバ イ ス でテ ス ト さ れた も のではあ り ません。
レ ジ ス タ ツーレ ジ ス タ （Register-to-Register） 性能
機　能
-6 タ イ ミ ン グ
単位
16:1 MUX
412
MHz
16 ビ ッ ト 加算器
297
MHz
16 ビ ッ ト カ ウ ン タ
324
MHz
64 ビ ッ ト カ ウ ン タ
161
MHz
183
MHz
500
MHz
基本機能
EBR 機能
1024x9 真のデ ュ アルポー ト RAM （ ラ イ ト スルー或い
は ノ ーマル、 EBR 出力レ ジ ス タ ）
分散 メ モ リ 機能
16x4 擬似デュ アルポー ト RAM (PFU 一つ )
1. 上記 タ イ ミ ン グ値は、 設計ツール Diamond を使用す る こ と で生成 さ れま し た。 厳密な性能はデ
バ イ スやツールバージ ョ ンに よ っ て異な る か も し れません。 ツールが使用する のはキ ャ ラ ク タ
ラ イ ズ さ れた内部パ ラ メ ー タ で、 全てのデバ イ ス でテ ス ト さ れた も のではあ り ません。
3-14
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
最大 sysIO バ ッ フ ァ 性能
I/O 規 格
LVDS25
最高速度
単位
400
MHz
LVDS25E
150
MHz
RSDS25
150
MHz
RSDS25E
150
MHz
BLVDS25
150
MHz
BLVDS25E
150
MHz
MLVDS25
150
MHz
MLVDS25E
150
MHz
LVPECL33
150
MHz
LVPECL33E
150
MHz
SSTL25_I
150
MHz
SSTL25_II
150
MHz
SSTL25D_I
150
MHz
SSTL25D_II
150
MHz
SSTL18_I
150
MHz
SSTL18_II
150
MHz
SSTL18D_I
150
MHz
SSTL18D_II
150
MHz
HSTL18_I
150
MHz
HSTL18_II
150
MHz
HSTL18D_I
150
MHz
HSTL18D_II
150
MHz
PCI33
134
MHz
LVTTL33
150
MHz
LVTTL33D
150
MHz
LVCMOS33
150
MHz
LVCMOS33D
150
MHz
LVCMOS25
150
MHz
LVCMOS25D
150
MHz
LVCMOS25R33
150
MHz
LVCMOS18
150
MHz
LVCMOS18D
150
MHz
LVCMOS18R33
150
MHz
LVCMOS18R25
150
MHz
LVCMOS15
150
MHz
LVCMOS15D
150
MHz
LVCMOS15R33
150
MHz
LVCMOS15R25
150
MHz
LVCMOS12
91
MHz
LVCMOS12D
91
MHz
3-15
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
代表的な ビルデ ィ ン グ ・ ブ ロ ッ ク 機能の性能 ～ ZE デバ イ ス
1
ピ ン ツーピ ン （Pin-to-Pin） 性能 （LVCMOS25、 12mA ド ラ イ ブ）
機　能
-3 タ イ ミ ン グ
単位
基本機能
16 ビ ッ ト デ コ ーダ
13.9
ns
4:1 MUX
10.9
ns
16:1 MUX
12.0
ns
レ ジ ス タ ツーレ ジ ス タ （Register-to-Register） 性能
機　能
-3 タ イ ミ ン グ
単位
16:1 MUX
191
MHz
16 ビ ッ ト 加算器
134
MHz
16 ビ ッ ト カ ウ ン タ
148
MHz
64 ビ ッ ト カ ウ ン タ
77
MHz
90
MHz
214
MHz
基本機能
EBR 機能
1024x9 真のデ ュ アルポー ト RAM （ ラ イ ト スルー或
いは ノ ーマル、 EBR 出力レ ジ ス タ ）
分散 メ モ リ 機能
16x4 擬似デ ュ アルポー ト RAM (PFU 一つ )
1. 上記 タ イ ミ ン グ値は、 設計ツール Diamond を使用す る こ と で生成 さ れま し た。 厳密な性能はデ
バ イ スやツールバージ ョ ンに よ っ て異な る か も し れません。 ツールが使用する のはキ ャ ラ ク タ
ラ イ ズ さ れた内部パ ラ メ ー タ で、 全てのデバ イ ス でテ ス ト さ れた も のではあ り ません。
ロ ジ ッ ク タ イ ミ ン グのデ ィ レーテ ィ ン グ
本デー タ シー ト の次セ ク シ ョ ン以降お よ び ラ テ ィ ス設計ツール内で与え ら れ る ロ ジ ッ ク タ イ ミ ン グは、 動作
範囲におけ る ワース ト ケース の数値です。実際の遅延は大幅に速いか も し れません。 ラ テ ィ ス設計ツールは、
特定の温度 と 電圧におけ る ロ ジ ッ ク タ イ ミ ン グ値を算出す る こ と がで き ます。
3-16
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
MachXO2 外部ス イ ッ チン グ特性 ～ HC/HE デバ イ ス
1, 2, 3, 4, 5, 6, 7
推奨動作条件にわた っ て
-6
パラ メ ータ
記　述
-5
-4
デバ イ ス
Min.
Max.
Min.
Max.
Min.
Max.
単位
クロッ ク
プラ イマリ クロ ッ ク
fMAX_PRI8
プ ラ イ マ リ ク ロ ッ ク ツ リ ーの
周波数
全 MachXO2 デバ イ ス
—
388
—
323
—
269
MHz
tW_PRI
プラ イマ リ ク ロ ッ クのク ロ ッ
ク パルス幅
全 MachXO2 デバ イ ス
0.5
—
0.6
—
0.7
—
ns
MachXO2-256HC-HE
—
912
—
939
—
975
ps
MachXO2-640HC-HE
—
844
—
871
—
908
ps
MachXO2-1200HC-HE
—
868
—
902
—
951
ps
MachXO2-2000HC-HE
—
867
—
897
—
941
ps
MachXO2-4000HC-HE
—
865
—
892
—
931
ps
MachXO2-7000HC-HE
—
902
—
942
—
989
ps
規模が MachXO2-1200
と それ以上のデバ イ ス
—
400
—
333
—
278
MHz
—
6.72
—
6.96
—
7.24
ns
MachXO2-256HC-HE
—
7.13
—
7.30
—
7.57
ns
MachXO2-640HC-HE
—
7.15
—
7.30
—
7.57
ns
ク ロ ッ ク か ら 出力遅延 ～ PIO MachXO2-1200HC-HE
出力レ ジ ス タ
MachXO2-2000HC-HE
—
7.44
—
7.64
—
7.94
ns
—
7.46
—
7.66
—
7.96
ns
MachXO2-4000HC-HE
—
7.51
—
7.71
—
8.01
ns
MachXO2-7000HC-HE
—
7.54
—
7.75
—
8.06
ns
MachXO2-256HC-HE
-0.06
—
-0.06
—
-0.06
—
ns
MachXO2-640HC-HE
-0.06
—
-0.06
—
-0.06
—
ns
MachXO2-1200HC-HE
-0.17
—
-0.17
—
-0.17
—
ns
MachXO2-2000HC-HE
-0.20
—
-0.20
—
-0.20
—
ns
MachXO2-4000HC-HE
-0.23
—
-0.23
—
-0.23
—
ns
MachXO2-7000HC-HE
-0.23
—
-0.23
—
-0.23
—
ns
MachXO2-256HC-HE
1.75
—
1.95
—
2.16
—
ns
MachXO2-640HC-HE
1.75
—
1.95
—
2.16
—
ns
ク ロ ッ ク 対デー タ ホール ド ～ MachXO2-1200HC-HE
PIO 入力レ ジ ス タ
MachXO2-2000HC-HE
1.88
—
2.12
—
2.36
—
ns
1.89
—
2.13
—
2.37
—
ns
MachXO2-4000HC-HE
1.94
—
2.18
—
2.43
—
ns
MachXO2-7000HC-HE
1.98
—
2.23
—
2.49
—
ns
MachXO2-256HC-HE
1.42
—
1.59
—
1.96
—
ns
MachXO2-640HC-HE
1.41
—
1.58
—
1.96
—
ns
MachXO2-1200HC-HE
1.63
—
1.79
—
2.17
—
ns
MachXO2-2000HC-HE
1.61
—
1.76
—
2.13
—
ns
MachXO2-4000HC-HE
1.66
—
1.81
—
2.19
—
ns
MachXO2-7000HC-HE
1.53
—
1.67
—
2.03
—
ns
tSKEW_PRI
デバ イ ス内プ ラ イ マ リ ク ロ ッ
ク ・ ス キ ュー
エッジクロ ッ ク
fMAX_EDGE8
エ ッ ジ ク ロ ッ ク の周波数
ピ ン -LUT- ピ ン伝播遅延
tPD
LUT4 一つを介す る 伝播遅延の 全 MachXO2 デバ イ ス
ベス ト ケース
汎用 I/O ピ ン ・ パ ラ メ ー タ （PLL な し 、 プ ラ イ マ リ ク ロ ッ ク を使用 )
tCO
tSU
tH
tSU_DEL
ク ロ ッ ク 対デー タ セ ッ ト ア ッ
プ ～ PIO 入力レ ジ ス タ
ク ロ ッ ク 対デー タ セ ッ ト ア ッ
プ ～ デー タ 入力遅延あ り の
PIO 入力レ ジ ス タ
3-17
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-6
パラ メ ータ
記　述
デバ イ ス
fMAX_IO
-4
Min.
-0.24
Max.
—
Min.
-0.24
Max.
—
Min.
-0.24
Max.
—
単位
ns
MachXO2-640HC-HE
ク ロ ッ ク 対デー タ ホール ド ～ MachXO2-1200HC-HE
入力デー タ 遅延あ り の PIO 入
MachXO2-2000HC-HE
力レ ジ ス タ
MachXO2-4000HC-HE
-0.23
—
-0.23
—
-0.23
—
ns
-0.24
—
-0.24
—
-0.24
—
ns
-0.23
—
-0.23
—
-0.23
—
ns
-0.25
—
-0.25
—
-0.25
—
ns
MachXO2-7000HC-HE
-0.21
—
-0.21
—
-0.21
—
ns
全 MachXO2 デバ イ ス
—
388
—
323
—
269
MHz
MachXO2-1200HC-HE
—
7.53
—
7.76
—
8.10
ns
ク ロ ッ ク か ら 出力遅延 ～ PIO MachXO2-2000HC-HE
出力レ ジ ス タ
MachXO2-4000HC-HE
—
7.53
—
7.76
—
8.10
ns
—
7.45
—
7.68
—
8.00
ns
MachXO2-7000HC-HE
—
7.53
—
7.76
—
8.10
ns
MachXO2-1200HC-HE
-0.19
—
-0.19
—
-0.19
—
ns
MachXO2-2000HC-HE
-0.19
—
-0.19
—
-0.19
—
ns
MachXO2-4000HC-HE
-0.16
—
-0.16
—
-0.16
—
ns
MachXO2-7000HC-HE
-0.19
—
-0.19
—
-0.19
—
ns
MachXO2-1200HC-HE
1.97
—
2.24
—
2.52
—
ns
ク ロ ッ ク 対デー タ ホール ド ～ MachXO2-2000HC-HE
PIO 入力レ ジ ス タ
MachXO2-4000HC-HE
1.97
—
2.24
—
2.52
—
ns
1.89
—
2.16
—
2.43
—
ns
MachXO2-7000HC-HE
1.97
—
2.24
—
2.52
—
ns
MachXO2-1200HC-HE
1.56
—
1.69
—
2.05
—
ns
MachXO2-2000HC-HE
1.56
—
1.69
—
2.05
—
ns
MachXO2-4000HC-HE
1.74
—
1.88
—
2.25
—
ns
MachXO2-256HC-HE
tH_DEL
-5
I/O と PFU レ ジ ス タ の ク ロ ッ
ク 周波数
汎用 I/O ピ ン ・ パ ラ メ ー タ （PLL な し 、 エ ッ ジ ク ロ ッ ク を使用）
tCOE
tSUE
tHE
tSU_DELE
tH_DELE
ク ロ ッ ク 対デー タ セ ッ ト ア ッ
プ ～ PIO 入力レ ジ ス タ
ク ロ ッ ク 対デー タ セ ッ ト ア ッ
プ ～ デー タ 入力遅延あ り の
PIO 入力レ ジ ス タ
MachXO2-7000HC-HE
1.66
—
1.81
—
2.17
—
ns
MachXO2-1200HC-HE
ク ロ ッ ク 対デー タ ホール ド ～ MachXO2-2000HC-HE
入力デー タ 遅延あ り の PIO 入
MachXO2-4000HC-HE
力レ ジ ス タ
MachXO2-7000HC-HE
-0.23
—
-0.23
—
-0.23
—
ns
-0.23
—
-0.23
—
-0.23
—
ns
-0.34
—
-0.34
—
-0.34
—
ns
-0.29
—
-0.29
—
-0.29
—
ns
MachXO2-1200HC-HE
—
5.97
—
6.00
—
6.13
ns
ク ロ ッ ク か ら 出力遅延 ～ PIO MachXO2-2000HC-HE
出力レ ジ ス タ
MachXO2-4000HC-HE
—
5.98
—
6.01
—
6.14
ns
—
5.99
—
6.02
—
6.16
ns
MachXO2-7000HC-HE
—
6.02
—
6.06
—
6.20
ns
MachXO2-1200HC-HE
0.36
—
0.36
—
0.65
—
ns
MachXO2-2000HC-HE
0.36
—
0.36
—
0.63
—
ns
MachXO2-4000HC-HE
0.35
—
0.35
—
0.62
—
ns
MachXO2-7000HC-HE
0.34
—
0.34
—
0.59
—
ns
MachXO2-1200HC-HE
0.41
—
0.48
—
0.55
—
ns
ク ロ ッ ク 対デー タ ホール ド ～ MachXO2-2000HC-HE
PIO 入力レ ジ ス タ
MachXO2-4000HC-HE
0.42
—
0.49
—
0.56
—
ns
0.43
—
0.50
—
0.58
—
ns
MachXO2-7000HC-HE
0.46
—
0.54
—
0.62
—
ns
汎用 I/O ピ ン ・ パ ラ メ ー タ （PLL あ り 、 プ ラ イ マ リ ク ロ ッ ク を使用）
tCOPLL
tSUPLL
tHPLL
ク ロ ッ ク 対デー タ セ ッ ト ア ッ
プ ～ PIO 入力レ ジ ス タ
3-18
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-6
パラ メ ータ
tSU_DELPLL
tH_DELPLL
記　述
ク ロ ッ ク 対デー タ セ ッ ト ア ッ
プ ～ デー タ 入力遅延あ り の
PIO 入力レ ジ ス タ
デバ イ ス
-5
-4
MachXO2-1200HC-HE
Min.
2.88
Max.
—
Min.
3.19
Max.
—
Min.
3.72
Max.
—
単位
ns
MachXO2-2000HC-HE
2.87
—
3.18
—
3.70
—
ns
MachXO2-4000HC-HE
2.96
—
3.28
—
3.81
—
ns
MachXO2-7000HC-HE
3.05
—
3.35
—
3.87
—
ns
MachXO2-1200HC-HE
-0.83
—
-0.83
—
-0.83
—
ns
ク ロ ッ ク 対デー タ ホール ド ～ MachXO2-2000HC-HE
入力デー タ 遅延あ り の PIO 入
MachXO2-4000HC-HE
力レ ジ ス タ
MachXO2-7000HC-HE
-0.83
—
-0.83
—
-0.83
—
ns
-0.87
—
-0.87
—
-0.87
—
ns
-0.91
—
-0.91
—
-0.91
—
ns
汎用 DDRX1 入力、 ク ロ ッ ク位相はピ ン でデー タ と ア ラ イ ン (GDDRX1_RX.SCLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.317
—
0.344
—
0.368
UI
tDVA
CLK 後の入力デー タ 有効
tDVE
CLK 後の入力デー タ ・ ホール
ド
fDATA
DDRX1 入力デー タ 速度
fDDRX1
全 MachXO2 デバ イ ス
の全辺
DDRX1 SCLK 周波数
0.742
—
0.702
—
0.688
—
UI
—
300
—
250
—
208
Mbps
—
150
—
125
—
104
汎用 DDRX1 入力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー(GDDRX1_RX.SCLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用
tSU
CLK 前の入力デー タ ・ セ ッ ト
アップ
tHO
CLK 後の入力デー タ ・ ホール
ド
fDATA
fDDRX1
MHz
9
0.566
—
0.560
—
0.538
—
ns
0.778
—
0.879
—
1.090
—
ns
DDRX1 入力デー タ 速度
—
300
—
250
—
208
Mbps
DDRX1 SCLK 周波数
—
150
—
125
—
104
MHz
全 MachXO2 デバ イ ス
の全辺
汎用 DDRX2 入力、 ク ロ ッ ク位相はピ ン でデー タ と ア ラ イ ン (GDDRX2_RX.ECLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.316
—
0.342
—
0.364
UI
tDVA
CLK 後の入力デー タ 有効
tDVE
CLK 後の入力デー タ ・ ホール
ド
fDDRX2
規模が MachXO2640U、
MachXO2DDRX2 シ リ アル入力デー タ 速
1200/U と それ以上の
度
デバ イ ス、 下辺のみ
DDRX2 ECLK 周波数
fSCLK
SCLK 周波数
fDATA
0.710
—
0.675
—
0.679
—
UI
—
664
—
554
—
462
Mbps
—
332
—
277
—
231
MHz
—
166
—
139
—
116
汎用 DDRX2 入力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー (GDDRX2_RX.ECLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用
MHz
9
tSU
CLK 前の入力デー タ ・ セ ッ ト
アップ
0.233
—
0.219
—
0.198
—
ns
tHO
CLK 後の入力デー タ ・ ホール
ド
0.287
—
0.287
—
0.344
—
ns
—
664
—
554
—
462
Mbps
fDATA
規模が MachXO2640U、 MachXO2DDRX2 シ リ アル入力デー タ 速 1200/U と それ以上の
デバ イ ス、 下辺のみ
度
fDDRX2
DDRX2 ECLK 周波数
—
332
—
277
—
231
MHz
SCLK 周波数
—
166
—
139
—
116
MHz
fSCLK
3-19
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-6
パラ メ ータ
記　述
デバ イ ス
Min.
-5
Max.
Min.
-4
Max.
Min.
Max.
単位
汎用 DDRX4 入力、 ク ロ ッ ク位相はピ ン でデー タ がア ラ イ ン (GDDRX4_RX.ECLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.290
—
0.320
—
0.345
UI
tDVA
ECLK 後の入力デー タ 有効
tDVE
ECLK 後の入力デー タ ・ ホー
ルド
fDDRX4
規模が MachXO2640U、 MachXO2DDRX4 シ リ アル入力デー タ 速 1200/U と それ以上の
度
デバ イ ス、 下辺のみ
DDRX4 ECLK 周波数
fSCLK
SCLK 周波数
fDATA
0.739
—
0.699
—
0.703
—
UI
—
756
—
630
—
524
Mbps
—
378
—
315
—
262
MHz
—
95
—
79
—
66
MHz
汎用 DDRX4 入力、 ク ロ ッ ク位相はピ ンでデー タ のセン タ ー(GDDRX4_RX.ECLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用 9
tSU
ECLK 前の入力デー タ ・ セ ッ
ト アップ
0.233
—
0.219
—
0.198
—
ns
tHO
ECLK 後の入力デー タ ・ ホー
ルド
0.287
—
0.287
—
0.344
—
ns
—
756
—
630
—
524
Mbps
—
378
—
315
—
262
MHz
—
95
—
79
—
66
MHz
—
0.290
—
0.320
—
0.345
UI
0.739
—
0.699
—
0.703
—
UI
—
756
—
630
—
524
Mbps
—
378
—
315
—
262
MHz
—
108
—
90
—
75
MHz
fDATA
規模が MachXO2640U、 MachXO2DDRX4 シ リ アル入力デー タ 速 1200/U と それ以上の
デバ イ ス、 下辺のみ
度
fDDRX4
DDRX4 ECLK 周波数
fSCLK
SCLK 周波数
7:1 LVDS 入力 (GDDR71_RX.ECLK.7:1)
9
tDVA
ECLK 後の入力デー タ 有効
tDVE
ECLK 後の入力デー タ ・ ホー
ルド
fDATA
DDR71、 シ リ アル入力デー タ
速度
fDDR71
DDR71 ECLK 周波数
fCLKIN
7:1 入力 ク ロ ッ ク 周波数
(SCLK) （最小値は PLL に よ っ
て制限 )
規模が MachXO2640U、 MachXO21200/U と それ以上の
デバ イ ス、 下辺のみ
汎用 DDR 出力、 ク ロ ッ ク位相はピ ン でデー タ と ア ラ イ ン (GDDRX1_TX.SCLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.520
—
0.550
—
0.580
tDIA
CLK 出力後の出力デー タ 無効
tDIB
fDATA
fDDRX1
CLK 出力前の出力デー タ 無効 全 MachXO2 デバ イ ス
の全辺
DDRX1 出力デー タ 速度
0.520
—
0.550
—
0.580
ns
—
300
—
250
—
208
Mbps
DDRX1 SCLK 周波数
—
150
—
125
—
104
汎用 DDR 出力、 ク ロ ッ ク位相はピ ン でデー タのセン タ ー (GDDRX1_TX.SCLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用
1.210
—
1.510
—
1.870
—
tDVB
CLK 出力前の出力デー タ 有効
tDVA
ns
—
CLK 出力後の出力デー タ 有効
fDATA
DDRX1 出力デー タ 速度
fDDRX1
DDRX1 SCLK 周波数
（最小値は PLL に よ っ て制限 )
全 MachXO2 デバ イ ス
の全辺
MHz
9
ns
1.210
—
1.510
—
1.870
—
ns
—
300
—
250
—
208
Mbps
—
150
—
125
—
104
MHz
汎用 DDRX2 出力、 ク ロ ッ ク位相はピ ンでデー タ がア ラ イ ン (GDDRX2_TX.ECLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.200
—
0.215
—
0.230
ns
tDIA
CLK 出力後の出力デー タ 無効
tDIB
CLK 出力前の出力デー タ 無効
fDATA
DDRX2、 シ リ アル出力デー タ
速度
fDDRX2
DDRX2 ECLK 周波数
fSCLK
規模が MachXO2640U、 MachXO21200/U と それ以上の
デバ イ ス、 下辺のみ
SCLK 周波数
3-20
—
0.200
—
0.215
—
0.230
ns
—
664
—
554
—
462
Mbps
—
332
—
277
—
231
MHz
—
166
—
139
—
116
MHz
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-6
パラ メ ータ
記　述
デバ イ ス
Min.
-5
Max.
Min.
-4
Max.
Min.
Max.
単位
汎用 DDRX2 出力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー (GDDRX2_TX.ECLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用 9
0.535
—
0.670
—
0.830
—
ns
tDVB
CLK 出力前の出力デー タ 有効
tDVA
CLK 出力後の出力デー タ 有効
fDDRX2
規模が MachXO2-640/
DDRX2、 シ リ アル出力デー タ U、 MachXO2-1200/U
速度
と それ以上のデバ イ
DDRX2 ECLK 周波数 （最小値 ス、 上辺のみ
は PLL に よ っ て制限 )
fSCLK
SCLK 周波数
fDATA
0.535
—
0.670
—
0.830
—
ns
—
664
—
554
—
462
Mbps
—
332
—
277
—
231
MHz
—
166
—
138
—
115
汎用 DDRX4 出力、 ク ロ ッ ク位相はピ ンでデー タ がア ラ イ ン (GDDRX4_TX.ECLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用
—
0.200
—
0.215
—
0.230
tDIA
CLK 出力後の出力デー タ 無効
tDIB
CLK 出力前の出力デー タ 無効
fDATA
DDRX4、 シ リ アル出力デー タ
速度
fDDRX4
DDRX4 ECLK 周波数
fSCLK
規模が MachXO2640U、 MachXO21200/U と それ以上の
デバ イ ス、 上辺のみ
SCLK 周波数
0.200
—
0.215
—
0.230
ns
—
756
—
630
—
524
Mbps
—
378
—
315
—
262
MHz
—
95
—
79
—
66
MHz
—
0.570
—
0.710
—
ns
—
756
—
630
—
524
Mbps
—
378
—
315
—
262
MHz
—
95
—
79
—
66
MHz
CLK 出力前の出力デー タ 有効
—
0.160
—
0.180
—
0.200
ns
CLK 出力後の出力デー タ 有効
—
0.160
—
0.180
—
0.200
ns
DDR71 シ リ アル出力デー タ 速 規模が MachXO2640U、 MachXO2度
1200/U と それ以上の
DDR71 ECLK 周波数
デバ イ ス、 上辺のみ
7:1 出力 ク ロ ッ ク 周波数
（SCLK） （最小値は PLL に よ っ
て制限）
—
756
—
630
—
524
Mbps
—
378
—
315
—
262
MHz
—
108
—
90
—
75
MHz
fDDRX4
fSCLK
SCLK 周波数
7:1 LVDS 出力 (GDDR71_TX.ECLK.7:1)
tDVB
tDVA
fDATA
fDDR71
fCLKOUT
ns
0.455
CLK 出力後の出力デー タ 有効
DDRX4、 シ リ アル出力デー タ 規模が MachXO2640U、 MachXO2速度
1200/U と それ以上の
DDRX4 ECLK 周波数 （最小値 デバ イ ス、 上辺のみ
は PLL に よ っ て制限 )
fDATA
ns
—
汎用 DDRX4 出力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー(GDDRX4_TX.ECLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用 9
0.455
—
0.570
—
0.710
—
tDVB
CLK 出力前の出力デー タ 有効
tDVA
MHz
9
9
3-21
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-6
パラ メ ータ
記　述
デバ イ ス
-5
-4
Min.
Max.
Min.
Max.
Min.
Max.
単位
LPDDR9
tDVADQ
DQS 入力後のデー タ 入力有効
—
0.369
—
0.395
—
0.421
UI
tDVEDQ
DQS 入力後の入力デー タ ・
ホール ド
0.529
—
0.530
—
0.527
—
UI
tDQVBS
DQS 出力前のデー タ 出力無効 規模が MachXO2DQS 出力後の出力デー タ 無効 1200/U と それ以上の
デバ イ ス、 右辺のみ
MEM DDR シ リ アルデー タ 速度
0.25
—
0.25
—
0.25
—
UI
0.25
—
0.25
—
0.25
—
UI
—
280
—
250
—
208
Mbps
140
—
125
—
104
MHz
tDQVAS
fDATA
fSCLK
SCLK 周波数
—
fLPDDR
LPDDR デー タ 転送レー ト
0
280
0
250
0
208
Mbps
tDVADQ
DQS 入力後のデー タ 入力有効
—
0.350
—
0.387
—
0.414
UI
tDVEDQ
DQS 入力後の入力デー タ ・
ホール ド
0.545
—
0.538
—
0.532
—
UI
0.25
—
0.25
—
0.25
—
UI
0.25
—
0.25
—
0.25
—
UI
fDATA
DQS 出力前のデー タ 出力無効 規模が MachXO2DQS 出力後の出力デー タ 無効 1200/U と それ以上の
デバ イ ス、 右辺のみ
MEM DDR シ リ アルデー タ 速度
—
300
—
250
—
208
Mbps
fSCLK
SCLK 周波数
—
150
—
125
—
104
MHz
N/A
300
N/A
250
N/A
208
Mbps
—
0.360
—
0.378
—
0.406
UI
9
DDR
tDQVBS
tDQVAS
fMEM_DDR
MEM DDR デー タ 転送レー ト
9
DDR2
tDVADQ
DQS 入力後のデー タ 入力有効
tDVEDQ
DQS 入力後の入力デー タ ・
ホール ド
0.555
—
0.549
—
0.542
—
UI
tDQVBS
0.25
—
0.25
—
0.25
—
UI
0.25
—
0.25
—
0.25
—
UI
fDATA
DQS 出力前のデー タ 出力無効 規模が MachXO2DQS 出力後の出力デー タ 無効 1200/U と それ以上の
デバ イ ス、 右辺のみ
MEM DDR シ リ アルデー タ 速度
—
300
—
250
—
208
Mbps
fSCLK
SCLK 周波数
tDQVAS
fMEM_DDR2
MEM DDR2 デー タ 転送レー ト
—
150
—
125
—
104
MHz
N/A
300
N/A
250
N/A
208
Mbps
厳密な性能はデバ イ ス個体お よ び実装す る デザ イ ンに依存 し て変わ り 得る 。 コ マーシ ャ ル ・ グ レー ド 品の 85 ℃、 1.14V
での タ イ ミ ン グ値を示す。 イ ン ダ ス ト リ アル ・ グ レー ド 品な ど の数値はについては Diamond ソ フ ト ウ ェ アで確認の こ
と。
2. 汎用 I/O （入力 と 出力、 お よ び ク ロ ッ ク ポー ト ） タ イ ミ ン グ値は LVCMOS2.5、 8mA、 0pf 負荷に基づ く 。
3. 入力 と 出力、 お よ び ク ロ ッ ク ポー ト の汎用 （Generic） DDR タ イ ミ ン グ値は LVDS I/O 規格に基づ く 。
4. DDR タ イ ミ ン グ値は SSTL25 に基づ き 、 DDR2 タ イ ミ ン グ値は SSTL18 に基づ く 。 ま た、 LPDDR タ イ ミ ン グ値は
LVCMOS18 に基づ く 。
5. 7:1 LVDS (GDDR71) は LVDS I/O 規格を使用する 。
6. 汎用 （Generic） DDRX1 モー ド では tSU = tHO = (tDVE - tDVA - 0.03ns)/2
7. tSU_DEL と tH_DEL 値は SCLK_ZERHOLD デフ ォ ル ト ・ ス テ ッ プサ イ ズ を用い る 。 各ス テ ッ プは 105ps (-6), 113ps (-5),
120ps (-4)
8. 本値は汎用用途で、 デ ュ ーテ ィ サ イ ク ル許容値は +/-10%
9. シ ス テ ム用途にはデ ュ ーテ ィ サ イ ク ルは +/- 5%
10. 上記 タ イ ミ ン グ値は Diamond デザ イ ン ツールでの値。 厳密な性能は選択する デバ イ ス に よ り 変わ り 得 る 。
1.
3-22
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
MachXO2 外部ス イ ッ チン グ特性 ～ ZE デバ イ ス
1, 2, 3, 4, 5, 6, 7
推奨動作条件にわた っ て
-3
パラ メ ータ
記　述
デバ イ ス
-2
-1
Min.
Max.
Min.
Max.
Min.
Max.
単位
—
150
—
125
—
104
MHz
1.00
—
1.20
—
1.40
—
ns
MachXO2-256ZE
—
1250
—
1272
—
1296
ps
MachXO2-640ZE
—
1161
—
1183
—
1206
ps
MachXO2-1200ZE
—
1213
—
1267
—
1322
ps
MachXO2-2000ZE
—
1204
—
1250
—
1296
ps
MachXO2-4000ZE
—
1195
—
1233
—
1269
ps
MachXO2-7000ZE
—
1243
—
1268
—
1296
ps
規模が MachXO2-1200
と それ以上のデバ イ ス
—
210
—
175
—
146
MHz
全 MachXO2 デバ イ ス
—
9.35
—
9.78
—
10.21
ns
MachXO2-256ZE
—
10.46
—
10.86
—
11.25
ns
MachXO2-640ZE
—
10.52
—
10.92
—
11.32
ns
ク ロ ッ ク か ら 出力遅延 ～ PIO 出 MachXO2-1200ZE
力レ ジ ス タ
MachXO2-2000ZE
—
11.24
—
11.68
—
12.12
ns
—
11.27
—
11.71
—
12.16
ns
MachXO2-4000ZE
—
11.28
—
11.78
—
12.28
ns
MachXO2-7000ZE
—
11.22
—
11.76
—
12.30
ns
MachXO2-256ZE
-0.21
—
-0.21
—
-0.21
—
ns
MachXO2-640ZE
-0.22
—
-0.22
—
-0.22
—
ns
ク ロ ッ ク 対デー タ セ ッ ト ア ッ プ MachXO2-1200ZE
～ PIO 入力レ ジ ス タ
MachXO2-2000ZE
-0.25
—
-0.25
—
-0.25
—
ns
-0.27
—
-0.27
—
-0.27
—
ns
MachXO2-4000ZE
-0.31
—
-0.31
—
-0.31
—
ns
MachXO2-7000ZE
-0.33
—
-0.33
—
-0.33
—
ns
MachXO2-256ZE
3.96
—
4.25
—
4.65
—
ns
MachXO2-640ZE
4.01
—
4.31
—
4.71
—
ns
MachXO2-1200ZE
3.95
—
4.29
—
4.73
—
ns
MachXO2-2000ZE
3.94
—
4.29
—
4.74
—
ns
MachXO2-4000ZE
3.96
—
4.36
—
4.87
—
ns
MachXO2-7000ZE
3.93
—
4.37
—
4.91
—
ns
MachXO2-256ZE
2.62
—
2.91
—
3.14
—
ns
MachXO2-640ZE
ク ロ ッ ク 対デー タ セ ッ ト ア ッ プ MachXO2-1200ZE
～ デー タ 入力遅延あ り の PIO 入
MachXO2-2000ZE
力レ ジ ス タ
MachXO2-4000ZE
2.56
—
2.85
—
3.08
—
ns
2.30
—
2.57
—
2.79
—
ns
2.25
—
2.50
—
2.70
—
ns
2.39
—
2.60
—
2.76
—
ns
MachXO2-7000ZE
2.17
—
2.33
—
2.43
—
ns
クロッ ク
プラ イマ リ クロ ッ ク
fMAX_PRI8
プ ラ イ マ リ ク ロ ッ ク ツ リ ーの周 全 MachXO2 デバ イ ス
波数
tW_PRI
プラ イマ リ ク ロ ッ クのク ロ ッ ク
パルス幅
tSKEW_PRI
デバ イ ス内プ ラ イ マ リ ク ロ ッ
ク ・ ス キ ュー
全 MachXO2 デバ イ ス
エッジクロ ッ ク
fMAX_EDGE8
エ ッ ジ ク ロ ッ ク の周波数
ピ ン -LUT- ピ ン伝播遅延
tPD
LUT4 一つを介す る 伝播遅延の
ベス ト ケース
汎用 I/O ピ ン ・ パラ メ ー タ （PLL な し 、 プ ラ イ マ リ ク ロ ッ ク を使用 )
tCO
tSU
tH
tSU_DEL
ク ロ ッ ク 対デー タ ホール ド ～
PIO 入力レ ジ ス タ
3-23
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-3
パラ メ ータ
記　述
デバ イ ス
fMAX_IO
-1
Min.
-0.44
Max.
—
Min.
-0.44
Max.
—
Min.
-0.44
Max.
—
単位
ns
MachXO2-640ZE
ク ロ ッ ク 対デー タ ホール ド ～
MachXO2-1200ZE
入力デー タ 遅延あ り の PIO 入力
MachXO2-2000ZE
レジス タ
MachXO2-4000ZE
-0.43
—
-0.43
—
-0.43
—
ns
-0.28
—
-0.28
—
-0.28
—
ns
-0.31
—
-0.31
—
-0.31
—
ns
-0.34
—
-0.34
—
-0.34
—
ns
MachXO2-7000ZE
-0.21
—
-0.21
—
-0.21
—
ns
—
150
—
125
—
104
MHz
MachXO2-1200ZE
—
11.10
—
11.51
—
11.91
ns
ク ロ ッ ク か ら 出力遅延 ～ PIO 出 MachXO2-2000ZE
力レ ジ ス タ
MachXO2-4000ZE
—
11.10
—
11.51
—
11.91
ns
—
10.89
—
11.28
—
11.67
ns
MachXO2-7000ZE
—
11.10
—
11.51
—
11.91
ns
MachXO2-1200ZE
-0.23
—
-0.23
—
-0.23
—
ns
ク ロ ッ ク 対デー タ セ ッ ト ア ッ プ MachXO2-2000ZE
～ PIO 入力レ ジ ス タ
MachXO2-4000ZE
-0.23
—
-0.23
—
-0.23
—
ns
-0.15
—
-0.15
—
-0.15
—
ns
MachXO2-7000ZE
-0.23
—
-0.23
—
-0.23
—
ns
MachXO2-1200ZE
3.81
—
4.11
—
4.52
—
ns
MachXO2-2000ZE
3.81
—
4.11
—
4.52
—
ns
MachXO2-4000ZE
3.60
—
3.89
—
4.28
—
ns
MachXO2-7000ZE
3.81
—
4.11
—
4.52
—
ns
MachXO2-1200ZE
2.78
—
3.11
—
3.40
—
ns
ク ロ ッ ク 対デー タ セ ッ ト ア ッ プ MachXO2-2000ZE
～ デー タ 入力遅延あ り の PIO 入
MachXO2-4000ZE
力レ ジ ス タ
MachXO2-7000ZE
2.78
—
3.11
—
3.40
—
ns
3.11
—
3.48
—
3.79
—
ns
2.94
—
3.30
—
3.60
—
ns
MachXO2-1200ZE
ク ロ ッ ク 対デー タ ホール ド ～
MachXO2-2000ZE
入力デー タ 遅延あ り の PIO 入力
MachXO2-4000ZE
レジス タ
MachXO2-7000ZE
-0.29
—
-0.29
—
-0.29
—
ns
-0.29
—
-0.29
—
-0.29
—
ns
-0.46
—
-0.46
—
-0.46
—
ns
-0.37
—
-0.37
—
-0.37
—
ns
MachXO2-1200ZE
—
7.95
—
8.07
—
8.19
ns
ク ロ ッ ク か ら 出力遅延 ～ PIO 出 MachXO2-2000ZE
力レ ジ ス タ
MachXO2-4000ZE
—
7.97
—
8.10
—
8.22
ns
—
7.98
—
8.10
—
8.23
ns
MachXO2-7000ZE
—
8.02
—
8.14
—
8.26
ns
MachXO2-1200ZE
0.85
—
0.85
—
0.89
—
ns
ク ロ ッ ク 対デー タ セ ッ ト ア ッ プ MachXO2-2000ZE
～ PIO 入力レ ジ ス タ
MachXO2-4000ZE
0.84
—
0.84
—
0.86
—
ns
0.84
—
0.84
—
0.85
—
ns
MachXO2-7000ZE
0.83
—
0.83
—
0.81
—
ns
MachXO2-1200ZE
0.66
—
0.68
—
0.80
—
ns
MachXO2-2000ZE
0.68
—
0.70
—
0.83
—
ns
MachXO2-4000ZE
0.68
—
0.71
—
0.84
—
ns
MachXO2-7000ZE
0.73
—
0.74
—
0.87
—
ns
MachXO2-256ZE
tH_DEL
-2
I/O と PFU レ ジ ス タ の ク ロ ッ ク 全 MachXO2 デバ イ ス
周波数
汎用 I/O ピ ン ・ パラ メ ー タ （PLL な し 、 エ ッ ジ ク ロ ッ ク を使用）
tCOE
tSUE
tHE
tSU_DELE
tH_DELE
ク ロ ッ ク 対デー タ ホール ド ～
PIO 入力レ ジ ス タ
汎用 I/O ピ ン ・ パラ メ ー タ （PLL あ り 、 プ ラ イ マ リ ク ロ ッ ク を使用）
tCOPLL
tSUPLL
tHPLL
ク ロ ッ ク 対デー タ ホール ド ～
PIO 入力レ ジ ス タ
3-24
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-3
パラ メ ータ
記　述
デバ イ ス
MachXO2-1200ZE
tSU_DELPLL
tH_DELPLL
Min.
5.14
-2
Max.
—
Min.
5.69
-1
Max.
—
Min.
6.20
Max.
—
単位
ns
ク ロ ッ ク 対デー タ セ ッ ト ア ッ プ MachXO2-2000ZE
～ デー タ 入力遅延あ り の PIO 入
MachXO2-4000ZE
力レ ジ ス タ
MachXO2-7000ZE
5.11
—
5.67
—
6.17
—
ns
5.27
—
5.84
—
6.35
—
ns
5.15
—
5.71
—
6.23
—
ns
MachXO2-1200ZE
-1.36
—
-1.36
—
-1.36
—
ns
ク ロ ッ ク 対デー タ ホール ド ～
MachXO2-2000ZE
入力デー タ 遅延あ り の PIO 入力
MachXO2-4000ZE
レジス タ
MachXO2-7000ZE
-1.35
—
-1.35
—
-1.35
—
ns
-1.43
—
-1.43
—
-1.43
—
ns
-1.41
—
-1.41
—
-1.41
—
ns
汎用 DDRX1 入力、 ク ロ ッ ク位相はピ ン でデー タ と ア ラ イ ン (GDDRX1_RX.SCLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.382
—
0.401
—
0.417
UI
tDVA
CLK 後の入力デー タ 有効
tDVE
fDATA
CLK 後の入力デー タ ・ ホール ド 全 MachXO2 デバ イ ス
の全辺
DDRX1 入力デー タ 速度
fDDRX1
DDRX1 SCLK 周波数
0.670
—
0.684
—
0.693
—
UI
—
140
—
116
—
98
Mbps
—
70
—
58
—
49
汎用 DDRX1 入力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー(GDDRX1_RX.SCLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用
tSU
CLK 前の入力デー タ ・ セ ッ ト
アップ
1.319
tHO
fDATA
CLK 後の入力デー タ ・ ホール ド 全 MachXO2 デバ イ ス
の全辺
DDRX1 入力デー タ 速度
fDDRX1
DDRX1 SCLK 周波数
—
1.412
0.717
—
—
140
—
70
MHz
9
—
1.462
—
ns
1.010
—
1.340
—
ns
—
116
—
98
Mbps
—
58
—
49
MHz
汎用 DDRX2 入力、 ク ロ ッ ク位相はピ ン でデー タ と ア ラ イ ン (GDDRX2_RX.ECLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用
—
0.361
—
0.346
—
0.334
CLK 後の入力デー タ 有効
9
tDVA
tDVE
fDDRX2
CLK 後の入力デー タ ・ ホール ド 規模が MachXO2640U、 MachXO2DDRX2 シ リ アル入力デー タ 速度 1200/U と それ以上の
デバ イ ス、 下辺のみ
DDRX2 ECLK 周波数
fSCLK
SCLK 周波数
fDATA
0.602
—
0.625
—
—
280
—
—
140
—
—
70
—
UI
0.648
—
UI
234
—
194
Mbps
117
—
97
MHz
58
—
49
汎用 DDRX2 入力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー (GDDRX2_RX.ECLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用
MHz
9
tSU
CLK 前の入力デー タ ・ セ ッ ト
アップ
0.472
—
0.672
—
0.865
—
ns
tHO
0.363
—
0.501
—
0.743
—
ns
—
280
—
234
—
194
Mbps
fDDRX2
CLK 後の入力デー タ ・ ホール ド 規模が MachXO2640U、 MachXO2DDRX2 シ リ アル入力デー タ 速度 1200/U と それ以上の
デバ イ ス、 下辺のみ
DDRX2 ECLK 周波数
—
140
—
117
—
97
MHz
fSCLK
SCLK 周波数
—
70
—
58
—
49
MHz
fDATA
3-25
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-3
パラ メ ータ
記　述
デバ イ ス
Min.
-2
Max.
Min.
-1
Max.
Min.
Max.
単位
汎用 DDRX4 入力、 ク ロ ッ ク位相はピ ン でデー タ がア ラ イ ン (GDDRX4_RX.ECLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.307
—
0.316
—
0.326
UI
tDVA
ECLK 後の入力デー タ 有効
tDVE
ECLK 後の入力デー タ ・ ホール
ド
fDDRX4
規模が MachXO2640U、 MachXO2DDRX4 シ リ アル入力デー タ 速度 1200/U と それ以上の
デバ イ ス、 下辺のみ
DDRX4 ECLK 周波数
fSCLK
SCLK 周波数
fDATA
0.662
—
0.650
—
0.649
—
UI
—
420
—
352
—
292
Mbps
—
210
—
176
—
146
MHz
—
53
—
44
—
37
MHz
汎用 DDRX4 入力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー(GDDRX4_RX.ECLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用
9
tSU
ECLK 前の入力デー タ ・ セ ッ ト
アップ
0.434
—
0.535
—
0.630
—
ns
tHO
ECLK 後の入力デー タ ・ ホール
ド
0.385
—
0.395
—
0.463
—
ns
—
420
—
352
—
292
Mbps
—
210
—
176
—
146
MHz
—
53
—
44
—
37
MHz
—
0.307
—
0.316
—
0.326
UI
fDATA
fDDRX4
fSCLK
規模が MachXO2640U、 MachXO2DDRX4 シ リ アル入力デー タ 速度 1200/U と それ以上の
デバ イ ス、 下辺のみ
DDRX4 ECLK 周波数
SCLK 周波数
7:1 LVDS 入力 （GDDR71_RX.ECLK.7.1）
9
tDVA
ECLK 後の入力デー タ 有効
tDVE
ECLK 後の入力デー タ ・ ホール
ド
0.662
—
0.650
—
0.649
—
UI
—
420
—
352
—
292
Mbps
fDDR71
規模が MachXO2DDR71、 シ リ アル入力デー タ 速 640U、 MachXO2度
1200/U と それ以上の
デバ イ ス、 下辺のみ
DDR71 ECLK 周波数
—
210
—
176
—
146
MHz
fCLKIN
7:1 入力 ク ロ ッ ク 周波数 (SCLK)
（最小値は PLL に よ っ て制限 )
—
60
—
50
—
42
MHz
fDATA
汎用 DDR 出力、 ク ロ ッ ク位相はピ ン でデー タ と ア ラ イ ン (GDDRX1_TX.SCLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.850
—
0.910
—
0.970
tDIA
CLK 出力後の出力デー タ 無効
tDIB
CLK 出力前の出力デー タ 無効
fDATA
DDRX1 出力デー タ 速度
fDDRX1
全 MachXO2 デバ イ ス
の全辺
DDRX1 SCLK 周波数
0.850
—
0.910
—
0.970
ns
—
140
—
116
—
98
Mbps
—
70
—
58
—
49
汎用 DDR 出力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー (GDDRX1_TX.SCLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用
2.720
—
3.380
—
4.140
—
tDVB
CLK 出力前の出力デー タ 有効
tDVA
CLK 出力後の出力デー タ 有効
fDATA
DDRX1 出力デー タ 速度
fDDRX1
DDRX1 SCLK 周波数 （最小値は
PLL に よ っ て制限 )
全 MachXO2 デバ イ ス
の全辺
MHz
9
fDATA
fDDRX2
fSCLK
CLK 出力前の出力デー タ 無効
規模が MachXO2DDRX2、 シ リ アル出力デー タ 速 640U、 MachXO21200/U と それ以上の
度
デバ イ ス、 上辺のみ
DDRX2 ECLK 周波数
SCLK 周波数
3-26
ns
2.720
—
3.380
—
4.140
—
ns
—
140
—
116
—
98
Mbps
—
70
—
58
—
49
MHz
汎用 DDRX2 出力、 ク ロ ッ ク位相はピ ンでデー タがア ラ イ ン (GDDRX2_TX.ECLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用 9
—
0.270
—
0.300
—
0.330
tDIA
CLK 出力後の出力デー タ 無効
tDIB
ns
—
ns
—
0.270
—
0.300
—
0.330
ns
—
280
—
234
—
194
Mbps
—
140
—
117
—
97
MHz
—
70
—
59
—
49
MHz
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-3
パラ メ ータ
記　述
デバ イ ス
Min.
-2
Max.
Min.
-1
Max.
Min.
Max.
単位
汎用 DDRX2 出力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー (GDDRX2_TX.ECLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用 9
1.445
—
1.760
—
2.140
—
tDVB
CLK 出力前の出力デー タ 有効
tDVA
CLK 出力後の出力デー タ 有効
fDDRX2
規模が MachXO2-640/
DDRX2、 シ リ アル出力デー タ 速 U、 MachXO2-1200/U
度
と それ以上のデバ イ
DDRX2 ECLK 周波数 （最小値は ス、 上辺のみ
PLL に よ っ て制限 )
fSCLK
SCLK 周波数
fDATA
1.445
—
1.760
—
2.140
—
ns
—
280
—
234
—
194
Mbps
—
140
—
117
—
97
MHz
—
70
—
58
—
49
MHz
汎用 DDRX4 出力、 ク ロ ッ ク位相はピ ンでデー タがア ラ イ ン (GDDRX4_TX.ECLK.Aligned) ク ロ ッ ク入力に PCLK ピ ン を使用
—
0.270
—
0.300
—
0.330
CLK 出力後の出力デー タ 無効
tDIA
tDIB
fDATA
fDDRX4
fSCLK
CLK 出力前の出力デー タ 無効
規模が MachXO2DDRX4、 シ リ アル出力デー タ 速 640U、 MachXO21200/U と それ以上の
度
デバ イ ス、 上辺のみ
DDRX4 ECLK 周波数
SCLK 周波数
—
0.300
—
0.330
ns
—
420
—
352
—
292
Mbps
—
210
—
176
—
146
MHz
—
53
—
44
—
37
—
1.319
—
ns
—
420
—
352
—
292
Mbps
—
210
—
176
—
146
MHz
—
53
—
44
—
37
MHz
CLK 出力前の出力デー タ 有効
—
0.240
—
0.270
—
0.300
ns
CLK 出力後の出力デー タ 有効
—
0.240
—
0.270
—
0.300
ns
—
420
—
352
—
292
Mbps
—
210
—
176
—
146
MHz
—
60
—
50
—
42
MHz
SCLK 周波数
7:1 LVDS 出力 (GDDR71_TX.ECLK.7:1)
fDATA
fDDR71
fCLKOUT
ns
1.067
fSCLK
tDVA
MHz
9
—
fDDRX4
tDVB
ns
0.270
0.873
CLK 出力後の出力デー タ 有効
DDRX4、 シ リ アル出力デー タ 速 規模が MachXO2640U、 MachXO2度
1200/U と それ以上の
DDRX4 ECLK 周波数 （最小値は デバ イ ス、 上辺のみ
PLL に よ っ て制限 )
fDATA
9
—
汎用 DDRX4 出力、 ク ロ ッ ク位相はピ ンでデー タのセン タ ー(GDDRX4_TX.ECLK.Centered) ク ロ ッ ク入力に PCLK ピ ン を使用
0.873
—
1.067
—
1.319
—
tDVB
CLK 出力前の出力デー タ 有効
tDVA
ns
9
規模が MachXO2DDR71 シ リ アル出力デー タ 速度 640U、 MachXO21200/U と それ以上の
DDR71 ECLK 周波数
デバ イ ス、 上辺のみ
7:1 出力 ク ロ ッ ク 周波数 （SCLK）
（最小値は PLL に よ っ て制限）
3-27
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
-3
パラ メ ータ
記　述
デバ イ ス
-2
-1
Min.
Max.
Min.
Max.
Min.
Max.
単位
—
0.349
—
0.381
—
0.396
UI
0.665
—
0.630
—
0.613
—
UI
0.25
—
0.25
—
0.25
—
UI
0.25
—
0.25
—
0.25
—
UI
LPDDR 9
tDVADQ
DQS 入力後のデー タ 入力有効
tDVEDQ
DQS 入力後の入力デー タ ・ ホー
ルド
tDQVBS
DQS 出力前のデー タ 出力無効
規模が MachXO21200/U と それ以上の
デバ イ ス、 右辺のみ
tDQVAS
DQS 出力後の出力デー タ 無効
fDATA
MEM DDR シ リ アルデー タ 速度
—
120
—
110
—
96
Mbps
fSCLK
SCLK 周波数
—
60
—
55
—
48
MHz
fLPDDR
LPDDR デー タ 転送レー ト
0
120
0
110
0
96
Mbps
tDVADQ
DQS 入力後のデー タ 入力有効
—
0.347
—
0.374
—
0.393
UI
tDVEDQ
DQS 入力後の入力デー タ ・ ホー
ルド
0.665
—
0.637
—
0.616
—
UI
tDQVBS
DQS 出力前のデー タ 出力無効
0.25
—
0.25
—
0.25
—
UI
tDQVAS
DQS 出力後の出力デー タ 無効
0.25
—
0.25
—
0.25
—
UI
fDATA
MEM DDR シ リ アルデー タ 速度
—
140
—
116
—
98
Mbps
fSCLK
SCLK 周波数
—
70
—
58
—
49
MHz
N/A
140
N/A
116
N/A
98
Mbps
—
0.372
—
0.394
—
0.410
UI
0.690
—
0.658
—
0.618
—
UI
0.25
—
0.25
—
0.25
—
UI
0.25
—
0.25
—
0.25
—
UI
—
140
—
116
—
98
Mbps
DDR
9
fMEM_DDR
DDR2
規模が MachXO21200/U と それ以上の
デバ イ ス、 右辺のみ
MEM DDR デー タ 転送レー ト
9
tDVADQ
DQS 入力後のデー タ 入力有効
tDVEDQ
DQS 入力後の入力デー タ ・ ホー
ルド
tDQVBS
DQS 出力前のデー タ 出力無効
tDQVAS
DQS 出力後の出力デー タ 無効
fDATA
MEM DDR シ リ アルデー タ 速度
fSCLK
SCLK 周波数
fMEM_DDR2
規模が MachXO21200/U と それ以上の
デバ イ ス、 右辺のみ
MEM DDR2 デー タ 転送レー ト
—
70
—
58
—
49
MHz
N/A
140
N/A
116
N/A
98
Mbps
厳密な性能はデバ イ ス個体お よ び実装す る デザ イ ンに依存 し て変わ り 得 る 。 コ マーシ ャ ル ・ グ レー ド 品の 85 ℃、 1.14V
での タ イ ミ ン グ値を示す。 イ ン ダ ス ト リ アル ・ グ レー ド 品な ど の数値はについては Diamond ソ フ ト ウ ェ アで確認の こ と 。
2. 汎用 I/O （入力 と 出力、 お よ び ク ロ ッ ク ポー ト ） タ イ ミ ン グ値は LVCMOS2.5、 8mA、 0pf 負荷に基づ く 。
3. 入力 と 出力、 お よ び ク ロ ッ ク ポー ト の汎用 （Generic） DDR タ イ ミ ン グ値は LVDS I/O 規格に基づ く 。
4. DDR タ イ ミ ン グ値は SSTL25 に基づ き 、 DDR2 タ イ ミ ン グ値は SSTL18 に基づ く 。 ま た、 LPDDR タ イ ミ ン グ値は
LVCMOS18 に基づ く 。
5. 7:1 LVDS (GDDR71) は LVDS I/O 規格を使用する 。
6. 汎用 （Generic） DDRX1 モー ド では tSU = tHO = (tDVE - tDVA - 0.03ns)/2
7. tSU_DEL と tH_DEL 値は SCLK_ZERHOLD デフ ォ ル ト ・ ス テ ッ プサ イ ズ を用い る 。 各ス テ ッ プは 105ps (-6), 113ps (-5), 120ps
(-4)
8. 本値は汎用用途で、 デ ュ ーテ ィ サ イ ク ル許容値は +/-10%
9. シ ス テ ム用途にはデ ュ ーテ ィ サ イ ク ルは +/- 5%
10. 上記 タ イ ミ ン グ値は Diamond デザ イ ン ツールでの値。 厳密な性能は選択する デバ イ ス に よ り 変わ り 得る 。
1.
3-28
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
図 3-5. レ シーバ RX.CLK.Aligned お よ び MEM DDR 入力波形
RX CLK Input
or DQS Input
RX Data Input
or DQ Input
RX.Aligned
tDVA or tDVADQ
tDVE or tDVEDQ
図 3-6. レ シーバ RX.CLK.Centered 波形
RX CLK Input
RX Data Input
RX.Centered
tSU
tHO
tSU
tHO
図 3-7. ト ラ ン ス ミ ッ タ TX.CLK.Aligned 波形
TX CLK Output
TX Data Output
TX.Aligned
tDIB
tDIA
tDIB
tDIA
図 3-8. ト ラ ン ス ミ ッ タ TX.CLK.Centered お よ び MEM DDR 出力波形
TX CLK Output
or DQS Output
TX Data Output
or DQ Output
TX.Centered
tDVB or
tDQVBS
3-29
tDVA or
tDQVAS
tDVB or
tDQVBS
tDVA or
tDQVAS
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
図 3-9. GDDR71 ビデオ、 タ イ ミ ン グ波形
756 Mbps
Clock In
125 MHz
Data Out
756 Mbps
Clock Out
125 MHz
図 3-10. Receiver GDDR71_RX 波形
0
1
2
3
4
5
6
2
3
4
5
6
0
tDVA
tDVE
図 3-11. ト ラ ン ス ミ ッ タ GDDR71_TX 波形
0
1
0
tDIB
tDIA
3-30
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
sysCLOCK PLL タ イ ミ ン グ
推奨動作条件にわた っ て
パラ メ ータ
記　述
7
Max.
400
単位
MHz
出力 ク ロ ッ ク 周波数 (CLKOP, CLKOS,
CLKOS2)
1.5625
400
MHz
fOUT2
出力 ク ロ ッ ク 周波数 (CLKOS3)
0.0122
400
MHz
fVCO
PLL VCO 周波数
fIN
入力 ク ロ ッ ク 周波数 (CLKI, CLKFB)
fOUT
条　件
Min.
200
800
MHz
7
400
MHz
45
55
%
エ ッ ジ、 デ ュ ーテ ィ ト リ ム精度
-75
75
%
出力位相精度
-6
6
%
位相検出器の入力周波数
fPFD
AC 特性
出力 ク ロ ッ ク 、 デ ュ ーテ ィ サ イ ク ル
tDT
tDT_TRIM
tPH
7
4
fOUT > 100MHz
—
150
ps p-p
fOUT < 100MHz
—
0.007
UIPP
fOUT > 100MHz
—
180
ps p-p
fOUT < 100MHz
—
0.009
UIPP
fPFD > 100MHz
—
160
ps p-p
fPFD < 100MHz
—
0.011
UIPP
fOUT > 100MHz
—
230
ps p-p
fOUT < 100MHz
—
0.12
UIPP
出力 ク ロ ッ ク ・ サ イ ク ルジ ッ タ （フ ラ ク シ ョ
ナル N）
fOUT > 100MHz
—
230
ps p-p
fOUT < 100MHz
—
0.12
UIPP
（入力対出力） 静的位相オ フ セ ッ ト
分周比 = 整数
-120
120
ps
0.9
—
ns
出力 ク ロ ッ ク 周期ジ ッ タ
出力 ク ロ ッ ク ・ サ イ ク ルジ ッ タ
tOPJIT1, 8
出力 ク ロ ッ ク 位相ジ ッ タ
出力 ク ロ ッ ク 位相ジ ッ タ （フ ラ ク シ ョ ナル N）
tSPO
デュ ーテ ィ ト リ ム非選択時 3
tW
出力 ク ロ ッ ク 、 パルス幅
tLOCK2, 5
PLL ロ ッ ク イ ン時間
—
15
ms
tUNLOCK
PLL ア ン ロ ッ ク 時間
—
50
ns
tIPJIT6
入力 ク ロ ッ ク 周期ジ ッ タ
fPFD  20 MHz
—
1,000
ps p-p
fPFD < 20 MHz
—
0.02
UIPP
tHI
入力 ク ロ ッ ク High 時間
90% ～ 90%
0.5
—
ns
10% ～ 10%
0.5
—
ns
STANDBY の High か ら PLL が安定にな る ま で
—
15
ms
tRST
RST/RESETM パルス幅
1
—
ns
tRSTREC
RST リ カバ リ 時間
1
—
ns
—
ns
入力 ク ロ ッ ク Low 時間
tLO
tSTABLE
5
90% ま たは 10% で
3
tRST_DIV
RESETC/D パルス幅
10
tRSTREC_DIV
RESETC/D リ カバ リ 時間
1
—
ns
tROTATE-
PHASESTEP セ ッ ト ア ッ プ時間
10
—
ns
PHASESTEP パルス幅
4
—
VCO サイクル
SETUP
tROTATE_WD
1. ジ ッ タ 値は、 き れいな基準 ク ロ ッ ク で動作す る PLL のプ ラ イ マ リ 出力を 1 万個サンプル し て得てい る
2. PLL リ セ ッ ト と ダ イ ナ ミ ッ ク 遅延調整では、 出力 ク ロ ッ ク は tLOCK 後に有効にな る
3. LVDS 出力バ ッ フ ァ を使用
4. 最大 VCO 周波数で単一位相ス テ ッ プサ イ ズに対す る CLKOP 出力に比較 し た CLKOS。 よ り 詳細は TN1199 を参照
5. 最大 fPFD にて。 fPFD が増大す る につれて時間は記載値に対 し て 60% 程度ま で減少す る
6. 入力 ク ロ ッ ク の許容最大ジ ッ タ 。 上限値を超え る と ア ン ロ ッ ク にな る か も し れない。 入力ジ ッ タ は出力にその ま ま伝達 さ
れ、 本表で規定す る 出力ジ ッ タ 以上にな る 可能性があ る
7. Edge Trim Duty Accuracy は設定 し た値に対す る 割合。 設定値はデフ ォ ル ト の none 以外に、 70ps, 140ps, 280ps があ る
8. 内部オシ レー タ 動作状態でのジ ッ タ 測定値。 ジ ッ タ 値は、 PLD フ ァ ブ リ ッ ク の負荷や SSO ノ イ ズの影響で増大 し 得 る
3-31
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
MachXO2 オシ レー タ 出力周波数
パラ メ ータ
記　述
オシ レー タ 出力周波数 （ コ マーシ ャ ルグ レー ド 品、 0 ～ 85 ℃）
Min.
125.685
Typ.
133
Max
140.315
単位
MHz
124.355
133
141.645
MHz
fMAX
オシ レー タ 出力周波数 （ イ ン ダ ス ト リ アルグ レー ド 品、 -40 ～
100 ℃）
tDT
出力 ク ロ ッ ク ・ デ ュ ーテ ィ サ イ ク ル
43
50
57
%
tOPJIT1
出力 ク ロ ッ ク 周期ジ ッ タ
0.01
0.012
0.02
UIPP
tSTABLEOSC
STDBY の Low 後オシ レー タ が安定にな る ま で
0.01
0.05
0.1
µs
1. 出力 ク ロ ッ ク ジ ッ タ 値は 133MHz での規定。 こ れ よ り 低い周波数では UIPP 値は小 さ く な る 。 Typ. 値は 133MHz で 95ps、
2.08MHz では 1.54ns
MachXO2 ス タ ンバ イ モー ド の タ イ ミ ン グ～ ZE デバ イ ス
パラ メ ータ
tPWRDN
記　述
デバ イ ス
All
USERSTANDBY の High か ら 停止ま で
Min.
—
Typ.
—
LCMXO2-256
—
LCMXO2-640
USERSTANDBY の Low か ら パ ワ ーア ッ プ ま LCMXO2-1200
で
LCMXO2-2000
tPWRUP
—
LCMXO2-7000
tWSTDBY
USERSTANDBY パルス幅
tBNDGAPSTBL
USERSTANDBY の High 後バン ド ギ ャ ッ プ
が安定にな る ま で
All
単位
ns
µs
—
20
LCMXO2-4000
All
Max
13
µs
50
µs
—
µs
—
µs
—
µs
19
—
—
ns
—
—
15
ns
MachXO2 ス タ ンバ イ モー ド の タ イ ミ ン グ～ HC/HE デバ イ ス
パラ メ ータ
tPWRDN
tPWRUP
tWSTDBY
記　述
デバ イ ス
All
USERSTANDBY の High か ら 停止ま で
Min.
—
Typ.
—
Max
9
単位
ns
LCMXO2-256
—
LCMXO2-640
—
µs
LCMXO2-640U
—
µs
LCMXO2-1200
USERSTANDBY の Low か ら パ ワーア ッ プ ま LCMXO2-1200U
で
LCMXO2-2000
20
—
µs
50
—
µs
µs
—
µs
LCMXO2-2000U
—
µs
LCMXO2-4000
—
µs
LCMXO2-7000
—
µs
All
USERSTANDBY パルス幅
18
—
USERSTDBY Mode
BG, POR
tPWRUP
tPWRDN
USERSTDBY
tWSTDBY
3-32
—
ns
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
フ ラ ッ シ ュ ・ ダ ウ ン ロ ー ド 時間
パラ メ ータ
tREFRESH
1, 2
記　述
Min.
Typ.
LCMXO2-256
デバ イ ス
0.6
ms
LCMXO2-640
1.0
ms
LCMXO2-640U
1.9
ms
LCMXO2-1200
POR 解除か ら デバ イ ス I/O がア ク テ ィ ブ
LCMXO2-1200U
にな る ま で
LCMXO2-2000
1.9
ms
1.4
ms
1.4
ms
LCMXO2-2000U
2.4
ms
LCMXO2-4000
2.4
ms
LCMXO2-7000
3.8
ms
1. sysMEM EBR が使用 さ れてい る 場合、 それ ら はすべてゼ ロ パ タ ーンに初期化 さ れ る も の と し ます。
2. フ ラ ッ シ ュ ダ ウ ン ロ ー ド 時間の測定は、 POR ト リ ッ プポ イ ン ト の最大電圧値か ら 開始 さ れ る も の と し
ます。
JTAG ポー ト タ イ ミ ン グ仕様
パラ メ ータ
記　述
Min.
—
Max.
25
単位
MHz
TCK [BSCAN] ク ロ ッ ク High パルス幅
20
—
ns
TCK [BSCAN] ク ロ ッ ク Low パルス幅
20
—
ns
tBTS
TCK [BSCAN] セ ッ ト ア ッ プ タ イ ム
10
—
ns
tBTH
TCK [BSCAN] ホール ド タ イ ム
8
—
ns
tBTCO
TAP コ ン ト ロ ー ラ 用 ク ロ ッ ク の立ち下が り エ ッ ジか ら 出力有効ま で
—
10
ns
tBTCODIS
TAP コ ン ト ロ ー ラ 用 ク ロ ッ ク の立ち下が り エ ッ ジか ら デ ィ セーブル有効ま で
—
10
ns
tBTCOEN
TAP コ ン ト ロ ー ラ 用 ク ロ ッ ク の立ち下が り エ ッ ジか ら イ ネーブル有効ま で
—
10
ns
tBTCRS
BSCAN テ ス ト キ ャ プチ ャ ・ レ ジ ス タ のセ ッ ト ア ッ プ タ イ ム
8
—
ns
tBTCRH
BSCAN テ ス ト キ ャ プチ ャ ・ レ ジ ス タ のホール ド タ イ ム
20
—
ns
tBUTCO
BSCAN テ ス ト ア ッ プデー ト ・ レ ジ ス タ 、 ク ロ ッ ク の立ち下が り エ ッ ジか ら
出力有効ま で
—
25
ns
tBTUODIS
BSCAN テ ス ト ア ッ プデー ト ・ レ ジ ス タ 、 ク ロ ッ ク の立ち下が り エ ッ ジか ら
デ ィ セーブル有効ま で
—
25
ns
tBTUPOEN
BSCAN テ ス ト ア ッ プデー ト ・ レ ジ ス タ 、 ク ロ ッ ク の立ち下が り エ ッ ジか ら
イ ネーブル有効ま で
—
25
ns
fMAX
TCK [BSCAN] ク ロ ッ ク 周波数
tBTCPH
tBTCPL
3-33
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
図 3-12. JTAG ポー ト タ イ ミ ン グ波形
TMS
TDI
tBTS
tBTCPH
tBTH
tBTCP
tBTCPL
TCK
tBTCO
tBTCOEN
TDO
Valid Data
tBTCRS
Data to be
captured
from I/O
tBTCODIS
Valid Data
tBTCRH
Data Captured
tBTUPOEN
tBUTCO
Data to be
driven out
to I/O
Valid Data
3-34
tBTUODIS
Valid Data
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
sysCONFIG ポー ト の タ イ ミ ン グ仕様
パラ メ ータ
記　述
Min.
Max.
単位
全コ ン フ ィ グ レーシ ョ ンモー ド
PROGRAMN 入力の有効 Low パルス幅
55
—
ns
tPRGMJ
PROGRAMN 入力の無効 Low パルス幅
—
25
ns
tINITL
INITN が Low の時間
—
55
us
tDPPINIT
PROGRAMN 入力 Low か ら INITN が Low にな る ま で
—
70
ns
tDPPDONE
PROGRAMN 入力 Low か ら DONE が Low にな る ま で
—
80
ns
PROGRAMN 入力 Low か ら I/O がデ ィ セーブルにな る ま で
—
120
ns
fMAX
CCLK ク ロ ッ ク 周波数
—
66
MHz
tCCLKH
CCLK ク ロ ッ ク High パルス幅
7.5
—
ns
tCCLKL
CCLK ク ロ ッ ク Low パルス幅
7.5
—
ns
tSTSU
CCLK セ ッ ト ア ッ プ時間
2
—
ns
tSTH
CCLK ホール ド 時間
0
—
ns
tSTCO
CCLK 立ち下 り エ ッ ジか ら 有効出力
—
10
ns
tSTOZ
CCLK 立ち下 り エ ッ ジか ら デ ィ セーブル有効
—
10
ns
tSTOV
CCLK 立ち下 り エ ッ ジか ら イ ネーブル有効
—
10
ns
tSCS
チ ッ プセ レ ク ト High 時間
25
—
ns
tSCSS
チ ッ プセ レ ク ト 、 セ ッ ト ア ッ プ時間
3
—
ns
チ ッ プセ レ ク ト 、 ホール ド 時間
3
—
ns
fMAX
MCLK ク ロ ッ ク 周波数
—
133
MHz
tMCLKH
MCLK ク ロ ッ ク High パルス幅
3.75
—
ns
tMCLKL
MCLK ク ロ ッ ク Low パルス幅
3.75
—
ns
tSTSU
MCLK セ ッ ト ア ッ プ時間
5
—
ns
tSTH
MCLK ホール ド 時間
1
—
ns
tCSSPI
INITN が High か ら チ ッ プセ レ ク ト Low
100
200
ns
INITN が High か ら 最初の MCLK エ ッ ジ
0.75
1
us
tPRGM
tIODISS
ス レーブ SPI モー ド
tSCSH
マ ス タ SPI モー ド
tMCLK
I2C ポー ト の タ イ ミ ン グ仕様
1, 2
パラ メ ータ
記　述
Min.
—
SCL ク ロ ッ ク 最大周波数
fMAX
Max.
400
単位
KHz
1.MachXO2 は次のモー ド をサポー ト
・ Standard-mode (Sm)、 ビ ッ ト レー ト は 100Kbit/sec ま で （ユーザモー ド と コ ン フ ィ グ レーシ ョ ン ・ モー ド ）
・ Fast-mode (Fm)、 ビ ッ ト レー ト は 400Kbit/sec ま で （ユーザモー ド と コ ン フ ィ グ レーシ ョ ン ・ モー ド ）
2. タ イ ミ ン グ要件については I2C 規格書を参照 .
SPI ポー ト の タ イ ミ ン グ仕様
パラ メ ータ
fMAX
1
記　述
Min.
—
SCK ク ロ ッ ク 最大周波数
Max.
45
単位
MHz
1. ユーザモー ド のみに適用。 コ ン フ ィ グ レーシ ョ ン ・ モー ド の タ イ ミ ン グ仕様については、 sysCONFIG
ポー ト タ イ ミ ン グ仕様の項を参照
3-35
MachXO2 フ ァ ミ リ ・ デー タ シー ト
DC およびス イ ッ チ ン グ特性
ス イ ッ チン グ テ ス ト 条件
図 3-13 は AC テ ス ト に使用 さ れた出力テ ス ト 負荷を示 し ます。 抵抗 と コ ンデンサ、 お よ び電圧の値や、 他の
テ ス ト 条件は表 3-5 に示 し ます。
図 3-13. LVTTL お よ び LVCMOS 規格の出力テ ス ト 負荷
VT
R1
DUT
Test Poi nt
CL
表 3-5. テ ス ト 装置に必要な部品、 非終端 イ ン タ ーフ ェ イ ス
テ ス ト 条件
R1
CL
参照 タ イ ミ ン グ
LVTTL, LVCMOS 3.3 = 1.5V
LVTTL と LVCMOS 設定 (L -> H, H -> L)

0pF
VT
—
LVCMOS 2.5 = VCCIO/2
LVCMOS 1.8 = VCCIO/2
—
LVCMOS 1.5 = VCCIO/2
LVCMOS 1.2 = VCCIO/2
—
—
—
LVTTL と VCMOS 3.3 (Z -> H)
1.5
VOL
LVTTL と VCMOS 3.3 (Z -> L)
1.5
VOH
その他の LVCMOS (Z -> H)
その他の LVCMOS (Z -> L)
188
0pF
VCCIO/2
VOL
VCCIO/2
VOH
LVTTL + LVCMOS (H -> Z)
VOH - 0.15
VOL
LVTTL + LVCMOS (L -> Z)
VOL - 0.15
VOH
注 ： その他の全 イ ン タ ーフ ェ イ ス用の出力テ ス ト 条件は、 各規格に よ っ て定ま り ます。
3-36
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
2013 年 1 月
デー タ シー ト DS1035
信号記述
信号名
一般用途
I/O
記　述
[Edge] はパ ッ ド が見つけ ら れてい る デバ イ ス の辺 （上下左右） を示 し ます。 有効な
辺の指示は L (Left ： 左辺 ), B (Bottom ： 下辺 ), R (Right ： 右辺 ), T (Top ： 上辺 ) で
す。
[Row/Column Number] はデバ イ ス内で PIO グループのあ る PFU 列や行を示 し ます。
Edge が T (Top) か B (Bottom) の と き 、 Row ( 列 ) 番号の指定みのが必要です。 ま た
Edge が L (Left) か R (Right) の と き は、 Column （行） 番号の指定みのが必要です。
[A/B/C/D] はパ ッ ド が接続 さ れてい る グループ内の PIO を示 し ます。
P[Edge] [Row/Column
Number]_[A/B/C/D]
I/O
こ れ ら ユーザ ・ プ ロ グ ラ マブルピ ンのい く つかは、 特別な機能の ピ ン と 共有 さ れま
す。 そ う し た特別な機能ピ ン と し て使用 さ れない場合、 こ れ ら の ピ ンはユーザ ロ
ジ ッ ク 用の I/O と し て設定で き ます。
ユーザ ・ プ ロ グ ラ マブル I/O の コ ン フ ィ グ レーシ ョ ン時に、 ユーザには I/O を ト
ラ イ ス テー ト にす る か、 ま た内部プルア ッ プ抵抗を イ ネーブルす る かのオプシ ョ ン
があ り ます。 ま た こ のオプシ ョ ンは、 未使用の ピ ン （或いはパ ッ ケージ ピ ン にボ ン
デ ィ ン グ さ れていない ) に も 適用 さ れ ます。 ユーザ ・ プ ロ グ ラ マブル I/O に対す る
コ ン フ ィ グ レーシ ョ ン中のデフ ォ ル ト は、 内部プルダ ウ ン抵抗が イ ネーブル さ れて
い る ト ラ イ ス テー ト 状態です。 デバ イ ス が消去 さ れ る と き 、 I/O は内部プルダ ウ ン
抵抗が イ ネーブル さ れた状態 ト ラ イ ス テー ト にな り ます。
NC
—
非接続
GND
—
グ ラ ン ド 。 専用ピ ン。 全ての GND ピ ン を同 じ プ レーン に接続す る こ と を推奨
VCC
—
コ ア ロ ジ ッ ク 用の電源供給ピ ン。 専用ピ ン。 全ての VCC ピ ン を同 じ 電源に接続す
る こ と を推奨
VCCIOx
—
I/O バン ク x 用の電源供給ピ ン。 専用ピ ン。 同一バン ク の全ての VCCIO ピ ン を同
じ 電源に接続す る こ と を推奨
PLL と ク ロ ッ ク 機能 （PLL や ク ロ ッ ク ピ ン に使用 し ない場合はユーザ ・ プ ロ グ ラ マブル I/O ピ ン と し て使用）
[LOC]_GPLL[T, C]_IN
—
基準 ク ロ ッ ク （PLL） 入力パ ッ ド 。 [LOC] は位置を示 し ます。 有効な指示は、 L
（左側 PLL） と R （右側 PLL） です。 T = true （非反転）、 C = complement （反転）
[LOC]_GPLL[T, C]_FB
—
オプシ ョ ンの フ ィ ー ド バ ッ ク （PLL） 入力パ ッ ド 。 [LOC] は位置を示 し ます。 有効
な指示は、 L （左側 PLL） と R （右側 PLL） です。 T = true （非反転）、 C = complement （反転）
PCLK [n]_[2:0]
—
プ ラ イ マ リ ク ロ ッ ク ・ パ ッ ド 。 各辺あ た り 1 ～ 3 あ り ます。
テ ス ト お よ びプ ロ グ ラ ミ ン グ ( テ ス ト ア ク セ ス ポー ト と sysCONFIG ™ に使用 さ れ る マルチ機能ピ ン）
TMS
I
テ ス ト モー ド 選択 （Test Mode Select） 入力ピ ン。 1149.1 ス テー ト マシ ン を制御す
る ために使用 さ れます。
TCK
I
テ ス ト ク ロ ッ ク (Test Clock) 入力ピ ン。 1149.1 ス テー ト マシ ンの ク ロ ッ ク に使用 さ
れます。
TDI
I
テ ス ト デー タ 入力 （Test Data Input） ピ ン。 1149.1 ス テー ト マシ ン を用いてデバ イ
ス にデー タ を ロ ー ド す る ために使用 さ れます。
TDO
O
出力ピ ン ～ テ ス ト デー タ 出力 （Test Data Output） ピ ン。 149.1 ス テー ト マシ ン を
用いてデー タ を シ フ ト ア ウ ト す る ために使用 さ れます。
© 2013 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand or product
names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.
www.latticesemi.com
4-1
DS1035 ピ ン アウ ト 情報 _01.7
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
信号名
一般用途
I/O
記　述
TDI、 TDO、 TMS、 TCK の動 き を制御 し ます。 JTAG ピ ン (TDI、 TDO、 TMS、 TCK)
を汎用 I/O と し て使用す る も の と し てデバ イ ス を コ ン フ ィ グ レーシ ョ ンす る 場合、
以下の動作にな り ます。
JTAGENB
I
JTAGENB が Low の場合、 TDI、 TDO、 TMS、 お よ び TCK は汎用 I/O と し て機能す
る こ と がで き ます。
JTAGENB が High の場合、 TDI、 TDO、 TMS、 お よ び TCK は JTAG ピ ン と し て機能
し ます。
その他の詳細については、 TN1204, MachXO2 Programming and Configuration Usage
Guide （MachXO2 プ ロ グ ラ ミ ン グ、 お よ び コ ン フ ィ グ レーシ ョ ン ・ ユーザガ イ ド ）
を参照 し て く だ さ い。
コ ン フ ィ グ レーシ ョ ン ( コ ン フ ィ グ レーシ ョ ン中に使用 さ れ る マルチ機能ピ ン )
I
Low にアサー ト さ れ る と 、 コ ン フ ィ グ レーシ ョ ン ・ シーケ ン ス を起動 し ます。 こ の
ピ ンには常時ア ク テ ィ ブなプルア ッ プがあ り ます （注 ： DONE ピ ンが Low の時は
ト リ ガ を与え ないで く だ さ い）。
INITN
I/O
オープ ン ド レ イ ン ・ ピ ン。 CPLD を コ ン フ ィ グ レーシ ョ ンす る 準備がで き てい る こ
と を示 し ます。 コ ン フ ィ グ レーシ ョ ン中、 プルア ッ プが イ ネーブル さ れ ます。
DONE
I/O
オープ ン ド レ イ ン ・ ピ ン。 コ ン フ ィ グ レーシ ョ ン ・ シーケ ン ス が完了 し 、 起動シー
ケ ン ス が進行中であ る こ と を示 し ます。
MCLK/CCLK
I/O
ス レーブ SPI （SSPI） で コ ン フ ィ グ レーシ ョ ンす る ための ク ロ ッ ク 入力、 ま たは
SPI お よ び SPIm モー ド で コ ン フ ィ グ レーシ ョ ンす る ための ク ロ ッ ク 出力です。
PROGRAMN
SN
I
ス レーブ SPI の Low ア ク テ ィ ブなチ ッ プ ・ セ レ ク ト 入力。
CSSPIN
I/O
マ ス タ SPI の Low ア ク テ ィ ブなチ ッ プセ レ ク ト 出力。
SI/SISPI
I/O
ス レーブ SPI シ リ アルデー タ 入力お よ びマ ス タ SPI シ リ アルデー タ 出力。
SO/SPISO
I/O
ス レーブ SPI シ リ アルデー タ 入力お よ びマ ス タ SPI シ リ アルデー タ 出力。
SCL
I/O
ス レーブ I2C ク ロ ッ ク 入力お よ びマ ス タ I2C ク ロ ッ ク 出力。
SDA
I/O
ス レーブ I2C デー タ 入力お よ びマ ス タ I2C デー タ 出力。
4-2
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
ピン情報のまとめ
4-3
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
MachXO2-256
1
32 QFN
MachXO2-640
MachXO2-640U
64 ucBGA
100 TQFP
132 csBGA
100 TQFP
132 csBGA
144 TQFP
バン ク あ た り の汎用 I/O 本数
8
バン ク 0
9
13
13
18
19
27
バン ク 1
2
12
14
14
20
20
26
バン ク 2
9
11
14
14
20
20
28
バン ク 3
2
12
14
14
20
20
26
バン ク 4
0
0
0
0
0
0
0
バン ク 5
0
0
0
0
0
0
0
総汎用シ ン グルエ ン ド
I/O
21
44
55
55
78
79
107
バン ク 0
1
5
7
7
9
10
14
バン ク 1
1
6
7
7
10
10
13
バン ク 2
4
5
7
7
10
10
14
バン ク 3
1
6
7
7
10
10
13
バン ク 4
0
0
0
0
0
0
0
バン ク 5
ト ー タ ル差動 I/O 数
0
0
0
0
0
0
0
10
22
28
28
39
40
54
デ ュ アル機能 I/O 数
22
27
29
29
29
29
33
0
0
0
0
0
0
7
7:1 または 8:1 出力ギアボ ッ
ク ス数 （バン ク 0）
0
0
0
0
0
0
7
7:1 または 8:1 入力ギアボ ッ
ク ス数 （バン ク 2）
0
0
0
0
0
0
7
0
0
0
0
0
0
2
バン ク 0
バン ク 1
2
2
2
2
2
2
3
1
2
2
2
2
2
3
バン ク 2
2
2
2
2
2
2
3
バン ク 3
1
2
2
2
2
2
3
バン ク 4
0
0
0
0
0
0
0
バン ク 5
0
0
0
0
0
0
0
VCC
2
2
2
2
2
2
4
バン ク あた り の差動 I/O 本数
高速差動 I/O
バン ク 0
ギアボ ッ ク ス数
DQS グループ数
バン ク 1
VCCIO ピ ン数
GND
2
8
8
8
8
10
12
NC
0
1
26
58
3
32
8
ボ ンデ ィ ン グ総ピ ン数
31
62
73
73
96
99
135
1. 放熱条件を良 く す る ために、 ラ テ ィ ス は中央の放熱パ ッ ド を PCB のグ ラ ン ド プ レーン と 半田付けす る こ と を推奨 し てい ます
4-4
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
MachXO2-1200
MachXO2-1200U
100 TQFP
132 csBGA
144 TQFP
25 WLCSP
256 ftBGA
バン ク あ た り の汎用 I/O 本数
バン ク 0
18
25
27
11
50
バン ク 1
21
26
26
0
52
バン ク 2
20
28
28
7
52
バン ク 3
20
25
26
0
16
バン ク 4
0
0
0
0
16
バン ク 5
0
0
0
0
20
総汎用シ ン グルエ ン ド I/O
79
104
107
18
206
バン ク 0
9
13
14
5
25
バン ク 1
10
13
13
0
26
バン ク 2
10
14
14
2
26
バン ク 3
10
12
13
0
8
バン ク 4
0
0
0
0
8
バン ク 5
ト ー タ ル差動 I/O 数
0
0
0
0
10
39
52
54
7
103
デ ュ アル機能 I/O 数
31
33
33
18
33
4
7
7
0
14
7:1 または 8:1 出力ギアボ ッ ク ス数 （バン ク 0）
4
7
7
0
14
7:1 または 8:1 入力ギアボ ッ ク ス数 （バン ク 2）
5
7
7
0
14
1
2
2
0
2
バン ク 0
2
3
3
1
4
バン ク 1
2
3
3
0
4
バン ク 2
2
3
3
1
4
バン ク 3
3
3
3
0
1
バン ク 4
0
0
0
0
2
バン ク 5
0
0
0
0
1
VCC
2
4
4
2
8
GND
8
10
12
2
24
NC
1
1
8
0
1
ボ ンデ ィ ン グ総ピ ン数
98
130
135
24
254
バン ク あた り の差動 I/O 本数
高速差動 I/O
バン ク 0
ギアボ ッ ク ス数
DQS グループ数
バン ク 1
VCCIO ピ ン数
4-5
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
MachXO2-2000
MachXO2-2000U
100
TQFP
132
csBGA
144
TQFP
256
caBGA
256
ftBGA
484 ftBGA
バン ク あ た り の汎用 I/O 本数
バン ク 0
18
25
27
50
50
70
バン ク 1
21
26
28
52
52
68
バン ク 2
20
28
28
52
52
72
バン ク 3
6
7
8
16
16
24
バン ク 4
6
8
10
16
16
16
バン ク 5
8
10
10
20
20
28
総汎用シ ン グルエ ン ド I/O
79
104
111
206
206
278
バン ク 0
9
13
14
25
25
35
バン ク 1
10
13
14
26
26
34
バン ク 2
10
14
14
26
26
36
バン ク 3
3
3
4
8
8
12
バン ク 4
3
4
5
8
8
8
バン ク 5
ト ー タ ル差動 I/O 数
4
5
5
10
10
14
39
52
56
103
103
139
デ ュ アル機能 I/O 数
31
33
33
33
33
37
4
8
9
14
14
18
7:1 または 8:1 出力ギアボ ッ ク ス数 （バン ク
0）
4
8
9
14
14
18
7:1 または 8:1 入力ギアボ ッ ク ス数 （バン ク
2）
10
14
14
14
14
18
1
2
2
2
2
2
バン ク 0
2
3
3
4
4
10
バン ク 1
2
3
3
4
4
10
バン ク 2
2
3
3
4
4
10
バン ク 3
1
1
1
1
1
3
バン ク 4
バン ク 5
1
1
1
2
2
4
1
1
1
1
1
3
VCC
2
4
4
8
8
12
GND
8
10
12
24
24
48
バン ク あた り の差動 I/O 本数
高速差動 I/O
バン ク 0
ギアボ ッ ク ス数
DQS グループ数
バン ク 1
VCCIO ピ ン数
NC
1
1
4
1
1
105
ボ ンデ ィ ン グ総ピ ン数
98
130
139
254
254
378
4-6
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
MachXO2-4000
132 csBGA 144 TQFP 184 csBGA 256 caBGA 256 ftBGA 332 caBGA
484 fpBGA
バン ク あ た り の汎用 I/O 本数
バン ク 0
25
27
37
50
50
68
70
バン ク 1
26
29
37
52
52
68
68
バン ク 2
28
29
39
52
52
70
72
バン ク 3
7
9
10
16
16
24
24
バン ク 4
8
10
12
16
16
16
16
バン ク 5
10
10
15
20
20
28
28
総汎用シ ン グルエ ン ド I/O
104
114
150
206
207
274
278
バン ク 0
13
14
18
25
25
34
35
バン ク 1
13
14
18
26
26
34
34
バン ク 2
14
14
19
26
26
35
36
バン ク 3
3
4
4
8
8
12
12
バン ク 4
4
5
6
8
8
8
8
バン ク 5
ト ー タ ル差動 I/O 数
5
5
7
10
10
14
14
52
56
72
103
103
137
139
デ ュ アル機能 I/O 数
37
37
37
37
37
37
37
8
9
8
18
18
18
18
7:1 または 8:1 出力ギアボ ッ ク ス数
（バン ク 0）
8
9
9
18
18
18
18
7:1 または 8:1 入力ギアボ ッ ク ス数
（バン ク 2）
14
14
12
18
18
18
18
2
2
2
2
2
2
2
バン ク 0
3
3
3
4
4
4
10
バン ク 1
3
3
3
4
4
4
10
バン ク 2
3
3
3
4
4
4
10
バン ク 3
1
1
1
1
1
2
3
バン ク 4
1
1
1
2
2
1
4
バン ク 5
1
1
1
1
1
2
3
VCC
4
4
4
8
8
8
12
GND
10
12
16
24
24
27
48
NC
1
1
1
1
1
5
105
130
142
182
254
254
326
378
バン ク あた り の差動 I/O 本数
高速差動 I/O
バン ク 0
ギアボ ッ ク ス数
DQS グループ数
バン ク 1
VCCIO ピ ン数
ボ ンデ ィ ン グ総ピ ン数
4-7
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
MachXO2-7000
144 TQFP
256 caBGA
256 ftBGA
332 caBGA
484 fpBGA
バン ク あ た り の汎用 I/O 本数
バン ク 0
27
50
50
68
82
バン ク 1
29
52
52
70
84
バン ク 2
29
52
52
70
84
バン ク 3
9
16
16
24
28
バン ク 4
10
16
16
16
24
バン ク 5
10
20
20
30
32
総汎用シ ン グルエ ン ド I/O
114
206
206
278
334
バン ク 0
14
25
25
34
41
バン ク 1
14
26
26
35
42
バン ク 2
14
26
26
35
42
バン ク 3
4
8
8
12
14
バン ク 4
5
8
8
8
12
バン ク 5
ト ー タ ル差動 I/O 数
5
10
10
15
16
56
103
103
139
167
デ ュ アル機能 I/O 数
37
37
37
37
37
9
20
20
21
21
7:1 または 8:1 出力ギアボ ッ ク ス数 （バン ク
0）
9
20
20
21
21
7:1 または 8:1 入力ギアボ ッ ク ス数 （バン ク
2）
14
20
20
21
21
2
2
2
2
2
バン ク 0
3
4
4
4
10
バン ク 1
3
4
4
4
10
バン ク 2
3
4
4
4
10
バン ク 3
1
1
1
2
3
バン ク 4
1
2
2
1
4
バン ク 5
1
1
1
2
3
VCC
4
8
8
8
12
GND
12
24
24
27
48
NC
1
1
1
1
49
142
254
254
330
434
バン ク あた り の差動 I/O 本数
高速差動 I/O
バン ク 0
ギアボ ッ ク ス数
DQS グループ数
バン ク 1
VCCIO ピ ン数
ボ ンデ ィ ン グ総ピ ン数
4-8
MachXO2 フ ァ ミ リ ・ デー タ シー ト
ピ ン アウ ト 情報
よ り 詳細について
種々パ ッ ケージ の ロ ジ ッ ク 信号接続に関す る 詳細につい ては、 MachXO2 デバ イ ス の ピ ン ア ウ ト フ ァ イ ル
（Pinout File） を参照 し て く だ さ い。
熱管理
ど の よ う な FPGA 設計において も 、 確実な設計手法の一つ と し ての熱管理を推奨 し ます。 シ ス テ ムの熱特性
を評価す る ために、ラ テ ィ ス は全デバ イ ス のデー タ シー ト で最大許容ジ ャ ン ク シ ョ ン温度を規定 し てい ます。
デバ イ ス と パ ッ ケージがジ ャ ン ク シ ョ ン温度 リ ミ ッ ト を超え ない こ と を確実にす る ために、 ユーザはそのデ
ザ イ ン特定の熱解析を実施す る べ き です。 デバ イ ス / パ ッ ケージ固有の熱抵抗値については、 熱管理 ド キ ュ
メ ン ト を参照 し て く だ さ い。
よ り 詳細について
熱管理に関す る 詳細について、 以下を参照 し て く だ さ い。
• Thermal Management （熱管理） ド キ ュ メ ン ト
• TN1198, Power Estimation and Management for MachXO2 Devices （MachXO2 デバ イ ス の電力見積 り と 管理）
• パ ワーカ リ キ ュ レー タ (Power Calculator) ツールは ラ テ ィ ス の設計ツール含まれてい ます。 或いは ス タ ン
ド ア ロ ン版が次の URL か ら ダ ウ ン ロ ー ド で き ます。
www.latticesemi.com/software
4-9
MachXO2 フ ァ ミ リ ・ デー タ シー ト
更新履歴
2013 年 1 月
デー タ シー ト DS1035
リ リ ース
バージ ョ
ン
2010 年 11 月
01.0
2011 年 1 月
01.1
セクシ ョ ン
2011 年 4 月
01.2
更新内容記述
全て
1-2 な ど
DC お よ びス イ ッ チ
3-1
ン グ特性
3-1
3-2
3-2
3-3
3-22
-
ピ ン ア ウ ト 情報
(2011 年 3 月） 01.1b (JP
のみ）
該当ペー
ジ （新）
イン ト ロダクシ ョ
ン
イン ト ロダクシ ョ
ン
アーキ テ ク チ ャ
アーキ テ ク チ ャ
（英語版 Rev.History にない主な記
述変更点）
初版
超多ピ ン対応パ ッ ケージ品を追加
推奨動作条件の VCCP を削除、 脚注 3 を追記
供給電源 ラ ン プ レー ト 項を追加 パ ワ ーオ ン リ セ ッ ト 電圧レベル、 脚注 3 の修正
プ ロ グ ラ ミ ン グ / 消去仕様を変更 ・ 更新
DC 電気的特性、 の IIL、 IIH、 VHYST の Typ. 値を更新
GDDRX2_TX.ECLK.Aligned と GDDRX4_TX.ECLK.Aligned、
PCLK 使用、 ク ロ ッ ク 入力 TDIA、 TDIB の値を更新
VCCP を削除
4-1
4-3~4-7 7:1/8:1 ギ アボ ッ ク ス入出力数を追記、 NC ピ ン数を更新
表 1-1 のマ イ グ レーシ ョ ン矢印ずれ修正
1-2
1-2
ス テー タ ス を ア ド バン ス ト か ら Preliminary に更新
表 1-1 フ ァ ミ リ 選択ガ イ ド を更新
（分散 RAM サ イ ズ、 WCSP のサ イ ズ と I/O 数）
2-11 図 2-8 sysMEM プ リ ミ テ ィ ブ、 TDPR 図を修正
2-24/25 表 2-12/2-13 サポー ト IO 規格を更新 （SSTL, HSTL）
2-5
2-7
2-12
2-12
2-15
2-23
” ク ロ ッ ク ...” 節第二パ ラ グ ラ フ記述、 一部追加
”sysCLOCK...” 節第二パ ラ グ ラ フ記述、 一部追加
”3 リ ー ド ビ フ ォ ー ラ イ ト ” 項記述、 一部削除
”FIFO の構成 ” 節第二パ ラ グ ラ フ記述、 信号名を修正
最上部パ ラ グ ラ フ記述、 一部削除
” 電源起動時の、、、 振 る 舞い ” 節第一パ ラ グ ラ フ記述変
更
2-32
2-34
DC お よ びス イ ッ チ 3-2 ～
ン グ特性
3-8
3-9
3-14 ～
29, 33 ～
35, 37
ピ ン ア ウ ト 情報
4-2
”UFM” 節、 列挙機能記述、 一点削除
” デバ イ ス の コ ン フ ィ グ、、、 ” 節第一パ ラ グ ラ フ記述変更
各値を更新～ POR、 各電流値、 プ ロ グ ラ ミ ン グ / 消去仕
様値、 ESD 性能値、 DC 電気的特性な ど
sysIO 推奨動作条件に VREF を追記、 SSTL / HSTL を追加
AC タ イ ミ ン グ値を キ ャ ラ ク タ ラ イ ズ結果に基づ き 更新
SPI / I2C 関連ポー ト の記述一部変更
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or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.
www.latticesemi.com
7-1
DS1035 更新履歴
MachXO2 フ ァ ミ リ デー タ シー ト
更新履歴
リ リ ース
2011 年 5 月
2011 年 8 月
バージ ョ
ン
1.3
該当ペー
ジ （新）
アーキ テ ク チ ャ
2-35
アーキ テ ク チ ャ
2-8
（英語版 Rev.His2-29
tory にない主な記
述変更点）
2-30
2-32
2-34
DC お よ びス イ ッ チ
3-2
ン グ特性
ピ ン ア ウ ト 情報
4-2
4-3~4-7
1-2
1.4
アーキ テ ク チ ャ
1.5
2-7,8,9
( 日本語版
は同時更
新該当パ DC お よ びス イ ッ チ
3-1
ラグラフ
ン グ特性
3-3
末に ”DC
お よ びス
3-8
イ ッ チン
3-14, 15
グ特性参
照 ” を追
3-16 ～ 27
記）
セクシ ョ ン
更新内容記述
“SED” 表記を “SRAM CRC Error Detection” に変更
図 2-7 を差 し 替え
表 2-15 を更新
表 2-16 を更新
表 2-17 を更新
” デバ イ ス の コ ン フ ィ グ レーシ ョ ン ” 節記述更新
” プ ロ グ ラ ミ ン グ と 消去仕様 ” に脚注を追加
信号名の一覧表で信号名 SO/SISPISO を SO/SPISO に変更
ピ ン情報の ま と め表を更新
表 1-2 脚注番号 と 記述更新
該当パ ラ グ ラ フ末に ”DC お よ びス イ ッ チン グ特性参照 ” を
追記
絶対最大定格の脚注 4, 5 追記
IIL, IIH 条件 と 規定値を追加
sysIO シ ン グルエ ン ド 仕様の脚注を修正 ・ 更新
代表的ビルデ ィ ン グブ ロ ッ ク 仕様値更新
外部ス イ ッ チン グ仕様値全面的に更新、 ク ロ ッ ク に関す る 規
定新規追加
3-21, 27 脚注更新
3-28, 29 図 3-5 ～ 3-11、 追加ま たは更新
ピ ン ア ウ ト 情報
2012 年 2 月
1.6
1.7
3-31
フ ラ ッ シ ュ ダ ウ ン ロ ー ド 時間更新
3-2
ESD 性能の項目、 更新
4-3 ～ 7 デ ュ アルフ ァ ン ク シ ョ ン I/O 数更新 ・ 修正、 ギ アボ ッ ク ス
数記載形式変更 ・ 更新、 DQS グループ数更新
全体
--
・ preliminary か ら フ ァ イ ナルに移行
・ ラ テ ィ ス ロ ゴの更新
イン ト ロダクシ ョ ン
1-2
フ ァ ミ リ 一覧表で 49WLCSP を削除
DC お よ びス イ ッ チ
ン グ特性
3-1
絶対最大定格、 専用入力ピ ンの電圧値 と 保存温度範囲
3-1
供給電源立ち上が り レー ト 、 最大規定を更新
3-2
活線挿抜最大値を更新
3-4
ZE ス タ テ ィ ッ ク 電流値の更新
3-5
4000/7000HE ス タ テ ィ ッ ク 電流値の更新
3-5
ZE プ ロ グ ラ ミ ン グ ・ 消去時供給電流値更新
3-16~27 外部ス イ ッ チン グ特性 タ イ ミ ン グ更新
3-21, 27 同、 脚注 1 更新、 10 追加
3-31
ピ ン ア ウ ト 情報
（表 3 つ内） 信号名を STDBY、 USERSTDBY に修正
3-32
フ ラ ッ シ ュ ・ ダ ウ ン ロ ー ド 時間の更新
4-1
GND / VCC / VCCIO の記述更新
4-3
256 お よ び 640 の 100TQFP と 132csBGA で VCCIO ピ ン数を
3 か ら 2 に修正 （差分の 1 本は NC に相当。 次版で注記予
定）
4-5
2000 - 49WLCSP 列を削除
4-6
4000 332caBGA のデ ュ アルフ ァ ン ク シ ョ ン I/O 数を更新
7-2
MachXO2 フ ァ ミ リ デー タ シー ト
更新履歴
2012 年 3 月
バージ ョ
ン
1.8
2013 年 1 月
2.0
リ リ ース
該当ペー
更新内容記述
ジ （新）
イン ト ロダクシ ョ ン
1-1
パ ッ ケージオプシ ョ ン項、 QFN 追加
1-2
フ ァ ミ リ セ レ ク シ ョ ン表に 32QFN 追加
DC お よ びス イ ッ チ
3-31
下部 タ イ ミ ン グ図更新
ン グ特性
ピ ン ア ウ ト 情報
4-4
32QFN 追加、 脚注削除 と 追加
4-5 ～ 8 脚注削除
（日本語版は Rev.1.9 の更新 も 含む）
イン ト ロダクシ ョ ン
1-2
表 1-1 XO2-4000, csBGA 184 追加、 脚注 7 追加
表 1-1 全パ ッ ケージの I/O 数を ‘-1’ （JTAGENB 分）
アーキ テ ク チ ャ
2-25
表 2-13 LVDS に 3.3V を追加
2-36
SED 節、 ”SRAM CRC エ ラ ー検出 ” か ら 用語 ・ 定義変更
パ ッ ケージマ イ グ レーシ ョ ン節、 TN1200 言及削除
DC お よ びス イ ッ チ
3-1
” 電源 ラ ンプ レー ト ” 表、 単位を変更
ン グ特性
3-3
”DC 電気的特性 ” 表、 IIL/IIH の条件記述を一部変更
3-15
” 最大 sysIO バ ッ フ ァ 性能 ” 表追加
3-22
LPDDR / DDR / DDR2 部、 tDQVBS / tDQVAS 値を更新
3-28
LPDDR / DDR / DDR2 部、 tDVADQ / tDVEDQ 値を更新、
tDQVBS / tDQVAS 値 タ イ ポ （桁） を修正
3-31
”sysPLL” 表
・ fIN / fOUT / fOUT2 / fPFD の Min 値を更新
・ tSK --> tSPO に定義 （用語） 変更
・ 脚注 6 記述更新
3-32
” オシ レー タ 発振周波数 ” 表のシ ン ボル tSTABLE -->
tSTABLEOSC に変更
ピ ン ア ウ ト 情報
4-3 ～ 汎用シ ン グルエ ン ド 部の I/O バン ク 0 本数、 総汎用シ ン
4-7
グルエ ン ド I/O 本数、 お よ びボ ンデ ィ ン グ総ピ ン数を全
てそれぞれ ‘-1’
4-6
XO2-4000、 csBGA 184 追加
セクシ ョ ン
7-3