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28nm イノベーションの紹介 ～ ムーアの法則を超えて
ホワイトペーパー 28nm イノベーションの紹介 ～ ムーアの法則を超えて アルテラは、プロセス微細化に加えて FPGA に数々の技術革新を施すことによって、ムーアの法則を超 え、コストと消費電力の制約を満たしながら、バンド幅に対するさらなる要求に対応します。アルテラの Stratix V FPGA は、電力効率に優れた 28 Gbps トランシーバによってバンド幅の壁を打ち破ります。さら に、Embedded HardCopy Block によって、1 つの FPGA 上により多くのユーザー・デザインを集積化できる とともに、パーシャル・リコンフィギュレーション機能によって柔軟性をさらに向上させます。このホワ イトペーパーでは、28nm Stratix V FPGA が、コストと消費電力の厳しい制約の中で、どのようにしてバン ド幅を最大化するかについて解説します。 はじめに シスコ・システムズ社の予測によれば、バンド幅に大きく依存するアプリケーションの増加に伴い、バン ド幅に対する要求は年平均成長率（CAGR）40% で増加しています (1)(2)。その原因は、コンピュータ、テ レビ、および携帯電話へのオーディオ／ビデオのストリーミング配信や、電子メール、ゲーム、ファイ ル・シェアリングなどのインターネット・アプリケーションです。全世界のインターネット・プロトコル のトラフィックは、2008 年には 10 エクサバイト（1018 バイト）／月であったのが、2013 年には 5 倍の 56 エクサバイト／月に達すると予想されています。図 1 に、2013 年のバンド幅要求量を示します。この予想 によれば、携帯機器のトラフィックは 2.2 エクサバイト／月、業務用トラフィックは 13 エクサバイト／月 に達し、民生用トラフィックは 40 エクサバイト／月を超えます。 ࣂࣥࢻᖜ㸦ࣥࢱ࣮ࢿࢵࢺ࣭ࣉࣟࢺࢥࣝࡢ ࢺ࣮ࢱ࣭ࣝࢺࣛࣇࢵࢡ㸧࢚ࢡࢧࣂࢺ㸭᭶ 図 1. 世界のインターネット・プロトコル・トラフィックの増加（2008 ～ 2013 年） ࣔࣂࣝ ᦠᖏ㟁ヰᶵࠊࣀ࣮ࢺࣈࢵࢡ࣭࣮࢝ࢻࠊ 60 ࣔࣂ࣭ࣝࣈ࣮ࣟࢻࣂࣥࢻ࣭ࢤ࣮ࢺ࢙࢘ ࡼࡿࣥࢱ࣮ࢿࢵࢺ࣭ࢺࣛࣇࢵࢡ ࣔࣂࣝ ࣅࢪࢿࢫ ࢥࣥࢩ࣮࣐ࣗ 50 㛗⋡ ࣅࢪࢿࢫ ࣅࢪࢿࢫ⏝㏵ࡢIP WANࢺࣛࣇࢵࢡ ࣅࢪࢿࢫ⏝㏵ࡢࣥࢱ࣮ࢿࢵࢺ࣭ 40% ᆒᡂ ᖹ ࡢᖺ 40 20 8㹼 200 30 ࢺࣛࣇࢵࢡ 13ᖺ 20 10 0 2008 2009 2010 2011 2012 2013 ࢥࣥࢩ࣮࣐ࣗ Web㸭㟁Ꮚ࣓࣮ࣝ ࣇࣝඹ᭷ ࣥࢱ࣮ࢿࢵࢺ࣭ࢤ࣮࣒ ࣥࢱ࣮ࢿࢵࢺ㡢ኌ㏻ಙ ࣥࢱ࣮ࢿࢵࢺ࣭ࣅࢹ࢜㏻ಙ PCࡢࣥࢱ࣮ࢿࢵࢺ࣭ࣅࢹ࢜㓄ಙ ࢸࣞࣅࡢࣥࢱ࣮ࢿࢵࢺ࣭ࣅࢹ࢜㓄ಙ ࣥࣅ࢚ࣥࢺ࣭ࣅࢹ࢜ 㠀ࣥࢱ࣮ࢿࢵࢺIP ᖺ 出典：Cisco Visual Networking Index: Forecast and Methodology, 2008-2013, 2009 バンド幅への増加し続ける要求に応えるために、サービス・プロバイダは、既存のネットワーク・インフ ラストラクチャをアップグレードする必要に迫られています。さらに、このようなアップグレードを実施 する場合、フットプリントを固定したままで競争力を維持する必要があり、そこでは常にコストと消費電 力の厳しい制約という別の課題も突きつけられます。このため、サービス・プロバイダや企業は、ベンダ にバンド幅の拡大だけでなくコストと消費電力の低減も要求しています。 FPGA ベンダは、シリコン・プロセス技術を 28nm まで微細化し、デバイスの容量と性能が 18 か月ごとに 倍増するというムーアの法則の利点を提供すべく、技術を進化させてきました。これによって、FPGA ベ WP-01125-1.0 2010 年 4 月 ver. 1.0 1 28nm イノベーションの紹介 ～ ムーアの法則を超えて Altera Corporation ンダは何年にもわたってコストを下げながら機能拡張、カスタマイズ可能な機能、再プログラミング機能、 および向上した処理性能を提供することができたのです。ところが、どの世代でもシリコン・ジオメトリ が微細化されてリーク電流が増大し、これによってスタティック消費電力、ひいては FPGA のトータル消 費電力を増大させます。 ムーアの法則ではプロセス手法の進化は限られているため、消費電力が増加する問題は解決しません。 FPGA ベンダは、28nm プロセスによってムーアの法則を超える革新的な方法を見いだして、コストと消 費電力を削減しながら、増加し続けるバンド幅の要求に応える必要があります。 コストおよび消費電力の低減とバンド幅の課題への対処 アルテラの Stratix® V FPGA は、プロセス手法とムーアの法則の利点を超えるデザインを実現する独自の アーキテクチャでの技術革新によって、バンド幅、コスト、および消費電力の課題に対処します。Stratix V FPGA によって、設計者は次の点を改善できます。 バンド幅と性能 ：電力効率に優れた 28 Gbps の内蔵トランシーバがバンド幅の壁を打ち破り、システ ム性能を 50% 向上させます。 システム集積度の最大化：トランシーバとコアに配置されたアルテラの Embedded HardCopy® Block や 内蔵ハード IP（Intellectual Property）によって、コストと消費電力を犠牲にすることなく集積度を 2 倍 にします。 究極の柔軟性 ： きめ細やかで使いやすいパーシャル・リコンフィギュレーション（コア）、マルチプ ロトコル・クライアントをサポートするダイナミック・リコンフィギュレーション（トランシーバ） によって、コストと消費電力を低減しながら究極の柔軟性を得ます。そして PCI Express® を経由する コンフィギュレーション（CvPCIe）によるさらなるコスト削減も可能です。 消費電力 ：前世代のデバイスに比べてトータル消費電力を 30% 削減します。 Stratix V のそれぞれのバリエーションは、さまざまなアプリケーション向けに最適化された独自機能を提 供します。 Stratix V GT FPGA ：40G/100G/400G アプリケーションなどの超広帯域幅と超高性能を必要とする、28 Gbps トランシーバを用いたデザインに最適化されています。 Stratix V GX FPGA：バックプレーンや光モジュールをサポートする、12.5 Gbps 内蔵トランシーバを用 いた高性能・広帯域幅アプリケーションに最適化されています。 Stratix V GS FPGA ：バックプレーンや光モジュールをサポートする、12.5 Gbps 内蔵トランシーバを用 いた高性能・可変精度デジタル信号処理（DSP）アプリケーションに最適化されています。 Stratix V E FPGA ：最高性能のロジック・ファブリック上に 100 万ロジック・エレメント（LE）以上を 配置しており、ASIC プロトタイピングに最適化されています。 業界最高のバンド幅を提供 Stratix V FPGA は、12.5 Gbps と 28 Gbps のデータ・レートをサポートする電力効率に優れたトランシーバ を内蔵しています。Stratix V GX FPGA は、クラス最高のシグナル・インテグリティと最小のジッタで、 600 Mbps（オーバサンプリング使用時は 150 Mbps）～ 12.5 Gbps の範囲のデータ・レートをサポートする 12.5 Gbps トランシーバを内蔵しています。Stratix V GX FPGA は、12.5 Gbps で動作する低消費電力トラン シーバを最大 66 チャネル備えており、独立したクロック・ソースを経由して、最大 44 の個別のデータ • レートを実現しています。図 2 に示すとおり、各トランシーバ・チャネルは、PCIe Gen3、Gen2、Gen1、 10G イーサネット、XAUI、Interlaken などのプロトコル用にハード化された、フィジカル・コーディング・ サブレイヤ（PCS）を備えています。 2 Altera Corporation 28nm イノベーションの紹介 ～ ムーアの法則を超えて 図 2. Stratix V FPGA トランシーバ ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࣁ࣮ࢻPCS ࣁ࣮ࢻPCS ࣁ࣮ࢻPCS ࢡࣟࢵࢡ࣭ࢿࢵࢺ࣮࣡ࢡ ࢺࣛࣥࢩ࣮ࣂPMA ㏦ಙ⏝LC PLL ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࢺࣛࣥࢩ࣮ࣂPMA ࢺࣛࣥࢩ࣮ࣂPMA ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA 図 3 に示すとおり、トランシーバ内蔵の Stratix V FPGA は、40 インチ・バックプレーン（2 つのコネクタ を含む）を最大 12.5 Gbps で駆動できるように設計され、マルチボード・アプリケーション向けの 10GBASE-KR に準拠しています。バックプレーン間およびその他の媒体との間で発生する伝送損失とクロ ストークを軽減するために、さまざまなレベルの高性能シグナル・コンディショニング機能が専用回路と して追加されました。また、アダプティブ・リニア・イコライゼーションを強化したほか、クロストーク 効果を軽減するために 5 タップのアダプティブ DFE（Decision Feedback Equalizer）も追加されました。低 ジッタのトランスミッタとジッタ・トレランス特性に優れたレシーバを組み合わせたことにより、Stratix V FPGA は低ビット・エラー・レート（BER）を実現する完全なリンク・ソリューションを提供します。 3 28nm イノベーションの紹介 ～ ムーアの法則を超えて Altera Corporation 図 3. 最大 12.5 Gbps の 10GBase-KR バックプレーン・アプリケーション用に設計された Stratix V FPGA ࣉ࢚ࣜࣥࣇࢩࢫࢆ㐺⏝ࡋࡓሙྜࡢ ࣂࢵࢡࣉ࣮ࣞࣥ㏆➃࠾ࡅࡿ࣭ࢲࢢ࣒ࣛ ࣉ࢚ࣜࣥࣇࢩࢫࢆ㐺⏝ࡋࡓሙྜࡢ ࣂࢵࢡࣉ࣮ࣞࣥ㐲➃࠾ࡅࡿ࣭ࢲࢢ࣒ࣛ 0.8 0.6 ᖜ㸦Vpp㸧 ᖜ㸦Vpp㸧 0.4 0.2 0 -0.2 -0.4 -0.6 -0.8 -2 -1.5 -1 -0.5 0 0.5 㛫㸦s㸧 1 1.5 2 -10 x10 0.5 0.4 0.3 0.2 0.1 0 -0.1 -0.2 -0.3 -0.4 -0.5 -2 -1.5 -1 -0.5 0 0.5 㛫㸦s㸧 Tx 1 1.5 2 -10 x10 Rx 40ࣥࢳ࣭ࣂࢵࢡࣉ࣮ࣞࣥ トランシーバ内蔵の Stratix V FPGA は、バックプレーンに加えて光モジュールも直接サポートするように 設計されています。オプティカル EDC（Electrical Dispersion Compensation）機能を内蔵しているため、SFP+ をはじめとするあらゆる種類の光モジュールと接続する場合に、外部 EDC チップが不要となります。 Stratix V GT デバイスは、チャネルあたり 28 Gbps というトランシーバ性能のブレークスルーを達成し、超 広帯域幅アプリケーションに最適化されています。これらのデバイスは、20 Gbps ～ 28 Gbps のデータ・ レートをカバーする 4 本のトランシーバと、600 Mbps ～ 12.5 Gbps のデータ・レートをカバーする 32 本 のバックプレーン対応トランシーバを搭載しています。トランシーバをサポートする回路には、PCIe Gen3、Gen2、Gen1、10G/40G/100G イーサネット、Interlaken 用のハード IP などがあります。 図 4 に、4 つの 28 Gbps チャネルを経由して Stratix V GT FPGA を次世代 100G 光モジュールに直接接続す る方法を示します。この場合、光モジュールに 10:4 マルチプレクサ／デマルチプレクサ・シリアライザを 搭載する必要はありません。 ࣐ࣝࢳ ࢡࣛࣥࢺ࣭ ࣥࢱࣇ࢙࣮ࢫ OTU-4 FEC ࣐ࣝࢳ ࢡࣛࣥࢺ࣭ ࣥࢱࣇ࢙࣮ࢫ OTU-4ࣇ࣮࣐ࣞࠊ࣐ࢵࣃ࣮ ࣐ࣝࢳ ࢡࣛࣥࢺ࣭ ࣥࢱࣇ࢙࣮ࢫ ࣏࣮ࢺ࣭࣐ࣝࢳࣉࣞࢡࢧ㸭 ࢹ࣐ࣝࢳࣉࣞࢡࢧ 図 4. Stratix V FPGA と次世代 100G 光モジュールとのインタフェース VCXO Stratix V GT࡛ᐇࡍࡿOTU-4࣐ࢵࢡࢫ࣏ࣥࢲ 4 100G 10 x 11.3 Gbps ࡲࡓࡣ4 x 28 Gbps ࣜࣇࣞࣥࢫ࣭ ࢡࣟࢵࢡ Altera Corporation 28nm イノベーションの紹介 ～ ムーアの法則を超えて 28 Gbps トランシーバなど、Stratix V FPGA に搭載されたトランシーバは優れた電力効率を実現していま す。28 Gbps のトランシーバにおける、フィジカル・メディア・アタッチメント（PMA）あたりの消費電 力は 200 mW です。これは、ギガビットあたり約 7 mW に相当します。使用するトランシーバ構成を、10 Gbps トランシーバ 10 本から 25 Gbps トランシーバ 4 本に変更することによって、設計者は同じバンド幅 を半分の消費電力で実現できるようになります。図 5 に、Stratix V FPGA のさまざまなデータ・レートに 対するチャネルあたりのトランシーバ消費電力（橙色の棒グラフ）と、ギガビットあたりのトランシーバ 消費電力（緑色の折れ線グラフ）を示します。 250 25 200 20 150 15 100 10 50 5 0 ࢠ࢞ࣅࢵࢺ࠶ࡓࡾࡢ ᾘ㈝㟁ຊ㸦mW㸧 ࢳࣕࢿࣝ㸦PMA㸧࠶ࡓࡾࡢ ᾘ㈝㟁ຊ㸦mW㸧 図 5. チャネルおよびギガビットあたりの Stratix V トランシーバの消費電力 0 6.5 8.5 10.3 11.3 12.5 ࢺࣛࣥࢩ࣮ࣂࡢࢹ࣮ࢱ࣭࣮ࣞࢺ㸦Gbps㸧 28 ࢳࣕࢿࣝ㸦PMA㸧࠶ࡓࡾࡢᾘ㈝㟁ຊ 㸦mW㸧 ࢠ࢞ࣅࢵࢺ࠶ࡓࡾࡢᾘ㈝㟁ຊ㸦mW㸧 Stratix V FPGA を使用することで、必要なトランシーバ本数が少なくてすむため、設計者は消費電力とコ ストを低減しながら次世代のチップ間、およびチップ - 光モジュール間のインタフェース・アプリケー ションにおける有効バンド幅を拡大することができます。 高いシステム性能の実現 Stratix V FPGA は、高性能な汎用 I/O と電力効率に優れたトランシーバ、そして高性能なコアによって、シ ステム性能を 50% 改善します。高いシステム性能を引き出す Stratix V FPGA には、次のような機能があり ます（図 6 参照） 。 4 レジスタ構成によって強化されたアダプティブ・ロジック・モジュール（ALM）は、より高い性能 を提供するとともに、レジスタを多用するデザインや高度にパイプライン化されたデザインのタイミ ング収束が容易になります。さらに、ALM あたり 4 つのレジスタ構成によって、ロジック・アレイ・ ブロック（LAB）へのデザイン集積度を高めることが可能です。 配線リソースを強化した MultiTrack 配線アーキテクチャは、集積度の高いデザインにおける配線の混 雑を緩和し、ロジック利用率の向上、およびコンパイル時間の短縮を可能にします。 新しい高性能・高精度の可変デジタル信号処理（DSP）ブロックは、1,840 GMACS の DSP 性能、1 TFLOPS の単精度浮動小数点演算性能を実現しました。 誤り訂正符号（ECC）機能を内蔵した新しい 20 K メモリ・ブロックは、さまざまなメモリ・モードに おいて最大 600 MHz まで性能を向上させます。 内蔵レジスタの増設によって強化された分散メモリ・ブロック（MLAB）は、最大 600 MHz まで性能 が向上して小規模 FIFO の実装を最適化します。 Embedded HardCopy Block を含むさまざまなレベルの統合ハード IP がシステムのボトルネックを解消 します。 5 28nm イノベーションの紹介 ～ ムーアの法則を超えて Altera Corporation 図 6. システム性能を向上させる Stratix V FPGA の機能 800 MHz DDR3 DIMM ᙉࡉࢀࡓALM࠾ࡼࡧ 㓄⥺ᵓ㐀 ᪂ࡋ࠸ྍኚ⢭ᗘDSPࣈࣟࢵࢡ 600 MHz࣓࣭ࣔࣜࣈࣟࢵࢡ Embedded HardCopy Block 12.5 Gbps/28 Gbps ࢩ࣭ࣜࣝࢺࣛࣥࢩ࣮ࣂ さらに、Stratix V FPGA には大幅に強化された回路が実装され、メモリ・インタフェース上のシステム性 能が向上しています。Stratix V FPGA は、それぞれが最大 800 MHz で動作する最大 7 枚の 72 ビット DDR3 DIMM をマルチランクでサポートすることを目的にしています。そのため、リード／ライト・パス上の重 要な回路をすべてハード化し、より高い周波数でのタイミング収束を保証しています。Stratix V FPGA は、 図 7に示すアルテラのQuartus® II 開発ソフトウェアが提供する新しいUniPHYによってサポートされます。 図 7. Stratix V FPGA の UniPHY DLL PLL ࢡࣟࢵࢡ ⏕ᡂ DQS ࣃࢫ DQ I/O FIFO I/Oࣈࣟࢵࢡ ࣜࢥࣥࣇ ࢠ࣮ࣗࣞ ࢩࣙࣥ ࢟ࣕࣜࣈ࣮ࣞ ࢩ࣭ࣙࣥ ࢩ࣮ࢣࣥࢧ UniPHY ࣛࢺ࣭ࣃࢫ ࣮ࣜࢻ࣭ࣃࢫ ࢻࣞࢫ㸭 ࢥ࣐ࣥࢻ࣭ࣃࢫ ࣓ࣔࣜIPࢥࣥࢺ࣮ࣟࣛ ࣓ࣔࣜ I/Oᵓ㐀 ࣁ࣮ࢻ ࢯࣇࢺ I/O ブロックのハード FIFO により、新しい UniPHY は PHY レイテンシを半分に抑えることができます。 デューティサイクル・コレクション、アドバンスト・キャリブレーション・アルゴリズム、VT 補償付き デスキュー・ディレイなどの機能によって、高いデータ・レートにおける動作マージンを広げ、システム 信頼性を高めます。新しい UniPHY は、PLL（Phase-Locked Loop）と DLL（Delay-Locked Loop）を複数の インタフェース間で共有できるため、メモリ・インタフェースの実装が容易になります。UniPHY はクリ 6 Altera Corporation 28nm イノベーションの紹介 ～ ムーアの法則を超えて ア・テキストとしてお客様に提供されるため、デバッグやカスタマイズ機能を容易に利用できます。表 1 に Stratix V FPGA がサポートする LVDS とメモリ・インタフェースの性能目標を示します。 表 1. Stratix V FPGA の I/O 性能目標 イン タ コネク ト 性能 DDR3 800 MHz DDR2 400 MHz QDR II 350 MHz QDR II+ 550 MHz RLDRAM III 800 MHz RLDRAM II 667 MHz LVDS 1.6 Gbps ムーアの法則を超えて Stratix V FPGA は、28nm プロセスを採用して、コストと消費電力を抑えながら単一チップ上でより高い集 積度を実現するために、コアとトランシーバにハード IP を集積するとともに、アルテラの新しい Embedded HardCopy Block を導入しています。さらに、きめ細やかで使いやすいパーシャル・リコンフィギュレー ション（コア）、マルチプロトコル・クライアントをサポートするためのダイナミック・リコンフィギュ レーション（トランシーバ）、PCI Express 経由のコンフィギュレーション（CvPCIe）によるさらなる柔軟 性の向上によって、設計者はコストと消費電力を低減しながら究極の柔軟性を得ることができます。 Embedded HardCopy Block によるシステム集積度の最大化 図 8 に示す Embedded HardCopy Block は、アルテラ独自の HardCopy ASIC 機能を活用したカスタマイズ可 能なハード IP ブロックです。この技術革新により、性能の向上と消費電力の低減と同時に、最大 1,400 万 個の ASIC ゲートあるいは最大 70 万 LE 相当のロジックを搭載することが可能になり、FPGA の実装面積 当たりの集積度が飛躍的に高まります。Embedded HardCopy Block は、インタフェース・プロトコル、ア プリケーション固有ファンクション、独自のカスタム IP など、標準規格またはロジック比率の高いファ ンクションをハード化するのに使用します。 7 28nm イノベーションの紹介 ～ ムーアの法則を超えて Altera Corporation ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࣁ࣮ࢻPCS ࣁ࣮ࢻPCS ࣁ࣮ࢻPCS ࣁ࣮ࢻPCS LC PLL ࢡࣟࢵࢡ࣭ࢿࢵࢺ࣮࣡ࢡ Fractional PLL ࢝ࢫࢱ࣐ࢬྍ⬟࡞Embedded HardCopy Block ྍኚ⢭ᗘDSPࣈࣟࢵࢡ M20K࣓࣭ࣔࣜࣈࣟࢵࢡ ࢥ࣭ࣟࢪࢵࢡ࣭ࣇࣈࣜࢵࢡ 図 8. カスタマイズ可能な Embedded HardCopy Block ࢺࣛࣥࢩ࣮ࣂPMA ࢺࣛࣥࢩ࣮ࣂPMA ࢺࣛࣥࢩ࣮ࣂPMA ࢺࣛࣥࢩ࣮ࣂPMA ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA ࣁ࣮ࢻPCS ࢺࣛࣥࢩ࣮ࣂPMA PCI Express Gen3/Gen2/Gen1 ࡲࡓࡣ 40G/100G࣮ࢧࢿࢵࢺPCS/MAC ࡲࡓࡣ ࡑࡢࡢࣂ࢚࣮ࣜࢩࣙࣥࡲࡓࡣ ࢝ࢫࢱ࣒࣭ࢯ࣮ࣜࣗࢩࣙࣥ この技術革新により、以下のアプリケーションに特化した Stratix V FPGA が誕生します。 PCIe Gen3、Gen2、Gen1 などのバンド幅重視のアプリケーションおよびプロトコル 40G、100G、およびそれ以上の通信アプリケーション PCIe Gen3、Gen2、Gen1 などのプロトコルを処理するアプリケーション向けデバイスや 40G/100G アプリ ケーション向けのデバイスは、表 2 に示すハード化されたブロックを搭載しています。 表 2. Embedded HardCopy Block によって構築されるハード IP IP 機能 PCIe Gen3、Gen2、Gen1 PHY/MAC、データ・リンク、およびトランザクション・レイヤ 40G/100G イーサネット（802.3ba） MLD/PCS― ギアボックス、ブロック同期、アラインメント・マーカ、バーチャル・ チャネル再配置、非同期バッファ／デスキュー、ブロック・ストライパ／デストライパ、 スクランブラ／デスクランブラ Stratix V FPGA の PCS では、バックプレーン、ライン・カード、およびチップ間アプリケーションで使用 される多くの主要プロトコル向けに、固有のデジタル機能がトランシーバ・チャネルごとにハード化され ています（表 3） 。さらに、FPGA のコアには、高性能アプリケーション向けの可変精度 DSP ブロックや メモリ・ブロックなどのハード IP ブロックが含まれます（表 4）。 8 Altera Corporation 28nm イノベーションの紹介 ～ ムーアの法則を超えて 表 3. PCS 内のトランシーバ・チャネルごとに配置されたハード IP IP 機能 Interlaken ギアボックス、ブロック同期、64B/67B、フレーム同期、スクランブラ／デスクランブ ラ、CRC-32、非同期バッファ／デスキュー 10G (10GBASE-R) ギアボックス、ブロック同期、スクランブラ／デスクランブラ、64B/66B、レート・ マッチャ PCIe Gen3、Gen2、Gen1 ワード・アライナ、レーン同期ステート・マシン、デスキュー、レート・マッチャ、 8B/10B、ギアボックス、128B/130B、PIPE-8/16/32 Serial RapidIO® 2.0 ワード・アライナ、レーン同期ステート・マシン、デスキュー、レート・マッチャ、 8B/10B CPRI/OBSAI ワード・アライナ、ビット・スリップ（決定論的レイテンシ）、8B/10B 表 4. コア・ハード IP IP 機能 DSP コア内に配置された最大 3,680 個の新しい可変精度 DSP ブロック 内蔵メモリ 最大 2,583 個の M20K メモリ・ブロック 実際のデザインを分析したところ、Interlaken 24 チャネルと PCIe Gen3 x 8 コア 2 個を 240K LE 相当の Stratix V FPGA に実装すると、610K LE 相当の FPGA に相当する容量を備えることがわかりました。これは、24 チャネルの Interlaken を PCS 内にハード化することで 120K LE 相当、2 つの PCIe Gen3 x 8 ハード IP によっ て約 250K LE 相当と関連メモリ、合計 370K LE 相当を節減できたためです（表 5） 。これらの節減によっ て、アプリケーションをより小規模な FPGA に実装できるようになり、コストと消費電力が削減できます。 表 5. ハード IP によるロジック節減効果 プ ロ ト コ ル用にハー ド 化 さ れた IP 節減で き る ロ ジ ッ ク数 （LE） 24 チャネルの Interlaken 120K 2 個の PCIe Gen3 x 8 コア 250K トータル 370K Embedded HardCopy Block のもう 1 つの利点は、消費電力やコストを増加させずに単一チップ上により多 くの機能を集積できることです。Embedded HardCopy Block のない FPGA でデザイン集積度を 2 倍にする にはより大規模な FPGA を使わざるを得ないため、コストが増えるだけでなくスタティック消費電力も 2 倍になります（図 9） 。 FPGA 㸦Embedded HardCopy Block࡞ࡋ㸧 700K LEs + FPGA 㸦Embedded HardCopy Block࡞ࡋ㸧 700K LEs = ┦ᑐⓗ࡞ࢫࢱࢸࢵࢡᾘ㈝㟁ຊ 図 9. ハード IP のない FPGA で集積度を 2 倍にした場合のスタティック消費電力とコストの増加 ࢫࢱࢸࢵࢡ ᾘ㈝㟁ຊࡶ2ಸ 2ಸࡢ 㞟✚ᗘ FPGA Stratix V FPGA が持つ Embedded HardCopy Block により（図 10）、同じ FPGA 上に 2 倍の規模のデザイン を実装でき、スタティック消費電力への影響を最小限（わずか 35%）にとどめることができます。Embedded HardCopy Block は最大 700K LE 相当のロジックを備えているため、ソフト・ロジックによる実装に比べて 消費電力が 65% 低減されます。 9 28nm イノベーションの紹介 ～ ムーアの法則を超えて Altera Corporation + Stratix V FPGA = 700K LEࡲࡓࡣ 14M ASICࢤ࣮ࢺ ┦ᑐⓗ࡞ࢫࢱࢸࢵࢡᾘ㈝㟁ຊ Stratix V FPGA Embedded HardCopy Block 図 10. Stratix V FPGA で Embedded HardCopy Block を使用して集積度を 2 倍にした場合。消費電力とコ ストへの影響は最小限。 ࢫࢱࢸࢵࢡᾘ㈝㟁ຊࡣ 1.35ಸ 2ಸࡢ 㞟✚ᗘ Altera 究極の柔軟性 究極の柔軟性は、より小規模な FPGA への高いシステム・インテグレーション実装を可能にし、システム のダウンタイム、消費電力、およびコストの低減をもたらします。FPGA コアのパーシャル・リコンフィ ギュレーションやトランシーバのダイナミック・リコンフィギュレーションは、トランシーバやコアの機 能の容易な変更を実現し、究極の柔軟性を提供します。 パーシャル・リコンフィギュレーションとダイナミック・リコンフィギュレーション Stratix V FPGA は、デザインの他の部分を動作させたまま、コアやトランシーバの機能を簡単に変更でき るように設計されています。図 11 に示すとおり、この柔軟性は以下の要素によって実現されます。 コア内のきめ細やかな使いやすいパーシャル・リコンフィギュレーション。競合するソリューション に比べてより短い開発期間と少ない労力で実現できます。 ダイナミック・リコンフィギュレーション可能なトランシーバ。複数のプロトコル、データ・レート、 および PMA 設定を簡単にサポートできるデザインを可能にします。 図 11. Stratix V FPGA のパーシャルおよびダイナミック・リコンフィギュレーション ࢥࡢࣃ࣮ࢩ࣭ࣕࣝ ࣜࢥࣥࣇࢠ࣮ࣗࣞࢩࣙࣥ 10 B1 C1 D1 E1 F1 A2 B1 C2 D1 E1 F1 ࢺࣛࣥࢩ࣮ࣂࡢࢲࢼ࣑ࢵࢡ࣭ ࣜࢥࣥࣇࢠ࣮ࣗࣞࢩࣙࣥ A1 ࢺࣛࣥࢩ࣮ࣂ C2 ࢺࣛࣥࢩ࣮ࣂ FPGAࢥ FPGAࢥ A2 Altera Corporation 28nm イノベーションの紹介 ～ ムーアの法則を超えて 600 Mbps ～ 12.5 Gbps のマルチスタンダード・クライアント・インタフェースをサポートする広帯域幅ア プリケーションには、このレベルの柔軟性が不可欠です。そのようなアプリケーションの場合、サービ ス・プロバイダは、他のクライアントに対するサービスを中断せずに FPGA のアップデートや機能調整を 実行できなければなりません。それによって、システムのダウンタイムが大幅に短縮されます。 また、お客様は競争力を高めるために、FPGA ベースのデザインに常に新しい機能を取り入れ、システム 性能の向上を目指しています。このような設計変更は多くの場合 FPGA の大規模化を伴うため、コストだ けでなく消費電力も増加することになります。パーシャル・リコンフィギュレーションは、同時には動作 しないファンクションを FPGA に実装する必要性をなくして、ロジック集積度を仮想的に向上させます。 また、パーシャル・リコンフィギュレーションでは、そのようなファンクションを FPGA に実装するので はなく、外部メモリに格納して必要に応じてロードします。そのため、1 つの FPGA に複数のアプリケー ションを実装できるようになり、FPGA のサイズが小さくなってボード面積、コスト、および消費電力が 削減されます。 従来、パーシャル・リコンフィギュレーション機能には、はるかに長いエンジニアリング工数と複雑なデ ザイン・フローが必要でした。これは、設計者が複雑な FPGA アーキテクチャの詳細をすべて理解してい なければならなかったことを意味します。アルテラは、Stratix V FPGA に導入した新しい先進的なリコン フィギュレーション可能なファブリック、実績あるインクリメンタル・コンパイル手法に基づくデザイン、 および Quartus II 開発ソフトウェアの LogicLock フローによってパーシャル・リコンフィギュレーション を使いやすくしました。Quartus II 開発ソフトウェアには、次のような利点があります。 FPGA についての難解な詳細知識を必要としない リージョン（パーティション）数に制限がない プログラミング・ファイル数に制限がない FPGA のパーティション化されたリージョンをロードする順序に制限がない PCIe 経由のコンフィギュレーション（CvPCIe）と独立した PCIe コア PCIe は、FPGA とプロセッサ、ASIC、ASSP デバイスの間で最も広く使用されているインタフェースの 1 つです。PCIe ハード IP ブロックは、PCIe プロトコル・スタックを Stratix V FPGA に埋め込みます。Stratix V GX FPGA は、PCIe ベース仕様 3.0(Gen3) をターゲットにしたハード IP を最大 4 個搭載します。 図 12 に示すとおり、FPGA ファブリックは、最初に PCIe リンクを介してプログラムしたあと、同じリン クを通して FPGA ファブリック・イメージを更新できます。また、CvPCIe は以下の PCIe リンクのすべて の動作モードで完全にサポートされています。 Gen1 ：x1、x2、x4、x8 Gen2 ：x1、x2、x4、x8 Gen3 ：x1、x2、x4、x8 PCIeࣜࣥࢡ Gen3/Gen2/Gen1 x1ࠊx2ࠊx4ࠊx8 PCIeࣁ࣮ࢻIP 図 12. Stratix V FPGA の CvPCIe PCIeࣜࣥࢡࢆ ࡋࡓ FPGA࣓࣮ࢪࡢ ࣮ࣟࢻ 11 28nm イノベーションの紹介 ～ ムーアの法則を超えて Altera Corporation より小さなジオメトリの FPGA にさらに多くのロジックが集積されるにつれて、大規模な FPGA における コンフィギュレーション時間が長くなります。プロセッサとそれが監視するデバイス間のコントロール・ プレーン・インタフェースとして PCIe が普及したことから、FPGA を PCIe ポートとして動作するように 迅速かつ完全にプログラムすることが不可欠になります。そうでなければ、ホスト CPU が FPGA をエン ドポイントとして認識できないリスクがあり、ホスト CPU が FPGA なしで動作することになります。 上述したディスカバリー・メカニズムが機能しない可能性を回避するために、アルテラは FPGA ファブ リックのプログラム前またはプログラム中に動作する独立した PCIe コアを開発しました。PCIe ベース仕 様と PCIe CEM（Card Electro Mechanical）仕様に記述された PCIe のパワーアップ・タイミング・シーケン スによれば、デバイス初期化に割り当てられる最小時間は 100 ms 以下です。独立した PCIe コアの技術革 新により、Stratix V FPGA は PCIe のウェイクアップ時間仕様を常に満たすことができます。 Stratix V FPGA の CvPCIe と独立した PCIe コアは、ユーザーの柔軟性を高めることで次のような利点をも たらします。 プログラミング・ファイルが CPU メモリに格納されるため、必要な外部コンポーネント（フラッシュ やプログラミング・コントローラ）数が減少し、システム・コストが削減されます。 ボード・デザインが簡素化され、ボード面積が小さくなります。 ユーザー・アプリケーション・イメージが保護されます。これは、そのコピーにホスト CPU からしか アクセスできない上、暗号化および圧縮（またはそのいずれか）されているからです。 FPGA をユーザー・モードで動作させている場合、ファブリック・イメージのアップデート後にホス ト CPU を停止させたり、リブートしたりする必要はありません。CvPCIe は、CPU が実行する 1 つの ソフトウェア・アプリケーションに過ぎません。 低消費電力化に向けて最適化された高性能プロセス ジオメトリの微細化に伴い、常に以前のノードより高い集積化と性能向上がもたらされてきましたが、 28nm への移行も例外ではありません。28nm プロセスには明らかな性能上の利点が存在しますが、そのよ うな潜在的な利点を完全に実現するには、適切な「特徴」を持つ 28nm プロセスを選択する必要がありま す。アルテラは TSMC の 28HP（高性能）high-K メタルゲート（HKMG）プロセスを選択し、TSMC との 17 年間にわたる協力関係を活用して、Stratix V FPGA を低消費電力化するためプロセスの最適化を行いま した。このプロセスにより、Stratix V FPGA は、超広帯域幅アプリケーションに電力効率の良い 28 Gbps トランシーバを提供することもできます。 28nm プロセスに例外的な性能をもたらしたのは、HKMG の導入だけではありません。回路設計を高速化 するためにトランジスタのソース・ドレイン領域にシリコン・ゲルマニウム（SiGe）を埋め込むといった、 第 2 世代の高度な歪み技術もその要因です。アルテラは、キャップ・レイヤによる NMOS トランジスタ での張力歪み、ソースとドレインに埋め込まれたシリコン・ゲルマニウムによる PMOS トランジスタの圧 縮歪みを発生させます（図 13 参照）。これらの歪みシリコン技術では、電子と正孔の移動度が最大 30% 向 上し、結果としてトランジスタの性能が最大 40% 向上します。同じリーク・レベルでは歪みシリコンの 方が高い性能を実現できるため、リークが減少するようにこの性能向上の一部を相殺させることにより、 歪みシリコンを使用しないプロセスに比べて高速でリークが少ない優れたプロセスがもたらされます。最 大限の性能を実現するのに利用できるこの有力な HKMG と高度な歪み技術の組み合わせの特徴は、他の どの 28nm プロセスにも見られません。 12 Altera Corporation 28nm イノベーションの紹介 ～ ムーアの法則を超えて 図 13. 高性能トランジスタを実現する 28nm での歪みシリコン技術 NMOS Si3N4 ࢟ࣕࢵࣉ࣭ ࣞࣖ SiGeࢯ࣮ࢫ࣭ ࢻࣞࣥ PMOS 集積度と性能の向上は価値の高い利点ですが、今日のシステム開発者が緊急に考慮すべきもう 1 つのデザ イン項目は消費電力です。消費電力は、スタティック消費電力とダイナミック（動作時）消費電力で構成 されます。スタティック消費電力とは、FPGA がプログラムされているが、クロックが動作していないと きに FPGA が消費する電力です。スタティック消費電力は、図 14 に示すように、デジタル・ロジックと アナログ・ロジックの両方で消費され、プロセス・ジオメトリが縮小してチャネル長が短くなると増加し ます。 図 14. トランジスタにおけるリーク電流の発生源 ࢤ࣮ࢺ࣭ ࢜࢟ࢧࢻ ࢤ࣮ࢺ ࢯ࣮ࢫ n+ ࢻࣞࣥ (1) n+ (2) ࢳࣕࢿࣝ㛗 注: (1) (2) ド レ イ ンか ら ソ ースへの リ ー ク ゲー ト ・ オキサイ ド での リ ー ク ダイナミック消費電力は、信号のトグルおよび容量性負荷の充放電により生じるデバイスの動作を通じて 消費される電力です。この式が示すように、ダイナミック消費電力に影響する主な変数は、キャパシタン スの充電、電源電圧、およびクロック周波数です。 2 P dynamic = 1--- CV f activity 2 13 28nm イノベーションの紹介 ～ ムーアの法則を超えて Altera Corporation プロセス・ジオメトリの微細化に伴う消費電力の増加は業界全体の課題であり、リーク電力をコントロー ルしながら性能を維持または向上させるために、28nm プロセス・ノードで広く使用される多くのテクノ ロジが使用されています。Stratix V FPGA は表 6 に示されている手法を使用し、最高性能を実現しながら 消費電力を低減します。 表 6. Stratix V FPGA で消費電力を低減するために使用されている主要プロセスおよびデザイン手法 プ ロ セス またはデザイ ン ・ テ ク ノ ロ ジ ス タ テ ィ ッ ク消費電力を低減 ダ イ ナ ミ ッ ク 消費電力を低減 低消費電力化に最適化されている 28nm HKMG プロ セス 低いコア電圧 プログラマブル・パワー・テクノロジ NA ハード IP 化（Embedded HardCopy Block など） ファンクション・ブロックのパワー・ダウン機能 クロック・ゲーティング NA 超低リーク電流トランジスタ NA パーシャル・リコンフィギュレーション DDR3、およびダイナミック OCT Quartus II ソフトウェアによる PowerPlay 消費電力最 適化 ダイナミック消費電力は電圧の二乗に比例するため、高性能 FPGA がトータル消費電力を抑制しながら可 能な最高性能を得るには、28HP プロセス用により低い Vcc レベルが必要不可欠です（0.85 V） 。カスタム 低リーク電流トランジスタと高性能を必要としない選択回路ブロック向けのアルテラの第 3 世代プログラ マブル・パワー・テクノロジでスタティック消費電力を制御する場合、消費電力を抑えた高性能・高集積 FPGA を必要とするこれらのデザインには、28HP プロセスが最適です。 結論 ジオメトリの微細化により、ムーアの法則の利点として集積度と性能の向上が期待できますが、何もコン トロールしなければスタティック消費電力が増加することにもなります。アルテラは、FPGA に対する技 術革新によってムーアの法則を超え、コストと消費電力の制約を満たしながら、バンド幅に対するさらな る要求に応えることができます。 低消費電力化のために最適化されている TSMC の 28HP（HKMG 高性能）プロセスと独自のアーキテク チャ・テクノロジにより、Stratix V FPGA は以下を実現できます。 前世代のデバイスに比べて消費電力を 30% 低減 12.5 Gbps ～ 28 Gbps に対応する電力効率に優れたトランシーバを内蔵 競合する 28nm プロセスに比べて低い消費電力と高い性能を提供 Stratix V FPGA は、電力効率に優れた 28 Gbps トランシーバによってバンド幅の壁を打ち破り、Embedded HardCopy Block の採用により、1 つの FPGA により多くのロジックを集積できるようにします。パーシャ ル・リコンフィギュレーション、CvPCIe（および独立した PCIe コア）による柔軟性向上というさらなる 利点も併せ持つ Stratix V FPGA により、ユーザーはシステムのバンド幅を広げ、消費電力を低減できる一 方、お客様は厳しいコストの制約を守ることができます。 14 Altera Corporation 28nm イノベーションの紹介 ～ ムーアの法則を超えて 詳細情報について 1. 2. 3. 4. 5. White paper: Hyperconnectivity and the Approaching Zettabyte Era： www.cisco.com/en/US/solutions/collateral/ns341/ns525/ns537/ns705/ns827/VNI_Hyperconnectivity_WP.pdf White paper: Cisco Visual Networking Index: Forecast and Methodology, 2008-2013： www.cisco.com/en/US/solutions/collateral/ns341/ns525/ns537/ns705/ns827/white_paper_c11-481360.pdf Stratix V FPGA：すべてはバンド幅のために www.altera.co.jp/products/devices/stratix-fpgas/stratix-v/stxv-index.jsp オンラインセミナー： 「28nm Stratix V FPGA & HardCopy V ASIC のご紹介 すべてはバンド幅のために」 www.altera.co.jp/education/webcasts/all/wc-2010-introducing-stratix-v.html 関連文献：Stratix V デバイス： www.altera.co.jp/products/devices/stratix-fpgas/stratix-v/literature/stv-literature.jsp 謝辞 Seyi Verma, Product Marketing Manager, High-End FPGAs, Altera Corporation Peter McElheny, Director, Process Technology Development, Altera Corporation 101 Innovation Drive San Jose, CA 95134 www.altera.com Copyright © 2010 Altera Corporation. All rights reserved. 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