UltraScale アーキテクチャ : 業界最高のデバイス使用率、性能、拡張性

ホワ イ ト ペーパー : UltraScale™ FPGA
WP455 (v1.0) 2014 年 8 月 15 日
UltraScale アーキテ ク チ ャ : 業界最高のデバイ ス使用率、
性能、 拡張性
著者 : Nick Mehta
高性能アーキ テ ク チ ャ を備え、 幅広いパ ッ ケージ移行を サポー ト す
る UltraScale™ デバ イ ス では、 デザ イ ン を効率的に再利用 し て多様
性に優れた次世代ア プ リ ケーシ ョ ン を構築で き ま す。 その結果、 製
品の差別化お よ び市場投入に大 き な優位性が も た ら さ れ ま す。
概要
デバ イ ス は、 世代を追 う ご と に集積度 と 性能が向上 し 、 複雑化 し てい き ま す。 その一方
で、競合 よ り 先に製品を市場投入する こ と で成功を目指す設計者の勢い も 衰え る こ と はあ
り ません。
ザ イ リ ン ク ス の UltraScale アーキ テ ク チ ャ は、 従来アーキ テ ク チ ャ と 比べて非常に多 く
の技術革新が な さ れてい る た め、 次世代ア プ リ ケーシ ョ ン に求め ら れ る 性能、 使用率、
容量に十分対応で き る デバ イ ス と な り ま す。 アーキ テ ク チ ャ 互換の移行 と パ ッ ケージ
フ ッ ト プ リ ン ト 互換の移行 を両方サポー ト す る UltraScale デバ イ ス を 活用 し 、 最大限に
デザ イ ン を 再利用 し て PCB の再設計作業 を 最小限に抑え る こ と で、 さ ま ざ ま な特長 を
持つシ ス テ ム を い ち早 く 構築で き ま す。
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UltraScale アーキテ ク チ ャ : 業界最高のデバイ ス使用率、 性能、 拡張性
市場要求
多 く の次世代市場お よ びアプ リ ケーシ ョ ンで、 シ ス テ ムの帯域幅 と 処理能力の大幅な向上が求め ら れてい ます。 ワ イ ヤー ド /ワ
イ ヤ レ ス通信、 ビデオ、 画像処理な ど、 いずれのアプ リ ケーシ ョ ンにおいて も 、 高ま る デー タ スループ ッ ト 要件に よ っ て、 す
べてのシ ス テ ム コ ン ポーネ ン ト で ト ラ フ ィ ッ ク と 要求が増加する と い う 同 じ 結果が生 じ ます。 よ り 多 く のデー タ がパ ラ レルお
よ びシ リ アル I/O を介 し てチ ッ プ上に到達 し ます。 その後デー タ は、 ロ ジ ッ ク お よ び DSP で処理 さ れ る 前に再びパ ラ レ ル I/O
(DDR メ モ リ ) と シ リ アル I/O (シ リ アル メ モ リ ) の両方を通っ てバ ッ フ ァ ー さ れ る 必要があ り ます。 そ し て、 パ ラ レルお よ びシ
リ アル I/O を再び通っ て最終的に次のデス テ ィ ネーシ ョ ンへ送信 さ れます。
シ ス テ ムの処理要件は さ ま ざ ま な理由か ら 複雑化 し て き ま し た。 た と えば、大規模なデー タ パケ ッ ト を高デー タ レー ト で伝搬
す る には、 高い周波数で動作す る 幅の広いパ ラ レル デー タ バス が必要です。 効率的にデー タ を処理す る には、 すべてのシ ス テ
ム を 1 つのデバ イ ス に実装す る 必要があ り ます。 こ れに よ っ て、 2 つの FPGA 間で膨大なデー タ を送受信す る 際に生 じ る レ イ
テ ン シ と 消費電力がな く な り ますが、 1 つのデバ イ ス に非常に高い集積度 と 性能が求め ら れ ます。 こ う し て高性能 FPGA が頻
繁に使用 さ れ よ う にな り 、 デバ イ ス使用率が高 く と も 性能を犠牲にす る こ と な く 、 常に最大性能で動作で き る こ と が最 も 重視
さ れてい ます。
競争の激 し い市場でエン ジニア リ ン グ コ ス ト を抑え る ため、 デザ イ ン をで き る 限 り 再利用 し て、 多様性を備えた シ ス テ ム を構
築す る 方法が一般化 し てい ます。 1 つのデザ イ ン を使用 し て、 目的別に ロ ーエン ド 、 ミ ッ ド レ ン ジ、 お よ びハ イ エン ド アプ リ
ケーシ ョ ンの要求を満た し ます。 1 つのプ ラ ッ ト フ ォームの さ ま ざ ま なバ リ エーシ ョ ン が異な る デバ イ ス を使用す る 方法が最
も 有効で、 コ ス ト 効率に も 優れてい ます。
高性能デザイ ン向け ULTRASCALE アーキテ ク チ ャ
市場要求に応え る ために、 ザ イ リ ン ク スは従来の FPGA アーキ テ ク チ ャ を見直 し 、 長年高い評価を受けて き た従来型アーキ テ
ク チ ャ をベース に、 次世代デザ イ ンの課題に対応で き る よ う に こ れを再構築 し ま し た。 かつてない広いデー タ バ ス幅に対応す
る と 共に、 かつてない高 ク ロ ッ ク レー ト でデー タ を処理お よ び格納する こ と を求め る 市場 ト レ ン ド に応え る ため、 こ の よ う な
変更が必要で し た。
ロ ジ ッ ク および イ ン タ ー コ ネ ク ト
FPGA アーキ テ ク チ ャ の主な ロ ジ ッ ク 構築ブ ロ ッ ク は、 CLB (Configurable Logic Block) であ り 、 こ の中には複数の レ ジ ス タ お よ
びル ッ ク ア ッ プ テーブルが含まれます。最高性能を達成す る には、デザ イ ンのエ レ メ ン ト を密接にパ ッ ク す る 必要があ り ます。
UltraScale アーキ テ ク チ ャ は、 前世代 FPGA と 比較 し て CLB が改良 さ れてい る ため、 有効な リ ソ ース を最 も 効率的に使用 し て
全体的な イ ン タ ー コ ネ ク ト (総配線長な ど) を削減で き ます。 効率的に コ ン ポーネ ン ト を使用で き る 方法を模索する ため、 従来
の CLB 構造 (図 1 参照) のあ ら ゆ る 側面が見直 さ れま し た。
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X-Ref Target - Figure 1
Carry Out
LUTs
Registers
Carry In
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図 1 : CLB アーキテ ク チ ャ
1 つの CLB 構造にすべての ロ ジ ッ ク リ ソ ース を ま と め る こ と で、多重化ス テージ を 1 つ追加 し て多入力マルチプ レ ク サ と 長い
8 ビ ッ ト キ ャ リ ー チ ェーン を構築 し てい ます。 こ れに よ っ て、 よ り 高速な演算機能が可能にな り ます。
CLB で中心的な役割を果たすのは、 ル ッ ク ア ッ プ テーブル (LUT) と レ ジ ス タ です (図 2 参照)。
X-Ref Target - Figure 2
LUT
Bypass
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図 2 : LUT およびレ ジス タ
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UltraScale アーキ テ ク チ ャ では、 すべてのエ レ メ ン ト がそれぞれに コ ネ ク テ ィ ビ テ ィ (独自の入力お よ び出力) を備え てい る た
め、 関連性のない機能を効率的にパ ッ ク で き ます。 こ れに よ っ て、 高性能で コ ンパ ク ト なデザ イ ンが完成 し ます。 こ の特別な
コ ネ ク テ ィ ビ テ ィ があ る こ と に よ っ て、 関連する レ ジ ス タ へア ク セ スする ために LUT を介 し て配線す る 必要がな く な り ます。
UltraScale アーキ テ ク チ ャ の CLB に含まれ る レ ジ ス タ は、 従来アーキ テ ク チ ャ でその数が 2 倍にな っ た ク ロ ッ ク イ ネーブル信
号を活用す る こ と に よ っ て高い効果を発揮 し 、 部分的に無視 し た り 反転 さ せ る な ど の属性の柔軟性 も 強化 さ れてい ます。 柔軟
性に優れた制御信号を多用す る こ と で、 UltraScale アーキ テ ク チ ャ の各 CLB 内にあ る リ ソ ース をすべて使用で き る よ う に ソ フ
ト ウ ェ アが柔軟に対応で き ます。
従来 FPGA テ ク ノ ロ ジの配線アーキ テ ク チ ャ を検証する 際の最 も 大き な課題の 1 つは、 デバ イ ス集積度が増加す る と ロ ジ ッ ク
セルが N の 2 乗倍で増加す る こ と です。 つま り 、 小規模デバ イ ス か ら 大規模デバ イ スへ移行す る と 、 ロ ジ ッ ク セル数が大幅に
増加 し ますが、 イ ン タ ー コ ネ ク ト ト ラ ッ ク 数は単に N 倍で増加 し ます。 し たがっ て、 デバ イ ス集積度が増加する と 、 ロ ジ ッ ク
リ ソ ース数に対す る イ ン タ ー コ ネ ク ト ト ラ ッ ク 数が大 き く 下回 り ます。
ロ ジ ッ ク リ ソ ース数 と イ ン タ ー コ ネ ク ト ト ラ ッ ク 数の差を縮め る こ と は、 UltraScale アーキテ ク チ ャ で解決で き る 課題の 1 つ
です。 最初に、 コ ンパ ク ト さ 、 性能、 柔軟性を改善する よ う 従来の イ ン タ ーコ ネ ク ト の ス イ ッ チン グ アーキ テ ク チ ャ を再設計
し ま し た。 ま た、 UltraScale アーキ テ ク チ ャ では、 FPGA の イ ン タ ー コ ネ ク ト におけ る 水平方向お よ び垂直方向の配線 ト ラ ッ ク
数を倍増 し 、 A 点か ら B 点への直接配線 も 増加 し ま し た。
CLB お よ び イ ン タ ー コ ネ ク ト のアーキ テ ク チ ャ が改善 さ れた こ と で、Vivado® Design Suite が よ り 柔軟にデザ イ ン を配置で き る
よ う にな り 、 高集積度で高性能な FPGA が高い リ ソ ース使用率に達 し た場合で も 、 安定 し て高性能を維持で き ます。
従来お よ び競合他社の ソ フ ト ウ ェ ア ツールは、焼き な ま し 法 (配置の際に ラ ン ダ ム な初期値の使用 と ラ ン ダ ム な移動に よ っ て、
大域的な最適解を求め る 方法) をベース と す る 旧式技術を使用 し ます。 Vivado ツールの配置では、 過密状態を緩和で き ます。解
析機能を持つ こ の配置は、 3 つの要素 ( タ イ ミ ン グ、 密度、 配線長) を同時に最適化 し て ソ リ ュ ーシ ョ ン を見つけ る 確実な機能
です。 UltraScale アーキ テ ク チ ャ と Vivado Design Suite (過密を認識 し てす る 配置機能を使用 し てデザ イ ンにおけ る 過密を予測)
に よ る 協調最適化に よ っ て、 過密に よ る あ ら ゆ る 問題を緩和 し ます。 高集積度 UltraScale デバ イ ス が高い リ ソ ース使用率に達
し て も 、 安定的に高性能を維持 し 、 予想どお り の ソ フ ト ウ ェ ア ラ ン タ イ ム を提供 し ます。
Vivado Design Suite を使用 し て UltraScale アーキテ ク チ ャ を協調最適化 し た場合、 1 つのデバ イ ス に よ り 多 く の ロ ジ ッ ク をパ ッ
ク で き 、 ツールはデザ イ ン全体の配線長が短 く な る よ う に最適化 し 、 デバ イ ス使用率の増加に関わ ら ず安定的な高性能を実現
し ます (図 3 参照)。
X-Ref Target - Figure 3
UltraScale architecture provides
significantly more usable resources
100%
90%
80%
70%
UltraScale FPGA:
1160K LC Device
355 Design Instances
Competitor:
1150K LC Device
265 Design Instances
60%
50%
40%
30%
UltraScale architecture CLB
20%
Competitor ALM
10%
0%
0
22
44
66
88
110 132 154 176 198 220 242 265 285 306 328 355
Design size (number of instances)
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図 3 : 高集積度 UltraScale アーキテ ク チ ャの メ リ ッ ト
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図 3 では、 競合の大規模製品に対 し て、 UltraScale アーキ テ ク チ ャ と Vivado Design Suite を使用 し た場合のデバ イ ス使用率を示
し てい ます。 いずれのアーキ テ ク チ ャ に も 最適化 さ れていない opencores.org のデザ イ ンの配線を両アーキ テ ク チ ャ で複数回実
行 し 、 それぞれのデバ イ ス の使用率を観察 し ま し た。 UltraScale アーキ テ ク チ ャ の効率的なパ ッ キ ン グは、 Vivado Design Suite
で 355 個のデザ イ ン イ ン ス タ ン ス を FPGA に入れ る こ と がで き ま し た。 競合のアーキ テ ク チ ャ では、 265 個の イ ン ス タ ン ス が
配置 さ れた時点で リ ソ ー ス 使用率が 100% に達 し 、 それ以上は配置で き な く な り ま し た。 結果 と し て、 UltraScale アーキ テ ク
チ ャ は、 競合アーキ テ ク チ ャ と 比較 し た場合、 同等サ イ ズのデバ イ ス に極めて多 く のデザ イ ン をパ ッ ク で き る こ と がわか り ま
し た。
ASIC 方式の ク ロ ッ キング
UltraScale の ク ロ ッ キ ン グ アーキ テ ク チ ャ (図 4) は設計 さ れてお り 、 前世代 FPGA と は ま っ た く 異な り ます。 垂直方向 と 水平
方向の両方に同一マ ト リ ク ス の ク ロ ッ ク 配線 ト ラ ッ ク と ク ロ ッ ク 分配 ト ラ ッ ク があ り ます。 ク ロ ッ ク 配線 ト ラ ッ ク に よ っ て、
ク ロ ッ ク ネ ッ ト ワー ク の中心を その ク ロ ッ ク 信号で駆動 さ れ る ロ ジ ッ ク の中央に配置で き ます。 そ し て、 ク ロ ッ ク 分配 ト ラ ッ
ク に よ っ て、 ク ロ ッ ク 信号が任意のデス テ ィ ネーシ ョ ンへ分配 さ れます。 こ の構造では、 前世代 FPGA アーキ テ ク チ ャ よ り 多
く の ク ロ ッ ク ネ ッ ト ワー ク が可能にな り 、 デザ イ ンの最大性能で動作 し た場合の ク ロ ッ ク ス キ ュ ーが大幅に削減 さ れます。
すべての UltraScale FPGA は、高 さ と 幅が固定 さ れた ク ロ ッ ク 領域に分割 さ れてい ます。すべての領域は CLB 60 個分の高 さ で、
ロ ジ ッ ク 、 ブ ロ ッ ク RAM お よ び DSP と 同 じ 幅であ る ため、 信号が各 ク ロ ッ ク 領域を通過す る 時間は等 し く な り ます。 ク ロ ッ
ク 領域すべてに、 各 24 本の垂直方向 と 水平方向の ク ロ ッ ク 配線 ト ラ ッ ク 、 お よ び各 24 本の垂直方向 と 水平方向の ク ロ ッ ク 分
配 ト ラ ッ ク があ り ます。
X-Ref Target - Figure 4
Segmented Clock Region
24
24
24
24
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図 4 : UltraScale のク ロ ッ キング アーキテ ク チ ャ
ク ロ ッ ク 配線 ト ラ ッ ク と ク ロ ッ ク 分配 ト ラ ッ ク はすべて接続 さ れてい る ため、 こ れ ら を使用 し てデバ イ ス全体に ク ロ ッ ク を供
給で き ますが、 ク ロ ッ ク 領域境界でセグ メ ン ト 化 も 可能です。 こ の場合のセグ メ ン ト 化 と は、 ク ロ ッ ク 信号が必要な場所での
み駆動 さ れ る こ と を意味 し ます。 こ れは ま さ に ASIC の よ う な ク ロ ッ キ ン グ方式です。 必要な場所でのみ ク ロ ッ ク 信号を駆動
す る 別の利点 と し て、 必要のない ト ラ ン ジ ス タ の切 り 換え動作を削減す る こ と で、 結果 と し てダ イ ナ ミ ッ ク 消費電力を抑え る
こ と がで き ます。
こ の新 し い ク ロ ッ ク 配線手法のほかに も 、 ク ロ ッ ク バ ッ フ ァ ーの種類お よ び数が改善 さ れま し た。 ク ロ ッ ク バ ッ フ ァ ーの数は
大幅に増加 し てい ます。 32 個のグ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーが中央に配置 さ れてい ま し たが、 水平方向配線 と ク ロ ッ ク マ
ネージ メ ン ト 列のすべての接合部に 24 個のグ ロ ーバル対応バ ッ フ ァ ーが配置 さ れ る よ う にな り ま し た。 つま り 、 最大容量の
UltraScale デバ イ ス では、 720 個のグ ロ ーバル対応 ク ロ ッ ク バ ッ フ ァ ーが含まれ る こ と にな り ます。 バ ッ フ ァ ー数の増加を考慮
し 、 ク ロ ッ ク バ ッ フ ァ ーの種類が少な く な っ てい ます。 前世代アーキ テ ク チ ャ と 比べて、 バ ッ フ ァ ーの種類 と 制約が減少 し た
ため、 使用す る バ ッ フ ァ ーを判断す る 作業が以前 よ り 極めてシ ンプルにな り ます。
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UltraScale アーキテ ク チ ャ : 業界最高のデバイ ス使用率、 性能、 拡張性
ULTRASCALE アーキテ ク チ ャの拡張性
すべての UltraScale FPGA は、 こ のホ ワ イ ト ペーパーで説明す る メ リ ッ ト を享受で き る 同 じ 基本アーキ テ ク チ ャ を使用 し ます。
Kintex UltraScale あ る いは Virtex UltraScale (20nm/16nm) で あ っ て も 、 基本 と な る FPGA ア ー キ テ ク チ ャ は同 じ で あ る た め、
UltraScale FPGA を タ ーゲ ッ ト と す る すべてのデザ イ ンお よ び IP は別の UltraScale FPGA で簡単に再利用で き ます。 こ の よ う な
UltraScale フ ァ ミ リ 間におけ る デザ イ ン と IP の簡単な移行は、 UltraScale FPGA 上で同 じ シ ス テ ムの さ ま ざ ま なバ リ エーシ ョ ン
を構築可能にす る ために最 も 重要です。
FPGA 間の切 り 替え時に PCB を再設計す る 作業を最小限に抑え る こ と も 同様に重要です。 UltraScale フ ァ ミ リ は、 フ ッ ト プ リ
ン ト 互換のパ ッ ケージで多様なデバ イ ス を提供 し てい ます。 UltraScale FPGA では、 パ ッ ケージ識別子の最後の文字 と 数の列に
基づいて フ ッ ト プ リ ン ト の互換性を識別で き ます。 た と えば、 「D1924」 で終わ る パ ッ ケージの UltraScale FPGA は、 「D1924」
と 付い た そ の他すべて のパ ッ ケ ー ジ の UltraScale FPGA と 互換性が あ り ま す。 20nm や 16nm FinFET プ ロ セ ス で構築 さ れ た
Kintex UltraScale FPGA と Virtex UltraScale FPGA 間におけ る パ ッ ケージ フ ッ ト プ リ ン ト 互換の移行は、 こ の識別子で判断で き
ます。
光伝送ネ ッ ト ワー ク (OTN) 伝送お よ び多重化アプ リ ケーシ ョ ンは、 パ ッ ケージ フ ッ ト プ リ ン ト 移行の価値を示す良い例です。
ソ ーシ ャ ル ネ ッ ト ワーキ ン グや民生用ビデオ アプ リ ケーシ ョ ンが急増 し 、 企業やデー タ セ ン タ ー カ ス タ マーが高品質かつ高
信頼性を求め る よ う にな り 、イ ン テ リ ジ ェ ン ト なデー タ 処理機能への要求が急激に増加 し てい ます。デー タ 伝送を担 う ワ イ ヤー
ド 通信の イ ン フ ラ 構造は、 シ ス テ ム リ ソ ース を増加 し 続け る か、 ド ラ イ ブに多 く の リ ソ ース と シ ス テ ム イ ン テ リ ジ ェ ン ス を組
み合わせて効率的にデー タ を処理す る こ と で、 こ れ ら の要求に絶えず対応 し てい く 必要があ り ます。
NEP (ネ ッ ト ワー ク 機器プ ロ バ イ ダー ) 向けに多数の OTN SmartCORE™ ソ リ ュ ーシ ョ ンがザ イ リ ン ク ス か ら 提供 さ れてい る た
め、 開発者は革新的な製品開発や最終製品の差別化に集中で き 、 高性能かつ高信頼性への要求に応え る こ と がで き ます。 こ の
カ ス タ マ イ ズ可能な IP を利用す る こ と で、 基本的なシ ス テ ム機能を構築す る 際に、 フ レーマー、 マ ッ パー、 FEC (前方誤 り 訂
正) ブ ロ ッ ク な ど のシ ス テ ム内の構築ブ ロ ッ ク の実装あ る いは複製が容易にな り ます。 FPGA 内の残 り の リ ソ ースは、 任意の差
別化機能を作成す る ために使用可能です。 こ の方法に よ り 、 頻繁に使用 さ れ る 特定機能の設計時間が短縮 さ れ る だけでな く 、
貴重なエン ジニア リ ン グ リ ソ ース を よ り 高度で、 よ り 高い利益を も た ら す タ ス ク に割 り 当て る こ と がで き ます。
図 5 に、 Virtex UltraScale 095 FPGA に構築 さ れた 2x100G ト ラ ン ス ポ ン ダーの例を示 し ます。
X-Ref Target - Figure 5
Optics
Modules
Optics
Modules
OTL4.x
100G
GFEC
OTU
Framer
100G
Mapper
CAUI-4/
CAUI-10
100 GbE
OTL4.x
100G
GFEC
OTU
Framer
100G
Mapper
CAUI-4/
CAUI-10
100 GbE
Customer IP
Product Differentiation
Xilinx IP
Integrated Block
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図 5 : 2x100G ト ラ ン スポン ダ
図に示す と お り 、 シ ス テ ム コ ン ポーネ ン ト のほ と ん ど は、 実装や複製が簡単なザ イ リ ン ク ス の SmartCORE IP です。 その上、
こ のアプ リ ケーシ ョ ンでは、 Virtex UltraScale デバ イ ス で利用で き る Ethernet 用統合ブ ロ ッ ク を活用 し てい ます。 各ブ ロ ッ ク は
100G の イ ーサネ ッ ト 通信が可能で、 使用す る ト ラ ン シーバー ス ピー ド に応 じ て AUI-4 モー ド ま たは CAUI-10 モー ド に指定で
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UltraScale アーキテ ク チ ャ : 業界最高のデバイ ス使用率、 性能、 拡張性
き ます。 CAUI-4 は 25.78125Gb/s の ト ラ ン シーバーを 4 つ使用 し 、 CAUI-10 は 10.3125 Gb/s の ト ラ ン シーバーを 10 個使用 し て
100G イ ーサネ ッ ト チ ャ ネルを構成 し ます。 Ethernet 用統合ブ ロ ッ ク のほかに、 UltraScale デバ イ ス には Interlaken 用統合ブ ロ ッ
ク があ り ます。 こ れ ら のブ ロ ッ ク は、 レーン と デー タ レー ト の コ ン フ ィ ギ ュ レーシ ョ ンに よ っ て、 10Gb/s ～ 150Gb/s ま での伝
送ス ピー ド が可能です。UltraScale アーキ テ ク チ ャ の GTH お よ び GTY ト ラ ン シーバーは共に 0.5Gb/s ～ 16.3Gb/s のデー タ レー
ト をサポー ト し 、GTY ト ラ ン シーバーは最大 32.75Gb/s で動作可能です。OTL4.10 の光モジ ュ ールを駆動 (10/11Gb/s) す る には、
最大 16.3Gb/s が可能で同 じ 機能を備えた GTH ま たは GTY ト ラ ン シーバーのいずれか を使用で き ます。 OTL4.4 (25/28Gb/s) に
は GTY ト ラ ン シーバーを使用 し ます。
エン ド ユーザーに よ り 高い機能 と スループ ッ ト を提供す る ためシ ス テ ムに拡張性を備え る こ と は、 装置ベン ダーに と っ て常識
です。 Virtex UltraScale 095 FPGA で 2x100G ト ラ ン ス ポ ン ダーを構築 し た際に使用 し た構築ブ ロ ッ ク を利用 し 、 Virtex UltraScale
160 FPGA で 4 x 100G ト ラ ン ス ポ ン ダーを構成する こ と で、 1 つのデバ イ ス に大規模な 400G イ ン グ レ スお よ び イ グ レ ス を構築
で き ます。 すべての UltraScale アーキ テ ク チ ャ が同 じ リ ソ ース を共有す る だけではな く 、 フ ァ ミ リ 間でパ ッ ケージ を移行す る
こ と に よ っ て、同 じ ボー ド に別のデバ イ ス を使用 し 、最小限の変更を加え る だけでデザ イ ン を完成 さ せる こ と が可能です。図 6
に、 VU095 と フ ッ ト プ リ ン ト 互換のパ ッ ケージ を使用 し て Virtex UltraScale 160 に構築 し た 4 x 100G ト ラ ン ス ポ ン ダーを示 し
ます。
X-Ref Target - Figure 6
Optics
Modules
Optics
Modules
Optics
Modules
Optics
Modules
100G
GFEC
OTU
Framer
100G
Mapper
CAUI-4
CAUI-10
100 GbE
OTL4.x
100G
GFEC
OTU
Framer
100G
Mapper
CAUI-4
CAUI-10
100 GbE
OTL4.x
100G
GFEC
OTU
Framer
100G
Mapper
CAUI-4
CAUI-10
100 GbE
OTL4.x
100G
GFEC
OTU
Framer
100G
Mapper
CAUI-4
CAUI-10
100 GbE
OTL4.x
Customer IP
Product Differentiation
Xilinx IP
Integrated Block
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図 6 : 4 x 100G ト ラ ン スポン ダ
ザ イ リ ン ク ス の SmartCORE IP を実装 し た場合、VU160 デバ イ ス の有効な ロ ジ ッ ク リ ソ ース の約 60% を消費 し ます。UltraScale
アーキ テ ク チ ャ は効率性に優れてい る ため、 90% 以上の ロ ジ ッ ク 使用が可能です。 つま り 、 こ の例では、 FPGA の リ ソ ース が
30% 以上残っ てい る ため、 NEP はカ ス タ ム IP を実装 し て最終製品に差別化を も た ら す こ と が可能にな り ます。
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UltraScale アーキテ ク チ ャ : 業界最高のデバイ ス使用率、 性能、 拡張性
業界初の帯域幅 と コ ネ ク テ ィ ビ テ ィ
Virtex UltraScale FPGA は無類のハ イ エン ド デバ イ ス であ り 、 20nm プ ロ セ ス を採用 し た業界唯一の ソ リ ュ ーシ ョ ンです。 Virtex
UltraScale フ ァ ミ リ は、 業界で最 も 多 く の ト ラ ン シーバーを搭載 し た FPGA (Virtex UltraScale VU190) で、 かつて ない性能 と コ
ネ ク テ ィ ビ テ ィ を提供 し ます。 こ の FPGA には約 200万個の ロ ジ ッ ク セル、 130Mb 以上のオンチ ッ プ RAM、 1000 以上のパ ラ
レル I/O ピ ン、 そ し て最大 120 個のシ リ アル ト ラ ン シーバーが統合 さ れてお り 、 シ ン グル パ ッ ケージ デバ イ ス で 500G シ ス テ
ム を実現で き ます (図 7 参照)。
X-Ref Target - Figure 7
8 x 8G
4 x 25G
4 x 25G
4 x 25G
4 x 25G
4 x 25G
Test
Interface
CAUI-4
Interlaken
CAUI-4
Interlaken
CAUI-4
Bridge and
User Logic
Interlaken
CAUI-4
Interlaken
CAUI-4
Interlaken
12 x 12.5G
12 x 12.5G
12 x 12.5G
12 x 12.5G
12 x 12.5G
HMC
Control
16 x 15G
16 x 15G
WP455_07_072414
図 7 : 500G ブ リ ッ ジ ア プ リ ケーシ ョ ン
図 7 に、120 個の ト ラ ン シーバーを搭載 し た 1 つの FPGA で実現 し た 500G ブ リ ッ ジ アプ リ ケーシ ョ ン を示 し てい ます。各チ ャ
ネルは、 12 個の 12.5Gb/s ト ラ ン シーバーを使用する Interlaken ブ ロ ッ ク を介 し てバ ッ ク プ レーン と 接続 し てい ます。 ブ リ ッ ジ
の反対側では、 各 100G リ ン ク に対 し て 4 個の 25.78125Gb/s ト ラ ン シーバーを使用す る 100G イ ーサネ ッ ト でデー タ が転送 さ
れます。 メ イ ンのブ リ ッ ジ アプ リ ケーシ ョ ンのほかに、 こ のブ リ ッ ジは、 デー タ を格納す る ためのシ リ アル メ モ リ へ イ ン タ ー
フ ェ イ スす る 必要があ り ます。 こ の イ ン ス タ ン ス では、 HMC の最大デー タ レー ト (15Gb/s) で動作す る 2 本の 16 チ ャ ネル リ
ン ク が接続 さ れてい ます。 XCVU190 デバ イ ス で利用で き る 残 り 8 個の ト ラ ン シーバーを使用 し 、 任意の イ ン タ ーフ ェ イ ス を
実装で き ます。 こ の場合、 残 り の ト ラ ン シーバー と 8Gb/s の Gen3 デー タ レー ト で動作す る PCI Express 用統合ブ ロ ッ ク を使用
し て PCI Express® の テ ス ト イ ン タ ー フ ェ イ ス を 実装 し て い ま す。 こ れ ら の 8 個の ト ラ ン シーバー を 同 じ よ う に使用 し て、
10G-KR な ど のプ ロ ト コ ルを用いて さ ら な る バ ッ ク プ レーン通信を提供 し た り 、 RXAUI な ど のプ ロ ト コ ルでシ ス テ ム内の別の
FPGA と 通信す る こ と も 可能です。
高帯域幅への要求が絶えず高ま る 中、 将来的には 500G を超え て テ ラ ビ ッ ト 級のアプ リ ケーシ ョ ンが台頭す る で し ょ う 。 現世
代の UltraScale FPGA に フ ッ ト プ リ ン ト お よ びアーキ テ ク チ ャ の互換性があ る のに加え て、 TSMC 社の 16nm FinFET プ ロ セ ス
を採用 し て構築 さ れ る 次世代 UltraScale FPGA への確実でシ ン プルな移行パ ス があ る ため、 業界最高の性能 と 帯域幅を備え る
次世代アプ リ ケーシ ョ ン を今か ら 構築で き ます。
WP455 (v1.0) 2014 年 8 月 15 日
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UltraScale アーキテ ク チ ャ : 業界最高のデバイ ス使用率、 性能、 拡張性
ま とめ
次世代アプ リ ケーシ ョ ンの要求に応え る ためにデバ イ ス のサ イ ズ と 複雑性が増 し た結果、 非常に大規模な高性能 FPGA が必要
と さ れ る よ う にな り ま し た。 1 つのデバ イ ス に多 く の機能を搭載す る こ と は非常に大 き な メ リ ッ ト を も た ら し ますが、 高帯域
幅で高速なデザ イ ンの配線や、 デザ イ ンの部分的な再利用はやは り 容易ではあ り ません。 ザ イ リ ン ク ス は、 こ れ ら の問題を解
消す る ために、 すべての UltraScale デバ イ ス に新 し く 高性能な アーキ テ ク チ ャ を導入 し 、 性能を落 と す こ と な く 高い リ ソ ース
使用率を達成で き る よ う に し ま し た。 UltraScale アーキ テ ク チ ャ と IP の移行に加え て、 フ ッ ト プ リ ン ト 互換のパ ッ ケージ移行
も サポー ト し てい る ため、 市場要求の変化に応 じ て アプ リ ケーシ ョ ン を自在に拡張で き ます。
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2014 年 8 月 15 日
1.0
内容
初版
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ジの右下にあ る [フ ィ ー ド バ ッ ク 送信] ボ タ ン を ク リ ッ ク する と 表示 さ れ る フ ォームか ら お知 ら せ く だ さ い。 いただ き ま し た ご
意見を参考に早急に対応 さ せていただ き ます。 なお、 こ の メ ール ア ド レ スへのお問い合わせは受け付けてお り ません。 あ ら か
じ めご了承 く だ さ い。
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