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LTC6954 - 低位相ノイズ、トリプル出力クロック分配分周器/ドライバ

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LTC6954 - 低位相ノイズ、トリプル出力クロック分配分周器/ドライバ
LTC6954
低位相ノイズ、
トリプル出力クロック
分配分周器 /ドライバ
特長
概要
低ノイズのクロック分配：高速 / 高分解能の
A/Dコンバータのクロック制御に最適
n 20fsRMS 未満の付加ジッタ
（12kHz ∼ 20MHz）
n 85fsRMS 未満の付加ジッタ
（10Hz ∼ナイキスト周波数）
n 最大入力周波数：1.8GHz
（DELAY = 0 の場合の LTC6954-1）
n 最大入力周波数：1.4GHz
（LTC6954-1
（DELAY > 0 の場合）、LTC6954-2、-3、-4）
n EZSync ™クロック同期に適合
n 独立した3つの低ノイズ出力
n 4つの出力の組み合わせを使用可能
n 1から63までの全ての整数を対象範囲とする
個別にプログラム可能な3つの分周器
n 0から63までの全ての整数を対象範囲とする
個別にプログラム可能な3つの遅延
n 接合部温度範囲：–40°C ～ 105°C
LTC®6954は、位相ノイズが極めて小さいクロック分配デバイ
ス・ファミリです。各デバイスは3つの出力を備えており、各出
力には、個別にプログラム可能な分周器および遅延がありま
す。以下に示すように、出力ロジック信号の種類が異なる4つ
のファミリ構成デバイスがあります。
n
LTC6954-1：3つのLVPECL出力
LTC6954-2：2つのLVPECL出力および 1つのLVDS/CMOS
出力
LTC6954-3：1つのLVPECLおよび 2つのLVDS/CMOS出力
LTC6954-4：3つのLVDS/CMOS出力
1 ∼ 63の任意の整数で入力周波数を分周し、0 ∼ 63の入力
クロック・サイクルだけ各出力を遅延させるため、各出力は個
別にプログラム可能です。出力デューティ・サイクルは、分周数
に関わらず、常に50%になります。LVDS/CMOSはOUTxSEL
ピンを介してジャンパ選択可能であり、LVDSロジック出力ま
たはCMOSロジック出力のいずれかを供給します。
アプリケーション
n
n
LTC6954はリニアテクノロジーのEZSyncシステムも備えてお
り、常に完璧なクロックの同期と整列を実現します。
高速、高分解能のADC、DAC、および
データ収集システムのクロック制御
低ジッタのクロック分配
全てのデバイス設定は、SPI 互換のシリアル・ポートを介して
制御します。
L、LT、LTC、LTM、Linear Technologyおよび Linearのロゴはリニアテクノロジー社の登録商
標です。EZSyncはリニアテクノロジー社の商標です。その他全ての商標の所有権は、それぞれ
の所有者に帰属します。8319551、8819472を含む米国特許によって保護されています。
標準的応用例
0.1µF
付加位相ノイズとオフセット周波数、
fIN = 622.08MHz、Mx[5:0] = 4、
fOUTx = 155.52MHz
3.3V
UP TO 1.4GHz
V+
IN+
49.9Ω
49.9Ω
SYNC
SYNC
CONTROL
OUT0SEL
3.3V
OUT1SEL
OUT2SEL
SDO
SPI
SERIAL
PORT
SDI
SERIAL
PORT
AND
DIGITAL
DELAY
0 TO 63
–120
LTC6954-3
IN–
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
OUT0+
OUT0–
OUT1+
OUT1–
OUT2+
OUT2–
LVPECL OUTPUT
FREQUENCY
UP TO 1.8GHz
LVDS OUTPUT
FREQUENCY
UP TO 1.4GHz
CMOS OUTPUT
FREQUENCY
UP TO 250MHz
SCLK
CS
ADDITIVE PHASE NOISE (dBc/Hz)
49.9Ω
–130
–140
–150
–160
–170
–180
GND
6954 TA01a
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10M
6954 TA01b
6954f
詳細：www.linear-tech.co.jp/LTC6954
1
LTC6954
ピン配置
電源電圧
（VA+、VD+、VIN+、VOUT0+、VOUT1+、および
VOUT2+ とGNDの間）............................................................ 3.6V
LTC6954-1、-2、-3のLVPECL 出力
OUTxの“H”出力電圧 .........................................VOUT+ ＋0.3V
OUTxの“L”出力電圧 ..................................... 25mAをソース
LTC6954-2、-3、-4のLVDS/CMOS 出力
OUTx ..................................................... –0.3V ～（VA+ +0.3V）
TEMP 入力電流 ................................................................. 10mA
TEMPの“L”電圧 ................................................................ –0.3V
他の全てのピンの電圧............................–0.3V ～（VA+ ＋0.3V）
動作接合部温度範囲、T（Note
2）
J
LTC6954I ............................................................ –40°C ～ 105°C
接合部温度、TJMAX...........................................................150°C
保存温度範囲................................................... –65°C ～ 150°C
GND
VA+
OUT1SEL
GND
TEMP
TOP VIEW
OUT2SEL
36
35
34
33
32
31
VOUT2+ 1
30 VIN+
OUT2–
2
29 GND
OUT2+
3
28 IN–
+
4
27 IN+
+
5
26 GND
VOUT2
VOUT1
OUT1– 6
25 VIN+
37
GND
OUT1+ 7
24 VA+
VOUT1+ 8
23 VA+
VOUT0+ 9
22 SYNC
OUT0– 10
21 VD+
OUT0+ 11
20 SDI
VOUT0+ 12
16
17
18
CS
VD+
15
SDO
14
VA+
19 SCLK
13
GND
（Note 1）
OUT0SEL
絶対最大定格
UFF PACKAGE
36-LEAD (4mm × 7mm) PLASTIC QFN
0.5mm LEAD PITCH
TJMAX = 150°C, θJCbottom = 2°C/W, θJCtop = 18°C/W
EXPOSED PAD (PIN 37) IS GND, MUST BE SOLDERED TO PCB GND
発注情報
鉛フリー仕様
テープ・アンド・リール
製品マーキング
LTC6954IUFF-1#PBF
LTC6954IUFF-1#TRPBF
69541
LTC6954IUFF-2#PBF
LTC6954IUFF-2#TRPBF
69542
LTC6954IUFF-3#PBF
LTC6954IUFF-3#TRPBF
69543
LTC6954IUFF-4#PBF
LTC6954IUFF-4#TRPBF
69544
パッケージ
36-Lead（4mm×7mm）Plastic QFN
36-Lead（4mm×7mm）Plastic QFN
36-Lead（4mm×7mm）Plastic QFN
36-Lead（4mm×7mm）Plastic QFN
接合部温度範囲
–40°C to 105°C
–40°C to 105°C
–40°C to 105°C
–40°C to 105°C
さらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。
無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/をご覧ください。
テープ・アンド・リールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/をご覧ください。
一部のパッケージは、指定販売チャネルを通じて、末尾に#TRMPBFの付いた500 単位のリールで提供されます。
6954f
2
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
1800
1400
MHz
MHz
入力（IN+、IN–）
fIN
Input Frequency
LTC6954-1, DELx = 0
LTC6954-1 (DELx > 0), LTC6954-2, -3, -4
l
l
VIN
Input Signal Level
Single-Ended
l
0.2
l
100
l
1.9
Input Slew Rate
DCIN
0.8
VP-P
V/µs
Input Duty Cycle
50
Self-Bias Voltage
Minimum Common Mode Level
1.5
400mVP-P Differential Input
Maximum Common Mode Level
400mVP-P Differential Input
Input Resistance
Differential
Input Capacitance
Differential
%
2.05
2.2
V
1.8
V
2.3
l
1.8
V
2.2
2.7
kΩ
0.5
pF
出力分周器（M）
Mx[5:0]
Divider Range
M0[5:0], M1[5:0], M2[5:0]
All Integers Included
l
1
63
Cycles
DELx[5:0]
Divider Delay in Input Clock Cycles
DEL0[5:0], DEL1[5:0], DEL2[5:0]
All Integers Included
l
0
63
Cycles
LVPECLクロック出力
fOUT
Frequency
LTC6954-1, DELx = 0
LTC6954-1 (DELx > 0), LTC6954-2, -3, -4
l
l
|VOD|
Differential Voltage
(Output Static)
Single-Ended Termination = 50Ω to (VOUTx+ – 2V)
l
640
l
640
VCM
tRISE
tFALL
DCLVPECL
Common Mode Voltage
(Output Static)
Rise Time, 20% to 80%
Fall Time, 80% to 20%
Duty Cycle
Differential Termination = 100Ω, Internal Bias On
+
775
780
1800
1400
MHz
MHz
950
mVPK
950
mVPK
Single-Ended Termination = 50Ω to (VOUTx – 2V)
l
+
VOUTx
– 1.67
+
VOUTx
– 1.42
+
VOUTx
– 1.14
V
Differential Termination = 100Ω, Internal Bias On
l
VOUTx+
– 1.67
VOUTx+
– 1.42
VOUTx+
– 1.14
V
Single-Ended Termination = 50Ω to (VOUTx+ – 2V)
110
ps
Differential Termination = 100Ω, Internal Bias On
110
ps
Single-Ended Termination = 50Ω to (VOUTx – 2V)
110
ps
Differential Termination = 100Ω, Internal Bias On
110
ps
DCIN
%
+
Mx[5:0] = 1
Mx[5:0] > 1 (Even or Odd)
l
45
50
55
%
250
MHz
CMOSクロック出力
fOUT
Frequency
VOH
High Voltage (Output Static)
2.5mA Load
l
VOL
Low Voltage (Output Static)
2.5mA Load
l
l
V+ – 0.4
V
0.4
V
tRISE
Rise Time, 20% to 80%
CLOAD = 2pF, CMSINV = 1
200
ps
tFALL
Fall Time, 80% to 20%
CLOAD = 2pF, CMSINV = 1
170
ps
DCCMOS
Duty Cycle
Mx[5:0] = 1
Mx[5:0] > 1 (Even or Odd)
DCIN
l
45
50
%
55
%
6954f
詳細：www.linear-tech.co.jp/LTC6954
3
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
LVDSクロック出力
fOUT
|VOD|
|ΔVOD|
VOS
|ΔVOS|
tRISE
Frequency
Differential Termination = 100Ω, 3.5mA Mode
l
800
MHz
Differential Termination = 50Ω, 7mA Mode
l
1400
MHz
Differential Voltage
(Output Static)
Differential Termination = 100Ω, 3.5mA Mode
l
290
370
450
mVPK
Differential Termination = 50Ω, 7mA Mode
l
290
370
450
mVPK
Delta VOD (Output Static)
Differential Termination = 100Ω, 3.5mA Mode
l
–30
30
mV
Differential Termination = 50Ω, 7mA Mode
l
–30
30
mV
Differential Termination = 100Ω, 3.5mA Mode
l
1.16
1.23
1.32
V
Differential Termination = 50Ω, 7mA Mode
l
1.15
1.23
1.32
V
Differential Termination = 100Ω, 3.5mA Mode
l
–15
15
mV
Differential Termination = 50Ω, 7mA Mode
l
–15
15
mV
Offset Voltage (Output Static)
Delta VOS (Output Static)
Rise Time, 20% to 80%
Differential Termination = 100Ω, 3.5mA Mode
240
ps
Differential Termination = 50Ω, 7mA Mode
120
ps
ps
tFALL
Fall Time, 80% to 20%
Differential Termination = 100Ω, 3.5mA Mode
240
Differential Termination = 50Ω, 7mA Mode
120
ps
|ISA|, |ISB|
Short-Circuit Current to Common
Shorted to GND, 3.5mA Mode
16
mA
Shorted to GND, 7mA Mode
25
mA
|ISAB|
Short-Circuit Current to Complementary
3.5mA Mode
4
mA
7mA Mode
8
mA
DCLVDS
Duty Cycle
出力伝播遅延
tPD(LVPECL)
tpd(LVDS)
Propagation Delay From IN to
Any LVPECL Output
Mx[5:0] = 1
%
l
45
50
55
%
360
480
ps
430
550
Mx[5:0] = 1
l
290
Mx[5:0] > 1
l
360
Temperature Variation of the Propagation Mx[5:0] = 1
Delay From IN to
Mx[5:0] > 1
Any LVPECL Output
l
0.65
ps/°C
l
0.68
ps/°C
Propagation Delay From IN to
Any LVDS Output,
LVCSx = 1 (7mA Mode)
Mx[5:0] = 1
l
350
420
545
ps
Mx[5:0] > 1
l
415
480
625
ps
Temperature Variation of the Propagation Mx[5:0] = 1
Delay From IN to
Mx[5:0] > 1
Any LVDS Output,
LVCSx = 1 (7mA Mode)
l
0.8
ps/°C
l
0.85
ps/°C
Mx[5:0] = 1
480
ps
Mx[5:0] > 1
550
ps
l
0.8
ps/°C
l
0.85
ps/°C
Propagation Delay From IN to
Any LVDS Output,
LVCSx = 0 (3.5mA Mode)
Temperature Variation of the Propagation Mx[5:0] = 1
Delay From IN to
Mx[5:0] > 1
Any LVDS Output,
LVCSx = 0 (3.5mA Mode)
tpd(CMOS)
DCIN
Mx[5:0] > 1 (Even or Odd)
ps
Propagation Delay From IN to
Any CMOS Output, Complementary
Outputs (CMSINVx = 1)
Mx[5:0] = 1
1.25
ns
Mx[5:0] > 1
1.32
ns
Temperature Variation of the
Propagation Delay From IN to
Any CMOS Output (CMSINVx = 1)
Mx[5:0] = 1
l
1.3
ps/°C
Mx[5:0] > 1
l
1.4
ps/°C
6954f
4
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
Skew:Any LVPECL Output to
Any LVPECL Output
Mx[5:0], My[5:0] Both = 1 or Both > 1
IBIASx = 0 or 1
Skew:Any LVPECL Output to
Any LVDS Output
MLVPECL[5:0], MLVDS[5:0] Both = 1 or Both > 1
IBIASx = 0 or 1, LVCSy = 1
65
ps
Skew:Any LVPECL Output to
Any LVDS Output
MLVPECL[5:0] = MLVDS[5:0] = 1 or Both > 1
IBIASx = 0 or 1, LVCSx = 0
120
ps
Skew:Any LVPECL Output to
Any CMOS Output
MLVPECL[5:0], MCMOS[5:0] Both = 1 or Both > 1
IBIASx = 0 or 1, CMSINVy = 1
875
ps
Skew:Any LVDS Output to
Any LVDS Output
Mx[5:0], My[5:0] Both = 1 or Both > 1
LVCSx = 1 for Both Outputs
Skew:Any LVDS Output to
Any LVDS Output
Mx[5:0], My[5:0] Both = 1 or Both > 1
LVCSx = 0 for Both Outputs
5
ps
Skew:Any LVDS Output (LVCSx = 1) to
Any LVDS Output (LVCSy = 0)
Mx[5:0], My[5:0] Both = 1 or Both > 1
LVCSx = 1, LVCSy = 0
50
ps
Skew:Any LVDS Output to
Any CMOS Output
MLVDS[5:0], MCMOS[5:0] Both = 1 or Both > 1
LVCSx = 1, CMSINV = 1
800
ps
Skew:Any CMOS Output to
Any CMOS Output
Mx[5:0], My[5:0] Both = 1 or Both > 1
CMSINV = 1
5
ps
Skew:Any CMOS Output to
Any CMOS Output, the First Output is
Complementary, the Second Output is InPhase
CMSINVx = 1, CMSINVy = 0
30
ps
出力スキュー
tSKEW
Additional Skew:Any Output to Any Output, Mx[5:0] = 1, My[5:0] > 1
Dividers Not the Same
l
l
l
–50
50
–50
35
50
70
120
ps
ps
ps
6954f
詳細：www.linear-tech.co.jp/LTC6954
5
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
l
3.15
3.3
3.45
V
VD Supply Range
l
3.15
3.3
3.45
V
VIN+ Supply Range
l
3.15
3.3
3.45
V
l
3.15
3.3
3.45
V
電源電圧
VA+ Supply Range
+
+
+
+
VOUT0 , VOUT1 , VOUT2 Supply
Range
電源電流（VA+、VD+、VIN+、VOUT0+、VOUT1+、VOUT2+ の各電源電流の合計）
LTC6954-1
LTC6954-2
LTC6954-3
LTC6954-4
ALL LTC6954 Variants
fIN = 1400MHz, Power-Up Default Configuration,
OUT0SEL = OUT1SEL = OUT2SEL = VA+,
IBIAS On for All Outputs,
Outputs Terminated with 100Ω Differential
l
300
335
mA
fIN = 1400MHz, Power-Up Default Configuration,
OUT0SEL = OUT1SEL = OUT2SEL = GND,
IBIAS Off for All Outputs,
Outputs Terminated with 50Ω to (VOUTx+ – 2V)
l
310
350
mA
fIN = 1400MHz, Power-Up Default Configuration,
OUT0SEL = OUT1SEL = OUT2SEL = VA+,
IBIAS On for LVPECL Outputs,
LVDS/CMOS = LVDS,
Outputs Terminated with 100Ω Differential
l
290
325
mA
fIN = 1400MHz, Power-Up Default Configuration,
OUT0SEL = OUT1SEL = VA+, OUT2SEL = GND,
IBIAS On for LVPECL Outputs,
LVDS/CMOS = CMOS, M2[5:0] = 28, fOUT2 = 50MHz,
LVPECL Outputs Terminated with 100Ω Differential
l
280
320
mA
fIN = 1400MHz, Power-Up Default Configuration,
OUT0SEL = OUT1SEL = OUT2SEL = VA+,
IBIAS On for LVPECL Output,
LVDS/CMOS = LVDS,
Outputs Terminated with 100Ω Differential
l
280
320
mA
fIN = 1400MHz, Power-Up Default Configuration,
OUT0SEL = VA+, OUT1SEL = OUT2SEL = GND,
IBIAS On for LVPECL Output,
LVDS/CMOS = CMOS, M1[5:0] = M2[5:0] = 28,
fOUT1 = fOUT2 = 50MHz,
LVPECL Output Terminated with 100Ω Differential
l
278
315
mA
fIN = 1400MHz, Power-Up Default Configuration, OUT0SEL =
OUT1SEL = OUT2SEL = VA+,
LVDS/CMOS = LVDS,
Outputs Terminated with 100Ω Differential
l
270
315
fIN = 1400MHz, Power-Up Default Configuration, OUT0SEL =
OUT1SEL = OUT2SEL = GND,
LVDS/CMOS = CMOS, M0[5:0], M1[5:0] = M2[5:0] = 28,
fOUT0 = fOUT1 = fOUT2 = 50MHz
l
282
310
PD(ALL) = 1
0.8
mA
mA
6954f
6
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
電源電流変化量（Note 3）
Output Divider On, LVPECL Output PD_DIVx = 0, Mx[5:0] = 1, PD_OUTx = 1
l
28
32
mA
PD_DIVx = 0, Mx[5:0] > 1, PD_OUTx = 1
l
46
54
mA
PD_OUTx = 0, Termination = 50Ω to (VOUTx+ – 2V)
l
43
50
mA
PD_OUTx = 0, IBIASx = 1 (Internal Bias On)
l
39
46
mA
PD_OUTx = 0, No Internal/External Bias
l
19
24
mA
PD_OUTx = 0, 3.5mA Mode, LVCSx = 0
l
31
37
mA
PD_OUTx = 0, 7mA Mode, LVCSx = 1
l
48
58
mA
PD_OUTx = 0, CMOS at 50MHz
l
35
43
mA
Output Driver Only, LVPECL
Output Driver Only, LVDS
Output Driver Only, CMOS
デジタル入力（CS、SDI、SCLK、SYNC、OUT0SEL、OUT1SEL、OUT2SEL）
VIH
Input High Voltage
l
VIL
Input Low Voltage
l
VIHYS
Input Voltage Hysteresis
1.55
0.8
CS, SDI and SCLK Only
Input Current
V
250
l
–1
V
mV
1
µA
–1.5
mA
デジタル出力（SDO）
IOH
High Level Output Current
SDO, VOH = VD+ – 400mV
l
IOL
Low Level Output Current
SDO, VOL = 400mV
l
2.2
l
–1
SDO Hi-Z Current
–2.4
3.4
mA
1
µA
デジタル・タイミング仕様（図 11および図 12を参照）
tCKH
SCLK HIGH Pulse Width
l
25
ns
tCKL
SCLK LOW Pulse Width
l
25
ns
tCSS
CS Setup Time
l
10
ns
tCSH
CS HIGH Pulse Width
l
10
ns
tCS
SDI to SCLK Setup Time
l
6
ns
tCH
SDI to SCLK Hold Time
l
6
ns
tDO
SDO Propagation Delay
tSYNCH
SYNC HIGH Pulse Width
tSYNCL
Minimum SYNC LOW Pulse Width
CLOAD = 10pF
16
l
Before Next SYNC HIGH Pulse
1
ns
ms
1
ms
6954f
詳細：www.linear-tech.co.jp/LTC6954
7
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
LVPECLの付加位相ノイズ / 時間ジッタ
（Note 5）
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz
Jitter:
fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 4, fOUT = 155.52MHz
10Hz Offset
–130
dBc/Hz
100Hz Offset
–139
dBc/Hz
1kHz Offset
–148
dBc/Hz
10kHz Offset
–156
dBc/Hz
100kHz Offset
–158
dBc/Hz
>1MHz Offset
–158
dBc/Hz
20
fsRMS
12kHz to 20MHz Integration Bandwidth
10Hz to 311.04MHz Integration Bandwidth
80
fsRMS
10Hz Offset
–138
dBc/Hz
100Hz Offset
–147
dBc/Hz
1kHz Offset
–156
dBc/Hz
10kHz Offset
–163
dBc/Hz
100kHz Offset
–165
dBc/Hz
>1MHz Offset
–165
dBc/Hz
Jitter:
fIN = 622.08MHz, Mx[5:0] = 4, fOUT = 155.52MHz
12kHz to 20MHz Integration Bandwidth
36
fsRMS
10Hz to 77.75MHz Integration Bandwidth
72
fsRMS
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 16, fOUT = 38.88MHz
10Hz Offset
–147
dBc/Hz
100Hz Offset
–159
dBc/Hz
1kHz Offset
–167
dBc/Hz
10kHz Offset
–170
dBc/Hz
100kHz Offset
–171
dBc/Hz
>1MHz Offset
–171
dBc/Hz
Phase Noise:
fIN = 245.76MHz, Mx[5:0] = 1, fOUT = 245.76MHz
Jitter:
fIN = 245.76MHz, Mx[5:0] = 1, fOUT = 245.76MHz
Phase Noise:
fIN = 245.76MHz, Mx[5:0] = 4, fOUT = 61.44MHz
Jitter:
fIN = 245.76MHz, Mx[5:0] = 4, fOUT = 61.44MHz
10Hz Offset
–137
dBc/Hz
100Hz Offset
–147
dBc/Hz
1kHz Offset
–156
dBc/Hz
10kHz Offset
–161
dBc/Hz
100kHz Offset
–162
dBc/Hz
>1MHz Offset
–162
dBc/Hz
12kHz to 20MHz Integration Bandwidth
33
fsRMS
10Hz to 122.88MHz Integration Bandwidth
81
fsRMS
10Hz Offset
–140
dBc/Hz
100Hz Offset
–153
dBc/Hz
1kHz Offset
–161
dBc/Hz
10kHz Offset
–166
dBc/Hz
100kHz Offset
–168
dBc/Hz
>1MHz Offset
–168
dBc/Hz
65
fsRMS
12kHz to 20MHz Integration Bandwidth
6954f
8
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
LVPECLの付加位相ノイズ / 時間ジッタ
（Note 5）
Phase Noise:
fIN = 1400MHz, Mx[5:0] = 1, fOUT = 1400MHz
Jitter:
fIN = 1400MHz, Mx[5:0] = 1, fOUT = 1400MHz
Phase Noise:
fIN = 1400MHz, Mx[5:0] = 4, fOUT = 350MHz
Jitter:
fIN = 1400MHz, Mx[5:0] = 4, fOUT = 350MHz
10Hz Offset
–126
dBc/Hz
100Hz Offset
–132
dBc/Hz
1kHz Offset
–143
dBc/Hz
10kHz Offset
–149
dBc/Hz
100kHz Offset
–152.5
dBc/Hz
>1MHz Offset
–152.5
dBc/Hz
17
fsRMS
12kHz to 20MHz Integration Bandwidth
10Hz to 700MHz Integration Bandwidth
100
fsRMS
10Hz Offset
–132
dBc/Hz
100Hz Offset
–139
dBc/Hz
1kHz Offset
–151
dBc/Hz
10kHz Offset
–157
dBc/Hz
100kHz Offset
–160
dBc/Hz
>1MHz Offset
–160
dBc/Hz
12kHz to 20MHz Integration Bandwidth
29
fsRMS
10Hz to 175MHz Integration Bandwidth
85
fsRMS
10Hz Offset
–130
dBc/Hz
100Hz Offset
–138
dBc/Hz
1kHz Offset
–148
dBc/Hz
10kHz Offset
–156
dBc/Hz
100kHz Offset
–157.5
dBc/Hz
>1MHz Offset
LVDSの付加位相ノイズ / 時間ジッタ
（LVCS = 1）
（Note 5）
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz
–157.5
dBc/Hz
Jitter:
fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz
12kHz to 20MHz Integration Bandwidth
21
fsRMS
10Hz to 311.04MHz Integration Bandwidth
83
fsRMS
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 4, fOUT = 155.52MHz
10Hz Offset
–140
dBc/Hz
100Hz Offset
–147
dBc/Hz
1kHz Offset
–157
dBc/Hz
10kHz Offset
–163
dBc/Hz
100kHz Offset
–165
dBc/Hz
>1MHz Offset
–165
dBc/Hz
Jitter:
fIN = 622.08MHz, Mx[5:0] = 4, fOUT = 155.52MHz
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 16, fOUT = 38.88MHz
12kHz to 20MHz Integration Bandwidth
36
fsRMS
10Hz to 77.75MHz Integration Bandwidth
72
fsRMS
10Hz Offset
–147
dBc/Hz
100Hz Offset
–159
dBc/Hz
1kHz Offset
–166
dBc/Hz
10kHz Offset
–170
dBc/Hz
100kHz Offset
–170
dBc/Hz
>1MHz Offset
–170
dBc/Hz
6954f
詳細：www.linear-tech.co.jp/LTC6954
9
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
LVDSの付加位相ノイズ / 時間ジッタ
（LVCS = 1）
（Note 5）
Phase Noise:
fIN = 245.76MHz, Mx[5:0] = 1, fOUT = 245.76MHz
Jitter:
fIN = 245.76MHz, Mx[5:0] = 1, fOUT = 245.76MHz
Phase Noise:
fIN = 245.76MHz, Mx[5:0] = 4, fOUT = 61.44MHz
10Hz Offset
–138
dBc/Hz
100Hz Offset
–146
dBc/Hz
1kHz Offset
–155
dBc/Hz
10kHz Offset
–160
dBc/Hz
100kHz Offset
–162
dBc/Hz
>1MHz Offset
–162
dBc/Hz
12kHz to 20MHz Integration Bandwidth
34
fsRMS
10Hz to 122.88MHz Integration Bandwidth
83
fsRMS
10Hz Offset
–142
dBc/Hz
100Hz Offset
–153
dBc/Hz
1kHz Offset
–162
dBc/Hz
10kHz Offset
–167
dBc/Hz
100kHz Offset
–168
dBc/Hz
>1MHz Offset
–168
dBc/Hz
65
fsRMS
Jitter:
fIN = 245.76MHz, Mx[5:0] = 4, fOUT = 61.4MHz
12kHz to 20MHz Integration Bandwidth
Phase Noise:
fIN = 1400MHz, Mx[5:0] = 1, fOUT = 1400MHz
10Hz Offset
–121
dBc/Hz
100Hz Offset
–133
dBc/Hz
1kHz Offset
–142
dBc/Hz
10kHz Offset
–148
dBc/Hz
100kHz Offset
–152
dBc/Hz
>1MHz Offset
–152
dBc/Hz
Jitter:
fIN = 1400MHz, Mx[5:0] = 1, fOUT = 1400MHz
12kHz to 20MHz Integration Bandwidth
18
fsRMS
10Hz to 700MHz Integration Bandwidth
109
fsRMS
Phase Noise:
fIN = 1400MHz, Mx[5:0] = 4, fOUT = 350MHz
10Hz Offset
–129
dBc/Hz
100Hz Offset
–137
dBc/Hz
1kHz Offset
–148
dBc/Hz
10kHz Offset
–156
dBc/Hz
100kHz Offset
–159
dBc/Hz
>1MHz Offset
–160
dBc/Hz
Jitter:
fIN = 1400MHz, Mx[5:0] = 4, fOUT = 350MHz
12kHz to 20MHz Integration Bandwidth
30
fsRMS
10Hz to 175MHz Integration Bandwidth
90
fsRMS
6954f
10
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
LVDSの付加位相ノイズ / 時間ジッタ
（LVCS = 0）
（Note 5）
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz
Jitter:
fIN = 622.08MHz, Mx[5:0] = 1, fOUT = 622.08MHz
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 4, fOUT = 155.52MHz
Jitter:
fIN = 622.08MHz, Mx[5:0] = 4, fOUT = 155.52MHz
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 16, fOUT = 38.88MHz
10Hz Offset
–123
dBc/Hz
100Hz Offset
–135
dBc/Hz
1kHz Offset
–146
dBc/Hz
10kHz Offset
–151
dBc/Hz
100kHz Offset
–153
dBc/Hz
>1MHz Offset
–153
dBc/Hz
12kHz to 20MHz Integration Bandwidth
36
fsRMS
10Hz to 311.04MHz Integration Bandwidth
140
fsRMS
10Hz Offset
–135
dBc/Hz
100Hz Offset
–146
dBc/Hz
1kHz Offset
–154
dBc/Hz
10kHz Offset
–160
dBc/Hz
100kHz Offset
–161
dBc/Hz
>1MHz Offset
–161
dBc/Hz
29
fsRMS
12kHz to 20MHz Integration Bandwidth
10Hz to 77.75MHz Integration Bandwidth
114
fsRMS
10Hz Offset
–147
dBc/Hz
100Hz Offset
–157
dBc/Hz
1kHz Offset
–165
dBc/Hz
10kHz Offset
–167
dBc/Hz
100kHz Offset
–167
dBc/Hz
>1MHz Offset
–167
dBc/Hz
6954f
詳細：www.linear-tech.co.jp/LTC6954
11
LTC6954
電気的特性
l は全動作接合部温度範囲の規格値を意味する。それ以外は TA = 25 Cでの値。
注記がない限り、VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。全ての電圧値は GNDを基準にしている。
（Note 2）
SYMBOL
PARAMETER
CONDITIONS
MIN
TYP
MAX
UNITS
CMOSの付加位相ノイズ / 時間ジッタ
（Note 5）
Phase Noise:
fIN = 622.08MHz, Mx[5:0] = 4,
fOUT = 155.52MHz
10Hz Offset
–129
dBc/Hz
100Hz Offset
–143
dBc/Hz
1kHz Offset
–158
dBc/Hz
10kHz Offset
–161
dBc/Hz
100kHz Offset
–162
dBc/Hz
>1MHz Offset
–162
dBc/Hz
Jitter:
fIN = 622.08MHz, Mx[5:0] = 4,
fOUT = 155.52MHz
12kHz to 20MHz Integration Bandwidth
52
fsRMS
10Hz to 77.75MHz Integration Bandwidth
102
fsRMS
Phase Noise:
fIN = 245.76MHz, Mx[5:0] = 1,
fOUT = 245.76MHz
10Hz Offset
–129
dBc/Hz
100Hz Offset
–139
dBc/Hz
1kHz Offset
–146
dBc/Hz
10kHz Offset
–155
dBc/Hz
100kHz Offset
–159
dBc/Hz
>1MHz Offset
–160
dBc/Hz
Jitter:
fIN = 245.76MHz, Mx[5:0] = 1,
fOUT = 245.76MHz
12kHz to 20MHz Integration Bandwidth
42
fsRMS
10Hz to 122.88MHz Integration Bandwidth
102
fsRMS
Phase Noise:
fIN = 245.76MHz, Mx[5:0] = 4,
fOUT = 61.44MHz
10Hz Offset
–135
dBc/Hz
100Hz Offset
–147
dBc/Hz
1kHz Offset
–156
dBc/Hz
10kHz Offset
–163
dBc/Hz
100kHz Offset
–166
dBc/Hz
>1MHz Offset
–166
dBc/Hz
82
fsRMS
Jitter:
fIN = 245.76MHz, Mx[5:0] = 4,
fOUT = 61.44MHz
12kHz to 20MHz Integration Bandwidth
Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可
能性がある。また、長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に
悪影響を与えるおそれがある。
Note 2：LTC6954Iは、–40°C ～ 105°Cの全動作接合部温度範囲で規定性能に適合することが
保証されている。最大の動作条件下では、接合部温度を105°C 以下に保つため、空気流また
は放熱が必要になる場合がある。
「アプリケーション情報」
のセクションで説明するように、露
出パッド
（ピン37）
は多数のサーマル・ビアを使用してグランド・プレーンに直接半田付けする
ことを強く推奨する。
Note 3：電源電流変化量の仕様は、各ブロックが消費する電源電流量を指している。回路ブ
ロックの電源をオンすると、特定の構成で消費される全電源電流に、その回路ブロックの多
量の電流が追加され、オフすると差し引かれる。
Note 4：スキューは、1 番目に示された出力の遷移を基準にして、2 番目に示された出力の遷
移として定義される。1 番目に示された出力の後に2 番目に示された出力が遷移した場合、ス
キューは正になる。
分周器の設定が同じである場合、IBIAS 設定（IBIASx = 0または1）
に関わらず LVPECL 出力の
スキューが公称で同じになる。分周器の設定が同じである場合、LVPECL 出力の後にLVDS 出
力および CMOS 出力が遷移するため、これらのスキューは正になる。分周器の設定が同じであ
る場合、全てのLVDS 出力の後に全てのCMOS 出力が遷移するため、これらのスキューは正に
なる。分周器の設定が同じである場合、
7mAの電流設定（LVCS =1）
のLVDS出力の後に、3.5mA
の電流設定（LVCS = 0）
のLVDS 出力が遷移するため、これらのスキューは正になる。分周器の
設定が同じである場合、相補出力
（CMSINVx = 1）
の後に同相 CMOS 出力
（CMSINVx = 0）
が遷
移するため、このスキューは正になる。
出力タイプが同じである場合、分周器設定が 1（Mx[5:0] = 1）
の出力の後に、分周器設定が 1よ
り大きい
（Mx[5:0] > 1）
出力が遷移するため、この追加スキューは正になる。
Note 5：付加位相ノイズおよびジッタは、LTC6954によって付加される位相ノイズを表す。これ
には外部信号源からのノイズは含まれない。
6954f
12
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
標準的性能特性
VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。注記がない限り、TA = 25 C。全ての電圧値は GNDを基準にしている。
800MHzでの LVPECL 差動出力、
IBIAS はイネーブル、RTERM = 100Ω
（差動）
1.6
0.6
0.6
1.5
0.4
0.4
0.2
0
–0.2
–0.4
0.2
0
–0.2
–0.4
–0.6
0.5
1.0
1.5
2.0
TIME (ns)
2.5
–0.8
3.0
0.6
0.6
0.4
0.4
AMPLITUDE (VPP_DIFF)
AMPLITUDE (VPP_DIFF)
0.8
0.2
0
–0.2
–0.4
3.0
0.4
0.4
0.3
0.3
AMPLITUDE (VPP_DIFF)
0.5
0.2
0.1
0
–0.1
–0.2
0.9
0
1
2
3
TIME (ns)
4
5
5
6954 G07
1.3
1.2
1.1
1.0
0.9
0.8
0.6
6
500
1000
1500
FREQUENCY (MHz)
0
2000
6954 G06
LVDS 差動出力の振幅と周波数、
ILVDS = 3.5mA、RTERM = 100Ω
（差動）
0.80
–0.2
–0.5
1.4
6954 G05
0
–0.4
2000
6954 G03
0.7
–0.1
–0.4
500
1000
1500
FREQUENCY (MHz)
0
1.5
0.1
–0.3
4
1.0
LVPECL 差動出力の振幅と周波数、
IBIAS はディスエーブル、
RTERM = 50Ω ∼ V+ – 2V
0.2
–0.3
2
3
TIME (ns)
1.1
6954 G02
300MHzでの LVDS 差動出力、
ILVDS = 3.5mA、RTERM = 100Ω
（差動）
0.5
1
1.2
1.6
6954 G04
800MHzでの LVDS 差動出力、
ILVDS = 3.5mA、RTERM = 100Ω
（差動）
0
1.3
0.8
6
–0.4
–0.8
–0.5
5
–0.2
–0.8
2.5
4
0
–0.6
1.5
2.0
TIME (ns)
3
TIME (ns)
0.2
–0.6
1.0
2
1.4
800MHzでの LVPECL 差動出力、
IBIAS はディスエーブル、
RTERM = 50Ω ∼ V+ – 2V
0.8
0.5
1
6954 G01
1400MHzでの LVPECL 差動出力、
IBIAS はディスエーブル、
RTERM = 50Ω ∼ V+ – 2V
0
0
DIFFERENTIAL AMPLITUDE (VPP)
0
DIFFERENTIAL AMPLITUDE (VPP)
–0.8
DIFFERENTIAL AMPLITUDE (VPP)
0.8
–0.6
AMPLITUDE (VPP_DIFF)
LVPECL 差動出力の振幅と周波数、
IBIAS はイネーブル、RTERM = 100Ω
（差動）
0.8
AMPLITUDE (VPP_DIFF)
AMPLITUDE (VPP_DIFF)
1400MHzでの LVPECL 差動出力、
IBIAS はイネーブル、RTERM = 100Ω
（差動）
0
2
4
6
TIME (ns)
8
10
12
6954 G08
0.75
0.70
0.65
0.60
0.55
0.50
0.45
0.40
0
200
400 600 800 1000 1200 1400
FREQUENCY (MHz)
6954 G09
6954f
詳細：www.linear-tech.co.jp/LTC6954
13
LTC6954
標準的性能特性
VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。注記がない限り、TA = 25 C。全ての電圧値は GNDを基準にしている。
800MHzでの LVDS 差動出力、
ILVDS = 7mA、RTERM = 100Ω||100Ω
（差動）
1400MHzでの LVDS 差動出力、
ILVDS = 7mA、RTERM = 100Ω||100Ω
（差動）
0.8
0.80
0.4
0.6
0.75
AMPLITUDE (VPP_DIFF)
0.1
0
–0.1
–0.2
–0.3
0.2
0
–0.2
–0.4
–0.6
–0.4
–0.8
0 0.25 0.50 0.75 1.0 1.25 1.50 1.75 2.0 2.25 2.50
TIME (ns)
6954 G10
3.0
3.0
2.5
2.5
2.0
1.5
1.0
0.5
0
2
0
4
6
8
10
TIME (ns)
12
14
2 2.5 3
TIME (ns)
3.5
4
4.5
0.55
0.50
0.45
–150
DIV = 4
DIV = 16
500
0
6954 G11
1000
1500
FREQUENCY (MHz)
2000
6954 G12
CMOS 出力の振幅と周波数および
CLOAD
2pF
3.0
1.0
4.7pF
10pF
2.8
2.6
2.4
2.2
0
5
10
15 20 25
TIME (ns)
30
35
2.0
40
–130
–140
–150
DIV = 1
–160
DIV = 4
–170
50 100 150 200 250 300 350 400 450 500
FREQUENCY (MHz)
6954 G15
LVPECL 出力の付加位相ノイズ、
fIN = 245.76MHz、IBIAS はイネーブル、
RTERM = 100Ω（差動）
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 622.08MHz
–130
0
6954 G14
LVPECL 出力の付加位相ノイズ、
fIN = 622.08MHz、IBIAS はイネーブル、
RTERM = 100Ω（差動）
–120
–140
–170
0.60
3.2
6954 G13
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 1.4GHz
–160
0.65
0.40
5
1.5
0
16
–130
–180
1.5
0.5
ADDITIVE PHASE NOISE (dBc/Hz)
–120
1
2.0
LVPECL 出力の付加位相ノイズ、
fIN = 1400MHz、IBIAS はイネーブル、
RTERM = 100Ω（差動）
–110
0.5
0.70
100MHzでの CMOS 出力、
CMSINV = 1、CLOAD = 2pF
AMPLITUDE (V)
AMPLITUDE (V)
250MHzでの CMOS 出力、
CMSINV = 1、CLOAD = 2pF
0
VPP SINGLE-ENDED (V)
–0.5
0.4
ADDITIVE PHASE NOISE (dBc/Hz)
AMPLITUDE (VPP_DIFF)
0.2
DIFFERENTIAL AMPLITUDE (VPP)
0.5
0.3
ADDITIVE PHASE NOISE (dBc/Hz)
LVDS 差動出力の振幅と周波数、
ILVDS = 7mA、RTERM = 100Ω||100Ω
（差動）
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 245.76MHz
–140
–150
DIV = 1
–160
DIV = 4
–170
DIV = 16
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10M
6954 G16
–180
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10M
6954 G17
–180
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10M
6954 G18
6954f
14
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
標準的性能特性
VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。注記がない限り、TA = 25 C。全ての電圧値は GNDを基準にしている。
LVPECL出力の付加位相ノイズ、
fIN = 1400MHz、IBIASはディスエーブル、
RTERM = 50Ω∼V+ – 2V
–120
–140
DIV = 1
–150
DIV = 4
–160
–170
–180
DIV = 16
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
–130
–140
–150
–160
–120
DIV = 1
–150
DIV = 4
–160
DIV = 16
–170
–180
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
–130
ADDITIVE PHASE NOISE (dBc/Hz)
ADDITIVE PHASE NOISE (dBc/Hz)
DIV = 4
DIV = 16
–170
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
DIV = 4
10
–130
–160
DIV = 4
–170
10
–120
–150
–180
–170
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
DIV = 4
–170
10M
6954 G25
–180
DIV = 16
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10
–120
DIV = 4
–170
DIV = 1
–160
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10M
6954 G24
LVDS 出力の付加位相ノイズ、
fIN = 245.76MHz、ILVDS = 7mA、
RTERM = 100Ω||100Ω（差動）
DIV = 1
–160
10M
6954 G21
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 122.88MHz
6954 G23
–140
–150
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
–150
–180
10M
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 622.08MHz
–130
100
–140
LVDS 出力の付加位相ノイズ、
fIN = 622.08MHz、ILVDS = 7mA、
RTERM = 100Ω||100Ω（差動）
DIV = 1
–160
DIV = 1
–160
LVDS 出力の付加位相ノイズ、
fIN = 122.88MHz、ILVDS = 3.5mA、
RTERM = 100Ω（差動）
DIV = 1
–150
6954 G22
–130
–140
–150
6954 G20
–140
–180
10M
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 1.4GHz
–120
–140
–180
10M
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 245.76MHz
LVDS 出力の付加位相ノイズ、
fIN = 1400MHz、ILVDS = 7mA、
RTERM = 100Ω||100Ω
（差動）
–110
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 245.76MHz
LVDS 出力の付加位相ノイズ、
fIN = 245.76MHz、ILVDS = 3.5mA、
RTERM = 100Ω（差動）
ADDITIVE PHASE NOISE (dBc/Hz)
ADDITIVE PHASE NOISE (dBc/Hz)
–140
100
6954 G19
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 622.08MHz
–130
DIV = 16
10
LVDS 出力の付加位相ノイズ、
fIN = 622.08MHz、ILVDS = 3.5mA、
RTERM = 100Ω（差動）
–120
DIV = 4
–170
–180
10M
DIV = 1
ADDITIVE PHASE NOISE (dBc/Hz)
–130
–130
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 622.08MHz
ADDITIVE PHASE NOISE (dBc/Hz)
–120
LVPECL出力の付加位相ノイズ、
fIN = 245.76MHz、IBIASはディスエーブル、
RTERM = 50Ω∼V+ – 2V
ADDITIVE PHASE NOISE (dBc/Hz)
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 1.4GHz
ADDITIVE PHASE NOISE (dBc/Hz)
ADDITIVE PHASE NOISE (dBc/Hz)
–110
LVPECL出力の付加位相ノイズ、
fIN = 622.08MHz、IBIASはディスエーブル、
RTERM = 50Ω∼V+ – 2V
10M
6954 G26
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 245.76MHz
–130
–140
–150
DIV = 1
–160
DIV = 4
–170
–180
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10M
6954 G27
6954f
詳細：www.linear-tech.co.jp/LTC6954
15
LTC6954
標準的性能特性
VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。注記がない限り、TA = 25 C。全ての電圧値は GNDを基準にしている。
–120
–130
–140
DIV = 1
–150
–160
DIV = 4
–170
–150
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 122.88MHz
–130
–153
PHASE NOISE FLOOR (dBc/Hz)
SINGLE-ENDED SINE WAVE INPUT
+7dBm AT 245.76MHz
ADDITIVE PHASE NOISE (dBc/Hz)
ADDITIVE PHASE NOISE (dBc/Hz)
–120
付加位相ノイズフロアと分周比、
FIN = 1GHz、LVPECL 出力、IBIAS は
イネーブル、RTERM = 100Ω（差動）
CMOS 出力の付加位相ノイズ、
fIN = 122.88MHz
CMOS 出力の付加位相ノイズ、
fIN = 245.76MHz
–140
DIV = 1
–150
–160
DIV = 4
–170
–156
–159
–162
–165
–168
–171
–174
–177
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10M
–180
260
280
240
260
220
240
200
220
180
160
140
120
100
160
140
60
100
40
80
1200
800
1600
FREQUENCY (MHz)
2000
ALL DIVIDERS AND LVPECL OUTPUTS ON, DIV BY 1
TWO DIVIDERS AND LVPECL OUTPUTS ON, DIV BY 1
DIVIDER DIV BY 2 AND LVPECL OUTPUT ON
DIVIDER DIV BY 1 AND LVPECL OUTPUT ON
DIVIDER DIV BY 1 ON, LVPECL OUTPUT OFF 6954 G31
10M
60
0
400
1200
800
1600
FREQUENCY (MHz)
1
2
6954 G29
180
80
400
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
200
120
0
100
電源電流と周波数、LVPECL 出力、
IBIAS はディスエーブル、
RTERM = 50Ω ∼ V+ – 2V
CURRENT (mA)
CURRENT (mA)
電源電流と周波数、LVPECL 出力、
IBIAS はイネーブル、RTERM = 100Ω
（差動）
20
10
6954 G28
–180
2000
ALL DIVIDERS AND LVPECL OUTPUTS ON, DIV BY 1
TWO DIVIDERS AND LVPECL OUTPUTS ON, DIV BY 1
DIVIDER DIV BY 2 AND LVPECL OUTPUT ON
DIVIDER DIV BY 1 AND LVPECL OUTPUT ON
DIVIDER DIV BY 1 ON, LVPECL OUTPUT OFF 6954 G32
4
8
16
DIVIDER RATIO
32
64
6954 G30
電源電流と周波数、CMOS 出力
CURRENT (mA)
–180
300
280
260
240
220
200
180
160
140
120
100
80
60
40
20
0
100
300
200
400
OUTPUT FREQUENCY (MHz)
500
ALL DIVIDERS AND CMOS OUTPUTS ON, DIV BY 1
TWO DIVIDERS AND CMOS OUTPUTS ON, DIV BY 1
DIVIDER DIV BY 2 AND CMOS OUTPUT ON
DIVIDER DIV BY 1 AND CMOS OUTPUT ON
DIVIDER DIV BY 1 ON, CMOS OUTPUT OFF
6954 G33
6954f
16
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
標準的性能特性
VA+ = VD+ = VIN+ = VOUT0+ = VOUT1+ = VOUT2+ = 3.3V。注記がない限り、TA = 25 C。全ての電圧値は GNDを基準にしている。
電源電流と周波数、LVDS 出力、
ILVDS = 3.5mA、RTERM = 100Ω
（差動）
電源電流と周波数、LVDS 出力、
ILVDS = 7mA、RTERM = 100Ω||100Ω（差動）
240
280
220
260
200
240
220
160
CURRENT (mA)
CURRENT (mA)
180
140
120
100
200
180
160
140
120
80
100
60
80
40
60
20
0
200
400 600 800 1000 1200 1400
FREQUENCY (MHz)
ALL DIVIDERS AND LVDS OUTPUTS ON, DIV BY 1
TWO DIVIDERS AND LVDS OUTPUTS ON, DIV BY 1
DIVIDER DIV BY 2 AND LVDS OUTPUT ON
DIVIDER DIV BY 1 AND LVDS OUTPUT ON
DIVIDER DIV BY 1 ON, LVDS OUTPUT OFF
6954 G34
40
0
400
1200
800
1600
FREQUENCY (MHz)
2000
ALL DIVIDERS AND LVDS OUTPUTS ON, DIV BY 1
TWO DIVIDERS AND LVDS OUTPUTS ON, DIV BY 1
DIVIDER DIV BY 2 AND LVDS OUTPUT ON
DIVIDER DIV BY 1 AND LVDS OUTPUT ON
DIVIDER DIV BY 1 ON, LVDS OUTPUT OFF
6954 G35
6954f
詳細：www.linear-tech.co.jp/LTC6954
17
LTC6954
ピン機能
LTC6954
+
VOUT0+、VOUT1+、VOUT2（ピン1、
4、5、8、9、12）
：出力電源電圧。
電源電圧範囲は、3.15V ∼ 3.45Vです。この電源にはノイズや
リップルがないようにする必要があります。低インピーダンス
の電源プレーンを使用することを推奨します。全てのVOUTx+
ピンを、VA+ ピン、VD+ ピン、および VIN+ ピンと同じ電源電圧に
接続する必要があります。各ピン
（場合によっては各ピン対）
は、0.01μFのセラミック・コンデンサをできるだけピンの近くに
配置して、それぞれ GNDに直接バイパスする必要があります。
電源接続およびバイパス方法の詳細については、
「アプリケー
ション情報」
のセクションを参照してください。
GND（ピン14、26、29、32、35）
：グランド接続ピン。最高の性
能を確保するため、露出パッド
（ピン37）
および低インピーダ
ンスのグランド・プレーンに直接接続します。信号品位と熱的
考慮事項に応じたグランド接続の詳細については、
「アプリ
ケーション情報」
のセクションを参照してください。
+
VA（ピン15、
23、24、34）
：アナログ電源電圧。電源電圧範囲
は、3.15V ∼ 3.45Vです。この電源にはノイズやリップルがない
ようにする必要があります。低インピーダンスの電源プレーン
を使用することを推奨します。全てのVA+ ピンを、VOUTx+ ピン、
VD+ ピン、および VIN+ ピンと同じ電源電圧に接続する必要が
あります。各ピン
（場合によっては各ピン対）
は、0.1μFのセラ
ミック・コンデンサをできるだけピンの近くに配置して、それぞ
れ GNDに直接バイパスする必要があります。電源接続および
バイパス方法の詳細については、
「アプリケーション情報」
の
セクションを参照してください。
CS（ピン16）
：シリアル・ポートのチップ選択入力。このアクティ
ブ L CMOSロジック入力は、 L になるとシリアル・ポートの
トランザクションを開始します。シリアル・ポートのクロック・サ
イクル数が 16になった後に H になると、シリアル・ポートの
トランザクションを終了します。詳細については
「動作」
のセク
ションを参照してください。
SDO（ピン17）
：シリアル・データ出力。シリアル・ポートから読
み出したデータは、このCMOSロジック・ピンに出力されます。
詳細については
「動作」
のセクションを参照してください。
+
VD（ピン18、
21）
：デジタル電源電圧。電源電圧範囲は、
3.15V ∼ 3.45Vです。この電源にはノイズやリップルがないよう
にする必要があります。低インピーダンスの電源プレーンを使
用することを推奨します。全てのVD+ ピンを、VOUTx+ ピン、VA+
ピン、および VIN+ ピンと同じ電源電圧に接続する必要があり
ます。各ピンは、0.1μFのセラミック・コンデンサをできるだけピ
ンの近くに配置して、それぞれ GNDに直接バイパスする必要
があります。電源接続およびバイパス方法の詳細については、
「アプリケーション情報」
のセクションを参照してください。
SCLK（ピン19）
：シリアル・ポートのクロック入力。正のエッジ
がトリガとなるこのCMOSロジック入力信号は、
シリアル・ポー
トのデータを立ち上がりエッジでクロックに同期させます。詳
細については
「動作」
のセクションを参照してください。
SDI
（ピン20）
：シリアル・ポート・データ入力。シリアル・ポートに
書き込まれたデータは、このCMOSロジック・ピンに出力されま
す。詳細については
「動作」
のセクションを参照してください。
SYNC（ピン22）
：同期入力ピン。このCMOSロジック入力の立
ち上がりエッジで出力クロックの同期シーケンスが開始され
ます。1つまたは複数のデバイスの正確な出力同期はデバイス
上で処理されるので、この信号のタイミングは重要ではありま
せん。詳細については、
「動作」
と
「アプリケーション情報」
のセ
クションを参照してください。
+
VIN（ピン25、
30）
：アナログ電源電圧。電源電圧範囲は、
3.15V ∼ 3.45Vです。この電源にはノイズやリップルがないよ
うにする必要があります。低インピーダンスの電源プレーンを
使用することを推奨します。全てのVIN+ ピンを、VOUTx+ ピン、
VA+ ピン、および VD+ ピンと同じ電源電圧に接続する必要があ
ります。各ピンは、0.1μFのセラミック・コンデンサをできるだけ
ピンの近くに配置して、それぞれ GNDに直接バイパスする必
要があります。電源接続およびバイパス方法の詳細について
は、
「アプリケーション情報」
のセクションを参照してください。
–
IN+、IN（ピン27、
28）
：信号入力ピン。この入力信号は、差動
またはシングルエンドにすることができます。正弦波、LVPECL
ロジック、LVDSロジック、またはCMOSロジックを使用できま
す。これらの入力の正しい使用方法については、
「動作」
および
「アプリケーション情報」
のセクションを参照してください。
TEMP（ピン31）
：温度モニタ・ダイオード。このピンは、ダイの
温度を測定する目的で使用できるダイオードのアノードに接
続されています。温度を測定するには、電流を強制的に流して
電圧を測定します。
ダイ温度のモニタの詳細については、
「アプ
リケーション情報」
のセクションを参照してください。
GND（露出パッド・ピン37）
：グランド接続ピン。パッケージの
露出パッドはPCBのランドに半田付けする必要があります。
PCBのランドパターンには、グランドのインダクタンスと熱抵
抗の両方を減らすためにグランド・プレーンへの複数のサーマ
ル・ビアを設けます。信号品位と熱的考慮事項に応じたグラン
ド接続の詳細については、
「アプリケーション情報」
のセクショ
ンを参照してください。
6954f
18
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
ピン機能
LTC6954-1 の出力およびモード選択
LTC6954-2 の出力およびモード選択
OUT0SEL（ピン13）
：OUT0のモード選択。このピンをVA+ 電
源に接続すると、内部のアクティブなOUT0出力エミッタ・フォ
ロワのバイアスがイネーブルされます。このピンをGNDに接
続すると、この内部バイアス回路がディスエーブルされます。
LVPECLの内部バイアスの詳細については、
「動作」
と
「アプリ
ケーション情報」
のセクションを参照してください。
OUT0SEL（ピン13）
：OUT0のモード選択。このピンをVA+ 電
源に接続すると、内部のアクティブなOUT0出力エミッタ・フォ
ロワのバイアスがイネーブルされます。このピンをGNDに接
続すると、この内部バイアス回路がディスエーブルされます。
LVPECLの内部バイアスの詳細については、
「動作」
と
「アプリ
ケーション情報」
のセクションを参照してください。
+
OUT0–、OUT0（ピン10、
11）
：LVPECL出力ピン。これらの差
動ロジック出力は、通常、VOUT0+ 電源より2V 低い電源に接
続された50Ω抵抗で終端されます。詳細については、
「動作」
と
「アプリケーション情報」
のセクションを参照してください。
+
OUT0–、OUT0（ピン10、
11）
：LVPECL出力ピン。これらの差
動ロジック出力は、通常、VOUT0+ 電源より2V 低い電源に接
続された50Ω抵抗で終端されます。詳細については、
「動作」
と
「アプリケーション情報」
のセクションを参照してください。
OUT1SEL（ピン33）
：OUT1のモード選択。このピンをVA+ 電
源に接続すると、内部のアクティブなOUT1出力エミッタ・フォ
ロワのバイアスがイネーブルされます。このピンをGNDに接
続すると、この内部バイアス回路がディスエーブルされます。
LVPECLの内部バイアスの詳細については、
「動作」
と
「アプリ
ケーション情報」
のセクションを参照してください。
OUT1SEL（ピン33）
：OUT1のモード選択。このピンをVA+ 電
源に接続すると、内部のアクティブなOUT1出力エミッタ・フォ
ロワのバイアスがイネーブルされます。このピンをGNDに接
続すると、この内部バイアス回路がディスエーブルされます。
LVPECLの内部バイアスの詳細については、
「動作」
と
「アプリ
ケーション情報」
のセクションを参照してください。
+
OUT1–、OUT1（ピン6、
7）
：LVPECL出力ピン。これらの差動ロ
ジック出力は、通常、VOUT1+ 電源より2V 低い電源に接続さ
れた50Ω 抵抗で終端されます。詳細については、
「動作」
と
「ア
プリケーション情報」
のセクションを参照してください。
+
OUT1–、OUT1（ピン6、
7）
：LVPECL出力ピン。これらの差動ロ
ジック出力は、通常、VOUT1+ 電源より2V 低い電源に接続さ
れた50Ω 抵抗で終端されます。詳細については、
「動作」
と
「ア
プリケーション情報」
のセクションを参照してください。
OUT2SEL（ピン36）
：OUT2のモード選択。このピンをVA+ 電
源に接続すると、内部のアクティブなOUT2出力エミッタ・フォ
ロワのバイアスがイネーブルされます。このピンをGNDに接
続すると、この内部バイアス回路がディスエーブルされます。
LVPECLの内部バイアスの詳細については、
「動作」
と
「アプリ
ケーション情報」
のセクションを参照してください。
OUT2SEL（ピン36）
：OUT2のモード選択。このピンをグラン
ドに接続すると、OUT2はCMOSロジック・タイプの出力とし
て構成されます。このピンをVA+ 電源に接続すると、OUT2は
LVDSロジック・タイプの出力として構成されます。
+
OUT2–、OUT2（ピン2、
3）
：LVPECL出力ピン。これらの差動ロ
ジック出力は、通常、VOUT2+ 電源より2V 低い電源に接続さ
れた50Ω 抵抗で終端されます。詳細については、
「動作」
と
「ア
プリケーション情報」
のセクションを参照してください。
+
OUT2–、OUT2（ピン2、
3）
：LVDS/CMOS出力ピン。これらの出
力は、OUT2SELピンを使用してLVDS出力またはCMOS出
力として設定できます。詳細については、
「動作」
と
「アプリケー
ション情報」
のセクションを参照してください。
6954f
詳細：www.linear-tech.co.jp/LTC6954
19
LTC6954
ピン機能
LTC6954-3 の出力およびモード選択
LTC6954-4 の出力およびモード選択
OUT0SEL（ピン13）
：OUT0のモード選択。このピンをVA+ 電
源に接続すると、内部のアクティブなOUT0出力エミッタ・フォ
ロワのバイアスがイネーブルされます。このピンをGNDに接
続すると、この内部バイアス回路がディスエーブルされます。
LVPECLの内部バイアスの詳細については、
「動作」
と
「アプリ
ケーション情報」
のセクションを参照してください。
OUT0SEL（ピン13）
：OUT0のモード選択。このピンをGNDに
接続すると、OUT0はCMOSロジック・タイプの出力として構成
されます。このピンをVA+ 電源に接続すると、OUT0はLVDS
ロジック・タイプの出力として構成されます。
+
OUT0–、OUT0（ピン10、
11）
：LVPECL出力ピン。これらの差
動ロジック出力は、通常、VOUT0+ 電源より2V 低い電源に接
続された50Ω抵抗で終端されます。詳細については、
「動作」
と
「アプリケーション情報」
のセクションを参照してください。
OUT1SEL（ピン33）
：OUT1のモード選択。このピンをGNDに
接続すると、OUT1はCMOSロジック・タイプの出力として構成
されます。このピンをVA+ 電源に接続すると、OUT1はLVDS
ロジック・タイプの出力として構成されます。
+
OUT1–、OUT1（ピン6、
7）
：LVDS/CMOS出力ピン。これらの出
力は、OUT1SELピンを使用してLVDS出力またはCMOS出
力として設定できます。詳細については、
「動作」
と
「アプリケー
ション情報」
のセクションを参照してください。
OUT2SEL（ピン36）
：OUT2のモード選択。このピンをGNDに
接続すると、OUT2はCMOSロジック・タイプの出力として構成
されます。このピンをVA+ 電源に接続すると、OUT2はLVDS
ロジック・タイプの出力として構成されます。
+
OUT2–、OUT2（ピン2、
3）
：LVDS/CMOS出力ピン。これらの出
力は、OUT2SELピンを使用してLVDS出力またはCMOS出
力として設定できます。詳細については、
「動作」
と
「アプリケー
ション情報」
のセクションを参照してください。
+
OUT0–、OUT0（ピン10、
11）
：LVDS/CMOS出力ピン。これらの
出力は、OUT0SELピンを使用してLVDS出力またはCMOS
出力として設定できます。詳細については、
「動作」
と
「アプリ
ケーション情報」
のセクションを参照してください。
OUT1SEL（ピン33）
：OUT1のモード選択。このピンをGNDに
接続すると、OUT1はCMOSロジック・タイプの出力として構成
されます。このピンをVA+ 電源に接続すると、OUT1はLVDS
ロジック・タイプの出力として構成されます。
+
OUT1–、OUT1（ピン6、
7）
：LVDS/CMOS出力ピン。これらの出
力は、OUT1SELピンを使用してLVDS出力またはCMOS出
力として設定できます。詳細については、
「動作」
と
「アプリケー
ション情報」
のセクションを参照してください。
OUT2SEL（ピン36）
：OUT2のモード選択。このピンをGNDに
接続すると、OUT2はCMOSロジック・タイプの出力として構成
されます。このピンをVA+ 電源に接続すると、OUT2はLVDS
ロジック・タイプの出力として構成されます。
+
OUT2–、OUT2（ピン2、
3）
：LVDS/CMOS出力ピン。これらの出
力は、OUT2SELピンを使用してLVDS出力またはCMOS出
力として設定できます。詳細については、
「動作」
と
「アプリケー
ション情報」
のセクションを参照してください。
6954f
20
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
ブロック図
25 VIN+
15
23
24
34
VA+
VA+
VA+
VA+
26 GND
IN+
27
IN–
28
DELAY 0
DEL0 = 0 TO 63
OUTPUT 0
DRIVER
M0 DIVIDER
M0 = 1 TO 63
VOUT0+ 9
OUT0+
11
OUT0–
10
VOUT0+ 12
29 GND
30 VIN+
22
13
33
36
SYNC
20
16
31
DELAY 1
DEL1 = 0 TO 63
M1 DIVIDER
M1 = 1 TO 63
OUT1SEL
SDO
VOUT1+ 5
OUT1+
7
OUT1–
6
VOUT1+ 8
OUT2SEL
18 VD+
19
OUTPUT 1
DRIVER
OUT0SEL
21 VD+
17
SYNC
CONTROL
SPI
SERIAL
PORT
AND
DIGITAL
LOGIC
OUTPUT 2
DRIVER
DELAY 2
DEL2 = 0 TO 63
M2 DIVIDER
M2 = 1 TO 63
VOUT2+ 1
OUT2+
3
OUT2–
2
VOUT2+ 4
SCLK
SDI
CS
TEMP
32
GND
14
GND
35
GND
EXPOSED
GND PAD
GND
37
6954 BD
6954f
詳細：www.linear-tech.co.jp/LTC6954
21
LTC6954
タイミング図
出力伝播遅延およびスキュー、Mx[5:0] = 1
IN–
IN+
tSKEWP0
OUT0–
OUT0+
tpdP1
OUT1–
OUT1+
tSKEWP2
OUT2–
OUT2+
6954 TD01
差動 LVPECL の立ち上がり/ 立ち下がり時間
80%
20%
tRISE
tFALL
6954 TD02
差動 LVDS の立ち上がり/ 立ち下がり時間
シングルエンドCMOS の立ち上がり/ 立ち下がり時間
80%
80%
20%
20%
tRISE
tFALL
6954 TD03
tRISE
tFALL
6954 TD04
6954f
22
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
動作
LTC6954 の概要
LTC6954は、低位相ノイズのクロック分配デバイス・ファミリで
す。各デバイスは3つの出力を備えており、各出力にはプログ
ラム可能な分周器と遅延ブロックがあります。以下に示すよう
に、出力ロジック信号の種類が異なる4つのファミリ構成デバ
イスがあります。
LTC6954-1：3つのLVPECL出力
LTC6954-2：2つのLVPECL出力および 1つのLVDS/CMOS
出力
図 1に示すように、LTC6954は2つの異なる回路部（多出力ク
ロック分配部、デジタル制御部）
で構成されます。
LTC6954のクロック分配部は、最大1.4GHz
（LTC6954-1では、
DELx = 0の場合に1.8GHz）
の入力信号を受け取り、入力に
基づいて3つの出力信号を供給します。出力信号のロジック・
タイプは、LTC6954デバイスのバージョンおよび OUTxSEL出
力モード選択ピンによって決まります。表 1に、デバイスの4つ
全てのバージョン、各バージョンで使用可能な出力タイプ、お
よび出力に対するOUTxSELピンの接続の影響を示します。
LVPECLロジック出 力は、最 大 1.4GHz（LTC6954-1では、
DELx = 0の場合に1.8GHz）
で動作できます。OUTxSELピン
+
をVA 電源に接続すると、内部のアクティブな出力エミッタ・
フォロワのバイアスがイネーブルされます。このピンをGNDに
接続すると、この内部バイアス回路がディスエーブルされます。
LTC6954-3：1つのLVPECL出力および 2つのLVDS/CMOS
出力
LTC6954-4：3つのLVDS/CMOS出力
IN+
LTC6954-X
IN–
SYNC
SYNC
CONTROL
OUT0SEL
OUT1SEL
OUT2SEL
DIGITAL
CONTROL
SDO
SPI
SERIAL
PORT
SDI
SERIAL
PORT
AND
DIGITAL
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
OUT0+
OUT0–
OUT1+
CLOCK
DISTRIBUTION
OUT1–
OUT2+
OUT2–
SCLK
CS
6954 F01
図 1. 回路ブロックを示したLTC6954
表 1.LTC6954 のバージョンおよび出力の構成
LTC6954の
バージョン
出力0
出力1
出力2
OUT2SEL = GND
OUT2SEL = VA+
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
CMOS
LVDS
LVPECL
(IBIAS is On)
CMOS
LVDS
CMOS
LVDS
LVDS
CMOS
LVDS
CMOS
LVDS
OUT0SEL = GND
OUT0SEL = VA
LTC6954-1
LVPECL
(IBIAS is Off)
LTC6954-2
+
OUT1SEL = GND
OUT1SEL = VA
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LTC6954-3
LVPECL
(IBIAS is Off)
LTC6954-4
CMOS
+
6954f
詳細：www.linear-tech.co.jp/LTC6954
23
LTC6954
動作
LVDS/CMOS出力は、
OUTxSELピンの接続による構成に従っ
て、CMOSロジック・タイプまたはLVDSロジック・タイプのい
ずれかになります。OUTxSELピンをグランドに接続すると、出
力は、最大 250MHzで動作可能なCMOSロジック出力として
構成されます。OUTxSELピンをVA+ 電源に接続すると、出力
は、LVCSxを0に設定した場合は
（ラインの遠端部のみを終
端して）最大 800MHz、LVCSxを1に設定した場合は
（二重に
終端して）最大 1400MHzで動作可能なLVDSロジック出力と
して構成されます。詳細については、
「動作」
と
「アプリケーショ
ン情報」
のセクションを参照してください。
デジタル制御部には、SPI 完全互換のシリアル制御バス、3
つの出力モード選 択ピン
（OUT0SEL、OUT1SEL、および
OUT2SEL）、および EZSyncクロック同期（SYNC）機能があり
ます。ほとんどのデバイス設定および動作モードは、SPI バス
を介して制御されます。
LTC6954デバイスのバージョンおよび出力ロジックの構成に
関わらず、3つの出力は、1 ∼ 63の任意の整数で入力周波数
を分周し、0 ∼ 63の入力クロック・サイクル数で任意の出力を
遅延させるように、全て個別に設定されます。デューティ・サイ
クルが 50%の入力信号の場合、出力デューティ・サイクルは分
周数に関係なく常に50%になります。
図 3に、LTC6954を駆動するLTC6950を示しています。この
例では1つのLTC6954デバイスを示していますが、LTC6950
からの各出力は、異なるLTC6954デバイスを駆動して最大 5
つのLTC6954デバイスをサポートすることができます。使いや
すいEZSyncマルチデバイス同期機能により、全てのデバイス
の全ての出力のエッジを均一に揃えることが保証されます。
EZSync 動作の詳細については、
「EZSyncクロック出力の同
期」
のセクションを参照してください。
消費電力を最小限に抑えるため、LTC6954の多くの回路部
は不使用時に電源を切ることができます。図 2に示すように、
LTC6954は独立したクロック分配デバイスとして使用できま
す。クロック分配部の不使用出力は電源を切ってもかまいま
せん。
0.1µF
49.9Ω
3.3V
V+
IN+
LTC6954-x
IN–
49.9Ω
49.9Ω
SYNC
SYNC
CONTROL
OUT0SEL
OUT1SEL
OUT2SEL
SDO
SPI
SERIAL
PORT
SDI
SERIAL
PORT
AND
DIGITAL
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
OUT0+
OUT0–
OUT1+
OUT1–
OUT2+
OUT2–
SCLK
CS
GND
6954 F02
図 2．独立したクロック分配デバイスとして接続されたLTC6954
6954f
24
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
動作
0.1µF
0.1µF 3.3V
REF
OSC
49.9Ω
–
REF
VCP+
V+
REF+
R DIVIDER
49.9Ω
5V
N DIVIDER
PHASE
FREQUENCY
DETECTOR
LTC6950
VCO
CP
CHARGE
PUMP
CP
49.9Ω
RZ
CI
VCO+
49.9Ω
VCO–
SYNC
SYNC
SYNC
CONTROL
STAT2
STAT1
SDO
SDI
SERIAL
PORT
SCLK
CS
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
49.9Ω
PECL0+
PECL0–
49.9Ω
PECL1+
TO DATA ACQUISITION,
FPGA, ASICs
PECL1–
PECL2+
PECL2–
PECL3+
PECL3–
LV/CM+
LV/CM–
TO FPGA, ASICs
GND
0.1µF 3.3V
100Ω
V+
IN+
LTC6954-X
IN–
SYNC
SYNC
CONTROL
OUT0SEL
OUT1SEL
3.3V
OUT2SEL
SDO
SPI
SERIAL
PORT
SDI
SERIAL
PORT
AND
DIGITAL
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
OUT0+
OUT0–
OUT1+
TO DATA ACQUISITION,
FPGA, ASICs
OUT1–
OUT2+
OUT2–
SCLK
CS
GND
6954 F03
図 3．LTC6954 にクロックを供給するコントローラ・モードの LTC6950
最高の性能を得るために、LTC6950からのLVPECL 出力のうちの1つを使用して
（IBIASをイネーブルして）
LTC6954にクロックを供給します。1ms（最小）幅のパルスをSYNCピンに供給することで、
両方のデバイスからの全ての出力を簡単に同期することができます。
6954f
詳細：www.linear-tech.co.jp/LTC6954
25
LTC6954
動作
入力バッファ
出力分周器（M）
LTC6954の入力バッファ（IN+、IN–）
は、差動またはシングル
エンドの周波数信号源に対する柔軟なインタフェースを実現
します。最大入力信号周波数は、1.4GHz（LTC6954-1では、
DELx = 0の場合に1.8GHz）
です。入力保護ダイオードがオン
しないように、信号振幅が 1.5VP-P より小さい限り、差動信号
を入力に直接供給することができます
（図 4を参照）。
各クロック分配経路には、分周係数設定値 Mで入力周波数
を低減する6ビットの出力
（M）分周器が組み込まれています。
各出力分周器のMx[5:0]ビットをプログラムすることにより、分
周係数は1 から63までの任意の整数に設定されます。分周係
数が 1よりも大きく設定された場合、出力分周器内の回路は、
出力のデューティ・サイクルが常に50%になることを保証しま
す。出力分周器の分周係数が 1または0に設定されている場
合、出力のデューティ・サイクルは入力のデューティ・サイクルと
同じになり、出力分周器はバイパスされてパワーダウンします。
各クロック出力分配経路の出力分周器制御ビットを収容して
いるレジスタのまとめについては、表 2を参照してください。完
全なレジスタ・マッピング情報については、表 6「シリアル・ポー
ト・レジスタのマッピング」
を参照してください。
また、IN 入力は低ノイズで、スルーレートが 100V/μs 以上で
あることも重要です。IN 信号要件およびインタフェース動作の
詳細については、
「アプリケーション情報」
のセクションを参照
してください。
BIAS
VIN+
VIN+
表 2．出力
（M）分周器の制御レジスタ
2.05V
1.2k
27
28
分周係数
ビット
レジスタのアドレス
（16 進値）
OUT0
M0
[5:0]
h02
OUT1
M1
[5:0]
h04
OUT2
M2
[5:0]
h06
クロック出力
1.2k
IN+
IN–
入力クロック・サイクルの遅延（DEL）
6954 F04
図 4．IN 入力の簡略回路図
クロック分配
LTC6954は、3つの低スキュー分配経路による低ノイズのク
ロック分配機能を備えています。各分配経路には、出力分周
器、入力クロック・サイクル遅延ブロック、および出力ドライバ
が組み込まれています。選択したLTC6954デバイスおよび
対応するOUTxSELピンの構成に応じて、出力ドライバを、
LVPECL、LVDS、またはCMOS 互換にすることができます。
各クロック分配経路には6ビットの入力サイクル遅延ブロック
が組み込まれています。このブロックは同期入力ピン
（SYNC）
と組み合わせて、さまざまなクロック出力の位相整列を強制
的に行う目的で使用されます。SYNC 入力のアサートが解除
されると、遅延ブロックは入力クロック・サイクルのカウントを
開始します。カウントが各経路の設定値に達すると、出力ドラ
イバは遷移を開始します。電力を節減するため、全ての出力の
位相整列が完了すると入力サイクル遅延ブロックの電源は切
れます。
各出力に対して許容される遅延調整のサイクル数は0 から63
までの任意の整数にすることが可能であり、特定の遅延ブ
ロックをイネーブルして、該当するDELx[5:0] ビットに遅延サ
イクルの数を直接プログラムすることによって構成されます。
SYNC_ENxビットを1に設定すると、各遅延ブロックはイネー
ブルされます。また、SYNC_ENxを0に設定すると、選択した
サイクル遅延ブロックはバイパスされ、電源が切れます。
6954f
26
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
動作
入力クロック・サイクル遅延ブロックは出力分周器ブロックと
は無関係に動作するので、サイクル遅延設定値の調整は、出
力分周器の分周係数設定とは無関係に行われます
（図 5の例
を参照）。
0
1
2
3
4
5
6
7
8
9 10 11
IN
OUT0
1 INPUT CYCLE DELAY
OUT1
11 INPUT CYCLE DELAY
6954 F05
SYNC DE-ASSERTED EARLIER
図 5. 入力クロック遅延動作
（M0 = M1 = M2 = 4、DEL0 = 0、DEL1 = 1、DEL2 = 11）
SYNC 入力ピンを使用して特定の出力の位相整列を実行す
る方法の詳細については、
「EZSyncクロック出力の同期」
のセ
クションを参照してください。
各クロック出力分配経路の出力遅延制御ビットを収容してい
るレジスタのまとめについては、表 3を参照してください。完全
なレジスタ・マッピング情報については、表6「シリアル・ポート・
レジスタのマッピング」
を参照してください。
表 3. 出力遅延（DEL）制御レジスタ
ビット
同期
イネーブル
ビット
レジスタの
アドレス
（16 進値）
DEL0
[5:0]
SYNC_EN0
[7]
h01
DEL1
[5:0]
SYNC_EN1
[7]
h03
DEL2
[5:0]
SYNC_EN2
[7]
h05
クロック
出力
出力
遅延
OUT0
OUT1
OUT2
表 5.LVDS 電流の設定
クロック出力 ビット・ディスクリプタ
OUT0
OUT1
OUT2
LVCS0
LVCS1
LVCS2
LTC6954-2/LTC6954-3/LTC6954-4は、1つ 以 上 のLVDS出
力またはCMOS出力を供給する能力を備えています。対応す
る出力のOUTxSELピンをVA+ に接続すると、最大 1.4GHzの
周波数でLVDS 互換動作がイネーブルされ、OUTxSELピン
をGNDに接続すると、250MHzの最大動作周波数で2つの
CMOS 互換出力ドライバが構成されます。
出力ドライバをCMOS 動作に構成した場合、
ビットCMSINVx
–
+
を1に 設 定 すると、OUT が OUT に 対 して 反 転 します。
CMSINVxを0に設定すると、OUT+とOUT– の両方が同相に
なります。各クロック出力分配経路のCMOS 位相制御ビット
を収容しているレジスタのまとめについては、表 4を参照してく
ださい。
1 INPUT CYCLE
OUT2
LVDS/CMOS 出力ドライバ
表 4.CMOS 位相選択レジスタ
クロック
出力
ビット・
ディスクリプタ
ビット
レジスタのアドレス
（16 進値）
OUT0
CMSINV0
[6]
h01
OUT1
CMSINV1
[6]
h03
OUT2
CMSINV2
[6]
h05
出力をLVDS 動作に構成した場合、LVCSxビットを使用して、
出力ドライバを異なる出力電流モードにさらに構成することが
できます。LVDS 電流設定を格納するレジスタのまとめについ
ては、表 5を参照してください。高い電流設定は、LVDS出力
ドライバが二重に終端されているアプリケーションに最適で
す。例えば、LVDS出力が、100Ωの差動抵抗を使用して近端
部で終端され、かつ100Ωの差動抵抗を使用して遠端部で終
端されている場合、LVCSを7mA 動作に設定すると、LVDS
の最大振幅が得られます。LVDSおよび CMOS出力ドライバ・
インタフェース回路については、
「アプリケーション情報」
のセ
クションを参照してください。
ビット
レジスタのアドレス（16進値）
値
ILVDS
[6]
h02
0
3.5mA
100Ω
1
7mA
50Ω (100Ω||100Ω)
0
3.5mA
100Ω
1
7mA
50Ω (100Ω||100Ω)
0
3.5mA
100Ω
1
7mA
50Ω (100Ω||100Ω)
[6]
[6]
h04
h06
差動終端
6954f
詳細：www.linear-tech.co.jp/LTC6954
27
LTC6954
動作
LVPECL 出力ドライバ
LTC6954-1/LTC6954-2/LTC6954-3は、選 択 され たデバ イ
スのバージョンに応じて、1つ以上の低ノイズ、低スキュー
のLVPECL 互換出力ドライバを提供できます。各出力ドラ
イバ は、最 大 1.4GHz（LTC6954-1で は、DELx = 0の 場 合
に1.8GHz）の周波数で動作するように設計されています。ま
た、この出力は、バイアス印加と終端に関して相当な柔軟
性を備えています。該当する出力ドライバ・ブロックに対して
OUTxSELピンをVA+に設定することにより、
出力エミッタ・フォ
ロワへの内部バイアス印加を選択できます。簡略回路図につ
いては、図 6を参照してください。
内部バイアスをイネーブルすると、通常は必要な外付け受動
素子の数が減少します。多くの場合、1 本の100Ω 差動終端
抵抗を遠端に取り付けるだけで済みます。さらに、
立ち上がり/
立ち下がり時間の釣り合いが取れているのは、内部バイアス
に定電流を使用していることが要因である可能性があります。
OUTxSELを0に設定すると、内部バイアスはディスエーブル
されるので、標準のLVPECL バイアス回路網および終端回路
網を使用してLVPECL出力ドライバを構成できます。推奨の
バイアス回路網および終端回路網の詳細については、
「アプリ
ケーション情報」
のセクションを参照してください。
EZSyncクロック出力の同期
LTC6954は、CMOSロジック互換のSYNC 入力ピンに単にパ
ルスを供給することにより、独立した単一デバイスからのクロッ
ク出力の立ち上がりエッジを容易に同期することができます。
VOUTx+
リニアテクノロジーのEZSync 制御モード対応のドライバのい
ずれか
（LTC6950など）
を使用してLTC6954のIN 入力を駆
動することにより、複数のデバイスの同期を簡単に実現するこ
ともできます。EZSync 制御モードのデバイスをドライバとして
使用し、LTC6954デバイスのSYNC 入力ピンにパルスを供給
して、最大 5つのLTC6954デバイスの出力を簡単に同期する
ことができます。このパルスには、高精度なタイミング要件はあ
りません。EZSyncコントローラ・デバイスが、高精度なタイミ
ングを全て提供します。
1つのデバイスの独立した同期
独立した1つのLTC6954の出力の立ち上がりエッジを同期
するには、持続時間が 1ms 以上のCMOSロジック・パルスを
SYNC 入力に供給する必要があります。
各同期クロック出力は、そのSYNC_ENxビットを1にプログ
ラムすることにより、同期可能にします。出力を同期可能にプ
ログラムすると、そのクロック出力は、同期処理時にゲート制
御されます
（つまり不連続状態になります）。したがって、同期
動作中に妨害（ゲート制御）
されてはならないクロック出力の
SYNC_ENxビットは、必ず 0にプログラムします。
同期動作は、SYNC 入力
（ピン22）
を1ms 以上強制的にロジッ
ク H にすることによって行なわれます。その後、LTC6954は
入力信号を基準にしてSYNC 入力のタイミングを再調整し、
図 7に示すように内部 SYNC_RET 信号を生成します。SYNC_
RET 信号が H になった場合、全ての同期可能なクロック出
VOUTx+
OUT+
OUT –
IBIAS
IBIAS
6954 F06
図 6．LVPECL 出力の簡略回路図
6954f
28
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
動作
力は、いったん L になると L のまま推移します。LTC6954は
同期動作時であっても小パルスの発生を防止する回路を内
蔵しているので、クロック出力が L になるのは、 L になるの
が通常である場合に限られることに注意してください。内部の
SYNC_RET 信号が L になると、全ての同期可能な出力が同
時に H になり、同期動作が完了します。
遅 延ビット
（DELx[5:0]）をプログラムすることによって、
LTC6954は、同期状態の最初の立ち上がりエッジ以外の位
相関係でクロック出力を供給することもできます。DELx[5:0]
をプログラムすると、同期可能な各出力を個別に構成し、遅
延が 0の場合と比較して、立ち上がりまでに最大 63の追加入
力クロック・サイクルにわたって待機させることができます。例
えば、OUT0出力とOUT1出力を両方とも4 分周するよう構成
していると仮定した場合、DEL0[5:0]を0に、DEL1[5:0]を1に
プログラムすると、同期動作の完了後に出力は直交関係を得
ることができます
（図 8を参照）。節電のため、入力サイクル遅
延回路は同期完了後オフになります。
複数のデバイスの同期
同期した出力を、単一デバイスで使用可能な数よりも多く供
給するように、複数のLTC6954デバイスを簡単に構成するこ
とができます。ただし、全てのデバイスをEZSyncコントローラ・
IN
SYNC_RET
…
…
OUT0
…
OUT1
…
6954 F08
図 8. 同期によるI/Qクロックの獲得、
SYNC_EN0 = SYNC_EN1 = 1、M0[5:0] = M1[5:0] = 4、
DEL0[5:0] = 0、DEL1[5:0] = 1
0.1µF 3.3V
REF
OSC
IN+
V+
IN–
LTC6954-X
SYNC
SYNC
CONTROL
OUT0SEL
SYNC_RET
OUT0+
OUT0 DIVIDE AND DELAY
OUT1+
OUT1SEL
OUT2SEL
SDO
SPI
SERIAL
PORT
SDI
OUT0–
SERIAL
PORT
AND
DIGITAL
OUT1 DIVIDE AND DELAY
LV/CM DIVIDE AND DELAY
OUT2 DIVIDE AND DELAY
SYNC_EN4 = 1, FLRDRV = 0
OUT1–
OUT2+
OUT2–
SCLK
CS
GND
6954 F07
図 7.SYNC_RET の伝播
6954f
詳細：www.linear-tech.co.jp/LTC6954
29
LTC6954
動作
デバイスが駆動する必要があります。
同期の対象となる全てのデバイスは共通のSYNC 入力を共有
する必要がありますが、異なるデバイス間でこの信号のタイミ
ングを高精度にするという要件はありません。要件は、異なる
デバイス間でのSYNC パルスのスキューが 10μsを超えないこ
とと、SYNCパルスの持続時間が1ms以上ということだけです。
複数のデバイスの同期の背景にある一般的概念は、1つのデ
バイスをEZSync「コントローラ」
とし、その他のデバイスを全て
「フォロワ」
とすることです。コントローラ・デバイスは、ゲート
制御クロック入力を全てのフォロワ・デバイスに供給するので、
全てのデバイスのタイミングを制御します。各フォロワ・デバイ
スに適切なゲート制御クロック信号を入力することにより、コ
ントローラは、全てのフォロワ・デバイスの出力がそれらの最
初の立ち上がりエッジで同期することを保証します。
さらに、フォロワ・ドライバとして使用しないコントローラ・デバ
イスの出力を、フォロワが同期するように構成することができ
ます。これにより、その出力が最初の立ち上がりエッジで全て
のフォロワ・デバイスの出力と必ず同期するようになります。
LTC6954は、制御モードでは動作できず、フォロワとしてしか
使用できません。LTC6950などのデバイスは、制御モードまた
はフォロワ・モードで動作することができます。LTC6950は、5
つの出力が使用可能であり、最大 5つのフォロワ・デバイスを
制御および駆動することができます。それらのフォロワは、追
加のLTC6950デバイス、LTC6954デバイス、または各デバイ
スの任意の組み合わせにすることができます。
EZSync 機能により、クロックの立ち上がりエッジのマルチデ
バイス同期が容易になるので、複数デバイスの出力では、位
相整列が再現可能なものになります。EZSyncは絶対時間の
同期を保証しません。つまり、EZSyncは入力サイクル遅延調
整だけ行うので、コントローラおよびフォロワの出力ピンで測
定した場合、コントローラからフォロワまでのPCBトレース遅
延に加えてフォロワ・デバイスの伝播遅延が、フォロワとコント
ローラの間の絶対時間の変化として反映されます。
複数のEZSync 互換デバイスを同期するための最も簡単な
構 成を図 9に示します。LTC6950のSYNCMD[1:0]ビットは
制御モードに設定されています。LTC6950のPECL0出力は
LTC6954の入力として使用されるので、LTC6950はその出力
をフォロワ・ドライバにするよう構成します。これを行うには、
FLDRV0を1にプログラムします。
LTC6950のPECL1、PECL2、PECL3、および LV/CMの各出
力をフォロワ同期として構成するには、内部のVCOサイクル
遅延セルをイネーブルする必要があります。これをこれを行う
には、FLDRV1、FLDRV2、FLDRV3、および FLDRV4ビット
を0にプログラムします。出力のSYNC_ENxビットを全て1に
プログラムして、同期できるようにします。妨害（ゲート制御）
さ
れないようにする出力がある場合は、そのSYNC_ENxビット
を0にプログラムしてください。
図 9の 例 で は、PECL0 差 動 出 力を 使 用して、LTC6954の
LVPECL 互換入力を駆動する任意の選択を行ないます。該当
のFLDRVxビットを1にプログラムする限り、LTC6950のどの
出力を使用してもかまいません。
同期の対象になる全てのLTC6954の出力のSYNC_ENxビッ
トを1にプログラムする必要があります。前述したように、妨
害（ゲート制御）
されないようにする出力がある場合は、その
SYNC_ENxビットを0にプログラムしてください。
図 10のタイミング図は、図 9に示す回路のマルチデバイス
出力同期を説明しています。LTC6950（コントローラ）および
LTC6954（フォロワ）の構成は、両方とも前の段落で説明し
たとおりです。SYNC 入力がロジック L になると、LTC6954
の両 方の出力
（LTC6954.OUT0および LTC6954.OUT1）が
それらの最初の立ち上がりエッジを互いに整合させており、
LTC6950のフォロワ同期出力
（LTC6950.PECL1）
も同様であ
ることを図 10では強調しています。
6954f
30
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
動作
0.1µF 3.3V
REF
OSC
V+
REF+
REF–
R DIVIDER
PHASE
FREQUENCY
DETECTOR
PECL0 DIVIDE AND DELAY
SYNC_EN0 = 1, FLRDRV = 1
PECL1 DIVIDE AND DELAY
SYNC_EN1 = 1, FLRDRV = 0
STAT1
SDO
SERIAL
PORT
SDI
PECL2 DIVIDE AND DELAY
SYNC_EN2 = 1, FLRDRV = 0
SCLK
PECL3 DIVIDE AND DELAY
SYNC_EN3 = 1, FLRDRV = 0
CS
GND
VCO
CP
CHARGE
PUMP
VCO–
SYNC_RET
STAT2
LTC6950
VCO+
SYNC
RETIME
CONTROL
SYNC
5V
VCP+
N DIVIDER
SYNC
0.1µF
LV/CM DIVIDE AND DELAY
SYNC_EN4 = 1, FLRDRV = 0
PECL0+
PECL0–
PECL1+
PECL1–
PECL2+
PECL2–
PECL3+
PECL3–
LV/CM+
LV/CM–
0.1µF 3.3V
100Ω
V+
IN+
IN–
SYNC
SYNC
CONTROL
SYNC_RET
OUT0SEL
OUT1SEL
OUT2SEL
SDO
SPI
SERIAL
PORT
SDI
SERIAL
PORT
AND
DIGITAL
OUT0 DIVIDE AND DELAY
SYNC_EN0 = 1
OUT1 DIVIDE AND DELAY
SYNC_EN1 = 1
OUT2 DIVIDE
LV/CM
DIVIDE AND
AND DELAY
DELAY
SYNC_EN2
=1 =0
SYNC_EN4
= 1, FLRDRV
LTC6954-X
OUT0+
OUT0–
OUT1+
OUT1–
OUT2+
OUT2–
SCLK
CS
GND
6954 F09
図 9．LTC6954フォロワ・デバイスを駆動するLTC6950コントローラ・デバイス
LTC6950のPECL0 出力はLTC6954の入力を駆動します。それ以外の全てのLTC6950 出力はフォロワ同期として
プログラムされるので、7つの出力全てを立ち上がりエッジで同期することができます。
6954f
詳細：www.linear-tech.co.jp/LTC6954
31
LTC6954
動作
EZSync 制御モードのデバイスには、VCO 入力へのクロック同
期だけでなく、PLLの帰還 N 分周器への同期などの、使用可
能な多くのタイミング設定があります。そのため、コントローラ
のPLL がロックされているときに、基準周波数に同期すること
ができます。制御モード動作の詳細については、EZSyncコン
トローラ・デバイス
（LTC6950など）
のデータシートを参照して
ください。
VCO
SYNC
…
…
…
…
図 9および図 10に示すように、EZSync 機能により、制御モー
ドで構成されたデバイスはゲート制御のクロック信号を適切
に生成できます。この信号により、フォロワ・モードの全てのデ
バイスは互いに同期し、またコントローラの全てのフォロワ同
期出力とも同期することが保証されるので、マルチデバイス同
期が簡単になります。
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
LTC6954.OUT0
…
…
…
…
LTC6954.OUT1
…
…
…
…
LTC6950.SYNC_RET
…
LTC6950.PECL0
…
LTC6950.PECL1
LTC6954.SYNC_RET
…
…
EDGE SYNCHRONIZED
6954 F10
図 10. 図 9 に示す回路のタイミング図、エッジ同期出力を強調
LTC6950：M0[5:0] = 1、M1[5:0] = 4、DEL1[5:0] = 0、FLDRV0 = 1、FLDRV1 = 0、SYNC_EN0 = SYNC_EN1 = 1、
LTC6954：M0[5:0] = 4、M1[5:0] = 4、DEL0[5:0] = DEL1[5:0] = 0、SYNC_EN0 = SYNC_EN1 = 1
6954f
32
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
動作
シリアル・ポート
LTC6954のSPI 互換シリアル・ポートは、チップ制御機能を備
えています。
通信シーケンス
シリアル・バスは、チップ 選 択（CS）、シリアル・クロック
（SCLK）、シリアル・データ入力
（SDI）、およびシリアル・デー
タ出力
（SDO）の各信号で構成されています。LTC6954 への
データ転送は、シリアル・バスのマスタ・デバイスが最初にCS
を L にして、LTC6954のシリアル・ポートをイネーブルするこ
とによって行われます。SDIに入力されたデータはSCLKの立
ち上がりエッジでクロックに同期し、最上位ビットを先頭にし
て転送されます。通信バーストは、シリアル・バスのマスタ・デ
バイスが CSを H に戻すと終了します。詳細については図 11
を参照してください。
データは、通信バーストの間にSDOを使ってデバイスから読
み出されます。CS が H であるか、デバイスからデータが読み
出されていない場合、SDOは高インピーダンス
（Hi-Z）
になる
ので、読み出しをマルチドロップにする
（シリアル・バスに複数
のLTC6954を並列に接続する）
ことができます。LTC6954を
マルチドロップ構成で使用しない場合、またはシリアル・ポー
トのマスタが読み出しシーケンスと読み出しシーケンスの間
SDOラインのレベルを設定することができない場合、SDOと
GNDの間に200k 以上の高い値の抵抗を接続して、Hi-Z 状
態の間にラインが確実に既知のレベルに戻るようにすることを
強く推奨します。詳細については図 12を参照してください。
MASTER–CS
tCSS
tCKL
tCKH
tCSS
tCSH
MASTER–SCLK
tCS
MASTER–SDI
tCH
DATA
DATA
6954 F11
図 11．シリアル・ポートの書き込みタイミング図
MASTER–CS
8TH CLOCK
MASTER–SCLK
tDO
LTC6954–SDO
Hi-Z
tDO
DON’T CARE
tDO
tDO
DATA
DATA
Hi-Z
6954 F12
図 12．シリアル・ポートの読み出しタイミング図
6954f
詳細：www.linear-tech.co.jp/LTC6954
33
LTC6954
動作
1 バイトの転送
シリアル・ポートは直接的なメモリ・マップとして構成されてお
り、8 バイト幅のレジスタにより、状態と制御のデータを利用で
きます。全てのデータ・バーストは少なくとも2 バイトで構成さ
れます。最初のバイトの最上位（MSB）7ビットはレジスタのア
ドレスです。最下位ビット
（LSB）が 1であればデバイスからの
読み出しを示し、LSB が 0であればデバイスへの書き込みを
示します。それに続く1 バイト、または複数バイトは、指定され
たアドレスからのデータ、または指定されたアドレスへのデー
タです。詳細な書き込みシーケンスの例については図 13を、
読み出しシーケンスについては図 14を参照してください。
2つの書き込み通信バーストの例を図15に示します。シリアル・
バスのマスタ・デバイスからの最初の通信バーストには、SDIの
最初のバイトが含まれています。この内容は、7ビットの宛先レ
ジスタ・アドレス
（Addr0）
と、
書き込み操作を示す0のLSBです。
SDIの2番目のバイトは、
アドレスAddr0に書き込むデータです。
最初の通信バーストを終了するには、CSを H にします。
2番目の通信バーストは最初の通信バーストと同じ構成になり
ます。SDIの最初のバイトの内容は、7ビットの宛先レジスタ・
アドレス
（Addr1）
と、書き込み動作を示す0のLSBです。SDI
の次のバイトはアドレスが Addr1のレジスタ宛のデータです。
最後に、CSを H にすることにより転送は終了します。
MASTER–CS
16
CLOCKS
MASTER–SCLK
7-BIT REGISTER ADDRESS
MASTER–SDI
8 BITS OF DATA
A6 A5 A4 A3 A2 A1 A0 0 D7 D6 D5 D4 D3 D2 D1 D0
0 = WRITE
Hi-Z
LTC6954–SDO
6954 F13
図 13．シリアル・ポートの書き込みシーケンス
MASTER–CS
16 CLOCKS
MASTER–SCLK
7-BIT REGISTER ADDRESS
MASTER–SDI
1 = READ
A6 A5 A4 A3 A2 A1 A0 1
8 BITS OF DATA
LTC6954–SDO
Hi-Z
X D7 D6 D5 D4 D3 D2 D1 D0 DX
Hi-Z
6954 F14
図 14.シリアル・ポートの読み出しシーケンス
6954f
34
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
動作
複数バイトの転送
LTC6954のレジスタ・アドレス自動インクリメント機能を使用
すれば、図 16に示すように、複数バイトのデータ転送をより効
率的に行うことができます。図 16は、図 15と同様に、
シリアル・
バスのマスタ・デバイスが最初のバイトで宛先レジスタ・アドレ
スと0のLSBを送信し、その後に宛先レジスタのデータである
2 番目のバイトを送信していることを示しています。ただし、シリ
アル・バスのマスタ・デバイスは、CSを H に戻すことによって
バーストを終了するのではなく、後続のレジスタを宛先とした
バイトを送信し続けます。バイト1の宛先アドレスはAddr0+1
であり、バイト2の宛先アドレスはAddr0+2であり、以下同様
です。レジスタ・アドレス・ポインタが7（h07）
を過ぎてインクリメ
ントしようとすると、自動的に0にリセットされます。
自動インクリメントによるデバイスからの読み出しの例を図 17
に示します。シリアル・バスのマスタ・デバイスからのバースト
の最初のバイトの内容は、7ビットの宛先レジスタ・アドレス
（Addr0）
と、読み出し動作を示す1のLSBです。LTC6954は、
読み出しバーストを検出すると、SDOをHi-Z 状態から復帰さ
せ、レジスタAddr0のデータからデータ・バイトを順番に送信
し始めます。CSを H にすることにより、デバイスはバーストが
終了するまでSDI 上のそのほかのデータを全て無視します。
MASTER–CS
Addr0 + Wr
MASTER–SDI
LTC6954–SDO
Byte 0
Addr1 + Wr
Byte 1
Hi-Z
6954 F15
図 15．シリアル・ポートのシングル・バイト書き込み
MASTER–CS
Addr0 + Wr
MASTER–SDI
LTC6954–SDO
Byte 0
Byte 1
Byte 2
Hi-Z
6954 F16
図 16．シリアル・ポートの自動インクリメント書き込み
MASTER–CS
Addr0 + Rd
MASTER–SDI
LTC6954–SDO
Hi-Z
DON’T CARE
Byte 0
Byte 1
Hi-Z
Byte 2
6954 F17
図 17．シリアル・ポートの自動インクリメント読み出し
6954f
詳細：www.linear-tech.co.jp/LTC6954
35
LTC6954
動作
マルチドロップ構成
ブロックのパワーダウン
複数のLTC6954 がシリアル・バスを共有することができます。
このマルチドロップ構成では、SCLK、SDI、および SDO が全
デバイスの間で共有されます。シリアル・バスのマスタは各
LTC6954ごとに別個のCSを使用して、必ず 1 個のデバイスの
CSだけがアサートされるようにする必要があります。値の大き
な抵抗をSDOとGNDの間に接続して、Hi-Z 状態の間ライン
が既知のレベルに必ず戻るようにすることを推奨します。
LTC6954は、未使用のブロックをパワーダウンする、非常に高
い柔軟性を備えています。パワーダウン・ビットのまとめを表 7
に示します。特定部分のシャットダウンによる省電力量を調べ
るには、
「電気的特性」の
「Supply Current Delta」の部分を参
照してください。
シリアル・ポート・レジスタ
LTC6954のメモリ・マップを表 6に示します。ビットの詳細な説
明を表 8に示します。
前述したように、LVPECL出力を使用せずに電源を切断した状
態で省電力量を最大にするには、終端回路やそのほかのバイ
アス回路を出力ドライバ・ピンに接続しないことを推奨します。
表 7.ブロック・パワーダウンの概要
ビット名
説明
PDALL
デバイス全体をパワーダウン
PD_OUT2
OUT2の出力ドライバをパワーダウン
PD_DIV2
OUT2の出力ドライバおよび出力分周器をパワーダウン
PD_OUT1
OUT1の出力ドライバをパワーダウン
PD_DIV1
OUT1の出力ドライバおよび出力分周器をパワーダウン
PD_OUT0
OUT0の出力ドライバをパワーダウン
PD_DIV0
OUT0の出力ドライバおよび出力分周器をパワーダウン
表 6.LTC6954 のシリアル・ポート・レジスタのマッピング
アドレス
（16 進値）
[7] MSB
[6]
[5]
[4]
[3]
[2]
[1]
[0] LSB
デフォルト
R/W （16 進値）
h00
*
PDALL
PD_OUT2
PD_DIV2
PD_OUT1
PD_DIV1
PD_OUT0
PD_DIV0
R/W
h00
h01
SYNC_EN0
CMSINV0
DEL0[5]
DEL0[4]
DEL0[3]
DEL0[2]
DEL0[1]
DEL0[0]
R/W
hC0
h02
*
LVCS0
M0[5]
M0[4]
M0[3]
M0[2]
M0[1]
M0[0]
R/W
h02
h03
SYNC_EN1
CMSINV1
DEL1[5]
DEL1[4]
DEL1[3]
DEL1[2]
DEL1[1]
DEL1[0]
R/W
hC0
h04
*
LVCS1
M1[5]
M1[4]
M1[3]
M1[2]
M1[1]
M1[0]
R/W
h04
h05
SYNC_EN2
CMSINV2
DEL2[5]
DEL2[4]
DEL2[3]
DEL2[2]
DEL2[1]
DEL2[0]
R/W
hC0
h06
*
LVCS2
M2[5]
M2[4]
M2[3]
M2[2]
M2[1]
M2[0]
R/W
h08
h07
REV2
REV1
REV0
PART4
PART3
PART2
PART1
PART0
R
h2X
* 不使用
6954f
36
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
動作
表 8.シリアル・ポート・レジスタのビットの説明
名称
レジスタの
アドレス
（16 進値）
ビット
デフォルト値
（b：2 進値
h：16 進値）
h01[6]
R/W
b1
h03[6]
R/W
b1
h05[6]
R/W
b1
OUT0の遅延値（0 ≤ DEL0[5:0] ≤ 63 入力クロック・サイクル）を設定します。
h01[5:0]
R/W
h00
h03[5:0]
R/W
h00
OUT2の遅延値（0 ≤ DEL2[5:0] ≤ 63 入力クロック・サイクル）を設定します。
h05[5:0]
R/W
h00
h02[6]
R/W
b0
h04[6]
R/W
b0
h06[6]
R/W
b0
説明
CMSINV0
OUT0でのCMOS出力の位相関係。CMSINV0 = 0の場合、OUT0 および OUT0 は同相になり、
CMSINV0 = 1の場合、OUT0+ および OUT0– は互いに反転します。
LVPECLまたはLVDSに構成した場合は無視されます。
CMSINV1
OUT1でのCMOS出力の位相関係。CMSINV1 = 0の場合、OUT1+ および OUT1– は同相になり、
CMSINV1 = 1の場合、OUT1+ および OUT1– は互いに反転します。LVPECLまたはLVDSに
構成した場合は無視されます。
CMSINV2
DEL0[5:0]
DEL1[5:0]
DEL2[5:0]
LVCS0
LVCS1
+
–
OUT2でのCMOS出力の位相関係。CMSINV2 = 0の場合、OUT2+ および OUT2– は同相になり、
CMSINV2 = 1の場合、OUT2+ および OUT2– は互いに反転します。LVPECLまたはLVDSに
構成した場合は無視されます。
OUT1の遅延値（0 ≤ DEL1[5:0] ≤ 63 入力クロック・サイクル）を設定します。
OUT0のLVDS出力電流（0 = 3.5mA、1 = 7mA）を設定します。
出力が LVPECLまたはCMOSの場合は無視されます。
OUT1のLVDS出力電流（0 = 3.5mA、1 = 7mA）を設定します。
出力が LVPECLまたはCMOSの場合は無視されます。
LVCS2
OUT2のLVDS出力電流（0 = 3.5mA、1 = 7mA）を設定します。
出力が LVPECLまたはCMOSの場合は無視されます。
M0[5:0]
M0[5:0]は、OUT0出力分周器の分周係数を1から63までの任意の整数に設定します。
M0[5:0]を16 進値の0または1にプログラムすると、分周係数は1になります。
h02[5:0]
R/W
h02
M1[5:0]
M1[5:0]は、OUT1出力分周器の分周係数を1から63までの任意の整数に設定します。
M1[5:0]を16 進値の0または1にプログラムすると、分周係数は1になります。
h04[5:0]
R/W
h04
M2[5:0]
M2[5:0]は、OUT2出力分周器の分周係数を1から63までの任意の整数に設定します。
M2[5:0]を16 進値の0または1にプログラムすると、分周係数は1になります。
h06[5:0]
R/W
h08
h07[4:0]
R
PART[4:0]
PDALL
PD_DIV0
PD_DIV1
PD_DIV2
PD_OUT0
PD_OUT1
PD_OUT2
REV[2:0]
デバイス・コード
（h00 = LTC6954-1、h01 = LTC6954-2、h02 = LTC6954-3、h03 = LTC6954-4）。
PDALL = 1の場合は、全チップの電源が切断されます。
h00[6]
R/W
b0
h00[0]
R/W
b0
PD_DIV1 = 1の場合、OUT1の分周器および出力バッファの電源が切断されます。
h00[2]
R/W
b0
h00[4]
R/W
b0
PD_OUT0 = 1の場合、OUT0の出力バッファの電源が切断されます。
h00[1]
R/W
b0
h00[3]
R/W
b0
PD_DIV0 = 1の場合、OUT0の分周器および出力バッファの電源が切断されます。
PD_DIV2 = 1の場合、OUT2の分周器および出力バッファの電源が切断されます。
PD_OUT1 = 1の場合、OUT1の出力バッファの電源が切断されます。
PD_OUT2 = 1の場合、OUT2の出力バッファの電源が切断されます。
デバイスのリビジョン・コード。
h00[5]
R/W
b0
h07[7:5]
R
b001
SYNC_EN0
SYNC_EN0 = 1の場合、同期処理の間、OUT0出力がクロック入力に同期します。
SYNC_EN0 = 0の場合、OUT0出力はSYNCピンへの入力を無視します。
h01[7]
R/W
b1
SYNC_EN1
SYNC_EN1 = 1の場合、同期処理の間、OUT1出力がクロック入力に同期します。
SYNC_EN1 = 0の場合、OUT1出力はSYNCピンへの入力を無視します。
h03[7]
R/W
b1
SYNC_EN2
SYNC_EN2 = 1の場合、同期処理の間、OUT2出力がクロック入力に同期します。
SYNC_EN2 = 0の場合、OUT2出力はSYNCピンへの入力を無視します。
h05[7]
R/W
b1
6954f
詳細：www.linear-tech.co.jp/LTC6954
37
LTC6954
アプリケーション情報
入出力インタフェース
LTC6954は、高性能のクロック分配のデバイスです。最高の性
能を実現するには、高周波数、低ノイズの入力および出力のイ
ンタフェースとなる適切な回路を選択することが重要です。
入力バッファ
LTC6954は、差動またはシングルエンドの周波数信号源に
対する柔軟なインタフェースを実現します。最大入力信号周
波数は、1.4GHzです
（LTC6954-1では、DELx = 0の場合に
1.8GHz）
。任意の信号源をLTC6954に直接（DC）結合するこ
とができますが、その信号振幅が 1.5VP-P 未満になり、同相
電圧が入力バッファの自己バイアス電圧にほぼ等しくなる必
要があります
（図 18を参照）。入力信号が大きすぎる場合、入
力保護ダイオードがオンしないように、入力信号を減衰する必
要があります。同相電圧が高すぎるか低すぎる場合は、信号
をレベルシフトするか AC 結合する必要があります。
最高のノイズ性能を実現するには、入力周波数信号源の位相
ノイズを小さくし、スルーレートを100V/μs 以上にすることが
重要です。さらに、入力信号の伝送線路は入力ピンにできる
だけ近づけて終端し、反射を最小限に抑えることが必要です。
LTC6954の規定入力インピーダンスについては、
「電気的特
性」
の表を参照してください。
LTC6954の入 力にDC 結 合できる同 相 信 号には、2.5Vの
CMLおよび 3.3VのLVPECL が 含まれます。LTC6954の 入
力にAC 結合する必要がある同相信号には、3.3VのCML、
LVDS、CMOS、および RF 形 式の50Ω出力正 弦 波 発 振 器
（<7.5dBmの信 号 ）が含まれます。システム設 計の検 討 事
項として必 要 な 場 合 は、2.5VのCML 信 号 および 3.3Vの
LVPECL 信号をオプションとしてAC 結合することができます。
数多くの同相 IN 入力信号インタフェースを図 19に示します。
全ての信号トレースは50Ωの伝送線路であるとみなされるこ
とに注意してください。
BIAS
VIN+
VIN+
2.05V
1.2k
27
28
1.2k
IN+
IN–
6954 F18
図 18．IN 入力の簡略回路図
6954f
38
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
アプリケーション情報
SINE WAVE
OSCILLATOR
50Ω OUTPUT
IN+
ZO
ZO
PI
ATTENUATOR
49.9Ω
IN+
49.9Ω
LTC6954
LTC6954
49.9Ω
49.9Ω
IN –
49.9Ω
IN –
49.9Ω
AC-COUPLED RF SINE WAVE OSCILLATOR, OUTPUT >7.5dBm
AC-COUPLED RF SINE WAVE OSCILLATOR, OUTPUT ≤7.5dBm
IN+
ZO
IN+
ZO
2.5V
CML
100Ω
3.3V
LVPECL
LTC6954
ZO
150Ω
IN –
ZO
IN
–
150Ω
DC-COUPLED 2.5V CML
AC-COUPLED 3.3V LVPECL
IN+
ZO
49.9Ω
3.3V
LVPECL
IN+
ZO
5V
PECL
LTC6954
100Ω
49.9Ω
IN –
330Ω
LTC6954
IN –
ZO
ZO
150Ω
LTC6954
100Ω
330Ω
150Ω
DC-COUPLED 3.3V LVPECL
AC-COUPLED 5V PECL
PREFERRED IMPLEMENTATION
ZO
IN+
ZO
IN –
3.3V
LVPECL
LTC6954
49.9Ω
IN+
ZO
3.3V CML
2.5V CML
100Ω
ZO
LTC6954
IN –
49.9Ω
AC-COUPLED 2.5V/3.3V CML
46.4Ω
ALTERNATIVE DC-COUPLED 3.3V LVPECL
IN+
ZO
LVDS
100Ω
ZO
LTC6954
IN –
6954 F19
AC-COUPLED LVDS
図 19．一般的な IN 入力インタフェースの構成。
ZO 信号トレースは全て50Ωの伝送線路です。コンデンサは全て0.1µFです。全ての抵抗およびコンデンサは、
ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。
6954f
詳細：www.linear-tech.co.jp/LTC6954
39
LTC6954
アプリケーション情報
LVPECL 出力
（LTC6954-1/LTC6954-2/LTC6954-3）
LTC6954は、最大 1.4GHz（LTC6954-1では、DELx = 0の場
合に1.8GHz）
の周波数を供給するように設計された3つの低
ノイズ、低スキューのLVPECL 互換出力ドライバを備えていま
す。使用できる出力構成については、表 9を参照してください。
この出力ドライバは、バイアス印加と終端に関して相当な柔軟
性を備えています。LVPECL出力の簡略回路図に関しては、
図 20を参照してください。
OUTxSELを適切に H に設定することによって、出力ドライ
バを内部でバイアスすることができます。内部バイアスの使用
は、150Ω 抵抗を接地して各出力にバイアスを供給する必要
がなくなるため、AC 結合アプリケーションに最適です。内部
バイアスは、レシーバ・デバイスが 3.3VのLVPECL 入力を直
接処理できる場合にも役立ちます。その場合、伝送線路を適
切に終端するために必要なのは、100Ωの差動抵抗をレシー
バの入力の近くに配置することだけです。
VOUTx+
OUTxSELをGNDに接続して内部バイアスをディスエーブル
すると、標準のLVPECL バイアス回路網および終端回路網を
使用してLVPECL出力ドライバを構成できます。
LTC6954では、LVPECL出力ドライバなどの多くのブロックの
電源を切断できます。LVPECL出力ドライバの電源を切断す
ると、出力ピンはフロート状態になり、VOUTx+ より約 0.8V 低
い電圧になります。LVPECL出力ピンに接続された外部バイ
アス回路および終端回路によっては、出力ドライバがこのモー
ドで実際にソース電流を供給する場合があります。省電力量
を最大にするには、電源の切断対象である未使用のLVPECL
出力に、終端回路やそのほかのバイアス回路を接続しないこ
とを推奨します。さらに、出力がオン/オフされると予想される
場合は、100Ωの差動終端抵抗を1 本接続した構成で内部
IBIASを使用すると、電源切断状態での消費電力を最小に抑
えられます。
VOUTx+
OUT+
OUT –
OUTxSEL
OUTxSEL
6954 F20
図 20.LVPECL 出力の簡略回路図
LVPECL出力はエミッタ・フォロワなので、低出力インピーダン
スです。LVPECL出力信号の立ち上がり時間および立ち下が
り時間も非常に短時間です。適切な信号品位（立ち上がり時
間および立ち下がり時間の特性が急峻でリンギングが最小）
を維持するには、遠端部の終端が適切で十分に制御された
伝送線路により信号経路を配線します。LVPECL 信号の振幅
を最大にする必要がない場合は、直列抵抗を使用して伝送
線路の近端部を追加で終端することを検討してください。近
端部と遠端部の両方を終端した場合、量産時に伝送線路の
製造上のバラツキが許容されやすくなります。
「LTC6954の使
用によるA/Dコンバータのサンプル・クロック入力の駆動」
の
セクションで説明するように、この構成はA/Dコンバータを駆
動する場合にも推奨します。
表 9. LVPECL 出力を強調したLTC6954 の出力の構成
LTC6954の
バージョン
出力0
出力1
出力2
OUT0SEL = GND
OUT0SEL = VA+
OUT1SEL = GND
OUT1SEL = VA+
OUT2SEL = GND
OUT2SEL = VA+
LTC6954-1
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LTC6954-2
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
CMOS
LVDS
LTC6954-3
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
CMOS
LVDS
CMOS
LVDS
LTC6954-4
CMOS
LVDS
CMOS
LVDS
CMOS
LVDS
6954f
40
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
アプリケーション情報
LVPECL出力と多 数の標 準 的な入力レシーバとのインタ
フェース方法を図 21に示します。LVDS 入力の駆動はいくぶ
ん特殊なケースです。ほとんどのLVDS 入力は、広範囲の入
力信号振幅および同相電圧レベルを許容できるように設計さ
れています。多くのLVDS 入力では、単純な接続で十分です。
低電圧の電源で動作するLVDS 入力では、1.2Vの同相電圧
レベルが必要です。この要件は、数本の抵抗を使用して信号
LVPECL+
のレベルを1.85V から1.2Vに移すことにより、容易に満たされ
ます。この構成では、信号のピーク・トゥ・ピーク振幅も減少し
ますが、LVPECL 信号の方が LVDS 信号より振幅がはるかに
大きい
（1600mVP-PDIFF に対して750mVP-PDIFF）ので、LVDS
レシーバでの信号は、同相電圧レベルと電圧振幅の両方で
正しいレベルになります。また、副次的な利点として、この構成
によって伝送線路の近端部と遠端部の両方が終端されます。
LVPECL+
ZO
54.9Ω
ZO
49.9Ω
100Ω
LTC6954
LVPECL–
3.3V CML
2.5V CML
3.3V LVPECL
LTC6954
LVPECL–
ZO
95.3Ω
DC-COUPLED INTO A 2.5V/3.3V CML, 3.3V LVPECL
(LVPECL INTERNAL IBIAS ENABLED)
ZO
95.3Ω
DC-COUPLED INTO AN LVDS OR AN ADC WITH A 1.2V
COMMON MODE LEVEL (LVPECL INTERNAL IBIAS DISABLED)
PREFERRED IMPLEMENTATION
LVPECL+
49.9Ω
54.9Ω
LVPECL+
ZO
27.4Ω
ZO
49.9Ω
3.3V CML
2.5V CML
3.3V LVLVPECL
LTC6954
49.9Ω
LVPECL–
150Ω
27.4Ω
ZO
LVDS OR ADCs
THAT CAN
ACCEPT A 1.8V
COMMON MODE
LEVEL
150Ω
BACK TERMINATED DC-COUPLED INTO AN ADC THAT CAN ACCEPT
A 1.85V COMMON MODE LEVEL (LVPECL INTERNAL IBIAS ENABLED)
ZO
3.3V CML
2.5V CML
3.3V LVPECL
LTC6954
LVPECL–
100Ω
LTC6954
LVPECL–
ZO
DC-COUPLED INTO A 2.5V/3.3V CML, 3.3V LVPECL
(LVPECL INTERNAL IBIAS DISABLED)
LVPECL+
LVDS OR ADCs
WITH 1.2V
COMMON
MODE LEVEL
ZO
49.9Ω
LVPECL+
LTC6954
LVPECL–
27.4Ω
27.4Ω
ZO
100Ω
ZO
AC-COUPLED
INTO LVDS OR
ADCs WITH A
SELF-BIASED
INPUT
49.9Ω
46.4Ω
AC-COUPLED INTO AN LVDS OR AN ADC WITH A SELF-BIASED INPUT
(LVPECL INTERNAL IBIAS ENABLED)
ALTERNATIVE DC-COUPLED INTO A 2.5V/3.3V CML, 3.3V LVPECL
(LVPECL INTERNAL IBIAS DISABLED)
6954 F21
図 21．一般的な LVPECL 出力インタフェースの構成。
ZO 信号トレースは全て50Ωの伝送線路です。コンデンサは全て0.1µFです。全ての抵抗およびコンデンサは、ドライバまたはレシーバの間の
伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。
6954f
詳細：www.linear-tech.co.jp/LTC6954
41
LTC6954
アプリケーション情報
LVDS/CMOS 出力
（LTC6954-2/LTC6954-3/LTC6954-4）
LVDS 出力モード
（OUTxSEL = VA+）
LTC6954-2/LTC6954-3/LTC6954-4は、1つ 以 上 のLVDS出
力またはCMOS出力を供給する能力を備えています。この出
力の簡略回路図については、図 22および 23を参照してくだ
さい。対応する出力のOUTxSELピンをVA+ に接続すると、
最大 1.4GHzの周波数でLVDS 互換動作がイネーブルされ、
OUTxSELピンをGNDに接続すると、250MHzの最大動作周
波数で2つのCMOS 互換出力ドライバが構成されます。表 10
に、LVDS/CMOS出力を備えるデバイスのバージョン、および
使用可能なOUTxSEL 構成を示します。
出力をLVDS 動作に構成した場合、出力電流には、LVCSビッ
トで制御される2つの設定があります
（表 11を参照）。LVCSx
= 0に設定すると、100Ωの差動終端抵抗に電流が供給され、
最大動作周波数が 800MHzになります。終端抵抗をレシーバ
の入力の近くに配置して、信号の反射を低減する必要があり
ます。
VOUTx+
VOUTx+
OUTx+
OUTx+
OUTx–
V+
OUTx–
V+
6954 F23
6954 F22
図 22.LVDS/CMOS 出力の簡略回路図
（LVDS モード、CMOS 回路はシャットダウン）
図 23．LVDS/CMOS 出力の簡略回路図
（CMOS モード、LVDS 回路はシャットダウン）
表 10.LVDS/CMOS 出力を強調したLTC6954 の出力の構成
LTC6954の
バージョン
出力0
出力1
出力2
OUT1SEL = GND
OUT1SEL = VA
OUT2SEL = GND
OUT2SEL = VA+
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
CMOS
LVDS
LTC6954-3
LVPECL
(IBIAS is Off)
LVPECL
(IBIAS is On)
CMOS
LVDS
CMOS
LVDS
LTC6954-4
CMOS
LVDS
CMOS
LVDS
CMOS
LVDS
OUT0SEL = GND
OUT0SEL = VA
LTC6954-1
LVPECL
(IBIAS is Off)
LTC6954-2
表 11.LVDS 電流の設定
クロック出力 ビット・ディスクリプタ
OUT0
LVCS0
+
+
ビット
レジスタのアドレス（16 進値）
値
ILVDS
差動終端
[6]
h02
0
3.5mA
100Ω
1
7mA
50Ω (100Ω||100Ω)
0
3.5mA
100Ω
1
7mA
50Ω (100Ω||100Ω)
0
3.5mA
100Ω
1
7mA
50Ω (100Ω||100Ω)
OUT1
LVCS1
[6]
h04
OUT2
LVCS2
[6]
h06
6954f
42
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
アプリケーション情報
LVCSx = 1に設定すると、2 倍の電流が供給され、1.4GHzの
最大動作周波数が可能になります。高い電流設定
（ILVDS =
7mA）は、LVDS出力ドライバが二重に終端（近端部と遠端
部で終端）
されているアプリケーションに最適です。例えば、
LVDS出力が、100Ωの差動抵抗を使用して近端部で終端さ
れ、100Ωの差動抵抗を使用して遠端部で終端されている場
合、LVCSx = 1に設定して7mAで動作させると、LVDSの最
大振幅が得られます。この構成は、両端で適切に終端される
ため、伝送線路設計および PCB 製造時のばらつきに対する
許容度が増します。各種のロジック・タイプの入力に対する多
くの一般的なLVDS出力インタフェースを図 24に示します。
各 LVDS出力は、PD_OUTxビットを使用して個別にパワーダ
ウンすることができます。パワーダウン・ビットの名称と位置に
ついては、表 6「シリアル ポート・レジスタのマッピング」
を参照
してください。LVDS出力は、パワーダウンした場合、Hi-Z 状
態になります。
LVDS/CMOS出 力をLVDS出 力モ ードに 構 成した 場 合、
CMSINVxビットは無視されます。これらのビットは、CMOS 動
作に構成された出力にのみ適用されます。
V+
CMOS+
10Ω
ZO
10Ω
CMOS+
CMOS
LTC6954
100Ω
ZO
CMOS
100Ω
LTC6954
CMOS–
CMOS–
CMOS OUTPUT MODE, DC-COUPLED AND DOUBLY TERMINATED INTO CMOS
(SIGNAL SWING AT THE LOAD WILL BE REDUCED)
CMOS OUTPUT MODE, DC-COUPLED INTO CMOS
WITH A SERIES SOURCE TERMINATION
(TRANSMISSION LINE SHOULD BE NO LONGER THAN 10cm)
V+
10Ω
CMOS+
100Ω
ZO
CMOS
100Ω
LTC6954
CMOS–
CMOS OUTPUT MODE, AC-COUPLED AND DOUBLY TERMINATED INTO CMOS
(SIGNAL SWING AT THE LOAD WILL BE REDUCED)
LVDS+
LTC6954
LVDS
LVDS+
ZO
LVDS
100Ω
–
ZO
LTC6954
ZO
LVDS
100Ω
–
LVDS OR ADC
100Ω
ZO
LVDS OUTPUT MODE, DC-COUPLED AND
DOUBLY TERMINATED INTO LVDS (ILVDS = 7mA)
LVDS OUTPUT MODE, DC-COUPLED AND
FAR-END TERMINATED INTO LVDS (ILVDS = 3.5mA)
3.3V
680Ω
LVDS+
ZO
LTC6954
LVDS–
680Ω
3.3V
LVPECL
CML
100Ω
ZO
1.00k
1.00k
THIS CIRCUIT WORKS WITH MANY LVPECL
RECEIVER PARTS THAT CAN ACCEPT THE
SMALLER LVDS SIGNAL SWING
(700mVP-P DIFF FOR LVDS COMPARED TO
1600mVP-P DIFF FOR LVPECL)
LVDS OUTPUT MODE, AC-COUPLED INTO LVPECL OR CML (ILVDS = 3.5mA)
6954 F24
図 24．一般的な LVDS/CMOS 出力インタフェースの構成。
ZO 信号トレースは全て50Ωの伝送線路です。コンデンサは全て0.1µFです。全ての抵抗およびコンデンサは、ドライバまたはレシーバの間の
伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。
6954f
詳細：www.linear-tech.co.jp/LTC6954
43
LTC6954
アプリケーション情報
CMOS 出力モード
（OUTxSEL = GND）
CMOS 動作用の電源
出力ドライバをCMOS 動作に構成した場合、
ビットCMSINVx
–
+
を1に 設 定 すると、OUT が OUT に 対 して 反 転 します。
CMSINVxを0に設定すると、OUT+ および OUT– の両方が同
相になります。
各クロック出力分配経路のCMOS位相制御ビッ
トを収容しているレジスタのまとめについては、表 12を参照し
てください。
付加的な広帯域ノイズまたは離散的スペクトル・トーンのた
め、出力電源（VOUTx+）
にノイズが多い場合、位相ノイズ性能
が低下する可能性があることに注意してください。VOUTx+ 電
源のノイズは、クロック信号の振幅を変調します。AM からPM
への変換時に、AMノイズがスペクトル純度を損なうことがあ
ります。ただし、LVDSモードでLTC6954を使用すると、LVDS
出力の差動特性により、CMOSモードと較べて大幅に電源の
ノイズ結合を低減します。
ビット・
ディスクリプタ
ビット
レジスタのアドレス
（16 進値）
OUT0
CMSINV0
[6]
h01
OUT1
CMSINV1
[6]
h03
OUT2
CMSINV2
[6]
h05
クロック出力
各 CMOS出力は、PD_OUTxビットを使用して個別にパワー
ダウンすることができます。パワーダウン・ビットの名称と位置
については、表 6「シリアル ポート・レジスタのマッピング」
を参
照してください。CMOS出力がパワーダウンし、CMSINVx = 0
の場合、両方の出力が L になります。CMSINVx = 1の場合、
OUTx+ が L になり、OUTx- が H になります。
LVDS/CMOS出力をCMOS出力モードに構 成した場 合、
LVCSxビットは無視されます。これらのビットは、LVDS 動作
に構成された出力にのみ適用されます。
CMOS出力の定格は250MHzですが、50MHzを超える周波
数で動作させる場合はLVDS出力モードの使用を推奨します。
CMOS 信号方式（シングルエンド、大電流スパイク、広い信号
振幅、低い容量性負荷駆動能力）
は、周波数が低く相互接続
長が短い場合に最も役立ちます。周波数が高く相互接続長
が長い場合には、LVDS出力モードの方がはるかに適してい
ます。LVDSは伝送線路を駆動する目的で設計されており、固
有の差動的性質により優れたノイズ余裕度が得られます。
CMOS 信号が必要な場合、いくつかの一般的なインタフェー
スを図 24に示します。直列の終端抵抗を使用するのが最も一
般的な構成であり、伝送線路とレシーバの入力容量によって
立ち上がり時間と立ち下がり時間が短くなるので、相互接続
長が短い場合に適しています。二重終端回路は遠端部での
信号振幅が減少するという問題があり、一部のCMOS 入力
回路では許容されない可能性があります。
温度モニタ
LTC6954はチップの温度を測定するためにピン31（TEMP）
に
ダイオードを内蔵しています。
ピン31は内部ダイオードのアノー
ドに接続されています。このダイオードのカソードは内部グラ
ンドに接続されています。一定のDC 電流をピン31に注入し、
そのDC 電圧を測定することにより、チップの温度を測定でき
ます。ダイオードの電圧の温度係数は、TEMPピンに10μAの
電流が注入される場合、約 –1.73mV/ Cになります。ピン31に
10μAと100μAの電流が注入されたときの標準的な温度−電
圧特性を図 25に示します。
LTC6954で使用される全電流のうち、かなりの割合の電流
が露出パッドを介してグランドに接続されます。温度測定は、
パッケージの露出パッドが熱的および電気的に正しく接続さ
れていることを示す適切な指標になります。
900
850
TEMP DIODE VOLTAGE (mV)
表 12.CMOS 位相選択レジスタ
800
750
700
650
600
100µA
10µA
550
500
450
400
–40 –20
20 40 60 80 100 120
0
JUNCTION TEMPERATURE (°C) 6954 F25
図 25．TEMP のダイオードの電圧と接合部温度（TJ）
6954f
44
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
アプリケーション情報
正確に測定するために、LTC2997などのダイオード・ベースの
温度モニタ・デバイスを使用することを推奨します。使用方法
については、LTC2997のデータシートを参照してください。
温度モニタ機能を使用しない場合は、TEMPをGNDに接続
します。
PCBレイアウトのガイドライン
LTC6954には、デバイスの下の第 1 層に切れ目のないきれい
なグランド・プレーンを備えたプリント回路基板（PCB）
が必要
です。内部グランド・プレーンを備えた多層基板を推奨します。
電源とグランドのインダクタンスを最小限に抑えて、信号が互
いに干渉しないようにPCBレイアウトを作成する場合には、注
意する必要があります。
プリント回路基板のレイアウトでは、デジタル信号（シリアル・
ポート、SYNCピン、OUTxSELピン）
とアナログ信号（その他
の全ての信号ピン）
をできるだけ離すようにします。さらに、こ
れらの信号を互いに絶縁するための障壁として、トップ層のグ
ランド領域とグランド・ビアを使用します。
LTC6954の入力および全ての信号出力は、伝送線路を使用し
て配線する必要があります。入力トレースはできるだけ短くして
容量を最小限に抑えて干渉の捕捉をできるだけ少なくします。
バイパス・コンデンサはできるだけピンに近づけて配置し、低
インピーダンスの経路を通じてグランドに接続する必要があ
ります。ピンとバイパス・コンデンサを接続するトレースは短く
する必要があり、幅はできるだけ広くします。各コンデンサの
グランド接続部には専用のグランド・ビアを設ける必要があ
り、
トップ層のグランド・プレーンにも接続します。
露出パッドの接続：
信号の接地および熱伝達
パッケージ下部の露出パッドはLTC6954の主要なグランド接
続部であり、その接続はこのデバイスのほかのピンの場合と
同様に重要です。最高の性能と良質な信号品位を保証する
ため、グランド・プレーンまでのインダクタンスは最小限に抑え
る必要があります。露出パッドは適合するPCBのランドに直
接半田付けする必要があります。PCBのランド・パターンは、
図 26に示すように、多数のビアで内部のグランド・プレーンに
接続します。ランド・パターンおよびランド・ビアの半田マスク
に関する具体的な推奨事項については、リニアテクノロジー
のWebサイトのパッケージ情報ページの
「QFNパッケージユー
ザーガイド」
を参照してください。
VIA ARRAY CONNECTS
EXPOSED PAD
LTC6954のデ モンストレ ー ション 回 路（DC1954）は、適
切なPCBレイアウトの 優 れた例を実 現しています。この
デモ回 路のファイルは、リニアテクノロジーのWebサイト
（www.linear-tech.co.jp）
のLTC6954ランディング・ページにあ
ります。
18
電源のバイパス
X5R、X7R、またはX6S 誘電体などの高品質のセラミック・
バイパス・コンデンサを全てのV+ 電源ピン
（VA+、VD+、VIN+、
+
+
+
VOUT0 、VOUT1 、および VOUT2 ）
で使用する必要があります。
可能であれば、各ピンに専用のバイパス・コンデンサを取り付
けます。これは、0201サイズのコンデンサをLTC6954とともに
上面層に配置することにより容易に実現できます。PCBの上
面で0201サイズの0.01μFコンデンサを各ピンごとに1 個使用
し、PCBの裏面で、選択したピンの対に0402サイズの0.1μF
コンデンサを追加で接続する方法が優れています。こうする
と、良質な高周波バイパス処理が可能になり、チャネル間クロ
ストークを最小に抑えることができます。デモ回路 DC1954は、
良好な電源接続、適切なバイパス処理、およびコンデンサの
グランド接続の優れた例を実現しています。
17
16
15
14
13
19
12
20
11
21
10
22
9
23
8
24
7
25
6
26
5
27
4
28
3
29
2
30
1
31
32
33
34
35
36
6954 F26
図26．
グランド・ビアの配列を示す露出パッドのランド・パターン。
ピン14、26、29、32、および 35 は信号グランドであり、
露出パッドのランドに直接接続されることにも注意
6954f
詳細：www.linear-tech.co.jp/LTC6954
45
LTC6954
アプリケーション情報
さらに、LTC6954 が発生する熱の大部分は、ダイからパッケー
ジ底面の露出パッドを通ってプリント回路基板に移動します。
都合のいいことに、信号グランド接続に関する前述のガイドラ
インにより、熱性能が最高のアセンブリおよびレイアウトが得
られます。露出パッドを適合するPCBのランドに半田付けする
と、最も直接的な熱的接続が得られます。このPCBランドを
多数のビアを介して全てのグランド層に接続することは、熱質
量を加えて、熱をできるだけ放散する最善の方法にもなって
います。
熱伝達を最適にするには、相当な面積の半田マスクを除去し
て銅メッキ部分を外気に直接触れるようにしているPCBの裏
面まで多数のビアを延ばします。露出面積は、PCBの上面にあ
るランド・パターン以上にします。デモ回路 DC1954は、やはり、
LTC6954のグランド接続処理の適切な例を信号と熱の観点か
ら実現しています。空気が移動しない標準的な実験室環境で
は、デモ回路 DC1954のPCBレイアウトによって、1ワットの電
力損失ごとに約 20 Cの接続部温度の上昇が発生します。
前述のガイドラインに従うことにより、良好な信号グランド接
続と良好な熱接続を実現できます。ただし、グランド・プレーン
にかなりの隙間がある場合やグランド・プレーンがデバイスの
近くで狭くなっている場合は、この優れた手法の多くを実行で
きません。これが意図せずに起こりやすいのは、隣接した信号
ビアまたは電源ビアの長い列がある場合です。これらのビア
周辺の間隔は互いに非常に接近するか重なり合うことがある
ので、グランド・プレーンの中に隙間ができる場合があります。
極端な場合は、小さなグランド・アイランドが形成されることが
あります。
グランド・プレーンの隙間が生じるLTC6954の1つの領域は、
デバイスの出力OUT0 ∼ OUT2（ピン1 ∼ 12）
がある方の側で
す。最も困難な場合は、ストリップ線路の伝送線路（PCB 内
部のグランド・プレーン間に埋め込まれた伝送線路）
を使用し
て、3つの出力全てを配線する場合です。この問題を図 27に
示します。ストリップ線路の伝送線路を使用するには、下層ま
でのビアを各出力ピンになるべく近づけて配置することが必
要です。さらに、全てのVOUTx+ 電源ピンには電源プレーンま
でのビアが 1つ必要で、これも理想的には各ピンに近づけて
配置します。図 27に示すように、これらの全てのビアが各ピン
にできるだけ近づけて配置され
（多くの理由で好都合）、1 列
に配置されている場合、この領域内のグランド・プレーンには
かなりの隙間があります。この隙間は、電気的にも熱的にも望
ましくないものです。空きスペースがあると、出力の帰還信号
経路でのグランドのインダクタンスが増加し、その方向での熱
の移動が減少します。
また、図 27は、一部のビア
（この場合にはOUTx出力ビア）
を
デバイスから離すことによって、電流および熱の移動の経路が
開かれることも示しています。これは伝送線路の設計の観点
からは理想的ではありませんが、グランド経路のインダクタン
スと熱の移動を確実に改善します。あるいは、VOUTx+ 電源ビ
アをデバイスからさらに引き離すことができる場合や、PCBの
第 1 層上のマイクロストリップ線路をストリップ線路の代わり
に利用できる場合があるので、出力ビアの必要性を完全にな
くすことができます。
VIAS CONNECT
EXPOSED PAD
18
17
16
15
14
VIAS CONNECT
EXPOSED PAD
13
18
17
16
15
14
13
19
12
19
12
20
11
20
11
21
10
21
10
22
9
22
9
23
8
23
8
24
7
24
7
25
6
25
6
26
5
26
5
27
4
27
4
28
3
28
3
29
2
29
2
30
1
30
31
THERMAL FLOW
PATH IS BLOCKED
32
33
34
35
36
SIGNAL
RETURN
PATHS ARE
BLOCKED
GROUND
PLANE
IMPROVED
SIGNAL
RETURN
PATHS
1
31
32
BETTER THERMAL
FLOW PATHS
33
34
35
36
GROUND
PLANE
6954 F27
図 27．グランド・プレーンを間違って1 列のビアで分割してしまい、グランドのインピーダンスが高くなり、熱伝達が
不十分になることがあります。一部のビアを移動するか、ビアを交互にずらして配置すると問題が解決します。
6954f
46
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
アプリケーション情報
A/Dコンバータのクロック制御とジッタの要件
きれいな信号にノイズを直接加えると、その信号対ノイズ比
（SNR）
は明らかに低下します。データ収集アプリケーション
では、ノイズの多いクロック信号できれいな信号をデジタル化
することで、やはりSNR が低下します。この問題は、位相ノイ
ズの代わりにジッタを使用して時間領域で説明するのが最善
です。この説明では、ジッタがホワイト・ノイズ
（周波数に対して
強度が平坦）
であり、ガウス分布に従うと仮定します。
A/Dコンバータ、入力信号アンプ、およびサンプリング・クロッ
クから成る標準的なデータ収集回路に入力される正弦波信
号を図 28に示します。また、正弦波をそのゼロ交差点でサン
プリングするための3つの信号サンプリング・シナリオも示して
います。
最初のシナリオでは、完全な正弦波入力をノイズのないアン
プでバッファしてA/Dコンバータを駆動します。サンプリング
は完全なゼロ・ジッタ・クロックによって行なわれます。付加ノ
イズまたはサンプリング・クロックのジッタがない場合、A/Dコ
ンバータのデジタル化出力値は非常に明確に決まり、サイク
ル単位で完全に再現可能です。
SINE WAVE
INPUT SIGNAL
AMP
2 番目のシナリオでは、完全な正弦波入力をノイズの多いアン
プでバッファしてA/Dコンバータを駆動します。サンプリング
は完全なゼロ・ジッタ・クロックによって行なわれます。付加ノ
イズはデジタル化値の不確実性の原因となるので、SNRを低
下させる誤差項が生じます。このシナリオでは、信号にノイズ
を加えることでSNRの低下が予想されます。
3 番目のシナリオでは、完全な正弦波入力をノイズのないアン
プでバッファしてA/Dコンバータを駆動します。サンプリング
は付加ジッタのあるクロック信号によって行なわれます。信号
はスルーイングしているので、前のシナリオの場合と同様、ク
ロック信号のジッタはデジタル化値および誤差項での不確実
性につながることに注意してください。この場合も、この誤差
項はSNRを低下させます。
実際のシステムには、いくらかの付加的なアンプ・ノイズといく
らかのサンプル・クロック・ジッタの両方があります。いったん
信号がデジタル化されると、SNR 低下の根本原因（アンプ・ノ
イズかサンプリング・クロック・ジッタか）
を突き止めるのは、多
くの場合不可能です。
ADC
BITS
SAMPLING CLOCK
SINE WAVE
INPUT SIGNAL WITH
NOISELESS AMP
VSAMPLE
SINE WAVE
INPUT SIGNAL WITH
NOISY AMP
∆V = VERROR
SINE WAVE
INPUT SIGNAL WITH
NOISELESS AMP
∆V = VERROR
tJ
PERFECT SAMPLING CLOCK
PERFECT SAMPLING CLOCK
6954 F28
SAMPLING CLOCK WITH ADDED JITTER
図 28．ノイズの多いアンプとジッタのあるサンプリング・クロックのサンプリング誤差の
影響を示す標準的なデータ収集回路
6954f
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47
LTC6954
アプリケーション情報
FAST
SINE WAVE
SLOW
SINE WAVE
∆V = VERROR(FAST)
∆V = VERROR(SLOW)
tJ
6954 F29
図 29．ジッタのあるクロックを使って
サンプリングした高速および低速の正弦波信号
入力信号の周波数がサンプル・クロックのジッタ要件を決定
することに注意することが重要です。実際のサンプル・クロック
周波数は問題になりません。高周波数信号をアンダーサンプ
ルする多くのA/Dコンバータ・アプリケーションには、特に困
難なサンプル・クロック・ジッタ要件があります。
サンプリング・クロック・ジッタによるSNRの低下では、直感的
感覚を得るのに前述の説明が役立ちました。量的には、与え
られたアプリケーションの実際のサンプル・クロック・ジッタ要
件は以下のように計算されます。
–SNRdB
20
t J(TOTAL) =
2 • π • fSIG
タ
（秒）
です。全ジッタは、A/Dコンバータのアパーチャ・ジッタ
と、次式で計算されるサンプル・クロック・ジッタのRMS 値の
合計です。
t J(TOTAL) = t2J(CLK) + t2J(ADC)
あるいは、与えられた全ジッタについて、達成可能なSNR 制
限は次のように計算されます。
SNRdB = –20 • Iog10（2 • π • fSIG • t（
）
J TOTAL）
これらの計算では、フルスケールの正弦波入力信号を仮定し
ています。入力信号が適度な波高率の複雑な変調信号である
場合、この信号のピーク・スルーレートは比較的低くなり、サン
プル・クロック・ジッタの要件が緩和される場合があります。
これらの計算も理論上の計算です。これらの計算では、分解
能が無限でノイズのないA/Dコンバータを仮定しています。現
実の全てのA/Dコンバータには付加ノイズと分解能の制限の
両方があります。A/Dコンバータの制限事項を考慮して、サン
プリング・クロックを過剰に指定しないようにする必要があり
ます。
図 30は前出の式をプロットしたもので、与えられた入力信号
のサンプリング・クロック・ジッタ要件や与えられたサンプル・
クロック・ジッタに関する予想 SNR 性能を推定する簡単で
手っ取り早い方法を示しています。
108
102
TOTAL CLOCK
JITTER (RMS)
10fs
20fs
50fs
100fs
200fs
500fs
1ps
2ps
5ps
10ps
20ps
50ps
96
90
SNR (dB)
サンプル・クロック・ジッタによってSNR が低下するのは、入力
信号がスルーイングしている場合だけです。入力信号が静止
信号
（DC）
の場合、
サンプリングがいつ行われるかは問題にな
りません。さらに、高速のスルーイング信号は低速のスルーイ
ング信号より誤差が大きく
（ノイズが多く）
なります。この影響
を図 29に示します。高速のスルーイング信号の誤差項が低
速のスルーイング信号の場合よりどの程度大きいかに注意し
てください。結論として、データ・コンバータのSNR 性能を維
持するため、周波数が高い入力信号のデジタル化では、周波
数の低い入力信号を使用するアプリケーションよりかなりジッ
タが少ないクロックが必要です。
84
78
72
66
10
60
54
ここで、fSIG はデジタル化する最高周波数の信号（Hz）であ
り、SNRdB はSNR 要件（dB）
であり、tJ（TOTAL）は全 RMSジッ
48
10
100
1000
FREQUENCY OF FULL-SCALE INPUT SIGNAL (MHz)
6954 F30
図 30．SNRと入力信号周波数と
サンプル・クロックのジッタ
6954f
48
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
アプリケーション情報
A/Dコンバータのサンプル・クロック入力の駆動要件
最近の高速、高分解能 A/Dコンバータは、多くの点で実験室
用機器に匹敵する途方もなく繊細な部品です。帯域幅が広くダ
イナミックレンジが広いので、アナログ信号入力、電圧リファレ
ンス、またはサンプリング・クロック入力にノイズや干渉信号が
あると、デジタル化データに簡単に現われます。全てのA/Dコン
バータの性能を最大限発揮させるため、サンプリング・クロック
入力はきれいな低ジッタ信号で駆動する必要があります。
標準的なA/Dコンバータのサンプル・クロック入力の簡略版
を図 31に示します。この場合、入力ピンには、符号化入力の
場合、ENC というラベルが付けられます。一方で、一部のA/
Dコンバータでは、クロック入力の場合、入力CLK というラ
ベルが付けられます。この入力は、差動の制限アンプ段と、A/
Dコンバータのトラック・ホールド段を直接制御する後段の
バッファで構成されています。
入力アンプには、制限に入るための最小入力信号振幅が必
要です。サンプリング・クロック信号の振幅は、最小要件より
ある程度大きくして、入力アンプが全ての条件下で制限する
ことを保証するものの、A/Dコンバータを損傷させるほど大
きくはしないようにします。標準的な最小入力信号レベルは、
300mVP-PDIFF ∼ 400mVP-PDIFF の範囲内です。
アンプにはそれ自体のノイズがあるので、サンプル・クロック入
力アンプには高速スルーイング入力信号によるメリットもあり
ます。クロスオーバー領域で急速にスルーイングすることによ
り、遷移が低速の場合よりも、アンプのノイズによって発生す
るジッタが少なくなります。
図 31に示すように、A/Dコンバータのサンプル・クロック入力
は、通常は差動です。アンプはシングルエンド入力信号で正
常に動作しますが、差動サンプリング・クロックを使用すると
通常は最高の性能が得られます。
LTC6954は、これら全てのサンプル・クロック入力要件を満た
します。出力信号は差動、低位相ノイズ
（したがって低ジッタ）
であり、立ち上がり時間および立ち下がり時間の特性が急峻
で、伝送線路を十分過ぎる信号振幅で高速に駆動します。
最高の位相ノイズ性能を得る場合には、LTC6954のLVPECL
出力を推奨します。LVDS 信号および CMOS 信号は良好な位
相ノイズ性能を実現しますが、LVPECL出力の位相ノイズが
最小です。
伝送線路と終端
立ち上がり時間と立ち下がり時間が短い高速信号処理回路
の相互接続では、終端を適切に整合した伝送線路を使用す
ることが必要です。伝送線路はストリップ線路、マイクロスト
リップ線路、それ以外の設計形態のいずれも可能です。伝送
線路設計の詳細な説明は、このデータシートの範疇を超えて
います。伝送線路の特性インピーダンスと終端インピーダンス
との間に不整合があると、信号の一部が反射して戻り、伝送
線路の反対側の端に向かいます。開放終端または短絡終端と
いった極端な場合では、全ての信号が反射して戻ります。
この信号反射は、波形のオーバーシュートやリンギングにつ
ながります。リンギングの周波数は伝送線路通過時の伝播遅
延に比例し、伝播遅延は主に線路の長さに依存します。リン
ギングの振幅は、伝送線路の特性インピーダンスと、線路の
それぞれの端での終端インピーダンスとの間の不整合の程
VDD
1.2V
ENC+
10k
ENC–
6954 G31
図 31.A/Dコンバータのサンプル・クロック入力の簡略回路図
6954f
詳細：www.linear-tech.co.jp/LTC6954
49
LTC6954
アプリケーション情報
度に依存します。不整合が大きいほど、反射およびリンギング
の振幅は大きくなります。低インピーダンスのドライバと高イン
ピーダンスのレシーバを使用した伝送線路終端の3つの方法
を図 32に示します。
近端部と遠端部の終端は、二重終端と呼ばれることがありま
す。単純な遠端部または近端部の終端と比べて二重終端の
有利な点は、遠端部に不整合があった場合に、その反射が近
端部の終端でほとんど吸収され、信号が再反射するたびに大
幅に小さくなり、反射エネルギーが急速に消滅することです。
ZO
100Ω
ZO
FAR END TERMINATION
(PARALLEL OR SHUNT TERMINATION)
50Ω
50Ω
二重終端の不利な点は、レシーバでの信号レベルが、信号源
の信号の振幅のわずか半分であることです。ただし、この信号
振幅の減少は、多くの場合は許容できます。近端部の終端で
使用した直列抵抗によって、信号に一定のノイズも加わるから
です。
ZO
ZO
二重終端は、より堅牢で寛容なシステム設計に役立ちます。
伝送線路の特性インピーダンスに影響するプリント回路基板
（PCB）の量産時のばらつきを、より容易に吸収できます。ま
た、終端抵抗値のばらつきとその非理想特性もあまり重要で
はありません。伝送線路を二重終端にすれば、付加ノイズが
ある程度増えるという代償はありますが、優れた信号品位を
より簡単に実現することができます。
NEAR END TERMINATION
(SERIES TERMINATION)
50Ω
50Ω
ZO
100Ω
ZO
大半が吸収されますが、インピーダンスの不整合がある場合
は、一部の信号が再反射してレシーバに返されます。この信
号の往復は、最終的に反射信号エネルギーが尽きるまで続き
ます。
6954 F32
A/Dコンバータのサンプル・クロック入力の信号品位要件
NEAR AND FAR END TERMINATION
(DOUBLE TERMINATION)
図 32. 伝送線路の終端方法（ZO = 50Ω）
遠端部の終端は、伝送線路の並列終端または分路終端と呼
ばれることがあります。その目的は、伝送線路のインピーダン
スを整合し、ドライバに信号が反射しないようにすることです。
遠端部に不整合があると、最初の信号の一部が反射してドラ
イバに返されます。低インピーダンスのドライバと伝送線路と
の整合が不十分だと、この反射信号の大半は再反射してレ
シーバに返されます。この信号の往復は、最終的に反射信号
エネルギーが尽きるまで続きます。
近端部の終端は、直列終端、または逆終端と呼ばれることが
あります。その目的は、伝送線路のインピーダンスを整合し、
遠端部からの反射信号が再反射してレシーバに返されないよ
うにすることです。遠端部のレシーバは高インピーダンスで伝
送線路との整合が不十分なので、信号のほとんどが反射して
ドライバに返されます。信号源で終端すると、この反射信号の
図 31は、A/Dコンバータのサンプル・クロック入力の簡略回路
図です。簡略回路図では、回路詳細の多くを省略し、また回
路内の寄生素子も省略しています。これらの寄生素子は、A/D
コンバータのサンプル・クロック入力信号品位の要件に重要
な役割を果たします。
ロジック・アプリケーションは、信号のオーバーシュートやリン
ギングを極めて高いレベルで許容できます。ロジック・システム
が正常に動作するための唯一の要件は、ロジック0およびロ
ジック1の状態が分離できるということです。ロジック0または
ロジック1の状態信号に大量のリンギング、リップル、および干
渉があっても、ロジック・システムではほとんど心配ありません。
A/Dコンバータのサンプル・クロック入力は、信号品位の要件
がロジック入力とは異なります。実際、A/Dコンバータのサン
プル・クロックがロジック信号とみなされることはありません。
むしろ、ミキサの局部発振器（LO）
の入力信号に似ています。
ここでは、信号のノイズ、リンギング、および干渉物が対象の
6954f
50
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
アプリケーション情報
信号に印加されます。ただし、ミキサ・アプリケーションでは、
不要な帯域外信号が出力で容易に除去されることがよくあり
ます。A/Dコンバータのサンプリングの性質上、不要な高周波
数信号が対象の周波数帯に折り返し、目的の信号を乱すこと
があります。A/Dコンバータの場合には、アナログ入力信号に
加えて、デジタル化データにノイズ、リンギング、および干渉が
現われる場合があり、デジタル・フィルタ処理で容易に除去す
ることはできません。
寄生信号の経路を考慮しない場合は、入力アンプが制限して
いれば、A/Dコンバータのサンプル・クロック入力でのノイズま
たはリンギングは影響がないように見えます。ただし、A/Dコン
バータのサンプル・クロック入力にはいくつかの寄生素子があ
り、これらがトラック・ホールド回路への信号経路と、最終的
にはデジタル化データへの信号経路になります。チップ上のレ
イアウトとデバイスの寄生容量により、不要な高周波数信号
がトラック・ホールド回路と結合する1つの経路が生じます。も
う1つの経路はA/Dコンバータの基板抵抗です。この抵抗は
有限なので、この経路を介した結合も可能です。これらの経
路による結合は大きく弱められますが、最近のA/Dコンバー
タはSFDR が 100dBを超えているので、結合信号がデジタル
化データに現われることはほとんどありません。
図 33は、
この要件を満たす3つのLVPECL出力の構成を示し
ています。ある構成では同相電圧が標準のLVPECL 同相電
圧であり、別の構成では同相電圧レベルが 1.2Vまで低下して
います。信号のデューティ・サイクルが 50%なので、最後の構
成で示すように、出力のAC 結合も実行可能な解決策です。
27.4Ω
LVPECL+
LTC6954
100Ω
27.4Ω
LVPECL–
ADC
ADCs THAT
CAN ACCEPT
A 1.8V COMMON
MODE SIGNAL
ADC
ADCs
WITH 1.2V
COMMON
MODE VOLTAGE
ADC
AC-COUPLED
INTO ADCs
WITH A SELFBIASED INPUT
ZO
LVPECL OUTPUT IBIAS ENABLED
LVPECL+
54.9Ω
ZO
49.9Ω
LTC6954
LVPECL–
49.9Ω
54.9Ω
ZO
95.3Ω
LTC6954 の使用によるA/Dコンバータのサンプル・
クロック入力の駆動
前述したように、最高の位相ノイズ性能を得る場合には、
LTC6954のLVPECL出力を推奨します。これらの出力は、標
準のLVPECLデバイスとのインタフェースを行う目的で設計さ
れていますが、遠端部だけを終端した伝送線路を駆動します。
このように構成すると、信号はLVPECLの規格に適合し、振
幅は非常に大きく1.6VP-PDIFF になります。LVPECLシステム
でのみ遠端部の終端を使用すると、消費電力、信号振幅、お
よび信号品位（オーバーシュートとリンギング）
の兼ね合いが
生じます。
ZO
95.3Ω
LVPECL OUTPUT IBIAS DISABLED
LVPECL+
LTC6954
LVPECL–
27.4Ω
27.4Ω
ZO
100Ω
ZO
LVPECL OUTPUT IBIAS ENABLED
6954 F33
図 33．A/Dコンバータのサンプル・クロック入力への
LVPECL 出力の接続（ZO = 50Ω）
LTC6954のLVPECL出力信号の立ち上がり時間と立ち下が
り時間は非常に高速（標準で135ps 未満）であるため、通常
は、A/Dコンバータのサンプル・クロック入力で、最大 LVPECL
レベルの大きさの信号は必要ありません。検討すべき1つの
方法は、LVPECL出力を使用して、伝送線路の近端部と遠端
部の両方の終端を実現することです。信号は遠端部で減衰
し、LVPECL 信号レベルの規格を満足しませんが、A/Dコン
バータの大半のサンプル・クロック入力では、正規のLVPECL
レベル信号は必要ありません。
6954f
詳細：www.linear-tech.co.jp/LTC6954
51
LTC6954
アプリケーション情報
直列の近端部終端は27.4Ωであり、50Ωではないことに注意
してください。LTC6954のLVPECL出力インピーダンスは約
5Ωであり、考慮に入れる必要がありますが、近端部の終端抵
抗が 50Ω 未満である最も大きな理由は、終端抵抗によって信
号にノイズが付加されることです。したがって、ここに示す近
端部の終端では、伝送線路のインピーダンス整合の量産時
のばらつき
（信号の品位）
と付加ノイズとの兼ね合いが生じま
す。遠端部の終端が伝送線路の特性インピーダンスに完全に
整合する場合、近端部の終端はまったく必要ありません。ただ
し、完全な整合は実現しにくいので、最初は基板に抵抗を取
り付けない場合でも、近端部の直列終端のPCBレイアウトで
準備することを強く推奨します。
LVPECL出力は最高のA/Dコンバータ・サンプル・クロック・ド
ライバ性能を発揮しますが、LVDS出力もやはり非常に優れ
た性能を発揮できます。LVPECL出力と比較すると、LVDS出
力の1/f 位相ノイズと位相ノイズフロアはわずかに高めです。
このわずかに高い位相ノイズおよびジッタは、それでも多くの
A/Dコンバータ・アプリケーションで適しています。
LVDS+
LTC6954
LVDS–
A/Dコンバータのサンプル・クロック入力をLVDS出力ドライ
バを使用して駆動する場合は、図 34に示すように、最高の電
流設定（ILVDS = 7mAの場合、LVCSx = 1）
および二重に終端
された伝送線路を使用するのが最善です。この構成は、両端
で適切に終端されるため、伝送線路設計および PCB 製造時
のばらつきに対する許容度が増します。
高性能、高周波のA/Dコンバータのサンプル・クロック入力を、
CMOS出力を使用して駆動するのは推奨しません。LVDS出
力モードの場合と同じ出力ピンを使用すると優れた性能が得
られるので、信号の配線をかなり長くする場合には確かに適
しています。ただし、一部のA/DコンバータではCMOSレベル
のサンプル・クロック信号が必要です。
これらの場合には、LTC6954とA/Dコンバータの間の接続を、
図 35に示すように部分的な信号源終端を使用してできるだけ
短くします。
ZO
100Ω
ADC
100Ω
ZO
ADCs
WITH 1.2V
COMMON
MODE VOLTAGE
LVDS OUTPUT MODE, DC-COUPLED AND
DOUBLY TERMINATED INTO THE ADC SAMPLE CLOCK INPUT
(LV/CM OUTPUT IN LVDS MODE, ILVDS = 7mA)
6954 F34
図 34．A/Dコンバータのサンプル・クロック入力への
LVDS 出力の接続（ZO = 50Ω）
CMOS+
LTC6954
10Ω
ZO
ADC
ADC REQUIRING
A CMOS LEVEL
SAMPLE CLOCK
CMOS–
CMOS OUTPUT MODE, DC-COUPLED INTO AN ADC
REQUIRING A CMOS LEVEL SAMPLE CLOCK
(TRANSMISSION LINE SHOULD BE NO LONGER THAN 10cm)
6954 F35
図 35.A/Dコンバータのサンプル・クロック入力への
CMOS 出力の接続（ZO = 50Ω）
6954f
52
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
標準的応用例
SDO
50Ω
0.1µF
SENSE
1.8V
C19
0.1µF
C23
2.2µF
48
47
46
45
44
43
42
41
40
39
VDD VDD SENSE VREF SDO GND OF DNC D15 D14
ANALOG
0.1µF 1 V
CM
INPUT
0.1µF
T1
2
25Ω
315.5MHz
AIN+
–1dBFS
3
AIN–
25Ω
4
GND
5
REFH
0.1µF
–
+
0.1µF
6
REFL
+ CN1 –
LTC2165
7
REFH
–
+
8
REFL
C21
+
–
0.1µF
9
PAR/SER
PAR/SER
10
T1: MACOM ETC1-1-13
GND
RESISTORS, CAPACITORS ARE 0402 PACKAGE SIZE
11
CN1: 2.2µF LOW INDUCTANCE
GND
INTERDIGITATED CAPACITOR
12
VDD
TDK CLLE1AX780G225M
1.8V
MURATA LLA219C70G225M
VDD GND ENC+ ENC– CS SCK SDI GND D0 D1
C18
AVX W2L14Z225M
13 14 15
16
17 18
19 20 21
22
0.1µF
OR EQUIVALENT
100pF
0.1µF
49.9Ω
100pF
49.9Ω
OUT0+
SYNC
SYNC
CONTROL
OUT0SEL
OUT1SEL
OUT2SEL
3.3V
SDO
SPI
SERIAL
PORT
D3
24
LTC6954-3
IN–
49.9Ω
C37
0.1µF
3.3V
V+
IN+
D2
23
DIGITAL
OUTPUTS
1.8V
C32
0.1µF
C28
0.1µF
100pF
37
D13 D12
36
D11
35
D10
34
D9
33
D8
32
OVDD
31
OGND
30
CLKOUT+
29
CLKOUT–
28
D7
27
D6
26
D5
25
D4
SPI
PORT
R51
100Ω
1GHz
38
SERIAL
PORT
AND
DIGITAL
DEL = 0
DIV = 10
DELAY
0 TO 63
DIVIDE
1 TO 63
DELAY
0 TO 63
DIVIDE
1 TO 63
100MHz
OUT0–
OUT1+
OUT1–
OUT2+
OUT2–
SDI
SCLK
CS
GND
6954 F36
図 36.LTC2165、125Msps、16ビットA/Dコンバータのエンコード・サンプル・クロック入力を駆動するLTC6954
6954f
詳細：www.linear-tech.co.jp/LTC6954
53
LTC6954
標準的応用例
0
TOTAL SYSTEM SNR = 68.8dB
LTC6954 JITTER = 113fsRMS
–10
–20
AMPLITUDE (dBFS)
–30
–40
–50
–60
–70
–80
–90
–100
–110
–120
0
10
20
30
FREQUENCY (MHz)
40
50
6954 F37
図 37.LTC2165 64k ポイントの FFT、fIN = 315MHz、–1dBFS、100Msps。
LTC6954 が 100MHzで供給するサンプル・クロック
6954f
54
詳細：www.linear-tech.co.jp/LTC6954
LTC6954
パッケージ寸法
最新のパッケージ図面については、http://www.linear-tech.co.jp/product/LTC6954#packagingを参照してください。
UFF Package
36-Lead Plastic QFN (4mm × 7mm)
(Reference LTC DWG # 05-08-1863 Rev Ø)
0.70 ±0.05
4.50 ±0.05
3.10 ±0.05
5.61 ±0.05
2.50 REF
2.64 ±0.05
PACKAGE OUTLINE
0.25 ±0.05
0.50 BSC
5.50 REF
6.10 ±0.05
7.50 ±0.05
RECOMMENDED SOLDER PAD PITCH AND DIMENSIONS
APPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED
4.00 ±0.10
PIN 1 NOTCH
R = 0.30 OR
0.25 × 45°
CHAMFER
R = 0.10
TYP
0.75 ±0.05
2.50 REF
35
36
0.40 ±0.10
PIN 1
TOP MARK
(NOTE 6)
7.00 ±0.10
1
2
5.50 REF
5.61 ±0.10
2.64 ±0.10
(UFF36) QFN 0810 REV Ø
0.200 REF
0.00 – 0.05
R = 0.125
TYP
0.25 ±0.05
0.50 BSC
BOTTOM VIEW—EXPOSED PAD
注記：
1. 図は JEDEC のパッケージ外形ではない
2. 図は実寸とは異なる
3. 全ての寸法はミリメートル
4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない
モールドのバリは
（もしあれば）各サイドで 0.20mm を超えないこと
5. 露出パッドは半田メッキとする
6. 灰色の部分はパッケージの上面と底面のピン 1 の位置の参考に過ぎない
6954f
リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は
一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料は
あくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。
55
LTC6954
標準的応用例
UP TO 1.4GHz
付加位相ノイズとオフセット
周波数、fIN = 622.08MHz、
Mx[5:0] = 4、fOUTx = 155.52MHz
3.3V
V+
IN+
IN
50Ω
SYNC
50Ω
SYNC
CONTROL
OUT0SEL
3.3V
OUT2SEL
SPI
SERIAL
PORT
DELAY
0 TO 63
OUT1SEL
SDO
SDI
DELAY
0 TO 63
SERIAL
PORT
AND
DIGITAL
DELAY
0 TO 63
–120
LTC6954-3
–
DIVIDE
1 TO 63
DIVIDE
1 TO 63
DIVIDE
1 TO 63
OUT0+
OUT0–
OUT1+
OUT1–
OUT2+
OUT2–
LVPECL OUTPUT
FREQUENCY
UP TO 1.4GHz
LVDS OUTPUT
FREQUENCY
UP TO 1.4GHz
CMOS OUTPUT
FREQUENCY
UP TO 250MHz
SCLK
CS
ADDITIVE PHASE NOISE (dBc/Hz)
0.1µF
–130
–140
–150
–160
–170
–180
GND
6954 TA02a
10
100
1k
10k 100k
1M
OFFSET FREQUENCY (Hz)
10M
6954 TA02b
関連製品
製品番号
説明
注釈
LTC6945
ノイズとスプリアスを極めて低く抑えた整数分周方式 350MHz ∼ 6GHz、正規化された帯域内位相ノイズフロア：–226dBc/Hz
シンセサイザ
広帯域出力位相ノイズフロア：–157dBc/Hz
LTC6946
ノイズとスプリアスを極めて低く抑えたVCO 内蔵の
整数分周方式シンセサイザ
370MHz ∼ 6.4GHz、正規化された帯域内位相ノイズフロア：
–226dBc/Hz、広帯域出力位相ノイズフロア：–157dBc/Hz
LTC6947
ノイズとスプリアスを極めて低く抑えた分数分周方式 350MHz ∼ 6GHz、正規化された帯域内位相ノイズフロア：
シンセサイザ
–226dBc/Hz、広帯域出力位相ノイズフロア：–157dBc/Hz、
整数分周方式のスプリアス性能
LTC6948
ノイズとスプリアスを極めて低く抑えたVCO 内蔵の
分数分周方式シンセサイザ
LTC6950
位相ノイズとスプリアスを低く抑えた整数分周方式
VCO 周波数：最大 1.4GHz、付加ジッタ：<20fsRMS、
PLLコア、5つの出力クロック分配とEZSyncクロック・ 正規化された帯域内位相ノイズフロア：–226dBc/Hz、
エッジ同期を備える
正規化された1/f 位相ノイズフロア：–274dBc/Hz
LTC6957
位相ノイズの小さいデュアル出力バッファ/ドライバ /
ロジック・コンバータ
370MHz ∼ 6.4GHz、正規化された帯域内位相ノイズフロア：
–226dBc/Hz、広帯域出力位相ノイズフロア：–157dBc/Hz、
整数分周方式のスプリアス性能
正弦波信号からロジック・レベル信号への最適な変換、
LVPECL/LVDS/CMOS出力、DC 300MHz、
付加ジッタ：45fsRMS
（LVPECL）
6954f
56
リニアテクノロジー株式会社
〒102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F
TEL 03-5226-7291 ● FAX 03-5226-0268 ● www.linear-tech.co.jp/LTC6954
LT1115 • PRINTED IN JAPAN
 LINEAR TECHNOLOGY CORPORATION 2015
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