LV4904V - ON Semiconductor

注文コード No.N A 1 9 6 3
LV4904V
モノリシック集積回路
ディジタル入力D級
パワーアンプ
http://onsemi.jp
概要
LV4904Vは、ディジタル入力対応の高性能・高効率の音響用2チャンネルDクラスアンプである。1チ
ップでしかも少ない外付け部品でDクラスアンプが実現可能となっている。ポップレスのソフトミ
ュート・ゲインコントローラを内蔵しており、セットのマスターボリュームとしても利用できる。
I2Cバスインターフェースを介して各種機能設定を行えるが、I2Cを使用せずに端子設定のみで機能
設定を行うことも可能となっている。LV4904Vはミニコンポ、薄型テレビ、アミューズメント機器、
電子楽器等のパワーアンプに適している。
特長
・I2S入力、2チャンネルD級パワーアンプ
・可変倍オーバーサンプラ内蔵
・ゲインコントローラ(+12dB∼-81dB、1.5dBステップ)
・ソフトミュート
・I2Cバス、もしくは端子設定により制御
・電源電圧低下保護回路、過電流保護回路、熱保護回路を搭載
仕様
・入力PCM(Fs)
・マスタクロック入力
・入力フォーマット
・出力
・効率
・THD+N
・電源電圧
・パッケージ
：32kHz/44.1kHz/48kHz/88.1kHz/96kHz/176.2kHz/192kHz
：256fs/384fs/512fs/768fs(Fs=32/44.1/48kHzの時)
：I2S/24bit前詰MSB-First/24bit後詰LSB-First/16/18/20/24bit後詰
MSB-First
：10W×2ch(PVD=15V,RL=8Ω),15W×2ch(PVD=18V,RL=8Ω)
：85%(PVD=15V,RL=8Ω,fin=1kHz,PO=10W)
：0.1%(PVD=15V,RL=8Ω,fin=1kHz,PO=1W,フィルタ:AES17)
：PVD=8∼20V、VDD=3.3V
：SSOP44J(275mil)
Semiconductor Components Industries, LLC, 2013
September, 2013
92811 SY 20110606-S00002 No.A1963-1/26
LV4904V
絶対最大定格/Ta=25℃
項目
記号
条件
定格値
unit
パワーセル電源
PVD
外部印加電圧
-0.3∼24
V
ロジック電源
VDD
外部印加電圧
-0.3∼4.0
V
最大接合部温度
Tj max
125
℃
動作周囲温度
Topr
−30∼＋70
℃
保存周囲温度
Tstg
−50∼＋150
℃
最大定格を超えるストレスは、デバイスにダメージを与える危険性があります。最大定格は、ストレス印加に対してのみであり、推奨動作条件を超えての機能
的動作に関して意図するものではありません。推奨動作条件を超えてのストレス印加は、デバイスの信頼性に影響を与える危険性があります。
推奨動作条件/Ta=25℃
項目
記号
条件
min
typ
max
unit
パワーセル電源
PVD
外部印加電圧
8
13
20
V
ロジック電源
VDD
外部印加電圧
3.0
3.3
3.6
V
負荷
RL
スピーカ負荷
8
-
-
Ω
電気的特性
項目
記号
条件
min
typ
max
unit
ディジタル/Ta=25℃,VDD=3.3V,PVD=13V
スタンバイ電流
IPD
-
1
10
μA
動作時電流
IOP
-
12
30
mA
H入力電圧
VIHHIS
0.8VDD
-
5.5
V
L入力電圧
VILHIS
-0.3
-
0.2VDD
V
H入力電流
IH
VIN=VDD
-
-
10
μA
L入力電流
IL
VIN=GND
-10
-
-
μA
出力端子電流
IOH
VOUT=VDD-0.4V
-0.8
-
-
mA
IOL
VOUT=0.4V
1
-
-
mA
パワー/Ta=25℃,VDD=3.3V,PVD=13V,RL=8Ω,L=22μH(TOKO:A7040HN-220M),C=33μF,Fin=1KHz
スタンバイ電流
IST
PVD,RSTB=Low
-
1
10
μA
ミュート時電流
IMUTE
PVD,ENABLE=Low
-
1
10
mA
無信号時電流
ICCO
PVD,50% duty
-
16
60
mA
Power Tr ON抵抗※1
RDSON
ID=1A
-
300
-
mΩ
出力電力1
POUT1
8Ω,15V,THD+N=10%,変調度87.5%
9
10
-
W
出力電力2
POUT2
8Ω,18V,THD+N=10%,変調度87.5%
12
14
-
W
出力ノイズ
VN
IHF-A
-
4
10
mV
THD+N
THD
PO=1W,1kHz,8Ω
-
0.1
0.3
%
チャンネルセパレー
CHSEP
PO=1W,1kHz,8Ω
40
60
-
dB
ション
※1:Power Tr ON抵抗(RDSON)については、設計保証値で最大360mΩである。
注:各特性は、弊社測定環境による値であり、パターンレイアウト、使用部品等により特性が変わる可能性があ
る。
No.A1963-2/26
LV4904V
外形図
unit:mm (typ)
3285
TOP VIEW
BOTTOM VIEW
Exposed Die-Pad
15.0
23
0.5
5.6
7.6
44
1
22
0.22
0.65
0.2
1.7max
(0.68)
(1.5)
SIDE VIEW
SANYO : SSOP44J(275mil)
Pd max -- Ta
3.0
2.40
2.0
1.85
1.32
1.02
1.0
0
--30
0
60
30
90
120
SCL
SDA
GAIN0
GAIN1
GAIN2
GAIN3
GAIN4
GAIN5
MUTEB
MODE
TEST
VDD
VSS
PTAB1
PVD1
OUT_CH1_P
BOOT_CH1_P
VDDA1
BOOT_CH1_N
OUT_CH1_N
PGND1
PGND1
ピン配置図
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
ENABLE
MCK
BCK
LRCK
SDIN
DFORM0
DFORM1
DFORM2
MCKFS
SRATE
VDD
VSS
PTAB2
PVD2
OUT_CH2_P
BOOT_CH2_P
VDDA2
BOOT_CH2_N
OUT_CH2_N
PGND2
22
PGND2
1
RSTB
LV4904V
Top view
No.A1963-3/26
LV4904V
アプリケーション回路例
44
SCL
43
SDA
42
GAIN0
41
GAIN1
40
GAIN2
39
GAIN3
38
GAIN4
37
GAIN5
36
MUTEB
35
MODE
34
TEST
33
32
I2C Bus
Control Signal
Mute Signal
V DD
V SS
31
PTAB1
30
PVD1
29
OUT_CH1_P
28
BOOT_CH1_P
27
VDDA1
26
BOOT_CH1_N
25
OUT_CH1_N
24
PGND1
23
PGND1
RL
+
LV4904V
+
VDD
DC 3.3V
22
PGND2
21
PGND2
20
OUT_CH2_N
19
BOOT_CH2_N
18
V DD A2
RL
17
BOOT_CH2_P
16
OUT_CH2_P
15
PVD2
14
PTAB2
13
V SS
12
V DD
11
SRATE
10
MCKFS
9
DFORM2
8
DFORM1
7
DFORM0
Control Signal
6
SDIN
5
LRCK
4
BCK
3
MCK
I2S Inputs
2
ENABLE
Enable Signal
1
RSTB
Reset Signal
-
-
VD
DC 8-20V
No.A1963-4/26
LV4904V
ブロック図
PVD1
4
5
6
3
2
7
8
9
10
11
42
41
40
39
38
37
36
35
34
PWM
RECEIVER
VSS
BOOT_CH1_P
BCK
LRCK
SDIN
MCK
BOOT_CH1_N
PWM
RECEIVER
OUTPUT
STAGE
CH1-
OUT_CH1_N
PGND1
PGND1
THERMAL
OVER
CURRENT
PGND2
PGND2
ENABLE
26
25
24
23
22
21
DFORM0
DFORM1
DFORM2
OUT_CH2_N
OUTPUT
STAGE
CH2-
MCKFS
PWM
RECEIVER
SRATE
20
19
CONTROL
DELAY
GAIN0
GAIN1
BOOT_CH2_N
BOOT_CH2_P
CONTROLLER
PWM
RECEIVER
GAIN2
OUTPUT
STAGE
CH2+
GAIN3
OUT_CH2_P
PVD2
GAIN4
17
16
15
GAIN5
VDDA1
MUTEB
REGULATOR
(5V)
MODE
VDDA2
27
18
TEST
PGND1
PTAB1
PGND2
44
28
SEQUENCE
VSS
43
29
CONTROL
DELAY
PWM_CONVERTER
32
OUTPUT
STAGE
CH1+
NOISE_SHAPING
33
OUT_CH1_P
VDD
VOLUME_CONTROLLER
13
30
VDD
VSS
OVER_SAMPLER
12
RSTB
SERIAL/PARALLEL CONVERTER
1
SDA
SCL
PTAB2
I2C I/F
31
14
No.A1963-5/26
LV4904V
端子説明
端子
番号
端子記号
I/O
端子機能
1
RSTB
DI
リセット設定入力(Lowアクティブ)
2
ENABLE
DI
システムイネーブル設定入力
3
MCK
DI
マスタクロック入力
4
BCK
DI
3線シリアルのビットクロック入力
5
LRCK
DI
3線シリアルのLRクロック入力
6
SDIN
DI
3線シリアルのシリアルデータ入力
7
DFORM0
DI
入力フォーマット設定入力0
8
DFORM1
DI
入力フォーマット設定入力1
9
DFORM2
DI
入力フォーマット設定入力2
10
MCKFS
DI
マスタクロック(MCK)レート設定端子
11
SRATE
DI
入力データサンプリングレート設定端子
12
VDD
-
ディジタル系電源(3.3V)
13
VSS
-
小信号系グランド(GND)
14
PTAB2
-
サブストレートGND
15
PVD2
-
パワーセル電源端子
16
OUT_CH2_P
O
出力端子、CH2(Rch)+
等価回路図
PVD
16
GND
17
BOOT_CH2_P
18
VDDA2
I/O
ブートストラップ入出力端子、CH2(Rch)+
O
内部電源用デカップリングコンデンサ接続
端子
19
BOOT_CH2_N
I/O
20
OUT_CH2_N
O
ブートストラップ入出力端子、CH2(Rch)出力端子、CH2(Rch)-
PVD
20
GND
21
PGND2
CH2パワーGND
22
PGND2
CH2パワーGND
23
PGND1
CH1パワーGND
24
PGND1
CH1パワーGND
次ページへ続く。
No.A1963-6/26
LV4904V
前ページより続く。
端子
番号
25
端子記号
I/O
OUT_CH1_N
O
端子機能
出力端子、CH1(Lch)-
等価回路図
PVD
25
GND
26
BOOT_CH1_N
I/O
ブートストラップ入出力端子、CH1(Lch)-
27
VDDA1
O
内部電源用デカップリングコンデンサ接続
28
BOOT_CH1_P
O
ブートストラップ入出力端子、CH1(Lch)+
29
OUT_CH1_P
O
出力端子、CH1(Lch)+
端子
PVD
29
GND
30
PVD1
-
パワーセル電源端子
31
PTAB1
-
サブストレートGND
32
VSS
-
小信号系GND
33
VDD
-
ディジタルIO電源(3.3V)
34
TEST
DI
テストモード設定端子(Low固定)
35
MODE
DI
出力モード設定端子
36
MUTEB
DI
ミュート設定入力(Lowアクティブ)
37
GAIN5
DI
ゲイン設定入力5
38
GAIN4
DI
ゲイン設定入力4
39
GAIN3
DI
ゲイン設定入力3
40
GAIN2
DI
ゲイン設定入力2
41
GAIN1
DI
ゲイン設定入力1
42
GAIN0
DI
ゲイン設定入力0
43
SDA
DIO
[I2C I/F]データ
44
SCL
DI
[I2C I/F]ビットクロック
44
No.A1963-7/26
LV4904V
1.モード切り替え(I2C/端子併用モード⇔端子制御モード)
1-1.モードの説明
I2Cバス/端子併用モード
I2Cバスと端子の両方で機能設定が可能となるモードである。ある端子設定においてはI2Cバスレ
ジスタによる設定が有効になり、その他の端子設定時には端子による設定が有効となる。
端子制御モード
LV4904Vを端子設定のみで制御するモードである。制御にI2Cバスを必要としない利点があるが、
設定可能なパラメータは制限される。以下の表にI2Cバス経由での設定可能項目と端子のみでの
設定可能項目との相違点を示す。
I2Cバス/端子併用モードと端子制御モードの機能の違い
記号
I2Cバスによる設定
説明
端子による設定
DFORM
入力データフォーマット
7通り
2通り
MCKFS
マスタクロックMCKレート
4通り(256fs/384fs/512fs/768fs)
2通り(256fs/512fs)
SRATE
入力データサンプルレート
32kHz∼192kHz
44.1kHz∼96kHz
GAIN
ゲインコントローラ設定
2チャンネル独立制御可能
2チャンネル共通制御
MUTE
ミュート
2チャンネル独立制御可能
2チャンネル共通制御
PSTP
PWM出力停止設定
2チャンネル独立制御可能
2チャンネル共通制御
IDPEN
ミュート時50%パルス設定
ON/OFF可能
ON固定
MDIDX
変調度設定
87.5%
NSORD
ノイズシェイピング次数
5次
⇔
⇔
100%切り替え可能
7次切り替え可能
87.5%固定
7次固定
1-2.モードの設定方法
I2Cバス/端子併用モード
SCL=SDA=Low以外の状態でRSTBをLow → Highにすると、I2Cバス/端子併用モードになる。ただし、
その際にはMCK端子から所定のクロックが入力されている必要がある。
SCL
SDA
RSTB
図
I2Cバス/端子併用モードの設定方法
端子制御モード
SCL=SDA=Lowの状態でRSTBをLow → Highとすると、端子設定モードになる。ただし、その際には
MCK端子から所定のクロックが入力されている必要がある。
SCL
SDA
RSTB
図
端子制御モードの設定方法
No.A1963-8/26
LV4904V
2.端子機能説明
2-1.ハードリセット端子(RSTB)
RSTBはLow activeのハードリセット端子である。
RSTB=Lowにする事によりLV4904Vが初期化される。RSTB=Lowとなると内部レジスタがクリアされ、
I2Cバスレジスタも初期値に戻る。
表
RSTBの機能
RSTB
L
H
設定内容
ハードリセット(レジスタクリア)
通常動作時
2-2.システムイネーブル端子(ENABLE)
ENABLEはLV4904Vのシステムイネーブル端子である。
ENABLE=Lowにすると、他のあらゆる設定(ミュート、ゲイン)にかかわらず出力がミュートされ、
PWM出力が停止する(ハイ・インピーダンスにする)。LV4904Vを動作させるには、ENABLE=Highにす
る。
ENABLEの機能をON/OFFさせる必要がなければ、ENABLE端子をHighに固定して使用する事も可能であ
る。以下の表にENABLEの機能設定を示す。
表
ENABLEの機能設定
ENABLE
L
H
設定内容
システムディセーブル
システムイネーブル
2-3.マスタクロック入力端子
MCKからマスタクロックを入力する。
MCKの詳細は「8-1.入力データ設定」を参照すること。
2-4.3線シリアル入力端子(BCK,LRCK,SDIN)
BCK,LRCK,SDINは3線シリアルデータ入力に使用される端子である。
BCK,LRCK,SDINの詳細は｢8-1.入力データ設定｣を参照すること。
2-5.I2Cバス端子(SCL,SDA)
SCL,SDAはI2Cバス通信に使用される端子である。
LV4904VのI2Cバスインターフェースにはマスタとしての機能は無く、スレーブとしてのみ動作する。
I2Cバスクロック端子はSCLであり、入力としてのみ動作する。したがって、LV4904VがSCLラインを
Lowにしてwaitを要求する事は無い。I2Cバスデータ端子はSDAで、Nchオープンドレインとなってい
るため、データラインはプルアップする必要がある。
I2Cバスインターフェースに関する詳細な内容は、｢5.I2Cバス仕様｣を参照すること。
2-6.入力データフォーマット設定端子(DFORM0,DFORM1,DFORM2)
入力されるデータフォーマットに合わせるように、DFORM0,DFORM1,DFORM2端子のHigh/Lowを設定す
る。I2Cバス/端子併用モードではDFORM0=DFORM1=DFORM2=Lowの時、I2Cレジスタによるデータフォー
マット設定(8-1の表)が有効となる。I2Cレジスタの初期設定はI2Sとなっているため、リセット解除
後の初期状態におけるDFORM0=DFORM1=DFORM2=Lowによる設定はI2Sとなる。
DFORM0,DFORM1,DFORM2によるフォーマット設定表を以下に示す。
No.A1963-9/26
LV4904V
表
入力データ設定表
DFORM2
DFORM1
DFORM0
L
L
L
L
H
H
H
L
L
H
H
L
L
H
L
H
L
H
L
H
L
設定内容
I2Cバス/端子併用モード
端子設定モード
2
I Cレジスタ設定
I2S
前詰、MSBファースト
後詰、LSBファースト
24-bit、後詰、MSBファースト
20-bit、後詰、MSBファースト
18-bit、後詰、MSBファースト
16-bit、後詰、MSBファースト
2-7.マスタクロック設定端子(MCKFS)
MCK端子から入力されるマスタクロックのレートに合うようにMCKFS端子のHigh/Lowを設定する。
I2Cバス/端子併用モードではMCKFS=Lowの時、I2Cレジスタによるマスタクロック設定(8-2.マスタク
ロック設定)が有効となる。I2Cレジスタの初期設定は256fsとなっているため、リセット解除後の
初期状態におけるMCKFS=Lowによる設定は256fsとなる。
MCK端子から入力されるクロックのレートがMCKFS端子やI2Cレジスタによる設定と一致しない場合、
異音が発生したり出力がOFFされたりする。
MCKFSの機能設定を以下に示す。
MCKFSの機能設定
MCKFS
設定内容
I2Cバス・端子併用モード
2
L
H
I Cレジスタ設定
端子設定モード
256fs
512fs
2-8.サンプルレート設定端子(SRATE)
入力データのサンプルレートに合うようにSRATE端子のHigh/Lowを設定する。
I2Cバス/端子併用モードではSRATE=Lowの時、I2Cレジスタによるサンプルレート設定(8-2.マスタク
ロック設定)が有効となる。I2Cレジスタの初期設定は44.1kHz/48kHzとなっているため、リセット
解除後の初期状態におけるSRATE=Lowによる設定は44.1kHz/48kHzとなる。
以下にSRATEの機能設定を示す。
SRATEの機能設定
SRATE
L
H
設定内容
I Cバス・端子併用モード
2
I2Cレジスタ設定
端子設定モード
44.1kHz/48kHz
88.2kHz/96kHz
2-9.ゲイン設定端子(GAIN0,GAIN1,GAIN2,GAIN3,GAIN4,GAIN5)
GAIN0∼GAIN5端子をHigh/Low設定する事によりゲインを設定することが出来る。
I2Cバス/端子併用モードではGAIN0∼GAIN5全てがLowの時、I2Cレジスタによるゲイン設定(8-2.表ゲ
イン設定)が有効となる。I2Cレジスタ設定の初期値はミュート状態となっているため、リセット解
除後の初期状態におけるGAIN0∼GAIN5=Lowによる設定はミュートである。
GAIN0∼GAIN5によるゲイン設定表を以下に示す。また、端子6ビットによるゲイン設定はレジスタ6
ビットによるゲイン設定と同じであるので、詳細な設定値については8-2.の表を参照する事。
No.A1963-10/26
LV4904V
ゲイン設定表
GAIN5
GAIN4
GAIN3
GAIN2
GAIN1
GAIN0
H
H
H
…
H
H
H
…
L
L
L
H
H
H
…
H
H
H
…
L
L
L
H
H
H
…
H
L
L
…
L
L
L
H
H
H
…
L
H
H
…
L
L
L
H
H
L
…
L
H
H
…
H
L
L
H
L
H
…
L
H
L
…
L
H
L
設定内容
I2Cバス/端子併用モード
端子設定モード
+12.0dB
+10.5dB
+9.0dB
(この間1.5dB刻み)
+1.5dB
0dB
-1.5dB
(この間1.5dB刻み)
-79.5dB
-81.0dB
2
I Cレジスタ設定
ミュート
2-10.ミュート端子(MUTEB)
MUTEBはLch/Rchを共通で制御するLowアクティブのソフトミュート端子である。
I2Cバス/端子併用モードではMUTEB=Lowの時、I2Cレジスタによるミュート設定(8-2.表ミュート設
定)が有効となる。I2Cレジスタ設定の初期値はミュート状態となっているため、リセット解除後の
初期状態におけるMUTEB=Lowによる設定はミュートである。
以下の表にMUTEBの機能設定を示す。
MUTEBの機能設定
MUTEB
L
H
設定内容
2
I Cバス/端子併用モード
2
I Cレジスタ設定
端子設定モード
ミュートON
ミュートOFF
2-11.テストモード設定端子(TEST,MODE)
TESTとMODEはテスト用端子である。使用時にはTEST=MODE=Lowにすること。以下の表にTEST,MODEの
機能設定を示す。
TEST,MODEの機能設定
TEST,MODE
L
H
設定内容
LV4904V使用時の設定
設定禁止
No.A1963-11/26
LV4904V
3.起動・終了シーケンス
起動、終了時のポップノイズを低減するために、以下の起動・終了シーケンスを推奨する。
3-1.起動シーケンス
PVD
VDD
>8.0V
>3.0V
ENABLE
RSTB
>2ms
MCK
MUTEB
MUTEBL_Reg
MUTEBR_Reg
>50ms
起動シーケンス
3-2.終了シーケンス
PVD
VDD
ENABLE
>1ms
RSTB
>200ms
MUTEB
MUTEBL_Reg
MUTEBR_Reg
OUT_1P/1N
OUT2P/2N
Hi-Z
終了シーケンス
No.A1963-12/26
LV4904V
4.保護回路
LV4904Vは電源電圧低下保護回路、過電流保護回路、熱保護回路を持っている。
4-1.電源電圧低下保護回路
電源電圧保護回路は低電圧での不安定動作を回避するため、PVD端子電圧をモニタし、アタック電
圧(VD=7V typ.)を超えた後、アンプをONにする。また、動作中に何らかの原因でPVD端子電圧が低
下した際の不安定動作も回避できるようにリカバリ電圧(6V typ.)を設定している。アタック電圧
とリカバリ電圧との間には約1Vのヒステリシスを持たせているため、閾値付近での電源電圧低下保
護回路の連続ON/OFFといった不安定動作が防止される。以下に電源電圧低下保護回路の動作模式図
を示す。
電源電圧保護回路動作
また、PDV用一次電源が抜かれた場合のポップ音対策としても使用できるように、MUTE ON時と同様
のシーケンスにてAMPをONするように設計してある。
弊社デモボードでは、一次電源ラインに追加している電源コンデンサ(470μF)に蓄積されている電
荷によって上記処理が行えるように設計してある。
実際のセットでは一次電源が他のブロックにも繋がっているため、立ち下がりの時定数が異なって
いる可能性があるので注意すること。
No.A1963-13/26
LV4904V
4-2.過電流保護回路
過電流保護回路は出力トランジスタを過電流から守るための回路で、天絡、地絡、負荷ショートに
よる過電流を検出し検出電流値が約6Aに達した場合、約20μsec.間出力トランジスタをOFFさせる。
出力トランジスタがOFFして約20μsec.経過後、通常動作に自動復帰し、引き続き過電流が検出さ
れれば再度保護動作に入る。この保護動作は過電流の異常状態を一時的に回避する機能であって、
ICが破壊しないことを保証するものではない。下記に過電流保護回路の動作模式図を示す。
過電流保護回路動作イメージ図
IDETECT
HOLD TIME
過電流保護回路動作イメージ図
No.A1963-14/26
LV4904V
4-3.熱保護回路
熱保護回路はICが異常発熱した場合に、ICの破壊、劣化を防止するための保護回路である。放熱不
足や、誤結線等によりICのジャンクション温度(Tj)が定格以上に上昇した場合、熱保護回路により
出力トタンジスタのハイサイド、ローサイドともにOFFにし、出力をハイ・インピーダンス状態に
する。シャットダウン後、ジャンクション温度が低下すると自動復帰する。熱保護回路のアタッ
ク・リカバリ温度にはヒステリシスを持たせているため、閾値温度付近での熱回路の連続ON/OFFと
いった不安定動作が防止される。
但し、熱保護回路は異常発熱状態を一時的に回避する機能であり、ICが破壊しない事を保証するも
のではない。また、熱保護回路の動作温度は保証値ではない。下記に熱保護回路の動作イメージを
示す。
熱保護回路動作
No.A1963-15/26
LV4904V
5.I2Cバス仕様
5-1.I2Cバスインターフェース概要
LV4904Vは標準モード(MAX100kHz)に対応している。LV4904VのデバイスIDは11011000(read) /
11011001(write)となっている。LV4904VのI2Cバスインターフェースにはマスタとしての機能は無
く、スレーブとしてのみ動作する。
5-2.I2Cバス転送ルール
I2C送受信が行われていないバスフリー状態においては、SCL,SDAともHighである必要がある。SCL,
SDAともHighの状態から、SCLをHighにしたままSDAをLowにすることにより通信が開始される。これ
をスタートコンディションと呼ぶ。
H
SCL
H
SDA
I2C送受信を終了するにはSCLがHighの状態で、SDAをLowからHighに変化させる。これをストップコ
ンディションと呼ぶ。
H
SCL
H
SDA
スタートコンディション送信完了後、続いてデータの転送を開始する。データはマスタ側からスレ
ーブ側のLV4904Vへ向かって8ビット単位で送られ、LV4904Vは8ビット受信する毎にSDA端子をLowに
して応答する。これをアクノリッジ(ACK)と呼ぶ。送信側はバスをフリーにしてACKに備える。
SCL
SDA
ACK
ACK
No.A1963-16/26
LV4904V
5-3.データライト
LV4904Vにデータをライトする場合には、スタートコンディションを送信後、デバイスID、ライト
するアドレス、データの順に送信し、最後にストップコンディションを送信する。7ビットのデバ
イスIDにリード/ライトフラグビットがつくが、このビットをLowにしてライトモードにする。
LV4904V
start
1
1
0
1
1
0
0
LV4904V
LV4904V
ACK stop
ACK
R/W ACK
5-4.データリード
データリードコマンドを送信する事により、LV4904Vのレジスタに保持されているデータをリード
する事が出来る。データをリードするには最初にダミーライトサイクルにてアドレスを送信した後
にリスタートする。引き続きリードサイクルにおいてデバイスIDとリードフラグを送信すると、
LV4904Vはダミーライトサイクルで送信されたアドレスのデータをSDAラインに出力する。送信側は、
I2Cバスをフリー状態にしてデータ受信に備える。データ受信後はACKをかえさずストップコンディ
ションを送信し通信を終了する。
LV4904V
LV4904V
start
ACK
R/W ACK
LV4904V
LV4904V
start
stop
R/W ACK
5-5.内部レジスタの初期化
I2CバスによりアドレスFFhでアクセスされる内部レジスタは、書き込み専用となっている。このレ
ジスタに対し、FFhという値を書き込むことにより、内部レジスタは初期値に戻る。
LV4904V
start
1
1
0
1
1
0
0
R/W ACK
LV4904V
1
1
1
1
1
1
1
1
ACK
LV4904V
1
1
1
1
1
1
1
1
ACK stop
6.I2Cレジスタマップ
レジスタ
アドレス
D7
D6
START
00h
DATA
10h
0
GAINL
20h
PSTPL
MUTEBL
GAINR
21h
PSTPR
MUTEBR
MISC
30h
RST
FFh
D5
D4
D3
D2
D1
D0
最後にアクセスされたアドレス(リード専用)
MCKFS_I2C[1:0]
Reserved
SRATE_I2C[1:0]
DFORM[2:0]
GAINL[5:0]
GAINR[5:0]
NSORD
MDIDX
IDPEN
1
SOFTR[7:0](レジスタ初期化用)
No.A1963-17/26
LV4904V
7.I2Cコマンドリスト
レジスタ
DATA
アドレス
ビット
信号名
[2:0]
DFORM
2
[4:3]
10h
SRATE_I C
2
[6:5]
MCKFS_I C
[7]
GAINL
GAINR
20h
21h
000
3線シリアルPCM入力、サンプルレート設定
01
マスタクロックレート
00
0固定
0
GAINL
チャンネル1(Lチャンネル)、ゲイン設定
[6]
MUTEBL
チャンネル1(Lチャンネル)、ミュート設定
0
[7]
PSTPL
チャンネル1(Lチャンネル)、出力停止設定
0
[5:0]
GAINR
チャンネル2(Rチャンネル)、ゲイン設定
[6]
MUTEBR
チャンネル2(Rチャンネル)、ミュート設定
0
[7]
PSTPR
チャンネル2(Rチャンネル)、出力停止設定
0
1固定
1
ミュート時パルス動作制御
1
[1]
30h
初期値
[5:0]
[0]
MISC
端子説明
3線シリアルPCM入力、フォーマット設定
IDPEN
00000
00000
[2]
MDIDX
PWM変調度設定
0
[3]
NSORD
ノイズシェーパ次数設定
0
8.I2Cバスレジスタ説明
8-1．入力データ設定
レジスタ
アドレス
D7
DATA
10h
0
D6
D5
MCKFS_I2C[1:0]
D4
D3
D2
SRATE_I2C[1:0]
D1
D0
DFORM_I2C[2:0]
入力される3線シリアル入力のフォーマットと一致するように、DFORM_I2Cを設定する。
DFORM_I2Cによる設定は、I2Cバス/端子併用モードで端子設定DFORM0=DFORM1=DFORM2=Lowの時のみ有
効になる。上記以外の端子設定や端子設定モードの場合は、2-6.の項で示される端子による設定が
有効になり、DFORM_I2Cによる設定は無効となる。DFORM_I2Cによって設定されるフォーマットを以
下の表及び図に示す。
データフォーマット設定(太字が初期設定)
DFORM_I2C
設定データフォーマット
2
000
IS
001
左詰、MSBファースト
010
右詰、LSBファースト
011
24ビット、右詰MSBファースト
100
20ビット、右詰MSBファースト
101
18ビット、右詰MSBファースト
110
16ビット、右詰MSBファースト
[DFORM_I2C=0000] BCK=64fs, I2S(図は24ビット)
23 22
21
20
32fs
32fs
Lch
Rch
3
2
1
0
23 22
21
3
20
2
1
1
0
0
23 22
21
[DFORM_I2C =0001] BCK=64fs, 左詰MSBファースト(図は24ビット)
23 22
21
20
3
32fs
32fs
Lch
Rch
2
1
0
23 22
21
20
3
2
23 22
21
20
No.A1963-18/26
LV4904V
[DFORM_I2C =0010] BCK=64fs, 右詰LSBファースト(図は24ビット)
21 22
32fs
32fs
Lch
Rch
0
23
1
2
3
20 21
22
0
23
1
2
20 21
3
22
23
1
0
[DFORM_I2C =011/100/101/110] BCK=64fs, 24/20/18/16ビット, 右詰MSBファースト
1
2
32fs
32fs
Lch
Rch
3
0
1
2
0
3
2
24/20/18/16 bit
24/20/18/16 bit
マスタクロック、入力サンプルレートに応じて、マスタクロックレートMCKFS_I2Cとサンプルレー
トSRATE_I2Cとを設定する。MCKFS_I2Cによる設定は、I2Cバス/端子併用モードで端子設定MCKFS=Low
の時にのみ有効になる。MCKFS=Highの場合や端子設定モードの場合は、2-7.の項で示される端子に
よる設定が有効になり、MCKFS_I2Cによる設定は無効となる。SRATE_I2Cによる設定は、I2Cバス/端
子併用モードで端子設定SRATE=Lowの時にのみ有効になる。SRATE=Highの場合や端子設定モードの
場合は、2-8.の項で示される端子による設定が有効になり、SRATE_I2Cによる設定は無効となる。。
これらの設定が不正で入力信号と一致しない場合、異音を発生させたり出力がOFFされたりする。
また、設定を切り替える際にはノイズを発生するので、あらかじめ出力をミュートすること。
SRATEとMCKFSにより設定されるマスタクロックの設定を以下の表に示す。
マスタクロック設定(太字が初期設定)
SRATE_I2C
[1]
[0]
0
0
0
1
1
1
サンプルレート
MCKFS_I2Cの設定とMCKレート
[00]
[01]
[10]
[11]
32kHz
256fs
384fs
512fs
768fs
44.1/48kHz
256fs
384fs
512fs
768fs
0
88.2/96kHz
128fs
192fs
256fs
384fs
1
176.4/192kHz
64fs
96fs
128fs
192fs
8-2.ゲイン・ミュート設定
レジスタ
アドレス
D7
D6
D5
D4
D3
D2
GAINL
20h
PSTPL
MUTEBL
GAINL[5:0]
GAINR
21h
PSTPR
MUTEBR
GAINR[5:0]
D1
D0
GAINLによりLchのボリュームをGAINRによりRchのボリュームを6bit、64段階で設定する。ボリュー
ムの設定範囲は+12dB∼-81dB、1.5dBステップとなっている。
GAINLとGAINRによる設定は、I2Cバス/端子併用モードで端子設定GAIN0∼GAIN5がすべてLowの時に
のみ有効になる。上記以外の端子設定や端子設定モードの場合は、2-9.の項で示される端子による
設定が有効になり、GAINL、GAINRによる設定は無効となる。
No.A1963-19/26
LV4904V
GAINL、GAINRによるボリュームの設定値を以下の表に示す。
ゲイン設定(太字が初期設定)
No.
GAINL
GAINR
ゲイン(dB)
No.
GAINL
GAINR
ゲイン(dB)
No.
GAINL
GAINR
ゲイン(dB)
63
111111
+12.0
41
101001
-21.0
19
010011
-54.0
62
111110
+10.5
40
101000
-22.5
18
010010
-55.5
61
111101
+9.0
39
100111
-24.0
17
010001
-57.0
60
111100
+7.5
38
100110
-25.5
16
010000
-58.5
59
111011
+6.0
37
100101
-27.0
15
001111
-60.0
58
111010
+4.5
36
100100
-28.5
14
001110
-61.5
57
111001
+3.0
35
100011
-30.0
13
001101
-63.0
56
111000
+1.5
34
100010
-31.5
12
001100
-64.5
55
110111
0.0
33
100001
-33.0
11
001011
-66.0
54
110110
-1.5
32
100000
-34.5
10
001010
-67.5
53
110101
-3.0
31
011111
-36.0
9
001001
-69.0
52
110100
-4.5
30
011110
-37.5
8
001000
-70.5
51
110011
-6.0
29
011101
-39.0
7
000111
-72.0
50
110010
-7.5
28
011100
-40.5
6
000110
-73.5
49
110001
-9.0
27
011011
-42.0
5
000101
-75.0
48
110000
-10.5
26
011010
-43.5
4
000100
-76.5
47
101111
-12.0
25
011001
-45.0
3
000011
-78.0
46
101110
-13.5
24
011000
-46.5
2
000010
-79.5
45
101101
-15.0
23
010111
-48.0
1
000001
-81.0
44
101100
-16.5
22
010110
-49.5
0
000000
MUTE
43
101011
-18.0
21
010101
-51.0
42
101010
-19.5
20
010100
-52.5
MUTEBLによりLchのミュートを、MUTEBRによりRchのミュートを設定する。MUTEBL、MUTEBRはともに
Lアクティブである。
MUTEBL、MUTEBRによる設定は、I2Cバス/端子併用モードで端子設定MUTEB=Lowの時のみ有効になる。
上記以外の端子設定や端子設定モードの場合は、2-10.の項で示される端子による設定が有効にな
り、MUTEL、MUTERによる設定は無効となる。MUTEBL、MUTEBRによるミュート設定を以下の表に示す。
ミュート設定(太字が初期設定)
MUTEBL/MUTEBR
設定内容
0
ミュート
1
音声出力ON
PSTPLによりLchのPWM出力を、PSTPRによりRchのPWM出力を停止する事が出来る。
PSTPL、PSTPRによるPWM出力停止設定を以下の表に示す。
PWM出力停止設定(太字が初期設定)
PSTPL/PSTPR
設定内容
0
通常出力動作
1
PWM出力停止
No.A1963-20/26
LV4904V
8-3.その他の設定
レジスタ
アドレス
PWM1
41h
D7
D6
D5
Reserved
D4
D3
D2
D1
D0
NSORD
MDIDX
IDPEN
1
IDPENを設定する事により、ミュート時や無信号時にPWM出力を50%dutyパルスに固定するか、アイ
ドリング動作させておくかを選択する事が出来る。
IDPENの機能設定を以下の表に示す。
IDPENの機能設定(太字が初期設定)
IDPEN
設定内容
0
アイドリング動作
1
50% duty パルス
MDIDXを設定する事により、PWM変調器の変調度を切り替える事が出来る。
MDIDXの機能設定を以下の表に示す。
MDIDXの機能設定(太字が初期設定)
MDIDX
設定内容
0
87.5%
1
100%
NSORDを設定する事により、ノイズシェーパの次数を切り替える事が出来る。
NSORDの機能設定を以下の表に示す。
NSORDの機能設定(太字が初期設定)
NSORD
設定内容
0
7次
1
5次
No.A1963-21/26
LV4904V
特性データ
Ta=27℃,Fs=48kHz, Master Clock=256fs
Ipd -- VDD
0.1
VDD=3.3V
RSTB=Low
RSTB=Low
0.08
0.8
0.06
0.6
0.04
0.4
0.02
0.2
0
2.6
2.8
3.0
3.2
3.4
3.6
3.8
4.0
Ist -- PVD
0.5
0
-40
0.4
0.3
0.3
0.2
0.2
0.1
0.1
0
4
0
20
40
60
80
100
60
80
100
60
80
100
60
80
100
Ist -- Ta
PVD=15V
RSTB=Low
0.4
2
-20
0.5
RSTB=Low
0
Ipd -- Ta
0.1
6
8
10
12
14
16
18
20
Imute -- PVD
2
0
-40
-20
0
5
40
Imute -- Ta
6
RL=8Ω
RSTB=High
ENABLE=Low
20
VD=15V
RL=8Ω
RSTB=High
ENABLE=Low
4
3
1
2
1
0
4
6
8
10
12
14
16
18
20
ICCO -- PVD
30
0
-40
-20
0
40
20
40
ICCO -- Ta
50
RL=8Ω
RSTB=High
ENABLE=High
MUTEB=Low
20
VD=15V
RL=8Ω
RSTB=High
ENABLE=High
MUTEB=Low
30
20
10
10
0
4
6
8
10
12
14
16
18
20
0
-40
-20
0
20
40
No.A1963-22/26
LV4904V
Iop -- VDD
20
PVD=15V
RSTB=High
ENABLE=High
MUTE=Low
15
10
5
5
2.8
3.0
3.2
3.4
3.6
3.8
0
-40
4.0
VDDA -- PVD
6
5
5
4
4
3
2
1
0
4
6
8
10
12
14
16
18
20
VNO -- PVD
10
-20
0
20
40
60
80
100
60
80
100
60
80
100
60
80
100
VDDA -- Ta
3
2
RL=8
RSTB=High
ENABLE=High
MUTEB=Low
1
VD=15V
RL=8
RSTB=High
ENABLE=High
MUTEB=Low
6
VDDA -V
VDDA -V
15
10
0
2.6
ICC -- Ta
20
0
-40
VD=15V
RL=8
RSTB=High
ENABLE=High
MUTEB=Low
-20
0
20
40
VNO -- Ta
10
RL=8
RSTB=High
ENABLE=High
MUTEB=High
VOL=+12dB
IHF-A
8
6
1
4
VD=15V
RL=8
VIN=-138dBFS
VOL=+12dB
IHF-A
2
0
9
10
11
12
13
14
15
16
17
18
19
20
CH sep. -- PVD
0
-20
-40
-40
-60
-60
-80
9
10
11
12
13
14
15
16
-20
17
18
19
20
-80
-40
0
20
40
CH sep. -- Ta
0
RL=8
fIN=1kHz
VO=0dBm
DIN AUDIO
-20
0.1
-40
VD=15V
RL=8
fIN=1kHz
VO=0dBm
AES17
-20
0
20
40
No.A1963-23/26
LV4904V
20
20
RL=8
fIN=1kHz
2CH-Drive
PCL=0X00
AES17
15
15
on
lati
%
100
10
du
mo
Power - W
Power - W
Power -- Ta
Power -- PVD
25
n
atio
5%
87.
l
odu
10
87.5% modulation
m
5
5
0
9
10
11
12
13
14
15
16
18
17
19
20
100% modulation
PVD=15V
RL=8
fIN=1kHz
THD+N=10%
2CH-Drive
AES17
0
-40
0
-20
THD+N -- PVD
10
RL=8
fIN=1kHz
PO=1W
2CH-Drive
Vol=+12dB
AES17
1
10
1
11
12
13
100
60
80
100
0.1
CH1
0.01
10
80
PVD=15V
RL=8
PO=1W
2CH-Drive
Vol=+12dB
AES17
CH2
9
60
CH2
CH1
0.1
40
THD+N -- Ta
10
1
20
14
15
16
18
17
19
20
0.01
-40
0
-20
20
40
THD+N -- Frequency
PVD=15V
RL=8
PO=1W
2CH-Drive
Vol=+12dB
AES17
CH1
0.1
CH2
0.01
10
100
1000
10000
100000
THD+N -- Power
10
THD+N -- Power
10
1
1
100Hz
1kHz
0.1
0.1
PVD=15V
RL=8
2CH-Drive
Vol=+12dB
AES17
0.01
0.0001
0.001
6.67kHz
0.01
0.1
Power - W
1
10
CH2
PVD=15V
RL=8
2CH-Drive
Vol=+12dB
AES17
0.01
0.0001
0.001
CH1
0.01
0.1
1
10
Power - W
No.A1963-24/26
LV4904V
Power -- Efficiency
100
PVD=15V
RL=8
fIN=1kHz
2CH-Drive
Vol=+12dB
AES17
10
80
1
60
Power - W
Efficiency - %
Power -- VIN
100
40
0.01
PVD=15V
RL=8
fIN=1kHz
2CH-Drive
AES17
20
0.001
0
0
2
4
6
8
0.1
10
0.0001
1
PVD=15V
RL=8
fIN=1kHz
2CH-Drive
AES17
5
Pd - W
4
1
3
2
0.5
1
0
0
2
4
6
8
0
10
0
2
4
Power - W
10
8
6
4
2
10
10
8
-2
-6
-8
CH1
10000
CH2
100000
Upper
4
2
1000
Lower
6
-4
100
8
Power -- Ta
Response -- Frequency
PVD=15V
RL=8
PO=1W
2CH-Drive
Vol=+12dB
AES17
0
-10
10
6
Power - W
Power - W
ID - A
Pd -- Power
6
PVD=15V
RL=8
fIN=1kHz
2CH-Drive
AES17
1.5
1000
VIN - mFFS
ID -- Power
2
100
10
Power - W
0
-40
RL=8Ω
RSTB=High
ENABLE=High
MUTEB=High
-20
0
20
40
60
80
100
No.A1963-25/26
LV4904V
ON Semiconductor and the ON logo are registered trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC owns the rights to a number
of patents, trademarks, copyrights, trade secrets, and other intellectual property. A listing of SCILLC’s product/patent coverage may be accessed at
www.onsemi.com/site/pdf/Patent-Marking.pdf. SCILLC reserves the right to make changes without further notice to any products herein. SCILLC makes no
warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any liability arising out of the
application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental
damages. “Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual
performance may vary over time. All operating parameters, including “Typicals” must be validated for each customer application by customer’s technical
experts. SCILLC does not convey any license under its patent rights nor the rights of others. SCILLC products are not designed, intended, or authorized for use
as components in systems intended for surgical implant into the body, or other applications intended to support or sustain life, or for any other application in
which the failure of the SCILLC product could create a situation where personal injury or death may occur. Should Buyer purchase or use SCILLC products for
any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its officers, employees, subsidiaries, affiliates, and distributors
harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or
death associated with such unintended or unauthorized use, even if such claim alleges that SCILLC was negligent regarding the design or manufacture of the
part. SCILLC is an Equal Opportunity/Affirmative Action Employer. This literature is subject to all applicable copyright laws and is not for resale in any manner.
(参考訳)
ON Semiconductor及びONのロゴはSemiconductor Components Industries, LLC (SCILLC)の登録商標です。SCILLCは特許、商標、著作権、トレードシークレット(営業秘密)と他の知
的所有権に対する権利を保有します。SCILLCの製品/特許の適用対象リストについては、以下のリンクからご覧いただけます。www.onsemi.com/site/pdf/Patent-Marking.pdf.
SCILLCは通告なしで、本書記載の製品の変更を行うことがあります。SCILLCは、いかなる特定の目的での製品の適合性について保証しておらず、また、お客様
の製品において回路の応用や使用から生じた責任、特に、直接的、間接的、偶発的な損害に対して、いかなる責任も負うことはできません。SCILLCデータシー
トや仕様書に示される可能性のある「標準的」パラメータは、アプリケーションによっては異なることもあり、実際の性能も時間の経過により変化する可能性がありま
す。「標準的」パラメータを含むすべての動作パラメータは、ご使用になるアプリケーションに応じて、お客様の専門技術者において十分検証されるようお願い致しま
す。SCILLCは、その特許権やその他の権利の下、いかなるライセンスも許諾しません。SCILLC製品は、人体への外科的移植を目的とするシステムへの使用、生命維持を
目的としたアプリケーション、また、SCILLC製品の不具合による死傷等の事故が起こり得るようなアプリケーションなどへの使用を意図した設計はされておらず、また、
これらを使用対象としておりません。お客様が、 このような意図されたものではない、 許可されていないアプリケーション用にSCILLC製品を購入または使用した場合 、
たとえ、SCILLCがその部品の設計または製造に関して過失があったと主張されたとしても、 そのような意図せぬ使用、 また未許可の使用に関連した死傷等から、直接 、
又は間接的に生じるすべてのクレーム、費用、損害、経費、および弁護士料などを、お客様の責任において補償をお願いいたします。また、SCILLCとその役員、従業員、
子会社、関連会社、代理店に対して、いかなる損害も与えないものとします。
SCILLCは雇用機会均等/差別撤廃雇用主です。この資料は適用されるあらゆる著作権法の対象となっており、いかなる方法によっても再販することはできません。
PS No.A1963-26/26