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Agilent - Keysight
Agilent 10ギガビット・インターコネクト解析 のためのストリップラインTRL校正 フィクスチャ White Paper 目次 はじめに ...........................................................................................................................3 校正の理由 .......................................................................................................................4 リニア2ポート・ネットワーク・アナライザ測定 .....................................................4 VNAの測定誤差 ..............................................................................................................6 4ポート・ベクトル・ネットワーク・アナライザ .....................................................7 現実的なVNAブロック図：Agilent N5230A................................................................8 TRL（Thru-Reflect-Line）校正 ......................................................................................9 ストリップラインTRLフィクスチャ：デザイン・ケース・スタディ .................10 TRLデザインのマクロ的な視点 .................................................................................12 マクロ的要素の概要 .....................................................................................................14 実際のデザイン例 .........................................................................................................16 TRLデザインのミクロ的な視点 .................................................................................18 TRLフィクスチャの検証 .............................................................................................20 補正した材料特性の使用 .............................................................................................21 ファーエンド・クロストークの特性評価 .................................................................22 まとめ .............................................................................................................................23 2 はじめに ギガビット・インターコネクトのデザインでは、高度な測定が必要です。しかし、 これまで説明されてきた誤差補正の方法には、理論的過ぎる面が数多くありま す。本書では、ベクトル・ネットワーク・アナライザ用のストリップラインTRL （Thru-Reflect-Line）校正キットを製作するための、実際的なステップを解説します。 現実的なストリップラインTRL校正キットを作ることで、予想していた以上のマー ジンを見つけることができます。本書では実例として、6層Rogers 4350 PCBおよび 8層Rogers 4350 PCBを使用しています。 通信速度が10 Gb/sを超えて高速化すると、物理層のコンポーネントを正確に測定 することが不可欠です。最先端の高速データ・レートに要求される性能マージンを 得ようとすれば、バックプレーン、プリント基板、コネクタを正確に評価しなけれ ばなりません。各コンポーネントに適切な性能指数を得るための測定前後の誤差補 正として、数多くの方法を用いることができます。例えば、最も一般的な方法とし てタイム・ドメイン・ゲーティング、ポート延長、基準面校正、ノーマライゼーシ ョン、SOLT（Short-Open-Load-Thru）、TRL（Thru-Reflect-Line）、LRM（LoadReflect-Match）、ディエンべディングなどが使用されています。その中で、最も簡 易で正確な校正方法の一つがTRL校正です。TRLは測定前誤差補正の一つで、主に テスト・フィクスチャを使用したりプローブによるオンウェーハ測定を行ったりす る導波管テストなどの非同軸環境で使用します。TRLはSOLT校正と同様に12項の 誤差モデルを使用しますが、校正用標準は異なります。SOLTの校正用標準は機器 メーカにより提供されますが、TRL用の標準はエンジニアがデザイン、開発、作成、 特性評価まで行う必要があります。TRL標準は、多くの場合にストリップライン PCBフィクスチャから構成されるため、ビア構造／コネクタの必要性が、校正確度 を低下させることがあります。 TRL校正キットをデザインする上では、校正素子とTRLフィクスチャとの関係を考 慮する必要があります。十分な測定結果を得るには、フィクスチャと校正キットは いくつかの共通素子を持たなければなりません。これらのコネクタには、SMAか らストリップラインへのインタフェース（ランチ）や、特定長の伝送ラインなどが 含まれます。フィクスチャ素子と校正キット素子間の差異を最小にすることが、正 確な測定のためのデザイン目標であるべきです。また、バイアスに注意することも 大切であり、これらによって校正キットとフィクスチャのデザインの有効性が増し ます。適切なデザインを行えば、DC∼数GHzの負荷の使用も可能になり、20 GHz近 いSMAランチも使用できます。そのためラインの本数も減って、校正キットをシン プルにできます。単一ラインの素子を使って、VNAをDC∼24 GHzで校正すること も可能になります。校正に必要な接続が少ないほど、ミスも少なく良好な校正が行 えます。本書は、実際的なツールとテクニックを使用したケース・スタディの紹介 を目的としています。これらの方法によって、一般的なストリップラインPCB加工 を使用し、TRL校正キットを製作する負担が軽減されます。 3 校正の理由 なぜ、ネットワーク・アナライザを校正しなければならないのか？ この高価な機 器は、それほど性能が悪いのでしょうか？ この疑問に答えるには、ネットワー ク・アナライザの基本的要素、何を測り、測定誤差の主な原因は何かを考える必要 があります。完全なテスト機器が存在すれば補正は必要ないでしょう。最高のテス ト機器にも不完全さは存在し、測定結果は完全に理想的とも言えません。測定誤差 をもたらす要因のいくらかは再現性があり、時間経過や温度変化に対して予測が可 能で、したがって除去が可能です。一方で、その他の測定誤差はランダムであり、 除去できません。ネットワーク・アナライザによる誤差補正の基本は、スルー、オ ープン回路、ショート回路、精密負荷インピーダンスなどの既知の電気的標準を測 定することです。一般的なVNA測定誤差を図1で示します。 システマティック誤差 方向性とクロストーク ソースと負荷の不整合 反射と伝送のトラッキング ランダム誤差 機器のノイズ スイッチの再現性 コネクタの再現性 0 ドリフト誤差 温度変化 図1. 4 ベクトル・ネットワーク・アナライザの校正における考慮事項 ∞ リニア2ポート・ネットワーク・アナライザ測定 VNAの測定誤差を理解するための基本は、この機器の一般的構造の理解にありま す。図2で示すように、最も基本的なネットワーク・アナライザは、正確な正弦波 信号源と、信号を順方向の測定か逆方向の測定かにルーティングする高周波スイッ チから構成されます。また、被試験デバイス（DUT）の入力ポートにおける入射信 号および反射信号をサンプリングするために、結合器と呼ばれる信号分離装置が使 用されます。同様に、DUTの出力ポートにおける信号を分離するために、もう一つ の結合器が使用されます。サンプリングされた信号（ao、bo、a3、b3）を処理して、 DUTの入力反射特性および順方向伝送特性を得ることができます。 信号源 結合器 入射 図2. ポート1 ポート2 反射 伝送 結合器 反射 ベクトル・ネットワーク・アナライザの校正で考慮すること 2ポートSパラメータの定義 これらの入力／出力信号は信号のフロー図で表すことができ、数学的に表現できま す。図3で示す信号のフロー図は、スティミュラス-レスポンス型の測定をよく説明 しています。測定量とSパラメータを関係づける公式も示します。ここで、各項の 定義は、S＝散乱、a1＝ポート1における入射波、a2＝ポート2における入射波、 b1＝ポート1における反射／伝送波、b2＝ポート2における反射／伝送波となります。 これらのパラメータの関係は、行列式で表すことができます。 図3. 2ポートSパラメータの定義 5 VNAの測定誤差 ネットワーク・アナライザを使用するものを含め、すべての測定システムで起こり 得る測定誤差として、システマティック誤差、ランダム誤差、ドリフト誤差の3種 類があります。システマティック誤差は、配線などテスト機器やテスト・セットア ップ・コンポーネントの持つ欠陥によって引き起こされます。時間が経過してもこ れらの誤差に変動がなければ、校正によって特性評価し、測定の過程で数学的に除 去することができます。また、システマティック誤差の種類として、信号の漏れに 関連した方向性誤差とクロストーク誤差、反射に関連したソースと負荷の不整合、 反射が引き起す周波数応答誤差、テスト・レシーバ内の伝送トラッキングの6種類 を挙げることができます。 ランダム誤差は、時間を関数としてランダムに変化します。これらは予測不可能な ため、校正によって除去することはできません。ランダム誤差の主な原因としては、 機器ノイズ（サンプラ・ノイズ、IFノイズ・フロアなど）、スイッチの再現性、コ ネクタの再現性などが挙げられます。ネットワーク・アナライザを使う場合に、ノ イズ・エラーは信号源パワーの増加、IF帯域幅の縮小、トレース・アベレージング の使用によって改善できることがあります。 ドリフト誤差は、校正を実施後にシステムの性能が変化した場合に起こります。こ れらは主に温度の変化が原因のため、再度の校正によって除去することができます。 どれくらいの頻度で追加校正が必要かは、ドリフトの程度によります。しかし、通 常はドリフト誤差は、周囲温度が安定したテスト環境を作れば最低限に抑えること ができます。テスト機器が0 ℃∼＋55 ℃の温度範囲で動作するように仕様化されて いても、例えば＋25 ℃ ±5 ℃などのより制御された温度範囲で測定を行えば、ド リフト誤差を最低限に抑えて測定確度を向上させられます（また、定期的な校正を しないで済む場合もあります）。図4のブロック図は、3種類の誤差を起こす可能性 のあるさまざまな成分を示しています。 クロストーク リーケージ ソース 不整合 図4. 6 VNAの測定誤差 負荷 不整合 4ポート・ベクトル・ネットワーク・アナライザ 図5が示す4ポートVNAは、反射／伝送測定のため各ポートへスイッチされる1個の 周波数掃引信号源を持っています。また、この信号源は基準レシーバによってサン プリングされています。スイッチは、方向性結合器を介して入射信号を必要なポー トへルーティングするようにセットされます。方向性結合器は入射信号からの反射 信号を分離し、スイッチはその反射信号を“A”サンプラへルーティングします。 S11測定はA/Rの比であり、タイム・ドメインのTDR測定と等価です。伝送測定は B/Rの比であり、TDT測定と等価となります。信号源の反射／伝送信号の適切なル ーティングにより、4ポートDUTの16個のSパラメータを測定できます。 サンプラ サンプラ ポート1 ポート3 DUT ポート2 図5. ポート4 4ポート・ベクトル・ネットワーク・アナライザのブロック図 NポートSパラメータの定義 図6が示すように、マルチポートのアプリケーションに対しSパラメータはNポート にまで増加できます。最新の高速デジタル・プロトコルでは、Serial ATA、PCI-X、 HDMI（High-Density Multimedia Interface） 、RapidIOにおける差動クロストークなど、 4ポート以上を使用する測定が勧められています。これらの測定を行う最も効率的 な方法は、4ポート以上を備えた物理層テスト・システムを使用することです。こ のような測定方法によって全デバイス・ポートを一度に接続できるため、複数の差 動チャネルに対応できます。例えば、12ポートの測定システムは隣接する3つの差 動チャネルに接続できます。このため、複数の校正を行い全Sパラメータを処理す る必要なしに、ニア・エンドとファー・エンドの全クロストークの組み合せが測定 できます。12ポートのシステムは144種類のSパラメータを測定でき、適切なデータ 処理ソフトウェアがなければ莫大な作業となります。 図6. NポートSパラメータの定義 7 現実的なVNAブロック図： Agilent N5230Aネットワーク・アナライザ （オプション240/245） 現実のマルチポート・ネットワーク・アナライザの例として興味深いのが、Agilent N5230A PNA-L（オプション240/245）です。高速デジタル伝送は差動信号で構成さ れているため、インターコネクトでの差動挿入損失などの重要な性能パラメータを 測定するには、4ポートが必要条件となっています。この4ポートベクトル・ネット ワーク・アナライザ（図7、8）は、2ポートVNAの標準的なマイクロ波コンポーネ ントとともに、本来の低いシステム・ノイズ・フロア（帯域幅100 kHzで0.006 dB rmsのトレース・ノイズ）、広いダイナミック・レンジ（2 GHzで最大120 dB）をす べて備えています。高度なオーバサンプリング技術の採用により、前世代のVNA と比較して、このシステム・アーキテクチャは安定度とドリフト誤差に対する大幅 な改善を実現しました。また高品質の結合器とスイッチにより、優れた誤差補正を 可能にし、きわめて低い測定誤差を得ることができます。 アッテネータ スイッチ・スプリッタ ミキサ・ブロック 結合器 8 図7. 4ポート・ベクトル・ネットワーク・アナライザの機能ブロック図 図8. 4ポート・ベクトル・ネットワーク・アナライザのハードウェア配置図 TRL（Thru-Reflect-Line）校正 マイクロストリップなど同軸でないデバイス測定での大きな問題は、テストのため に追加された伝送媒体の影響を、デバイスの特性から分離しなければならないこと です。例えば、高速バックプレーン・コネクタをテストするときは、テスト機器の 3.5 mmコネクタに適したPCBテスト・フィクスチャを使う必要があります。コネク タがその目的のアプリケーション環境でどう動作するか予測したくても、適切なテ スト・フィクスチャなしでは測定することは困難です。このような測定の正確さは、 高品質のテスト・フィクスチャを得られるかどうかに依存しています。標準的な同 軸測定の場合と違って、十分に特性評価された相異なる3個のインピーダンス標準 を、非同軸伝送媒体（コネクタなど）のために作成するのは多くの場合に不可能で す。そのために、このようなアプリケーションでは別の校正方法が適切です。TRL 校正は、短い伝送ラインの特性インピーダンスに依存しています。この短い伝送ラ インの長さが異なった2ポート測定の2セットと、反射の2測定から、全12項の誤差 モデルを得ることができます。校正標準のシンプルさから、TRLはマイクロストリ ップ、ストリップライン、導波管などの伝送媒体に適用することができます。精密 同軸伝送ラインでは、TRLは今日可能な同軸測定で最高の確度を提供します。全体 的にこのような校正方法には、自己校正、Thru-Short-Delay、Thru-Reflect-Line、 Thru-Reflect-Match、Line-Reflect-Line、Line-Reflect-Match、Quick-Short-Open-LoadThru、Short-Open-Load-Reference Lineなど多数の名称が与えられています。これら はすべて同じ基本的方法のバリエーションであり、それらを図9で示します。 図9. さまざまなタイプのTRL校正が用いられています。 9 ストリップラインTRLフィクスチャ： デザイン・ケース・スタディ 多くのインターコネクト・メーカは、そのデバイスを正確に測定しなければなりま せん。高速インターコネクト測定にとっての課題は、正確なデータを得るためにテ スト・フィクスチャ自体の影響を最小限にすることです。しかし、テスト・フィク スチャのデザインが十分でなくシグナル・インテグリティが悪いと、過大なインピ ーダンスの不連続、伝導体の表皮効果に起因する直列損失、誘電体に起因したシャ ント・ロスが大きくなります。これらはすべて帯域幅を低下させ、インターコネク トが実際よりも大きく異なった姿で見えてしまいます。このデザイン例では、これ らの測定誤差を避けるTRL標準の製作過程を、ステップを追って説明します。これ らの実際的なアプローチによって、多くのエンジニアがこの校正方法を試行して、 次回のプロジェクトで実用化することを期待しています。またデザイン・サイクル の初期において、「テスタビリティ」を考慮してデザインすれば、大きな成果が得 られるはずです。 オープン回路 図10. 3次元電磁界ソルバを使用したTRLフィクスチャのデザイン TRLのデザインは、マクロ的な視点とミクロ的な視点の両面から考えるのが最適な 方法論と言えます。マクロ的な視点では、PCBのデザイン、全般的にはフィクスチ ャ、そして特にはTRL部分について考えます。ミクロ的な視点では、ストリップラ インに必要な詳細を考えます。特に良いランチと校正標準を作ることを中心に検討 します。まず、原則を少し考えてみましょう。 10 TRLの共通基準：オープン回路 さまざまな種類の誤差を、校正によっていかに除去できるかを説明しました。誤差 がシステマティックで再現性を持つ限り、故意にそれを加えて除去することができ ます。このような考えのもとに、DUTの開始位置を伝送ライン上で変えることがで きます。これを行うには、測定器-DUTのインタフェース上に校正標準を置けば済 みます。原則的にはSOLT標準を使用できますが、これを機械工作で同軸内に製作 することは困難です。ストリップライン内でも、適切な校正が可能なほどの確度で 製作することはきわめて困難です。そこで、TRL標準を使用します。TRL標準の電 気特性は精密に既知である必要はなく、また、機械工作における厳しいコントロー ルも必要ではありません。TRL校正キットはPCBの特性が変化しても、良い校正結 果を得ることができます。 フィクスチャや校正キットにとっての共通基準は、オープン回路です。どのような 素子も、最低1個のオープン回路を持っています。ここでは、オープン回路には特 定の長さのストリップライン、ランチ、SMA、一定長の同軸、そしてVNA測定器 自体が含まれます。毎回、同じ測定器と同じ長さの同軸を使用すれば、これらはフ ィクスチャのデザインから除外できます。SMAの接続にトルク・レンチを使用す る限り、同軸と測定器は再現性があるとみなせます。残りのフィクスチャと校正キ ットを作るために、ストリップライン、ランチ、SMAの電気特性を（可能な限り） 同じに保つことになります。概してこれは、この一連のパーツの機械的特性を、作 るごとに同じに保つことを意味します。この一連のパーツは、タイム・ドメイン・ オシロスコープのプローブと考えることができます。あるいは、より的確にはプロ ーブ・ステーションのプローブです。オシロスコープ・プローブと同様に、この 「オープン回路」プローブは校正キット、DUTなど触れるものすべてを測定できま す。しかし、オシロスコープ・プローブの場合とは異なり、毎回同じデバイスを使 うことはありません。そのため、高い品質、帯域幅、再現性を持ったデザインが必 須となります。また、プローブの場合とは違って、このオープン回路プローブはフ ィクスチャの作成後にランダムな位置に置くことができません。PCBのデザインと レイアウトの間に配置する位置を決める必要があります。可能な限り、オープン回 路プローブをすべて同じに作るようにします。校正またはディエンべディングによ ってにせよ、これは測定から除去したい部分です。校正では、一連の標準をストリ ップライン・オープン回路プローブ・チップに置きます。ディエンべディングでは、 これらが3Dフィールド・ソルバーを使用してモデリングする一連のパーツとなり ます。DUTの測定においては、オープン回路プローブの別名は「フィクスチャ」と なります（図11）。 最低1個の「オープン回路」を持っています。 オシロスコープ・プローブと同様に、 「オープン回路」は他の回路を測定できます。 図11. TRL校正はオープン回路標準をプローブとして使用 11 TRLデザインのマクロ的な視点 ここでPCB全体に関する、いくつかの質問について考えましょう。 1. どのような測定を行うのか？ 必要な測定が可能なようにフィクスチャを作ります。そのためには、TRLでな い機能を含むかどうか、信号レイヤの数、PCBの厚さ、使用するのはフル・パ ネルか部分パネルか、 PCBはラボ・ベンチに置くか、スタンドを使用するのか、 などを検討します。フィクスチャはコストが高くつき、デザインと製造にも時 間がかかるため、必要な機能を忘れないように事前に十分な検討が必要です。 2. フィクスチャに使用する材料（DK：誘電率）は？ 遅延時間の計算が必要なため、材料の誘電率は既知であるべきです。一般的に は完成品の材料見本を参考にしますが、Molex, Inc.はPCBを販売していません。 そのため、DUTの立ち上がり時間を最小にできるRogers 4350を使用しました。 Rogers 4350はVNAフィクスチャの材料として優れています。他の誘電体も使用 できます。システム・レベルのテストを目的にするなら、システムが使用して いる材料を選択するのが適しています。コンポーネント・レベルのテストが目 的なら、より一貫した性能と再現性を提供する高性能の材料が適切です。 3. DUTとSMAインタフェースの距離は？ 一般的に校正方法にかかわらず、SMA-PCBインタフェースが目的のDUTに近い ほど良好な結果が得られます。今回、低損失のDUTからSMAを約9 cmの位置に 置く必要がありましたが、それでも良い測定結果が得られたと言えます。 4. 校正キットとフィクスチャは、どのレベルの性能を提供する必要がありますか？ 校正キットに期待される性能と必要なデータ・セットの帯域幅によって、異な ってきます。たとえば、1 Gb/sのデザインで注意することは、10 Gb/sのデザイ ンの場合とは異なります。また、シミュレーションのために行う測定（SPICEの 散乱パラメータなど）では、仕様への適合を確認するための測定と比較して、 より広い帯域幅の測定が必要になります。 12 5. 基準面とDUTとの距離は？ まず基準面の位置を決めます。基準面は、VNAから目的のDUTまでの伝送ライ ンに沿った任意の位置です。基準面では、測定位相は0に、ゲインは0に、リタ ーン・ロスは測定のノイズ・フロアと同じになります。目的のDUTに非常に近 接して置くことも可能で、そのようにする場合も多くあります。基準面はTEM モードの伝送ラインに沿って置く必要があり、不連続部（ビア、ピン、アンチ パッドなど）に置いてはいけません。フィクスチャ伝送ラインの一部を、測定 中に残すことが必要な場合もあります。その測定内の伝送ラインが既知である 限り、計算に含めることができます。 図12. TRL校正キット（左）を備えたテスト・フィクスチャの写真 13 マクロ的要素の概要 どのような測定を行いたいのか、また、フィクスチャの機械的な制約のいくらかに ついては分かりました。次は、校正をサポートする校正キットが必要です。前に全 体的なフィクスチャの制約について説明したばかりですので、基準面をどこに設定 すればよいのか、したがって、オープン回路標準にどれだけの伝送ラインを割り当 てればよいか分かったはずです。 TRL校正キットは、以下の4種類の基本素子から構成されます。 1. Thruはストリップラインの先端とストリップラインの先端を合わせた、Openの ペアです。ここでは0長のスルーを説明します。この素子は、ゼロ損失、ゼロ位 相点を定義します。最終的に、DUTはスルーの中央に位置します。 2. Reflect（OpenまたはShort）は極性（反射係数の符号）を維持する必要がありま すが、反射の大きさを知る必要はありません。校正の間に各ポートで同種の Reflectを使用します。 3. LineはThruに似ていますが、中央に伝送ラインが挿入されています。この伝送 ラインは、カバーする周波数帯域の中心で90°の長さを必要とします。各ライ ンの追加伝送ラインの伝搬遅延も既知でなければなりません。この素子が基準 インピーダンスを定義します。 4. Load（Matchとも呼ばれる）は最下の周波数帯域をカバーし、フィクスチャが 非常に長いラインを持つ必要性をなくします。2個を必要とし、それぞれが同じ インピーダンスを持つ必要があります。この素子も基準インピーダンスを定義 します。 広帯域のTRL校正キットを構成するのに、上記の素子が最低限必要です。図13のよ うなキットでLoadが慎重にデザインされていればDC∼20 GHzを校正できます。一 方、Lineは、十分に広い周波数帯域（DC∼2.5 GHz）をカバーするデザインが困難な ため、複数個を用意するのが一般的です。Lineは、ストリップライン・キャビティ に使用される誘導体中で1/4波長（90°）長±αが必要です。これらは、半波長 （180°）の整数倍ではない伝送ラインの長さにします。半波長点から20°以上をお 勧めします。 14 図13. TRL校正フィクスチャのレイアウトとLine長計算機。図の校正キットは広帯域を校正するための最小キット。 周波数レンジを増すには、多くの場合にLineを追加する必要があります。 半波長から20°のマージンは、周波数レンジ内の8の倍数であることが分かります。 Line1は、200 MHz∼1600 MHzにデザインできます。次のLine2は前のLineが途切れ たところから始めて、1600 MHz∼12800 MHzの必要があります。Line1は中心周波 数（900 MHz）において、誘電体中でThruよりも1/4波長長い必要があります。シス テムがDK=4の材質なら、これは約4 cm長いことに相当します。これらが複雑に思 えても、心配する必要はありません。計算例は16ページの「実際のデザイン例」で 示します。また、付録の「関連Webサイト」では計算機も使用できます。 TRL校正の間に、LoadはVNAによって非常に長いLineとして扱われます。ペアで使用 する必要があり、非常に長いLineの代わりとして接続します。1番目のLineは、Load が動作をストップするところから正確に引き継ぐ必要があります。これを判断する 最良の方法は、全波フィールド・ソルバを使用して高帯域のLoadをデザインするこ とです。Loadが高リターン・ロスを見せ始めたり、50 Ω抵抗のように動作しなくな る場所がデザイン・プロセスの間に明らかになるでしょう。私の観察では、システ ムによって、PCBに実装した0402薄膜抵抗のペアは100∼200 MHzの間でそのような 状況になります。エッジでこれらを曲げてキャパシタンスを減らせば、約1 GHzま で適切に動作すると思われます。0402抵抗のサイドを曲げるのは面倒な作業であり、 最悪の場合には不規則な結果を引き起こします。本書の最後の付録に掲載したURL には、入門として参照できる負荷デザインの説明があります。全波フィールド・ソ ルバがなければ、ボードを完成した後に負荷性能を測定して、デザインを調整した 上で次のボードを製作します。良い負荷デザインを明らかにしつつ最善を尽くして、 目標は低く設定します。0402のペアを回路ボードに付けただけでも、物理層テス ト・システム（N1930A）の追加Lineによって20 GHz以上を達成できるはずです。 15 実際のデザイン例 次に、実際のデザイン例に進みましょう。 この例では、バックプレーン・コネクタのペアをテストします。コネクタは、FR4 コアとRogers 4350アウタで構成されたPCB上に置きます。PCBは0.093" 厚となり、 校正された伝送ラインはRogers 4350のストリップライン・キャビティ内で浮かせま す。SMAは、DUTから9 cmのところに置きます。ほぼストレートな伝送ラインを 維持しようとすれば、機械的な制約のためにこれが最短距離となります。これによ って、DUTを取り巻く弧状のSMAが形成されます。最終的にこのDUTのみをテス トしたいため、基準面はコネクタ・ピンのすぐ近く、100ミルの位置に置きます。 ここから、オープン回路標準の長さは3400ミルとなります。実際のDUTはコネクタ のペアで、ビアと、各サイドに100ミルのストリップラインを持ちます。 Thruのデザインは簡単です。2個のオープン回路を、ストリップライン先端とスト リップライン先端とで接続します。これで6800ミルのストリップラインの両端にそ れぞれ1個の、2×SMAコネクタを持った回路が出来上がります。このThruを信号 が伝搬する時間は、信号がReflectの終端まで伝搬して帰って来る時間の長さと一致 しなければなりません。ストリップラインでは、先端と先端を合わせて2個のOpen を背中合わせにすると非常に近接したものとなります。これ以上の作業は必要ない と思われます。 次はLineとLoadです。LineはそれぞれがThruよりも長く、決められた周波数帯域を カバーします。Lineが長距離になるのを避けるため、代わりにLoadを使用します。 1番目のLineは、Loadが動作をストップするところで適切に引き継がねばなりませ ん。Lineの長さは、それがカバーする帯域に反比例します。低い周波数帯域では長 いLineが必要なため、ボードの面積を消費します。理想的には、LoadとLineは同じ 基準インピーダンスを持つべきですが、ここでの目標は50 Ωです。100 Ω 0402の ペアを回路 ボード上に載せると、100 MHz近くで負荷としての動作をしなくなるこ とがあります。Loadを接続しているビアにスタブがあれば、これがもっと早く起こ るかもしれません。時間を費やせば、Loadの帯域幅をあげ、Lineを短くして本数も 減らせます。ここでは負荷を最適化せずに、160 MHzで動作がストップするとしま す。 Loadは160 MHzでストップするため、1番目のLineはこのポイントで引き継ぐ必要 があります。このデザイン例では、周波数係数8から開始してみましょう。この基 準にもとづくと、1番目のLine（LIne1）は160 MHz∼1280 MHzで動作し、2番目の LIne（LIne2）は1280 MHz∼10240 MHz、3番目のLine（LIne3）は10240 MHz∼ 81920 MHzで動作します。これはおそらく必要以上の周波数であり、ほとんどの VNAがカバーできる以上でしょう。代わりに、周波数係数5を使用してみます。こ れにもとづくと、Lineがカバーする周波数は160 MHz∼800 MH（LIne1）、800 MHz ∼4000 MHz（LIne2）、4000 MHz∼20000 MHz（LIne3）となります。これによって マージンが増加し、測定する校正も増やさずに済みます。おそらく係数8でセット アップしたシステムも使用できますが、誤差マージンは少なくなります。DKが悪 かったり、伝送ラインが必要な長さと違っている場合など、係数8は問題を起こす かもしれません。 16 Lineは、それが置かれる材料の中で1/4波長の長さである必要があります。また、こ こでは一般的な値であるDK＝4を仮定します。光の速さは真空中で299792458 m/sで す。Line1の中心周波数は、((160E6＋800E6)/2)＝480E6となります。480 MHzでの誘 電率DK＝4における1/4波長は、c/f * _ * 1/SQRT(DK) * 39.37 in/m＝7.8 ｃｍ（3.074イ ンチ）となります。したがってLine1はThruよりも7.8 cm長く、25.1 cmとなります。 VNAは各ラインの遅延を知る必要があります。Line1を例にとると、これは (length/c) * SQRT(DK)＝3.074 in * 84.7 ps/in * SQRT(4)＝520.7 psと計算されます。同 様の計算を各ラインについて行って、それに従いLineをレイアウトします。図14は TRL校正以外も含めた全オーダを示しています。 図14. Line長（左）を示すTRL校正フィクスチャのレイアウト。右はPCBのCAD図。1X ThruはTRL校正に必要 としませんが、タイム・ドメイン測定に使用します。Line4は最大2 GHzのLoadを使用したVNA校正の実験用。表 が示す長さと遅延の計算にはDK＝3.48を使用。 17 TRLデザインのミクロ的な視点 デザインのマクロ的な視点での作業は完了しました。必要なパーツの長さを計算し 終わり、次はレイアウトに移ります。これが同軸なら作業は終了ですが、そうでは ないために半分が終わっただけです。ここでは、本課題のミクロ的な視点を考えま す。これについては、Loadとその性能が、校正に必要なLineの長さ、そして数にも 変化を与えるという前の説明で暗示されていました。ストリップラインは優れた伝 送ラインですが、それにアクセスするには通常はドリルで穴をあけ、めっきしたス ルー・ホール（PTH、ビアと呼ばれる）を介するという大きな問題もあります。読 者が高周波のデザイナなら、この問題はすでにお馴染みのはずです。ビア・スタブ は共振を発生させ、共振の位置と深さはビアの長さ、スタブの長さ、バレルの直径、 ビア上のパッド数、パッドの直径、アンチパッドのサイズなどとともに変化します。 その中には、ドリルの摩耗やエッチングの量など、おそらくは私達が的確に把握し ていない要因も含まれます。ビアは複雑でも、ほとんど常に必要です。では、どう すればよいでしょうか？どの高速回路に対してもすることは同じですが、できる限 りその対応を多くすることです。可能なら、全波シミュレータ（HFSS、CSTなど） の助けを借ります。または、ブラインド／バックドリルドのランチや負荷を使いま す。PCBに実装されたコンポーネントを測定するなら、高性能の材料や最適化した スタックアップを考えます。もちろんコストは増えますが、PCBの性能向上はすぐ に表れるでしょう。忘れてならないのは、測定からフィクスチャの影響を除去する ことが、私達の目的の一つということです。フィクスチャから変動性の原因を除去 すれば、校正方法にかかわらず、より正確で再現性の高い測定が可能になります。 PCBランチの特性 SMAからPCBへのインタフェースとしてのランチは、（取り扱いと容易に再現する ことが）可能な限り電気的に透過でなければなりません。ランチによって信号が減 衰や変化を受ければ、有効な測定結果は得られません。ランチの性能が一貫してい なければ、TRL校正でもディエンべディングでも影響を除去することはできません。 適正なランチのデザインについては、いくつかの資料などもありますが、より詳し く知りたい場合は、SMAのメーカに聞くのも良いでしょう。1パーツの性能を最適 化する時間しかなければ、図15を参照してください。 図15. 18 ストリップラインVNA測定にとって、PCBランチの最適化は最重要のステップ 広帯域の測定が必要なら、それを実現する最も経済的な方法は、広帯域のLoadをデザ インすることです。Loadがないシステムを考えてみましょう。1番目のLineは10 MHz ∼80 MHzをカバーする必要があり、DK＝3.5の材質中でその長さは106 cmにもなりま す。キットにはあと3本のLineが必要でしょう。全部揃えば場所をとり、校正ではそ のすべてを測定しなければなりません。18×61 cmのパネルに置くには、かなりの 伝送ラインです。さらに悪いことに、LoadなしのTRL校正キットが達成できる最高 の周波数は5 GHzです。今日の多くのデザインにとって十分ではありません。もち ろんこれは、極端な例です。それではもう一つ極端な例として、最大3 GHzまで動 作するLoadのデザインを考えます。1番目の、そして唯一のLineは同じDK＝3.5の材 質中で約18 cmしか必要ありません。キットはとてもコンパクトになり、必要な接 続数が減るため校正も簡単で、このようなキットの最大周波数は27 GHzです。今 日の多くのデザインにとって十分であり、APC 3.5 mmの上限にも近くなります。 Loadのデザインについてはオンラインに解説があります。URLについては、本書の 巻末の「付録」をご覧ください。 つぎにOpen/Shortについて考えます。不連続部の定義は適切ですか？ これは比較的 に簡単なことですが、注意するに越したことはありません。デザインおよびレイア ウトしやすいように、Reflect標準からの反射の位置は注意深く定義する必要があり ます。Reflectの機械的な長さは、Thruの半分でなければなりません。測定の必要な 帯域幅にわたって、Reflectはその極性（反射係数の符号）を維持する必要がありま す。Open/Shortのデザインについてはオンラインに解説があります。URLは「付録」 をご覧ください。 最後にCAD、Gerber、完成品でのチェックです。多くのPCBレイアウト用CADパッ ケージは、TRLストリップラインの一部をうまく処理できません。最も厄介に思え るのがShortです。Shortの長さが足りなくて、SMAインタフェースの位置で短絡す ることがよく起こります。CADソフトウェアは、伝送ラインの端で何インチかあ るShortと長さ0のShortとの見分けがつかないようです。このような理由と、シミュ レーションでOpenはより良好な結果を得られるため、ストリップラインのReflect標 準としてOpenをお勧めします。CADで問題が起こるのは、Shortばかりではありま せん。Gerberと完成品もよくチェックするべきです。忘れてはいけないのは、DUT の測定と校正キットとで同じオープン回路プローブを使うことです。その場合には、 オープン回路プローブは確実に測定結果から引かれて、実際のDUTの測定が可能に なります。図17を参照してください。 オープン回路 図16. HFSS（High Frequency Structure Simulator： 高周波3次元電磁界シミュレータ）は負荷解析のために強力なツールです。 図17. 設計意図と、完成したプロトタイプTRLフィクスチャとの比較 19 TRLフィクスチャの検証 ストリップラインTRL校正を使用した測定と、SOLT校正＋ディエンべディングを 使用した同様の測定とを比較してみましょう。この測定のために今までの例で説明 したようなフィクスチャを使用し、TRL校正とSOLT校正を適用した後に測定を行 いました。測定したのは差動コネクタのため、TRL校正基準面は伝送ラインが互い に十分接近し、差動モードが作られるポイント近くに置きました。これは、DUTと してのコネクタ・ペアから約2.5 cmのところでした。SOLT校正では基準面は同軸 ケーブルの終端に置いて、ディエンべディングによって同位置に動かしました。デ ィエンべッドするには、ディエンべッドするアイテムの散乱パラメータを得なけれ ばなりません。このためにはオープン回路プローブのHFSSシミュレーションを行 って、散乱パラメータを抽出しました。これらにより、比較可能な2種類のデータ が得られます。 1回目の測定は良い結果には思えませんでした（図18）。TRL校正とSOLT＋ディエ ンべディングとのデルタは1 GHzで0.29 dB、7 GHzでは1.17 dBです。何が悪かった のでしょうか？ ディエンべッドしたオープン回路プローブは、HFSSを使って注意 深くモデリングしました。寸法はダブルチェックして確認しました。材料の誘電特 性を測定してみると、DKとDFの値がメーカの表示値とはかなり違っていることが 分かりました。DKは10％、DFは100％以上違います。実際のDK値とDF値を得るた めに、異なる長さの2個のライン（ThruとLine1）をSOLT校正を使用して測りまし た。郡遅延と損失の値を引いて、単位長さ当たりの遅延時間と損失を得ました。こ れらの値を使って、新たなDK/DFパラメータが分かりました。TRL校正を加えて Line1の遅延と損失を測ると、この結果が確認されました。教訓：実際のDK/DF値 はメーカを信用しないで自分で測ること。 TRL SOLT＋ディエンべ ディング SOLT 図18. 20 TRLとSOLT＋ディエンべディングを正しく比較できなかった1回目の測定 補正した材料特性の使用 オープン回路プローブのためのHFSSシミュレーションに新たな材料特性を入力し、 散乱パラメータを抽出してPLTSに入力しました。その結果の曲線は、順方向でも 反射方向でもきわめて良く相関しました。挿入測定では、ディエンべディングの曲 線はTRLで得られた曲線のやや下となっています。材料特性をもっと詳しく調べれ ば、これらの曲線がさらに近づくかもしれません。測定から、DKとDFの値が周波 数に依存することが明らかだったにもかかわらず、これらの1個の値しか使ってい ません。銅のパラメータが標準的に思われます。図19を参照してください。 TRL SOLT＋ディエンべ ディング SOLT 図19. PCB材料の正しい誘電率を入力すると、ディエンベッドしたSOLTとTRLの相関が明らかに ニアエンド・クロストークの特性評価 ニアエンド・クロストーク（NEXT）についてはどうでしょうか？ これは挿入損失 よりも難しい測定です。隣接するピンを選択して、NEXT測定を行いました。これ らの曲線は挿入損失、郡遅延、タイム・ドメインでよくマッチしています。 SOLT 図20. TRL 良い相関を見せるニアエンド・クロストークの解析 21 ファーエンド・クロストークの特性評価 順方向はどこまで延ばせるのでしょうか？ 対角線上にあるピンの対を選択して、 フォワード-エンド・クロストーク（FEXT）を測定しました。その結果、ノイズ・ フロアにいたるまで散乱パラメータの相関が見られました。挿入損失、郡遅延、タ イム・ドメインのすべてで相関しています。 SOLT 図21. TRL 良い相関を見せるファーエンド・クロストークの解析 最後に、反射を比較してみましょう。ピンの対を選択して反射方向を調べました。 良い相関は見られるものの、順方向ほどではありません（図22）。実際のDUTのイ ンピーダンス測定は2∼3 Ωのばらつきを見せ、リターン・ロス曲線は、順方向曲 線が見せたほどの完全に近いオーバラップは示しませんでした。この偏差の原因は 十分に理解していませんが、ディエンベッドしたオープン回路プローブ・モデルの 不正確さが原因かもしれません。TRL校正キット／フィクスチャの欠陥も考えられ ます。または、インピーダンス標準に起因するかもしれません。SOLT校正では、 これは広帯域同軸標準でした。TRL校正の場合は、これは抵抗負荷とラインの特性 インピーダンスでした。いずれにせよ、これら2方法はきわめて優れた相関を示す ことが分かりました。 SOLT 図22. 22 反射方向での不調和 TRL まとめ 順方向では、0 dBからノイズ・フロア（約−50 dB∼−80 dB）にいたるまで、双方 の方法が優れた相関を示しました。反射方向では、順方向ほどの満足はできないに しろ、良い相関が示されました。TRL校正キットのデザインでは、ランチと負荷の デザインに全波ソルバの使用が必要でした。そのために、オープン回路プローブの 散乱パラメータを得ることができて、ディエンべディングが可能になりました。 SOLT＋ディエンべディングのための正しい材料特性を知るために、いくらかの TRL校正キットのパーツを測定する必要がありました（ThruとLine1を測定）。適切 に設計／製作されたTRL校正キットなら、ディエンべディングとTRLのいずれも容 易に行えるでしょう。理想的には、TRLとSOLT＋ディエンべディングは相補し合 う関係にあります。どちらの測定方法も、コンプライアンス・テストやSPICEシミ ュレーションにかかわらず、それらに優れたデータを提供できるでしょう。 ディエンべディングを失敗させたのと同じDKの値を使用して、TRL校正キットを デザインしたことは注目に値します。キットをデザインするのに、DFの値は低い ということ以外は大して知る必要はありませんでした。係数8の代わりに係数5を使 用して得られた余分のマージンは、ライン部分のキットが予定とは異なる誘電体中 でも動作するのに十分でした。TRL標準を測ることによって、私達はそれ以上の努 力をする必要なく、フィクスチャの損失と位相を考慮に入れることができました。 逆に、もしSOLT＋ディエンべディング測定とTRL測定との不一致を見ていなけれ ば、誘電特性の測定は行わずに間違った測定結果が報告されていたでしょう。 SOLT測定をディエンベッドするよりも、TRL測定のほうが簡単に優れた測定結果 を得ることができます。基準面を柔軟に設置できることも大きなメリットの一つで す。 23 付録 アジレント・テクノロジー株式会社 コンポーネントの詳細図、TRLカルキュレータ、HFSSシミュレーションなどにつ いては、以下のWebサイトを参照してください。 www.agilent.co.jp/find/plts-jp 計測お客様窓口 www.sun60.com/TRL2006 www.molex.com/vnatrl.html 参考文献 本社〒192-8510 東京都八王子市高倉町 9-1 受付時間 9:00-19:00（土・日・祭日を除く） FAX、E-mail、Webは24時間受け付けています。 TEL ■■ 0120-421-345 (042-656-7832) FAX ■■ 0120-421-678 (042-656-7840) Email Vogel, Martin, Suresh Subramaniam and Brad Cole. Method for Optimizing a 10Gb/s PCB Signal Launch, DesignCon 2004 この文献では、高周波SMAランチの開発について説明しています。 McMorrow, Scott and Alfred Neves. A Hybrid Measurement and Field Solver Approach for the Design of High-Performance Interconnects, DesignCon 2004 この文献では、高周波SMAランチの開発について説明しています。 [email protected] 電子計測ホームページ www.agilent.co.jp ● 記載事項は変更になる場合があります。 ご発注の際はご確認ください。 Copyright 2006 アジレント・テクノロジー株式会社 Agilent, Application Note 8510-8A, Network Analysis Applying the 8510 TRL Calibration for Non-Coaxial Measurements 標準的アプリケーション・ノート。TRL校正方法を詳述しています。 Agilent電子計測ソフトウェアおよび コネクティビティ Agilent Webリソース 関連資料や製品カタログについては、以下のWebサイトをご覧ください。 物理層テスト・システム www.agilent.co.jp/find/plts-jp Agilentの電子計測ソフトウェアおよびコネクティ ビティ製品、ソリューション、デベロッパ・ネッ トワークは、PC標準に基づくツールによって測 定器とコンピュータとの接続時間を短縮し、本来 の仕事に集中することを可能にします。詳細につ いてはwww.agilent.co.jp/find/jpconnectivityを参照 してください。 RF/マイクロ波テスト・アクセサリ www.agilent.co.jp/find/accessories 電子計測UPDATE www.agilent.co.jp/find/emailupdates-Japan Agilentからの最新情報を記載した電子メールを無料でお送りします。 December 12, 2006 5989-4897JAJP 0000-00DEP