Comments
Description
Transcript
ISE 5.2iでデザイン・コストをさらに削減
ISE 5.2iでデザイン・コストをさらに削減 Mark Goosman / Lee Hansen / Product Marketing Managers, Xilinx, Inc. [email protected], [email protected] 業界をリードするザイリンクスの設計ツールが、低コスト、低リスクの高性能ロジック・ソリューションを提供します。 プロジェクトのコスト削減の問題は、ほとんどの設計者にとって 新しい問題ではありませんが、経済的に厳しい時期にこのプロジェ よび中規模FPGAのデザインを直ちに開始することができます。 このダウンロード可能なデザイン・ソリューションは、ユーザ・ クト・コスト削減のプレッシャは、はるかに重要性を増してきます。 デザインの完成に必要なあらゆるツールを提供することで、設計コ Xcell誌の43号に掲載された『トータルコスト・マネジメントによ ストを削減します。 り、ザイリンクスPLDが成功を収める』(www.xilinx.co.jp/ publications/products/cool2/xc_tcm43.htm)の中でEric Thackerは、急速に ダイナミックな変化 を遂げる市場でプロ グラマブル・ロジッ ク・デバイス(PLD) がいかに重要なメリ ISE WebPACKの内容 ●ModelSimザイリンクス・エディション(MXE-II)スタータ・ バージョン ModelSim® XEは、プログラマブル・ロジック・デザイン向 けに最適化された完全なHDLシミュレーション環境で、ユー ザ・デザインのソース・コードならびに機能モデルとタイミ ング・モデルを短時間での検証を可能にします。 ットを提供するかを 説明しています。 ザイリンクスは ISE開発システムや 開発オプションによ り、PLDの利点をサ ●HDL Bencher ISE WebPACKツールセットの中で、HDL BencherTMテス トベンチ・ジェネレータは現在のHDLデザイン・ファイルを 自動的に取り込み、編集可能なスティミュラス波形をデフォ ルトで生成します。 ポートするだけでなく、さらなるコスト削減を可能にします。ザイ リンクスのデザイン・ソフトウェアの最新リリースISE 5.2iは、ロ ジック設計フローを短縮化し、結果として作成されたデザインを最 適化し、インプリメンテーションと検証のサイクルを短縮するため に生産性向上を図る種々の技術を提供するとともに、インタラクテ ィブな設計支援を提供します。同時に、ISE 5.2iはさらに高速なデ ザイン性能を実現可能にし、最終的な結果として、プロジェクト全 体においてコスト削減を可能にします。 ●StateCAD StateCAD® FSMウィザードは、ステート・マシンの設計プ ロセスを自動化します。ユーザは、複雑なステート・マシン を厳しい製品要件に直ちに適合するように規定することがで きます。その結果、ステート・マシンを、ユーザの設計フ ローに挿入可能なHDLフォーマットに自動変換できるように なります。 FPGAとCPLDの設計サイクルが短縮化され、いち早いTime-toMarketが可能になるという利点は、必要なエンジニアリング・リ ソースが少なくて済むことを意味します。これにより、経済状況が 厳しく、新たに技術者を雇用できない時期に、現在のスタッフを最 大限に活用することができます。ザイリンクスの高速、高効率で生 産性の高いISEソフトウェア・ツールを利用すれば、作業時間が短 縮され、技術者1人1人の生産性が向上します。 無償のISE WebPACK ISE WebPACKTMデザイン・スィートは、Webサイトからダウ ンロード可能な理想的なデスクトップ・ソリューションです。 ABELやHDL合成からデバイスのフィッティング、JTAGプログラ ミングまで、モジュールを使用した完全な開発環境を提供します。 ●ChipViewer ChipViewerはあらゆるザイリンクスCPLDデバイスについ てピン配置を割り当て、インプリメントされたロジックを表 示するグラフィカル・ユーティリティで、フィッティングの 前後に使用します。これにより、設計プロセスの後半で生じ たデザイン変更に伴うリスクがなくなります。 ●XPower Xpowerはグラフィカルな消費電力解析ツールで、デバイス の総消費電力、ネット当たりの消費電力をはじめ、フィッ ティング後、配線後、部分的に配線済みまたは未配線のデザ インを容易に分析することができます。 ISE WebPACKツールは、賞を受賞したISE FoundationTM設計 ツールのサブセットで、ユーザはこのISEツールに無料で瞬時にア デザイン・パフォーマンスとデバイス使用率の最適化 クセスすることができます。ザイリンクスは、エラーのないダウン ザイリンクスのISE設計ツールは、デザイン・パフォーマンスと ロードと1ファイルのみのインストールで常に最新のデザイン・ソ デバイス使用率の両面において業界標準を引き上げました。ISEは リューションを提供することにより、生産性を即座に向上できるソ 特許取得済のインプリメンテーション・アルゴリズムにより、最大 リューションを開発しました。ISE WebPACK開発ツールはザイ 限の高速性能を実現可能にし、競合ソリューションに比べて、 リンクスのWebサイト(www.xilinx.co.jp/ise/webpack5)からダ 15％以上優れたデザイン・パフォーマンスを達成できます。 ウンロード可能で、これを使用して最先端のザイリンクスCPLDお この性能上の優位性は、ソフトウェアの高速性能を利用して、よ 11-1 り低コストのデバイスをターゲットにできることを意味します。こ のため、設計フローに要する時間を短縮しつつ、タイミング目標に いち早く到達することができます。 設計フローを簡素化する先進テクノロジ ISEは、デザインの多くの時間を要する部分とデバッグのロジッ ク・フローを加速化するための先進のソフトウェア・テクノロジを たとえば、ベンチマーク・データによると、ISEを使用して作成 したVirtex-II ProTMデザインは、競合他社のツールを使用した場合 搭載しています。 このうちインクリメンタル・デザイン機能は、ISEに含まれるデ より20∼30％高い性能を達成可能です。多くの場合ユーザは、 ザインのリ・コンパイル時間を短縮するテクノロジです。インクリ ターゲット・デバイスとしてスピード・グレードの遅いデバイスを メンタル・デザイン機能は、デザインの変更不要な部分のパフォー 使用しても、目標とするデザイン・パフォーマンスを達成すること マンスを固定することにより、デザイン上で変更の必要な部分にの ができます。 み再合成と再配置・配線を実行することができます。この結果、デ またISEは、より多くのロジックをVirtexTM-IIデバイスに集積可 能にし、デザインを可能な限り最小デバイスに組み込み可能にする ことで、プロジェクトのコストも低減します。先進のFPGAを構成 バッグ変更が頻繁に発生する重要な検証サイクルを短時間で実行で きます。 ザイリンクスChipScopeTM Pro統合ロジック・アナライザも、 するのは、もはやルックアップ・テーブルやフリップフロップだけ 検証サイクルの生産性を向上させます。容易に配置可能な小型のソ ではありません。今日のロジック・ファブリックには、 「機能豊富 フトウェア・デバッグ・コアにより、このChipScope Proツール な」という表現が最も適しています。このような動向から、合成 では、FPGA内の信号をリアルタイムでモニタすることができます。 ツールとインプリメンテーション・ツールの両方に高度なアルゴリ このツールには、先進のVirtex-II Pro FPGAに搭載のIBM ズムが要求される結果、新しいハードウェア機能を利用することで PowerPCTM 405用のペリフェラル・バスが含まれています。デ 最高のパフォーマンスとロジック使用率が提供されます。 ザインの信号は、キャプチャ後FPGAのJTAGプログラミング・ ® ザイリンクスのISE開発ツールは、関連のない機能を分離し、そ ポートを介してデバイス外に送られます。このため、従来のASIC れらをファブリック上の別々のクラスタ（スライスと呼ぶ）に割り や競合するFPGAデバッグ手法とは対照的に、FPGAにおける専用 当てます。これにより、配置のコンストレイントが競合するのを防 スペースと必要なI/Oピン数を最小限に抑えることができます。 止し、最高の性能を保証します。デバイスがすべて使用されると、 その上、信号のモニタ・ポイントは、デザインをリ・コンパイル 強力なアルゴリズムによって関連のないロジックが共通クラスタに せずにISEのFPGAエディタで変更できるため、デバッグ時間がさ 挿入されます。このような段階的プロセスにより、デザイン・パ らに短縮されます。ChipScope Proアナライザは、デバイスを フォーマンスへの影響を最小限に抑えながら、デバイスが最大限に ボードに実装後も、また市場導入後すなわちフィールドでも、検証 活用されることになります。 時間を大幅に短縮します。 競合するFPGAソリューションの開発ツールの場合、ロジックを 組み込むには特別なオプションが必要です。このオプションをオン 結 論 にすると、4入力使用の無関係なLUTとフリップフロップをどのよ ロジック設計の場合、プロジェクトの真のコストには、単にデバ うなロジック素子にも一緒に組み込むことができなくなるため、ロ イスのコストだけでなく、はるかに多くのものが含まれます。開発 ジックの集積が制限され、デザイン・パフォーマンスが低下します。 コスト、プロジェクト・スケジュール、開発ツールの入手、設計者 ISEを使用したVirtex-IIのロジック使用率は、最も拮抗する競合製 の作業効率、デバイスの性能目標の達成能力、検証コストなどの要 品と比べて15％高いことが明らかになっています。 素がプロジェクトのコスト全体に大きく影響する場合があります。 Virtex-IIのファブリックでは、LUTとフリップフロップを制約な ザイリンクスは無償のISE WebPACK開発ツール、その他のISE しに別々に使用できます。Stratixデバイスの場合、あらゆる状況 コンフィギュレーション、完全な設計環境、ISEの強力なインプリ でLUTをフリップフロップと一緒に使用できるわけではありませ メンテーション・ツール、堅牢な検証テクノロジなどにより、プロ ん。これはLUTの入力ピンの1本が、フリップフロップに直接つな ジェクト・コストを予算内にあるいは予算以下に削減可能にしま がるパスと共有されているためです。また、デフォルトでは、フ す。様々なロジック・デザイン・ソリューションを評価する際は、 リップフロップが何らかのロジックによって駆動されないと、その デバイス・コストに加えて、設計ツールや設計者のリソースに関わ ロジック素子内のLUTをデザインの他の部分で使用することがで る総コストを検討する必要があります。 きません。この対処法として、Quartus IIツールがLUTをフリップ フロップといっしょに組み込み可能にする、 レジスタ組み込みオプション（デフォルトで オフ）を用意しています。しかしそれでも、 接続面の制約から、4入力を使用するLUTを 組み込むことはできません。図1に、Virtex-II 図1 Virtex-IIおよびStratixデバイスのLUTからフリップフロップへの接続 Virtex-II (2本の真の独立パス) LUT LUT とStratix両デバイスにおけるLUTからフ リップフロップへの接続を示します。 Stratix (LUT上の共有ピン) FF 0 1 LUT4 FF 0 1 11-2