FPLDのWA規制緩和提案 - 安全保障貿易情報センター

資料４−１
経済産業省 貿易経済協力局
安全保障貿易管理課 御中
貿易管理部
平成１９年１２月２５日
（財）安全保障貿易情報センター
エレクトロニクス専門委員会
半導体・集積回路分科会
カスタム集積回路、ＦＰＬＤのＷＡ規制緩和提案（要望）
平素は格別のご高配を賜り、厚く御礼申し上げます。
さて、題記の件、最近では中国、台湾のＬＳＩメーカーのＬＳＩ設計・製造に係る技
術進歩が極めて著しく、規制値を大幅に超えるカスタム集積回路やフィールドプログラ
マブルロジックデバイス（ＦＰＬＤ）を含む集積回路が容易に製造かつ供給されるに至
り、現行のワッセナーアレンジメント（以下、ＷＡ）規制内容では該当品としての管理
に意味を持たない状況になっています。
ついては、本年度（平成１９年度）のＣＩＳＴＥＣ分科会活動において検討した結果、
以下のようにＷＡ規制緩和をご提案申し上げます。
来年度のＷＡ会合へ向けてご検討の程よろしくお願い致します。
なお、カスタム集積回路に係る緩和提案は、２００３年度ＥＧ会合にて審議に至るも
廃案となった経緯があります。しかしながら、その後の当該集積回路に関わるプロセス
技術の伸展と海外ファンダリーの設計・製造能力の伸張という環境変化も顕著なことか
ら、あらためて提案するにいたった次第です。
(補足説明)
本項の「カスタム集積回路」とは、省令第６条一号リの項で規定される集積回路で、製
造者が特定の顧客からの仕様に基づき製造した集積回路のうち、製造者が該非判定に必
要な情報が顧客から与えられない理由のため、当該集積回路の機能または搭載装置の規
制条件で判定できない集積回路です。
3.A.1.a.10.
Custom integrated circuits for which the function is unknown, or the control
status of the equipment in which the integrated circuits will be used is unknown
to the manufacturer, having any of the following:
a. More than 1,000 terminals;
b. A typical "basic gate propagation delay time" of less than 0.1 ns; or
c. An operating frequency exceeding 3 GHz;
−1−
１．規制緩和提案内容：
１−１．省令第６条一号リ
（１）規制緩和内容
規制項目
カスタム集積回路：
現行の規制内容
基本ゲート伝搬遅延時間
０．１ns未満
端子数
１０００超
緩和提案内容
（１案）０．０１ns未満
（２案）０．０２ns未満
１５００超
（２）用途が未判明なカスタム集積回路を適用除外とするための条文追加
本項にて規定する「カスタム集積回路」、すなわち詳細仕様が未判明であるＵｎ
ｋｎｏｗｎ集積回路に対し、より安全保障を確実とすべく、用途確認を義務づける
ことで用途の未判明なものを適用除外とする条文の追加を提案いたします。
Wassennaar Arrangement
3.A.1.a.10.文案
3.A.1.a.10. Custom integrated circuits for which the function is unknown, or the control
status of the equipment in which the integrated circuits will be used is
unknown to the manufacturer, except the custom integrated circuits which
the application is unknown, having any of the following:
a. More than 1,500 terminals;
b. A typical "basic gate propagation delay time" of less than 0.01 ns; or
c. An operating frequency exceeding 3 GHz;
１−２．省令第６条一号ト フィールドプログラマブルロジックデバイス（ＦＰＬＤ）
：
規制項目
現行の規制内容
緩和提案内容
基本ゲート伝搬遅延時間
０．１ns未満
（１案）０．０１ns未満
（２案）０．０２ns未満
Wassennaar Arrangement
3.A.1.a.7.文案
3. A. 1.a.7. Field programmable logic devices having any of the following:
a. An equivalent usable gate count of more than 30,000 (2 input gates);
b. A typical "basic gate propagation delay time" of less than 0.01 ns; or
c. A toggle frequency exceeding 133 MHz;
−2−
２．提案理由：
２．１ 基本ゲート伝搬遅延時間の規制緩和提案理由について
中国、台湾のＬＳＩメーカー（中国のＳＭＩＣ、台湾のＴＳＭＣ、ＵＭＣ）では、既
に０．０９μｍ（９０ｎｍ）乃至０．０６５μｍ（６５ｎｍ）デザインルールの量産体
制を確立し、カスタムＩＣを含む集積回路を全世界の市場に供給しています。さらに、
台湾のＩＣメーカーが公表するデザインルールのロードマップでは、２００８年に０．
０４５μｍ（４５ｎｍ）デザインルールの量産体制を整備し、供給開始を公表していま
す（別紙 表１参照）。
ＷＡ非加盟国のＬＳＩメーカーにおいても最先端技術のＬＳＩを設計、製造し全世界
の市場に供給している状況であり、Foreign Availabilityは極めて高いものといえます。
また、カスタム集積回路のデザインルール別生産見込みでは、２００６年に０．１３
μｍのプロセスにシフトし、今では、生産の主流を占めている状況です。
より微細な０．１１μｍ以下のプロセスでは、２００６年以後も着実に増加傾向にあ
り、２００８年はさらに比率が高まる見込みとなっています。（別紙 表２参照。）。
以上から、２００７年時点での最先端技術レベルの３世代前に相当するプロセス技術、
０．１３μｍデザインルール未満に対応した基本ゲート伝搬遅延時間０．０１ｎｓ未満
を第１案として緩和提案いたします。
なお、第１案に全員の賛成が得られない場合を想定し、第２案として、同４世代前に
相当するプロセス技術、０．１５μｍデザインルール未満に対応した基本ゲート伝搬遅
延時間０．０２ｎｓ未満への規制緩和を提案いたします。
上記の基本ゲート伝搬遅延時間の規制緩和に対し、安全保障上の歯止め策を併せて提
案いたします。
「カスタム集積回路」の軍事用途への使用の懸念に対し、あらたに、用途が未判明な
ものを適用除外とする条文を追加いたします。これにより、今以上に機微な用途の排除
が徹底できます。
カスタム集積回路と同じ基本ゲート伝搬遅延時間の規制項目を持つフィールドプロ
グラマブルロジックデバイス（ＦＰＬＤ）においても、同様な規制緩和を提案いたしま
す。
２．２ カスタム集積回路の端子数の規制緩和提案理由について
微細化プロセスが進展するに伴い、高集積化のチップ開発が容易になったことで入出
力端子の増大に加え、電源端子やグランド端子が多く必要となり、より一層の端子数増
加の状況にあります。
特に、ＢＧＡ（Ball Grid Array）パッケージは、ボール形状の端子をパッケージ裏
面全体に配置が可能なことから、多ピンパッケージとして普及しています。
集積回路技術の業界動向を総括している「ＩＴＲＳ２００６」報告書では、２００６
年時点のコストパフォーマンスパッケージ（普及品）でも既に２０００端子数の規模に
−3−
達しています。（別紙 表３参照）
そこで、当報告書の２００７年時点におけるコストパフォーマンスパッケージの最大
端子数の７０％相当となる１５００超の規制緩和を提案いたします。
ITRS: The International Roadmap Semiconductor
国際半導体技術ロードマップ
※欧州ESIA、日本JEITA、韓国 KSIA、米国 SIA、台湾 TSIAの各団体が、半
導体技術の現状と将来動向を詳細に分析し、国際半導体技術ロードマッ
プとしてまとめた報告書。
以
−4−
上
別紙
表１
中国・台湾の代表的LSIファンダリーのデザインルールロードマップ
地域
LSIファンダリー
2007年12月現在
2008年
中国
ＳＭＩＣ
∼ ９０ｎｍ
量産中
ＴＳＭＣ
∼ ６５ｎｍ
量産中
ＵＭＣ
∼ ６５ｎｍ
量産中
４５ｎｍ
量産予定
台湾
出典
表２
各社ホームページの公開情報
カスタム集積回路の生産額及び輸出額の推計
デザインルール(DR)
(２００５年∼２００８年)
DRに相当する
ｔＰＤ値
（ns）
2005年
生産
比率
2006年
輸出
比率
生産
比率
2007年
輸出
比率
生産
比率
2008年
輸出
比率
生産
比率
0.35μmﾃﾞｻﾞｲﾝﾙｰﾙ以上
0.11ns以上
5%
-
-
-
0.25μmﾃﾞｻﾞｲﾝﾙｰﾙ
0.04ns
15%
10%
10%
5%
0.18μmﾃﾞｻﾞｲﾝﾙｰﾙ
0.03ns
0.15μmﾃﾞｻﾞｲﾝﾙｰﾙ
0.02ns
35%
30%
30%
0.13μmﾃﾞｻﾞｲﾝﾙｰﾙ
0.01ns
25%
35%
0.01ns未満
20%
20%
35%
60-70%
60-70%
35%
60-70%
35%
0.11μmﾃﾞｻﾞｲﾝﾙｰﾙ
0.09μmﾃﾞｻﾞｲﾝﾙｰﾙ
25%
0.065μmﾃﾞｻﾞｲﾝﾙｰﾙ
注１．tPD値は、CISTECｼﾞｬｰﾅﾙ(2000年５月号)より引用。0.13μｍﾙｰﾙ以下のtPD値は、新規設定値。
注２．輸出比率は、主力品種（ﾃﾞｻﾞｲﾝﾙｰﾙ）のうち、平均的に６０∼７０％を占めると推定。
−5−
30%
輸出
比率
60-70%
表３
端子数の推移
パッケージ区分
出典
2005年
2006年
2007年
2008年
コストパフォーマンス パッケージ
（cost-performance package）
550-900
550-1936
600-2140
600-2400
ハイパフォーマンス パッケージ
（high-performance package）
3400
3800
4000
4400
「ＩＴＲＳ２００６」報告書の「Assembly and Packaging: Ball Grid Array Package」より抜粋
ITRS: The International Roadmap Semiconductor
国際半導体技術ロードマップ
ＢＧＡ（Ball Grid Array）パッケージの外観写真
(© 2004. Renesas Technology Corp., All rights reserved)
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