ギガビット トランシーバー アプリケーションにおけるデジタル

ア プ リ ケーシ ョ ン ノ ー ト : Virtex-6 お よび 7 シ リ ーズ FPGA
ギガ ビ ッ ト ト ラ ン シーバー ア プ リ ケーシ ョ ンに
おけるデジ タ ル VCXO の置き換え
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は じ めに
著者 : David Taylor、 Matt Klein、 Vincent Vendramini
こ の ア プ リ ケ ー シ ョ ン ノ ー ト で は、 FPGA の 外部 に 配置す る 電圧制御 ク リ ス タ ル オ シ レ ー タ ー
(VCXO) 回路の代わ り と し て、 各シ リ アル ギガ ビ ッ ト ト ラ ン シーバー (GTX) 内の機能を使用 し て設計
し たシ ス テ ム を紹介 し ます。
いずれの場合 も 共通す る 設計要件は、 入力 ソ ース に対 し て GTX 出力の周波数 と 位相を ロ ッ ク す る こ と
です (ループ、 回復、 ス レーブ タ イ ミ ン グ と し て知 ら れ る )。 一般的に FPGA ロ ジ ッ ク をベース と す る
ク ロ ッ ク は ノ イ ズが大 き いため、 高品質の基準 ク ロ ッ ク を GTX に提供す る には、 ク ロ ッ ク ク リ ーニ ン
グ デバ イ ス (VCXO や PLL コ ン ポーネ ン ト ) を FPGA の外部に配置す る 必要があ り ます。 こ れ ら の外
部 コ ン ポーネ ン ト は非常に効果があ り ますが、 それぞれに ク ロ ッ ク チ ャ ネルが生成 さ れ る ため、 消費電
力 と コ ス ト が さ ら にかか り ます。 チ ャ ネルを多用す る シ ス テ ムや コ ス ト 重視シ ス テ ム では、 こ の コ ス ト
が非常に大 き な影響を与え ます。 ま た、 外部 ク ロ ッ ク ソ ー ス を多数追加 し た場合には、 ボー ド レベル
での ク ロ ス ト ー ク や干渉の問題が大 き く な り ます。
こ のアプ リ ケーシ ョ ンで説明す る シ ス テ ムは、 こ れ ら の外部 ク ロ ッ ク コ ン ポーネ ン ト に代わ る 効果的な
方法 と し て、高性能 FPGA ロ ジ ッ ク をベース と す る デジ タ ル PLL (DPLL) と ザ イ リ ン ク ス の GTX 機能
を使用 し ます。 各 GTX には、 高速アナ ロ グ PLL 出力回路に位相 イ ン タ ーポ レー タ ー (PI) 回路があ り 、
GTX チ ャ ネルご と に GTX を駆動す る 送信 ク ロ ッ ク の位相や周波数を調節 し ます。 完全なデジ タ ル イ
ン タ ーフ ェ イ ス を使用す る こ と に よ っ て、 位相 イ ン タ ーポ レー タ ーは、 高い分解能でプ ロ グ ラ ム可能な
DPLL で管理 さ れ る FPGA ロ ジ ッ ク リ ソ ース を用いて位相や周波数を制御で き ます。 FPGA ロ ジ ッ ク
DPLL と 組み合わせて こ と に よ っ て、 位相 イ ン タ ーポ レ ー タ ーは入力基準パル ス や ク ロ ッ ク に GTX
デー タ 出力を直接 ロ ッ ク す る よ う に位相や周波数を調整で き 、 さ ら にビル ト イ ンの ク ロ ッ ク ク リ ーニ ン
グ フ ィ ル タ ー機能を備え る こ と がで き ます。従来の ソ リ ュ ーシ ョ ン と は異な り 、 ク ロ ッ キ ン グ コ ン ポー
ネ ン ト が GTX 内に含まれ る ため、 高品質のシ ス テ ムが実現 し ます。
リ フ ァ レ ン ス デザ イ ン では、 各 ト ラ ン シーバー チ ャ ネルに イ ン ス タ ン シエー ト で き る 、 完全に統合 さ
れた DPLL と GTX 位相 イ ン タ ーポ レー タ ー シ ス テ ム を提供 し てい ます。 GTX は、 入力基準信号に位
相/周波数 ロ ッ ク し ます。 DPLL は ラ ン タ イ ム時にパ ラ メ ー タ ー (ゲ イ ン、 カ ッ ト オ フ周波数、 ク ロ ッ ク
分周値な ど ) 設定可能な同期 GTX デー タ 出力を生成で き る ため、 ユーザーはエン ド アプ リ ケーシ ョ ン
に応 じ た動作を セ ッ ト ア ッ プで き ます。 こ れに よ り 、 基準入力信号や DPLL ク リ ーニ ン グ帯域幅に柔軟
に対応で き る よ う にな り ます。
リ フ ァ レ ン ス デザ イ ン の回路では、 各 GTX チ ャ ネル を基準オ シ レ ー タ ーに対 し て最大 ±160ppm で
ロ ッ ク で き 、 ジ ッ タ ー ク リ ーニ ン グ帯域幅は 0.1Hz ～ 1KHz の範囲で設定で き ま す。 Virtex-6 FPGA
内の GTX ト ラ ン シーバー ブ ロ ッ ク は、最大 3.125Gb/s デー タ レー ト で動作 し ます ( ク ロ ッ ク ロ ッ キ ン
グ モー ド の場合)。 7 シ リ ーズ FPGA の場合、 GTX ト ラ ン シーバーは最大 12.5Gb/s で動作可能です。
こ の回路の代表的な アプ リ ケーシ ョ ンには、ビデオ SD/HD/3G SDI、Sync E、IEEE1588、SDH、SONET、
お よ び OTN があ り ます。
シ ス テム
ア プ リ ケーシ ョ ン
多 く の さ ま ざ ま な アプ リ ケーシ ョ ンで、各 ト ラ ン シーバーの送信側に外部 VCXO/PLL ( ク ロ ッ ク ク リ ー
ニ ン グ コ ン ポーネ ン ト ) が必要です。
アプ リ ケーシ ョ ン例は次の と お り です。
•
OTN マ ッ ク ス ポ ン ダー ト ラ ン ク の出力ス レービ ン グ
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1
シ ス テム ア プ リ ケーシ ョ ン
•
放送用装置 (SD、 HD、 お よ び 3G SDI ビデオ出力を使用す る ス イ ッ チ ャ ーやルー タ ーな ど )
•
同期 イ ーサネ ッ ト
•
回復 メ デ ィ ア ク ロ ッ ク の生成 (IEEE 1588 に準拠)
こ の タ ス ク に外部 コ ン ポーネ ン ト を使用す る 場合は、 次の理由で コ ス ト が高 く な り ます。
•
BOM コ ス ト が非常に高い - VCXO/PLL ( ク ロ ッ ク ク リ ーナー) を追加する ご と に $10 ～ $20 必要
にな る
•
消費電力が非常に高い - VCXO/PLL ( ク ロ ッ ク ク リ ーナー ) を追加す る ご と に 300mW ～ 500mW
必要にな る
•
ボー ド スペースや PCB の複雑化 - さ ら にボー ド エ リ アが必要にな り 、 ノ イ ズ を軽減す る デザ イ ン
レ イ ア ウ ト が用件 と な る
図 1 では、 入力が複数あ る デー タ 伝搬 リ ン ク の う ちの一つを通っ て受信 さ れ る 一般的な使用例を示 し ま
す。 1 つの出力 リ ン ク に対 し て入力 リ ン ク が 1 つあ る 場合や、 デー タ が ス ト ラ イ プ さ れた入力グループ
がデマルチプ レ ク サーを介 し て複数の出力 リ ン ク を形成す る 場合があ り ます。 各入力 リ ン ク は 1 つの基
準 ク ロ ッ ク を共有で き ますが、 ク リ ーン な基準 ク ロ ッ ク を ト ラ ン シーバーへ提供 し て出力デー タ を シ リ
ア ラ イ ズ し 、 期待どお り の低ジ ッ タ ー出力信号を生成する には、 各出力 リ ン ク に個別の VCXO/PLL ( ク
ロ ッ ク ク リ ーナー ) が必要です。
X-Ref Target - Figure 1
VCXO/PLL or
Clock Cleaner
CTRL or CLK
Control/CLK
Clean Clock
New CLK
Inputs
Demultiplexer, Switcher, Router, Channelizer
Data
SerDes
Output #1
SerDes
Output #2
SerDes
Output #3
SerDes
Output #4
SerDes
Output #5
~$15 per VCXO
SerDes
Output #N
Inputs can share one XTAL, but each unique output needs a VCXO
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図 1 : 複数の VCXO を使用する一般的なデザイ ン (各出力に 1 つ)
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シ ス テム ア プ リ ケーシ ョ ン
GTX ト ラ ン シーバーを使用す る 場合は、 外部に VCXO/PLL ( ク ロ ッ ク ク リ ーナー ) を配置す る 必要が
あ り ません。 リ フ ァ レ ン ス デザ イ ンで採用 し てい る 基本構造は次の と お り です。
•
Virtex-6 FPGA や 7 シ リ ーズ FPGA の GTX ト ラ ン シーバーには、送信シ リ アル/デシ リ ア ラ イ ザー
ビ ッ ト ク ロ ッ ク 用に送信 ク ロ ッ ク 位相 イ ン タ ーポ レー タ ー (TX PI) があ り ます。
•
各送信シ リ アル/デシ リ ア ラ イ ザーの位相 イ ン タ ーポ レー タ ーは、 位相を個別かつ動的に、 そ し て継
続的に変更で き 、 さ ら に周波数 も 変更で き ます。
こ の イ ンプ リ メ ン テーシ ョ ンでは、 次の メ リ ッ ト があ り ます。
•
BOM コ ス ト を大幅に削減で き る ( 各 VCXO/PLL 当た り 約 $15 ～ $20)
•
消費電力を大幅に削減で き る (各 VCXO/PLL 当た り 約 300mW ～ 500mW）
•
ボー ド スペース削減 と PCB の複雑化を軽減
•
1 つの GTX ク ワ ッ ド 内で異な る 4 つの送信レー ト が可能
図 2 に、 こ の新 し い方法のブ ロ ッ ク 図の例を示 し ま す。 GTX ク ワ ッ ド の位相シ フ ト 機能を使用 し て、
VCXO/PLL ( ク ロ ッ ク ク リ ーナー ) 機能が FPGA 内に構築 さ れてい ます。
X-Ref Target - Figure 2
Digital PLL
Control
New CLK
Inputs
Demulitplexer, Switcher, Router, Channelizer
DATA
Fixed
REFCLK(s)
SerDes
Output #1
SerDes
Output #2
SerDes
Output #3
SerDes
Output #4
SerDes
Output #5
SerDes
Output #N
DPLL
DPLL
DPLL
DPLL
DPLL
Output VCXOs Removed
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図 2 : 位相シ フ ト ソ リ ュ ーシ ョ ンのブ ロ ッ ク 図
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シ ス テム ア プ リ ケーシ ョ ン
ソ リ ュ ーシ ョ ン例
こ のセ ク シ ョ ン では、 放送局向け ス イ ッ チ ャ ー / ルー タ ー ア プ リ ケーシ ョ ンお よ び従属マルチプ レ ク
サーを使用す る OTN ト ラ ン ク アプ リ ケーシ ョ ンの ソ リ ュ ーシ ョ ンについて説明 し ます。 通常、 各出力
の送信シ リ アル/デシ リ ア ラ イ ザー チ ャ ネルには外部 VCXO/PLL ( ク ロ ッ ク ク リ ーナー ) が必要です。
出 力 ベ ー ス レ ー ト が 同 じ で あ っ て も 、 各 チ ャ ネ ル で PPM (Parts Per Million) が 異 な る た め ( 例 ：
1.485Gb/s + 50ppm、 1.485Gb/s – 20ppm)、 回路を さ ら に追加す る 必要があ り 、 非常に コ ス ト がかか り
ます。
例 1 : 放送局向けのス イ ッ チ ャ ーまたはルー タ ー
こ の例 ( 図 3) では、 放送局向け ス イ ッ チ ャ ー / ルー タ ーが、 異な る カ メ ラ や関連性の な い ソ ー ス か ら
SD/HD/3G ス ト リ ーム を受信 し ます。 画像は FPGA 内で処理 さ れ ますが、 FPGA の出力は入力チ ャ ネ
ルに対 し て 正確に ロ ッ ク さ れ な け れば な り ま せん。 た と え ば、 HD-SDI と 3G-SDI 入力が公称値の
1.485Gb/s と 2.97Gb/s で動作す る 場合、 こ れ ら は互いに ロ ッ ク し ない可能性があ り ます。 こ の入力は、
公称周波数か ら 変動 (最大 150ppm) する 元の ソ ース に ロ ッ ク する 可能性があ り ます。 通常、 FPGA の各
出力が こ れ ら の PPM の影響を受け る 入力に ロ ッ ク す る よ う な場合、 PPM の影響を受け る 出力に外部
VCXO/PLL ( ク ロ ッ ク ク リ ーナー ) を追加する 必要があ り ます。 複雑で コ ス ト のかか る 外部 コ ン ポーネ
ン ト を追加す る 代わ り に FPGA の TX PI を使用す る こ と で、 送信シ リ アル/デシ リ ア ラ イ ザー デザ イ ン
の中に同等機能を構築で き ます。
X-Ref Target - Figure 3
SD/HD/3G #1
RX SerDes
Logic Resources
TX SerDes
SD/HD/3G #1
FIFO
RX SerDes
Digital PLL
Rate Generator
SD/HD/3G #2
RX SerDes
Phase Det.
LPF, FRQCTRL
RX SerDes
SD/HD/3G #4
RX SerDes
Routing and Switching Function
Digital PLL
SD/HD/3G #3
Phase Det.
LPF, FRQCTRL
Digital PLL
Phase Det.
LPF, FRQCTRL
TX PI +
SerDes
TX PI CTRL
TX PI +
SerDes
TX PI CTRL
SD/HD/3G #4
FIFO
Digital PLL
Rate Generator
TX PI CTRL
SD/HD/3G #3
FIFO
Rate Generator
TX PI +
SerDes
SD/HD/3G #2
FIFO
Rate Generator
REFCLK
(1-2 Fixed XOs)
Phase Det.
LPF, FRQCTRL
TX PI +
SerDes
TX PI CTRL
SD/HD/3G #N
RX SerDes
SD/HD/3G #N
FIFO
Digital PLL
Rate Generator
Phase Det.
LPF, FRQCTRL
TX PI +
SerDes
TX PI CTRL
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図 3 : 出力に外部 VCXO/PLL ( ク ロ ッ ク ク リ ーナー ) を使用 し ない放送局向けス イ ッ チ ャ ー /ルー タ ー
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シ ス テム ア プ リ ケーシ ョ ン
例 2 : OTN マ ッ ク スポン ダー
こ の例 (図 4) では、 OTN ト ラ ン ク 内に複数のデー タ ス ト リ ームがあ り ます。 ト ラ ン ク 内の各ス ト リ ー
ムには独自レー ト があ り ます。 多 く の場合、 こ の ト ラ ン ク か ら 受信す る FPGA やその他のデバ イ ス は、
デマルチプ レ ク サーを通 し て、 それ ら の コ ン ポーネ ン ト ス ト リ ームへ分配 し ます。 各 ソ ース ス ト リ ー
ムには (ほぼ同 じ レー ト の場合で も )、 オシ レー タ ー、 つま り ト ラ ン ク 内の ス ト リ ームに最初に ク ロ ッ ク
を供給する ク ロ ッ ク シ ス テ ムがあ り ます。 回復 さ れた ス ト リ ームの タ イ ミ ン グは、 各ス ト リ ーム ご と に
保持 さ れ る 必要があ り ます。 た と えば、 それぞれ公称値 1.25Gb/s の同期 イ ーサネ ッ ト ス ト リ ームが複
数あ る 場合 ( こ れ ら は同 じ ソ ース ではない)、 各ス ト リ ーム (同 じ タ イ プであ っ て も ) は数 PPM に よ っ て
変わ る 可能性があ り ます。 回復出力は、 それぞれの元の ソ ース に正確に ロ ッ ク し ていなければな り ませ
ん。 つま り 、 FPGA 外部の各出力チ ャ ネルに位相検出器、 ロ ーパ ス フ ィ ル タ ー、 VCXO、 お よ び PLL
が必要です。 送信シ リ アル/デシ リ ア ラ イ ザー内にあ る ザ イ リ ン ク ス FPGA の TX PI は、 固定 さ れた公
称値のオシ レー タ ー レー ト を REFCLK と し て参照 し 、低ジ ッ タ ーで効果的に送信シ リ アル/デシ リ ア ラ
イ ザー内でそれぞれの回復レー ト に ス レービ ン グで き る ため、 外部 VCXO/PLL ( ク ロ ッ ク ク リ ーナー
) を使用す る 必要があ り ません。
X-Ref Target - Figure 4
RX SerDes
Logic Resources
TX SerDes
FIFO
Digital PLL
Rate Generator
Phase Det.
LPF, FRQCTRL
FIFO
Digital PLL
RX SerDes
RX SerDes
Demultiplexer
Rate Generator
10G/40G/100G
Trunk with
Multiple Links
and Streams
Phase Det.
LPF, FRQCTRL
FIFO
Digital PLL
Rate Generator
Phase Det.
LPF, FRQCTRL
FIFO
Digital PLL
Rate Generator
Phase Det.
LPF, FRQCTRL
FIFO
Digital PLL
Rate Generator
Phase Det.
LPF, FRQCTRL
TX PI +
SerDes
REFCLK
(Fixed XOs)
Stream 1
TX PI CTRL
TX PI +
SerDes
Stream 2
TX PI CTRL
TX PI +
SerDes
Stream 3
TX PI CTRL
TX PI +
SerDes
Stream 4
TX PI CTRL
TX PI +
SerDes
Stream N
TX PI CTRL
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図 4 : 従属デマルチ プ レ クサーへ接続する OTN ト ラ ン ク と 外部 VCXO/PLL ( ク ロ ッ ク ク リ ーナー ) を使用 し ない伝搬
こ れ ら の例お よ びその他多 く の場合では、送信シ リ アル/デシ リ ア ラ イ ザー内に構築 さ れたザ イ リ ン ク ス
独自の送信 ク ロ ッ ク 位相 イ ン タ ーポ レー タ ー機能、 FPGA ベース の位相検出器、 デジ タ ル PLL、 ロ ーパ
ス フ ィ ル タ ー、 プ ロ グ ラ ム 可能な送信シ リ アル/ デシ リ ア ラ イ ザー位相 イ ン タ ーポ レ ー タ ーが、 外部
VCXO/PLL ( ク ロ ッ ク ク リ ーナー ) に代わ る 効果的な機能を果た し ます。
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VCXO の代用定理
VCXO の代用定理
Virtex-6 FPGA には、 VCXO の機能を代用で き る 機能ブ ロ ッ ク が GTX ト ラ ン シーバーの送信部に含ま
れてい ます。 こ のブ ロ ッ ク は、 位相 イ ン タ ーポ レー タ ー と 呼ばれ、 入力 ク ロ ッ ク に対 し て フ ァ イ ン (細
かい) 位相シ フ ト を適用 し た出力 ク ロ ッ ク を生成 し ます。 フ ァ イ ン位相シ フ ト は、 制御 ワ ー ド に基づい
て生成 さ れます。 制御 ワー ド では、 0°～ 360°の範囲で位相シ フ ト を指定で き ます。
固定周波数 ソ ース だけで VCXO と 同等の機能を作成す る ため、 位相が位相 イ ン タ ーポ レー タ ーで選択
さ れ、 選択 さ れた位相値は直線的に増加/減少 さ れて継続的に更新 さ れ ま す。 こ れが正/負の周波数シ フ
ト に相当 し 、 位相を制御す る 変化率に比例 し ます。 式 1 ～ 式 5 を参照 し て く だ さ い。
dΦ IN ( t )
f = ------------------dt
Φ IN ( t ) =
 fIN dt
= f IN t
式1
式2
Φ OUT ( t ) = Φ IN ( t ) + Φ CONTROL ( t )
式3
dΦ OUT ( t )
dΦ IN ( t ) dΦ CONTROL ( t )
Differentiating ------------------------- = ------------------- + ----------------------------------------dt
dt
dt
式4
dΦ OUT ( t )
dΦ CONTROL ( t )
f OUT = ------------------------- , f OUT = f IN + ---------------------------------------dt
dt
式5
こ れ ら の式を利用 し て、 出力周波数は、 時間を基準 と し た位相制御 (ΦCONTROL) の変化率でシ フ ト さ れ
ます。
図 5 に、 位相 イ ン タ ーポ レー タ ーの機能ブ ロ ッ ク 図を示 し ます。 こ のブ ロ ッ ク には、 送信 SerDes PLL
や完全 ソ リ ュ ーシ ョ ン に含 ま れ る その他の回路か ら 入力 さ れ る 高速シ リ アル ク ロ ッ ク と の関連で使用
さ れ る 入力お よ び出力があ り ます。 こ のブ ロ ッ ク では、 まず位相生成 (n-Phase Generation) ブ ロ ッ ク で
主な位相が多数生成 さ れます。 こ のブ ロ ッ ク は、 360°/x 分割の x 個の位相を生成 し ます。 送信シ リ アル
ク ロ ッ ク 位相 イ ン タ ーポ レ ー タ ーの場合、 主な位相は 8 つ (0°、 5°、 90°、 135°、 180°、 225°、 270°、
315°) あ り ます。 図 5 の位相選択 (Phase Select) ブ ロ ッ ク では、 制御 ロ ジ ッ ク (Control Logic) に基づい
て 2 つの隣接す る 位相が選択 さ れます。
位相 イ ン タ ーポ レーシ ョ ン機能は位相 ミ キサー (Phase Mixer) で実行 さ れ、 Φ1 の因数 k と Φ2 の因数
(1 – k) が加算 さ れます (結果 と し て補間 さ れ る 位相出力は Φ1k + Φ2(1 – k) と な る )。 k は、 0 ～ 1 の間
の分数値です。
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6
VCXO の代用定理
X-Ref Target - Figure 5
Phase Interpolator
1
REFCLK
Transmit
SerDes
PLL
x
n-Phase
Generation
Phase Mixer
High Speed
SerDes
Clock
k
Phase
Select
2
1–k
Control Logic
Where: φ2 – φ1 = 360°/x
Dynamic Phase Control
xapp589_05_042912
図 5 : 送信 SerDes PLL が位相イ ン タ ーポレー タ ーへ接続する機能ブ ロ ッ ク 図
図 6 に、位相生成器 (n-Phase Generator) か ら の選択 さ れた主な 2 つの位相 (Φ1 お よ び Φ2) を示 し ます。
こ れ ら は位相 ミ キサーで補間 さ れます。 出力は、 Φ1 と Φ2 間にあ る 位相 ク ロ ッ ク と な り 、 有効な フ ラ ク
シ ョ ナル ス テ ッ プ値で分解能が決定 さ れ ます。 Virtex-6 FPGA の場合、 フ ラ ク シ ョ ナル ス テ ッ プ値は
15 です。
X-Ref Target - Figure 6
OUT
1
Phase Mixer
k
2
1
12
1–k
High Speed
SerDes Clock
xapp589_06_042912
図 6 : コ ース (粗い) 位相から補間 さ れた位相を生成する位相 ミ キサー
最初の位相生成 と 補間 さ れた位相生成は、 低ジ ッ タ ーのアナ ロ グ ド メ イ ンですべて実行 さ れます。 最終
的な出力は、 120 あ る 位相の高速送信シ リ アル/デシ リ ア ラ イ ザー ク ロ ッ ク のいずれか を採用す る 高速
ク ロ ッ ク と な り 、 Virtex-6 FPGA の送信シ リ アル/デシ リ ア ラ イ ザーにあ る パ ラ レ ル送信シ リ アル/デシ
リ ア ラ イ ザー デー タ のシ リ ア ラ イ ズに使用 さ れます。 こ れは、 非常に低いジ ッ タ ーで非常に細かい位相
分解能を提供 し ます。
位相 イ ン タ ーポ レー タ ーは ラ イ ン レー ト で動作 し 、 Virtex-6 FPGA の各 GTX ト ラ ン シーバーお よ びす
べての 7 シ リ ーズの各 ト ラ ン シーバーに 1 つずつ配置 さ れ ます。 Virtex-6 FPGA GTX ト ラ ン シーバー
の送信側にあ る 位相 イ ン タ ーポ レー タ ーには、最大約 30MHz でア ク セ ス可能な位相制御ポー ト があ り 、
位相制御の分解能は、 送信部のシ リ アル ラ イ ン レー ト のユニ ッ ト イ ン タ ーバルの約 1/120 です。
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7
PICXO の動作
位相分解能 と 周波数シ フ ト の例
選択し た位相を継続的に更新し て達成でき る位相分解能 と 周波数シフ ト は、 次の例で表すこ と ができ ます。
PICXO の動作
•
送信シ リ アル/デシ リ ア ラ イ ザーの レー ト = 3.125Gb/s
•
送信シ リ アル/デシ リ ア ラ イ ザーの ク ロ ッ ク 周期 = 320ps
•
位相 イ ン タ ーポ レー タ ーの ス テ ッ プ = 320/120ps = 2.66ps
•
更新レー ト = 31.25MHz
「VCXO の代用定理」 で説明 し た よ う に、 外部 VCXO を使用す る 代わ り に、 送信シ リ アル/デシ リ ア ラ
イ ザーの位相 イ ン タ ーポ レー タ ーを PICXO (Phase Interpolator Controlled Crystal or Xtal Oscillator) と
し て使用す る こ と で、デジ タ ル PLL と ク ロ ッ ク ク リ ーナーの完全 ソ リ ュ ーシ ョ ン を構築で き ます。図 7
の機能ブ ロ ッ ク 図に PICXO マ ク ロ の動作を示 し ます。
X-Ref Target - Figure 7
Reference
clock/pulse
GTX Transceiver
User
DRP
DRPDEN
DRPRDY
CEDSP
CEPI
R
CE
Phase/
Frequency
Detector
CE
CE
Sign
ADD_SUB
Error
DO
Volt
V
Sigma
Delta
Modulator
DRP
Arbiter
and FIFO
DO
CE
2nd Order
Loop
Filter
DRPDATAO
Control
DRP
Data
DRPDATAI
DI
DRPADDR
8-bit
Phase
Accumulator
DRPCLKIN
G1 & G2
Variable BW
~0.1–1000Hz
Connect for Virtex-7/Kintex-7
TXPCSOUTCLK
Virtex-6 Only
TXOUTCLK
BUFG/H/R
1
ENPI Ports
X589_07_091812
図 7 : PICXO マ ク ロの機能ブ ロ ッ ク 図
DRP アービ タ と FIFO のブ ロ ッ ク (DRP Arbiter and FIFO) お よ び制御 (Control) ブ ロ ッ ク が、 GTX ト
ラ ン シーバー、 PICXO DPLL、 ユーザー DRP と の間の ク ロ ッ ク と DRP デー タ の イ ン タ ーフ ェ イ ス を
管理 し ます。
DRP 動作の一般的な使用モデルは、 必要に応 じ て動作前に GTX ト ラ ン シーバーの DRP パ ラ メ ー タ ー
をプ ロ グ ラ ムで き ます。 その後、 PICXO が リ セ ッ ト さ れて基準 ク ロ ッ ク /パルス に ロ ッ ク さ れます ( 「物
理 イ ン タ ー フ ェ イ ス」 参照)。
GTX ト ラ ン シーバー内の位相は、 位相ア キ ュ ム レー タ ー、 シ グマ -デル タ 変調器、 ループ フ ィ ル タ ー、
お よ び位相検出器を含む PICXO 回路か ら 直接 DRP を制御 し て管理 さ れます。
位相ア キ ュ ム レ ー タ ーは、 位相 イ ン タ ーポ レ ー タ ーの現在の位相を ト ラ ッ キ ン グ し 、 シ グ マ- デル タ 変
調ブ ロ ッ ク か ら の入力に基づいて位相を イ ン ク リ メ ン ト /デ ク リ メ ン ト し ま す。 位相を直接 イ ン ク リ メ
ン ト /デ ク リ メ ン ト す る こ と に よ っ て、 正 ま たは負の周波数オ フ セ ッ ト が決定 し ま す。
必要な細かい周波数調整は、 シ グマ -デル タ 変調ブ ロ ッ ク で実行 さ れます。 こ のブ ロ ッ ク は、 最大の柔軟
性を も た ら すユーザー指定可能なループ パ ラ メ ー タ ーや比較周波数を使用す る 二次 DPLL ループ フ ィ
ル タ ーお よ び位相検出器で駆動 さ れます。
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8
PICXO DPLL
PICXO の動作は、 DRP ク ロ ッ ク と 同期 し ま す。 位相 イ ン タ ーポ レ ー タ ーの最大更新率 (DRP CLK/5)
は、 シ グマ -デル タ 変調器 と ア キ ュ ム レー タ ーの ク ロ ッ ク イ ネーブル率 (CEPI) です (図 7 参照)。 DPLL
は、 位相/周波数検出器や二次ループ フ ィ ル タ ー用の ク ロ ッ ク イ ネーブル信号 と な る サブ レー ト CEDSP
で動作 し ます (図 7 参照)。 こ れに よ っ て、 シ グマ -デル タ 変調器は高分解能で実行で き る よ う にな り 、 低
周波数 ク ロ ッ ク ク リ ーニ ン グに適 し た DPLL 係数が可能にな り ます。
リ フ ァ レ ン ス デザ イ ン回路では、 生成 さ れた各 ラ イ ン レー ト に対 し て BUFG/BUFH/BUFR を 1 つ使
用 し てい ます。 こ の ク ロ ッ ク は ロ ッ ク 時に基準 ク ロ ッ ク と 同期 し てい る ため、 その他の下位ユーザー ロ
ジ ッ ク に使用で き ます。
PICXO DPLL
基準信号に ロ ッ ク し た GTX ト ラ ン シーバー チ ャ ネルを生成す る には、 PICXO のパ ラ メ ー タ ーを適切
に設定す る 必要があ り ます。 DPLL は、 こ のセ ク シ ョ ン で表す伝達関数の微分を使用す る 一般的な方法
を用いて解析で き ます。
解析用 と し て、 PICXO DPLL 回路を次の 3 つの機能ブ ロ ッ ク に分けて考え ます。
1. 位相周波数検出器
位相周波数検出器は、 基準 (R) ク ロ ッ ク と PICXO (V) ク ロ ッ ク 間の位相差を測定 し 、 エ ラ ー出力
を生成 し ます。 DPLL は ロ ッ ク 時には二次 と な る ため、 こ のエ ラ ーは 0 に駆動 さ れます。 こ れには、
ラ ジ ア ン -1 と ゲ イ ン (GPD) を単位 と し て定義 さ れ る 伝達関数があ り ます。
2. 二次ループ フ ィ ル タ ー
二次ループ フ ィ ル タ ーには、 G1 と G2 で定義 さ れたデジ タ ル ゲ イ ン を使用す る 比例積分パス があ
り ます。 こ の出力は、 オシ レー タ ー用の必要な調整値を示 し ます。
3. 数値制御 さ れたオシ レー タ ー
数値制御 さ れたオシ レー タ ー機能は、 送信 GTX ト ラ ン シーバーの位相 イ ン タ ーポ レー タ ー ブ ロ ッ
ク 、 位相ア キ ュ ム レー タ ー、 お よ びシ グマ- デル タ 変調器で実行 さ れ ます。 ラ ジ ア ン毎秒 (rad/s) と
ゲ イ ン (GPICXO) と い う 単位があ り ます。
こ れ ら は、 図 8 に示す一般的な DPLL コ ン フ ィ ギ ュ レーシ ョ ンで構成 さ れます。
X-Ref Target - Figure 8
PFD
Loop Filter
GPD
Reference
In
PICXO
G2
GPICXO
H1(z)
+
+
–
H2(z)
+
Line
Out
+
G1
+
Z-1
Z-1
X589_08_041112
図 8 : PICXO DPLL デジ タ ル等価回路
XAPP589 (v2.0) 2012 年 10 月 16 日
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9
PICXO DPLL
基準入力 ク ロ ッ ク か ら ラ イ ン出力デー タ ま での伝達は、 式 6 の関数を用いて表す こ と がで き ます。 こ れ
に よ っ て、 完全デジ タ ルの VCXO 代用回路に よ る ク ロ ッ ク ク リ ーニ ン グ と ト ラ ッ キ ン グ機能を ユー
ザー アプ リ ケーシ ョ ン で正確に制御で き る よ う にな り ます。
H1 ( z )H2 ( z )G PD
H ( z ) = -----------------------------------------------------1 + H1 ( z )H2 ( z )G PD
式6
( g1 + g 2 )z – g2
H1 ( z ) = ----------------------------------------(z – 1)
式7
z ( G PICXO )
H2 ( z ) = ---------------------------(z – 1)
式8
次の式を使用 :
ゲ イ ン パ ラ メ ー タ ー g1 お よ び g2 は、 次の よ う に定義 さ れます。
g1 = 2
g2 = 2
( G1 – 2 )
( G1 + 1 )
式9
式 10
GPD お よ び GPICXO は、 次の よ う に定義 さ れます。
· –9
2
0.25 ×10 × DCLK ( Hz )
G PD = ----------------------------------------------------------------CE DSP × V × 2π
ACC STEP
--------------------------- × CE PI × 2π
PI res
G PICXO = -----------------------------------------------------------32
2
式 11
式 12
次の式を使用 :
DCLK ( Hz )
CE PI = ----------------------------wr TIME
式 13
CE PI
CE DSP = -------------------------------DIVCNT_TC
式 14
定数を使用 :
•
Virtex-6 FPGA GTX ト ラ ン シーバーの場合は、 PIres = 248、 wrTIME = 5
•
Kintex-7 FPGA GTX ト ラ ン シーバーの場合は、 PIres = 128、 wrTIME = 6
図 9 に、 PICXO 伝達関数の応答例を示 し ます。 Z 変換方程式を解析で き る DSP 解析ツールは多数あ り
ます。 伝達関数を解析す る 場合、 係数に有効な ク ロ ッ ク 周波数は CEDSP です。
XAPP589 (v2.0) 2012 年 10 月 16 日
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10
PICXO の 測定お よび性能
X-Ref Target - Figure 9
5
0
Magnitude (dB)
-5
-10
-15
-20
-25
-30
-35
-40
100
101
102
103
104
Frequency (Hz)
X589_09_041712
図 9 : 式 6 の関数 H(z) を使用 し て予想 さ れる伝達関数
最初のセ ッ ト ア ッ プ ガ イ ダ ン ス と し て、 表 1 に、 ビデオ、 SONET/SDH、 お よ び SyncE アプ リ ケーシ ョ
ンで使用 さ れ る 標準的な設定を示 し ます。
表 1 : Kintex-7 FPGA PICXO のパラ メ ー タ ー例 (公称値 50Hz のク リ ーニ ング帯域幅)
HD-SDI
3G-SDI
OC48/STM16
OC12/STM4
GBe
G1[4:0]
7h
5h
5h
8h
8h
G2[4:0]
Bh
Ah
Ah
Eh
Ch
R[15:0]
0053h
0108h
0062h
0062h
0098h
V[15:0]
0053h
0108h
0062h
0062h
0098h
2h
1h
1h
2h
4h
07FFh
07FFh
07FFh
07FFh
07FFh
信号名
ACC_STEP[3:0]
DIVCNT_TC[15:0]
表 1 に関す る パ ラ メ ー タ ー選択の説明 ：
PICXO の
測定お よび性能
•
安定性を得 る ために、 G1 よ り も G2 を大 き く し て く だ さ い。
•
G2 値が大 き いほ ど、 ループ帯域幅が広 く な り ます。
•
G1 値が大 き いほ ど、 減衰が増加 し 、 ロ ッ ク 時間が長 く な り ます。
•
R 値 と V 値は、 位相検出器の入力で同一の周波数に対応する 必要があ り ます。
•
位相検出器の周波数が低いほ ど、 入力の揺れに対す る 許容範囲が高 く な り ます。
•
位相検出器の周波数が高いほ ど、 ループ帯域幅が広 く な り ます。
•
ACC_STEP が低いほ ど、 少ない絶対可変範囲で低い出力ジ ッ タ ーを も た ら し ます。
•
DIVCNT_TC 分周器で DSP ループの動作ス ピー ド を指定 し ます。
こ のセ ク シ ョ ンでは、 KC705 ボー ド に イ ンプ リ メ ン ト さ れたサンプル PICXO デザ イ ンの測定例を示 し
ます。
図 10 お よ び図 11 に、 周波数の ス テ ッ プ変化が適用 さ れ る ロ ッ ク プ ロ セ ス中におけ る DPLL エ ラ ー と
仮想電圧を示 し ます。 エ ラ ー範囲は ±219、 仮想電圧は ±220 です。 こ の場合、 仮想電圧は 140000 以下
で安定 し 、 こ れは約 ＋10ppm の固定 ソ ース (GTX REFCLK 周波数) を参照す る ロ ーカル GTX ト ラ ン
シーバーに対 し て PICXO が正のオ フ セ ッ ト を生成 し てい る こ と を示 し てい ま す。 ロ ーカル GTX ト ラ
ン シーバーは周波数の ド リ フ ト を考慮す る ため、 出力は入力デー タ に ロ ッ ク さ れた状態を保ち ます。 こ
XAPP589 (v2.0) 2012 年 10 月 16 日
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11
PICXO の 測定お よび性能
れに よ り 、 外部 VCXO がな く て も 再伝送が可能にな り 、 回復信号のジ ッ タ ー ク リ ーニ ン グが実行 さ れ
ます。 時間の単位は、 CEDSP ク ロ ッ ク です。
図 10 お よ び図 11 の例では、 9ppm 以下の周波数の ス テ ッ プ変化が PICXO に適用 さ れた場合におけ る
エ ラ ー出力 と 電圧出力を示 し てい ます。
中
X-Ref Target - Figure 10
X589_10_092812
図 10 : ス テ ッ プ変化中の PICXO DPLL の電圧 と エ ラ ーを示す Chipscope ビ ュ ー
X-Ref Target - Figure 11
X589_11_092912
図 11 : ス テ ッ プ変化中の PICXO DPLL のエ ラ ーを示す Chipscope ビ ュ ー
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12
PICXO の 測定お よび性能
図 12 は、GTX ト ラ ン シーバーの PICXO か ら 書き 込まれた送信位相 イ ン タ ーポ レー タ ー コ ー ド を示 し
てい ま す。 こ こ では、 周波数オ フ セ ッ ト の生成が進行 し てい ま す。 さ ら に、 動作周波数で送信 PLL が
直接位相シ フ ト を行っ てい る こ と も 示 し てい ます。 こ の よ う な位相 ロ ーテーシ ョ ンが、 ラ イ ン レー ト で
の継続的な位相 ラ ンプ を生成 し ます。 正の周波数が生成 さ れてい る ため、 よ り 短い周期を生成す る ため
に位相が継続的に減算 さ れます。 時間の単位は、 CEPI ク ロ ッ ク です。
X-Ref Target - Figure 12
X589_12_092912
図 12 : ロ ッ ク さ れた場合の PICXO 送信位相イ ン タ ーポ レー タ ー制御の Chipscope ビ ュ ー
通常、 GTX ト ラ ン シーバーの送信位相 イ ン タ ーポ レー タ ーを使用す る 場合、 変調器の位相ス テ ッ ピ ン
グや ロ ーテーシ ョ ンの性質に よ っ て、 送信側のジ ッ タ ーが 0.01 ～ 0.03 UI (pk-pk) 程度増加す る こ と が
予想 さ れます。
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13
PICXO の 測定お よび性能
図 13 は Virtex-6 FPGA の波形例を示 し 、 図 14 は 9.83Gb レー ト でジ ッ タ ー ク リ ーニ ン グ モー ド で動
作す る Kintex-7 FPGA の波形例を示 し ます。 動作中に タ イ ミ ン グ マージ ンの減少が生 じ た場合、 ザ イ
リ ン ク ス ではシ ス テ ム を評価す る こ と を推奨 し てい ます。
X-Ref Target - Figure 13
X589_13_092912
図 13 : 2.488GB/s で動作する Virtex-6 FPGA GTX ト ラ ン シーバーのデー タ 出力 (+20ppm オ フ セ ッ ト を生成)
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14
PICXO の 測定お よび性能
X-Ref Target - Figure 14
X589_14_100312
図 14 : 9.83GB/s で動作する Kintex-7 FPGA GTX ト ラ ン シーバーのデー タ 出力
(+32ppm オ フ セ ッ ト で PICXO ベースのジ ッ タ ー ク リ ーナー と し て動作)
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PICXO の 測定お よび性能
図 15 お よ び図 16 に、 PICXO の転送帯域幅を示 し ます。 ループ フ ィ ル タ ーをパ ラ メ ー タ ー指定す る こ
と で、 さ ま ざ ま な帯域幅や減衰な ど異な る ユーザー要件に応 じ て伝達関数を調整で き る こ と を示 し てい
ます。
X-Ref Target - Figure 15
9.95 GBs Jitter Transfer—Variable Bandwidth
10
0
Gain (dB)
-10
-20
Gain G2/G1
8/0
-30
10/2
12/4
14/6
-40
16/8
18/10
-50
-60
1
10
100
1000
10000
Frequency (Hz)
X589_15_092912
図 15 : Kintex-7 FPGA GTX ト ラ ン シーバー 10GB/s ジ ッ タ ー伝達の測定 — 可変の帯域幅
X-Ref Target - Figure 16
9.95 GBs Jitter Transfer—Variable Damping
5
3
1
-1
Gain (dB)
-3
Gain G2/G1
16/15
-5
16/15
16/13
-7
16/12
-9
16/11
16/9
-11
16/8
-13
-15
1
10
100
1000
Frequency (Hz)
X589_16_092912
図 16 : Kintex-7 FPGA GTX ト ラ ン シーバー 10GB/s ジ ッ タ ー伝達の測定 — 可変の減衰
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16
PICXO の 測定お よび性能
放送機器の場合、 SD-SDI、 HD-SDI、 3G-SDI 規格の一般的な レー ト はそれぞれ 270Mb/s、 1.485Mb/s、
2.97Mb/s です。 すべての 3G-SDI フ ォ ーマ ッ ト の放送用ジ ッ タ ー要件を満たす こ と は、 非常に困難で
す。 3G-SDI フ ォ ーマ ッ ト の一つに 3G レ ベル A が あ り ま す。 図 17 お よ び図 18 に示す測定例では、
10Hz と 100KHz のそれぞれのジ ッ タ ー測定帯域幅で 3G レベル A の SDI 用マージ ン (3G レベル A の
1920 x 1080p、 59.94Hz) でデー タ 伝送 を 行 っ て い る シ ス テ ム を 示 し て い ま す。 こ のデザ イ ン に は、
PICXO 手法を用いて、 FPGA 内に VCXO と リ ク ロ ッ キ ン グ機能が搭載 さ れてい ます。
X-Ref Target - Figure 17
X589_18_092912
図 17 : SDI FMC を用いた ML605 ボー ド における、 ト リ プルレー ト SDI パススルー デザイ ンの
3G レ ベル A SDI 出力 (10Hz ジ ッ タ ー )
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17
物理イ ン タ ー フ ェ イ ス
X-Ref Target - Figure 18
X589_19_092912
図 18 : SDI FMC を用いた ML605 ボー ド における、 ト リ プルレー ト SDI パススルー デザイ ンの
3G レ ベル A SDI 出力 (100Hz ジ ッ タ ー )
物理イ ン タ ー
フ ェ イス
表 2 ～ 表 5 では、 ポー ト について説明 し てい ます。
表 2 : GTX ト ラ ン シーバー ポー ト へのク ロ ッ ク、 リ セ ッ ト 、 お よび イ ン タ ー フ ェ イ ス
信号名
方向
内容
RESET_I
入力
ア ク テ ィ ブ High の同期 リ セ ッ ト 。
REF_CLK_I
入力
基準 ク ロ ッ ク 。 いかな る ク ロ ッ ク で も 可 ( ロ ーカル、 BUFG、 パルス な ど )
TXOUTCLKPCS_I
入力
TXOUTCLK_I
入力
BUFG/BUFH/BUFR を介 し て GTX ト ラ ン シーバーの TXOUTCLK へ接続
DRPEN_O
出力
GTX シ リ アル ト ラ ン シーバーの DEN ポー ト へ接続
DRPWEN_O
出力
GTX シ リ アル ト ラ ン シーバーの DWE ポー ト へ接続
DRPDATA_O [15:0]
出力
GTX シ リ アル ト ラ ン シーバーの DI ポー ト へ接続
DRPADDR_O [7:0]
出力
GTX シ リ アル ト ラ ン シーバーの DADDR ポー ト へ接続
DRPRDY_I
入力
GTX シ リ アル ト ラ ン シーバーの DRDY ポー ト へ接続
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Virtex-6 FPGA : GTX シ リ アル ト ラ ン シーバーの TXOUTCLKPCS へ直接接続
Kintex-7 FPGA : TXOUTCLK_I と 同 じ
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物理イ ン タ ー フ ェ イ ス
表 3 : DRP ユーザー ポー ト
信号名
方向
内容
DRP_USER_REQ_I
入力
アサー ト さ れ る と 、 DRP ポー ト ア ク セ ス を要求す る 。 ア ク テ ィ ブ High 信号
DRPEN_USER_I
入力
DEN GTX シ リ アル ト ラ ン シーバー ポー ト と 同 じ 機能 [参照 1] [参照 4]
DRPWEN_USER_I
入力
DWEN GTX シ リ アル ト ラ ン シーバー ポー ト と 同 じ 機能 [参照 1] [参照 4]
DRPADDR_USER_I [7:0]
入力
DADDR GTX シ リ アル ト ラ ン シーバー ポー ト と 同 じ 機能 [参照 1] [参照 4]
DRPDATA_USER_I [15:0]
入力
DI GTX シ リ アル ト ラ ン シーバー ポー ト と 同 じ 機能 [参照 1] [参照 4]
DRPRDY_USER_O
出力
TXOUCLK ド メ イ ンの DRDY を反映す る 。 DRPDO に現れ る デー タ が有効であ る こ
と を示す [参照 1][参照 4]
DRPBUSY_O
出力
DRP ポー ト が利用で き ない こ と を示す。 ア ク テ ィ ブ High 信号
表 4 : デバ ッ グ ポー ト
信号名
方向
内容
ERROR_O [20:0]
出力
位相検出器の出力。 符号付き 数値
VOLT_O[21:0]
出力
ロ ーパ ス フ ィ ル タ ーの出力。 符号付き 数値
DRPDATA_SHORT_O[7:0]
出力
ア キ ュ ム レー タ ーの出力。 符号な し 数値
CE_PI_O
出力
ア キ ュ ム レー タ ーの ク ロ ッ ク イ ネーブル
CLKEN_O
出力
ロ ーパ ス フ ィ ル タ ー と DAC の ク ロ ッ ク イ ネーブル
RSTCNT_O
出力
位相検出器のカ ウ ン タ ーを リ セ ッ ト し 、 位相検出器エ ラ ーを ロ ーパス フ ィ ル タ ーへ
ロ ー ド する
OVF_PD
出力
位相検出器のオーバーフ ロ ー
OVF_AB
出力
ロ ーパ ス フ ィ ル タ ー入力の飽和
OVF_INT
出力
ロ ーパ ス フ ィ ル タ ーの飽和
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19
物理イ ン タ ー フ ェ イ ス
表 5 : PICXO ループのパ ラ メ ー タ ー
信号名
方向
内容
G1[4:0]
入力
線形パ ス のゲ イ ン を フ ィ ル タ リ ン グ : 範囲 0 ～ F
G2[4:0]
入力
積分器パ ス のゲ イ ン を フ ィ ル タ リ ン グ : 範囲 0 ～ C
R[15:0]
入力
基準信号分周器 : 範囲 0 ～ 65535
V[15:0]
入力
TXOUTCLK 分周器 : 範囲 0 ～ 65535
ACC_STEP[3:0]
入力
PICXO の ス テ ッ プ サ イ ズ : 範囲 1 ～ 7 (0 = ス テ ッ プな し )
DIVCNT_TC[15:0]
入力
DSP 分周器 : デフ ォ ル ト 値は 07FF
VSIGCE_I
入力
予約 : 1 へ接続
VSIGCE_O
出力
予約 : フ ロ ーテ ィ ン グ
RSIGCE_I
入力
予約 : 1 へ接続
C_I[9:0]
入力
予約 : 0 へ接続
P_I[9:0]
入力
予約 : 0 へ接続
N_I[9:0]
入力
予約 : 0 へ接続
OFFSET_PPM[21:0]
入力
直接周波数オ フ セ ッ ト 制御。 符号付き 数値
OFFSET_EN
入力
直接周波数オ フ セ ッ ト 制御の入力を有効化
HOLD
入力
ロ ーパ ス フ ィ ル タ ーの出力値を ホール ド
動作
図 19 に示す よ う に、 すべての入力信号 (REF_CLK_I を除 く ) は、 TXOUTCLK_I の立ち上が り エ ッ ジ
に同期す る 必要があ り ます。 Virtex-6 FPGA GTX DRP イ ン タ ーフ ェ イ ス は、 TXOUTCLKPCS_I に同
期 し ます。 PICXO DRP アービ タ が、 DRP ユーザー ポー ト と GTX DRP ポー ト 間の ク ロ ス ク ロ ッ ク ド
メ イ ン を管理 し ます。 Kintex-7 FPGA GTX DRP イ ン タ ーフ ェ イ ス は、 TXOUTCLK_I に同期 し ます。
DRP ユーザー ポー ト を動作 さ せ る には、 アプ リ ケーシ ョ ン で DRP_USER_REQ_I 信号を アサー ト し 、
DRP_BUSY_O が Low に遷移する ま で待機 し ます。 DRP_BUSY_O が Low に遷移する と 、アプ リ ケー
シ ョ ン は DRP USER ポ ー ト を GTX DRP の仕様 ど お り に動作 さ せ る こ と が で き ま す ([ 参照 1] [ 参
照 4])。 すべての DRP ユーザー信号 (DRPRDY_USER_O を含む) は、 TXOUTCLK_I に同期 し ま す。
DRP でデー タ 転送が行われてい る 間は、 DRP_USER_REQ_I を アサー ト し た状態で保持す る 必要があ
り ます。 DRP_USER_REQ_I を アサー ト す る と 、 PICXO 動作が停止 し ます。 DRP の利用が終わ る と 、
PICXO を リ セ ッ ト し て 正 し い動作 を 再開で き る よ う に し ま す。 PICXO を リ セ ッ ト / 再開す る に は、
RESET_I を 1 ク ロ ッ ク サ イ ク ル間 High にアサー ト し ます。
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20
イ ン プ リ メ ン テーシ ョ ン
X-Ref Target - Figure 19
0.0 ns
50.0 ns
100.0 ns
150.0 ns
TXOUTCLK_1
DRP_USER_REQ_I
DRPBUSY_O
DRPEN_USER_I
DRPWEN_USER_I
DRPADDR_USER_I[7:0]
DRPDATA_USER_I[15:0]
DRPRDY_USER_O
RESET_I
X589_20_092912
図 19 : タ イ ミ ン グ波形の例
イ ン プ リ メ ン テー
ション
制約
UCF フ ァ イ ル の サ ン プ ル が リ フ ァ レ ン ス デ ザ イ ン と 共 に 提 供 さ れ て い ま す。 TXOUTCLK、
TXOUTCLKPCS、お よ び REFCLK_I には、Period 制約が必要です。TXOUTCLK と TXOUTCLKPCS
間の タ イ ミ ン グ パ ス には TIG 制約を適用 し て く だ さ い。必要な タ イ ミ ン グ制約お よ び イ ンプ リ メ ン テー
シ ョ ン制約は、 PICXO ネ ッ ト リ ス ト の NGC フ ァ イ ルに記述 さ れてい ま す。 1 つのデザ イ ン に複数の
PICXO イ ン ス タ ン ス が使用 さ れてい る 場合は、ユーザーが各 イ ン ス タ ン ス に U_SET 制約を追加す る 必
要があ り ます。 た と えば、 以下の よ う に記述 し ます。
INST "Inst1/VCXO/*" U_SET = "Inst1_VCXO";
INST "Inst2/VCXO/*" U_SET = "Inst2_VCXO";
すべての Period 制約を満たす必要があ り ます。 次に示す タ イ ミ ン グ制約のエ ラ ーは、 100ps 以内であれ
ば許容可能です。
•
TS_up_to_up_TIG
•
TS_up_to_dn_TIG
•
TS_dn_to_up_TIG
•
TS_dn_to_dn_TIG
Virtex-6 FPGA のク ロ ッ キング
PICXO (図 20) には、 2 つの入力 ク ロ ッ ク (TXOUTCLK_I と TXOUTCLKPCS_I) が あ り 、 両方 と も
GTX ト ラ ン シーバーで駆動 さ れ ます。 GTX ト ラ ン シーバーの TXOUTCLK は、 TXOUTCLK_I 入力
を駆動す る 前に BUFG を通過す る 必要が あ り ま す。 TXOUTCLKPCS_I は、 GTX ト ラ ン シーバーの
TXOUTCLKPCS か ら 直接駆動 さ れ、 ロ ーカル配線で接続 さ れます。 XST VHDL の属性 buffer_type を
NONE に設定 し て、 TXOUTCLKPCS_I 上に BUFG を自動挿入 さ せない よ う に し ます (サンプル フ ァ
イ ルの最上位を参照)。
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イ ン プ リ メ ン テーシ ョ ン
X-Ref Target - Figure 20
GTX Transceiver
BUFG/R
PICXO
TXOUTCLK_I
TXOUTCLK
GTXREFCLK
TXOUTCLKPCS_I
TXOUTCLKPCS
REFCLK_I
DCLK
X589_21_092912
図 20 : Virtex-6 FPGA PICXO のク ロ ッ キング
Kintex-7 FPGA のク ロ ッ キング
図 21 に、 プ ラ イ マ リ ク ロ ッ キ ン グ手法を示 し ます。 GTX ト ラ ン シーバーの TXOUTCLK は BUFG へ
接続 さ れ、 BUFG は PICXO の入力 ク ロ ッ ク TXOUTCLK_I、 TXOUTCLKPCS_I、 そ し て GTX DRP
ク ロ ッ ク (DCLK) を駆動 し ます。
X-Ref Target - Figure 21
GTX Transceiver
BUFG/R/H
TXOUTCLK
PICXO
TXOUTCLK_I
GTXREFCLK
DCLK
TXOUTCLKPCS_I
REFCLK_I
X589_22_092912
図 21 : Kintex-7 FPGA の PICXO ク ロ ッ キング手法 ( プ ラ イ マ リ )
図 22 に、 セ カ ン ダ リ ク ロ ッ キ ン グ手法を示 し ます。 こ の ク ロ ッ キ ン グ手法は、 TXOUTCLK が GTX
DRP ク ロ ッ ク の仕様を超え る 場合に使用で き ます。 こ の場合、 GTX DRP ク ロ ッ ク は TXOUTCLK 周
波数の整数の約数に し て く だ さ い。
X-Ref Target - Figure 22
GTX Transceiver
TXOUTCLK
BUFG/R/H
PLL
PICXO
TXOUTCLK_I
GTXREFCLK
DCLK
TXOUTCLKPCS_I
REFCLK_I
X589_23_092912
図 22 : Kintex-7 FPGA の PICXO ク ロ ッ キング手法 ( セ カ ン ダ リ )
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リ フ ァ レ ン ス デザイ ン
必須条件および制限
•
送信バ ッ フ ァ ーのバ イ パ スはサポー ト さ れてい ません。
Virtex-6 FPGA
•
GTX ト ラ ン シーバーの DRP ク ロ ッ ク (DCLK) は、 バ ッ フ ァ ーを介 さ ずに TXOUTCLKPCS
へ直接接続 し て く だ さ い。
•
TXPMAPHASEALIGN は、 1 に設定 し て く だ さ い。
•
PMA_TX_CFG のビ ッ ト 17 は、 1 に設定 し て く だ さ い。
•
TXOUTCLKCTRL は TXOUTCLKPMA_DIV2 に設定 し て く だ さ い。
•
GTX ト ラ ン シーバーは、 2 バ イ ト 幅 イ ン タ ーフ ェ イ ス に設定 し て く だ さ い。
•
TXOUTCLK と TXOUTCLKPCS は、 同 じ 周波数に し て く だ さ い。
Kintex-7 FPGA
•
TXDLY_LCFG[2] と PCS_RSVD_ATTR[1] は、 1 に設定 し て く だ さ い。
•
Kintex-7 FPGA ポー ト TXPHALIGN、 TXPHALIGNEN、 お よ び TXPHOVRDEN は、 1 に設
定 し て く だ さ い。
•
TXPHDLYPD は、 0 に接続 し て く だ さ い。
•
TXOUTCLKSEL は、 TXOUTCLKPMA (010) に設定 し て く だ さ い。
表 6 : ス タ ン ド ア ロ ン PICXO の統計値 と 性能
Kintex-7 FPGA
LUT
Virtex-6 LXT お よ び Virtex-6 SXT FPGA
1060
1078
レジス タ
765
764
SRL
2
1
キ ャ リ ー チ ェーン
19
19
キ ャ リ ー エレ メ ン ト
498
498
MUXFXes
69
71
最大周波数
ス ピー ド グ レー ド に依存 し 、 DRP ポー ト の最大
周波数 と 調和
ス ピー ド グ レー ド に依存 し 、 DRP ポー ト の最大
周波数 と 調和
タ ーゲ ッ ト デバ イ ス
リ フ ァ レンス
デザイ ン
リ フ ァ レ ン ス デザ イ ン は、 Virtex-6 FPGA GTX ト ラ ン シーバーの ラ ッ パー フ ァ イ ル v1.8 [参照 3] と
Kintex-7 GTX ト ラ ン シーバーの ラ ッ パー フ ァ イ ル v1.6 [参照 5] を利用 し 、 ML605 お よ び KC705 開
発プ ラ ッ ト フ ォーム を タ ーゲ ッ ト と し てい ます。 受信デー タ は、 送信部へループバ ッ ク さ れます。 送信
部は、 PICXO イ ン ス タ ン ス に よ っ て リ カバ リ ク ロ ッ ク (RXRECLK) に ロ ッ ク さ れます。
ISE Design Suite のプ ロ ジ ェ ク ト 生成、 ビ ッ ト ス ト リ ーム生成、 お よ び イ ン プ リ メ ン ト に役立つス ク リ
プ ト (PICXO_V6_vhd.tcl、 PICXO_V6_ver.tcl、 お よ び PICXO_K7_vhd.tcl) を提供 し てい ます。
詳細は、 readme.txt を参照 し て く だ さ い。
Chipscope Pro VIO コ ア を使用 し て、 PICXO ループのパ ラ メ ー タ ー制御が可能です (表 5)。 Chipscope
Pro ILA コ アは、 PICXO デバ ッ グ信号を監視 し ます (表 4)。 src/chipscope フ ォ ルダーにあ る Chipscope
Pro のプ ロ ジ ェ ク ト フ ァ イ ル (ML605_DT.cpj お よ び K7.cpj) を利用 し て、 Chipscope Analyzer を
簡単にセ ッ ト ア ッ プで き ます。 rst_cnt_o が High 駆動 し てい る 間、 位相/周波数検出器の出力 (error_o)
を キ ャ プチ ャ で き る ため、 PICXO の応答を監視で き ます。 ロ ッ ク し てい る 場合は、 error_o が 0 付近で
動作 し ます (図 11)。
Virtex-6 FPGA デザ イ ン では、2 つのモジ ュ ール (double_reset お よ び clock_detector) に よ っ て、 リ セ ッ
後や TXOUTCLK の損失後におけ る 正 し い動作が保証 さ れてい ます [参照 2]。
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リ フ ァ レ ン ス デザイ ン
サンプル デザ イ ンのシ ミ ュ レーシ ョ ンは実行で き ません。GTX ト ラ ン シーバー シ ミ ュ レーシ ョ ン モデ
ルには GTX ト ラ ン シーバーの位相 イ ン タ ーポ レー タ ーが 含 ま れてい ません。 drp_arbiter ソ ース コ ー
ド が提供 さ れてい る ため、 DRP ユーザー ア ク セ ス の機能シ ミ ュ レーシ ョ ンが可能です。
リ フ ァ レ ン ス デザ イ ン フ ァ イ ルは、 次のサ イ ト か ら ダ ウ ン ロ ー ド で き ます。
http://japan.xilinx.com/member/vcxoff/index.htm
表 7 : リ フ ァ レ ン ス デザイ ンの詳細
パラ メ ー タ ー
内容
全般
David Taylor、 Matt Klein、
Vincent Vendramini
開発者
Virtex-6 LXT XC6VLX240T FF1146 -1
タ ーゲ ッ ト デバ イ ス
Kintex-7 XC7K325T FFG900 -1
ソ ース コ ー ド の提供
あり
ソ ース コ ー ド の形式
VHDL
既存のザ イ リ ン ク ス アプ リ ケーシ ョ ン ノ ー ト / リ フ ァ レ
ン ス デザ イ ン、 CORE Generator™ ソ フ ト ウ ェ ア、 ま
たはサー ド パーテ ィ か ら の コ ー ド / IP デザ イ ンに使用
はい
シ ミ ュ レーシ ョ ン
機能シ ミ ュ レーシ ョ ンの実施
いいえ
タ イ ミ ン グ シ ミ ュ レーシ ョ ンの実施
いいえ
機能お よ び タ イ ミ ン グ シ ミ ュ レーシ ョ ンでのテ ス ト ベ
ンチの利用
いいえ
テ ス ト ベンチの形式
N/A
使用し たシ ミ ュ レータ ソ フ ト ウ ェ ア ツール/ バージ ョ ン
N/A
SPICE/IBIS シ ミ ュ レーシ ョ ンの実施
N/A
イ ン プ リ メ ン テーシ ョ ン
使用 し た合成 ソ フ ト ウ ェ ア ツール/バージ ョ ン
XST/v13.4 お よ び v14.2
使用 し た イ ンプ リ メ ン テーシ ョ ン ソ フ ト ウ ェ ア ツール/
バージ ョ ン
ISE Design Suite/v13.4 お よ び v14.2
ス タ テ ィ ッ ク タ イ ミ ン グ解析の実施
はい
ハー ド ウ ェ ア検証
ハー ド ウ ェ ア検証の実施
はい
検証に使用 し たハー ド ウ ェ ア プ ラ ッ ト フ ォーム
ML605、 KC705
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参考資料
表 8 : デバイ スの使用 リ ソ ース と 性能
Virtex-6 FPGA
Kintex-7 FPGA
フ ルデザイ ン
Chipscope (ICON+VIO+ILA)
フ ルデザイ ン
Chipscope (ICON+VIO+ILA)
ス ラ イ ス LUT
1600
600
1511
607
ス ラ イ ス レジ ス タ数
1563
727
1512
733
配置済みス ラ イ ス (1)
1009
N/A
1035
683
ブ ロ ッ ク RAM
15
15
15
15
BUFG
4
1
5
1
GTXE1
1
0
1
0
MMCM
0
0
0
0
DRP は最大
150MHz に制限
N/A
DRP は最大
150MHz に制限
N/A
最大周波数
注記 :
1.
配置済みス ラ イ ス の数は、 パ ッ キ ン グ結果に よ っ て異な る 可能性があ り ます。
参考資料
1.
UG360 : 『Virtex-6 FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 「ダ イ ナ ミ ッ ク リ コ ン フ ィ
2.
3.
4.
EN142 : 『Virtex-6 FPGA LX、 LXT、 SXT、 お よ び HXT Production エ ラ ッ タ 』
UG366 : 『Virtex-6 FPGA GTX ト ラ ン シーバー ユーザー ガ イ ド 』
UG470 : 『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 「ダ イ ナ ミ ッ ク リ コ ン
5.
UG476 : 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー ユーザー ガ イ ド 』
ギ ュ レーシ ョ ン ポー ト 」 の章を参照
フ ィ ギ ュ レーシ ョ ン ポー ト 」 の章を参照
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
内容
2012 年 5 月 8 日
1.0
初版
2012 年 6 月 19 日
1.1
Verilog バー ジ ョ ン の内容 を 追加。 「 リ フ ァ レ ン ス デザ イ ン」 の
VHDL コ ー ド を マ イ ナー変更。 表 5 を更新。 表 8 のブ ロ ッ ク RAM
を変更。
2012 年 10 月 16 日
XAPP589 (v2.0) 2012 年 10 月 16 日
2.0
資料全体で Kintex-7 FPGA のサポー ト を追加 (図の追加、 お よ び
表の変更を含む)。 変更 さ れたデザ イ ン フ ァ イ ルを含む 「 リ フ ァ レ
ン ス デザ イ ン」 を参照。
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