FPGAパッケージおよびI/O対応表 ： 新製品 Ver.2.1

sg_fpga_new_2.0.fm
2 ページ
２００５年５月１８日　水曜日　午前９時５４分
FPGA パッケージおよび I/O 対応表 : 新製品
2004 年 11 月改訂。この資料は、四半期に一度更新されます。最新のバージョンについては、アルテラ Web サイト (www.altera.co.jp) を参照してください。
89
85
プラスチック・クワッド・フラット・パック (Q) 208 ピン PQFP
142
138
(2)
256 ピン FBGA
(2)
182
152
315
484 ピン FBGA ( ワイヤ・ポンド )
484 ピン FBGA ( フリップ・チップ )
342
342
672 ピン FBGA ( フリップ・チップ )
366
294
475
450
500
422
492
534(1)
534(1)
758
742
742
1,508 ピン FBGA
902
1,126
1,170
484 ピン HFBGA
308(1)
780 ピン FBGA
622
896 ピン FBGA
718
1,020 ピン FBGA
ハイブリッド FineLine BGA (H)
EP2C70
322
334
672 ピン FBGA ( ワイヤ・ポンド )
FineLine BGA (F)
EP2C50
144 ピン TQFP
薄型クワッド・フラット・パック (T)
EP2C35
EP2C20
EP2C8
EP2C5
EP2S180
Cyclone II (1.2 V)
低コスト、量産向け
EP2S130
EP2S90
EP2S30
バーティカル・マイグレーション ( 同一の VCC、GND、ISP および入力ピン )
EP2S15
一般用温度範囲で提供されているデバイスです。工業用温度範囲についてはお問い
合わせください。
EP2S60
Stratix II (1.2 V)
高集積、高性能
一般用温度範囲 (0 ∼ 85 ℃ ) および工業用温度範囲 (-40 ∼ 100 ℃ ) で提供されている
デバイスです。
注 : (1) ユーザーI/O 数は暫定であり、変更される事があります。 (2) 詳しくはアルテラの販売代理店までお問い合わせください。
パッケージ・データ
ピン数
パッケージ技術
長さ x 幅 (mm) ( 標準値 )
表面積 (mm2) ( 最大値 )
高さ (mm) ( 最大値 )
リード・ピッチ (mm) ( 標準値 )
リード幅 (mm) ( 最大値 )
TQFP
PQFP
144
208
FBGA
256
484
484
672
672
HFBGA
780
896
22 x 22
493
1.60
0.50
0.27
30.6 x 30.6
952
4.10
0.50
0.27
17 x 17
296
1.55
1.00
0.70
23 x 23
538
2.60
1.00
0.70
23 x 23
538
3.50
1.00
0.70
27 x 27
740
2.60
1.00
0.70
27 x 27
740
3.50
1.00
0.70
29 x 29
853
3.50
1.00
0.70
31 x 31
974
2.60
1.00
0.70
9
100 ピン PQFP
データ圧縮機能
ページ・モード機能
*UBGA: Ultra FineLine BGA
9
9
9
9
9
9
9
9
88 ピン UBGA*
再プログラミング機能
EPCS64
EPCS4
9
16 ピン SOIC
EPCS16
EPCS1
EPC16
EPC8
EPC4
EPC2
8 ピン SOIC
32 ピン TQFP
1,508
484
ワイヤ・ボンド ワイヤ・ボンド ワイヤ・ボンド ワイヤ・ボンド フリップ・チップ ワイヤ・ボンド フリップ・チップ フリップ・チップ ワイヤ・ボンド フリップ・チップ フリップ・チップ フリップ・チップ
コンフィギュレーション・デバイス
20 ピン PLCC
1,020
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
33 x 33
1,102
3.50
1.00
0.70
40 x 40
1,616
3.50
1.00
0.70
27 x 27
740
3.50
1.00
0.70
sg_fpga_new_2.0.fm
1 ページ
２００５年５月１８日　水曜日　午前９時５４分
FPGA 機能一覧 : 新製品
2004 年 11 月改訂。この資料は、四半期に一度更新されます。最新のバージョンについては、アルテラ Web サイト (www.altera.co.jp) を参照してください。
EP2S60
EP2S90
EP2S180
EP2C5
EP2C8
EP2C20
EP2C35
EP2C50
EP2C70
6,240
13,552
24,176
36,384
53,016
71,760
—
—
—
—
—
—
ALUT (Adaptive Look-Up Table) 数
12,480
27,104
48,352
72,768
106,032
143,520
—
—
—
—
—
—
ロジック・エレメント (LE) 数 1
15,600
33,880
60,440
90,960
132,540
179,400
4,608
8,256
18,752
33,216
50,528
68,416
トータル RAM ビット数 (K)2
419
1,370
2,544
4,520
6,748
9,383
120
166
240
484
594
1,152
M512 RAM ブロック数 (512 ビット + 64 パリティ・ビット )
104
202
329
488
699
930
-
-
-
-
-
-
M4K RAM ブロック数 (4K ビット + 512 パリティ・ビット )3
78
144
255
408
609
768
36
—
52
—
105
—
129
—
250
—
M- RAM ブロック数 (512K ビット + 65,536 パリティ・ビット )3
スピード・グレード
コンフィギュレーション・
デバイス
アーキテクチャ
機能 & その他
DSP ブロック数
EP2S130
EP2S30
ALM (Adaptive Logic Module) 数
エンベデッド・プロセッサ
0
1
2
4
6
9
26
—
-3, -4, -5
-3, -4, -5
-3, -4, -5
-3, -4, -5
-4, -5
-4, -5
-6, -7, -8
-6, -7, -8
-6, -7, -8
-6, -7, -8
-6, -7, -8
-6, -7, -8
Nios® II
12
Nios II
Nios II
Nios II
Nios II
Nios II
16
36
48
63
96
Nios II
—
Nios II
—
Nios II
—
Nios II
—
Nios II
—
Nios II
—
150 / 300
48 / 96
64 / 128
144 / 288
192 / 384
252 / 504
384 / 768
13 / 26
18 / 36
26 / 52
35 / 70
86 / 172
I/O エレメントあたりの I/O レジスタ数
6
6
6
6
6
6
3
3
3
3
3
3
トゥルー・デュアル・ポート RAM
9
9
9
9
9
9
9
9
9
9
9
9
18 × 18 ビット /9 × 9 ビット・エンベデッド・マルチプライヤ数
48
48
48
48
48
48
8
8
16
16
16
16
PLL 数 / 出力クロック数
6 / 28
6 / 28
12 / 56
12 / 56
12 / 56
12 / 56
2/6
2/6
4 / 12
4 / 12
4 / 12
4 / 12
デザイン・セキュリティ 4
9
9
9
9
9
9
9
9
9
9
9
9
9
—
9
9
9
9
HardCopy® デバイスのサポート
—
—
—
—
—
—
—
グローバルおよびリージョナル・クロック・ネットワーク
工業用温度範囲及び鉛フリー・デバイスのサポート
9
9
9
9
9
9
9
9
9
9
9
コンフィギュレーション・ファイル・サイズ (Mbit)
5.0
10.1
17.1
27.5
39.6
52.4
1.23
1.99
3.93
7.07
9.13
10.25
必要な EPCS1 デバイス数 (1Mbit)
—
—
—
—
—
—
1
—
—
—
—
—
必要な EPCS4 デバイス数 (4Mbit)
1
—
—
—
—
—
1
1
1
—
—
—
必要な EPCS16 デバイス数 (16Mbit)
1
1
1
—
—
—
1
1
1
1
1
1
必要な EPCS64 デバイス数 (64Mbit)
1
1
1
1
1
1
1
1
1
1
1
1
必要な EPC2 デバイス数 (1.6Mbit)
2
4
7
11
16
21
1
1
2
4
5
7
必要な EPC4 デバイス数 (4Mbit)
1
—
—
—
—
—
1
1
1
—
—
—
必要な EPC8 デバイス数 (8Mbit)
1
1
—
—
—
—
1
1
1
1
1
—
必要な EPC16 デバイス数 (16Mbit)
1
1
1
—
—
—
1
1
1
1
1
1
1.5V, 1.8V, 2.5V, 3.3V
サポートされる I/O 電圧
標準 I/O 規格
1.5V, 1.8V, 2.5V, 3.3V
LVDS, LVPECL, HyperTransport™, Differential SSTL-18 (I & II), Differential SSTL-2 (I & II), LVDS, RSDS, Mini-LVDS, LVPECL, Differential SSTL-18 (I & II), Differential SSTL-2 (I & II),
1.5-V Differential HSTL (I & II), 1.8-V Differential HSTL (I & II), SSTL-18 (I & II),
1.5-V Differential HSTL (I & II), 1.8-V Differential HSTL (I & II), SSTL-18 (I & II),
SSTL-2 (I & II), 1.5-V HSTL (I & II), 1.8-V HSTL (I & II), PCI, PCI-X 1.0, LVTTL, LVCMOS SSTL-2 (I & II), 1.5-V HSTL (I & II), 1.8-V HSTL (I & II), PCI, PCI-X 1.0, LVTTL, LVCMOS
QDRII, DDR2, RLDRAM II, DDR, SDR
外部メモリ・インタフェース
QDRII, DDR2, DDR, SDR
—
—
1,000
1,000
1,000
1,000
1,000
1,000
—
—
42 / 38
—
62 / 58
—
84 / 84
—
118 / 118
—
156 / 156
—
156 / 156
—
—
—
—
—
—
—
805 /622
805 /622
805 /622
805 /622
805 /622
805 /622
Medium-Speed LVDS チャネル数
—
—
—
—
—
—
60
79
136
209
197
265
RSDS の最大データ・レート (Mbps) ( 送信 )
—
—
—
—
—
—
170
170
170
170
170
170
Mini-LVDS の最大データ・レート (Mbps) ( 送信 )
—
—
—
—
—
—
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
170
—
170
—
170
—
170
—
170
—
170
—
True-LVDS™ の最大データ・レート (Mbps)
True-LVDS チャネル数 ( 受信 / 送信 )
I/O 機能
Cyclone II (1.2 V)
低コスト、量産向け
EP2S15
集積度 & スピード
Stratix II (1.2 V)
高集積、高性能
Medium-Speed LVDS の最大データ・レート (Mbps) ( 受信 / 送信 )
エンベデッド DPA (Dynamic Phase Alignment) 回路
直列 On-Chip Termination
差動 On-Chip Termination
プログラマブル・ドライブ能力
—
—
9
9
9
9
9
9
—
—
—
—
—
—
9
9
9
9
9
9
注 : 1 Stratix II では、等価 LE 数 (1 ALM = 2.5 LE) を示しています。 2 K=1,000。 3 Kbit=1,024 bit。 4 Cyclone II におけるデザイン・セキュリティ機能は、MAX II との組み合わせにより実現可能です。
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