Virtex-4 ファミリ概要 v2.0 (日本語版) ( v3.1, 195 KB )

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Virtex-4 フ ァ ミ リ 概要
R
DS112 (v2.0) 2007 年 1月 23日
0
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Preliminary 製品仕様
概要
ザ イ リ ン ク ス の Virtex™-4 FPGA は、ア ド バン ス ド シ リ コ ン モジ ュ ラ ー ブ ロ ッ ク (ASMBL™) アーキ テ ク チ ャ と 柔軟性に富む多様な
機能の組み合わせに よ り 、 プ ロ グ ラ マ ブル ロ ジ ッ ク 設計技術の可能性 を 広げ、 ASIC 技術に代わ る 強力な選択肢 と な っ て い ま す。
Virtex-4 を構成す る LX、 FX、 お よ び SX の 3 つのプ ラ ッ ト フ ォーム フ ァ ミ リ は、 多数の機能 と それ ら の組み合わせに よ っ て複雑なア
プ リ ケーシ ョ ンに対応 し てい ます。Virtex-4 の多様なハー ド IP コ ア ブ ロ ッ ク には、PowerPC™ プ ロ セ ッ サ (新 し い APU イ ン タ ーフ ェ
イ ス )、 ト ラ イ モー ド イ ーサネ ッ ト MAC、 622Mb/s ∼ 6.5Gb/s のシ リ アル ト ラ ン シーバ、 DSP 専用ス ラ イ ス、 高速 ク ロ ッ ク 管理回路、
ソ ース同期 イ ン タ ーフ ェ イ ス ブ ロ ッ ク があ り ます。 Virtex-4 の基本的なブ ロ ッ ク 構成は、従来の Virtex フ ァ ミ リ 製品に基づいて強化 さ
れてお り 、 し たが っ て Virtex、 Virtex-E、 Virtex-II、 Virtex-II Pro、 Virtex-II Pro X には上位互換性があ り ます。 Virtex-4 デバ イ ス は、
こ れま で困難 と さ れて き た 90nm の銅配線プ ロ セ ス に よ る 300mm (12 イ ンチ) ウ ェ ハ技術を実現 し ま し た。
Virtex-4 フ ァ ミ リ の機能概要
•
LX/SX/FX の 3 つの フ ァ ミ リ
- Virtex-4 LX : 高性能な ロ ジ ッ ク アプ リ ケーシ ョ ン用の
•
SelectIO™ テ ク ノ ロ ジ
- 1.5 ∼ 3.3V での I/O オペレーシ ョ ン
ビル ト イ ン ChipSync™ ソ ース同期テ ク ノ ロ ジ
- デジ タ ル制御 イ ン ピーダ ン ス (DCI) ア ク テ ィ ブ終端
フ ァ イ ン グ レ イ ン I/O バン ク
(1 つのバン ク で コ ン フ ィ ギ ュ レーシ ョ ン )
Xesium™ ク ロ ッ ク テ ク ノ ロ ジ
- デジ タ ル ク ロ ッ ク マネジ ャ (DCM) ブ ロ ッ ク
- 追加 さ れた位相一致 ク ロ ッ ク 分周器 (PMCD)
- 差動グ ロ ーバル ク ロ ッ ク
XtremeDSP™ ス ラ イ ス
•
柔軟性に優れた ロ ジ ッ ク リ ソ ース
•
AES 方式の ビ ッ ト ス ト リ ーム暗号化に よ る チ ッ プの保護
•
90nm の銅配線 CMOS プ ロ セ ス
•
1.2V の コ ア電圧
- 18x18、 2 の補数、 符号付 き 乗算器
- 段階的なパ イ プ ラ イ ン オプシ ョ ン
- 48 ビ ッ ト のビル ト イ ン ア キ ュ ム レー タ お よ び加減算器
SRAM メ モ リ の階層
- 分散 RAM
- デ ュ アル ポー ト の 18K ビ ッ ト RAM ブ ロ ッ ク
- 段階的なパ イ プ ラ イ ン オプシ ョ ン
オプシ ョ ナル プ ロ グ ラ マブル FIFO ロ ジ ッ ク
- RAM 信号を FIFO 信号 と し て自動的に再マ ッ プ
- 高速 メ モ リ イ ン タ ーフ ェ イ ス のサポー ト :
DDR、 DDR-2 SDRAM、 QDR-II、 およ び RLDRAM-II
•
ソ リ ュ ーシ ョ ン
-
Virtex-4 SX : デジ タ ル信号処理 (DSP) アプ リ ケーシ ョ
-
Virtex-4 FX : エンベデ ッ ド プ ラ ッ ト フ ォーム アプ リ
ン用の高性能 ソ リ ュ ーシ ョ ン
ケーシ ョ ン用の、 高性能かつフル機能の ソ リ ュ ーシ ョ ン
•
•
•
鉛フ リ ー パ ッ ケージ を含むフ リ ッ プチ ッ プ パ ッ ケージ よ り
選択可能
•
RocketIO™ 622Mb/s ∼ 6.5Gb/s マルチギガ ビ ッ ト ト ラ ン
シーバ (MGT) (FX のみ)
•
IBM PowerPC RISC プ ロ セ ッ サ コ ア (FX のみ)
- PowerPC 405 (PPC405) コ ア
- APU イ ン タ ーフ ェ イ ス ( ユーザー コ プ ロ セ ッ サ)
•
マルチ ト ラ イ モー ド イ ーサネ ッ ト MAC (FX のみ)
表 1 : Virtex-4 FPGA フ ァ ミ リ 製品
コ ン フ ィ ギャ ブル ロ ジッ ク ブ ロ ッ ク
(CLB)(1)
デバイ ス
ブロ ッ ク RAM
Xtreme
DSP
PowerPC イ ーサ RocketIO
合計
最大
DCM PMCD プ ロ セッ サ ネッ ト ト ラ ン シー I/O ユーザー
バブ ロ ッ ク
I/O
ブ ロ ッ ク 数 MAC
バン ク
数
アレ イ (3)
行x列
ロ ジッ ク
セル
XC4VLX15
64 x 24
13,824
6,144
96
32
48
864
4
0
N/A
N/A
N/A
9
320
XC4VLX25
96 x 28
24,192
10,752
168
48
72
1,296
8
4
N/A
N/A
N/A
11
448
XC4VLX40
128 x 36
41,472
18,432
288
64
96
1,728
8
4
N/A
N/A
N/A
13
640
XC4VLX60
128 x 52
59,904
26,624
416
64
160
2,880
8
4
N/A
N/A
N/A
13
640
XC4VLX80
160 x 56
80,640
35,840
560
80
200
3,600
12
8
N/A
N/A
N/A
15
768
XC4VLX100
192 x 64
110,592 49,152
768
96
240
4,320
12
8
N/A
N/A
N/A
17
960
XC4VLX160
192 x 88
152,064 67,584
1056
96
288
5,184
12
8
N/A
N/A
N/A
17
960
スラ イ ス
最大
分散
スラ イ ス
RAM (Kb)
18Kb
最大
ブロ ッ ク ブロ ッ ク
RAM (Kb)
数
© 2004-2007 Xilinx, Inc. All rights reserved.すべて の Xilinx の商標、 登録商標、 特許、 免責条項は、 http://japan.xilinx.com/legal.htmにリ スト さ れて いま す。 その他すべ
ての商標およ び登録商標は、 それぞれの所有者が所有し て いま す。 すべて の仕様は通知な し に変更さ れる 可能性があり ま す。
DS112 (v2.0) 2007 年 1 月 23 日
Preliminary 製品仕様
japan.xilinx.com
1
R
Virtex-4 フ ァ ミ リ 概要
表 1 : Virtex-4 FPGA フ ァ ミ リ 製品 (続き )
コ ン フ ィ ギャ ブル ロ ジッ ク ブ ロ ッ ク
(CLB)(1)
デバイ ス
アレ イ (3)
行x列
ロ ジッ ク
セル
スラ イ ス
最大
分散
ブロ ッ ク RAM
Xtreme
DSP
スラ イ ス
RAM (Kb)
18Kb
最大
ブロ ッ ク ブロ ッ ク
RAM (Kb)
数
PowerPC イ ーサ RocketIO
合計
最大
DCM PMCD プ ロ セッ サ ネッ ト ト ラ ン シー I/O ユーザー
バブ ロ ッ ク
I/O
バン ク
ブ ロ ッ ク 数 MAC
数
XC4VLX200 192 x 116 200,448 89,088
1392
96
336
6,048
12
8
N/A
N/A
N/A
17
960
XC4VSX25
64 x 40
23,040
10,240
160
128
128
2,304
4
0
N/A
N/A
N/A
9
320
XC4VSX35
96 x 40
34,560
15,360
240
192
192
3,456
8
4
N/A
N/A
N/A
11
448
XC4VSX55
128 x 48
55,296
24,576
384
512
320
5,760
8
4
N/A
N/A
N/A
13
640
XC4VFX12
64 x 24
12,312
5,472
86
32
36
648
4
0
1
2
N/A
9
320
XC4VFX20
64 x 36
19,224
8,544
134
32
68
1,224
4
0
1
2
8
9
320
XC4VFX40
96 x 52
41,904
18,624
291
48
144
2,592
8
4
2
4
12
11
448
XC4VFX60
128 x 52
56,880
25,280
395
128
232
4,176
12
8
2
4
16
13
576
XC4VFX100
160 x 68
94,896
42,176
659
160
376
6,768
12
8
2
4
20
15
768
XC4VFX140
192 x 84
142,128 63,168
987
192
552
9,936
20
8
2
4
24
17
896
メモ :
1.
2.
3.
1 CLB = 4 ス ラ イ ス = 最大 64 ビ ッ ト 。
XtremeDSP ス ラ イ ス は、 18 x 18 乗算器、 加算器お よ びア キ ュ ム レー タ を各々 1 つ含む。
一部の行/列ア レ イ は、 FX デバ イ ス のプ ロ セ ッ サで使用。
Virtex-4 フ ァ ミ リ に共通のシ ス テム ブ ロ ッ ク
Xesium ク ロ ッ ク テ ク ノ ロ ジ
•
-
ク ロ ッ ク イ ネーブルを供えた 178,176 個ま での内部
レ ジ ス タ (XC4VLX200)
-
最高 178,176 個ま でのル ッ ク ア ッ プ テーブル (LUT)
最大 20 個のデジタ ル ク ロ ッ ク マネージャ (DCM) モジュ ール
-
精密な ク ロ ッ ク ス キ ュ ー調整お よ び位相シ フ ト
デ ュ アル オペレーテ ィ ン グ方式に よ る パフ ォーマ ン ス
の改善が可能
•
-
最大入力周波数お よ び出力周波数を改善
•
•
柔軟な周波数合成が可能
位相シ フ ト 精度の改善
500MHz XtremeDSP ス ラ イ ス
出力のジ ッ タ を低減
低消費電力で動作
•
位相検知器を強化
位相シ フ ト 範囲の拡大
ロ ジ ッ ク 拡張マルチプ レ ク サお よ び I/O レ ジ ス タ
変数シ フ ト レ ジ ス タ ま たは分散 メ モ リ を カ ス ケー ド 接続
専用の 18 x 18 ビ ッ ト 乗算器、MAC ま たは乗加算器ブロ ッ ク
パフ ォーマ ン ス を向上 さ せ る 、 段階的なパ イ プ ラ イ ン オプ
ション
累積乗算 (MACC) 用のオプシ ョ ンの 48 ビ ッ ト
ア キ ュ ム レー タ
複合乗算ま たは乗算加算オペレーシ ョ ン用の加算器を統合
•
位相一致 ク ロ ッ ク 分周期 (PMCD) ブ ロ ッ ク の併用
•
•
•
低ジ ッ タ ク ロ ッ ク の最適化お よ び正確なデ ュ ーテ ィ サ イ ク
•
ルを提供す る 差動 ク ロ ッ ク 機能
500MHz 統合ブ ロ ッ ク メ モ リ
•
32 のグ ロ ーバル ク ロ ッ ク ネ ッ ト ワー ク
•
リ ージ ョ ナル I/O お よ び ロ ーカル ク ロ ッ ク
•
•
柔軟性に優れた ロ ジ ッ ク リ ソ ース
•
•
2
•
以前のデバ イ ス に比べ、 最高で 40% の動作速度改善
次の機能を含む最高 20 万 ロ ジ ッ ク セルま でをサポー ト
カ ス ケー ド 可能な乗算器ま たは MACC
対前世代製品で最高 100% の ス ピー ド 改善
最大 10Mb ま での統合ブ ロ ッ ク メ モ リ
パフ ォーマ ン ス を向上 さ せ る 、 段階的なパ イ プ ラ イ ン オプ
ション
マルチ レー ト FIFO サポー ト ロ ジ ッ ク
-
japan.xilinx.com
Full お よ び Empty フ ラ グ をサポー ト
完全にプ ロ グ ラ マブルな AF お よ び AE フ ラ グ
同期/非同期通信
DS112 (v2.0) 2007 年 1 月 23 日
Preliminary 製品仕様
R
•
•
•
•
•
•
Virtex-4 フ ァ ミ リ 概要
デュ アル ポー ト アーキ テ ク チ ャ
•
読み出 し ポ ー ト 幅お よ び書 き 込み ポ ー ト 幅の個別設定
(RAM のみ)
18K ビ ッ ト ブロ ッ ク
(メ モリ およ びパリ ティ /サイ ド バン ド 対応メ モリ を サポート )
16K x 1 ∼ 512 x 36 で コ ン フ ィ ギ ュ レーシ ョ ン
(4K x 4 ∼ 512 x 36 が FIFO オペレーシ ョ ン用)
バ イ ト 書 き 込み機能 (PPC 405 な どへ接続)
FPGA 配線を使用せずに 32K x 1 メ モ リ を形成す る 専用の
カ ス ケー ド 配線
•
対前世代製品で最高 100% の ス ピー ド 改善
•
•
•
最大 960 個ま でのユーザー I/O
•
デー タ シ リ ア ラ イ ザ/デシ リ ア ラ イ ザ ロ ジ ッ ク をすべての
I/O お よ び ク ロ ッ ク 分周器に内蔵
•
1Gb/s+ DDR ま での メ モ リ / ネ ッ ト ワ ー ク / テ レ コ ミ ュ ニ ケー
シ ョ ン イ ン タ ーフ ェ イ ス
デジ タ ル制御イ ン ピーダ ン ス (DCI)
ア ク テ ィ ブ I/O 終端
•
極めて高パフ ォーマ ン ス
-
専用 I/O お よ び リ ージ ョ ナル ク ロ ッ ク リ ソ ース ( ピ ンお よ
びツ リ ー )
オプシ ョ ンのシ リ ーズ終端ま たはパ ラ レル終端
温度補正
コ ン フ ィ ギ ュ レーシ ョ ン
1.5V ∼ 3.3V ま での I/O 規格か ら 選択可能
-
600Mb/s HSTL およ び SSTL (すべてのシン グル エン ド
I/O) を サポート
1Gb/s LVDS (すべての差動 I/O ペア ) をサポー ト
•
•
•
真の差動終端
シ グナル イ ン テ グ リ テ ィ を向上 さ せ る 低キ ャ パシ タ ン ス I/O
•
DDR、 DDR-2 SDRAM、 QDR-II お よ び RLDRAM-II
入力 I/O お よ び出力 I/O で同エ ッ ジ を キ ャ プチ ャ
•
•
•
•
256 ビ ッ ト の AES ビ ッ ト ス ト リ ーム暗号化に よ る 知的財産
(IP) 保護
ビ ッ ト ス ト リ ーム エ ラ ー検知/訂正機能の改善
高速 SelectMAP コ ン フ ィ ギ ュ レーシ ョ ン
JTAG サポー ト
リ ー ド バ ッ ク 機能
90nm 銅配線 CMOS プ ロ セス
1.2V の コ ア電圧
フ リ ッ プ チ ッ プ パ ッ ケージ
メ モ リ イ ン タ ーフ ェ イ ス をサポー ト
•
ChipSync テ ク ノ ロ ジ
•
•
•
•
SelectIO テ ク ノ ロ ジ
ビ ッ ト ご と の ス キ ュ ー調整機能をすべての I/O ブ ロ ッ ク に
搭載 (可変入力遅延 ラ イ ン )
量産デバ イ ス に鉛フ リ ー パ ッ ケージが使用可能
ソ ース同期 イ ン タ ーフ ェ イ ス を単純化す る SelectIO テ ク ノ
ロ ジ を統合
シ ス テム ブ ロ ッ ク に特化 し た Virtex-4 FX フ ァ ミ リ
RocketIO マルチギガ ビ ッ ト ト ラ ン シーバ (MGT)
•
622Mb/s ∼ 6.5Gb/s ボー レー ト の全二重シ リ アル ト ラ ン
シーバ (MGT) 機能
•
8b/10b、 64b/66b、 ユーザー定義に よ る FPGA ロ ジ ッ ク ま た
はデー タ エン コ ーデ ィ ン グ /デ コ ーデ ィ ン グ な し
•
チ ャ ネル ボ ンデ ィ ン グ をサポー ト
•
CRC の生成 と その検証
•
ト ラ ン シーバ用のプ ロ グ ラ マブル プ リ エン フ ァ シ ス ま たは
•
PowerPC 405 RISC コ ア
•
プ リ イ コ ラ イ ゼーシ ョ ン
•
セカ ン ダ リ コ ン フ ィ ギ ュ レーシ ョ ン バ ス を使用 し たユー
ザー ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン
エンベデ ッ ド PowerPC 405 (PPC405) コ ア
-
最高 450MHz で動作
-
PPC405 と プ ロ セ ッ サ ロ ーカル バ ス間の追加 さ れた周
波数比のオプシ ョ ン
レ シーバ用のプ ロ グ ラ マブル コ ン テ ィ ニ ュ ア ス タ イ ム イ コ
ラ イ ゼーシ ョ ン
•
レ シーバ用のプ ロ グ ラ マブル DFE
•
オンチ ッ プ AC カ ッ プ リ ン グ レ シーバ
•
レ シーバの信号検知に よ る シ グナル イ ン ジ ケー タ の廃止
•
送信 ド ラ イ バの電気的ア イ ド ル モー ド
DS112 (v2.0) 2007 年 1 月 23 日
Preliminary 製品仕様
•
5 段階のデー タ パス パ イ プ ラ イ ン
16KB の命令キ ャ ッ シ ュ
16KB のデー タ キ ャ ッ シ ュ
改善 さ れた命令お よ びデー タ オンチ ッ プ メ モ リ (OCM)
コ ン ト ローラ
PPC405 と フ ァ ブ リ ッ ク の コ プ ロ セ ッ サ を直接繋ぐ 補助
プ ロ セ ッ サ ユニ ッ ト (APU) イ ン タ ーフ ェ イ ス
-
japan.xilinx.com
APU は異な る ク ロ ッ ク 周波数での動作が可能
自動命令生成をサポー ト 、 パ イ プ ラ イ ンの ス ト ールな し
3
R
Virtex-4 フ ァ ミ リ 概要
-
32 ビ ッ ト 命令お よ び 64 ビ ッ ト デー タ
4 サ イ ク ルのキ ャ ッ シ ュ ラ イ ン転送
•
RocketIO MGT を介 し た外部 PHY デバ イ ス と の SGMII
接続を イ ンプ リ メ ン ト
ト ラ イ モー ド イ ーサネ ッ ト MAC
•
I/O リ ソ ース を介 し た複数 PHY (MII、 GMII な ど ) イ ン タ ー
•
個別の イ ン タ ーフ ェ イ ス に よ る 送信統計お よ び受信統計が
可能
フ ェ イ ス をサポー ト
•
IEEE 802.3 に準拠
•
10、 100、 1,000Mb/s で動作
•
ト ラ イ モー ド 自動検知をサポー ト
•
独立 し た ホ ス ト お よ び ク ラ イ ア ン ト イ ン タ ーフ ェ イ ス
•
レ シーバ側ア ド レ ス フ ィ ル タ
•
ジ ャ ン ボ フ レームに対応
•
RocketIO MGT お よ び全モ ノ リ シ ッ ク 1000Base-X 用 ソ
•
柔軟性の高い、 ユーザー コ ン フ ィ ギ ュ レーシ ョ ンが可能な
リ ュ ーシ ョ ン
ホ ス ト イ ン タ ーフ ェ イ ス
アーキテ ク チ ャ の説明 : Virtex-4 ア レ イ について
Virtex-4 デバ イ ス は、 高集積かつ高パフ ォーマ ン ス なシ ス テ ム
•
デザ イ ン用に最適化 さ れたエンベデ ッ ド コ ア と さ ま ざ ま な
コ ン フ ィ ギ ャ ブル エ レ メ ン ト を備え たユーザー プ ロ グ ラ マブル
ゲー ト ア レ イ です。 Virtex-4 デバ イ ス には、 次の機能が イ ンプ リ
メ ン ト さ れてい ます。
•
フ キ ャ リ ブ レーシ ョ ン、 ク ロ ッ ク 分散遅延補正の完全なデジ
タ ル ソ リ ュ ーシ ョ ン、 ク ロ ッ ク 乗算/除算お よ び コ ース グ
レ イ ン / フ ァ イ ン グ レ イ ンの ク ロ ッ ク 位相シ フ ト 機能があ り
ます。
I/O ブ ロ ッ ク は、 パ ッ ケージ ピ ン と 内部 コ ン フ ィ ギ ャ ブル
FX デバ イ ス は、 次のエンベデ ッ ド シ ス テ ム機能をサポー ト し て
ロ ジ ッ ク の イ ン タ ーフ ェ イ ス を提供 し ます。 汎用性に優れた
最先端の I/O 規格が、 プ ロ グ ラ マブル I/O ブ ロ ッ ク (IOB) で
い ます。
サポー ト さ れてい ます。 IOB は、 ソ ース同期アプ リ ケーシ ョ
•
ご と の ス キ ュ ー調整、 デー タ シ リ ア ラ イ ザ/デシ リ ア ラ イ ザ、
•
RISC CPU
使用で き ます。
コ ン フ ィ ギ ャ ブル ロ ジ ッ ク ブ ロ ッ ク (CLB) は、 ザ イ リ ン ク
ス FPGA の基本的な ロ ジ ッ ク エ レ メ ン ト であ り 、 分散 メ モ
リ お よ び SRL16 シ フ ト レ ジ ス タ 機能に加え、 組み合わせ ロ
ジ ッ ク お よ び同期 ロ ジ ッ ク を提供 し ます。
ブ ロ ッ ク RAM モジ ュ ールは、柔軟性に優れた 18K ビ ッ ト の
完全なデ ュ アル ポー ト RAM を備え、 よ り 大 き な メ モ リ ブ
ロ ッ ク と な る よ う カ ス ケー ド 接続で き ま す。 Virtex-4 ブ ロ ッ
ク RAM は、 デバ イ ス の使用率を増加 さ せ る プ ロ グ ラ マブル
な FIFO ロ ジ ッ ク を オプシ ョ ン と し て備え てい ます。
•
4
最高 450MHz で動作 し 、 補助的なプ ロ セ ッ サ ユニ ッ ト イ ン
タ ー フ ェ イ ス を 備 え た エ ン ベ デ ッ ド IBM PowerPC 405
ク ロ ッ ク 分周、 お よ び専用の ロ ーカル ク ロ ッ ク リ ソ ー ス が
•
各チ ャ ネル 6.5Gb/s 以上のデー タ レー ト を可能に し た高速
シ リ アル ト ラ ン シーバを統合
ン用に改善 さ れてお り 、 ソ ー ス同期の最適化 と し て、 ビ ッ ト
•
デジ タ ル ク ロ ッ ク マネージ ャ (DCM) ブ ロ ッ ク には、 セル
18 ビ ッ ト x 18 ビ ッ ト の専用乗算器、加算器お よ び 48 ビ ッ ト
の ア キ ュ ム レ ー タ を 備 え た カ ス ケ ー ド 接続可能 な Xtreme
DSP ス ラ イ ス を内蔵 し てい ます。
•
10/100/1000 イ ーサネ ッ ト メ デ ィ ア ア ク セ ス コ ン ト ロ ール
(EMAC) コ ア
汎用配線マ ト リ ッ ク ス (GRM) は、 各 コ ン ポーネ ン ト 間の配線ス
イ ッ チ を 提供 し ま す。 各プ ロ グ ラ マブル エ レ メ ン ト は ス イ ッ チ
マ ト リ ッ ク ス に接続 さ れ、 通常の配線マ ト リ ッ ク スへの複数接続
を可能に し ます。 プ ロ グ ラ マブル相互接続全体は階層的で、 高速
デザ イ ン をサポー ト す る よ う 設計 さ れてい ます。
配線 リ ソ ース を含むすべてのプ ロ グ ラ マブル エ レ メ ン ト は、 ス タ
テ ィ ッ ク メ モ リ セルに格納 さ れた値に よ っ て制御 さ れ ま す。 こ
の値は コ ン フ ィ ギ ュ レーシ ョ ン中に メ モ リ セルに読み込まれ、プ
ロ グ ラ ム エ レ メ ン ト の機能変更の際に再読み込みが可能です。
japan.xilinx.com
DS112 (v2.0) 2007 年 1 月 23 日
Preliminary 製品仕様
R
Virtex-4 フ ァ ミ リ 概要
Virtex-4 の機能
こ のセ ク シ ョ ンでは、 Virtex-4 フ ァ ミ リ FPGA の機能について簡潔に説明 し ます。
入力/出力ブ ロ ッ ク (SelectIO)
IOB はプ ロ グ ラ マブルであ り 、 次の よ う に分類 さ れます。
•
プ ロ グ ラ マブルなシ ン グルエン ド ま たは差動 (LVDS) オペ
•
オプシ ョ ンのシ ン グル デー タ レー ト (SDR) ま たはダブル
レーシ ョ ン
デー タ レー ト (DDR) レ ジ ス タ 付 き の入力ブ ロ ッ ク
バン ク ご と に 4 つの選択範囲を持つ汎用 I/O は、 同範囲内の I/O
に特殊なハー ド ウ ェ ア を接続 さ せ る こ と に よ っ て、 リ ージ ョ ナル
ク ロ ッ ク と し て使用可能な I/O と し て設計で き ま す。 こ の リ ー
ジ ョ ナル ク ロ ッ ク 入力を制限領域内で分配 し 、IOB 間の ク ロ ッ ク
ス キ ュ ーを抑え ら れ ます。 リ ージ ョ ナル I/O ク ロ ッ ク は、 グ ロ ー
バル ク ロ ッ ク リ ソ ース を補完 し ます。
•
オプショ ン の SDR ま たは DDR レ ジス タ 付き の出力ブロ ッ ク
•
双方向ブ ロ ッ ク
•
ビ ッ ト ご と の ス キ ュ ー調整回路
•
専用 I/O お よ び リ ージ ョ ナル ク ロ ッ ク リ ソ ース
データ のシリ ア ラ イ ザ/デシリ ア ラ イ ザ機能は、 各 I/O のソ ース 同
期イ ン タ ーフ ェ イ ス を サポ ート する た め追加さ れて いま す。 ク
ロ ッ ク 分周器に関連し たシリ アル/パラ レ ル変換器は入力パス の内
部に、 パラ レ ル/シリ アル変換器は出力パス の内部に含ま れま す。
•
組み込みデー タ シ リ ア ラ イ ザ/デシ リ ア ラ イ ザ
Virtex-4 の IOB の詳細は 『Virtex-4 ユーザー ガ イ ド 』 を参照 し て
IOB レ ジ ス タ は、 エ ッ ジで動作す る D タ イ プの フ リ ッ プ フ ロ ッ
く だ さ い。
プ ま たはレベルで認識 さ れ る ラ ッ チのいずれか と な り ます。
コ ン フ ィ ギ ャ ブル ロ ジ ッ ク ブ ロ ッ ク (CLB)
IOB は、 次のシ ン グル エン ド 規格をサポー ト し てい ます。
1 つの CLB リ ソ ー ス は 4 つの ス ラ イ ス で構成 さ れてい ま す。 各
ス ラ イ スはすべて次の よ う に構成 さ れてい ます。
•
LVTTL
•
LVCMOS (3.3V、 2.5V、 1.8V、 お よ び 1.5V)
•
PCI (33MHz お よ び 66MHz)
•
PCI-X
•
GTL お よ び GTLP
•
HSTL 1.5V お よ び 1.8V ( ク ラ ス I、 II、 III、 お よ び IV)
•
SSTL 1.8V お よ び 2.5V ( ク ラ ス I お よ び II)
•
•
•
•
•
DCI I/O 機能を コ ン フ ィ ギ ュ レーシ ョ ン し て、 各シ ン グル エン ド
I/O 規格お よ び数種の差動 I/O 規格に準拠 し たオ ンチ ッ プ終端を
提供 し ます。
IOB エレ メ ン ト は、 次の差動信号 I/O 規格を サポート し ていま す。
•
LVDS お よ び 拡張 LVDS (2.5V のみ)
•
BLVDS (バ ス LVDS)
•
ULVDS
•
Hypertransport™
•
差動 HSTL 1.5V お よ び 1.8V ( ク ラ ス II)
•
差動 SSTL 1.8V お よ び 2.5V ( ク ラ ス II)
演算 ロ ジ ッ ク ゲー ト
多入力マルチプ レ ク サ
高速キ ャ リ ー ル ッ ク アヘ ッ ド チ ェーン
フ ァ ン ク シ ョ ン ジ ェ ネ レー タ F お よ び G は、 4 入力 ル ッ ク ア ッ
プ テーブル (LUT) と し て コ ン フ ィ ギ ャ ブルです。 CLB 内の 2 つ
の ス ラ イ ス は、 16 ビ ッ ト の シ フ ト レ ジ ス タ と し て、 ま た は 16
ビ ッ ト の分散 RAM と し て コ ン フ ィ ギ ュ レーシ ョ ン し た LUT を
備え ら れ ま す。 さ ら に、 2 つの記憶エ レ メ ン ト は、 エ ッ ジで動作
す る D タ イ プ の フ リ ッ プ フ ロ ッ プ ま た は レ ベル で認識 さ れ る
ラ ッ チのいずれか と な り ます。 各 CLB は内部高速相互接続 さ れ、
ス イ ッ チ マ ト リ ッ ク ス に接続 し て、汎用配線 リ ソ ース にア ク セ ス
し ます。
Virtex-4 の CLB の詳細は 『Virtex-4 ユーザー ガ イ ド 』 を参照 し
て く だ さ い。
ブ ロ ッ ク RAM
ブ ロ ッ ク RAM リ ソ ー ス は、 18Kb の 完全 な デ ュ ア ル ポ ー ト
RAM ブ ロ ッ ク であ り 、 16K x 1 ∼ 512 x 36 でプ ロ グ ラ ム可能で、
2 つの隣接パ ッ ド を各差動ペア と し て使用 し ま す。 2 つ ま たは 4
つの IOB ブ ロ ッ ク を 1 つの ス イ ッ チ マ ト リ ッ ク ス に接続 し 、 配
線 リ ソ ース にア ク セ ス し ます。
ビ ッ ト ご と の ス キ ュ ー調整回路に よ り 、 FPGA へのプ ロ グ ラ マブ
ルな信号遅延が考慮 さ れ ます。 ビ ッ ト ご と に ス キ ュ ー調整す る こ
と で、 遅延の フ ァ イ ン グ レ イ ン イ ン ク リ メ ン ト を実行 し 、 信号
遅延範囲が正確に生成 さ れ ま す。 こ の機能は、 ソ ー ス 同期 イ ン
タ ーフ ェ イ ス での信号エ ッ ジ同期に非常に有効 と な り ます。
DS112 (v2.0) 2007 年 1 月 23 日
Preliminary 製品仕様
2 つのフ ァ ン ク シ ョ ン ジ ェ ネ レー タ (F お よ び G)
2 つの記憶エ レ メ ン ト
幅 と ワ ー ド 数が コ ン フ ィ ギ ュ レーシ ョ ン で き ます。 各ポー ト は完
全に同期お よ び独立 し 、 3 つの 「書 き 込み中の読み出 し 」 モー ド
があ り ます。 ブ ロ ッ ク RAM を カ ス ケー ド 接続 し て、 大規模エン
ベデ ッ ド 記憶ブ ロ ッ ク を イ ン プ リ メ ン ト で き ます。 ま た、 バ ッ ク
エ ン ド パ イ プ ラ イ ン レ ジ ス タ 、 ク ロ ッ ク 制御回路、 組み込み
FIFO サ ポー ト 、 お よ びバ イ ト 書 き 込み イ ネーブルは、 Virtex-4
FPGA の新 し い機能です。
Virtex-4 デバ イ ス のブ ロ ッ ク RAM 機能の詳細は
『Virtex-4 ユーザー ガ イ ド 』 を参照 し て く だ さ い。
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5
R
Virtex-4 フ ァ ミ リ 概要
XtremeDSP ス ラ イ ス
配線 リ ソ ース
XtremeDSP ス ラ イ ス には、 専用の 18 x 18 ビ ッ ト の 2 の補数符
号付き 乗算器、 加算 ロ ジ ッ ク お よ び 48 ビ ッ ト ア キ ュ ム レー タ が
あ り ま す。 各乗算器 ま た は ア キ ュ ム レ ー タ は個別に使用で き ま
す。 こ のブ ロ ッ ク は、効率性に優れた高速 DSP アプ リ ケーシ ョ ン
を実現する ために設計 さ れてい ます。
Virtex-4 デバ イ ス の コ ン ポーネ ン ト はすべて、 同 じ 内部接続方法
Virtex-4 デバイ ス のブロ ッ ク DSP 機能の詳細は、『 XtremeDSP
デザイ ン 考察ユーザー ガイ ド 』 を 参照し てく ださ い。
グ ローバル ク ロ ッ ク
DCM お よ び グ ロ ーバル ク ロ ッ ク マルチプ レ ク ス バ ッ フ ァ は、
高速 ク ロ ッ ク ネ ッ ト ワ ー ク 設計の全面的な ソ リ ュ ーシ ョ ン を提
供 し ます。
DCM ブロ ッ ク は 20 個ま で使用可能です。 内部ま たは外部ク ロ ッ
ク のス キ ュ ー調整を 実行する には、 各 DCM を 使用し て、 ク ロ ッ
ク 分散遅延を なく し ま す。 DCM は、 出力ク ロ ッ ク の 90 度、 180
度およ び 270 度の位相シフ ト を 提供し 、 フ ァ イ ン グ レ イ ン の位相
を使用 し て、 同様にグ ロ ーバル配線マ ト リ ッ ク ス にア ク セ ス し ま
す。 タ イ ミ ン グ モー ド を共有す る こ と に よ り 、 高速デザ イ ンのパ
フ ォーマ ン ス の予見性がめざ ま し く 改善 さ れま し た。
バウン ダ リ スキ ャ ン
バ ウ ン ダ リ ス キ ャ ン命令 と それに関連する デー タ レ ジ ス タ は、標
準化 さ れた方法で Virtex-4 デバ イ ス の ア ク セ ス お よ びその コ ン
フ ィ ギ ュ レ ーシ ョ ン を実行 し 、 IEEE 規格の 1149.1 お よ び 1532
に準拠 し てい ます。
コ ン フ ィ ギ ュ レーシ ョ ン
Virtex-4 デバ イ ス は、 次のモー ド のいずれか を使用 し て内部の コ
ン フ ィ ギ ュ レーシ ョ ン メ モ リ にビ ッ ト ス ト リ ーム を ロ ー ド し 、 コ
ン フ ィ ギ ュ レーシ ョ ン さ れます。
•
ス レーブ シ リ アル モー ド
シフ ト で、 わずかなク ロ ッ ク 周期のイ ン ク リ メ ン ト に対する 、 よ
り 高度な位相補正を 実行し ま す。 そし て、 柔軟性の高い周波数合
成で、 分数ま たは整数演算に等し いク ロ ッ ク 出力を 提供し ま す。
•
マ ス タ ー シ リ アル モー ド
•
ス レーブ SelectMAP モー ド
•
マ ス タ ー SelectMAP モー ド
Virtex-4 デバ イ ス に は、 32 の グ ロ ーバ ル ク ロ ッ ク MUX バ ッ
•
バ ウ ン ダ リ ス キ ャ ン モー ド (IEEE 1532)
フ ァ があ り ます。 ク ロ ッ ク ツ リ ーは、 差動 ク ロ ッ ク と な る よ う 設
計 さ れてい ます。 差動 ク ロ ッ ク は、 ジ ッ タ お よ びデ ュ ーテ ィ サ イ
ク ルのずれを減少 さ せます。
オプシ ョ ン で 256 ビ ッ ト の AES 複合化を オンチ ッ プでサポー ト
( ソ フ ト ウ ェ ア ビ ッ ト ス ト リ ーム の暗号化 も サポー ト ) し 、 IP を
保護 し ます。
Virtex-4 FX フ ァ ミ リ
こ のセ ク シ ョ ンでは、 FX デバ イ ス にのみ搭載 さ れてい る ブ ロ ッ ク について説明 し ます。
RocketIO マルチギガ ビ ッ ト ト ラ ン シーバ (MGT)
622Mb/s ∼ 6.5Gb/s 以 上 で 動 作 す る 8 ∼ 24 チ ャ ネ ル の
RocketIO マルチギガ ビ ッ ト シ リ アル ト ラ ン シーバ (MGT)
•
カ ン マ検知機能ま たはプ ロ グ ラ マブルな A1/A2、
A1A1/A2A2 検知機能を内蔵
•
プ ロ グ ラ マブル プ リ エン フ ァ シ ス ( ト ラ ン ス ミ ッ タ イ コ ラ
イ ゼーシ ョ ン )
•
完全な ク ロ ッ ク お よ びデー タ リ カバ リ
•
32 ビ ッ ト ま たは 40 ビ ッ ト のデー タ パ ス をサポー ト
•
プ ロ グ ラ マブル レ シーバの イ コ ラ イ ゼーシ ョ ン
•
オプシ ョ ン と し て、 8b/10b、 64b/66b ま たは FPGA をベース
•
次に示す項目のエンベデ ッ ド サポー ト
-
と し たエン コ ー ド お よ びデ コ ー ド
•
FIFO/ エ ラ ス テ ィ ッ ク バ ッ フ ァ を内蔵
•
チ ャ ネル ボ ンデ ィ ン グ をサポー ト
•
エンベデ ッ ド の 32 ビ ッ ト CRC を生成/チ ェ ッ ク
6
•
Out Of Band (OOB) 信号 : シ リ アル ATA
ビー コ ンお よ びエ レ ク ト リ カル ア イ ド ル : PCI
Express™
オ ンチ ッ プでバ イ パ ス可能な レ シーバ用 AC カ ッ プ リ ン グ
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Preliminary 製品仕様
R
Virtex-4 フ ァ ミ リ 概要
1 つまたは 2 つのPowerPC 405 プ ロ セ ッ サ コ ア
-
PowerPC の浮動小数点命令を自動でデコ ー ド
-
•
32 ビ ッ ト の Harvard アーキ テ ク チ ャ
•
5 段階の命令実行パ イ プ ラ イ ン
•
16KB の レベル 1 命令キ ャ ッ シ ュ お よ び 16KB の レベル 1
-
ユーザー定義の命令を サポー ト (8 命令ま でデ コ ー ド
可能)
極めて効率の よ いマ イ ク ロ コ ン ト ロ ー ラ 型 イ ン タ ーフ ェ
イス
デー タ キ ャ ッ シ ュ
•
レベル 1 のキ ャ ッ シ ュ パ リ テ ィ 生成お よ びチ ェ ッ ク 機能を
内蔵
CoreConnect™ バ ス アーキ テ ク チ ャ
•
効率的で高いパフ ォーマ ン ス を実現す る ブ ロ ッ ク RAM への
•
2 つまたは 4 つの ト ラ イ モー ド (10/100/1000Mb/s)
イ ーサネ ッ ト MAC (Media Access Control) コ ア
•
IEEE 802.3-2000 に準拠
•
MII/GMII イ ン タ ーフ ェ イ ス ま たは SGMII (RocketIO ト ラ
ン シーバ と 併用の場合)
PLB 同期 ロ ジ ッ ク (非整数の CPU ∼ PLB 間の ク ロ ッ ク 率
をサポー ト す る )
•
PowerPC プ ロ セ ッ サの独立使用が可能
•
半ま たは完全二重方式
補助プ ロ セ ッ サ ユニ ッ ト (APU) イ ン タ ーフ ェ イ スお よ び
•
ジ ャ ン ボ フ レーム をサポー ト
APU 統合 コ ン ト ロ ー ラ
•
1000Base-X PCS/PMA : RocketIO MGT と 併用する 場合、オ
ンチ ッ プで完全に 1000Base-X を イ ンプ リ メ ン ト
オンチ ッ プ メ モ リ (OCM) イ ン タ ーフ ェ イ ス
•
•
-
FPGA ベース の コ プ ロ セ ッ サ と の接続を最適化
IP コ ア
ザ イ リ ン ク ス では、 DSP、 バ ス イ ン タ ーフ ェ イ ス、 プ ロ セ ッ サ、
プ ロ セ ッ サ ペ リ フ ェ ラ ルを含む汎用的で複雑な機能に対応す る 、
IP コ ア を提供 し てい ます。 ザ イ リ ン ク ス の LogiCORE™ 製品お
よ びサー ド パーテ ィ の AllianceCORE パー ト ナの コ ア を 使用 し
て開発時間を短縮 し 、 設計 リ ス ク を抑え、 よ り 優れたパフ ォーマ
ン ス の デ ザ イ ン を 実現 し ま す。 ま た、 ザ イ リ ン ク ス の CORE
Generator™ シ ス テ ム を使用 し て、 Virtex-4 FPGA に予測可能か
つ連続的なパフ ォーマ ン ス で IP コ ア を イ ンプ リ メ ン ト で き ます。
シ ンプルなユーザー イ ン タ ーフ ェ イ ス を提供 し 、FPGA 製品用に
最適化 さ れたパ ラ メ ー タ ベース の コ ア を生成 し ます。
DSP の System Generator ツールは、手動生成 し た IP を使用 し た
DSP 機能を イ ンプ リ メ ン ト し 、 迅速にモデル化で き る シ ス テ ム
アーキ テ ク チ ャ を実現 し ます。 ま た、 サー ド パーテ ィ のシ ス テ ム
レベルの DSP デザ イ ン ツール と の イ ン タ ーフ ェ イ ス機能を果た
し ます。 DSP の System Generator では、 ザ イ リ ン ク ス の イ ン
タ ー リ ーバ/デ イ ン タ ー リ ーバ付 き エ ラ ー訂正転送機能、
Reed-Solomon エン コ ーダ /デ コ ーダお よ び ビ タ ビ デ コ ーダな ど
の Virtex-4 FPGA で使用す る さ ま ざ ま な高性能 DSP コ ア を イ ン
プ リ メ ン ト し ます。 こ れ ら の機能は、 市場をサポー ト す る 非常に
柔軟性に優れた連結的な コ ーダ /デ コ ーダ と し て理想的です。
業界最先端の接続お よ びネ ッ ト ワ ー ク IP コ アには、 エ レ ク ト ロ
ニ ク ス業界初の ス イ ッ チン グ製品、 最新 PCI Express、 シ リ アル
RapidIO、 フ ァ イ バ チ ャ ネル、 お よ び Virtex-4 RocketIO マルチ
ギ ガ ビ ッ ト シ リ アル イ ン タ ーフ ェ イ ス を含む 10Gb イ ーサネ ッ
ト コ ア が あ り ま す。 ザ イ リ ン ク ス の SPI-4.2 IP コ ア では、 Virtex-4 に内蔵 さ れた ChipSync 技術を利用 し て、高性能な ソ ース同
期オペレーシ ョ ンのためのダ イ ナ ミ ッ ク 位相ア ラ イ メ ン ト を イ ン
プ リ メ ン ト し ます。
MicroBlaze™ 32 ビ ッ ト コ アは、 ネ ッ ト ワー ク 、 テ レ コ ミ ュ ニ
ケーシ ョ ン、 デー タ 通信、 エンベデ ッ ト お よ び コ ン シ ュ ーマ
マーケ ッ ト 用の複雑なシ ス テ ム構築のための業界最速の ソ フ ト 処
理 ソ リ ュ ーシ ョ ン を提供 し ます。 MicroBlaze プ ロ セ ッ サは、
Harvard 方式の RISC アーキ テ ク チ ャ で、 32 ビ ッ ト 命令 と 最速
で動作す る デー タ バ ス を分離 し てプ ロ グ ラ ム を実行 し 、 オン
チ ッ プお よ び外部 メ モ リ か ら のデー タ にア ク セ ス し ます。 ペ リ
フ ェ ラ ルの標準セ ッ ト で も CoreConnect™ が使用で き 、
MicroBlaze ユーザーに互換性お よ び再利用性を提供 し てい ます。
Virtex-4 FPGA 用の IP コ アはすべて、最新の IP コ アおよ びリ フ ァ
レ ン ス デザイ ン が掲載さ れた、高速検索用のス マート サーチが利
用でき る ザイ リ ン ク ス の IP セン タ サイ ト から 入手でき ま す。
ア プ リ ケーシ ョ ン ノ ー ト および リ フ ァ レ ン ス デザイ ン
Virtex-4 フ ァ ミ リ に関す る アプ リ ケーシ ョ ン ノ ー ト お よ び リ フ ァ レ ン ス デザ イ ンは、 次のザ イ リ ン ク ス ウ ェ ブ サ イ ト か ら 入手で き ま
す。
http://japan.xilinx.com/virtex4
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Virtex-4 フ ァ ミ リ 概要
Virtex-4 デバイ ス と パ ッ ケージの組み合わせおよび最大 I/O 数
表 2 : Virtex-4 デバイ ス と パ ッ ケージの組み合わせおよび最大使用可能 I/O 数
パッ ケージ (1,2)
SF363
SFG363
FF668
FFG668
FF672
FFG672
FF676
FFG676
FF1148
FFG1148
FF1152
FFG1152
FF1513
FFG1513
FF1517
FFG1517
サイ ズ
17 x 17
27 x 27
27 x 27
27 x 27
35 x 35
35 x 35
40 x 40
40 x 40
MGTs
I/O
MGTs
I/O
MGTs
I/O
MGTs
I/O
XC4VLX15
N/A
240
N/A
320
N/A
320
XC4VLX25
N/A
240
N/A
448
N/A
448
XC4VLX40
N/A
448
N/A
448
N/A
640
XC4VLX60
N/A
448
N/A
448
N/A
640
XC4VLX80
N/A
768
XC4VLX100
N/A
XC4VLX160
N/A
デバイ ス
MGTs
I/O
MGTs
I/O
MGTs
I/O
768
N/A
960
768
N/A
960
N/A
960
XC4VLX200
XC4VSX25
N/A
320
N/A
320
XC4VSX35
N/A
448
N/A
448
XC4VSX55
XC4VFX12
N/A
N/A
240
N/A
320
N/A
MGTs
I/O
20
768
24
768
640
320
XC4VFX20
8
320
XC4VFX40
12
352
12
448
XC4VFX60
12
352
16
576
20
576
XC4VFX100
XC4VFX140
メモ :
すべてのパ ッ ケージで鉛フ リ ー バージ ョ ン (SFG/FFG) があ り ます。
2. すべてのパ ッ ケージ (SF363/SFG363、 FF668/FFG668 を除 く ) は、 シ グナル イ ン テ グ リ テ ィ を向上す る 、 強化 さ れた新 し い ス パース シ ェ ブ ロ ン
(SparseChevron) ピ ン配置です。
1.
Virtex-4 注文情報
図 1 に示す Virtex-4 の注文情報は、 鉛フ リ ーパ ッ ケージ を含むすべてのパ ッ ケージに対応 し てい ます。
例 XC4VLX25-10FFG668CS2
Example:
Step
Identification
Version
ステ ッ
プ識別バージ
ョ ン (1)(1)
Temperature
温度範囲 : Range:
CC==Commercial
(TJ（T=J0°C
コ マーシ ャル
= 0 to
℃ +85°C)
∼ +85 ℃ )
(2)
(2)
II==Industrial
(T
=
–
40°C
+100°C)
イ ン ダス ト リJアル
（Tto
J = -40 ℃ ∼ +100 ℃ )
ピ ン数 of Pins
Number
鉛フ リ ー
Pb-Free
パ ッ ケージ
タ イプ
Package
Type
Device
デバイ
ス タType
イプ
Speed
ス ピー ド グ Grade
レー ド
(2))(2))
(-10,
(-10
、-11-11,
、-12-12
メモ :
Notes:
(1)
ス テstep
ッ プ識別バージ
ンはオプシ
ョ ンであ
イ ス ス テunless
ッ ピ ン グが必要な場合のみ特定 さ れます。
1) The
identificationョversion
is optional
andりis、デバ
not specified
テ ッ プの注文コー
ド については、『
Virtex-4
シー ト 』 Data
(DS302) を参照し て く だ さ い。
aスparticular
device stepping
is required.
Refer データ
to the Virtex-4
onダstep
codes.
(2) Sheet
ス ピー(DS302)
ド グ レーfor
ド additional
-12 のデバinformation
イ ス は、イ ン
ス トordering
リ アル グ
レー ド では提供 さ れてい ません。
2) -12 devices not available in Industrial grade.
DS112_01_112806
図 1 : Virtex-4 注文情報
8
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DS112 (v2.0) 2007 年 1 月 23 日
Preliminary 製品仕様
R
Virtex-4 フ ァ ミ リ 概要
改訂履歴
次の表に、 こ のデー タ シー ト の改訂履歴を示 し ます。
日付
バージ ョ ン
改訂内容
2004/08/02
1.0
初版 リ リ ース。 ハン ド ブ ッ ク 発行。
2004/09/10
1.1
誤字脱字の修正。
2004/12/08
1.2
シ ス テ ム モニ タ お よ び ADC の リ フ ァ レ ン ス を削除。 イ ーサネ ッ ト MAC の項目を改訂。
2005/03/26
1.3
CLB リ フ ァ レ ン ス を削除お よ び誤字の修正。 シ リ アル ト ラ ン シーバについて修正。 表 2 に FFG
鉛フ リ ー パ ッ ケージ を追加。
2005/06/17
1.4
表 2 の メ モに、 SparseChevron （スパース シ ェ ブ ロ ン） の ピ ン配置を追加。
2006/02/10
1.5
FCRAM-II サポー ト を削除。 表 2 の メ モに 3 を追加。 表 2 の XC4VFX40 デバ イ ス の CLB 数を修
正。 Virtex-4 の注文情報 図 1 に ス テ ッ ピ ン グ情報を追加。
2006/10/10
1.6
最大 ト ラ ン シーバ レー ト を 6.5Gb/s に変更。 表 2 か ら FF1760 パ ッ ケージ を削除。
2007/01/23
2.0
デー タ シー ト (DS302) の重要な改定に伴い、 バージ ョ ン を 2.0 に変更。 表 2 の XC4VFX40 の ス ラ
イ ス数を 18,624 に修正。 表 2 に FF676 パ ッ ケージの情報を追加、 メ モ を変更。
Virtex-4 資料
最新の FPGA Virtex-4 フ ァ ミ リ の資料は、ザ イ リ ン ク ス の ウ ェ ブ
サ イ ト か ら 入手で き ま す。 最新版の Virtex-4 フ ァ ミ リ の概要は、
次のサ イ ト か ら も ダ ウ ン ロ ー ド で き ます。
『Virtex-4 デー タ シー ト : DC 特性 と ス イ ッ チ特性』
Virtex-4 フ ァ ミ リ の DC およ びス イ ッ チ特性について説明し ま す。
『Virtex-4 ユーザー ガ イ ド 』
ク ロ ッ ク リ ソ ース
•
デジ タ ル ク ロ ッ ク マネージ ャ (DCM)
•
位相一致 ク ロ ッ ク 分周器 (PMCD)
•
ブ ロ ッ ク RAM お よ び FIFO メ モ リ
•
コ ン フ ィ ギ ャ ブル ロ ジ ッ ク ブ ロ ッ ク (CLB)
•
SelectIO リ ソ ース
•
SelectIO ロ ジ ッ ク リ ソ ース
•
ア ド バン ス ド SelectIO ロ ジ ッ ク リ ソ ース
こ の コ ン フ ィ ギ ュ レーシ ョ ン ガ イ ド は、 コ ン フ ィ ギ ュ レーシ ョ
ン イ ン タ ーフ ェ イ ス ( シ リ アルお よ び SelectMAP)、 ビ ッ ト ス ト
リ ームの暗号化、 バ ウ ン ダ リ ス キ ャ ンお よ び JTAG コ ン フ ィ
ギ ュ レー ョ ン、 リ コ ン フ ィ ギ ュ レーシ ョ ン方法、 の各章で構成 さ
れてい ます。
『Virtex-4 パ ッ ケージおよびピ ン配置の仕様』
こ のユーザー ガ イ ド は次の章で構成 さ れてい ます。
•
『Virtex-4 コ ン フ ィ ギ ュ レ ーシ ョ ン ガ イ ド 』
デバイ ス /パッ ケ ージの組み合わせ、 最大 I/O 数、 ピ ン の説明、 ピ
ン 配置表、ピ ン 配置図、回路図およ び温度特性について説明し ま す。
『Virtex-4 PCB デザイ ナーズ ガ イ ド 』
Virtex-4 フ ァ ミ リ の PCB ガ イ ド ラ イ ン を説明 し ま す。 こ の内容
には、 SelectIO 信号、 RocketIO 信号、 電力分配シ ス テ ム、 PCB
ブ レ イ ク ア ウ ト お よ びパーツの配置が含まれます。
『Virtex-4 RocketIO マルチギガ ビ ッ ト ト ラ ン シーバ
ユーザー ガ イ ド 』
Virtex-4 FX フ ァ ミ リ で使用可能な RocketIO マルチ ギガ ビ ッ ト
『XtremeDSP デザイ ン考察ユーザー ガ イ ド 』
ト ラ ン シーバについて説明 し ます。
DSP 48 ス ラ イ ス について説明す る と と も に、DSP 48 演算機能お
よ び FIR フ ィ ル タ を使用 し た リ フ ァ レ ン ス デザ イ ン について も
『Virtex-4 エ ン ベデ ッ ド ト ラ イ モー ド イ ーサネ ッ ト MAC
ユーザー ガ イ ド 』
説明 し ます。
Virtex-4 FX フ ァ ミ リ で使用可能な エ ン ベデ ッ ド ト ラ イ モー ド
イ ーサネ ッ ト MAC について説明 し ます。
『 PowerPC 405 プロ セッ サ ブ ロ ッ ク リ フ ァ レ ン ス ガイ ド 』
Virtex-4 FX で使用可能な PowerPC 405 プ ロ セ ッ サ ブ ロ ッ ク に
ついて説明 し ます。
DS112 (v2.0) 2007 年 1 月 23 日
Preliminary 製品仕様
japan.xilinx.com
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