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P-2 環境埋め込みデバイス工学
P-2 環境埋め込みデバイス工学 プロジェクトリーダ： 黒田 忠広 総合デザイン工学専攻 教授 伊藤 公平 基礎理工学専攻 教授 真壁 利明 総合デザイン工学専攻 教授 天野 英晴 開放環境科学専攻 教授 G. Hollinger Ecole Centrale de Lyon- 所長 事業推進担当者： Lyon nanotechnology Inst. 研究推進協力者： 佐藤 徹哉 総合デザイン工学専攻 教授 江藤 幹雄 基礎理工学専攻 教授 中野 誠彦 総合デザイン工学専攻 准教授 松本 佳宣 基礎理工学専攻 准教授 石黒 仁揮 総合デザイン工学専攻 准教授 八木澤 卓 総合デザイン工学専攻 特別研究助教 基礎理工学専攻 後期博士課程 3 年 新津 葵一 総合デザイン工学専攻 後期博士課程 2 年 吉田 洋一 総合デザイン工学専攻 後期博士課程 2 年 森下 弘樹 基礎理工学専攻 後期博士課程 2 年 井口 総合デザイン工学専攻 後期博士課程 1 年 石川 豊史 基礎理工学専攻 後期博士課程 1 年 河村 踊子 基礎理工学専攻 後期博士課程 1 年 林 雄一郎 総合デザイン工学専攻 後期博士課程 1 年 吉井 涼輔 基礎理工学専攻 後期博士課程 1 年 RA： 宮本 I 聡 亮 研究の概要 （１） 背景 近年の高度情報化社会において、個々人の生活における利便性は大きく向上し た。しかし、今日における個人の活動へのディジタル支援は特定のサービスを提 供するのみで、個々人の個性に合わせたものには至っていない。そこで求められ ているのが、人間一人ひとりの活動に合わせ、その活動を余すことなく支援して ゆく人間中心の科学技術の構築である。 人間中心の科学技術を構築していく上で重要になるのが、機能の集積化と分散 化である。人間活動を十分に補うレベルにまで高めるためには、機能の集積化を 進め、テラビットクラスの情報処理能力を実現することが求められる。また、個々 人の活動の情報を受容するためには、超低電力消費のデバイスをアンビエントに 分散化する必要がある。 このように、今後求められる人間中心の科学技術を実現する上では、これまで の既存技術の延長ではなく、革新的な技術開発が必須となる。 そのために、電子デバイスやプロセス技術からシステムまでを有機的に融合させ るべく、統合的かつ多角的な協力体制を築くことが求められる。 （２） 目的、計画 本プロジェクトの目的は、デバイスからシステムまでのそれぞれの学問分野の 融合を行い、それらの相乗効果を引き出すことで新たな価値を有した基盤技術を 開発することである。デバイスの研究開発としては、プラズマプロセス、超高速 Si-LSI 間接続を用いた三次元 LSI、革新的ナノデバイス、センサデバイスの開発 を行う。システムの研究開発としては、分散された機能を無線接続するためのア ナログ・デジタル混載システム LSI、センサネットワークシステムの開発を行う。 これらを分担する研究推進担当者間での連携を密に行い、最終的な目標は人間が 意識することなく個々人の活動をディジタル支援するアクセス空間を構築するこ とである。 本プロジェクトは 2011 年度に上記の目標を達成するために、具体的かつ綿密 な計画を立てている。初年度となる 2007 年度においては、それぞれの分野にお ける基盤研究を行った。２年目となる 2008 年度においては、連携に向けた基礎 研究を行った。2009 年度は、各教員間の連携を密にした。来年度以降は学際的な 融合にも取り組んでゆく予定である。 （３） 意義 本プロジェクトの特色は、プラズマプロセスや量子トランジスタといった下流 のレイヤから LSI システムやセンサネットワークといった上流のレイヤまでを含 めた、包括的研究体制を築いている点である。このような研究体制は国内外をみ ても希有であり、次世代型の研究体制として注目を集めることが大いに期待され る。 本プロジェクトにて行っている研究開発は、20～30 年後に実用化が見込まれる ような将来的なデバイスのための革新的な技術開発から、実社会ですぐに応用が 見込まれる技術開発まで多岐に渡っている。基礎研究に対する投資を控える傾向 にある国内メーカの基礎研究所の役割を果たすと同時に、産学連携を積極的に進 めており、我が国の研究開発への貢献は学術的観点からも産業的観点からも非常 に大きい。 また、本プロジェクトに博士号取得前の将来を担う人材が参加することで、デ バイスからシステムまでを包括的に学ぶことができ、教育的な観点からも非常に 有意義である。 （４） 研究成果概要 本年度は、プロセス技術からシステム技術までの多分野に渡り、研究成果を国 内外に対し、広く発表する事が出来た。それらの研究成果の概要を以下に述べる。 個々の電子デバイスの性能向上、認識機能の分散化を目標として、Si-LSI 間の 超高速無線配線および認識能力を有した環境埋め込みデバイスの開発を引き続き 行っている。Si-LSI 間の配線として、無線配線方式を使用し、NAND フラッシ ュ間通信の電力削減、低電力クロック分配回路と、無線配線方式を実用化する為 に必要な、ウェハテストの手法を開発した。さらに、認識機能をより低コストに 実現できる、新しいアルゴリズムを開発した。 2002 年から提案している新しいコンセプトで計算を行う、シリコン量子コンピ ュータの開発を目標として、基盤技術の研究開発を行っている。また、新規半導 体開発に要する期間・費用削減を達成するための、ナノ CMOS プロセスシミュ レータの開発支援を行っている。本年度は実験の詳細な解析により、より詳細な ナノプロセスのモデル化に成功した。また、精度を向上する為に必要な物理現象 に関し、多くの観測に成功した。シリコン細線 MOSFET・Ge 同位体超格子・フ ォトルミネッセンス測定・全シリコン量子コンピュータに関しても、基礎的な研 究開発を行い、成果を得る事が出来た。 トップダウンプラズマプロセスによるナノ／マイクロスケールの材料加工に関 して開発を行った。昨年度に行った予想モデリングを利用し、ナノ／マイクロス ケール加工において高アスペクト比加工の障壁となっている現象を解明した。そ こで、障害の原因となっている現象を抑制する制御を行う為に必要な、新しいモ デリング手法と計測法を開発した。 動的リコンフィギャラブルプロセッサ MuCCRA の開発を引き続き行った。本 年度は、低消費電力に焦点を当て、実チップに基づく評価を実施した。各 PE の 機能を絞り込む事で構造を簡単化するだけではなく、出力レジスタの導入により、 PE 間のネットワーク上の信号値が変化しないように工夫した。その結果、 225MHz で動作する DSP を上回る性能を 13mW 以下という極めて低消費電力で 実現できた。これは、同世代の FPGA の 12 倍のエネルギー効率である。このチ ップは、国際学会でデモンストレーションを行い、大きな反響を得る事が出来た。 センシング方式に抵抗変化を利用した液体式低電圧傾斜センサを作成し、評価 を行った。抵抗式は低消費電力ではあるが、特性ばらつきが大きく、その原因追 求の為、センサモデルの開発を行い、センサの高性能化を目標として研究を進め ている。また、実用化を目指し、センサと駆動/検出回路の一体化を行った。 脳神経化学分野やブレインマシンインタフェース用の応用として、神経細胞の 活動電位を観測する方法がある。この際に利用する、信号増幅と刺激印加機能を、 CMOS LSI プロセスを用いて数ミリ角のチップに搭載する事を目標とし、試作を 行った。試作したチップは神経細胞を安全かつ十分に刺激でき、開発した手法を 用いることで、信号増幅と刺激印加機能をワンチップ化することが出来る。 無線状況をモニタし、空きのある周波数帯を選択し、通信を実施する、インテ リジェントな無線通信チップの実現を目標として、リコンフィグアラブルなアナ ログ回路について検討した。また、周波数変換を行う回路とアナログ信号をディ ジタル信号に変換する回路についても取り組んでいる。これらの回路で問題とな る、リーク電流とオン抵抗の増大を抑える為に必要な回路を提案し、試作と評価 を行った。開発した手法は、要求レベルを達成しただけでなく、消費電力が動作 周波数に比例する為、低周波動作でも余分な電力を消費しない。アナログ信号を ディジタル信号に変換する回路については、環境エネルギーから発電したサブマ イクロワットの微弱電流で動作する回路の開発と、低コスト化を達成できる時分 割共有を用いた回路の開発を行っている。今後、試作チップが納品され次第、こ れらの手法の有効性を検証していく予定である。 （５） 国際連携実施状況 RA の森下弘樹が、グローバル COE 国際インターンシップ制度を利用して、ド イツ・ミュンヘン工科大学の Martin Brandt 教授（ウォルターショットキー研究 所）の下に滞在した。低磁場パルス EDMR 装置の構築ならびに Si 中の P ドナー 不純物の低磁場パルス EDMR 測定に関する共同研究を行った。 RA の林雄一郎も、グローバル COE 国際インターンシップ制度を利用して、イ ギリス・クイーンズ大学ベルファストの Timo Gans 教授の下に滞在した。負イ オンプラズマの維持メカニズムの解明に関する共同研究を行った。 RA の石川豊史が、カナダ・Simon Fraser University の Mike Thewalt 教授の 下で、シリコン中のベリリウムペアに束縛された励起子に関する磁場依存性に関 する共同研究を行った。 RA の河村踊子が、米国・スタンフォード大学の Paul C. McIntyre 教授の下で、 ゲルマニウム中への砒素イオン注入プロセスに関する共同研究を行った。 2009 年 8 月に韓国・KAIST と中国・清華大学との国際ワークショップを 3 日 間にわたって開催した。開催地は韓国の KAIST である。Analog Technique、 Wireless Communication、Digital Circuits and Systems の 3 つのテーマについ て発表が行われた。 II 研究成果 （１） Si-LSI 間の超高速無線配線と認識能力を兼ね備えた環境埋め込みデバイ スの開発 (1) 汎用認識プロセッサの低コスト化ための省メモリ識別器 (a) 認識アルゴリズムの概要 本研究では、図１のような学習フェイズと識別フェイズに分かれたシステムを 用い、顔検出やオブジェクトの識別を、携帯電子機器やセンサノードなどの消費 電力やコストが制限されている環境で精度の良い認識処理の実現を目指す。この 場合、学習フェイズは PC やワークステーション上で実行され、識別フェイズは 極低電力の要求仕様を満たすため、汎用プロセッサではなく、専用のチップ上で 実行される。 学習フェイズ 学習サンプル 学習 識別器 特徴群 識別フェイズ 識別器 識別 検出結果 入力画像 図1 認識アルゴリズムの概要 低コストを目指す場合に問題になるのは、識別器のデータサイズが非常に大き くなるため、オンチップ SRAM がある一定以上小さくならないことである。専用 チップの SRAM は非常に高コストであり、識別器のデータサイズを削減出来れば、 SRAM も比例して削減できる。そのため、本研究では新しい識別器のデータ構造 を提案する。なお、ベースとする識別器の構造を図 2 に示す。20 程度のステージ がカスケードに接続され、各ステージ 2～1000 程度の弱識別器が AdaBoost アル ゴリズムによって線形結合され、強識別器を形成している。 低負荷・非顔除去 H 高精度・顔精査 顔 顔 99.9% 99.9% H 99.9% H 非顔 非顔 非顔 60% 60% 60% 非顔 非顔 図2 (b) 顔 顔 非顔 カスケード型の識別器 識別器構造の提案 従来は、Look-Up-Table (LUT)を用いていたが、1 特徴あたり保持しなければ ならないデータ量が大きいという問題点があった。提案する識別器の構造は 2 つ あり、1 つ目が Adaptive Look-Up-Table (ALUT)であり、2 つ目は Dual-Threshold Decision Stump (DTDS)である。図 3 に各弱識別器の構造の比較を示す。ALUT は各 bin に対して可変の幅を持つことができる(従来の LUT は各 bin の幅が固定)。 従って、ALUT はより少ない bin 数で、オリジナルの加重ヒストグラムによりよ く適合できる。DTDS は、2 つの閾値を持つ二分決定関数である。 Original Weighted Distribution Nonface Face Face Nonface Adaptive LUT Look-Up-Table Lh h(x)min h(x)max Lh Th1 Th2 Th3 h(x) データサイズ大 図3 0 ヒストグラム生成 h(x) Dual-Th Decision Stump Th4 Th5 Th1 Likelihood Th2 h(x) h(x) データサイズ小 各種弱識別器のデータ構造の比較 従来の LUT、提案する ALUT 及び DTDS の各識別器の性能を評価するため、 正面顔 2500 枚、非顔画像 9000 枚を用意して学習実験を行った。検出テストは MTK600 テストセット（600 枚の画像に 1500 個の正面顔）を用い、検出率 90% 誤検出率 1%以下を満たす最小サイズの識別器で比較を行った。計算コストはど の手法でも 15-19 程度である一方で、DTDS を用いた場合識別器のサイズの削減 効果は 43%であった。図 4 に比較を示す。 Data size vs. Calc cost @ constant accuracy Average calc. cost [opf] 25 DTDS (bth=8, bout=8) 20 LUT (bboundary=8, bout=8) 15 ALUT(3bin, bth=6, bout=8) 10 17%減 5 43%減 0 30 50 70 90 110 Classifier data size [kbit] 図4 一定精度条件を満たす最小サイズ識別器のサイズと計算コスト比較 (2) 誘導結合を用いたメモリ用無線インタフェースの研究 (a) 128 段 NAND フラッシュ積層 本研究では 128 枚の NAND フラッシュメモリチップと 1 枚のコントローラチ ップを最上位に積層した（図 5）。この技術は SSD に用いられる。コントロー ラは誘導結合通信に基づく無線インタフェースを用いてリピート伝送を行い所望 のメモリチップにアクセスする。従来方式で NAND チップを 128 枚積層した時、 データアクセスのための消費電力のみで SSD 全体の消費電力の約半分を占めて しまう。そこで本研究では低消費電力 SSD 用無線インタフェースの実現を目的 する。 図5 (b) 128 枚のメモリチップと 1 枚のコントローラチップ積層 メモリコア上コイルを用いた 8 チップ貫通リピート伝送 従来は 2 チップおきにリピート伝送していた。そのため 128 段積層 NAND の アクセスに必要な送受信器は平均 32 個であった。今回、所望の NAND にアクセ スするのに必要な送受信器の数を削減するために 8 チップおきのリピート伝送を 提案する。これはコイルの直径を 0.2mm から 1.1mm に拡大し、通信距離を延長 することによって可能である。大きなコイルはメモリコア上に配置したことによ って面積ペナルティをなくした。ソースライン補強用のメタル 3 層を一部削除し、 メタル 3 層でコイルを描くのでレイアウトペナルティはない（図 6）。コイルの 辺を 45 度配線で描くことによりビット／ワード線との寄生容量／誘導結合を低 Memory Core Memory Core M3 Bit/Word Line Mesh 減し、メモリと通信の干渉を抑えることができる。 M2 Peripheral Circuits 図6 Tx Rx メモリコア上コイル メモリコア上コイルを用いて誘導結合通信を行うと、高密度に配置されたビッ ト・ソース線内の渦電流によってコイル間の相互インダクタンスが減衰してしま う。その減衰を補うため送信電力を追加する必要がある。今回この追加送信電力 を測定した。8 メモリコアを貫通するのには 3 倍の送信電力が必要だが、送信器 が 1/4 になったため送信電力は 3/4 になる。受信器も 1/4 になったため 128 段積 32 16 8 1 0 図7 (c) 2 4 貫通メモリチップ数, NP 8 1 0.9 0.8 0.7 0.6 0.5 0.4 0.3 合計消費電力 平均送信器段数, NR 64 6 5 4 3 2 1 送信器1段あたりの電力 層 NAND のアクセスに必要な電力が最も小さくなり、従来の 44％に削減できた。 10 貫通チップ数と消費電力の関係 らせん階段積層 誘導結合通信では、送信電力は通信距離に比例する。通信距離を短縮し送信電 力を削減できるらせん階段積層を提案する。従来の階段積層で必要だったボンデ ィングスペース確保用のスペーサチップが不必要となる。そのため積層全体の高 さを 6.0mm から 3.9mm にできる。通信距離が従来の 60%にできるため送信電力 も従来の 60%に削減できた。 3.9mm 6.0mm 従来階段積層 提案らせん階段積層 図8 V VDD SS Coil ID Chip ID らせん階段積層 (3) 無線電力供給型極小無線通信チップに関する研究 (a) 次世代ワイヤレスネットワーク用 LSI システムの検討 半導体電子回路の研究領域において、プロセスの微細化による LSI の高性能化 が推し進められてきた。この恩恵によって、より小面積に、特定の機能を持った LSI システムを集積することが可能となってきている。この LSI チップの小面積 化の側面を基礎とし、人々がデバイスの存在を意識することなく、その利便性を 享受できる新しい LSI システムの提案・構築が目標である。具体例として、例え ば、超微細な 100m 角サイズ程度の LSI チップが、壁・衣類・家具等に複数埋 め込まれ、これらがセンサノードとなったり、通信路を構成したりする、インプ ランタブル、あるいは、インビジブルな LSI システムが考えられる。 上述の目標を達成するために、開発すべきシステム LSI の大きな特徴として、 次の 2 点が挙げられる。まず、チップ間通信がワイヤレスに行われ、システム LSI によるネットワークが構成されることである。次に、回路を駆動するために必要 となる電力は、電源や内蔵電池が与えられるのでなく、チップ自身が環境電波を 回収し調達することである。この両方を実現する回路を、極小面積 LSI チップ内 に実装しなくてはならない。 図 9 に検討する LSI システムと、その応用例を示す。 -70dBm receiver Proposed chip as sensitive as Energy harvesting Sending data “11010” Bluetooth RX 40cm 2~3m RX 250m, 5W 1 1 0 1 0 This work (VDD generation) 1 1 0 1 0 400mW VDD Energy WLAN Bluetooth Microwave Cellar phone etc. Frequency OOK detection just by using a low pass filter Time Application Examples Proposed chip Worn do wn $ e pip Left behind water “Leaking” “Together” Tire Key RX Paper Human-life support (ex. Belongings detection) 図9 (b) RX Servers Building maintenance (ex. Leaking detection) “Available” RX Automobile (ex. Wearing detection) 次世代ワイヤレスネットワーク用 LSI システム オンチップアンテナを用いた無線電力回収技術の検討 環境電波から電力を回収するとき、チップ面積が極小であることから、データ 通信や電力回収に使用するオンチップアンテナも極小となり、大型のオフチップ アンテナと比較して、効率が悪化するということが問題となる。また、環境電波 から電力を調達する都合上、大きな電力を回収することは期待できないことも問 題となる。これらの課題を解決するため、効率の良い極小サイズのオンチップア ンテナの追求、電力回収に必要な効率の良い整流回路の設計、そして、極低電力 で動作可能なデジタル回路・RF 回路の設計が、本研究における課題である。 まず、環境電波から電力を回収する際に、オンチップアンテナの実力を把握す るために、チップ試作を行った。図 10 に、試作チップ写真を示す。90nm CMOS プロセスで試作した 250m 角チップ上に、後工程で、2 層構造のオンチップアン テナを形成した。この試作チップを用い、30～40cm の距離を隔てて配置された 電波源からの電波を受け、電力を回収した。携帯電話で使用する 1.9GHz 帯の電 波に対し、10W 程度の電力を回収することが可能であることを確認した。 250m 250m 5m Antenna layer (Low resistance) Circuit layer Cross section Top view 図 10 試作チップ (4) AC 結合を用いた低電力クロック分配手法の研究 従来のバッファベース方式のクロック分配での代替手法として AC 結合による クロック分配技術を提案した。バッファベースでは、クロック分配の際に大きな 配線容量を駆動する必要があり、電力消費が大きいという問題点があったが、AC 結 合 を 用 い る こ と で 、 低 電 力 化 が 達 成 可 能 と な っ た 。 14GHz で の 発 振 と 、 -103dBc/Hz(10MHz オフセット)の良好な位相雑音、従来のバッファベース方式 の 1/4 の低電力動作を確認した(図 11)。試作チップを作成し、動作の確認を行っ た（図 12）。 -Gd G C L -Gd G C L/4 LC-VCO L/4 PLL L/4 L/4 LC-VCO 従来のバッファベースのクロック分配 (配線容量の充放電が必要で 消費電力が大きい) 図 11 提案するAC結合型クロック分配 (配線容量を駆動する必要がないため 低消費電力動作が可能) 提案する低消費電力クロック分配手法 100 m 550 m 450 m 450 m 450 m 0.18 m CMOS 図 12 試作チップ写真と測定結果 (5) 誘導結合通信におけるウェハテスト手法 誘導結合通信のウェハテストの手法を提案した。従来は誘導結合リンクの正常 動作を確認するには、チップを積層する必要があったが、本手法によりチップ単 体での確認が可能となる。本手法では、各チャネルにおいて、送受信機を同時に 動作させ、入力テストデータと出力データを比較する事で、各チャネルの正常動 作を確認する(図 13)。実現には、スルーレートが一定で、電流が制御できる回路 が必要であったが、それを実現する回路を提案し、動作を確認した(図 14)。試作 は TSMC 0.18m プロセスにて行った（図 15）。 Channel 0 Channel 2 Rx0 Tx0 Channel N Rx1 Rxn Tx1 Txn Testmode 図 13 Rxdatan Txdatan Rxdata1 Txdata1 Txdata0 Rxdata0 Testdataout Testdatain 各チャネルの動作テストの為のブロック図 Parallel-Connected, On Chip Test Txdata or Testdata N1 M2 Parallel-Connected, Inter Chip Communication Txdata or Testdata M1 Current Controlled, On Chip Test M3 Testmode IT Current Controlled, Inter Chip Communication Current Control Transistors 図 14 提案回路と測定結果 300m 2.75mm Inductors Tx Rx 2.09mm 図 15 試作したチップのチップ写真 （２） 半導体同位体工学推進 (1) シリコン量子コンピュータの開発 (a) はじめに 我々は 2002 年にシリコン単一原子にビット情報を読み込み計算させる新しい コンセプトを発表した [Phys. Rev. Lett. 89, 017901 (2002)]。その素子コンセプ トの最新版を図 16 に示す[伊藤公平による解説論文 Solid State Comm. 133, 747 (2005)より転写]。ここでは一列に並ぶ個々の 29 Si 核スピンがビット情報を量子 力学的に格納し計算を行う。 量子コンピュータを実現するためには、量子ビットを用意し、量子ビットの初 期化を行い、量子ビットの操作（演算に相当）を行い、量子ビットの測定（読み 出しに相当）を行う必要がある。そこで図 16 に示す素子構造の有効性と実現性 を示すために以下の基礎研究を過去に実施した。まず、固体中で測定されたコヒ ーレンスとして圧倒的に世界最長となる 29 Si 核スピン T2＝25 秒を室温で得るこ とに成功し[Phys. Rev. B 71, 014401 (2005)] 、電子スピンのコヒーレンスも十分 に長いことや電子スピンと 29Si 核スピンとの相互作用の詳細を明らかにすること に成功した [Phys. Rev. B 70, 033204 (2004)]。シリコン表面構造を原子レベルで 理解し、制御することから図 16 に示す 29 Si 列の作製にも成功した [J. Appl. Phys. 101, 081702 (2007), Phys. Rev. Lett. 95, 106101 (2005), Appl. Phys. Lett. 87, 031903 (2005)]。実用化に相応しい、十分に長いスピンコヒーレンスと素子作製 技術が確立された次に必要となるのがスピン初期化（すべて同じ状態にセットす る）とスピン読み出し法の開発である。 図 16 29 Si 核スピンを利用したシリコン量子情報処理装置。29Si がビット操作を 行い、その端に位置する 31 P 核スピンと電子スピンが初期化と読み出しを行う スピン初期化に関しては光学的手法の探索を行った[Phys. Rev. B 71, 235206 (2005)]。核スピンの状態制御は NMR を用いて実施できることを示した [Phys. Rev. B 68, 054105 (2003)]。そして して 29 Si 31 P 核スピン状態の読み出しと、それを利用 核スピンを読み出すことが光学的に可能であることを超高分解能フォ トルミネッセンス励起分光を用いて示すことに成功した[J. Appl. Phys. 101, 081724 (2007), Phys. Rev. Lett. 97, 227401 (2006)]。ここでは核スピンと電子ス ピン状態を電流とし読み出すことにも成功している。 以上の背景において 2009 年度はシリコン中の不純物を用いた新しい初期化法 の探索、エンタングルメント生成、核スピン読み出しの手法の確立を行った。 (b) 2009 年度の成果 (ア) 初期化 初期化を行う対象は 29 Si 核スピン、リン不純物の核スピン、リン不純物の電子 スピンである。2009 年度はリン不純物を用いて 29 Si 核スピンの動的分極（初期 化）に成功した[Phys. Rev. B 80, 045201 (2009)]。さらにシリコン中のリチウム 不純物を用いて 29 Si 核スピンの分極を得ることにも成功した[Physica B, 404, 5060 (2009)]。また光学的な手法を用いてリン核スピンの 70%以上の分極を得る ことに成功した[Phys. Rev. Lett., 102, 257401 (2009)]。 (イ) 量子操作 量子コンピュータの演算に相当する量子操作技術の基本となるのがエンタング ルメント生成である。2009 年度はシリコン中のリン不純物において、リンに束縛 された電子スピンとリン核スピンの間でエンタングルメントを生成し測定するこ とに成功した[Phys. Rev. B, 80, 205206, November 2009]。ここで重要となるの が、リン電子スピンと核スピンのエンタングルメントが 200 ガウス以下の低磁場 において自動的に生成されることであった。しかし、このような低磁場における 通常の電子磁気共鳴測定は困難であるために、我々は電流検知を用いた新しい電 子磁気共鳴装置を構築した。測定されたデータの詳細な解析により、電流検知の 機構がスピンに依存したキャリア再結合であり、スピン依存再結合欠陥を意図的 に増やすことで測定感度が大幅に向上することを示した[Physica B, 404, 4583 (2009)]。 またシリコン中のホウ素を用いたスピン操作の探索も開始した[Phys. Rev. B, 80, 195203 (2009)] 。 (ウ) 量子ビット測定 量子ビットの測定においてはリン不純物が重要な役割を担う。そこでレーザー 分光を用いてリンの束縛励起子を詳細に調べた結果、光学的にリンの電子および 核スピン状態を読み出せることを見いだした[Phys. Rev. Lett. 102, 257401 (2009)] 。またシリコン中の核スピン量子ビットとエンタングルした光子を外部 に放出させる手法としてシリコン中の欠陥の磁場中での分光を実施した[Physica B, 404, 4552 (2009)]。 (2) ナノ CMOS プロセスシミュレータの開発支援 (a) はじめに 新規半導体開発に要する期間・費用を削減する信頼性と高速性を有するプロセ ス（工程） ・デバイス（電気特性）シミュレータの開発支援を行っている。具体的 にはシミュレータ構築に不可欠なナノ領域特有の物理定数の精密測定と、ナノプ ロセス現象の解明を進めている。既存のシミュレータでは、マイクロ素子に対し ては有効であったシミュレーションモデルが、現在のナノ素子では破綻すること が明らかになりつつある。よって半導体メーカーは購入したシミュレータを、開 発をする半導体素子や工場ごとの実験結果をもとに較正することに膨大な労力を 費やしている。すなわち、ナノ CMOS シミュレータの実現には、過去において 有効とされたマイクロ素子モデルを、いかに敏速かつ正確にナノ素子モデルに改 良できるかが重要となっている。 そこで 2006 年以来、ナノ領域シリコンプロセスの解明が行える唯一の実験手法 である同位体工学の手法を用いて、我々はシミュレータの精度・速度・信頼性の 向上に不可欠な物理変数測定と物理化学現象の解明を実施してきた。 (b) 2009 年度の成果 シリコンおよびゲルマニウム同位体超格子を用いてナノ CMOS 製造プロセス に関する点欠陥の挙動を明らかにする手法を開発した[ECS Transactions, 25, 51 (2009)]。ここでは実験結果の詳細な解析により半導体中の格子間欠陥や空孔の電 荷状態までもを考慮したナノプロセスのモデル化に成功した。 また高移動度半導体であり既存のシリコンプロセスとの互換性に優れたゲルマ ニウム半導体に対してヒ素不純物のイオン注入を行い、その影響によるアモルフ ァス化と母体ゲルマニウム原子の移動距離を調べることに成功した[Physica B 404, 4546 (2009)]。 さらにシリコンに対してもナノメーターの精度で不純物分布を調べるために不 可欠な、長さ標準としてのシリコン同位体超格子標準試料の作製と評価を行った。 同試料のアトムプローブ測定により２種類の異なるシリコン安定同位体分布がナ ノスケールで明瞭に観測され、標準化にむけて良いスタートが切れた[J. Appl. Phys., 106, 076102 (2009)]。 (3) シリコン細線 MOSFET を用いた応用研究 (a) シリコン単電子ラチェット転送における確率共鳴的単電子脱出現象 (ア) 概要 単電子転送・操作デバイスは超低消費電力回路のみならず単電子ソースや電荷 量子ビットへの応用の観点から多くの興味を集めてきた。例えば、量子計測の分 野では周波数標準から電流標準を直接作り出すことが期待されているが、その場 合 10-8 以下という転送誤差で nA レベルの電流が発生できるような高精度かつ高 電流の電流標準が必要とされている。共同研究先である NTT 物性科学基礎研究 所では、従来の固定トンネル障壁ではなくゲート可変のトンネル障壁を用いるこ とにより、単電子転送の高速動作が可能となっている[1]。また新たに単電子ラチ ェ ッ ト 転 送 と い う よ り シ ン プ ル な 転 送 方 法 が 提 案 さ れ [2] 、 シ リ コ ン 細 線 MOSFET を利用して MHz-GHz 帯域の高速な単電子転送が 16K という比較的高 温でも実現されるようになってきている。現在までに単電子ラチェット動作の転 送ダイナミクスを時間分解測定によって検証し、高温動作が可能な単電子ラチェ ット転送は準安定状態からポテンシャル障壁を越える熱励起的粒子モデルを良く 再現することを明らかにしてきた[3]。この古典論的な単電子脱出系を利用するこ とで、共鳴活性化(RA: Resonant Activation)という確率共鳴の一種である興味深 い現象を検証することができる。このような共鳴活性化現象は、粒子の平均的な 脱出速度がポテンシャル障壁の振動周波数とスケールで一致するときに起こると 理論的に予言されているが、実験的に観測されているのはトンネルダイオードや ジョセフソン接合などのマクロスコピックな系だけである。本研究ではシリコン 細線 MOSFET を用いて RF 信号により微小変調されたポテンシャル障壁を越え てくる単電子の脱出ダイナミクスについて検証した。 (イ) 実験 使用した素子は図 17(a)に示すような 3 本の下層ゲートを持つ SOI 基板上の 30 nm 幅シリコン細線 MOSFET である。ソース側下層ゲート(G1)に AC パルス電 圧 VG1 を印加して時間変調障壁を形成させ、中心下層ゲート(G2)に固定電圧 VG2 を印加して定常的な障壁を形成させる[図 17(b)]。ドレイン側下層ゲートは接地し、 本実験では使用しない。2 本の下層ゲートに挟まれた領域に形成される動的量子 ドットが N 個の電子をソース側から捕獲し、G2 下のポテンシャル障壁を越えて ドレイン側に放出する[図 17(b)]。このような単電子ラチェット転送をクロック周 波数 fc で行うことにより、量子化された電流 I=Nefc が発生する。この時、3 本ゲ ートの上層に形成されたゲートを通して動的量子ドットのポテンシャルを調整す ることができ、これにより捕獲電子数は N = 1 に正確に制御される。G1 に印加 されるゲートオフ電圧 VG1L が負方向に十分大きくない場合には、準安定状態に電 子が生き残り易くなり、捕獲された電子の一部が動的量子ドット内に残存する[図 17(c)]。ここで VG2 に微小な RF 信号を加えることで、周期的に二つの状態を取る 振動ポテンシャル障壁を形成させた。VG1L を印加する時間 tG1L を ns オーダで変 化させながら、実際にドレインに脱出してくる平均電子数<nt>=I/efc を転送電流 I から測定した。測定温度を 16 K にし、図 17(c)のように単電子ラチェット転送に おける共鳴活性化現象を検証した。 (ウ) 単電子ラチェット転送における共鳴活性化現象の観測 振動周波数 fRF を変化させた時の、<nt>の時間分解測定の結果を図 17(d)に示す。 数十 MHz の周波数領域に<nt>の増加が観測される一方、低周波数側では幅広い 範囲で 0.5 プラトーが現れる。低周波領域では平均的な電子脱出速度に比べて十 分ゆっくりとポテンシャル障壁が振動しているため、脱出してくる電子はどちら か片方の状態の障壁を越えなくてはならず、<nt>は結果として抑えられることに なる。この時電子が準安定状態に生き残っている確率 Ps=1－<nt>は、図 17(e)の ように二重指数関数的な減衰を示す。RF 周波数を増加させると、次第に脱出ダ イナミクスは単一指数関数的な振る舞いに移行する[図 17(e)]。 V 0.0 RF (c) τavg (d) VG1L=-1.86 V 40 VG2 tG1L (ns) 30 20 -0.5 10 0 4 V V (f) V =-1.86 V G1L t 100 N=1 V V 図 17 8 6 |VG1L| 0V Time (e) 2 1 fRF= 0.16 MHz fRF= 56.23 MHz fRF=158.5 MHz -2.0 VG1L=-1.96 V 4 tG1L -1.5 fRES 2 10 f 8 6 4 RF: Clock: -1.0 ln Ps fRF <nt> τavg (ns) VG1L=-1.86 V 0.5efRC 2 V 1efRC 2 4 6 8 2 1 4 6 8 10 fRF (MHz) 2 4 6 8 100 -2.5 0 10 20 30 40 tG1L (ns) (a) 3 本ゲートを有するシリコン細線 MOSFET (b) 単電子ラチェット操作におけるポテンシャルダイアグラム (c) RF 信号により微小振動したポテンシャル障壁を越える熱励起的な単電子脱出、 (d) fRF の関数とした<nt>の時間分解測定、 (e) Ps の時間発展的減衰とそのベストフィット、 (f) 異なる VG1L で測定された avg の共鳴的変化 これは、平均的な電子脱出速度に比べて障壁が速く振動し、脱出電子は実効的 に単一の高さを持つ障壁を感じるためである。図 17(c)に異なる VG1L で測定され た平均的な電子脱出時間 avg を fRF の関数としてプロットした。点線のように、fRF ≈ fres で avg は共鳴的に最小値を示し、その逆数値である電子脱出速度は fres と相関 関係があることが分かる。これは、46 ns という測定時間内に少なくとも一度は 形成される低い方の障壁を、電子は優先的に越えられるようになるからである。 このように高温動作可能なシリコン単電子ラチェット転送を利用することで、共 鳴活性化現象を示唆する結果を得た。以上の成果は文献 4 として投稿中である。 引用文献 1) A. Fujiwara, N. M. Zimmerman, Y. Ono, and Y. Takahashi, Appl. Phys. Lett., 84, 1323 (3 pages), 2004. 2) A. Fujiwara, K. Nishiguchi, and Y. Ono, Appl. Phys. Lett., 92, 042102 (3 pages), 2008. 3) S. Miyamoto, K. Nishiguchi, Y. Ono, K. M. Itoh, and A. Fujiwara, Appl. Phys. Lett., 93, 222103 (3 pages), 2008. 4) S. Miyamoto, K. Nishiguchi, Y. Ono, K. M. Itoh, and A. Fujiwara, Phys. Rev. B, (4 pages) (submitted). (4) 全シリコン量子コンピュータの実現に向けた研究 (a) シリコン中のリン不純物のエネルギー状態の検討 (ア) 概要 我々は、シリコン(Si)を用いた量子コンピュータとして 2002 年に「全シリコン 量子コンピュータ」を提案した。この量子コンピュータは、 29Si 核スピンを用い て量子演算を行う。しかし、量子演算を行うためには核スピンの初期化・演算・ 読み出しの 3 つの段階を踏む必要がある。特に核スピンの初期化並びに読み出し には、リン不純物(P)を利用する。そのためこの P のエネルギー固有状態を定量的 に評価する必要がある。この Si 中の P 不純物のエネルギー固有状態は、9GHz、 3000G の磁場下で広く研究が行われてきた。しかし、この固有状態を評価する電 子スピン共鳴装置(ESR)の信号強度が照射電磁波の周波数の二乗に比例するため に、9GHz 以下の電磁波照射下(つまり、3000G 以下の低磁場下)でのエネルギー 固有状態の定量的な評価は未だ行われていない。そこで本研究では、信号強度が 磁場に依存しない電気的磁気共鳴検出(EDMR)装置を自作し、この Si 中の P 不純 物の低周波数電磁波照射下(低磁場)におけるエネルギー状態の定量評価を昨年度 行った。本年度は、この連続波 EDMR 測定で得られたスペクトルの時間領域測 定(パルス EDMR 測定)を行った。 また量子コンピュータのデバイスには、現在の電子産業で広く用いられている 天然の Si を用いる訳ではなく、天然の Si の同位体の組成比を制御した同位体 28Si を用いることが提案されている。天然の Si には、核スピンをもつ 29 Si が約 5%含 まれているために、この核スピンがリンの電子スピンや核スピンに影響を及ぼす 為に、メモリの保持時間が短くなることが問題となると考えられる。そのため、 核スピンを持たない 28 Si EDMR スペクトルへの のみでデバイスを作ることが提案されている。そこで、 29 Si 核スピンが及ぼす影響について調べた。 (イ) Si 中の P 不純物のパルス EDMR 測定の検討 連続波 EDMR 測定によってエネルギー準位の評価を行うことができ、低磁場 特有の信号の観測に成功した。そして、これらのスピンの振る舞いを詳細に調べ るために時間領域測定を行う必要がある．なぜならば低磁場では、２つのエネル ギー状態が重なり合うためにラビ周波数の変化の観測が期待されより詳細にエネ ルギー状態の理解をすることができる。このパルス EDMR 測定を学ぶために、4 月から 11 月までの 8 ヶ月間ドイツ，ミュンヘン工科大学ウォルターショットキ ー研究所の Martin S. Brandt 教授のもとで低磁場パルス EDMR 測定装置の構築 から測定まで行ってきた。その結果、過渡応答ならびにラビ周波数の観測に成功 した。 (ウ) 同位体制御 28 Si 中のリンの EDMR スペクトル測定 天然の Si には、核スピンを持つ 29Si が約 5%含まれていることが知られている。 そして、これらの核スピンの P の電子スピンや核スピンに影響を及ぼしメモリ保 持時間が減少する。この現象を低磁場 EDMR 装置にて測定を行った。この保持 時間は線幅の逆数に比例するために、信号の線幅の減少によって間接的に測定す ることができる。本研究では、29Si 濃度が 5%、1%、0.002%と 3 種類のサンプル を用意し、線幅とその濃度依存性を図 18 に示す。図 18 より と線幅が細くなっていることが分かる。この結果から 29 Si 29 Si 濃度が減少する 核スピンがリンの電子 スピンに影響を及ぼしていることが確認でき、メモリの保持時間が長くなってい ることが分かる。さらにこの現象は、通常の ESR 測定と同様の結果を示しおり、 EDMR 測定においても同様の効果を示すことが出来た。 図 18 線幅ΔB2 の 29 Si 濃度依存性と理論計算値との比較 (5) Ge 同位体超格子を用いた応用研究 (a) Ge 同位体超格子を用いた As イオン注入による Ge 原子のミキシング評価 (ア) 概要 近年、半導体集積回路の主要回路素子であるシリコン（Si）MOSFET のゲー ト長は急激に微細化し、コンピュータの超高速化・超消費電力化を実現してきた。 しかし、この微細化により、集積回路の開発費用および開発期間が増大すると同 時に製造工程の複雑化が進むなど、微細化のみに頼るデバイスの性能向上は限界 を迎えている。本研究では、Si に代わる新しい基板材料として、Si に比べて移動 度が約 3 倍も高い半導体ゲルマニウム（Ge）に着目し、次世代の高性能 Ge デバ イスの実現を目指す。Ge MOSFET の作製には、ソース・ドレイン領域への不純 物イオン注入が不可欠である。特に、Ge 中への砒素（As）不純物イオン注入は、 n 型 Ge MOSFET を作製するための非常に重要なプロセスである。しかし、Ge 中への As イオン注入は Ge の非晶質化を引き起こし、その後の As の電気的活性 化を目的とする熱処理工程において、デバイス特性に寄与する As の再分布に大 きく影響する。近年では、Ge 中への As イオン注入プロセスの研究が盛んに行わ れてきたが、その定量的な理解には至っていない。本研究では、分子線エピタキ シー法により作製した Ge 同位体超格子を用いて、As イオン注入による母体 Ge 原子のミキシングをナノスケールの精度で定量的に評価し、Ge の非晶質化に必 要な Ge 原子の臨界変位距離を求めることに成功した。本研究の成果は、Physica B 誌に掲載済である。 (イ) 実験・シミュレーション 天然 Ge（natGe）と高純度同位体 70Ge を約 5nm ずつ交互に積層した Ge 同位体超 格子を固体ソース分子線エピタキシー法により作製し、As を注入エネルギー 90 keV、 ドーズ量 1x1013 ～1x1015 cm-2 の範囲でイオン注入した。その後、二次イオン質量分析 （SIMS）法を用いた 74Ge と As の深さ方向濃度分布の測定、および透過型電子顕微鏡 を用いた断面観察（XTEM）を行った。74Ge は、天然 Ge 中に 36.5%、高純度同位体 70Ge 中に 0.2% 程度含まれているため、74Ge をマーカーとして Ge 中の Ge 分布を調査する ことが可能である。さらに、畳み込み積分法を用いたシミュレーションにより、SIMS 測定から得られた 74Ge の深さ方向濃度分布を再現しそのフィッティングを行うことで、 As イオン注入による Ge 原子のミキシングを定量的に評価した。 (ウ) 結果・考察・今後の展望 As 注入ドーズ量が 1x1013 cm-2 の試料において、SIMS 測定より得られた 74Ge、 As の深さ方向分布およびシミュレーションにより得られた 74 Ge の深さ方向分布 を図 19(a)に示す。実験結果とシミュレーション結果がよい一致を示しているこ とがわかる。図 19(b)に、そのフィッティングにより得られた Ge 原子の変位距離 を深さの関数として示す。また、同試料中を観察した XTEM 像を図 19(c)に示す。 図 19(a) - (c)は、すべて深さ方向に同スケールである。XTEM 像（図 19(c)）には、 試料表面から 66nm の領域で Ge の非晶質化が観測され、Ge の変位距離（図 19(b)） と XTEM 像（図 19(c)）の比較から、Ge 原子が平均して 0.75nm 以上動いた領域 が非晶質であることがわかった。すなわち、非晶質化に必要な Ge 原子の臨界変 位距離は 0.75 nm であることが明らかとなった。図 19(d) - (f) に、As 注入ドー ズ量が 1x1015 cm-2 の試料に対して同様の解析を行った結果を示す。非晶質化に必 要な Ge 原子の臨界変位距離として、ドーズ量 1x1013 cm-2 に対する結果と同値 0.75 nm が得られ、他のドーズ量に対しても同値が得られた。このことより、こ の値は注入ドーズ量に依存せず一定であるといえる。さらに、Si 原子の臨界変位 距離の報告値 0.5 nm よりも 1.5 倍大きい値であり、これは Ge 原子間の結合エネ ルギーが Si 原子のそれよりも小さく、一度格子位置を出た Ge 原子が再度格子位 置に入りやすいためであると考えられる。本研究により得られた値を Ge MOSFET のプロセス予測を行うプロセスシミュレータのパラメータ値として用 いることにより、Ge MOSFET の実現に寄与すると期待できる。 図 19 As 注入量が 1x1013 cm-2 の試料における(a) As イオン注入された 70Ge(5nm)/natGe(5nm) 同位体超格子中の 74Ge の深さ方向分布（実験結果（○）、 シミュレーション結果（－））および As の深さ方向濃度分布（－） (b) シミュレーションと実験結果のフィッティングにより得られた イオン注入による Ge 原子の変位距離 (c) XTEM 像 (d) – (f) As 注入量が 1x1015 cm-2 の試料に対する同様の解析結果。 (6) シリコン中の炭素‐酸素欠陥に束縛された励起子の三重項状態に関する フォトルミネッセンス測定 (a) 本研究の背景 量子情報通信やQubus量子コンピュータにおいて、量子ビットのコヒーレンス 時間に比べて十分短い時間で、遠く離れた2量子ビット間をつなぐ量子プロセッ サの必要性が指摘されており、半導体中の核スピン量子ビットの情報をフォトン に変換し検出する研究が重要視されている。シリコン(Si)中のリン(31P)核スピン は量子ビットの有力な候補であり、我々はSimon Fraser大学のMike Thewaltの グループとの共同研究により、その核スピンの状態をドナー電子との超微細相互 作用を介して、フォトルミネッセンス励起分光法(PLE)により測定することに成 功している。しかし、この発光はドナー束縛励起子からの緩和であるので、余剰 な電子を励起するAuger過程により強く抑制される。そのため、その発光効率は 10-4 と極めて低く、単一の核スピン量子情報をフォトンとして読み出すのは困難 な課題である。一方、等電子発光中心は、余剰な電子や正孔を持たずAuger過程 が起こらないことに加え、励起子を通常のドナーやアクセプターよりも強く束縛 するために、発光効率が格段に向上する。最近では、等電子発光中心からの単一 光子検出の成功も報告されている。 等電子発光中心は、発光中心に強く束縛された電子のクーロン力で正孔を束縛 する等電子アクセプターと、不純物近傍に束縛された正孔のクーロン力で電子を 束縛する等電子ドナーに区別できる。本研究では、シリコン中の等電子ドナーで ある格子間炭素－格子間酸素(Ci-Oi)発光中心に着目し、その核スピンとフォトン の量子情報通信への応用を目指して研究を進めている。 (b) 実験方法 Ci-Oi 発光中心の作製には、炭素および酸素濃度の高い Cz-Si 基板([C]、[O] ~ 1017 cm-3)に電子線(1 MeV) を室温で照射する方法をとった。PL 測定では、励起 光として Nd:YLF レーザー（波長 1047 nm）、分光器にはフーリエ変換型分光器 （最高分解能 1 μeV）を用いるとともに、試料は液体 He により冷却、磁場は超 伝導磁石を用い光軸と平行に印加した。 (c) 実験結果 図 20 は Ci -Oi 発光中心の PL スペクトルしている。789.67 meV(C0-line)の鋭 いピークとそのフォノンレプリカ、局在振動モードに加え、2.64 meV 低エネル ギー側に新たなピークが観測された(CT-line)。図 21 は、磁場 3 T を印加した場 合の CT-line の分裂を示している。磁場の方位(<001>方位、及び<001>方向から <111>方向に θ = 10°の方位)にかかわらず、同じ 3 本の Zeeman 分裂を示してい ることから、CT-line はスピン三重項状態 (S = 1、 L = 0) の束縛励起子からの発 光であると言える。一方、C0-line は磁場を 8 T までを印加しても分裂が見られな かったので、スピン一重項(S = 0、 L = 0)状態からの発光であると言える。 スピン三重項/一重項状態をとることは、励起子中の正孔の軌道角運動量が Ci-Oi の強い軸性歪みによって消失したことによるものと考えられている。先行研 究において過渡応答特性などから、Ci-Oi 発光中心に束縛された励起子のスピン三 重項準位はスピン一重項準位から 3.2 meV 低エネルギー側にあることが予想され ていたが、本研究はこの励起子三重項状態を発光ピークとして初めて観測したこ とになる。 L2 C0 Luminescence Intensity [arb. unit] Luminescence Intensity [arb. unit] T = 2.0 K, B = 0 T C0-line (789.67 meV) C0-line CT-line CT-line L1 C0 (787.03 meV) C0 750 775 LA L4 C0 600 625 TA C0 L3 C0 650 675 700 725 800 Photon Energy [meV] 700 725 750 775 Photon Energy [meV] シリコン中の Ci-Oi 発光中心からの PL スペクトル Luminescence Intensity [arb. unit] 図 20 3T 3T B || [001] 0T 786.5 787.0 787.5 Photon Energy [meV] 図 21 CT-line の磁場による分裂 （３） トップダウンプラズマ微細加工 昨年度までにトップダウンプラズマプロセスによるナノ／マイクロスケール の同時材料(Si, SiO2)加工の予測モデリングを実施した。ナノスケールのホール／ トレンチ加工ではマイクロローディング(microloading)効果が、また、マイクロ スケールの加工ではプラズマモールディング(plasma molding)効果が、それぞれ 非等方で高アスペクト比加工の障壁となっていることを、２周波 CCP プラズマ 構造のモデリングから解明した。両効果とも、プラズマから側壁面へ付着堆積す る解離ラジカル分子(原子)量に起因しており、前者では過剰堆積制御が、また、 後者では堆積による側壁保護膜形成制御がデザインの要となる。 そこで、本研究の目的は、以下の通りである。 (1) 2f-CCP リアクターにおける電子速度分布のモデリング プラズマ加工中の材料表面では、エッチングとデポジションに加えて表面チャ ージングの３つが競争過程にある。特に、イオン種や励起ラジカル種の表面入射 フラックスを制御することで、加工面はエッチングにもデポジションにもなる。 そこで、励起ラジカル種や解離種の生成が主に電子衝突で行われる 2f-CCP につ いて、電子が持つ速度分布をモデリングすることで、従来の慣用的プローブ計測 に基づく電子エネルギーなどの診断が抱えている課題を明らかにし、今後の定量 的な励起(解離)種やその密度、表面入射フラックスの把握に結び付ける。 図 22 2f-CCP リアクターの構造 図 22 に 、 典 型 的 な 2f-CCP リ ア ク タ ー の 構 造 を 示 す 。 プ ラ ズ マ 生 成 VHF(100MHz, 振幅 300V)電源,バイアス LF(1MHz,700V)電源が CF4(5%)/Ar 50mTorr に印加されている。本研究では、特に原料ガス分子の量子特性(励起し きい値とその断面積)が電子速度分布にどのように出現するかという、従来全く考 察されることがなかった課題に、RCT モデルとボルツマン方程式の DNP 解法か ら挑戦した。一例として、VHF の一周期における電子速度２次元分布の時間変化 を図 23 に示した。なお、図 23 は 2f-CCP の電極間の中央における分布であるが、 非対称バイアスの存在で DC バイアス電界が存在し、速度分布は半周期ごとに異 なる形をとっている。電子は原料の CF4 との衝突で振動励起(しきい値:0.15 eV) を大きな確率(断面積)で行うために、電子速度分布に形状異常が原点付近に出現 し、この形状は一周期にわたり変化する。一方で、高エネルギー領域の分布には 一周期にわたって大きな変化は生じない。 図 23 2f-CCP の両電極間中央における電子速度分布例 VHF 一周期における速度分布の変化を示している (2) 励起分子(解離ラジカル種)の空間分布の新しい計測法開発 電子と原料ガス分子との衝突で生まれる励起分子のうちで、下順位への光学的 遷移が量子論的に禁止された順位にある準安定励起分子や、解離ラジカル分子は 寿命が長い。従って、これら準安定励起分子や解離ラジカル種はプラズマリアク ター内で、電子衝突による生成域とは異なる空間分布を有する。この空間分布を 比較的短時間に観測できる新しい光学的観測法を開発することで、従来難しかっ たラジカル種の輸送を簡易に把握する手法を提供することを目的とした。具体的 な結果の一例を図 24 に示した。2f-CCP の外部プラズマ条件として、純粋 Ar(100 mTorr, 50 sccm)を原料とした平行電極間距離間 10 mm に、プラズマ生成電源、 VHF(100 MHz, 50 W)と、基板バイアス電源 LF(500 kHz, 400V)が印加してある。 観測原理は筆者らが 90 年代前半に開発した短寿命励起分子の光学的測定(軸方向 線積分観測)にアーベル逆変換を施すことで、短寿命励起分子の時間平均２次元空 間分布を求める CT(Computerized Tomography)手法で、下順位に準安定励起種 (解離ラジカル種)と短寿命励起種を持つ２本の光学的遷移について CT を施し、 放射トラッピング現象を考慮しながら２次元像を得る方法である。 図 24 新しい発光分光 CT から求めた(a)準安定励起分子 Ar(1s5) (b)短寿命励起分子 Ar(2p2)の時間平均２次元空間分布 図 24 の(a)Ar(1s5)と(b)Ar(2p2)の空間数密度分布の比較は重要な情報を与えて いる。短寿命励起種 Ar(2p2)の空間分布(b)は主に電子衝突による生成分布を表現 しているのに対して、(a)の長寿命励起分子 Ar(1s5)の数密度分布は電子衝突生成 後に、衝突拡散をへて定常状態を得たのちの分布であり、側壁近くにおける部分 的な極値や軸方向拡散形状など(b)とは異なる形状をはっきり示している。また、 両励起分子の数密度分布は各々の寿命を反映してその大きさを異にする点も注意 される。 （４） 低消費電力用プロセッサの開発 (1) 動的リコンフィギャラブルプロセッサ MuCCRA の開発 組み込み用プロセッサ、標準 I/O、メモリ、目的別のハードウェアオフロード エンジンを１チップ内に混載した SoC(System-on-a-Chip)は、携帯電話、ビデオ、 携帯ゲーム、情報家電など様々な IT 機器の頭脳としての役割を果たしており、 その付加価値が高いことから、将来の日本の半導体の主力製品として期待されて いる。その性能と消費電力、コストの多くの部分は目的別のハードウェアのオフ ロードエンジンに依存している。しかし、最近のマスク代、開発費の高騰、最新 技術導入の必要性、短期間での製品化の必要性から、固定ハードウェアでの実現 が困難になっている。そこで、固定ハードウェアに代わった柔軟性のあるオフロ ードエンジンの必要性が高まっている。動的リコンフィギャラブルプロセッサは、 このような必要性に応じて登場したもので、多数の PE アレイ上に形成される単 純なデータパスの構造を動的に変更可能としたプログラマブルデバイスで、高い 面積効率、電力効率が実現可能である。我々は国際的にも最も早い時期からこの 動的リコンフィギャラブルプロセッサの研究をリードしており、本年度は以下の テーマに関して研究成果を得た。 (a) 動的リコンフィギャラブルプロセッサ MuCCRA-3 の開発 2008 年度の研究結果に基づき、低消費電力用動的リコンフィギャラブルプロセ ッサ MuCCRA-3 を開発し、実チップに基づく評価を行った。MuCCRA-3 は、各 PE の機能を絞り込んで構造を簡単化すると共に、出力レジスタを導入して、PE 間ネットワーク上のディジタル信号値が極力変化しないように工夫した。富士通 e-shuttle 65nm CMOS プロセスを利用し、4mm×2mm のサイズのチップ上に 16PE を搭載し、32 コンテキストを切り替える構成を実装した。図 25 にこのチ ップのレイアウトを示す。実チップの動作測定により、図 26 に示すように、 225MHz で動作する DSP を上回る性能を 10mＷ-13mＷというきわめて小さな消 費電力で実現することができた。同世代の FPGA と比べても 12 倍程度のエネル ギー効率を実現できることがわかった。このチップは国際学会 ICFPT のデモセ ッションで、動作させながら電流を測るデモンストレーションを行い、大きな反 響を得た。 (b) 動的リコンフィギャラブルプロセッサの再構成電力削減 MuCCRA-3 の実チップ上で、マッピングを変えて電力解析を行ない、動的再構 成に要する電力を分析した。この結果を図 27 に示す。Pattern-A はコンテキスト スイッチを行わずにデータのみ変化させて演算を行った場合、Pattern-B はコン テキストスイッチを行って同じ演算を行った場合、Pattern-C はコンテキストス イッチを行なう毎に PE の割付を変えて同じ演算を行った場合の電力を示す。こ の結果から電力は、コンテキストスイッチそのものよりも、コンテキストスイッ チの結果、PE 上に実現されるデータパスが変化することによって生じることが 明らかになった。そこで、なるべくデータパスを変更せず、構成情報の差分のみ を変更する差分再構成法を提案した。シミュレーションの結果、全体の消費電力 の 10％-20％をほとんどコストなしで削減できることがわかった。 (c) 動的リコンフィギャラブルプロセッサのリーク電力削減 前年度は、パワーゲーティングを用いてリーク電力を削減する方法を試みたが、 今年度は、Dual-Vth の適用を試みた。この手法はスレッショルドレベルが高く、 漏れ電流の少ないが遅いゲートと、スレッショルドレベルが低く、漏れ電流が多 いが速いゲートを組み合わせて、性能を落とさずにリーク電力を削減する方法で、 一般の ASIC 設計では既に確立された技術となっている。しかし、動的リコンフ ィギャラブルプロセッサは、搭載するアプリケーションによって最長パスが決ま ることから、ゲートの組み合わせおよびアプリケーションのマッピングをどのよ うにすれば良いかを検討する必要がある。MuCCRA-3 の構成を元に、いくつか のゲート割り当て手法を評価した結果を図 28 に示す。この図では、左下に行く ほど、遅延時間が小さくリーク電力が小さく優れた方法である。三種類のアプリ ケーションで評価した結果、PE アレイのスイッチ部に低いスレッショルドレベ ル の ゲ ー ト を 用 い る 手 法 (Sw)が 最 も エ ネ ル ギ ー 効 率 を 改 善 で き る こ と （ 最 大 24％）がわかった。また、Sw では速度が不足する場合、これに加えて下 8 個の PE を全て低いスレッショルドレベルのゲートを用いる方法（Sw+Half）が良い 成績を示した。 (d) 動的リコンフィギャラブルプロセッサの結合網の評価 MuCCRA-3 の設計を元に、FPGA 同様、配線の交点にスイッチを設けるアイラ ンドスタイル（MuCCRA-I）、直接接続するリンクを用いる直結型（MuCCRA-D）、 両者を組み合わせるハイブリッド型(MuCCRA-H/MuCCRA-HT)を、アレイサイ ズ 4×4、4×8、8×８でアプリケーションを搭載して評価した。この結果、図 29 に示すように動作速度の点では直結型（MuCCRA-D）が有利であるが、消費電力 の点では、アイランドスタイルで、PE のカスケード接続を許すタイプ （MuCCRA-HT）が多くのアプリケーションで優れた結果を示した。 図 25 動的リコンフィギャラブルプロセッサ MuCCRA-3 のレイアウト 図 26 MuCCRA-3 のアプリケーション実行時の消費電力 図 27 MuCCRA-3 の再構成電力の解析 図 28 最大遅延時間対漏れ電流（左下ほどエネルギー効率が高い） Alpha 図 29 DCT Sepia Filter 結合網を変えた場合の実行時間の変動 （５） 低電圧センサデバイスの研究開発 センシング方式に抵抗変化を利用した液体式低電圧傾斜センサを作製し評価 を行った。抵抗式は溶媒の MΩ単位の抵抗を利用するため低消費電力であるが、 電極表面状態の影響を受けやすく、センサ特性のばらつきが大きいことが従来研 究からわかっている。本研究では、その原因追求のため交流インピーダンス法を 用いてセンサのモデル化を行い、直流駆動のかわりに交流駆動を行うことでセン サの高性能化を目指した。また、実用化に向けてセンサと駆動回路・検出回路の 一体化を行った。 (1) 原理とセンサのモデル化 本センサでは、液体と接した 2 枚の片面電極間の電気抵抗を傾斜検出に利用す る。用いる液体の条件として、低消費電力化のため抵抗値が大きいこと、容器内 での動きが良好なこと、不揮発性であり、人体への悪影響が少ないことが望まれ、 条件を満たす液体として非水電解液である炭酸プロピレン (粘度 2.3cp、比誘電 率 64.4、電気伝導率 10.6mS/cm、表面張力 42.5mN/m、沸点 241.7℃、融点-49.2℃) を用いた。 液体と金属が接した場合には電気二重層が発生し、電気二重層に関する電気化 学系キャパシタの等価モデルは電極や液体の物理的・化学的要因から様々なモデ ルが提示されている。本研究では片面電極のインピーダンスの周波数特性を測定 し、片面電極と炭酸プロピレンが接した場合のモデル化を行った。炭酸プロピレ ンと接した片面電極間(電極面積 6mm2、電極中心間距離 2.5mm)のインピーダン スの周波数特性を測定しその複素平面プロットを図 30 に示す。 この形状より、等価回路は図 31 のように液体部と液体-電極界面部にそれぞれ 電気抵抗とコンデンサが並列接続し、それが直列接続した回路となることが実験 的にわかった。液体-電極界面部の抵抗は印加電圧に依存するファラデー抵抗であ り、この抵抗の存在がセンサ特性のばらつきや低感度の原因であると考えられる。 また、図 30 より、液体-電極界面の影響かつ液体の静電容量の影響を受けず液体 の電気抵抗のみを取り出し抵抗値の印加電圧依存性をなくすには、直流電圧のか わりに周波数 1kHz の交流電圧を利用すればよいとわかった。 7 Vin Z” [×10 5Ω] 6 1V 2V 3V 4V 5V 5 4 f=1kHz 3 2 1 0 r1 0 1 2 r2+r3 3 4 5 6 7 Z’[×10 5Ω] 図 30 Complex plane plot of frequency response. CAP c1 r2 c2 r1 c3 r3 Liquid Electrode Printed circuit board 図 31 Circuit model between two one-side electrodes. 直流電圧を印加した場合の電極間の抵抗値は、液体部の抵抗 r1 と液体－電極界 面の抵抗 r 2+r3 の和となる。Fig.2 の c2 と c3 の大きさは図 30 の形状よりμF 単位 と推定され、1kHz の交流電圧を印加した場合の電気抵抗値は、電力面積と電極 間距離で決定される。 (2) 構造と作製プロセス 傾斜センサは、図 32 のように 3 枚の銅電極がパターニングされたプリント基 板と PDMS 製キャップ、内封液から構成される。片面ポジ感光基板を用いリソグ ラフィにて電極パターニングを行った。キャップと基板は PDMS にて接着して内 部に炭酸プロピレンを封入した。 Front view Side view B A C Electrodes Printed circuit board Cap Liquid 図 32 The front and side view of the inclination sensor. 電極 A、B は直径 8.6mm、中央間隔 0.4mm、電極 C は直径 10mm、幅 0.5mm、 電極 A、B と電極 C 間は 0.2mm の寸法である。 (3) 測定結果 図 33(a)にセンサの模式図、図 33(b)にセンサの等価回路を示す。電極 AC 間、 BC 間、AB 間にそれぞれ電気抵抗 rAC、rBC、rAB が発生する。電極 B を接地し電極 A に直流電圧 Vdd を印加し、回転ステージに固定したセンサをステッピングモー タで-90deg から 90deg まで左回りに回転させながら、共通電極 C の電圧を測定 した。また、周波数 1kHz の交流電圧を印加して同様の測定を行った．電気抵抗 値は Eq.(1)、(2)より電極面積の増加とともに減少し、センサの傾きに伴い液体と 接する電極の面積が変化するので rAC、rBC の値が変化することから出力電圧 Vout も変化する。 B A C r AC r BC 図 33 (a) Diagram of the sensor. (b) Equivalent circuit model of the sensor. 今回、計 3 つのセンサを作製し特性を評価した。直流電圧を印加した場合、セ ンサによるオフセットばらつきが大きく、全てが感度が良いわけではないことが わかった。低感度の要因として、時間経過に伴う銅表面の変質や汚れなどによる 液体－電極界面の電気抵抗の影響の増大が考えられる。液体－電極界面の電気抵 抗の影響をなくしセンサを高感度化するため、1kHz の交流電圧を印加すること を試みた。直流電圧と交流電圧を印加した場合のあるセンサ A の傾斜角度と出力 電圧の関係を図 34 に示す。交流電圧を印加することによりセンサの感度を印加 電圧 3V、5V においてそれぞれ 10 倍、6 倍程度向上させることに成功した。オフ セットばらつきは Vdd=3V、5V においてそれぞれ 1/5、1/2 に減少した。また、 交流の印加電圧を 1～5V まで 1V ずつ変化させて出力特性を測定し規格化した結 果を図 35 に示す。相対感度は 8.3～8.5mV/deg、オフセットは 0.40～0.43V であ り相対感度に印加電圧依存性がほぼないことがわかった。これらの結果より、交 流駆動により 1V 程度の低電圧駆動でも感度の減少がなく、低電圧化にも適する ことがわかった。 Output voltage [V] 5 4 DC DC AC AC 3V 5V 3V 5V 3 2 1 0 -90 -60 -30 0 30 60 90 Inclination angle [deg] 図 34 Output voltage versus Inclination angle. Normalized output voltage [V] 1 AC AC AC AC AC 0.8 1V 2V 3V 4V 5V 0.6 0.4 0.2 0 -90 -60 -30 0 30 60 90 Inclination angle [deg] 図 35 Normalized output voltage versus inclination angle. (4) 回路の一体化 前述の結果は、ファンクションジェネレータとデジタルマルチメータを用いて 測定していたが、センサとして実用化することを想定して、図 36 のように回路 を設計、試作してセンサと一体化させた。その結果、Vdd=3V、5V においてそれ ぞれ 2.4、4.1mV/deg の感度を得た。 図 36 Integration of sensor and circuit. （６） バイオマシンインタフェース用カスタム LSI の研究開発 図 37 微小電極を用いた神経細胞活動電位観測システム 脳神経科学分野やブレインマシンインタフェース用の応用として神経細胞の活 動電位を微小電極を用いて観測する方法がある。既存の構成では微小電極と記録 装置との間には、信号を増幅する増幅器と、神経細胞に電気刺激を加える刺激印 加装置、およびその切り替え器が存在する。本研究では、信号増幅と刺激印加機 能を CMOS LSI プロセスを用いて数 mm 角のチップに搭載することを目的とし ている。 (1) マルチチャネル微小信号増幅器の検討 微小電極上で培養された神経細胞はおよそ数十μV から数百μV 程度の振幅の 活動電位信号を電極表面上に発生する。これらの信号はおよそ 10kHz 程度までの 周波数成分を持っている。この信号を適切に観測するには、極めて低ノイズの増 幅回路が必要である。一般的に CMOS プロセスで作成されたトランジスタはフ リッカノイズとよばれる周波数の逆数に比例したノイズとほとんど周波数に依存 しない熱雑音を発生する。神経細胞の周波数成分ではフリッカノイズが熱雑音に くらべ優勢でありこれらのノイズを削減することが、CMOS デバイスを使って増 幅するときの鍵となる。本研究では、チョッパー回路を用いて、神経信号を一旦 チョッパー周波数（1MHz 程度）に増幅し、フリッカノイズが無視できる周波数 帯域に変換した後、信号増幅を行い、再度もとの周波数領域に戻すことを行い、 帯域ノイズを減らすことに成功している。 図 38 チョッパー回路による低雑音増幅 (2) 神経細胞刺激回路の検討 神経細胞を観測する電極と同一電極を用いて電気刺激を行うことにより、より 神経細胞の活動状況および神経ネットワークの解析を行うことができる。刺激信 号を生成する回路を LSI チップ上に構成した。微小多点電極へ刺激するための刺 激信号命令を電極ごとに与えるとチップとの接続配線が多くなり装置が大きくな るため、将来のブレインマシンインタフェースの応用を見据え、刺激信号はシリ アルデジタル信号を用いて入力する仕様とした。各チャネルの振幅は４ビットで 表現され、刺激信号として一般に用いられるバイフェーズ波形や、正負波高値を 非対称とした波形や擬似正弦波なども入力可能である。 図 39 刺激信号作成回路ブロック (3) 多チャンネル増幅回路と刺激回路のワンチップ化 多チャンネル信号増幅回路と刺激信号生成回路を同一のチップに設計を行った。 刺激信号命令を与えることにより神経信号センシングモードから刺激印加モード 図 40 設計した LSI チップの回路ブロック 図 41 設計した LSI チップの顕微鏡写真 へと切り替えることができ、観測していた電極上に刺激パターンを印加可能であ る。刺激信号はすべての電極に同時に印加可能であるため、時空間任意の電気刺 激が可能な点が特徴である。 (4) LSI チップによる神経細胞の観測と刺激印加実験 開発した LSI チップを既存の神経細胞観測システムに組み込み実験を行った。 まず、チョッパー回路の効果を検証した。チョッパー動作をさせることにより、 神経信号がほとんどノイズに埋もれているのだが、チョッパー動作を行うことに より、20 秒から 30 秒ごとにみられる自発的活動電位を観測することができた。 次に、LSI チップに搭載された刺激波形生成回路を用いて、バイフェース波形 が 3 回繰り返されたテタニック刺激を行った。本刺激を 5 秒感覚で与え神経細胞 の応答を観測している。刺激区間では、電気刺激に応じた神経細胞の応答が見ら れ、刺激をやめたあとは刺激前と同様の 25 秒程度の感覚でおこる自発的活動が 見られている。これにより、LSI チップの刺激波形生成回路は神経細胞を安全か つ十分に刺激を与えられることが示された。 本成果により、ブレインマシンインタフェースに有効な多チャンネル微小信号 増幅回路と刺激印加波形生成回路を組み合わせた LSI チップを開発することがで きた。 図 42 LSI チップによる神経細胞活動電位の観測 図 43 LSI チップによる神経細胞刺激実験 （７） 無線通信用回路システムの開発 (1) リコンフィグアラブルなアナログ回路の検討 外界の電波利用状況をモニタして、空いている周波数帯を選び通信を行うイン テリジェントな無線通信チップに必須の技術となる、小面積でリコンフィグアラ ブルな RF/アナログ回路の研究を進めている。 主に、RF 信号を取り込み低い周波数に変換する際に必要となる回路、周波数 変換されたアナログ信号をデジタルに変換する二つの回路の研究に取り組んでい る。 RF 信号を取り込み周波数変換を行なう回路では、先端 CMOS デバイスをスイ ッチとして利用した場合に、電源電圧の低減に伴い、オン抵抗の増大が問題とな る。オン抵抗を下げるために MOSFET の閾値を下げるとリーク電流が問題とな る。オン抵抗の増大は高周波で、リーク電流の増大は低周波で、回路の線形性を 劣化させる要因となる。本プロジェクトで目指すリコンフィギュアラブルな回路 では、幅広い周波数で精度の高い回路動作が要求される。そのために、オン抵抗 およびリーク電流を削減するための回路を試作評価した（図 44）。本回路では、 スイッチとして利用している、MOSFET のゲートソース間の電位がオン時・オ フ時に常に一定となる回路を搭載し、低電圧動作においても広い周波数範囲で高 い線形性を維持している。90nm-CMOS プロセスで試作したテストチップの実測 結果から 0.5V の電源電圧でも 2GHz までの周波数において、要求レベル（+5dBm 以上）を達成していることを確認（図 45）し、従来方式よりも 10dB 以上改善さ れることを確認した。また、本回路は従来のアナログ回路と異なり、消費電流が 動作周波数に比例するため低周波動作では余分な電力を消費しないことも確認し た（図 46）。 Sample-mode Hold-mode VDD M2 M1 M4 M3 VDD M5 Vn MC1 Vin+VDD Vin -Vn MC2 M6 MC3 M7 M14 MC4 M9 M8 M11 M10 MC5 M12 M13 C1 図 44 広帯域高ダイナミックレンジ RF サンプリング回路 30 VDD 1.2V VDD 0.5V Power (W) IIP3 (dBm) 200 VDD 0.8V 25 20 15 10 20 5 0.5 1 2 Frequency(GHz) 5 0.1 図 45 線形性と周波数の測定結果 1 Frequency(GHz) 図 46 10 周波数と消費電力 アナログ信号をデジタル信号に変換する回路では、環境エネルギーから発電し たサブマイクロワットの微弱電力をつかって動作する回路、および構成ブロック を時分割共有することで回路全体のサイズを削減する技術の開発を行なった。い ずれも、環境埋め込み型のデバイスで重要な技術となる。 サブマイクロワットで動作するアナログ・デジタル変換器では、電力効率のよ い電荷再分配型の逐次比較方式を基本アーキテクチャとして採用した。0.5V とい う非常に低い電源電圧での動作を目指しているため、先に説明した RF サンプリ ング回路と同様にスイッチの動作が問題となる。本回路では、電源電圧の 2 倍の 電圧がゲートソース間に掛かるようなブートストラップ回路を考案して実装した。 従来方式に対して、電荷注入用の容量素子を組み込むことで、2 倍以上の速度で 動作するようにした（図 48）。65nm-CMOS プロセスを用いて図 49 に示す 0.2mm ×0.27mm の小サイズのアナログ・デジタル変換器を設計して現在テストチップ 試作中である。設計した回路は、シミュレーションレベルで 0.5V の電源電圧で 1W 前後で動作し、表 1 に示すように従来例よりも高い電力効率(FoM)を達成し ている。今後、テストチップを入手後、実証のための測定を行なう予定である。 1.Switch Analog Digital 3.comparator 4.Logic 2.DAC Vana Vdig 逐次比較型ADC構成 図 47 電荷再配分型逐次比較方式 ADC clk clk Vin ① Vin ① -200mV -50mV ② ② ③ ③ Vg Vg 495mV Vg-Vin 図 48 925mV Vg-Vin 低電圧(0.5V)スイッチ回路の 2×VDD ブートストラップ回路の動作 （シミュレーション）左図：従来例、右図：提案方式（Vg-Vin がほぼ 2×VDD） Clock buffer digital circuit SW&COMP DAC JTAGIO 1.2>0.5 200um Level Shifter & buffer 0.5>1.2 DAC 270um 図 49 表 1 開発したサブマイクロワット動作 ADC のレイアウト サブマイクロワット動作 ADC の性能（シミュレーションと従来例の比較） Speed Res. ENOB Power FoM VDD process This work (simulation) 1.11M 9-bit 8.34-bit 1.05uW 3.0fJ/conv. 0.5V 65nm [1] 20M 9-bit 7.3-bit 0.29mW 65fJ/conv. 1.0V 90nm [2] 1M 10-bit 8.74-bit 1.9uW 4.4fJ/conv. 1.0V 65nm [3] 100k 12-bit 9.34-bit 3.6uW 56fJ/conv. 1.0V 180nm [4] 11M 12-bit 10.2-bit 3.57mW 281fJ/conv. 1.0V 130nm [5] 100k 10-bit 8.69-bit 1.3uW 31.4fJ/conv. 0.6V 180nm [1] Craninckx “A 65fJ/Conversion-Step, 0–50MS/s 0–0.7mW 9bit Charge Sharing SAR ADC in 90nm Digital CMOS” ISSCC2007 pp. [2] Michiel van Elzakker et al.. “A 1.9uW 4.4fJ/conversion-step 10b 1MS/s Charge-Redistribution ADC” ISSCC2008 pp.244-245,610 [3] A Agnes et al.. “A 9.4-ENOB 1V 3.8uW 100kS/s SAR ADC with Time-Domain Comparator” ISSCC2008 pp.246-247 [4] Joshua J. Kang et al.. “A 12b 11MS/s Successive Approximation ADC with Two Comparators in 0.13um CMOS” VLSI2009 pp.240-241 [5] Seon-Kyoo Lee et al.. “A 1.3uW 0.6V 8.7ENOB Successive Approximation ADC in a 0.18um CMOS” VLSI2009 pp.242-243 構成ブロックの時分割共有による小面積アナログ・デジタル変換回路では、リコ ンフィギュアラブルな回路を実装しやすい、ΔΣ変調方式を採用した。2 次マル チビットΔΣ変調方式で、内蔵量子化器は 4bit である。通常二つ必要となる積分 器を時分割共有により一つに削減している（図 50）。これによって、積分容量の 一部が削減可能となった。さらに、内蔵量子化器に電荷再分配型逐次比較方式を 採用することで、その電荷再分配用容量素子も共有している。この容量の共有に より、帰還路のバッファアンプが不要となり、電力削減、線形性改善にもつなが っている。65nm-CMOS プロセスを用いて、テストチップを試作した。図 51 に 示すように構成ブロックの共有により回路面積を半分程度に削減した。また、シ ミュレーションレベルで電力も同様に半分程度に削減することを確認した。今後、 テストチップを入手して測定を行なう予定である。 図 50 開発した時分割共有型小面積ΔΣ方式アナログ・デジタル変換回路 図 51 時分割共有による面積削減割合