ADSL用チップセット μPD98451/μPD98452/μPD98453

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ADSL用チップセット
μPD98451/μPD98452/μPD98453
森
脇
宏
光
★
/ 成
瀬
雅
也
★★
はじめに
拡大，
世界中の端末，
サーバのネットワーク
の 仕 様 に 応じ て x の 部 分 が " A " や
ADSL（Asymmetric Digital Subscriber
接続化が進み，一般家庭レベルでも音声
"S","V","H" ,"I"と変わります。本稿では，
Line）
は，
xDSL（x Digital Subscriber Line）
だけでなく，電子メールや画像配信サービ
xDSLの一種であるADSL通信を実現する
と呼ばれる既存の電話線ネットワークを
スなどのデータ通信サービスの利用が広
PHYデバイス・チップセットとして2製品，
ま
使った，高速データ通信技術です。そもそ
がってきました。そこで，
この0∼4kHzの帯
たその上位レイヤ制御用ネットワークプロ
も，電話通信サービスで使用されているメ
域のさらに上の未使用の帯域を用いた
セッサとして1製品の紹介をします。
タリック・ケーブルでは，音声をアナログ信
データ通信を行おうとするサービスが北米
号伝送する際，0∼4kHzの帯域があれば
や欧州，日本でもISDNという形ではじまり
ADSLについて
十分であり，
それ以上の帯域については， ました。
これらの通信形態を総称してxDSL
ADSLは，
既存の電話回線を利用して端
これまでまったく使用されてきませんでし
と呼びます。
このxDSLを実現する技術は，
末
（ATU-Rと呼びます）
から局側
（ATU-Cと
た。
しかし，近年のデータ通信サービスの
これまで多くの方式が考案され，
その方式
呼びます）
へアップストリームと呼ばれる数
電話
ADSL下り信号
ADSL上り信号
振幅
0
4
30
138
1104[kHz]
周波数
図1 ADSL（エコーキャンセラー方式）の周波数帯域
★ 第2システムLSI事業部/ ★★
半導体ソリューション技術本部 第2システムLSI技術部
ADSL MODEM
USB
D98451
(ADSL)
(TC/PMD)
D98453
ADSL
D98452
(AFE)
POTS
SPLITTER
PC98NX
SDRAM
FLASH
ADSL ROUTER
100B-T
MII
Ethernet
PHY
D98453
D98451
(ADSL)
(TC/PMD)
ADSL
D98452
(AFE)
POTS
SPLITTER
HUB
SDRAM
PC98NX
FLASH
PC98NX
ADSL NIC
PCI BUS
D98453
D98451
(ADSL)
(TC/PMD)
ADSL
D98452
(AFE)
POTS
SPLITTER
PC98NX
SDRAM
FLASH
図2 各種ADSL通信機器
100kb/sの高速データ伝送を，逆にATU-C
Tone）変調方式を採用することで，
既存の
簡易版であるITU-T G.992.2（G.lite）
も勧
からATU-Rへはダウンストリームと呼ばれ
電話での通話に影響を与えることなく高速
告されています。当社では，
このADSLを実
る数Mb/sの高速データ伝送を行います。一
データ伝送を可能にしています。
これに対
現するP H YデバイスとしてμP D 9 8 4 5 1
般の電話が使用している周波数帯域は0
し，
ひとつのキャリアに変調をかける方式と （ADSL DMT Engine）
とμPD98452
∼3.4kHzであり，
従来のモデムはこの帯域
して，
CAP
（Carrierless Amplitude Phase）
方
（ADSL Analog front-end）
を，
そしてその
の周波数に変調をかけてデータ伝送を
式があります。ADSLは米国の標準化団体
上位レイヤ制御用ネットワークプロセッサと
行っていました。
これに対しADSLはそれよ
であるANSIにおいてT1E1.413として標準
してμP D 9 8 4 5 3（A c c e s s N e t w o r k
り高い約30kHz∼1MHzの帯域を使用しま
化され，
現在そのIssue2が勧告されていま
Controller）
を開発しました。
これらの3製品
す
（図1参照）
。変調方式として周波数帯域
す。
また国際標準として，
このT1E1.413が
を組合せることによって，
ADSLモデムなど
を複数に分割し，複数のキャリアに各々独
母体となりITU-TでG.992.1（G.dmt）
として
の各種ADSL通信機器
（図2参照）へ応用
立に変調をかけるDMT（Discrete Multi
1998年10月に勧告されました。同時にこの
が広がります。
ADSL用PHYデバイス
善することができます。インタリーバおよび
ことができるため，
伝送データ量をより増や
ADSL用DMTトランシーバチップセット
デインタリーバは1MビットSRAMを外付け
すことができます。
の特長を表1に示します。
また，
システムブ
することによりT1.413 Issue2で規定してい
ロック図を図3に示します。
る最大の深さよりさらに8倍のD=512に対応
以下に各LSIの機能について説明します。
することができます。
これは最大2msのイン
送信および受信フィルタ処理と，μPD
パルスノイズによるエラーを訂正できること
98452にデータ伝送するための速度変換を
を意味します。
行う補間フィルタとデシメーションフィルタ
1 . μP D 9 8 4 5 1（A D S L D M T
Engine）
（5）
アナログI/F部
で構成されます。送信および受信フィルタ
μPD98451は図3に示すように大きく6つ
のブロックから構成されています。以下に
各ブロックについて説明します。
（3）QAM（Quadrature Amplitude
Modulation）部
QAM部はQAMマッパー，
デマッパーと
の係数はF/Wにより任意の値に設定するこ
とができるため特性の最適化が容易にで
きます。
利得制御部で構成され，各キャリアごとの
（1）ディジタル-I/F部
データの割り当てと送受信利得の調整を行
ディジタル-I/F部はATM TC，
送信フレー
います。
32ビット組込型RISC CPUを内蔵し，
デー
マ，
受信フレーマから構成され，
入力データ
からのADSLフレームの構成と，
受信ADSL
（6）
コントローラ部
タ伝送フロー制御，
通信プロトコルの確立と
（4）信号処理部
いった処理をF/Wにより実現しています。
フレームからのデータの取り出しを行いま
信号処理部はFFT処理部，等化器，エ
ADSLにおいてはデータ通信を確立するた
す。入出力データI/FはATMの国際標準で
コーキャンセラで構成され，IF F Tおよび
めに線路のS/N計算，各種パラメータの受
あるUTOPIA 2 I/Fに準拠し，
μPD98453の
FFT，波形等化，
エコー除去処理を行いま
け渡しといった複雑なイニシャライゼーショ
UTOPIA 2 I/Fと接続することで，μPD
す。QAM部で各キャリアごとにマッピング
ン処理が必要となります。
このイニシャライ
98453側で処理されたATMフォーマットデー
されたデータにIFFTを行うことで周波数多
ゼーション処理のほとんどをF/Wで実現す
タを直接入出力することができます。
またシリ
重変調を行います。
またFFTを行うことで周
ることで，仕様変更に柔軟に対応すること
アルI/FとしてSTMにも対応しています。
波数多重復調を行います。波形等価は
ができます。プログラムコードはすべて
ADSLに最適な波形等化を行うため，
時間
Flash ROM I/Fに接続された外部メモリに
域 等化 器（ T E Q ）
と，周波 数域 等 化 器
格納されており，電源投入時にInstruction
FEC（Foward Error Correction）
部はリー （FEQ）
を組み合わせて実現しています。等
RAM I/Fに接続されたSRAMに展開，
実行
ドソロモン処理部とトレリス処理部で構成
することで上記の対応を可能としています。
（2）FEC部
化器のトレーニングは専用のH/WとF/Wを
されます。T1.413 Issue2では誤り訂正方式
組み合わせて実現しています。エコー除去
はリードソロモン
（RS）
を必須としトレリスを
を行うエコーキャンセラは適応型FIRフィル
2. μPD98452
（Analog front-end）
オプションとしていますが，μPD98451で
タで構成されています。エコーキャンセラを
μP D 9 8 4 5 2は，A D S L 通信に必要な
はこのトレリスオプションを選択使用するこ
用いることにより受信信号からエコーを除
A/D，D/A，送信と受信ロウ・パス・フィルタ
とで受信信号のS/Nを見かけ上2∼3dB改
去し，
送信と受信を同じ周波数帯域で行う （LPF），送信と受信アンプ，DCXOを1チッ
プに集積しています。ADSLシステムにお
項目
μPD98451
μPD98452
● 電流セル方式D/A，
ANSI T1E1.413 Issue2準拠
上り640kbps
3ステージパイプライン方式A/D
● 入出力ゲイン調整アンプ内蔵
下り6.144Mbps
● Utopia2 I/F対応
● DCXO内蔵
● エコーキャンセラ内蔵
● トレリス内蔵（オプション選択可）
● インタリーブ深さ最大512
●
特長
プロセス
電源電圧
パッケージ
0.25μm C-MOS
2.5V/3.3V
420ピンテープBGA
表1 ADSL用DMTトランシーバチップセットの特長
いては非常に高精度なA/D，
D/Aが必要と
なります。本LSIではこの高いビット精度を
電流方式D/Aおよび3ステージパイプライ
ン方式A/Dで実現しています。
このA/D，
D/A動作に必要な高精度クロックは，
外付
0.35μm C-MOS
けX'talとDCXOにより得られるクロックを内
3.3V
部で2逓倍することで実現しています。
この
80ピンQFP
DCXOの制御もμPD98451が行います。
送信側においてはμPD98451より入力
μPD98451
Interpolator
IFFT
アナログI/F部
送信Filter
信号処理部
QAM
Mapper
Trellis
エンコーダ
RSエンコーダ
Interleave
QAM部
D/A
送信
LPF
PATT
DRV
To
Hybrid
V850
Controller
HOST
I/F
Configure
Registers
Decimator
受信Filter
TEQ
FFT
FEQ
QAM
Demapper
Viterbi
デコーダ
Deinterleave
RSデコーダ
エコーキャンセラー
受信
Framer
To
ATMSAR
FEC部
ATM
TC
送信
Framer
デジタルI/F部
μPD98452
AFE
Control
A/D
受信
LPF
DCXO
PLL
AGC
RCV
コントローラ部
To HOST
Interleave
Memory
Control
Firmware
Memory
QCLK=35.328MHz
図3 ADSL用DMTトランシーバLSIシステムブロック図
されるディジタル信号をD/Aにてアナログ
ロセッサ，Ethernetコントローラ，USBファン
信号に変換し，送信LPFで帯域制限した
クションコントローラ，UTOPIAインタフェー
PCIインタフェースを内蔵
（2.項を参照）
。
●
ATMセル・プロセッサとして専用32ビッ
後，
送信利得を調整し，
送信ドライバアンプ
ス，
PCIインタフェースおよびSDRAMインタ
トRISCマイクロプロセッサコアを内蔵
に出力します。
フェースをワンチップに集積した高性能ア
（3.項を参照）
。
また，
受信側においては受信レシーバア
クセスネットワークプロセッサです。
ンプに入力されるアナログ信号にAGCアン
以下にμPD98453の全体的な特長を示
IEEE802.3x準拠の10/100Mbps Ethernet
プで利得調整を行い，受信LPFで帯域制
します。
また，
各機能ブロック構成を図4に，
コントローラを内蔵（4.項を参照）
。
限した後A/Dによりディジタル信号に変換
またその説明を以下の1.∼5.の項目に示
し，μPD98451に出力します。送信および
します。
受信利得の制御はすべてμPD98451から
●
●
上位レイヤ制御用ネットワークプロセッ
サについて
μP D 9 8 4 5 3（A c c e s s N e t w o r k
Controller）
は，高性能64ビットRISCプロ
ATMセルプ
セッサVR4120をCPUコアとし，
●
汎用リアルタイム・クロックを2ch 内蔵
●
PCI Spec 2.1準拠の3.3V 32ビット33MHz
BOOTプログラム格納用にPROMおよび
FLASH ROMインタフェースを内蔵。
●
（2.項を参照）
。
●
RTOSおよび各種ネットワーク・ミドルウエ
アをオンチップで実行可能。
（2.項を参照）
。
●
USB Specification 1.1準拠のUSB Full
を参照）
。
●
外部メモリとして16Mビットおよび64M
ビットSDRAMをダイレクトに接続可能
I E E E 8 0 2 . 3 ，I E E E 8 0 2 . 3 u および
Speed Functionコントローラを内蔵
（5.項
高性能64ビットMIPSマイクロプロセッサ
。
VR4120コアを内蔵（1.項を参照）
送られる制御データに従います。
●
IEEE 1149.1準拠のバウンダリ・スキャン
機能を内蔵。
●
フィールド・ディバグ用インタフェースとし
μPD98453
USB
Full-speed
USB Function
Controller
N-wire
VR4120 RISC
Processor
Core
PROM/FLASH
ETHERNET
Controller
IBUS
SDRAM
3.3V MII
System Controller
RS232C
33MHz UTOPIA-2
3.3V PCI
ATM Cell Processor
PHY Management
JTAG
IBUS-PCI
Bridge
CLOCK
Control
Unit
JTAG
Controller
図4 μPD98453のシステムブロック図
て汎用シリアルインタフェースを内蔵。
容量命令キャッシュと組み合わせて高速
●
0.25μm CMOSテクノロジーを採用。
な処理が実現できます。本ブロックの特長
●
電源電圧2.5V/3.3V
を以下に示します。
●
500ピンテープBGA
●
MIPS I/II/IIIおよびMIPS16命令セットを
ワーモードをサポート
●
能を実装
●
サポート
（FPU命令, LL, LLD, SC, SCD
1. V R 4120 RISCプロセッサ・コア
ブロック
命令は非サポート）
●
高性能RISCプロセッサVR4120コアは，
リ
アルタイムOSをサポートし，ADSLルータ/
●
ンチップで処理可能です。
リアルタイムOS
を含む各種ミドルウエアはブート時に外部
●
PROM/FLASHからSDRAMへコピーし同
時に書き込み禁止領域とすることにより，
大
フリーラン・タイマおよびタイマ割り込み
機構を内蔵
●
リアルタイムO Sとしてp S O S および
VxWORKSをサポート
129Dhrystone MIPS＠100MHzを実現
●
モデムに必要な各種上位ネットワーク・プロ
トコル（TCP/IP,PPP,SNMP,HTTP等）
をオ
最適化した5段パイプライン処理により
Big Endian / Little Endianの切り換え機
●
高速積和演算のサポートによりアプリ
2. System Controller ブロック
ケーションの高速実行を実現
System ControllerはV R4120 CPUバス
大容量キャッシュメモリ
（命令：16Kバイ （SysADバス），PCIローカルバス，および
ト, データ：8Kバイト）
を内蔵
LSIの内部バス
（IBUSと呼びます）間を相
フルアソシアティブ方式のTLBにより1T
互にブリッジする機能，SDRAM/PROM/
バイトまでの仮想アドレスをサポート
FLASH各種メモリインタフェース，
SDRAM
消費電力コントロール用に4種類のパ
バスブリッジインタフェース，
リアルタイムク
処理速度を実現
ロックを提供するものです。本ブロックの特
長を以下に示します。
●
●
ソフトウエア処理でサポート
1セル/sec精度のATMセルシェーピング
が可能
●
PCIバス，
SysADバスおよびIBUS間の双
●
SysADインタフェースにおいてEndian変
4. Ethernet Controllerブロック
換機能をサポート
Ethernet Controllerは，
10Mbps/100Mbps
独立した2chのDMAコントローラによる高
EthernetのMAC
（Media Access Control）
機
速な連続転送をサポート
能およびM I （
I Media Independent
16Mビット/64MビットSDRAMおよび
Interface）機能をサポートします。本ブロッ
PROM/FLASHメモリのダイレクト接続を
クの特長を以下に示します。
サポート
●
●
方向ブリッジを実現
●
●
●
I E E E 8 0 2 . 3 ，I E E E 8 0 2 . 3 u および
IEEE802.3xに準拠した10M/100Mbps
サからSDRAMへの高速アクセスをサ
MAC機能をサポート
●
Independent Interface）
インタフェースを
領域を設定可能
（疑似ROM機能）
内蔵し，Ethernet PHYデバイスにダイレ
●
独立した2chのリアルタイムクロックを内蔵
クト接続可能
●
PCI Specification Rev2.1準拠のPCIイン
●
タフェース
（3.3V, 33MHz, 32ビット）
をサ
ポート
3. ATMセルプロセッサ・ブロック
●
ATMセルプロセッサは，
当社オリジナル
32ビットRISCプロセッサをベースとして設
シングをF/Wで実現することにより，今まで
にないスケーラビリティを実現しています。
●
本ブロックの特長を以下に示します。
●
専用32RISCプロセッサコア
（76MIPS＠
66MHz）
によるソフトウエアSARを実現
●
●
F/Wはブート時に外部PROM/FLASHか
らダウンロード可能
●
パワーマネジメント・シグナリングに対応
●
7つの Endpoint（Control, Interrupt IN/
OUT, Isochronous IN/OUT, Bulk IN/
OUT）
を内蔵
●
Isochronous転送用FIFOとして送受各々
●
Bulk転送用FIFOとして送受各々128バイ
256バイトのバッファを内蔵
トのバッファを内蔵
●
Interrupt転送用FIFOとして送受各々
64バイトのバッファを内蔵
●
Control情報の交換用に16バイトのバッ
ファメモリを内蔵
コンフィギュレーション時に申告する各
ル機能を実現
●
ローカルDMAコントローラを内蔵
送信および受信用にそれぞれ256バイト
●
USB専用のI/Oバッファを内蔵しダイレク
バッファのサイズはプログラム可能
IEEE802.3x/D3.2準拠のフローコントロー
トにUSBコネクタへ接続可能
ユニキャスト/マルチキャスト/ブロード
キャスト・アドレスのアドレス・フィルタリン
計されています。ATMセルの各種プロセッ
Suspend, ResumeおよびリモートWake-up
●
のFIFOバッファを内蔵
●
●
10Mbpsおよび100Mbpsにおいて全二重
の動作をサポート
●
ポート）
IEEE802.3u準拠の3.3V MII（Media
SDRAM上の指定領域に書き込み禁止
●
12Mbpsの Full speed USBファンクション
デバイスとして動作（Hub機能は非サ
メモリ専用バスによるATMセルプロセッ
ポート
デバイスクラス機能をVR4120コアによる
おわりに
グ機能を内蔵
通信分野については，今後ますます通
統計情報収集用の各種MIBカウンタを
信市場のニーズの多様化が進み，続々と
内蔵（M I B I I , E t h e r - l i k e M I B ,
新技術がITU-Tなどの標準化団体で勧告
IEEE802.3LMEをサポート）
化されています。ADSLについては，前述
MIIインタフェース内部でのループバック
に説明した通りG.dmtとG.Liteがそれぞれ，
をサポート
ITU-TにおいてG.992.1とG.992.2で勧告化
ローカルDMAコントローラを内蔵
されていますが，
そのG.992.2について当
●
アクティブVCとして64VCをサポート
●
ATM Forum at-phy-0039準拠の8ビット
5. USB Controller ブロック
割を果たしている米国Aware社とライセン
33MHz UTOPIA Level2インタフェースを
USB Controller はUniversal Serial Bus
ス契約を結び，G.Lite用F/W開発も進めて
内蔵
（マネジメントインタフェースを含む）
。
のFull-Speed Function Device機能を提
います。当社では，今回紹介したADSL用
AAL5とRaw Cell（AAL0）
およびF4，F5
供します。本ブロックの特長を以下に示し
チップをはじめとして，次世代の高速デー
OAMセルのハンドリングをサポート
ます。
タアクセス通信用LSIの製品開発やSOC
●
IPOA機能をF/Wにて実現
●
●
CBR，VBR，ABRおよびUBRの4つの
●
サービスクラスをサポート
●
送信，受信を合わせて50Mbpsのセルの
社ではG.Liteの仕様策定でも中心的な役
●
Universal Serial Bus Specification Rev
時代に向けた通信コアの提供することで，
1.1に準拠
市場ニーズにあった製品をタイムリに提供
Communication Class Definitionに準拠
していきます。
したxDSL Sub Class機能をサポート