圧電素子制御のための高電圧駆動回路に関する研究

法政大学大学院理工学・工学研究科紀要
Vol．56(2015 年 3 月）
法政大学
圧電素子制御のための高電圧駆動回路に関する研究
A STUDY ON THE HIGH-VOLTAGE DRIVE CIRCUIT FOR A PIEZOELECTRIC ELEMENT CONTROL
高橋 大
Dai TAKAHASHI
指導教員
安田
彰
法政大学大学院理工学研究科電気電子工学専攻修士課程
In this paper, we propose a multi-level high voltage and small driver circuit for driving the piezoelectric
element. Level shift circuit occupies a large part of the area of the high-voltage drive circuit. In order for a
multi-level output, it is necessary to use multiple level shifter circuit. Because of a using multiple large level
shifter circuits, an area of the drive circuit is increased. Therefore, the area of the drive circuit is reduced by
reducing the element used in the level shift circuit.
Key Words :
piezoelectric element, level-shift
1．はじめに
近年，小型で低消費電力，応答速度が速く制御しやす
いなどの理由から圧電素子アクチュエータの需要が高ま
また，印加される電圧 V が変化する場合，駆動周波数
を f とすると以下の式となる．
っている．圧電素子は印加電圧に応じて形状を変化させ
1
𝑊 = 𝐶𝑉(𝑡) 2 𝑓
2
ることのできる素子であり，オーディオ機器，インクジ
ェット，センサーなどに用いられている．圧電素子をア
クチュエータとして駆動させるためには高電圧の駆動回
路が必要であり，駆動回路は高耐圧プロセスで設計する
必要がある．高耐圧のプロセスは低耐圧のプロセスに比
べ，素子面積が大きく，高電圧の駆動回路は面積が大き
くなる傾向にある．また，圧電素子のアクチュエータは
電気的には容量性の負荷であるため，印加電圧のマルチ
(2)
このとき，𝑉(𝑡) が図 1 のような 2 レベルの駆動波形の場
合電圧 V を一周期内で２回印加したと考えることができ
るので消費電力は
1
𝑊 = 𝐶𝑉 2 𝑓 ∙ 2 = 𝐶𝑉 2 𝑓
2
(3)
レベル化など印加電圧の変化量が小さくなると駆動に必
が増大すると，それに応じて MOS トランジスタの耐圧を
となる．
同様に𝑉(𝑡) が N レベルの駆動波形の場合，電圧
保護するために必要なレベルシフタ回路の数も増大する．
期内で 2(N-1)回印加したと考えることができるので消費
レベルシフタ回路は駆動回路の耐圧を保護しつつ，高電
電力は以下の通りになる．
要電力も小さくなる．しかし，駆動回路の出力レベル数
圧で駆動するために高耐圧プロセスで作成する必要があ
り，回路面積が大きくなる．
本論文では，使用素子数の少ないレベルシフタ回路を
𝑉
を一周
𝑁−1
1
𝑉 2
𝑉 2
𝑊 = 𝐶(
) 𝑓 ∙ 2(𝑁 − 1) = 𝐶
𝑓
2 𝑁−1
𝑁−1
(4)
使用することでレベルシフタ回路の面積を削減し，マル
チレベル化よる回路面積増大を影響の少ない高電圧駆動
回路を提案する．
チレベル化し，一度の電圧の変化量が小さくなるほど，
消費電力は小さくなる．
2．圧電素子の消費電力と駆動波形
圧電素子は電気的には容量と等価としてみることがで
きる．容量 C に電圧 V が印加された際に容量に蓄えられ
るエネルギーW は以下の式で表すことができる[4]．
𝑊=
以上のように，同じ電圧 V を印加する場合でも，マル
𝑄2
2𝐶
=
(𝐶𝑉)2
2𝐶
1
= 𝐶𝑉 2
2
(1)
本研究ではインクジェットヘッド駆動用の波形を想定
し，図 2 のような 4 レベルの電圧波形を圧電素子アクチ
ュエータに印加する．
MDP2 のドレインとソースの逆転を防ぎ，HV2，HV3 へ電
流が逆流しないようにしている．電圧が降下する際には
MDN1~3 の中からレベル応じた素子が ON する．D3，D4
は HV4> Vout，HV5> Vout になった際に MDN2，MDN3
のドレインとソースの逆転を防ぎ，GND へ電流が逆流す
図2
ることを防いでいる．
2 レベル駆動波形
HV3=15.6V
IN3
HV1=45V
HV2=30.6V
IN2
IN1
MDP1
MDP2
D1
D2
MDP3
Vout
図3
4 レベル駆動波形
D3
IN6
3．圧電素子駆動回路
(1)全体構成
D4
IN4
MDN2
IN5
MDN1
図 4 に圧電素子を駆動するための駆動回路の簡易的な
MDN3
HV4=29.5V
HV5=14.4V
全体構成を示す[2]．図 3 の電圧波形を出力するためには，
図 5 出力段
0V，15V，30V，45V と 4 つのレベルに対応できる駆動回
路が必要となる．
(3)レベルシフタ回路
今回の構成では 15V，30V，45V に上昇する信号を出力
するレベルシフタ回路が 3 つ，30V，15V に降圧する信号
a) 抵抗を用いたレベルシフタ回路
図 6 にソース接地増幅型のレベルシフタ回路を示す[1]．
を出力するためのレベルシフタ回路が 2 個，計 5 個のレ
ベルシフタ回路が必要となる．
HV
ドライバ回路部
レベルシフト
回路(45V)
レベルシフト
回路(35V)
入
力
信
号
入力信号識別
論理回路
レベルシフト
回路(30V)
圧電容量
出力段
レベルシフト
回路(20V)
R1
ア
ク
チ
ュ
エ
ー
タ
部
レベルシフト
回路(15V)
Vout
入力信号
制御回路 Vin
出力段
MDN1
図 4 駆動回路全体簡易構成
R2
(2)出力段
図 5 に出力段の構成を示す[2]．4 レベルの出力波形を
出力するために複数の高耐圧 MOS トランジスタを用い
ている．IN1~5 にはそれぞれのトランジスタのゲート‐ソ
図 6 抵抗を用いたレベルシフタ回路
ース間耐圧を保護するためにレベルシフタ回路によって
レベルシフトされた信号が入力される．
電圧を上昇させる際には MDP1~3 の中からレベルに応
トランジスタ MDN1 が ON すると抵抗𝑅1 ，𝑅2 に電流 I
が流れ，Vout の値は以下の式から求まる．
じた素子が ON する．
D1，D2 は，HV3<OUT，HV2<OUT になった際に MDP1，
𝑉𝑜𝑢𝑡 = 𝐻𝑉 − 𝐼 × 𝑅1
(5)
する必要がある．
また，Vout =Vbias+Vp4 のときは MDP2，
MDN1 が OFF のとき，I=0 なので𝑉𝑜𝑢𝑡 = HVとなり，
MDN1 が ON のとき，𝐻𝑉は𝐼 × 𝑅1 の電圧降下をし，𝑉𝑜𝑢𝑡 =
MDP4 ともに OFF しているので安定せず，ノイズや寄生
に対して弱いという問題点もある．
𝐻𝑉 − 𝐼 × 𝑅1 となる．
しかし，この回路構成では MDN1 が ON のとき電流 I
c) 差動動作型レベルシフタ＋クロスカップルレベルシ
が HV から GND まで流れ続けるため，消費電力が大きく
フト回路
なるという問題点がある．
図 7 の回路にクロスカップルレベルシフト回路を加え
たレベルシフタ回路を図 8 に示す[3]．
b) 差動動作型のレベルシフタ回路
HV
HV
次に差動動作型のレベルシフタを図 7 に示す[1]．
MDP1
MDP2
Va
Vb
MDP5
Vb
MDP6
Va
Vout 出力段
HV
MDP1
MDP3
MDP2
MDP4
入力信号 Vin
制御回路
Vout
MDP3
Vbias
MDN1 MDN2
出力段
MDP4
図 8 差動動作型レベルシフタ＋クロスカップルレベル
シフト回路
Vbias
入力信号 Vin
制御回路
MDN4
MDN3
Vbias
MDN1 MDN2
図 8 の回路は，後段に図 7 の回路にクロスカップルレ
ベルシフト回路を加えることで図 7 の出力振幅が小さく
なるという問題を解消したものである．
Vin=Low のとき，図 7 と同様の動作をし，前段ではそ
図 7 差動動作型のレベルシフタ回路
れぞれ Va=HV，Vb= Vbias+Vp4 となる．
Vb の電圧が Vbias+Vp4 と下がることで MDP5 は ON し，
HV>Vbias となるように Vbias の値を設定する．
MDP5 が ON したことで MDN4 のゲート電圧が HV とな
差動構成をしており，インバータによって MDN1 と
る．それにより MDN4 が ON し，Vout=Vbias となる．
MDN2 にそれぞれ反転した信号が入力される．
Vin=Low のとき，MDN1 は OFF，MDN2 は ON となる．
Vin=High のとき，クロスカップルレベルシフト回路も
差動動作をしているので，Vout=HV となる．
MDN2 が ON になることで MDP4，MDN2 に電流が流れ，
これにより，Vin=Low のとき，Vout= Vbias，Vin=High
Vout の電圧が下がる．MDP4 の閾値を Vp4 としたとき，
のとき，Vout=HV となり，出力振幅を Vbias に印加する
Vout は Vbias+Vp4 の値まで落ちる．Vbias+Vp4 になった
電圧に応じて任意の値に設定することができる．
ところで MDP4 のゲート-ソース間電圧が閾値より小さく
なるため OFF する．Vin=High のとき，
MDN1 は ON，MDN2
4．提案手法
は OFF になる．Vin=Low のとき同様，MDP3 の閾値を Vp3
(1)従来の問題点
とすると，
MDP3 のソース電圧が Vbias+Vp3 まで下がる．
高耐圧のトランジスタは素子一つ一つが大きく，使用
MDP3 のソースは MDP2 のゲートと接続されているため，
素子数が増大するとそれに応じて回路面積が大きく増大
MDP2 のゲートが Vbias+Vp3 まで下がり，MDP2 が ON
する．レベルシフタ回路は高耐圧トランジスタを使用す
し，Vout=HV となる．
るため，一つ辺りの回路面積も大きくなる．図 8 の回路
こ れ に よ り Vin=High の と き ， Vout= Vbias+Vp4 ，
Vin=Low のとき，Vout=HV を出力することができる．
差動動作をすることで HV から GND へ定常的に電流が
ではレベルシフタ回路に加え，クロスカップルレベルシ
フタ回路の回路面積もあるため，一つ辺りの面積はより
大きくなる．
流れず，図 6 のレベルシフタ回路の問題点を解決するこ
出力波形をマルチレベル化し，低消費電力化を図った
とができる．また，Vout の電圧は Vbias+Vp4 より下がら
が，マルチレベル化したことにより使用するレベルシフ
ないため，MDP1~4 のゲートソース間耐圧≥HV-Vbias とす
タ回路の数が増大した．これにより図 8 の回路を用いた
ることで MOS の破壊を防ぐことができる．
駆動回路では全体の約 60%の面積をレベルシフタ回路が
しかし，この構成では Vout の出力振幅が Vp4 分小さく
なるため，次段である出力段などの MOS の W/L を大きく
占めている．そこで本研究では，レベルシフタ回路の使
用素子数を削減することで，駆動回路の面積を削減する．
(2)提案レベルシフタ回路
レベルシフタには高電圧で駆動するために，高耐圧の
表１設計仕様
項目
使用プロセス
ジャンクション温度
MOSト移動度モード
負荷容量
配線抵抗
HV1
HV2
HV3
HV4
HV5
駆動周波数
MOS トランジスタを使用する必要がある．高耐圧の MOS
トランジスタはトランジスタ一つ一つにトランジスタ自
体の他に耐圧を保護するためのガードリングが存在する．
このガードリングの面積が大きいため，レベルシフタ回
路の面積は使用するトランジスタの数に大きく依存する．
そこで提案するレベルシフタ回路を図 9 に示す．
図 7 のレベルシフタ回路では Vin=Low のとき MDN2 が
ON することで Vout=Vbias+Vp4 が出力された．この提案
回路では，図 7 の回路同様に MDN2 が ON することで
MDP4，MDN2 に電流が流れ， Vout の電圧を Vbias+Vp4
まで下げようとする． Vout の電圧が下がることでインバ
ータ構成の MDP1 が ON し，MDP1 が ON することで
MDN4 のゲート電圧が HV に上がり，
MDN4 が ON する．
MDN4 が ON したことで Vout の電圧は Vbias+Vp4 から
Vbias まで下がる．
図 9 の回路は図 7 の回路に MDN3，MDN4 を追加した
ものなので，素子を 4 つ追加した図 8 の回路に比べると
使用素子数が 2 つ減る．
設定値
0.25umHVMOS
100℃
SSモード
68pF
33 Ω ,53 Ω
45V
30.6V
15.6V
29.4V
14.4V
80kHz
従来レベルシフタ回路と提案レベルシフタ回路の出力
波形を図 11，図 12，図 13 に示す．
図 12 と図 13 は図 11 の波形を拡大したものである．
シミュレーションに使用した 0.25umHVMOS プロセス
はゲート‐ソース間の耐圧が 5V なので Vbias=HV-5V と
した．
HV
従来駆動回路と提案レベルシフタ回路を使用した駆動
MDP1
MDP2
Vout
回路の出力波形比較を図 14 に示す．
ドライバ回路部
出力段
HV1
昇圧レベルシフト
回路(40～45V)
MDP3
入力信号
制御回路
MDN3
MDN4
Vbias
MDP4
Vin
VDD
MDN1
HV1
降圧レベルシフト
回路(０～5V)
MDN2
入
力
信
号
入力信号識別
論理回路
VDD
HV4
35V入力信号
制御回路
昇圧レベルシフト
回路(30～35V)
VDD
HV2
30V入力信号
制御回路
昇圧レベルシフト
回路(25～30V)
VDD
HV5
20V入力信号
制御回路
昇圧レベルシフト
回路(15～20V)
図 10
図 9 提案レベルシフタ回路
圧電容量
出力段
HV3
VDD
15V入力信号
制御回路
HV1
HV2
HV3
HV4
HV5
昇圧レベルシフト
回路(10～15V)
駆動回路全体構成
5．シミュレーション結果
Cadence 社の virtuoso を用いて本研究の回路構成と検
従来出力波形
証を行う．検証回路として用いた駆動回路部を図 10 に示
提案出力波形
す．従来手法には図 8 のレベルシフタ回路を，提案手法
には図 9 のレベルシフタ回路を用いた．
入力波形
図 10 の設計仕様を表 1 に示す．
図 11
従来手法と提案手法のレベルシフタ出力比較
(HV=30V)
ア
ク
チ
ュ
エ
ー
タ
部
従来出力波形
提案出力波形
図 12
レベルシフタ出力の立下りの拡大
従来出力波形
提案出力波形
図 15
図 13
レベルシフタ出力の立ち上がり拡大
従来レベルシフタ回路，提案レベルシフタ回路
回路面積比較
左 従来レベルシフタ回路面積
右 提案レベルシフタ回路面積
（2）駆動回路面積比較
従来手法と提案手法の駆動回路の面積比較を図 16 に示
す．上の回路が図 8 の従来駆動回路，下の回路が図 9 の
提案駆動回路のレイアウト図になる．駆動回路全体とし
て 16.6%の面積を削減することができた．
従来出力波形
提案出力波形
図 14
従来手法と提案手法の出力波形比較
また，従来手法と提案手法の駆動回路の平均消費電力
の比較を表 2 に示す．
図 16
表 2 平均消費電力の比較
駆動時
1回路
無駆動時 1回路
従来手法
4.53mW
133uW
消費電力
提案手法
4.35mW
128uW
6．面積比較
(1)レベルシフタ回路の面積比較
レベルシフタ回路の面積比較を図 15 に示す．左側の回
路が図 8 の従来レベルシフタ回路，右の回路が図 9 の提
案レベルシフタ回路のレイアウト図になる．提案レベル
シフタ回路にすることで使用するトランジスタが 2 つ減
り，回路面積が 25%削減することができる．
従来駆動回路，提案駆動回路面積比較
上 従来駆動回路面積
下 提案駆動回路面積
レベルシフタ回路単体と駆動回路の回路面積を表 3 に
示す．
表 3 回路面積比較
従来
2
レベルシフタ単体 [um ] 417×119
[um2 ] 277×1872
駆動回路全体
提案
313×119
277×1561
7．結び
使用素子数の少ない構成のレベルシフタ回路を使用す
ることでレベルシフタ回路の面積を 25%削減することが
できた．また，提案したレベルシフタを使用することで
従来に比べ駆動回路全体 16.6%の面積を削減することが
できた．
本研究では 4 レベルの出力するための駆動回路を作成
したが，よりレベル数が増大した場合，使用するレベル
シフタ回路の数も増え，駆動回路を占めるレベルシフタ
回路の面積の比率が大きくなる．その場合に駆動回路全
体の削減される面積の割合はより大きくなると考えられ
る．
謝辞
本論文の作成にあたり，多大なご指導頂いた安田彰教授，
開発に協力して頂いた東芝テック株式会社研究開発セン
ターの皆様，研究室の仲間に厚く御礼申し上げます．
1)
2)
3)
4)
参考文献
作田健二，圧電素子制御回路に関する研究
石井大介，圧電素子の多値制御回路に関する研究
佐伯貴俊，高電圧レベルシフタに関する研究
Behzad Razavi(著)，黒田忠弘(監訳)，アナログ CMOS
集積回路の設計基礎編