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論理合成・配置の同時処理による タイミング設計の短TAT化
技術解説 論理合成・配置の同時処理による タイミング設計の短TAT化 TM AccelArray 新設計フロー 求められる機能を早く低価格で実現できる先端テクノロジのストラク チャードASICにおいて，お客様の論理設計をより効率的にし，開発 期間をさらに短くする新設計手法を提供します。 概 要 「従来設計フロー」論理合成による開発 当社のストラクチャードASICであるAccelArrayは，マスタの共 通常のASIC開発では，お客様からセルベースのネットリストをい 通化や設計作業短縮の仕組みを採用し，高性能でありながら開発 ただき，当社でレイアウト処理（配置，配線処理）のすべてを行い 時の負担を大幅に軽減します。当社ではこのような仕組みに加え， ます。この設計フローでは，お客様の論理設計におけるタイミング お客様での論理設計，とくにタイミング設計を効率化する新しい設 設計は，仮配線容量テーブルに基づいて行っていただきます。仮 計フローを提供します。 配線容量テーブルは，当社のASIC開発の統計データに基づくも 新設計フローにより，お客様の商品開発において次のことが実 のであり，お客様の論理設計でのタイミング見積もりと，レイアウト後 の実際のタイミングとの相関が高くなるよう設計しています。 現できます。 開発初期段階から実際のLSIのタイミング動作を考慮した論理 しかし，このテーブルは統計データであるため，お客様が実際 設計が可能 に開発するLSIに適切とは限りません。ときには，ハンドオフいただ ハンドオフからサンプル入手までの期間の短縮，スケジュール いたネットリストを用いたレイアウト作業で，タイミング制約を満たすた 確度を向上 めに多くの時間を費やし，結果としてお客様の商品開発スケジュー 本フローを実現するため，当社はFPGAやASICの論理合成ツー ルにリスクが生じる可能性もあります（図１左・図２左）。 またこのリスクを低減するため，開発当初からお客様と当社との ルを提供する米国EDAツールベンダのSynplicity社と共同で， R AccelArrayに最適化した物理合成ツールAmplify AccelArray 間で，レイアウト・プロトタイピングの結果を論理設計へフィードバッ Proを開発しました。本ツールはAccelArrayのデザインキットにバン クして開発を進めることとなり，設計効率や，設計工程のコントロー ドルして提供するため，お客様のツール費負担も軽減します。 ラビリティの面で課題がありました（図３）。 図１ 設計フローとハンドオフ 仮配線容量 テーブル ネットリスト・ハンドオフ 配置（Placed-Gate）・ハンドオフ RTL設計 RTL設計 論理合成 物理合成 （論理合成＋配置） マスタデータ ネットリスト 配置 配線 レイアウトを十分 考慮できないため の手戻り可能性 6 DEF（配置） STA お客様作業 レイアウトを考慮し 見積もり確度が向上 配線 NG STA GDSII生成 ネットリスト 当社作業 不確かさを削減し TAT確度向上 GDSII生成 FIND Vol.23 No.4 2005 AccelArrayTM 新設計フロー 「新設計フロー」論理合成・ 配置の同時処理による開発 図２ タイミング見積もり 論理合成 物理合成（論理合成＋配置） AccelArray新設計フローは，前述のような 見積もり配線経路に基づき容量を計算 リスクを低減し，特にタイミング設計を効率化し 仮配線容量 テーブル ます。 A B 750ps だいたあと物理合成処理（論理合成＋配置） を行います。物理合成処理は，論理合成処 C 設計情報に基づく配線容量 新フローでは，お客様にてRTLを作成いた A B D C 理と同じように実行結果としてセルベースのネ D 500ps ットリストを生成します。 また論理合成と同時に， お客様が選択したマスタ （フレーム）上でセルの 配置を決定します。 物理合成処理においては，タイミング解析に レイアウト レイアウト 実際の配線経路に基づき容量を計算 実際の配線経路に基づき容量を計算 750ps 750ps おいても，物理合成で決定した配置と，マス タ上の配線リソースを加味した見積もり配線経 路をもとに配線容量・抵抗値を算出し，より実 際のレイアウト状況に近い解析を行います（図 １右・図２右）。 ハンドオフ後の当社でのレイアウト作業におい ても，すでにお客様サイトでの物理合成処理 でタイミングの収束性と配線収容性が確認され 配線が長くなったために追加したバッファセル ていることにより，レイアウト作業期間の短縮と， サンプル出荷までの作業スケジュールの確度を 向上できます。 これらのことから，物理合成処理を使用し 図３ 一般的な開発工程 た設計フローには次の利点があります。 お客様サイトでのタイミング設計・見積もり お客様作業 確度の向上 プロトタイピング用 ネットリスト1 ・注力すべきタイミング調整部分の早期発見 論理設計 プロトタイピング用 ネットリスト2 ・不要かもしれないタイミング調整処理の回避 お客様サイトでの配線収容性の確認が可能 ・搭載論理量，タイミング，配線収容性の 当社作業 課題 ネットリスト ハンドオフ サンプル納入 課題 レイアウト プロトタイピング 本番 レイアウト サンプル 製造 トレードオフを早期発見 ・当社からのフィードバック・イタレーショ スケジュールは十分？ ンを削減 当社へハンドオフいただいてからサンプル出 荷までの期間短縮・確度向上 図４ 物理合成の導入による開発工程の変化 ・お客様の商品開発期間の短縮 ・お客様の商品機能開発への注力可能期 ネットリスト・ハンドオフ 間が増加 これらのことにより，お客様の商品開発全体 論理合成 を通した設計工程においても，お客様と当社と の間でのレイアウト・プロトタイピングからのフィー ドバック・イタレーションを削減し，設計工程の コントローラビリティ向上を実現します（図４）。 FIND Vol.23 No.4 2005 論理設計 レイアウト・プロトタイピング 物理合成 論理設計 サンプル納入 3W∼4W 4W 本番レイアウト サンプル製造 2W 4W 本番 レイアウト サンプル製造 サンプル入手時期が同じであれば ・設計期間を長くとれる ・より商品発売時期の近くまで設計できる 7 AccelArrayTM 新設計フロー DDR I/Fコンパイラは，お客様のDDR I/F仕様を入力すること TM AccelArray デザインキット で，レイアウト後のタイミング動作を保障したDDR I/Fモジュールマ クロを生成します。また，ビット/ワード構成のRAMモジュールマク ロを，AccelArrayに搭載のRAMエレメントで実現するRAMコン 物理合成を使用した新設計フロー用のデザインキットとして，当 社は次のものを提供します（物理合成に関係するもののみ） 。 パイラを準備しています。なお，従来ASICではお客様からいただ ・RTLチェッカ （計画中）：AccelArray固有の設計ルールをRTL いたネットリストへDFT回路を挿入するDFT合成を行う必要があり ましたが，AccelArrayでは僅かなDFT回路挿入と簡単なDFT 上で検査 適合チェックのみとなり，論理設計期間を短縮できます。 ・DDR I/Fコンパイラ：特性保証済みのI/Fモジュールを生成 ・RAMコンパイラ：マスタへマッピング可能なRAMモジュールを生成 図７にAmplify AccelArray Proの特長を示します。 ・ピンアサイン支援ツール：ピンアサイン支援・検査 Amplify AccelArray Proは，FPGAやASICの論理合成ツー ・マスタデータ生成ツール：物理合成用のマスタデータを生成 ルを提供する米国EDAツールベンダであるSynplicity社と共同で ・Amplify AccelArray Pro：AccelArray専用物理合成 開発した，AccelArrayに最適化した物理合成ツールです。配置 図５にRTL設計作業に関する事項についての，図６に物理合 エンジンとタイミング最適化エンジンを，AccelArrayのチップアーキ テクチャに最適化しています。Amplify AccelArray Proで見積 成作業に関する事項についての作業フローを示します。 図５ RTL設計作業フロー お客様 富士通 RTL設計 フレーム情報 例： DDR-SDRAM32ビット DDR I/F構成 マスタ （フレーム） DDR I/Fコンパイラ タイミング 動作保証 DDR I/Fモジュール ネットリスト ト-512ワード RAMビット/ワード構成 例： 130ビッ RAMコンパイラ RAMモジュール ネットリスト 物理合成 AccelArray RAMエレメント で構成 ネットリスト 図６ 物理合成作業フロー お客様 RTL設計作業 ピン/IOアサイン作業 RTL記述 ピン配置情報 ピンアサイン支援ツール RTL記述検査 ・ピンアサイン・テンプレートを提供 ・IO配置，バンプ位置をビジュアライズ RTLチェッカ （計画中） ・AccelArray固有の設計規約をRTL上で検査 RTL記述 物理合成（論理合成＋配置） ネットリスト 配置 マスタデータ生成ツール ・IO，PLL等のIPマクロを配置 ・物理合成用のマスタ （レイアウト）データを生成 Amplify AccelArray Pro ・RAM自動配置 ・論理合成＋配置＋タイミング最適化 ハンドオフ検査 ハンドオフチェッカ ネットリスト 8 配置 ・ネットリストに関する検査 ・配置に関する検査（計画中） FIND Vol.23 No.4 2005 AccelArrayTM 新設計フロー もったタイミングは，最終的に配線されたレイアウトと高い相関を実 図７ Amplify AccelArray Proの特長 現しており，論理設計からレイアウトまでの1-pass設計を実現します。 図８にAmplify AccelArray Proの評価結果の一例を示しま す。縦軸はAmplify AccelArray Proが物理合成時に見積もった パスのタイミングスラック値を，横軸はレイアウト後の値を示していま ・自動RAM配置 ・RTL合成と配置の同時進行 す。１つの点が１つのパスのスラック値を示しており，左下から右 AccelArray専用エンジンによる最適化 大規模回路を一括処理 上へ向かう線にプロットが集まるほど相関がとれていることになりま す 。また ， 相 関を示 す 線より下 側 のプロットは ， A m p l i f y ・レイアウトを考慮したタイミング見積もり AccelArray Proが見積もったスラック値が，レイアウト後のそれよ ・レイアウトビュー 詳細配置＋配線見積もり フロアプラン，配置，配線混雑度マップ りも楽観的になっていないことを表しています。このことから，タイミ ・クロス・プローブによるデバッグ ングクリティカルな領域では相関が高く，かつ見積もりとして楽観点 RTL＋ネットリスト＋配置＋タイミング な値となっていないことが分かります。 また，Amplify AccelArray Proは4Mゲート超規模の回路を一 括合成することができるので，回路全体のタイミング設計を効率的 に行えます。 ハンドオフ後のレイアウト作業 図８ Amplify AccelArray Pro見積もりと実レイアウト結果の比較 図９に，ハンドオフ後の当社でのレイアウト作業について示します。 パス・スラック比較 従来のASIC設計では，お客様の設計データをいただいてから， （ps） 1500 Amplify AccelArray Pro DFT回路の挿入，電源設計，クロックツリー生成などの処理を行っ ていました。AccelArrayでは，これらの回路がすでにマスタ上に 最適な状態で埋め込まれているので，レイアウト設計ではお客様の 回路を埋込み回路へマッピングすることで，低クロックスキュー， DFTタイミング設計，シグナルインテグリティ問題を保証したレイアウ ト設計を実現しています。 新設計フローでは，お客様の回路やRAMの配置データも，お タイミング・クリティカルパス 1000 500 0 0 客様での物理合成の結果をマスタ上へマッピングすることで，レイ 500 1000 1500（ps） 配線後 アウト期間をさらに短縮することができます。 図９ レイアウト作業 ハンドオフ後の当社作業 レイアウトDB作成 お客様のネットリスト・配置 お客様の回路とマスタ情報より レイアウトDB(電源配線他)を作成 DDR I/Fモジュール FIND Vol.23 No.4 2005 ハンドオフ配置結果 に従ってマッピング RAM RAM RAM RAM RAM RAM RAM RAM RAM RAM Metal Universal I/O 各種特性を保証した マスタ上へお客様の 回路をマッピング します。 DFT回路マッピング Metal Universal I/O お客様の回路 配置の取込み PLL RAMエレメント クロックマッピング お客様の回路をタイミング 調整済みのクロックツリー とDFT回路へマッピング 配線 STA 製造 9 AccelArrayTM 新設計フロー 仕 様 まとめ AccelArrayは高速多信号に対応するために，先端テクノロジ 当社は高性能ストラクチャードASICのAccelArrayに論理合成 の適用，高速インタフェースIP（3.125Gbps）の搭載，超多ピンの と配置を同時に行う物理合成ツールを導入し，お客様の論理設計， FC-BGAパッケージへの実装を行っており，高い性能を発揮できま 特にタイミング設計のさらなる効率化と開発期間を短縮する設計フ す。FPGAでは満たせない性能や価格が要求される領域も活用範 ローを提供します。今後も当社は，お客様の商品開発において魅 囲です。 力ある設計フローとLSI商品の開発を進めていきます。 ■ 仕様 ＊AccelArrayは富士通株式会社の商標です。 ・商品名：AccelArray ＊AmplifyはSynplicity社の登録商標です。 ・型格：MBCA91xxx-yyy（xxxはフレーム名，yyyは製品識別 ＊その他文中に記載の会社名および製品名は，各社の商標または登録商標で 番号，いずれも当社指定） ・プロセス技術：0.11μm す。 SiゲートCMOS，6∼7層配線（銅配 線），Low-k層間膜構造，エリアバンプ ・最大動作周波数：333MHz ・電源電圧（基本仕様）：1.2V±0.1V/2.5V±0.2V（二電源） ・基本的インタフェース：2.5V CMOS，3.3V Tolerant 表１ メガフレームラインアップ 搭載可能IPマクロ，I/O フレーム名 M20 M30 M40 M50 M52 A50 本製品では次のIPマクロと I/Oセル数 696 824 952 1176 1176 1176 I/Oをサポートします。 R A M（ 1 R 1 W ， 2 R W ）， DDR I/F，PLL（出力周波数 FFセル数 （×1000） 50 70 93 150 233 186 使用可能ゲート数（×1000） 720 1008 1344 2160 3689 2872 ASIC等価ゲート数（×1000） 1219 1707 2276 3658 6019 4736 2RW-SRAM 1680 2240 2880 4400 2400 2960 1R1W-SRAM 90 105 120 150 150 150 合計（最大） 1770 2345 3000 4550 2550 3110 8 8 8 8 8 8 FC-BGA729 （29mm sq） ○ ─ ─ ─ ─ ─ FC-BGA961 （33mm sq） ○ ○ ○ ─ ─ ─ FC-BGA1156 （35mm sq） ─ ○ ○ ○ ○ ○ FC-BGA1681 （42.5mm sq） ─ ─ ─ ○ ○ ○ 25∼800MHz） ，ARM9，2.5VLVCMOS/3.3V-Tolerant， SRAM容量 （Kビット） HSTL，PCML，LVDS， SSTL2，PCI-66，PCI-X， PLLマクロ数 SPI-4P2，XAUI，BackPlane， SGMII/1GBASE-LX/SX， PCI-Express パッケージ （ ）内はボディサイズ， ボールピッチ1.00mm スタンダードセルで使用できる 機能IPはすべてサポートしてい ます（計画中を含む） 。 ＊A50はARM9コア搭載フレーム ＊インタフェースの種類により利用できるI/O数は変わります。 パッケージ 表２ ギガフレームラインアップ 超高速・多信号・大消費電 フレーム名 流の用途に対応するため，チッ 4チャネルG-phy（Tx＋Rx） プにエリアバンプを適用し，パッ S-phy （Tx＋Rx） ケージは超多ピンのFC-BGAタ I/Oセル数（高速IFを除く） イプを用意しています FFセル数（×1000） フレームラインアップ 使用可能ゲート数（×1000） ・メガフレーム：標準品 ASIC等価ゲート数（×1000） ：ARM9搭載 ・ギガフレーム 2RW-SRAM SRAM容量 （Kビット） ：高速インタフェース搭載 表１にメガフレームラインアップ アップを示します。 パッケージ （ ）内はボディサイズ， ボールピッチ1.00mm G40 G45 G50 G55 3 4 2 6 2 0 0 2 0 2 612 688 554 864 760 69 93 93 206 149 1007 1343 1343 3133 2158 1706 2275 2275 5196 3656 1960 2560 2560 3040 4000 1R1W-SRAM 45 52 52 75 67 合計（最大） 2005 2612 2612 3115 4067 8 8 8 8 8 FC-BGA961 （33mm sq） ○ ○ ○ ─ ─ FC-BGA1156 （35mm sq） ○ ○ ○ ○ ○ FC-BGA1681 （42.5mm sq） ─ ─ ─ ○ ○ PLLマクロ数 を，表 ２にギガフレームライン G30 ＊インタフェースの種類により利用できるI/O数は変わります。 【お問い合わせ先】 技術：LSI事業本部 第一システムLSI事業部 第一設計部 TEL（044）754-2526 10 営業：最寄りの富士通㈱ 営業部（裏表紙をご参照ください） FAX（044）754-2536 FIND Vol.23 No.4 2005