PD-SOI の動的ボディ・バイアス制御を利用した ブートストラップ型パス

社団法人 電子情報通信学会
THE INSTITUTE OF ELECTRONICS,
INFORMATION AND COMMUNICATION ENGINEERS
信学技報
TECHNICAL REPORT OF IEICE
PD-SOI の動的ボディ・バイアス制御を利用した
ブートストラップ型パス・トランジスタ方式
飯島正章†
北村雅之†
沼 昌宏†
多田 章‡
濱田健司†
前川繁登‡
†神戸大学 〒657-8501 兵庫県神戸市灘区六甲台町 1-1
‡ルネサステクノロジ 〒664-0005 兵庫県伊丹市瑞原 4-1
E-mail:
†[email protected]
あらまし 本稿では，論理回路の高速化と低消費電力化を両立するため，低電源電圧動作に適したブートストラ
ップ型パス・トランジスタ方式に対して PD-SOI の動的ボディ・バイアスを適用する Active Body-biasing Controlled
(ABC)-Bootstrap PTL (Pass-Transistor Logic) を提案する．提案手法では，ブートストラップ回路によってトランジス
タのボディへ VDD 以上のフォワード・バイアスを印加する．さらに，パス・トランジスタのゲート電圧を高めるた
めに，従来のソース - ゲート間のカップリング容量 CGS のみならず，ソース - ボディ間のカップリング容量 CS-body
も利用する点を特徴とする．提案手法を評価するため，XOR ゲートおよび 4 ビット加算器を設計し，0.18 µm PD-SOI
プロセスでの実装，0.5 V 電源電圧での動作を想定し，HSPICE 回路シミュレーションを行った．シミュレーション
結果より，速度を一定とした場合で ABC-Bootstrap PTL により 40 % の電力削減効果が示された．
キーワード PD-SOI，ボディ・バイアス，パス・トランジスタ論理
Bootstrap Pass-Transistor Logic with Active
Body-Biasing Control on PD-SOI
Masaaki IIJIMA†
Masahiro NUMA†
Masayuki KITAMURA†
Akira TADA‡
and
Kenji HAMADA†
Shigeto MAEGAWA‡
†Kobe University 1-1 Rokko-dai, Nada, Kobe, Hyogo 657-8501 Japan
‡Renesas Technology Corp.
E-mail:
4-1 Mizuhara, Itami, Hyogo 664-0005 Japan
†[email protected]
Abstract We propose an Active Body-biasing Controlled (ABC)-Bootstrap PTL (Pass-Transistor Logic) on PD-SOI at 0.5
V-VDD for ultra low power design. Although conventional PTL-based circuits are with difficulty in operation due to lack of
driving power as VDD is scaled down, reduction in junction capacitance with SOI (Silicon On Insulator) contributes to higher
operation speed for PTL circuits even at low VDD. In our approach, applying active body-biasing to Bootstrap PTL, where
capacitive coupling between source and body (CS-body) improves boosting effect of gate voltage, is the key for higher
performance without output voltage loss. Moreover, lowering Vth by body-biasing also brings high speed operation.
Experimental results show that ABC-Bootstrap PTL has saved 40 % of power consumption when operating at same operation
speed as conventional Bootstrap PTL.
Keyword PD-SOI，Body bias，Pass-Transistor Logic
1. は じ め に
て 現 在 注 目 さ れ て い る SOI (Silicon On Insulator) は ，
シリコン基板とトランジスタの間に設けられた絶縁酸
こ れ ま で ム ー ア の 法 則 に 従 う LSI の 性 能 向 上 は ， プ
化膜により接合容量が削減され，高速化，低消費電力
ロセス技術の微細化に大きく依存してきた．しかし，
化 の 両 立 化 に 貢 献 す る 有 望 な デ バ イ ス で あ る [1]． 特
近年消費電力の増加問題から単に微細化するだけでは
に PD (Partially Depleted)-SOI で は ，ボ デ ィ に 端 子 を 設
要求される性能の実現が困難になってきている．
けて各トランジスタでボディ電位を動的に変化させる
従 来 の バ ル ク MOSFET 構 造 に 代 わ る デ バ イ ス と し
こ と で ， し き い 値 電 圧 Vth の 動 的 制 御 が 可 能 と な る ，
優 れ た 長 所 が あ る ．VTCMOS [2] な ど バ ル ク MOSFET
ランジスタによるボディ電位の制限はもはや不要とな
への適用を想定した手法では，ウェル電位を変化させ
る．また，回路面積の増加なしに適用できる点も長所
て V t h を 制 御 す る の に 対 し ，PD-SOI は ト ラ ン ジ ス タ 毎
となる．
にボディ領域が分離されているため，ボディの寄生容
量は少なく，ボディ電圧の制御を高速・低消費電力で
行うことができる．また，トランジスタ毎にボディ電
圧 を 制 御 で き る た め ， ブ ロ ッ ク 単 位 で の V th を 想 定 し
て い る VTCMOS と 異 な り ，き め 細 か な V t h 制 御 が 可 能
である．
本稿では，低電源電圧での性能低下の問題を解決す
るため，
i) 動 的 ボ デ ィ ・ バ イ ア ス 制 御 を 用 い た 高 速 化
ii) 出 力 電 圧 低 下 を 防 ぐ Bootstrap パ ス ・ ト ラ ン ジ ス タ
論理の利用
SOI は ， 完 全 空 乏 型 と 部 分 空 乏 型 に 分 類 さ れ る が ，
の 2 点 の 特 徴 に 基 づ く ， 電 源 電 圧 0.5 V で 動 作 す る パ
前 者 は ボ デ ィ 電 極 が 存 在 し な い た め ，V t h の 動 的 制 御 は
ス・トランジスタ論理回路の高速化手法を提案する．
困難である．埋め込み酸化膜下のシリコン基板表面に
拡 散 層 を 形 成 す る こ と で Vth 制 御 は 可 能 で は あ る が ，
埋め込み酸化膜をゲート絶縁膜並に薄くできなければ
2. ブートストラップ型 パス・トランジスタ方 式
パ ス・ト ラ ン ジ ス タ 論 理（ PTL: Pass-Transistor Logic）
高 い 制 御 電 圧 が 必 要 に な る ．一 方 ，部 分 空 乏 型 SOI は
は ，低 消 費 電 力 化 に 適 し て い る と さ れ て い る が ，nMOS
V t h 制 御 用 の ボ デ ィ 端 子 を 形 成 す る た め ，T 型 や H 型 と
の み を 用 い て い る た め ，“High” 信 号 を 伝 搬 す る 場 合 で
いったゲート形状が必要であり，寄生ゲート容量や面
も 出 力 電 位 V o が V o = V DD − V t h ま で し か 上 昇 せ ず ， し
積が増加する問題が生じていた．しかし，ハイブリッ
き い 値 電 圧 V t h の 分 だ け 出 力 電 位 が 低 下 す る ．こ れ は ，
ド 分 離（ HTI: Hybrid Trench Isolation）SOI 構 造 [3], [4]
次段のトランジスタを駆動する能力の低下や，貫通電
によって，より少ない寄生容量および面積で部分空乏
流の増加といった悪影響を及ぼす．通常は，パス・ト
型 SOI を 用 い た V t h 制 御 を 実 現 可 能 と な っ た ．
ラ ン ジ ス タ の 最 終 段 に プ ル ア ッ プ pMOS 付 き の イ ン バ
一方で，低消費電力化向けの回路技術について，
ータを挿入することで，次段ゲートへの入力信号を完
LEAP（ LEAn integration with Pass-transistors） [5] に 代
全 な “High” 信 号 へ と 回 復 す る ． た だ し ， パ ス ・ ト ラ
表 さ れ る パ ス ・ ト ラ ン ジ ス タ 論 理 は ，通 常 nMOS ト ラ
ンジスタによる論理構成部分に関しては，駆動力不足
ン ジ ス タ の み を 用 い て 論 理 を 構 成 し ， CMOS 論 理 よ り
に よ る 速 度 の 低 下 問 題 が 無 視 で き ず ， 電 源 電 圧 V DD を
も少ないトランジスタ数で論理回路を実現できるので，
下げるほど顕著となる．リーク電流の増加問題から，
低消費電力化に適している．また，パス・トランジス
V DD を 下 げ る 割 合 と 比 べ て ，し き い 値 V t h を 同 程 度 の 割
タ は nMOS を 用 い た 多 段 縦 積 み 構 成 で あ る た め ， SOI
合で下げることができないためである．よって，我々
のシリコン基板 - ソース / ドレイン間の接合容量低
が 対 象 と し て い る 0.5 V の 電 源 電 圧 で は ， nMOS の み
下 に よ る 動 作 速 度 の 向 上 効 果 が 大 き い ．よ っ て ，パ ス・
を用いた一般的なパス・トランジスタ論理の適用は困
ト ラ ン ジ ス タ 論 理 は SOI を 用 い た 実 装 が 望 ま し い ．
難となる．
ま た ， 動 作 時 電 力 は V DD の 2 乗 に 比 例 す る た め ， 低
低 電 源 電 圧 化 に よ る nMOS の み の パ ス・ト ラ ン ジ ス
電源電圧化は消費電力を削減する手法として最も有効
タ に お け る 速 度 低 下 を 解 決 す る 手 法 と し て ， Bootstrap
な手法の一つである．しかし，低電源電圧化は，回路
PTL [7] が 提 案 さ れ て い る ． Bootstrap PTL の 特 徴 は ，
の動作速度を低下させる．そのため，低電源電圧にお
nMOS の ソ ー ス に “High” が 入 力 さ れ た 時 ， ゲ ー ト 電
いても有効となる高速化回路技術の必要性は高い．そ
圧 を V DD 以 上 に 上 昇 さ せ る こ と で ド レ イ ン 電 圧 を V DD
こ で 我 々 は ， SOI の 動 的 ボ デ ィ 制 御 に よ る 高 速 化 技 術
まで上昇させる．
に注目し，低電源電圧化による速度低下問題に対処す
る ．DTMOS（ Dynamic Threshold MOS）[6] に 代 表 さ れ
る動的ボディ制御法では，ゲート信号を用いてボディ
を制御することでトランジスタは高速に動作する．た
だ ，ボ デ ィ の 電 位 が 約 0.6 V を 越 え る と PN ジ ャ ン ク シ
ョ ン 電 流 が 流 れ 続 け る た め ， 電 源 電 圧 が 0.6 V 以 上 で
DTMOS を 適 用 す る 場 合 に 補 助 ト ラ ン ジ ス タ を 挿 入 し ，
ボディ電位の上昇に制限を加える必要がある．そのた
め ， 現 在 の 0.6 V 以 上 の 標 準 電 圧 の も と で は DTMOS
を適用することは容易ではない．逆に，対象とする電
源 電 圧 を 0.5 V ま で 下 げ れ ば ，DTMOS に 対 す る 補 助 ト
図 1 (a) に 示 す よ う に ， Bootstrap PTL で は ， デ ー タ
信 号 を 伝 達 す る パ ス ・ ト ラ ン ジ ス タ T1 の 遅 延 を 改 善
す る た め に T1 の ゲ ー ト 入 力 の 前 に
“Isolation
Transistor” と し て T2 を 挿 入 す る ． T2 を 追 加 す る こ と
で ，T1 が ド レ イ ン 信 号 を プ ル ア ッ プ す る 時 ，ソ ー ス と
ゲ ー ト 間 容 量 C GS の カ ッ プ リ ン グ に よ り ， ソ ー ス の 入
力 波 形 が 立 ち 上 が る と 同 時 に T1 の ゲ ー ト 電 位 は VDD
以 上 ま で 上 昇 す る ．こ れ に よ り nMOS T1 の ド レ イ ン 電
位 を VDD ま で 引 き 上 げ る こ と が で き る ． こ こ で ， ゲ
ートとソース信号の到達時間差に注意しておかなけれ
ば な ら な い ． ゲ ー ト 電 圧 を VDD 以 上 に 上 昇 さ せ る た
め に は ， ゲ ー ト 信 号 が L→H と 遷 移 し た 後 に ソ ー ス が
み で あ っ た が ， ABC-Bootstrap PTL で は ソ ー ス - ボ デ
L→H と 立 ち 上 が る 必 要 が あ る ．
ィ 間 容 量 CS-body に よ る カ ッ プ リ ン グ も ま た ゲ ー ト 電 位
3. 動 的 ボディ制 御 を用 いたブートストラップ型
パス・トランジスタ方式
通常の Bootstrap PTL をさらに高速化するため，図 1 (b)
に示すようなソース信号，ゲート信号を用いたボディ
制 御 を 適 用 した ABC (Active Body-biasing Controlled)Bootstrap PTL を提 案 する．本 方 式 により得 られる利 点 は，
の 上 昇 に 寄 与 し ， 図 2 の (2) で 示 さ れ る よ う に V g a t e
を上昇させる．ゲート電位の上昇により，パス・トラ
ンジスタのデータ伝搬速度は向上し，ドレイン電位も
高まり駆動力が増加する．
3.1. マンチェスタ加 算 器 への適 用
Bootstrap PTL は ゲ ー ト 信 号 が ソ ー ス 信 号 よ り も 先
に到達する場合に高速化効果を発揮することから，マ
i) nMOS へ の ボ デ ィ ・ バ イ ア ス 印 加 に よ る 高 速 化
ン チ ェ ス タ 型 加 算 器 [7] へ 適 用 が 効 果 的 と 予 想 で き
ii) ソ ー ス - ボ デ ィ 間 容 量 C S -bo d y に よ る ゲ ー ト 電 圧
る．マンチェスタ型加算器とは，高速桁上げ伝搬を目
的 と し た 加 算 器 で ， 各 ビ ッ ト i の 入 力 ai， bi か ら ， 桁
の上昇
の 2 点 で あ る ． ABC-Bootstrap PTL で は ， パ ス ・ ト ラ
ン ジ ス タ の ゲ ー ト 信 号 が ON 状 態 で V D D 以 上 ま で 上 昇
上 げ 生 成 信 号 gi， 桁 上 げ 消 失 信 号 ki， 桁 上 げ 伝 搬 信 号
pi を ，
するため，ゲートとボディを接続するとボディ・バイ
ア ス に よ る V t h の 削 減 効 果 が 大 き く ，高 速 に 動 作 す る ．
こ れ ま で VDD 以 上 の フ ォ ワ ー ド ・ バ イ ア ス を 印 加 す る
場 合 は 複 数 の 電 源 を 必 要 と し た が ，ABC-Bootstrap PTL
g i = a i ⋅ bi
(1)
k i = ai ⋅ bi
(2)
pi = ai ⊕ bi
(3)
の 適 用 に よ り ，single V DD で も ボ デ ィ へ 十 分 な フ ォ ワ ー
の よ う に 求 め る ． ビ ッ ト i か ら の 桁 上 げ 信 号 C i +1 は ，
ド・バ イ ア ス を 印 加 で き る ．ま た ，ABC を 適 用 す る も
Ci +1 = k i (g i + Ci ⋅ pi )
うひとつの利点が，図 2 に示すようにパス・トランジ
(4)
ス タ の ゲ ー ト 電 圧 を 従 来 の Bootstrap PTL よ り も 高 め
で 表 さ れ る ．通 常 の マ ン チ ェ ス タ 型 加 算 器 で は ，pMOS
ら れ る 点 で あ る ．ま ず ，図 2 の (1) で 示 さ れ る よ う に ，
と nMOS を 並 列 接 続 し た ト ラ ン ス フ ァ・ゲ ー ト に よ り
ソ ー ス 信 号 を 用 い た ボ デ ィ 制 御 に よ り ゲ ー ト 電 圧 Vgate
キャリ信号を伝搬する構成であるが，提案する
は あ ら か じ め 高 め ら れ る ． そ し て ， 従 来 の Bootstrap
ABC-Bootstrap パ ス ・ ト ラ ン ジ ス タ で は ， 図 3 で 示 す
PTL に お い て ゲ ー ト 電 圧 を 高 め る 要 因 と な っ て い た の
よ う に nMOS の み で 信 号 を 伝 搬 し ，桁 上 げ 伝 搬 信 号 p i
は ， ソ ー ス - ゲ ー ト 間 容 量 C GS に よ る カ ッ プ リ ン グ の
を用いてパス・トランジスタのボディを制御する．
Control
T2
本 手 法 の 評 価 を 行 う た め に ，0.18 µ m の PD-SOI プ ロ
(1)
VDD
VDD
CGS
Vgate
T1
Isolation
Transistor
CGS
Source
Drain
Source
4. 回路シミュレーションによる評価と考察
Gate
(a) Bootstrap PTL
セ ス に お い て ， 電 源 電 圧 を 0.5 V と し ， BSIM3 に も と
Vgate
CS-body
づ く SOI 用 ト ラ ン ジ ス タ ・ モ デ ル を 用 い て HSPICE に
Drain
(2)
(b) ABC-Bootstrap
(proposed)
Figure 1.
Bootstrap PTL
よ り 回 路 シ ミ ュ レ ー シ ョ ン を 行 っ た ． nMOS ， pMOS
の し き い 値 電 圧 は ， V t h -n = 0.24 V, V t h -p = − 0.34 V と し
て い る ． こ こ で ， し き い 値 電 圧 Vth と は ， ド レ イ ン 電
圧 V d s が V d s = 1.8 V の 時 ， ド レ イ ン 電 流 I d s が I d s = 1
µ A/ µ m を 満 た す ゲ ー ト 電 圧 V gs で 定 義 し て お り ，
(2)
V
p1
p0
Vgate (proposed)
p3
p2
g0
g1
g2
g3
k0
k1
k2
k3
Vgate (conventional)
VDD
C0
(1)
Source
time
Figure 2.
Gate voltage in ABC-Bootstrap PTL
g i = ai ⋅ bi
ki = ai ⋅ bi
pi = ai ⊕ bi
C1
Figure 3.
C2
C3
4bit- Manchester carry chain
with ABC-Bootstrap PTL
C4
Table 1
Evaluation for XOR gate (V DD = 0.5 V)
item
Bootstrap
(conv.)
ABC-Bootstrap
(proposed)
Delay [ns]
3.20
1.54 (0.48)
Active Power [nW]
22.7
22.5 (0.99)
Standby Power [nW]
0.85
0.82 (0.96)
イ・リーク電力で動作することを意味する．シミュレ
ー シ ョ ン に よ る 結 果 ，V t h が 一 定 で あ れ ば ，ど の 回 路 構
成であってもスタンバイ・リーク電力は同等であるこ
とが示された．これは，常にボディをゼロ・バイアス
と す る ボ デ ィ 固 定 SOI と ， 動 作 時 の み 低 V t h に 変 化 さ
せ る ABC-SOI に お け る ス タ ン バ イ・リ ー ク 電 力 が 同 じ
であり，動的ボディ制御の長所である，スタンバイ・
リーク電力の増加なしに動作速度を向上できることを
( ): proposed / conv.
HSPICE シ ミ ュ レ ー シ ョ ン に よ り 算 出 し た ．
ABC-Bootstrap PTL を 用 い て ， 小 規 模 回 路 へ の 適 用
例 と し て 2 入 力 の XOR ゲ ー ト ， そ し て 実 用 的 な 回 路
例として 4 ビットのマンチェスタ型加算器を設計し，
表している．遅延時間に関して提案手法と従来型の
Bootstrap PTL を 比 較 す る と ， 提 案 手 法 に お け る V t h 上
昇による速度低下問題を解決する結果を示した．従来
の Bootstrap PTL は ， V t h = 0.24 V で nMOS PTL と ほ ぼ
同 等 の 動 作 速 度 で あ る が ，V t h の 上 昇 に と も な い 大 き く
速 度 が 低 下 し ，V t h = 0.31 V で は nMOS PTL の 約 3.3 倍
それぞれ評価した．提案手法の実装に関しては，
にまで増加している．その一方で，提案する
Bootstrap PTL を 適 用 し た 回 路 の セ ル ・ レ イ ア ウ ト を
ABC-Bootstrap PTL は V t h = 0.31 V に ま で 上 昇 さ せ た と
作成し，配線抵抗および容量を抽出している．パス・
ト ラ ン ジ ス タ の サ イ ズ は W n = 2.0 µ m， Bootstrap の
“Isolation Transistor” は W n = 0.5 µ m と し た ．
遅延時間，動作時電力，スタンバイ電力を評価項目
し て も ABC-nMOS PTL よ り も 約 50 % 高 速 動 作 が 可 能
で あ り ， Vth 上 昇 に よ る 速 度 低 下 問 題 を 緩 和 で き た ．
4.2. マンチェスタ加 算 器 に対 する結 果
とする．遅延時間の評価に関しては，各入力端子の前
マンチェスタ型加算回路内のキャリ信号を伝搬す
段および，各出力端子の後段にバッファを接続した状
るパス・トランジスタを図 5 に示すシミュレーション
態 で ， 入 力 電 圧 が V DD /2 を 通 過 し て か ら 出 力 電 圧 が
波 形 に も と づ き 考 察 す る ．図 5 (a) は 1 段 目 ，同 図 (b)
V DD /2 を 通 過 す る ま で を 遅 延 時 間 と し た ．
4.1. XOR ゲートに対 する結 果
は 4 段目のパス・トランジスタにおけるゲート電圧お
よ び ド レ イ ン 電 圧 を 比 較 し て い る ． 図 5 (a) よ り ， ゲ
ー ト 電 圧 は 従 来 型 Bootstrap PTL， ABC-Bootstrap PTL
表 1 に 従 来 型 の Bootstrap PTL お よ び ABC-Bootstrap
と も に V DD 以 上 ま で 上 昇 し て い る が ， ソ ー ス - ボ デ ィ
PTL を 用 い て 設 計 し た XOR ゲ ー ト を 評 価 し た 結 果 を
間 容 量 CS-body の カ ッ プ リ ン グ を 利 用 し た 提 案 手 法 に お
示 す ． 遅 延 時 間 に 関 し て ， ABC-Bootstrap PTL は ， 従
いて，ゲート電位の上昇率が高い．これにともない，
来 に 比 べ 52 % の 遅 延 時 間 を 短 縮 す る 結 果 を 示 し た ．2
キ ャ リ 信 号 C1 で あ る ド レ イ ン 電 圧 の 立 ち 上 が り は 高
入 力 XOR ゲ ー ト に お け る パ ス ・ ト ラ ン ジ ス タ の 段 数
速 と な り ，ま た V DD 付 近 ま で 上 昇 し て い る ．図 5 (b) の
は 1 段のみであるが，この部分をデータが伝搬する速
度が大きく改善されたことを意味する．動作時電力，
スタンバイ電力に関しては，提案手法ではボディの電
位を充電するために電力を消費するにも関わらず，動
P-standby [nW]
1.00
作時電力の削減効果が確認できる．これは，
ABC-Bootstrap PTL の 適 用 に よ り ， パ ス ・ ト ラ ン ジ ス
ABC-Bootstrap PTL
Vth=0.24 V
Bootstrap PTL
ABC-nMOS PTL
0.75
nMOS PTL
タ の ド レ イ ン 電 位 が ほ ぼ V DD ま で 上 昇 し ， 貫 通 電 流 の
抑制効果が大きいことを示している．
0.50
次 に ， し き い 値 電 圧 Vth の 変 化 が 動 作 速 度 ， ス タ ン
バイ・リーク電力に及ぼす影響に関して考察する．
一 般 に ， Vth が 低 け れ ば 高 速 動 作 が 可 能 と な る 反 面 ，
Vth=0.27 V
0.25
Vth=0.31 V
スタンバイ時のリーク電力増加が問題となる．一方，
Vth を 高 め る と リ ー ク 電 力 は 抑 制 で き る も の の 速 度 が
0.00
0.10
低下する．このトレード・オフ問題に対して，シミュ
1.00
10.00
100.00
Delay [ns]
レ ー シ ョ ン に よ る 定 量 的 な 考 察 を 加 え る ．図 4 に ，V t h
を 0.24 V か ら 0.31 V ま で 10 mV 単 位 で 変 化 さ せ た 時
の遅延時間およびスタンバイ・リーク電力の相関を示
す．この図は原点に近づくほど，高速かつ低スタンバ
Figure 4.
Variation of delay and standby power for
several V th
Table 2
Power saving effect by ABC-Bootstrap PTL
circuit
XOR
4bit-MCC
Adder
Delay
[ns]
VDD
conv.
0.56 V
proposed
0.50 V
conv.
0.63 V
proposed
0.50 V
1.54
9.02
Active
Power [nW]
Standby
Power [nW]
28.4
1.01
22.5 (0.79)
0.82 (0.81)
447
12.8
266 (0.60)
8.14 (0.64)
( ): proposed / conv.
4 段目のパス・トランジスタに注目すると，従来型
する．すなわち，動作速度を一定とした場合の消費電
Bootstrap PTL に お け る ゲ ー ト 電 位 の 上 昇 が 遅 れ ， V DD
力削減効果を評価する．
にすら到達していない．これは，パス・トランジスタ
ま ず ，0.5V で ABC-Bootstrap PTL を 動 作 さ せ た 時 の
の段数が深くなるにつれて出力信号の遷移時間が長く
遅 延 時 間 に 等 し く な る ま で Bootstrap PTL を 駆 動 す る
なり，ゲート電圧を押し上げる効果が薄れるためであ
電 源 電 圧 を 上 昇 さ せ る ．表 2 よ り ，XOR ゲ ー ト に お い
る．しかし，提案手法では，容量カップリングによる
て は V DD = 0.56 V， マ ン チ ェ ス タ 型 加 算 器 に お い て は
ゲ ー ト 電 圧 上 昇 効 果 と ， ボ デ ィ ・ バ イ ア ス に よ る Vth
V DD = 0.63 V で あ っ た ． こ の 電 源 電 圧 を 用 い た 時 の 動
低 下 に よ っ て ，4 段 目 の ゲ ー ト 信 号 も V DD 以 上 ま で 上 昇
作時電力，スタンバイ電力を表 2 に示す．その結果，
し て い る ．こ れ に よ り ，キ ャ リ 信 号 C 4 で あ る ド レ イ ン
動 作 時 電 力 に 関 し て は ， XOR ゲ ー ト で 21 %， マ ン チ
信 号 の 上 昇 も 立 ち 上 が り は 速 く ，V D D 付 近 ま で 上 昇 し
ェ ス タ 型 加 算 器 で 40 % の 電 力 削 減 効 果 が 得 ら れ ， ス
ている．
タ ン バ イ 電 力 に 関 し て は そ れ ぞ れ 19 %， 37 % の 電 力
削減効果が得られた．
4.3. 電 力 削 減 効 果
上記のシミュレーション結果によると，提案する
5. まとめ
ABC-Bootstrap PTL に よ り 大 き な 高 速 化 効 果 が 得 ら れ
た ．こ こ で ，従 来 の Bootstrap PTL を ABC-Bootstrap PTL
と 同 じ 動 作 速 度 を 得 る た め に は V DD を ど の 程 度 ま で 上
げなければならないかを示す．そして，その時従来型
Bootstrap PTL が 消 費 す る 電 力 と ， 電 源 電 圧 0.5V で
ABC-Bootstrap PTL を 動 作 さ せ た 時 の 消 費 電 力 を 比 較
Voltage
本 稿 で は ， PD-SOI MOSFET の 動 的 ボ デ ィ 制 御 を
Bootstrap PTL に 適 用 し た ABC-Bootstrap PTL を 提 案 し
た．提案手法は，ボディ・バイアス印加による高速化
を 特 徴 と す る ．さ ら に ，従 来 の Bootstrap PTL は ソ ー ス
－ ゲ ー ト 間 の カ ッ プ リ ン グ 容 量 C GS の み が パ ス ・ ト ラ
Voltage
VGate (proposed)
VGate (proposed)
VGate (conv.)
VDD
VDD
VGate (conv.)
C1 (proposed)
C1 (conv.)
C4 (proposed)
C4 (conv.)
time
(a) Gate and drain voltage at 1st pass-transistor
Figure 5.
time
(b)
Gate and drain voltage at 4th pass-transistor
Comparison based on waveform for MCC adder
ンジスタのゲート電圧を高める要因となっていたが，
ABC-Bootstrap PTL で は ソ ー ス － ボ デ ィ 間 の カ ッ プ リ
ン グ 容 量 C S -b od y を 利 用 す る こ と で ，従 来 で は 不 可 能 で
あったパス・トランジスタの多段接続を可能とした．
XOR ゲ ー ト ，4 ビ ッ ト の マ ン チ ェ ス タ 型 加 算 器 に 提
[3]
案手法の適用し，回路シミュレーションにより評価し
た 結 果 ，速 度 を 一 定 と し た 場 合 は ，ABC-Bootstrap PTL
に よ り 40 % の 電 力 削 減 効 果 が 示 さ れ た ． よ っ て ，
ABC-Bootstrap PTL は 低 電 源 電 圧 に お い て 有 効 な 回 路
[4]
技術であるといえる．
今 後 は ， ABC-Bootstrap PTL に 基 づ く さ ら な る 大 規
模回路の設計と，低電源電圧で考慮すべきノイズ対策
について検討することを課題とする．
文
献
[1] G. Shahidi, A. Ajmera, F. Assaderaghi, R. Bolam, A.
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