電子情報通信学会研究会資料 - 小野寺研究室

電子情報通信学会アナログ RF 研究会, Vol.RF2013-3
電子情報通信学会研究会資料
アナログ RF 研究会
IEICE Technical Report on Analog RF Technologies
2014 年 3 月 10－11 日
中央大学 後楽園キャンパス
主催：電子情報通信学会 集積回路研究専門委員会
協賛：IEEE Solid-State Circuits Society Japan Chapter
協賛：IEEE Solid-State Circuits Society Kansai Chapter
http://www-lab13.kuee.kyoto-u.ac.jp/AnalogRF/
目次
2014 年 3 月 10 日（月）
10:30-10:40
開会挨拶
10:40-11:05
1. Modeling and Characterization Approaches for Crossing Transmission
Line on CMOS
○Korkut Kaan Tokgoz, Lim Kimsrun, Seitarou Kawai, Kenichi Okada, Akira
Matsuzawa（東工大）
･･････ 1
11:05-11:30
2. L-2L ディエンベディングに基づくミリ波帯パッドモデルの検討
○河合 誠太郎, Korkut Kaan Tokgoz, 岡田 健一, 松澤 昭（東工大）
･･････ 1
11:30-11:55
3. 電磁界解析における異常表皮効果の扱いに関する考察
○土谷 亮，小野寺 秀俊 （京大）
･･････ 2
13:20-14:20
4. [招待講演] 結合と共振の観点から見た結合共振型無線電力伝送
○平山 裕 （名工大）
･･････ 2
14:20-14:45
5. LSI パッチクランプシステム用可変利得増幅回路の設計
○四ツ田 大樹, 安田 陽平, 中山 渉, 川島 拓也, 中野 誠彦 （慶大）
･･････ 3
15:00-15:25
6. 0.18μmCMOS プロセスによるマイクロシステム送信器用 900MHz 発振器
○渡邊 淳史, 小野 東輝, 野村 一樹, 中野 誠彦 （慶大）
･･････ 3
15:25-15:50
7.
Accelerating Analog Block Level Design
○菅谷 英彦，アーサー シャルデンブランド，佐藤 伸久 （日本ケイデン
ス・デザイン・システムズ社）
･･････ 4
15:50-16:15
8.
A Fully Integrated Single-Chip 60GHz CMOS Transceiver with Scalable
Power Consumption for Proximity Wireless Communication
○Shigehito Saigusa, Toshiya Mitomo, Hidenori Okuni, Masahiro Hosoya,
Akihide Sai, Shusuke Kawai, Tong Wang, Masanori Furuta, Kei Shiraishi,
Koichiro Ban, Seiichiro Horikawa, Tomoya Tandai, Ryoko Matsuo,
Takeshi Tomizawa, Hiroaki Hoshino, Junya Matsuno, Yukako Tsutsumi,
Ryoichi Tachibana, Osamu Watanabe, Tetsuro Itakura （東芝）
･･････ 4
16:30-16:55
9.
高速 I/F 設計者のための IBIS-AMI モデリングとシミュレーション
○明石 芳雄 （アジレントテクノロジー）
･･････ 5
16:55-17:40
10.
［招待講演］ＰＭＵ(Power Management Unit)の概要及び開発手法
○筒井 雄志, 田中 俊誠 （リコー）
･･････ 5
2014 年 3 月 11 日（火）
10:00-10:25
11. トランスを用いたマルチバンド低雑音増幅器の検討
○神山 雅貴, 興 大樹，河内 智，馬場 清一，高橋 伸夫, 小林 春夫，高井
伸和 （群馬大），壇 徹 （三洋半導体）
･･････ 6
10:25-10:50
12. サーバー用電源回路軽負荷時の DSP を用いた効率向上手法の検討
○ジン 光磊, 高 川, 李 慕容 （群馬大）, 落合 政司，麻生 真司 （サン
ケン電気）, 小堀 康功, 小林 春夫, 高井 伸和 （群馬大）
･･････ 6
10：50-11：15
13. 高出力インピーダンス電流源の特性を高周波で測定する手法について
○坂東 和馬, 杉本 泰博 （中央大）
･･････ 7
11:15-11:40
14. 回路・機能混在の DC-DC コンバータ高速シミュレーションツール
○渡辺 啓，古川 達也，安倍 幹織，杉本 泰博 （中央大）
･･････ 7
12:50-13:15
13:15-13:40
15. Novel Measuring-Noise-Suppression and Measurement-Time-Reduction
Methodology for ADC/DAC
○菅原 光俊，松澤 昭 （東工大）
･･････ 8
16. 0.5-5.5GHz Ring Oscillator with Pulse Injection in 0.18 um CMOS
Technology
○Awinash Anand, Khalil Yousef, Haruichi Kanaya, Ramesh Pokharel （九
大）, Takana Kaho（NTT）
･･････ 8
13:40-14:05
17. CMOS R-2R ラダー型 D/A コンバータの線形性向上法
○蓬田 拓夢，範 公可（電通大）
･･････ 9
14:20-14:45
18. 論理閾値変換回路を用いた Ring-VCO の発振周波数範囲拡大に関す
る研究
○塩野谷 雅仁，範 公可 （電通大）
･･････ 9
14:45-15:10
19. センサー無線通信向け受信 FSK 復調回路
○匂坂 雅彦，高橋 幸二，大歯 真，岡田 英治，足立 崇彰 （パナソニッ
ク）
･･････ 10
15:10-15:35
20. センサー無線通信向け送信回路の歪・ノイズ低減技術
○高橋 幸二，匂坂 雅彦，大歯 真，岡田 英治，足立 崇彰 （パナソニッ
ク）
･･････ 10
15:50-16:15
21. ジッターシェーパーを用いた高精度オーバーサンプリングデジタル－アナ
ログ変換器
○渡邉 裕紀，高橋 大，北原 義大，西勝 聡，安田 彰，吉野 理貴 （法政
大）
･･････ 11
15:50-16:50
22. ［招待講演］ナノワット級無線通信端末技術
○大嶋 尚一 （ＮＴＴ）
Modeling and Characterization Approaches for Crossing Transmission Line on CMOS
Tokyo Institute of Technology, ○Korkut Kaan Tokgoz, Kimsrun Lim, Seitarou Kawai, Kenichi Okada, Akira Matsuzawa
[email protected]
Device modeling and characterization is the most important phase for millimeter-wave circuit and system
design. These devices may be active or passive, and having two-port or more number of ports. Aside from
the difficulties for two-port device characterization or modeling, four-port device characterization has more
issues such as decreased dynamic ranges of Vector Network Analyzers, unwanted effects in the
de-embedding procedures. In [1], these issues are addressed and lumped equivalent circuit for a Crossing
Fig. 1. Detailed CTL
Transmission Line (CTL), which is mainly used for RF signal routing (Fig. 1), is obtained from two-port
measurements. Addition to this, in here, a new full four-port characterization method of CTL from two-port
measurements using four different structures is given with its theory. The effects of modeled, characterized,
and EM simulated results of CTL are investigated on a passive balanced mixer (Fig. 2) in terms of LO
leakage.
Acknowledgement: This work was partially supported by MIC, SCOPE, MEXT, STARC, and VDEC in
collaboration with Cadence Design Systems, Inc., and Agilent Technologies Japan, Ltd. [1] Korkut Kaan Tokgoz, Kimsrun Lim, Seitarou Kawai, Kenichi Okada, Akira Matsuzawa, “Crossing
Transmission Line Modeling Using Two-port Measurements,” SSDM, Fukuoka, Japan, Sep. 2013
Fig. 2. A balanced mixer with three CTL
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L-2L De-embedding Method with Double-T-type PAD Model for Millimeter-wave Amplifier Design
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1
電磁界解析における異常表皮効果の扱いに関する考察
Modeling of Anomalous Skin Effect in Field-Solver
京都大学 ○ 土谷 亮，小野寺 秀俊
Kyoto University Akira Tsuchiya, Taro Amagai and Hidetoshi Onodera
[email protected]
Normalized resistivity ρ(x)/ρ0
10
概要: 近年集積回路のテラヘルツ動作が現実的になってきており，数百 GHz での動作
報告が相次いでいる．100GHz 以上の領域で線路をモデル化する際の問題の一つとして，
異常表皮効果 (Anomalous Skin Effect; ASE) がある．異常表皮効果は表皮深さが小さ
くなった際に，導体表面での電子の散乱によって実効的な抵抗率が上昇する現象である．
我々はこれまでに異常表皮効果を電磁界解析で扱う方法として，図 1 のように導体表面
に近づくほど高い抵抗率を設定する手法を提案した [1]．しかしこの手法では導体内の電
磁界および電流密度の分布が理論から予想される分布とは異なるという問題がある．本
発表では導体内の電磁界分布の影響について調べ，電磁界解析ツール上での異常表皮効
果の扱いについて考察する．
8
6
4
2
0
0
2
4
6
Normalized distance x/C
8
10
図 1. 異常表皮効果を表現するための抵抗率分布
[1] A. Tsuchiya and H. Onodera, “Gradient Resistivity Method for Numerical Evaluation of Anomalous Skin Effect,” 15th IEEE Workshop on
Signal Propagation on Interconnects, pp.139-142, May 2011.
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Coupled-Resonant Wireless Power Transfer from Viewpoint of Coupling and Resonance
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Nagoya Institute of Technology
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Accelerating Analog Block Level Design
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>@Virtuoso ADE-GXL Manual
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A Fully Integrated Single-Chip 60GHz CMOS Transceiver with Scalable Power Consumption for Proximity Wireless
Communication
Shigehito Saigusa, Toshiya Mitomo, Hidenori Okuni, Masahiro Hosoya, Akihide Sai, Shusuke Kawai, Tong Wang, Masanori Furuta,
Kei Shiraishi, Koichiro Ban, Seiichiro Horikawa, Tomoya Tandai, Ryoko Matsuo, Takeshi Tomizawa, Hiroaki Hoshino,
Junya Matsuno, Yukako Tsutsumi, Ryoichi Tachibana, Osamu Watanabe, Tetsuro Itakura
TOSHIBA Corporation
[email protected]
᭎ⷐ: A fully-integrated single-chip CMOS transceiver with MAC and PHY for 60GHz
RF/analog
PHY
QDEM
RX-MIX
proximity wireless communication is presented. A 60GHz wireless communication single-chip
RX-LPFVGA
transceiver has not yet been reported. A 2GHz broadband OFDM single-chip transceiver suffers
LNA
from SNR degradation due to the reference clock (REFCLK) and baseband clock (BBCLK)
TRX
-SW
ADC
48
G
H
z
L
O
spurs in RF/analog circuits. Low frequency spurs in the clock generator (CLKPLL) due to the
24GHz
LOPLL
In-package
antenna
1
2
X
2
1
2
mixing of the ADC/DAC sampling clock and other clocks such as REFCLK and BBCLK have
been eliminated by careful frequency planning of those clocks. In addition to that, spur
ADC
IFVGA
of 2.35Gb/s and MAC throughput of 2.0Gb/s at a distance of 4cm. Power consumption is
scalable to the throughput by the introduction of fast Sleep and Awake modes. The average
power consumption at a throughput of 0.2Gb/s is reduced to 36% of that at 2.0Gb/s.
4
Power
On/Off
Clock
Conv.
Viterbi
Decoder
Flame
Analyzer
PMU
Cont.
Freq.
Comp.
Demod.
Reception
Queue
Channel
Estimation
Sequencer
1
2
FFT
IFFT
CLKPLL
TX-LPF
IFA
CRC
Checker
GI
Removal
1
8
DAC
TX-MIX
PMU
RS
Decoder
2.88GHz
PA
suppression in digital baseband and noise-tolerant RF/analog circuit designs are employed. The
spurs have been successfully suppressed to less than -35dBc. The chip achieves a PHY data-rate
12
G
H
z
L
O
MAC
Sync
Transmission
Queue
GI
Additional
Mod.
Preamble
Insertion
Conv.
Encoder
Flame
Generator
Clock
Conv.
RS
Encoder
CRC
Encoder
DAC
QMOD
36MHz REF
࿑ 1. Block Diagram of a single-chip TRX
AHB Bus
EXT I/F
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5
トランス
スを用いたマ
マルチバンド低
低雑音増幅器
器の検討
Multi-Band CMOS
S LNA Design Using Transfformer
群馬大学
Gunma Unniversity
興 大樹
河内 智
馬場 清一
清
高橋 伸夫
伸
小林 春夫
春
高井伸和
○神山 雅貴
○Maasataka Kamiyamaa, Daiki Oki, Satorru Kawauchi, Seiicchi Banba, Nobuo Takahashi,
T
Haruo Kobayashi, Nobuk
kazu Takai
三洋
洋半導体
壇 徹
SANYO Sem
miconductor Co., Lttd. Toru Dan
[email protected]
概要: 近年の多くの無線規格に対
対応するために、複
複数の周波数帯域
域信号に対応でき
きるマルチバンド
ド性能の受
なってきている。この論文では狭帯
帯域 LNA に注目
目した。狭帯域 LNA
L
のマルチバン
ンド化は、
信機が必要にな
従来はその並列
列接続で実現してい
いたが、消費電力
力・面積の増加が
が問題となる。そこで、一つの LN
NA で複数
の周波数帯域信
信号に対応できる“トランスを用い
いたデュアルバン
ンド化技術”[1]の
の回路・動作原理
理を発展さ
せ、トリプルバ
バンド LNA を提案
案した。またその
の解析・シミュレ
レーションで動作・性能を確認した
た。
検討内容: 図１
１に提案トリプルバ
バンド LNA 回路
路を示す。入力部
部にインダクタを使
使用し、トランス
ス結合を 2
つもたせること
とで３つの周波数帯
帯域で整合がとれ
れる。トリプルバ
バンド LNA に拡
拡張した際にインダ
ダクタ素
子の増加による
るチップ面積増大の
の問題があるが、
、トランスの結合
合係数を考え面積
積がより小さくなる
るレイア
ウトを検討した
た。雑音指数等の特
特性について提案
案 LNA 回路をシ
シミュレーションで
で確認した。
図 1. 提案トリプルバン
ンド LNA 回路
参考文献: [1] Naathan M.Neihart, Jeremy
J
Brown, Xiaaohua Yu : “A Duaal-Band 2.45/6 GH
Hz CMOS LNA Uttilizing a Dual-Ressonant Transformerr-Based Matching
Network,” IEEE, Circuits And Systtems I, vol.59, no.88, pp1743-1751, A
August 2012.
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Guanlei Jin, Chuan Gao, Muron Li (Gunma University), Masashi Ochiai, Aso Shinji (Sanken Electric Co., Ltd.)
Yasunori Kobori, Haruo Kobayashi, Nobukazu Takai (Gunma University)
[email protected]
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ෳ⠨ᢥ₂[1]Shu Fan Lim, Ashwin M Khambadkone, “A Multimode Digital Control Scheme for Boost PFC with Higher Efficiency and Power Factor at Light
Load”, Applied Power Electronics Conference and Exposition, pp.291–298 (Feb. 2012).
6
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Graduate School of E. E. & C. Engineering, Chuo University ٤-C\WOC5CMCVQ;CUWJKTQ5WIKOQVQ
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A high-speed and precise circuit simulation program for DC-DC converters using mixed functional and analog circuit
simulation methods
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Department of E.E.C.E,Chuo University ٤Watanabe Kei, Furukawa Tatsuya, Sugimoto Yasuhiro
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7
Novel Measuring-Noise-Suppression and Measurement-Time-Reduction Methodology for ADC/DAC
⩲ේ శବ *1*2, ᧻Ỉ ᤘ *2
Mitsutoshi Sugawara *1*2, Akira Matsuzawa *2
*1 Consultant 㩄㩧㩅㩣㩊㩧㩎, *2 Tokyo Institute of Technology ᧲੩Ꮏᬺᄢቇ
[email protected]
Abstract: Histogram method is one of typical ADC and DAC measurement methodology especially
for sensor applications. I have successfully developed 1/22 random noise suppression methodology
than histogram method by using same data in a case of 10bit ADC. Or it can reduce measurement
points to 1/8, if previous noise level is acceptable.
First, the methodology estimates each physical weight of the ADC/DAC suppressing noises by
using statistical calculations. Then it reproduces each noise compressed level of the ADC/DAC,
and finally calculates INL and DNL. The estimated physical weight values directly suggest how
to calibrate, tweak, or redesign them.
0.5-5.5GHz Ring Oscillator with Pulse Injection in 0.18 um CMOS Technology
Kyushu University, Awinash Anand, Khalil Yousef, Haruichi Kanaya, Ramesh Pokharel,
NTT, Takana Kaho
RQMJCTGN"GFM[WUJWWCELR
like M2M, LTE, WiMax, WIFi etc. operating between 0.5 GHz to 5.5 GHz is highly desirable.
Achieving such a wide range with low phase noise in low cost 0.18um CMOS technology is
challenging. We simplify the quadrature output inverter cell in [1] and employ digital control in such a
way that the minimum and maximum tuning step of 100 KHz and 8 MHz respectively. At the same
time to achieve low phase noise pulse injection method is implemented enabling this ubiquitous VCO
to achieve phase noise as low as -138 dBc/Hz at 1MHz offset. Careful selection of the pulse injection
and its period helps to minimize the spur and so far spur has been successfully suppressed by more
than 20 dB with respect to fundamental.
CoarseTuningCode
equipment motivates requirement of a ubiquitous system and, hence an oscillator, to cover the systems
OscillationFreq.[GHz]
Recent flexible wireless system encompassing systems from cell phone, PC, sensors to home
FineTuningcode
[1] O. Nizhnik, R. Pokharel, H. Kanaya,and K. Yoshida, “Low Noise Wide Tuning Range Quadrature Ring Oscillator
for Multi-Standard Transceiver,” IEEE Microwave and Wireless Components Letters, vol. 19, no. 7, pp. 470-472,
2009.
Fig.1 Tuning Range of 0.5 to 5.5 GHz of the
designed VCO
8
CMOS R-2R ラダー型 D/A コンバータの線形性向上法
Improvement Linearity of the CMOS R-2R Ladder DAC
電気通信大学 ○ 蓬田 拓夢，範 公可
University of Electro-Communications Takumu Yomogita, Cong-Kha Pham
[email protected], [email protected]
DNL [LSB]
INL [LSB]
概要: 近年のデジタル・アナログ混在の LSI の発展に伴い，デジタル回路だけでなくアナログ集積回路 10
Proposed Circuit
Conventional Circuit
においても小面積化，低電源電圧化が求められている．DAC の性能の指標の一つとして線形性がある． 5
0
線形性改善の方法として自己補正法，デジタル補正法など様々提案されているが，どれも付加回路が必
-5
要なため，実装回路面積が大きくなってしまうといった欠点を持ってる．よって，本研究では，実装回 -10
0
32
64
96
128
160
192
224
256
Input Digital Signal
路面積と分解能の関係が線形的である R-2R ラダー型 D/A コンバータ [1] を基本回路とし，MOSFET
10
Proposed Circuit
の動作領域を揃えることで，付加回路なしに線形性の向上を達成している．
Conventional Circuit
5
本提案回路は 65 nm SOTB (Silicon on Thin Buried Oxide) プロセスを用い設計を行い，電源電圧 0.3
0
V で INL は ±3.0 LSB，DNL は ±3.0 LSB となり，消費電力は回路をオフにする機能を追加したこと -5
-10
0
32
64
96
128
160
192
224
256
で，動作時に 1.33 μW，スタンバイ時に 0.16μW となった．また，分解能は 8-bit で実装回路面積は，
Input Digital Signal
25μm × 95μm である．
図 1. 実測による線形性の評価．
謝辞: 本研究は、経済産業省と NEDO の「低炭素社会を実現する超低電圧デバイスプロジェクト」に係わる業務委託として実施した。
参考文献: [1] Lei Wang, Yasunori Fukatsu, and Kenzo Watanabe, “Characterization of Current-Mode CMOS R-2RLadder Digital-to-Analog
Converters”, IEEE Transactions on Instrumentation and Measurement, vol. 50, pp. 1781-1786, Dec. 2001.
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Frequency Range Expansion of Ring-VCO Using a Logic Threshold Conversion Circuits
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University of Electro-Communications Masahito Shionoya, Cong-Kha Pham
[email protected], [email protected]
3.5
VPB=0.5V, VNB=0.0V
VPB=0.1V, VNB=0.4V
VPB=0.9V, VNB=-0.4V
3
Frequency [GHz]
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2.5
2
1.5
1
0.5
0
0
0.1
0.2
0.3
VCTRL [V]
0.4
0.5
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ࢀߟจ‫ݙ‬: [1] Cong-Kha Pham, “Simple Logic Threshold Conversion Circuits”, ICECS, pp. 268 - 271, Dec. 2006.
[2] R. Tsuchiya et al., ”Silicon on Thin BOX: A New Paradigm of The CMOSFET for Low-Power and High-Performance Application Featuring
Wide-Range Back-Bias Control”, IEDM, pp.631-634, Dec. 2004.
9
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The FSK Demodulator for Wireless Sensor Network
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10
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High performance over sampling Digital to Analog Converter using Jitter Shaper
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Hosei University
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2nd order
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11