コンピュータコンポーネントプレスコット

平成１７年度　前期　大学院
情報デバイス工学特論
第１回
ＣＭＯＳＦＥＴの基本特性
中里　和郎
目的
・ 現在のＬＳＩの主流デバイスであるCMOS集積回路
を理解する。
・ 素子の動作原理（デバイス）と素子の使い方（回路）
の両方を理解することが必要。
デバイス
回路が解らなければ
新しいデバイスを考え
ることはできない
回路
デバイスが解らなけれ
ば新しい回路を考える
ことはできない
講義内容
第１回
ＣＭＯＳＦＥＴの基本特性
第２回
ＣＭＯＳＦＥＴの更に進んだ特性
第３回
シミュレーション
第４回
基本CMOSロジック回路
第５回
基本CMOSロジック回路(2)
第６回
ノイズ
第７回
信号の入出力
第８回
基本CMOSアナログ回路
第９回
基本CMOSアナログ回路(2)
第１０回
基本CMOSアナログ回路(3)
第１１回
メモリ回路 (1)
第１２回
メモリ回路 (2)
半導体集積回路
LSI : Large Scale Integrated Circuit
チップ
ウエハ
1011
半導体集積回路の歴史
1010
109
素子数（個/チップ）
108
3年で4倍
107
106
105
104
最小加工寸法 (nm)
1000
100
15年で1/10
10
1
1965 Mooreの法則
PMOS NMOS
CMOS
バイポーラ・トランジスタ
真空管
1947 トランジスタ
1906 ３極真空管
1900
1910
1920
1959 プレーナ技術
1962 MOSFET
1946 ENIAC
1930
1940
1971 メモリ・マイクロプロセッサ
1950
1960
1970
1980
1990
2000
2010
トランジスタの最初の目標は電界効果型トラン
ジスタ（FET: Field Effect Transistor)にあった
相対性能
100
偶然バイポーラ・トランジスタを発明 (1947)
Bipolar Uni-processor
５年で２倍
10
プロセスの進歩により FET の性能が向上
CMOS Uni-processor
５年で10倍
LSI としてのバイポーラ・トランジスタが終焉 (1990年代)
1
現在は、ロジック回路・アナログ回路ともに LSI
のトランジスタは CMOSFET
ベース エミッタ
コレクタ
N+ ベース幅
1980
1985
1990
年
大型計算機の性能推移
ソース
ゲート ドレイン
P
N-
SiO2
N+
N+
ゲート長
（チャンネル長）
N+
P
バイポーラ
1995
P
MOSFET
2000
最初のコンピュータ
ENIAC
最初のマイクロプロセッサ
4004
現在のマイクロプロセッサ
Pentium4(Prescott)
発表年
1946
1971
2004
素子数
真空管18,800 本
トランジスタ 2,300 個
トランジスタ 125,000,000 個
面積
1,000,000 cm2 (60畳）
0.12 cm2
1 cm2
消費電力
150,000 W
1W
130W
処理速度
~ 0.05 MIPS
0.06 MIPS
900 MIPS
N型MOSFET
Metal-Oxide-Silicon Field Effect Transistor
ソース
ゲート
ドレイン
絶縁膜（酸化膜）
金属
N型
N型
P型
基板
ソース ：電子を供給（source=源)
ゲート ：扉（gate）を開く
ドレイン ：電子を導く(drain=とい)
N型MOSFET
Metal-Oxide-Silicon Field Effect Transistor
ゲート電圧が
低い時
ソース
ゲート
ドレイン
絶縁膜（酸化膜）
金属
N型
N型
P型
基板
ダイオードが反対に接続されており
ドレインとソースの間には電流は流れない
N型MOSFET
Metal-Oxide-Silicon Field Effect Transistor
ゲート電圧が
高い時
ソース
ゲート
ドレイン
絶縁膜（酸化膜）
金属
N型
N型
P型
基板
ゲートに正の電圧をかけるとP型半導体の
表面に電子が誘起され、チャンネルが形成
され、ドレインとソースの間に電流が流れる
熱平衡でのキャリヤ濃度(1)
∞
n=
電子濃度
∫D
C
( E ) f ( E )dE
EC
EC
Ei
EF
EV
p=
ホール濃度
EV
∫D
V
( E ) [1 − f ( E ) ]dE
−∞
ここに DC , DV は伝導帯、価電子帯の状態密度、
f はFermi 分布関数
1
f ( E ) = ( E − EF ) / kT
e
+1
EC − EF kT , EF − EV kT において
n ≅ NC e
Si 300K
NC = 2.8 x 1019 cm-3
NV = 1.04 x 1019 cm-3
ni = 1.45 x 1010 cm-3
−
EC − EF
kT
,
p ≅ NV e
−
EF − EV
kT
これを次のように書く
n = ni e
EF − Ei
kT
,
p = ni e
−
EF − Ei
kT
ここに
intrinsic carrier density
ni = N C NV e
intrinsic Fermi energy
Ei =
−
Eg
2 kT
EC + EV kT ⎛ NV ⎞
ln ⎜
+
⎟
2
2 ⎝ NC ⎠
熱平衡でのキャリヤ濃度(2)
電気中性の条件
⎛ E − Ei ⎞
N D − N A = n − p = 2ni sinh ⎜ F
⎟
⎝ kT ⎠
⎛ ND − N A ⎞
EF = Ei + kT sinh ⎜
⎟
n
2
i
⎝
⎠
−1
(
sinh −1 ( x) = ln x + x 2 + 1
Fermi potential
EF − Ei = − qφF
n = ni e
p = ni e
−
qφF
kT
qφF
kT
⎛ N − NA ⎞
kT
φF = − sinh −1 ⎜ D
⎟
2
q
n
i
⎝
⎠
)
≅ ln(2 x)
x 1
≅ − ln(−2 x)
x −1
φF [V]
0.4
16
-0.2
-0.4
エネルギー
禁制帯
NA
0.2
10
17
10
ND
18
10
19
10
20
10
21
10
ゲート電圧によりチャンネルが形成
ＭＯＳキャパシタの動作を理解
電子のポテンシャル・
エネルギー = −q V
エネルギー
ゲート（VG ）
EC
金属
絶縁体（酸化膜）
0
EF
EV
qVG
qψS
P型Si
ゲートの
フェルミ準位
x
基板（0V)
x
0
Flat-band 電圧
E
真空レベル
qχ
qΦM
V fb = Φ M − χ − φF −
EC
qVfb
EF
EV
EF,M
酸化膜中のイオン
+
数値例
(300K)
ΦM
EF
EV
EC − Ei
q
Al
4.1 eV
N+-polySi
4.0 eV
P+-polySi
5.2 eV
χ
4.05 eV
(EC-Ei)/q
0.55 eV
酸化膜中の電荷や界面電荷が存在すると、そ
れによる電位も補わなければならない。
界面電荷 Qi
EC
EF,M
qΦ M − qV fb = q χ + EC − EF
Q
1
V fb = V − i −
Cox Cox
0
fb
Cox =
ε ox
tox
∫
tox
0
ρ ( x) xdx
tox
酸化膜中の電荷密度
エネルギー
半導体領域（ x>0 ）において
EC
EF
EV
qVG
qψ
qψS
電子濃度
ホール濃度
n = n0 e
p = p0 e
qψ
kT
−
qψ
kT
n0, p0 は x → ∞ (ψ = 0 ) での
濃度（熱平衡の濃度）
Poisson 方程式
ゲートの
フェルミ準位
x
0
x→∞でρ=0
d2
ρ
ψ =−
2
dx
εS
ρ = q( N D − N A − n + p)
N D − N A − n0 + p0 = 0
⎞
⎛ qkTψ
⎞⎤
d2
q ⎡ ⎛ − qkTψ
ψ = − ⎢ p0 ⎜ e − 1⎟ − n0 ⎜ e − 1⎟ ⎥
dx 2
ε S ⎢⎣ ⎝
⎠
⎝
⎠ ⎥⎦
電界
Ex = −
dψ
dx
2kT ⎛ qψ n0 ⎞
, ⎟
Ex =
F⎜
qLD
⎝ kT p0 ⎠
LD =
kT ε S
q 2 p0
: extrinsic Debye length
F ( x, y ) = sign ( x ) e − x + x − 1 + y ( e x − x − 1)
e
半導体中の電荷量（単位面積あたり）
QS = ∫ ρ dx = −ε S Ex ( x = 0 ) = −
0
Ec=0.977754 @eVD
accumulation depletion
0.01
QS [C/cm2]
2 qφF
kT
2ε S kT ⎛ qψ S n0 ⎞
F⎜
, ⎟
qLD
⎝ kT p0 ⎠
∞
P0=2. × 1017 @cm−3D
−
Ei=0.425001 @eVD
weak
strong
inversion inversion
0.0001
EF
1. × 10 − 6
1. × 10 − 8
-0.5
EV
φF
φF
Ei
0
0.5
ψS [V]
EC
1
1.5
Ev=− 0.102148 @eVD
accumulation depletion
QS [C/cm2]
0.01
weak
strong
inversion inversion
0.0001
1.5
EF
1. × 10
−6
φF
x = 0 付近（青鎖点領域）
を拡大
LD ~ 9.2nm
φF
ψs=1.4V
LD
1.5
Ec
1
0.5
1. × 10 − 8
EV
Ei
0.00001
0.000015
EF
EV
0
0.5
ψ S [V]
1
1×10 - 7
0.00002
-0.5
-1
-0.5
3×10 - 7
4×10 - 7
5×10 - 7
-0.5
x
-1.5
-1.5
空乏層
反転層
電子が界面に誘起
ψs=0.5V
1.5
小さい
2×10 - 7
-1
1.5
・空乏層の幅は LD のオーダー
・反転層、蓄積層の厚さはLD よりもはるかに
~1nm
0.5
5×10 - 6
EC
1
1
0.5
5×10 - 6
0.00001
0.000015
0.00002
-0.5
-1
ホールが界面に誘起
-1.5
ψs=-0.5V
蓄積層
1.5
1.5
1
1
0.5
0.5
5×10 - 6
-0.5
-1
0.00001
0.000015
0.00002
1×10 - 7
-0.5
-1
-1.5
-1.5
2×10 - 7
3×10 - 7
4×10 - 7
5×10 - 7
ゲート電圧との関係
VG − V fb = Vox + ψ S
エネルギー
ゲート（VG ）
qVox
金属
絶縁体（酸化膜）
QS
Vox = −
Cox
EF
EV
qVG
0
ゲート絶縁膜での電圧降下
EC
qψS
P型Si
ゲートの
フェルミ準位
Cox =
x
基板（0V)
x
0
ψs
tox = 10nm
0.75
2φF
0.5
0.25
-15
-10
-5
5
-0.25
tox
QS
VG − V fb = −
+ψ S
Cox
1
NA = 2x1017cm-3
ε ox
10
15
VG − Vfb
MOS キャパシタ
ゲート（VG ）
キャパシタンス
（単位面積あたり）
金属
Cox : 絶縁膜のキャパシタンス
絶縁体（酸化膜）
1
1
1
=
+
C Cox CS
Cs :半導体のキャパシタンス
P型Si
dQS
CS = −
dψ S
基板（0V)
C/Cox
1
0.8
tox = 10nm
Cfb
Cs (ψ s = 0) ≅
0.6
at ψs =2φF
NA = 2x1017cm-3
C fb =
0.4
-3
-2
-1
1
2
3
4
5
VG − Vfb
LD
1
tox
ε ox
0.2
εs
+
LD
εS
MOS キャパシタ　－高周波
反転層の電子は端子に接続されていなく、孤立し
ている
ゲート（VG ）
金属
絶縁体（酸化膜）
反転層
空乏層
P型Si
反転層の電子密度が変わるには電子・ホール対
の形成が必要
電子・ホール対の形成のレートは小さく、反転層
の電子が熱平衡に達するには時間が必要
高周波でのキャパシタンス
反転層の電子は追従できず電子密度は凍結される
基板（0V)
計算式
低周波
高周波
C/Cox
強反転
低周波
1
2ε S kT ⎛ qψ S n0 ⎞
QS = −
F⎜
, ⎟
qLD
⎝ kT p0 ⎠
CS = −
dQS
dψ S
VG − V fb = −
n0 → 0
n0 → 0
n0 → 0
n0 → 0
QS
+ψ S
Cox
高周波：直流ゲート電圧＋高周波小信号
強反転：ゲート電圧を高速に変化
0.8
0.6
0.4
n0 → 0
高周波
強反転
0.2
-3
-2
-1
1
2
3
4
5
VG − Vfb
強反転でのキャリヤ分布
1.5
ψs=1V
EC
1
電荷密度
0.5
5×10 - 6
0.00001
0.000015
-0.5
EF
EV
0.00002
0
-1
-1.5
hole concentration
p [cm-3]
2×10
17
1.5 ×10
17
NA
x
QB
不純物電荷（空乏層）
Qn
反転層の電子電荷
1×10 1 7
5×10 1 6
5×10 - 6
0.00001
0.000015
0.00002
∞
electron
QS = ∫ ρ dx = Qn + QB
concentration
0
7×10 15
6×10
15
QB = − q ∫
5×10 15
n
[cm-3]
4×10 15
3×10
0
15
2×10 15
1×10
∞
( N A − N D − p ) dx
∞
15
5×10 - 6
0.00001
0.000015
0.00002
Qn = − q ∫ ndx
0
空乏層近似で QB を評価
p
hole concentration
2×10
17
1.5 ×10
17
p [cm-3]
NA
NA
1×10 1 7
5×10 1 6
5×10 - 6
d2
qN A
ψ
=
dx 2
εS
d2
ψ =0
dx 2
dψ
ψ=
=0
dx
0.00001
(0<x<W)
0.000015
0
0.00002
0
qN A
ψ=
(W − x) 2
2ε S
(W<x )
x
W
Wmax ≅ 2
W [cm]
ε S φF
qN A
最大空乏層幅
8×10 - 6
6×10 - 6
(x=W)
ψS =
qN A 2
W
2ε S
QB = −qN AW
QB = − 2qN Aε Sψ S
4×10
空乏層近似
-6
@ p = NA/2
2×10 - 6
0.5
1
1.5
2
2.5
3
3.5
VG − Vfb
閾値
反転層が形成され始めるゲート電圧
QS
+ψ S
VG − V fb = −
Cox
QS = Qn + QB
VT − V fb ≅ 2φF +
Qn ≅ 0
Cox
VT ≅ VT (φF = 0 ) + φF +
QB ≅ − 2qN Aε Sψ S
ψ S ≅ 2φF
2qN Aε S ( 2φF )
2qN Aε S ( 2φF )
Cox
VT − VT (φF = 0 ) [V]
3
2.5
2
1.5
基板濃度により閾値
の調整が可能
1
0.5
1015
1016
1017
1018
NA[cm-3]
ゲート
N型MOSFETの特性
VGS
ソース
ドレイン
0
0
N
VDS
L
0
ゲート直下、ソースからドレインまで
反転層が形成されている状態を考える
y
N
gradual channel 近似
表面ポテンシャル
ψ S ( y ) = ψ S (0) + V ( y )
V (0) = 0
P
x
Q
VG − V fb = − S + ψ S
Cox
QS = Qn + QB
∞
Qn = − q ∫ ndx
0
I n = W μn Qn E y
Ey = −
dV
dy
V ( L) = VDS
Qn = −Cox (VGS − VT − V ( y ) )
I n = W μ nCox (VGS − VT − V )
W μ nCox
1 L
I D = ∫ I n dy =
L 0
L
dV
dy
∫ (V
VDS
0
GS
− VT − V ) dV
W μnCox ⎡
1 2 ⎤
ID =
⎢⎣(VGS − VT ) VDS − 2 VDS ⎥⎦
L
VGS − VT > VDS > 0
VDS > VGS − VT > 0
ゲート
Qn = −Cox (VGS − VT − V ( y ) )
VGS
ソース
0
N
Qn < 0 反転
Qn > 0　空乏
ドレイン
Lp
0
VDS
L
y
0
N
Pinch-off 点 (Qn = 0) が存在
電流は反転層での
伝導で決まる
反転層
VDsat
pinch-off
P
VDS の変化分は空
乏領域にかかり、
pinch-off 点の電位
VDS - VDsat
x
はほとんど変わら
ない
VDsat = VGS − VT
0
実行チャンネル長 L が減少
ID =
Lp
L
1
1
1 ⎛ ΔL ⎞ 1
=
≅ ⎜1 +
⎟ ≅ (1 + λVDS )
L p L − ΔL L ⎝
L ⎠ L
W μnCox
2
−
V
V
( GS T ) (1 + λVDS )
2L
VGS − VT < 0
ゲート直下、ソースからドレインまで
どこにも反転層が形成されていない状態
ゲート電圧により障壁の高さが変調
障壁高さ = ψS + const.
ゲート
VGS
ソース
ドレイン
0
N
0
0
VDS
L
y
N
N
P
P
x
subthreshold 電流
VG − V fb = −
dQ
CS = − S
dψ S
QS
+ψ S
Cox
dVG
C
= 1+ S
dψ S
Cox
I D = I 0e
q
ψS
kT
I D = I 0′e
VGS
q
kT 1+ CS Cox
= I 0′10
subthreshold 係数
s=
VGS
s
⎛ C ⎞
kT
ln(10) ⋅ ⎜1 + S ⎟
q
⎝ Cox ⎠
N
理想的な nMOSFET の直流特性
線形領域
VGS − VT > VDS
1 2 ⎤
⎡
I D = β ⎢(VGS − VT ) VDS − VDS ⎥ (1 + λVDS )
2
⎣
⎦
飽和領域
VDS > VGS − VT > 0
ID =
subthreshold領域
VGS − VT < 0
β
2
(VGS − VT ) (1 + λVDS )
I D = I st e
2
q
(VGS −VT )
nkT
W μnCox
β=
L
ID
ID
線形
領域
飽和領域
log [ID]
VDsat = 2 I D β
subthreshold領域
OFF
0
VT
VGS
VGS
VT
0
VDsat=VGS - VT
VDS
VGS [V]
3
2.8
2.6
2.4
2.2
2
1.8
1.6
1.4
1.2
1
0.8
1.E-03
実際の特性
9.E-04
8.E-04
7.E-04
ID [A]
NMOSFET
(W/L=2/0.4μm)
6.E-04
5.E-04
4.E-04
3.E-04
VDEC: CMOS0.35um
2.E-04
(ローム株式会社)
1.E-04
0.E+00
0
0.5
1
1.5
2
2.5
3
VDS [V]
VDS = 3, 2.5, 2, 1.5, 1, 0.5 [V]
1.E-04
1.E-04
9.E-05
1.E-05
8.E-05
1.E-06
7.E-05
ID [A]
ID [A]
1.E-07
1.E-08
6.E-05
5.E-05
4.E-05
1.E-09
3.E-05
1.E-10
2.E-05
1.E-11
1.E-05
1.E-12
0.E+00
0
0.2
0.4
0.6
VGS [V]
0.8
1
1.2
0
0.2
0.4
0.6
VGS [V]
0.8
1
1.2
NMOSFET 直流特性のまとめ
VS
VG
VD
W
1 2 ⎤
⎡
I D = β ⎢(VGS − VT ) VDS − VDS ⎥ (1 + λVDS )
2
⎣
⎦
L
N
N
VDS > VGS − VT > 0
飽和領域
P
ID =
VB
VG
VS
VGS − VT > VDS
線形領域
β
2
(VGS − VT ) (1 + λVDS )
2
理想トランジスタ・モデル
VD
VB
ソース・ドレインの内、電位の
低い方をソースと定義する
ソース・ドレインは構造上同じで
あるが動作上では大きく異なる
β=
W μnCox
L
VT = V fb + 2φF +
2qN Aε S ( 2φF − VBS )
Cox
E − Ei
V fb = Φ M − χ − φF − C
q
PMOSFET 直流特性のまとめ
VS
VG
VD
W
P
飽和領域
N
VDS < VGS − VT < 0
ID = −
VB
VG
VS
VGS − VT < VDS
1
⎡
⎤
I D = − β ⎢(VGS − VT ) VDS − VDS 2 ⎥ (1 − λVDS )
2
⎣
⎦
L
P
線形領域
β
2
(VGS − VT ) (1 − λVDS )
2
理想トランジスタ・モデル
VD
VB
ソース・ドレインの内、電位の
高い方をソースと定義する
ソース・ドレインは構造上同じで
あるが動作上では大きく異なる
β=
W μ p Cox
L
VT = V fb + 2φF −
2qN Dε S ( −2φF + VBS )
Cox
E − Ei
V fb = Φ M − χ − φF − C
q
小信号特性
ゲート・ソース間電圧
VGS + vgs eiωt
直流成分 交流成分
一般に直流成分は大文字で、交流成分は小文字で表す
小信号　： 交流信号の１次までを扱う
ドレイン電流
I D + id e
iωt
∂I D
∂I D
id =
vgs +
vds
∂VGS
∂VDS
相互コンダクタンス gm
出力コンダクタンス go
NMOSFET の小信号特性
線形領域
g m ≅ βVDS
g o ≅ β (VGS − VT − VDS )
飽和領域
g m ≅ β (VGS − VT )(1 + λVDS ) ≅ 2β I D
go ≅ λ I D
実際の特性
3.E-05
VDEC: CMOS0.35um
(ローム株式会社)
go [S]
NMOSFET
(W/L=2/0.4μm)
ソース抵抗
速度飽和
λ = 0.024
2.E-05
1.E-05
VDS =3V
5.E-04
VDS = 3V
1.0E-03
0.E+00
0.E+00
5.E-04
ID [A]
4.E-04
1.0E-04
VGS =3V
go [S]
gm [S]
1.E-03
3.E-04
2V
2.E-04
1.0E-05
1V
1.E-04
1.0E-06
0.E+00
0
0.5
1
1.5
VGS [V]
2
2.5
3
0
0.5
1
1.5
VDS [V]
2
2.5
3
レポート（１）
1. (a) ゲートが N+-ploy Si の場合、および P+-polySi 場合について、閾値を基板濃度 NA
の関数としてプロットせよ。ただし、ゲート酸化膜の厚さは10nm とし、基板電位は
ソース電位と同じとする。
(b) 閾値を0.5Vにするには、 ゲートとして N+-ploy Si 、 P+-polySi のいずれを用い、基
板濃度をいくらにしなければならないか。
(c) (b)の条件で、閾値をVSB の関数としてプロットせよ。ただし、VSB は0V~3Vの範囲
にあるものとする。
2. 下の図の回路についてその特性を論ぜよ。
VDD
Vin
0V
Vout
R
0V
W
2 μm
L
0.4 μm
tox
10 nm
μn
400 cm2/Vs
λ
0.03
VT (VBS =0)
0.5 V
VDD
3V
R
1 MΩ
1906　３極真空管の発明 de Forest
Lee De Forest
b. August 26, 1873, Council Bluffs, Iowa, U.S.A.
d. June 30, 1961, Hollywood, U.S.A.
1946　最初のコンピュータ
ENIAC
真空管
床面積
重量
消費電力
：
：
：
：
18,800 本
100m2 （60畳）
30トン(車20台）
150KW
真空管：フィラメントが切れる
頻繁に真空管を取り替える必要
限界
1947　トランジスタの発明
Shockley, Bardeen, Brattain
コレクタ
エミッタ
ベリリウム銅
リン青銅
ゲルマニウム
金属板
ベース
1959集積回路の発明　Kilby
ゲルマニウム片上のトランジスタと他の
少数のコンポーネントを接続して構成
1959　プレーナー技術の開発　Noyce
1971　最初のメモリチップ・マイクロプロッセサ
最初の
DRAM(1103)
最初のマイクロ
プロセッサ(4004)