DesignWare Cores PCI Express-AMBA 3 AXIブリッジ

Datasheet
DesignWare Cores
PCI Express-AMBA 3 AXI ブリッジ
概要
DesignWare IP PCI Express® AMBA ™ 3 AXI ™ブリッジ・コア（PCIe®-AXI ブリッジ）使用すると、AMBA 3 AXI オ
ンチップ・バスを使用したシステムオンチップ（SoC）デバイスに PCI Express 外部インターフェイスを容易に追加でき
ます。PCIe-AXI ブリッジは、PCI Express 1.1 および 2.0（Gen II）（Endpoint、Root Complex、Switch、Bridge、
Dual Mode を含む）用のシリコン実績豊富な各種 DesignWare コアと組み合わせて使用できるように開発されています。
PCIe-AXI ブリッジは柔軟なコンフィギュレーションが可能で、広帯域、低レイテンシが要求される現在の幅広いアプリケー
ション・ニーズにスケーラブルに対応します。
▶ PCIe-AXI ブリッジは最大 3 つの AXI インターフェイス（AXI マスタ用に 1 つ、AXI スレーブ用に 1 つ、
DesignWare PCI Express コアへの DBI（Data Bus Interface）アクセス用に 1 つ）をサポート。
▶ PCI Express プロトコルを AXI バス・プロトコルに完全にマッピング
▶ あらゆる構成において、ゲート数とレイテンシを最小限に抑えて最適化したアーキテクチャ
▶ 実際のアプリケーションで必要な機能のみを含めてゲート数を最小限に抑えることが可能
▶
「AMBA 3 Assured」対応 DesignWare AMBA 3 AXI 検証 IP でテスト済み
DesignWare PCI Express-AMBA 3 AXI ブリッジ・コアは、PCI Express 向けの包括的な DesignWare IP
ソリューション全体に共通する特長として、以下の点を備えています。
▶ Endpoint、Root Complex、Switch、Bridge、Dual-Mode（Endpoint/Root Complex）に対応し、
面積とパフォーマンスを最適化したデジタル・コア
▶ 複数のファウンドリ・ノードやプロセスに対応したミックスドシグナル PHY
▶ VMM（Verification Methodology Manual）と SystemVerilog の互換性を備えた検証用 IP
PCI Express 規格に基き、シノプシスは量産対応の高品質な IP ソリューションを包括的に提供しており、
幅広い種類のアプリケーションで豊富な採用実績を上げています。
AXI
AXI
AXI
マスタ
スレーブ
スレーブ
RADM
TRGT1
DBI
RADM
CPL
Client0
Client 1
トランザクション・レイヤ
コア
リンク・レイヤ
1
$
*
F
フィジカル・レイヤ
PIPE
PHY
図 1：DesignWare PCI Express-AMBA 3 AXI ブリッジ
アプリケーション
PCIe-AXI ブリッジは、以下のように幅広いアプリケー
ションで機能、面積、スループットの要件を満たすことが
できます。
▶ PCI Express コアのデータ・バス、AXI マスタ・バス、
AXI スレーブ・バスのバス幅を独立してコンフィギュ
レーション可能
▶ AXI マスタとスレーブのリクエスト / レスポンス・キュー
イングのバッファ・サイズをプログラミング可能
▶ データ通信
▶ 音声通信
▶ PCI Express コア、AXI マスタ・バス、AXI スレーブ・
バス、AXI スレーブ DBI バスで独立したクロック・レー
トをプログラミング可能
▶ SAN（Storage Area Network）
▶ AXI マスタ / スレーブのアドレス幅、データ・バス幅、
▶ LAN インターフェイス
▶ グラフィックス・デバイス
▶ ワイヤレス・デバイス
▶ その他の I/O アプリケーション
ID バス幅をプログラミング可能
▶ AXI に対するインバウンド / アウトバウンドの最大読み
出しリクエスト数をプログラミング可能
▶ AXI マスタ・インターフェイスとスレーブ・インター
フェイスとも、すべてのバースト・サイズをサポート
PCIe-AXI ブリッジの機能
▶ インバウンドとアウトバウンドの PCI Express リクエス
トに対応した AXI マスタ / スレーブ・インターフェイス
▶ PCI Express のコンフィギュレーション、I/O リクエス
ト、トラフィック・クラス（EP、TD など）を PCIe-
AXI ブリッジ経由で完全にサポート
▶ PCI Express コアの DBI インターフェイスを利用して
PCI Express コアの CDM レジスタにアクセス可能な
AXI スレーブ・インターフェイス
▶ プログラマブルなバースト長により、AXI マスタ / スレー
ブ・インターフェイス上での 4K リード / ライト・バー
ストをサポート
▶ AXI マスタ・インターフェイスとスレーブ・インター
フェイスのいずれも、WSTRB と RTSRB を利用した
アライメントなしの AXI 転送が可能
▶ AXI と PCI Express 間の読み出しリクエストと転送の
最大サイズを独立して設定可能（転送は複数の転送に
分割可能）
▶ 完了した PCI Express 分割トランザクションを集約し
て AHB スレーブのリクエストに応答可能
DesignWare Cores PCI Express-AMBA 3 AXI ブリッジ
2
▶ 複数の AHB レスポンスを集約して AHB マスタのリク
エストに応答可能
▶ 一意の ID を持つトランザクションについてはアウトオ
ブオーダー・トランザクションをサポート
PCIe-AXI ブリッジのマスタ・インターフェイスは、PCI
Express インターフェイスが受信する SoC へのすべての
種類のインバウンド・トランザクションを処理します。こ
れにより、リンクに接続されたリモート PCI Express デ
バイスは、PCIe-AXI ブリッジを利用して PCI Express
▶ 割り込みとメッセージ・ハンドリングをサポート
▶ PCI Express のレスポンス・エラー（UR、CA、CRS、
デバイスから SoC 内の任意の AXI スレーブに対してトラ
ンザクションを送信できます。
Poisoned、ECRC エラー）と AXI スレーブのレスポンス・
エラー（SLVERR、DECERR）を相互にマッピング可能
▶ PCI Express のレスポンス・エラー（UR、CA、CRS、
Poisoned、ECRC エラー）と AXI マスタのレスポンス・
エラー（DECERR_W、DECERR_R）を相互にマッピ
ング可能
PCIe-AXI ブ リ ッ ジ の ス レ ー ブ・ イ ン タ ー フ ェ イ ス は、
SoC の AXI インターコネクトから PCI Express バスに接
続されたリモート PCI Express デバイスをターゲットと
するすべての種類のアウトバウンド・トランザクションを
処理します。
▶ PCIe-AXI ブリッジ経由でアドレスとデータ・バスのバ
イト・パリティ・チェックをサポート
▶ PCIe-AXI ブリッジが完了タイムアウトを処理
特定のターゲット・テクノロジへの対応
PCIe-AXI ブリッジは、現在のほとんどの ASIC テクノロ
ジ（0.18 ミクロン以下）と FPGA テクノロジに容易にマッ
ピングできるように開発されています。PCIe-AXI ブリッ
機能の概要
ジはシンプルな立ち上がりエッジ・フロップに基づいて
PCIe-AXI ブリッジは、プロトコルを相互接続するのに
おり、合成、テスト挿入、物理設計の標準的な設計フロー
必要な処理をすべて実行します。PCIe-AXI ブリッジは
に容易に組み込めます。標準テクノロジに合わせてコンパ
標準の AMBA 3 AXI インターフェイスを採用しており、
イルした PCIe-AXI ブリッジ用のスタティック・メモリは
SoC の AXI イ ン タ ー コ ネ ク ト と 各 種 DesignWare PCI
ユーザーが支給します。
Express コアのネイティブ・インターフェイスの接続を
マッピングするブリッジ・ロジックを提供します。また、
オプションで最大 3 つの AXI インターフェイス（AXI マス
サポート・ツール
タ用に 1 つ、AXI スレーブ用に 1 つ、PCI Express コアへ
の DBI アクセス用に 1 つ）をサポートしています。
▶ シミュレーション : VCS、NC-Verilog、ModelSim
▶ 合成 : Design Compiler
PCIe-AXI ブリッジの AXI マスタ / スレーブ・インターフェ
イスにより、PCI Express インターフェイスは AXI スレー
ブにも AXI マスタにもなることができます。マスタ / ス
レーブ・インターフェイスは、AXI プロトコル、汎用のリ
クエスト / レスポンスに対する内部スレーブ / マスタ制御、
提供物の内容
DesignWare PCI Express-AMBA 3 AXI ブリッジ・コ
アのライセンスには次のものが含まれます。
パケット・コンポーザ、パケット・デコンポーザを処理
します。SoC は、スレーブ DBI インターフェイスを利用
して DesignWare PCI Express コア内のレジスタに対し
▶ コアのインストールからコンフィギュレーション、検証、
て読み出しと書き込みを実行します。AXI チャネルの読み
インプリメンテーションまでを支援する coreConsultant
出し / 書き込みアドレスによって、PCI Express コアの
ユーティリティ
CDM レジスタ・マップ内にマッピングされたアドレスを
直接制御します。
DesignWare Cores PCI Express-AMBA 3 AXI ブリッジ
▶ PCIe-AXI ブリッジ用の Verilog RTL コード
▶ ASIC と FPGA 向けの合成スクリプト
3
▶ コア検証環境
ピュータとその周辺機器など、業界で最も注目されている
−エンドツーエンドのインテグリティ・チェック機能
製品向けに、シリコン実証済みのデジタルやアナログ・イ
を備えた Verilog/PLI 検証環境
ンターフェイス IP を提供しています。DesignWare コア・
− ダイレクト / ランダム・リグレッション・テスト
ファミリには、USB 1.1/2.0/OTG/PHY、PCI、PCI-X、
PCI Express 1.1/2.0 、 PCI Express PHY 、 SATA 、
スイート
▶「AMBA 3 Assured」 ロ ゴ 取 得 済 み の DesignWare
AMBA 3 AXI バス機能モデル（BFM）
Ethernet IP などの業界標準規格に基づいたインターフェ
イス IP がラインナップされています。これらのコアは合
成可能な RTL ソースコードまたは GDS 形式で提供され、
▶ 関連ドキュメント
設計者は革新的で低コストな SoC や組込みシステムの
−リリース・ノート
開発が可能になります。シノプシスは DesignWare コア
−インストール / インテグレーション・ガイド
に柔軟なライセンス・オプションを用意しており、プロ
−アプリケーション・ノート
ジェクト単位の料金で必要なコアのみを個別に購入でき
− PCIe-AXI ブリッジ・ユーザー・マニュアル
るほか、簡単な契約ですべてのコアを利用できる Volume
Purchase Agreement 方式も選択できます。
DesignWare Cores について
DesignWare の詳細については、
シノプシスの DesignWare Cores は、通信プロセッサ、
http://www.synopsys.co.jp/products/ip をご参照くだ
ルータ、スイッチ、ゲーム機、デジタル・カメラ、コン
さい。
日本シノプシス合同会社
〒140-0014 東京都品川区大井1-28-1 住友不動産大井町駅前ビル
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© Synopsys, Inc. Synopsys、Synopsysロゴ、Compiler、DesignWare、VCSはSynopsysの登録商標です。
AMBA、AXIは英ARM Ltd.の商標です。PCI Express、PCIeはPCI-SIGの登録商標です。その他の製品名、サービス名は各社の商標です。
06/06.CE.06-14566