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MB86606A

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MB86606A
富士通半導体デバイス
DS04–22420–3
DATA SHEET
ASSP
Fast-20対応SCSIプロトコルコントローラ
(PCI インタフェース内蔵 )
MB86606A
■ 概 要
MB86606A は SCSI-3 Fast-20 規格をサポートした SCSI プロトコルコントローラと , PCI バスインタフェース機能を集積
した , 高性能ワンチップ SCSI コントローラデバイスです。
SCSI プロトコルコントローラ部は MB86605 をベースにデータ FIFO の増大 (512 BYTE) 等 , 高機能化を図っており , 最
大 40 Mbyte/s のデータ転送能力があります (WIDE & FAST-20 転送時 )。
また , SCSI バス端子はトーテムポールタイプのシングルエンドドライバ / レシーバを内蔵しており , SCSI バスを直接駆
動することができます。さらに外部にディファレンシャルドライバ / レシーバを接続することも可能です。
SCSI のバスシーケンスはシステム側から発行するコマンドに従い制御されます。制御コマンドにはフェーズ遷移を含
む連続した動作を行うシーケンシャルコマンドが用意されており , システム側のシーケンス制御オーバヘッドを抑えるこ
とができます。また , あらかじめチップ内のユーザプログラムメモリ (2 K バイト ) にコマンドをプログラムしておくこと
により , データ転送を含むすべての SCSI バスシーケンスを自動的に行うことができ , システム側のオーバヘッドを大幅
に軽減することができます。
MB86606A のシステムインタフェース部はあらゆる SCSI システムアプリケーションに柔軟に対応できる MPU バスと
DMA バスを分離した 16 ビットバスモードのほか , 32 ビットの PCI バスインタフェースモードを内蔵しており , PCI バス
ベースの PC, ワークステーションのマザーボード等に容易に SCSI インタフェースを構成することができます。また , PCI
バスインタフェース部にはスキャタ / ギャザ機能をサポートした 32 ビット DMA コントローラが内蔵されています。
また , SCAM 機能を実現するために , SCSI バス信号及び , コントロール信号をシステム側からダイレクトにアクセスで
きるレジスタを備えています。
■ パッケージ
プラスチック・LQFP, 144 ピン
(FPT-144P-M08)
MB86606A
■ 特 長
1. SCSI プロトコルコントローラ部
・ イニシエータ , ターゲットどちらにも使用可能
・ WIDE/FAST −20 データ転送
同期転送 : max. 40 Mbyte/s ( オフセット値 max. 256)
非同期転送 : max. 10 Mbyte/s
・ メッセージ , コマンド , ステータス用 32 バイトデータバッファ × 2 組 ( 発行用 , 受領用 ) 内蔵
・ 512 バイトデータレジスタ FIFO 内蔵
・ トーテムポールタイプ SCSI シングルエンドドライバ / レシーバ内蔵
・ ディファレンシャル SCSI ドライバ / レシーバ外付け可能
・ 各接続装置ごとの転送パラメータ (max. 15 台分 ) 用メモリ内蔵
・ 16 ビット転送ブロックカウンタ , 24 ビット転送バイトカウンタ内蔵
最大転送バイト数 : 1 T( テラ ) バイト( 固定長データ転送時 )
: 16 M バイト
( 可変長データ転送時 )
・ 制御コマンド
シーケンシャルコマンド : フェーズ遷移を伴う連続動作を実行
( システム側からのコマンド発行時のみ機能 )
ディスクリートコマンド : ユーザプログラム内にプログラムすることにより , 任意のシーケンスを制御可能
( コマンド発行 , ユーザプログラム両方で機能 )
データ転送コマンド
: ユーザプログラム動作時には転送データ長もプログラム可能
・ SCAM 対応ダイレクトコントロールレジスタ内蔵
・ マルチセレクション / リセレクション応答
複数の ID に対し , セレクション / リセレクション応答が可能
・ 2 K バイトのユーザプログラムメモリ内蔵
2 K バイト × 1 バンク /1 K バイト × 2 バンクの 2 種の動作モード
1 K バイト × 2 バンクモード時にはユーザプログラム実行中でも , 他方のバンクをシステム側からアクセス可能
ユーザプログラムへのアクセス : 2 K バイトメモリ空間ダイレクトアクセス
: I/O アクセスポート経由 , バースト転送
・ 割込み発生レベルを設定可能 , アプリケーションに応じ , 必要な割込みのみを報告するため , システム側の ISR オーバ
ヘッドを低減可能
・ 自動動作機能
自動受領モード
: フェーズエラー ( イニシエータ動作時 ), アテンションコンディション ( ターゲッ
ト動作時 ) に自動的にメッセージ / ステータスを受領
( コマンド発行時のみ機能 )
自動セレクション／リセレクションモード
: コマンド発行時には相手装置のセレクション / リセレクション要求に対し , メッセ
ージ / コマンド受領までを自動的に行います。
: ユーザプログラム動作時には相手装置のセレクション / リセレクション要求に対
し , 実行中のプログラムを中止し , 任意のセレクション / リセレクションルー
チンにジャンプします。
・ 動作クロック
システムクロック周波数
: max. 40 MHz
内蔵プロセッサ動作クロック : max. 20 MHz
・ 自己診断機能
2. システムインタフェース部
・ インタフェースモード
16 ビットバスモード
: MPU バス , DMA バスの分離バス構成
: 68 系 , 80 系バスインタフェース選択可能
: プログラムデータ転送モード
: DMA( スレーブ ) データ転送モード (Max. 40Mbyte/s)
（続く）
2
MB86606A
（続き）
PCI バスインタフェースモード : 32 ビット PCI バスに直結可能
: 32 ビット DMA コントローラ内蔵 , スキャタ / ギャザ転送サポート
: PERR & SERR 機能サポート
: INTA # 割込み信号サポート
: max. 64 バイトバースト転送
: PCI システムクロック max. 33 MHz
・ データバスパリティ, アドレスバスパリティ(PCI バスインタフェースモード時のみ ) 生成 , チェック機能
3. その他
・ パッケージ : LQFP, 144 ピンパッケージ
・ 電源電圧 : 5 V ± 5 %
3
D2
D1
D0
V SS
LDP
UDS/BHE
V DD
LDS/WR
V SS
R/W/RD
CS1
CS0
V DD
INT
A4
A3
V SS
SCLK
A2
A1
A0
V SS
MODE1
MODE0
S/DSEL
TARG
V DD
INIT
SELOE
V SS
RSTOE
BSYOE
DBOE11
DBOE10
DBOE9
DBOE8
4
(FPT-144P-M08)
70
65
60
55
50
45
1
40
DMD9
V SS
DMD8
DMD7
DMD6
V DD
DMD5
V SS
DMD4
DMD3
DMD2
V SS
DMD1
DMD0
LDMDP
V SS
UDP
V DD
D15
D14
V SS
D13
D12
D11
V SS
D10
D9
D8
D7
V SS
V DD
D6
D5
D4
V SS
D3
110
115
120
125
130
135
140
144
DMD10
DMD11
DMD12
DMD13
V SS
DMD14
DMD15
V DD
UDMDP
DMR/W/IORD
V SS
DMLDS/IOWR
DMUDS/DMBHE
V DD
DREQ
DACK
V SS
RESET
TP
DMA0
DBOE12
DBOE13
V SS
DBOE14
DBOE15
UDBOEP
DBOE0
DBOE1
V DD
DBOE2
DBOE3
DBOE4
V SS
DBOE5
DBOE6
DBOE7
MB86606A
■ 端子配列図
・16 ビットバスインタフェースモード時
(TOP VIEW)
5
105
10
100
15
95
20
90
25
85
30
80
35
75
LDBOEP
V DD
DB12
DB13
DB14
DB15
V SS
UDBP
DB0
DB1
V SS
DB2
DB3
DB4
DB5
V SS
DB6
DB7
LDBP
ATN
V SS
BSY
ACK
RST
MSG
SEL
V SS
C/D
REQ
I/O
DB8
V SS
DB9
DB10
DB11
V DD
MB86606A
・PCI バスインタフェースモード時
110
115
120
125
130
135
140
1
105
5
100
10
95
15
90
20
85
25
80
30
75
70
65
60
55
50
45
40
35
LDBOEP
V DD
DB12
DB13
DB14
DB15
V SS
UDBP
DB0
DB1
V SS
DB2
DB3
DB4
DB5
V SS
DB6
DB7
LDBP
ATN
V SS
BSY
ACK
RST
MSG
SEL
V SS
C/D
REQ
I/O
DB8
V SS
DB9
DB10
DB11
V DD
C/BE0
AD7
AD6
V SS
AD5
AD4
V DD
AD3
V SS
AD2
AD1
AD0
V DD
INT
PO1
PO0
V SS
SCLK
PI1
PI0
N.C.
V SS
MODE1
MODE0
S/DSEL
TARG
V DD
INIT
SELOE
V SS
RSTOE
BSYOE
DBOE11
DBOE10
DBOE9
DBOE8
AD23
V SS
AD22
AD21
AD20
V DD
AD19
V SS
AD18
AD17
AD16
V SS
C/BE2
FRAME
IRDY
V SS
TRDY
V DD
DEVSEL
STOP
V SS
PERR
PAR
C/BE1
V SS
AD15
AD14
AD13
AD12
V SS
V DD
AD11
AD10
AD9
V SS
AD8
144
IDSEL
C/BE3
AD24
AD25
V SS
AD26
AD27
V DD
AD28
AD29
V SS
AD30
AD31
V DD
PREQ
GNT
V SS
RESET
PCLK
SERR
DBOE12
DBOE13
V SS
DBOE14
DBOE15
UDBOEP
DBOE0
DBOE1
V DD
DBOE2
DBOE3
DBOE4
V SS
DBOE5
DBOE6
DBOE7
(TOP VIEW)
(FPT-144P-M08)
5
MB86606A
■ 端子配列表
16 ビットバスモード
NO. モード 0 (68I/F)
I/O
端子名
16 ビットバスモード
モード 1 (80I/F) モード 3 (PCII/F) NO. モード 0 (68I/F)
I/O
端子名
I/O
1
I/O
DMD9
2

VSS
3
I/O
DMD8
I/O
4
I/O
DMD7
5
I/O
DMD6
6

VDD
I/O
7
I/O
DMD5
8

VSS
9
I/O
DMD4
I/O
10
I/O
DMD3
11
I/O
DMD2
12

VSS
13
I/O
DMD1
I/O
14
I/O
DMD0
15
I/O
LDMDP
16

VSS
17
I/O
UDP
18

VDD
19
I/O
D15
I/O
20
I/O
D14
I/O
21

VSS
22
I/O
D13
I/O
23
I/O
D12
24
I/O
D11
25

VSS
26
I/O
D10
I/O
27
I/O
D9
28
I/O
29
端子名
AD23
I/O
端子名
PCI バスモード
モード 1 (80I/F) モード 3 (PCII/F)
I/O
端子名
I/O
端子名
37
I/O
D2
I/O
C/BE0
38
I/O
D1
I/O
AD7
AD22
39
I/O
D0
I/O
AD6
I/O
AD21
40

VSS
I/O
AD20
41
I/O
LDP
I/O
AD5
42
I
UDS
43

VDD
44
I
LDS
AD18
45

VSS
I/O
AD17
46
I
R/W
I/O
AD16
47
I
48
C/BE2
49
I/O
FRAME
50
I/O
IRDY
51
I
52
I
BHE
I/O
AD4
I
WR
I/O
AD3
I
RD
I/O
AD2
CS1
I/O
AD1
I
CS0
I/O
AD0

VDD
A4
O
PO1
I
A3
O
PO0
53

VSS
54
I
DEVSEL
55
IU
A2
IU
PI1
STOP
56
IU
A1
IU
PI0
57
IU
A0
IU
N.C.
PERR
58

VSS
I/O
PAR
59
I
MODE1
I/O
C/BE1
60
I
MODE0
61
I
S/DSEL
AD15
62
O
TARG
I/O
AD14
63

VDD
D8
I/O
AD13
64
O
INIT
I/O
D7
I/O
AD12
65
O
SELOE
30

VSS
66

VSS
31

VDD
67
O
RSTOE
32
I/O
D6
I/O
AD11
68
O
BSYOE
33
I/O
D5
I/O
AD10
69
O
DBOE11
34
I/O
D4
I/O
AD9
70
O
DBOE10
35

VSS
71
O
DBOE9
36
I/O
D3
72
O
DBOE8
I : 入力端子
O : 出力端子
I/O : 入出力端子
6
PCI バスモード
I/O
I/O
I/O
AD19
TRDY
AD8
IU : プルアップ抵抗付入力端子
OD : オープンドレイン出力端子
0/OD INT
SCLK
( 続き )
MB86606A
（続き）
16 ビットバスモード
NO. モード 0 (68I/F)
I/O
端子名
PCI バスモード
16 ビットバスモード
モード 1 (80I/F) モード 3 (PCII/F) NO. モード 0 (68I/F)
I/O
端子名
I/O
端子名
I/O
端子名
PCI バスモード
モード 1 (80I/F) モード 3 (PCII/F)
I/O
73

VDD
109
O
DBOE7
74
I/O
DB11
110
O
DBOE6
75
I/O
DB10
111
O
DBOE5
76
I/O
DB9
112

VSS
77

VSS
113
O
DBOE4
78
I/O
DB8
114
O
DBOE3
79
I/O
I/O
115
O
DBOE2
80
I/O
REQ
116

VDD
81
I/O
C/D
117
O
DBOE1
82

VSS
118
O
DBOE0
83
I/O
SEL
119
O
UDBOEP
84
I/O
MSG
120
O
DBOE15
85
I/O
RST
121
O
DBOE14
86
I/O
ACK
122

VSS
87
I/O
BSY
123
O
DBOE13
88

VSS
124
O
DBOE12
89
I/O
ATN
125
I
DMA0
90
I/O
LDBP
126
I
TP
91
I/O
DB7
127
I
RESET
92
I/O
DB6
128

93

VSS
129
I
94
I/O
DB5
130
I
95
I/O
DB4
131

96
I/O
DB3
132
I
DMUDS
I
97
I/O
DB2
133
I
DMLDS
98

VSS
134

99
I/O
DB1
135
I
DMR/W
100
I/O
DB0
136
I/O
UDMDP
101
I/O
UDBP
137

VDD
102

VSS
138
I/O
103
I/O
DB15
139
104
I/O
DB14
105
I/O
106
端子名
I/O
端子名
OD
SERR
I
PCLK
DACK
I
GNT
DREQ
O
PREQ
DMBHE
I/O
AD31
I
DMWR
I/O
AD30
I
DMRD
I/O
AD29
I/O
AD28
DMD15
I/O
AD27
I/O
DMD14
I/O
AD26
140

VSS
DB13
141
I/O
DMD13
I/O
AD25
I/O
DB12
142
I/O
DMD12
I/O
AD24
107

VDD
143
I/O
DMD11
I/O
C/BE3
108
O
LDBOEP
144
I/O
DMD10
I
IDSEL
I : 入力端子
O : 出力端子
I/O : 入出力端子
VSS
VDD
VSS
IU : プルアップ抵抗付入力端子
OD : オープンドレイン出力端子
7
MB86606A
■ 端子機能説明
1. SCSI インタフェース端子
信 号 名
機 能
I/O
MSG, C/D, ATN, I/O
I/O
SCSI コントロール信号の入出力端子です。
SINGLE-ENDED SCSI コネクタに直接接続して使用可能です。
オープンドレイン出力 / トーテムポール出力を選択できます。
REQ, ACK
I/O
SCSI コントロール信号の入出力端子です。
SINGLE-ENDED SCSI コネクタに直接接続して使用可能です。
出力バッファはトーテムポール出力です。
BSYOE
SELOE
RSTOE
BSY
SEL
RST
DBOE15 ∼ DBOE8,
UDBOEP,
DBOE7 ∼ DBOE0,
LDBOEP
DB15 ∼ DB8,
UDBP,
DB7 ∼ DB0,
LDBP
O
I/O
O
I/O
SCSI コントロール信号の出力制御端子です。
外付けの DIFFERENTIAL-Dr/Rev 回路の制御信号として使用してください。
SCSI コントロール信号の入出力端子です。
SINGLE-ENDED SCSI コネクタに直接接続して使用可能です。
出力バッファはオープンドレイン出力です。
SCSI データバスの出力制御端子です。
外付けの DIFFERENTIAL-Dr/Rev 回路の制御信号として使用してください。
SCSI データバスの入出力端子です。
SINGLE-ENDED SCSI コネクタに直接接続して使用可能です。
オープンドレイン出力 / トーテムポール出力を選択できます。
O
本チップの動作状態を示す信号です。
外付けの DIFFERENTIAL-Dr/Rev 回路の制御信号として使用してください。
S/DSEL
I
本チップの動作モードを指定する入力信号です。
SINGLE-ENDED
:“0”を入力してください。
DIFFERENTIAL-ENDED
:“1”を入力してください。
本端子が 0 のときには SCSI コントロール信号 , データバスの出力制御信号 ,
INIT, TARG 信号は Low レベル出力に固定されます。
SCLK
I
SCSI プロトコルコントローラ部のシステムクロックです (40 MHz)。
INIT
TARG
I : 入力端子
O : 出力端子
I/O : 入出力端子
8
IU : プルアップ抵抗付入力端子
OD : オープンドレイン出力端子
MB86606A
2. 16 ビットバスインタフェースモード・MPU インタフェース端子
MPU インタフェースは , モード設定により , 80 系 /68 系 MPU の入出力信号を直結可能です。
信 号 名
機 能
I/O
CS0
I
MPU が I/O デバイスとして , SPC を選択するための信号の入力端子です。
CS1
I
MPU が SPC を通して DMA バスのデータを入出力する場合の選択信号 ( 外
部回路選択信号 ) の入力端子です。
D15 ∼ D8, UDP
I/O
データバスの上位バイト , 及びパリティ
CS0 入力が有効時 : SPC 内部レジスタの入出力ポート
CS1 入力が有効時 : DMA バスデータの入出力ポート
D7 ∼ D0, LDP
I/O
データバスの上位バイト , 及びパリティ
CS0 入力が有効時 : SPC 内部レジスタの入出力ポート
CS1 入力が有効時 : DMA バスデータの入出力ポート
A4 ∼ A0
IU
内部レジスタを選択するためのアドレス入力端子です
RD (R/W)
WR (LDS)
BHE (UDS)
I : 入力端子
O : 出力端子
I/O : 入出力端子
I
80 系モード時 : SPC から MPU が読出しを行うための Read ストローブ信号の
入力端子
68 系モード時 : SPC に対して MPU が , 読出し / 書込みを行うための制御信
号 R/W の入力端子
I
80 系モード時 : SPC に対して MPU が書込みを行うための Write ストロー
ブ信号の入力端子
68 系モード時 : データバスの下位バイトが有効なときに MPU が出力する
LDS 信号の入力端子
I
80 系モード時 : データバスの上位バイトが有効なときに MPU が出力する
BHE 信号の入力端子
68 系モード時 : データバスの上位バイトが有効なときに MPU が出力する
UDS 信号の入力端子
IU : プルアップ抵抗付入力端子
OD : オープンドレイン出力端子
9
MB86606A
3. 16 ビットバスインタフェースモード・DMA インタフェース端子
DMA インタフェースは , MPU インタフェースと同様に 80 系 /68 系の入出力信号を備えています。
信 号 名
機 能
I/O
DREQ
O
DMAC に対する DMA 転送要求信号の出力端子です。SPC とメモリ間での
DMA によるデータ転送を要求します。
DACK
I
DMAC からの DMA 許可信号の入力端子です。
DMA 許可信号がアクティブの時 , DMA サイクル ( 読出し / 書込み ) を実行
します。
DMD15 ∼ 8
UDMDP
DMD7 ∼ 0
LDMDP
I/O
DMA データバスの上位バイト , 及びパリティ
CS1 入力が有効時 : MPU データバスが直結されます。
80 系モード時 : Second Data がこちら側から入出力されます。
68 系モード時 : First Data がこちら側から入出力されます。
I/O
DMA データバスの下位バイト , 及びパリティ
CS1 入力が有効時 : MPU データバスが直結されます。
80 系モード時 : First Data がこちら側から入出力されます。
68 系モード時 : Second Data がこちら側から入出力されます。
I
80 系モード時 : SPC から DMA バスにデータを出力するための Read ストロ
ーブ信号の入力端子
68 系モード時 : SPC に対して , DMAC がデータ出力 / 入力動作を行うための制
御信号 R/W の入力端子
I
80 系モード時 : SPC に DMA バス上のデータを入力するための Write ストロ
ーブ信号の入力端子
68 系モード時 : DMA データバスの下位バイトが有効な時に DMAC の出力す
る LDS 信号の入力端子
DMBHE (DMUDS)
I
80 系モード時 : DMA データバスの上位バイトが有効なときに DMAC の出力
する BHE 信号の入力端子
68 系モード時 : DMA データバスの上位バイトが有効なときに DMAC の出力
する UDS 信号の入力端子
DMAO
I
80 系モード時 : DMAC の出力するアドレスデータ AO 信号の入力端子です。
68 系モード時 : 電源 (V DD) に接続してください。
I
DMA 転送の許可信号の入力端子です。
TP 信号がアクティブのとき , SPC は DMA 転送を行います。
DMA 転送中に本信号がノンアクティブになったときは , ブロック境界で転
送を一時停止します。
DMRD (DMR/W)
DMWR (DMLDS)
TP
(Transfer Permission)
I : 入力端子
O : 出力端子
I/O : 入出力端子
10
IU : プルアップ抵抗付入力端子
OD : オープンドレイン出力端子
MB86606A
4. PCI バスインタフェース端子
信 号 名
機 能
I/O
PREQ
O
バスアービタに PCI バス使用を要求する出力端子です。
GNT
I
バスアービタからの REQ に対する応答信号入力端子です。
AD31 ∼ AD0
I/O
32 BIT アドレス , データのマルチプレックス信号です。
C/BE3 ∼ C/BE0
I/O
バスコマンドとバイトイネーブル信号のマルチプレックス信号です。
PAR
I/O
AD31∼AD0 信号と C/BE3 ∼ C/BE0 に対する偶数パリティ信号です。
1 CLOCK 遅延して有効となります。
FRAME
I/O
バスがデータ転送中であることを示す信号です。
TRDY
I/O
ターゲット側のデータレディ信号です。
IRDY
I/O
マスタ側のデータレディ信号です。
STOP
I/O
ターゲットからマスタへのデータ転送中止要求信号です。
DEVSEL
I/O
ターゲット動作時に 自分自身 が選択されたことを示す出力信号です。
マスター動作時にはバス上のデバイスが選択されたことを示す入力信号とな
ります。
IDSEL
I
コンフィギュレーションアクセスを示すチップセレクト信号です。
PCLK
I
PCI バスクロック入力端子です (max. 33 MHz)。
PERR
I/O
データパリティエラー入出力端子です。
SERR
OD
アドレスパリティエラー出力端子です。
I : 入力端子
O : 出力端子
I/O : 入出力端子
IU : プルアップ抵抗付入力端子
OD : オープンドレイン出力端子
5. その他
信 号 名
RESET
機 能
I/O
I
システムリセット入力端子です。
動作モード設定端子です。
MODE1, MODE0
MODE1
MODE0
0
0
1
1
0
1
0
1
I
動 作 モ ー ド
ビットバスモード・68 系インタフェース
ビットバスモード・80 系インタフェース
reserved
PCI バスインタフェースモード
割込み出力端子です。トーテムポール出力 / オープンドレイン出力選択可
( 高抵抗プルアップ内蔵 )
INT
O/OD
VDD

電源
VSS

グランド
PO1, PO0
O
汎用の出力ポートです。アクティブターミネータの ON/OFF 制御などに使用
できます。初期値は LOW です (PCI バスインタフェースモード時のみ有効 )。
PI1, PI0
IU
汎用の入力ポートです (PCI バスインタフェースモード時のみ有効 )。
N.C.

未使用端子です (PCI モード時のみ存在。内部でプルアップされているので何
も接続しないでください )。
I : 入力端子
O : 出力端子
I/O : 入出力端子
IU : プルアップ抵抗付入力端子
OD : オープンドレイン出力端子
11
MB86606A
■ ブロックダイヤグラム
BHE (UDS)
A4 ∼ 0
CS1
CS0
RD (R/W)
WR (LDS)
D15 ∼ 8，UDP
D7 ∼ 0，LDP
INIT
1. 16 ビットバスインタフェースモード
MPU − interface
MSG
C/D
1
I/O
5 各種
Internal
REG
Processor
ATN
BSYOE
BSY
2
SELOE
Timer
6
Phase
Recieve
MSG，CMD，
Status Buffer
SEL
3
RSTOE
DACK
DMBHE (DMUDS)
7
4
(32 Byte)
DMA0
Trans
Send
MSG，CMD，
Status Buffer
CNTL
INIT
8
TARG
(2048 Byte)
ユーザー
プログラム
メモリー
DB15∼8，
UDBP
DMA − interface
SCSI − interface
ACK
DREQ
CNTL
RST
REQ
(32 Byte)
DMD15 ∼ 8，UDMAP
DMD7 ∼ 0，LDMDP
IOWR (DMLDS)
IORD (DMR/W)
DB7∼0，
LDBP
9
DBOE15∼8，
UDBOEP
DBOE7∼0，
LDBOEP
S/DSEL
12
Data-REG
(512Byte)
TP
MB86606A
PCLK
IDSEL
SERR
PERR
DEVSEL
STOP
IRDY
TRDY
FRAME
PAR
C/BE3 ∼ 0
AD31 ∼ 0
GNT
PREQ
2. PCI バスインタフェースモード
PCI − interface
MSG
C/D
1
I/O
5 各種
Internal
REG
Processor
ATN
BSYOE
BSY
2
SELOE
Timer
6
Phase
Receive
MSG，CMD，
Status Buffer
SEL
3
RSTOE
CNTL
ACK
SCSI − interface
RST
REQ
(32 Byte)
11
7
4
Trans
(32 Byte)
Send
MSG，CMD，
Status Buffer
CNTL
DMA
Controller
INIT
8
TARG
(2048 Byte)
ユーザー
プログラム
メモリー
DB15 ∼ 8，
UDBP
DB7 ∼ 0，
LDBP
9
DBOE15 ∼ 8，
UDBOEP
Data-REG
(512Byte)
10
Burst-FIFO
(64Byte)
DBOE7 ∼ 0，
LDBOEP
S/DSEL
13
MB86606A
■ ブロック説明
1. INTERNAL-PROCESSOR
各バス・フェーズ間のシーケンス制御を行う内部プロセッサです。
2. TIMER
SCSI の時間規定を管理します。
その他 , 以下の時間管理を行います。
・非同期転送におけるデータに対して , REQ/ACK 信号をアサートするまでの時間。
・セレクション / リセレクションのリトライ ( 再試行 ) を行うまでの時間。
・セレクション / リセレクションのタイムアウト時間。
・転送動作中の REQ/ACK タイムアウト時間。
非同期転送時 ( ターゲット ) : REQ 信号アサート後 , イニシエータが ACK 信号をアサートするまでの時間
非同期転送時 ( イニシエータ ) : ACK 信号アサート後 , ターゲットが REQ 信号をネゲートするまでの時間
同期転送時 ( ターゲットのみ ) : REQ 信号を送出したあと , イニシエータからオフセットを“0”にする ACK 信号を
受領するまでの時間
3. PHASE コントロール
SCSI で実行されるアービトレーション , セレクション / リセレクション , データ・イン / アウト , コマンド , ステータス
, メッセージ・イン / アウトの各フェーズを制御します。
4. TRANSFER コントロール
SCSI で実行される INFORMATION ( データ , コマンド , ステータス , メッセージ ) の転送フェーズを制御します。
転送フェーズの実行方法には以下の 2 種類があります。
・非同期転送 : REQ 信号および ACK 信号をインターロックで制御。
・同期転送: データ・イン / アウトフェーズで最大 256 のオフセット値で制御。
さらにデータ移動の方法により次の 2 種類のモードがあります。
・プログラム転送 : MPU インタフェースを介して , データレジスタを使用して行う。
・DMA 転送
: DMA インタフェースを介して , DREQ および DACK を使用して行う。
・PCI バスインタフェースモード時には内蔵 DMAC を使用し , PCI インタフェースを介して行います。
同期転送における転送パラメータ ( 転送モード , 同期転送時に SPC から送出する REQ または ACK の最小繰返し周期 ,
同期転送時の REQ/ACK オフセットの最大値 ) は各 ID ごとに保存することが可能で , データ・フェーズ開始時に自動的に
設定されます。
転送バイト数は , ブロック長×ブロック数で管理します。
5. 各種レジスタ
主なレジスタには , 以下のものがあります。
・コマンドレジスタ
コマンドを 8 ビットのコードで指定します。
ユーザプログラムを使用する場合は , BIT 7 に“1”を設定してください ( 下位 7 ビットは無効です )。
・ネクサスステータスレジスタ
チップの動作状態 , ネクサスした相手の ID, データレジスタの状態などを示します。
・SCSI コントロール信号ステータスレジスタ
SCSI のコントロール信号の状態を示します。
・割込みステータスレジスタ
割込みの状態を 8 ビットのコードで示します。
・コマンドステップレジスタ
コマンドの実行状態を , 8 ビットのステップコードで示します。
割込みステータスレジスタとこのコマンドステップレジスタを参照する事によって , エラー原因を解析できます。
・グループ 6/7 コマンド長設定レジスタ
SCSI 規格で , 未定義のグループ 6/7 のコマンド長を設定します。
このレジスタを設定することにより , グループ 6/7 のコマンド長が判断可能となります。
14
MB86606A
6. Receive MSG, CMD, status Buffer (RECEIVE MCS バッファ )
受領専用の Information バッファで , SCSI で受領する Information のメッセージ , コマンド , ステータスを保持します (32
バイト )。
7. Send MSG, CMD, status Buffer (SEND MCS バッファ )
発行専用の Information バッファで , SCSI で発行する Information のメッセージ , コマンド , ステータスを保持します (32
バイト )。
8. ユーザプログラムメモリ
プログラム可能なコマンドを設定するためのプログラムメモリーです (2048 バイト )。
1024 バイト × 2 バンクと 2048 バイト × 1 バンクの構成を選択できます。
9. DATA レジスタ
SCSI で実行されるデータフェーズのデータを保持するための , FIFO タイプのデータバッファです (512 バイト )。
10.BURST-FIFO
PCI バスインタフェースモード時 , バースト転送を行うための FIFO タイプのデータバッファです (64 バイト )。PCI バス
インタフェースモード時には DATA レジスタと合わせて 576 バイトの FIFO バッファを内蔵していることになります。
11.DMA コントローラ
PCI バスインタフェースモード時 , バスマスターとなってデータ転送を行う , 32 bit DMA コントローラです。
15
MB86606A
■ 絶対最大定格
定 格 値
項 目
記 号
単 位
最 小
最 大
電源電圧＊
VDD
VSS − 0.5
6.0
V
入力電圧＊
VI
VSS − 0.5
VDD + 0.5
V
出力電圧＊
VO
VSS − 0.5
VDD + 0.5
V
動作周囲温度
TOP
−25
+85
°C
TSTG2
−40
+125
°C
保存温度
＊ : 電圧は , VSS ( = 0 V) を基準にした値です。
＜注意事項＞ 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
■ 推奨動作条件
規 格 値
項 目
記 号
単 位
最 小
標 準
最 大
電源電圧＊
VDD
4.75
5.0
5.25
V
SCSI クロック入力周波数
fSCSI
20.0

40.0
MHz
PCI クロック入力周波数
fPCI


33.0
MHz
動作温度
Ta
0

70
°C
＊ : 電圧は , VSS ( = 0 V) を基準にした値です。
＜注意事項＞ 推奨作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条件
の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼性
に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され
ている以外の条件での使用をお考えの場合は , 必ず事前に当社営業担当部門までご相談ください。
16
MB86606A
■ 電気的特性
1. 直流特性
(VDD = +5 V ± 5 %, VSS = 0 V, Ta = 0 °C ∼ +70 °C)
規格値
項 目
記 号
測 定 条 件
単 位
最 小 最 大
VIH

1.9

V
VIL


1.0
V
VIH

2.4

V
VIL


0.8
V
VIH

2.0

V
VIL


0.8
V
VHW

0.3

V
SCSI 端子
入力電圧＊ 1
SCLK 端子
SDSEL 端子
上記以外
SCSI 端子入力ヒステリシス＊ 1
VOH
IOH = −7.0 mA
2.0
3.24
V
VOL
IOL = +48.0 mA

0.5
V
VOL
IOL = +48.0 mA

0.5
V
VOL
IOL = +48.0 mA

0.5
V
VOH
IOH = −7.0 mA
2.0
3.24
V
VOL
IOL = +48.0 mA

0.5
V
VOH
IOH = −7.0 mA
2.0
3.24
V
VOL
IOL = +3.2 mA

0.4
V
VOH
IOH = −2.0 mA
4.2

V
VOL
IOL = +6.0 mA

0.55
V
VOH
IOH = −2.0 mA
4.2

V
VOL
IOL = +3.2 mA

0.4
V
ILI
VIN = 0 ∼ VDD
−10
+10
入出力リーク電流＊ 2
ILOZ
VIN = 0 ∼ VDD
−10
+10
電源電流
IDD

TBD
REQ, ACK
SCSI
端子
シングル
エンド
モード時
RST, BSY, SEL
3ST ＊ 3. 無
その他
3ST ＊ 3. 有
出力電圧＊１
ディファレンシャルモード時
PCI バスインタフェース端子
上記以外の端子
入力リーク電流

µA
mA
＊ 1: SCSI 端子は UDBP, DB15 ∼ DB8, LDBP, DB7 ∼ DB0, BSY, SEL, RST, ATN, REQ, ACK, MSG, C/D, I/O の計 27 ピンです。
＊ 2: スリーステート出力端子の出力 , 及び双方向バス端子の出力がハイインピーダンス状態のときのリーク電流です。
＊ 3: 3ST はスリーステートモードを表します。
17
MB86606A
2. 端子容量
(Ta = +25 °C)
規格値
項 目
記 号
測 定 条 件
SCLK, PCLK (TP) 端子
入力端子容量
CIN
その他の入力端子
出力端子容量
VDD = VIN = 0V
f = 1 MHz
COUT
SCSI 以外の端子
入出力端子容量
CI/O
SCSI 端子
単 位
最 小
最 大

12

8

10

10

25
pF
3. 交流特性測定負荷条件
(1) SCSI 以外の端子
(VDD = +5 V ± 5 %, VSS = 0 V, Ta = 0 °C ∼ +70 °C)
測定点
・16 ビットバスモード
端 子 記 号
MB86606A
測定端子
CL
INT, DREQ
60 pF
D15 ∼ D8, UDP, D7 ∼ D0, LDP,
DMD15 ∼ DMD8, UDMDP,
DMD7 ∼ DMD0, LDMDP
85 pF
・PCI バスインタフェースモード
CL
端 子 記 号
PCI バス端子
CL
50 pF
(2) SCSI 端子
測定点
負荷抵抗
MB86606A
R L1
負荷容量
測定端子
R L2
18
CL
RL1 = 110 Ω
RL2 = 165 Ω
CL = 200 pF
MB86606A
4. 交流特性
(1) システムクロック
・SCSI クロック (SCLK 端子 )
規 格 値
項 目
記 号
単 位
最 小
標 準
最 大
クロック周期
tCLF
25.0

50.0
クロックパルス幅 (LOW)
tCLCH
10.0


クロックパルス幅 (HIGH)
tCHCL
10.0


クロック立上り時間
tCR


5.0
クロック立下り時間
tCF


5.0
ns
（注意） 内部クロック周波数と入力クロック周波数が同じ場合 (1 分周モード時 ) にはクロックパルス幅 (tCLCH と tCHCL) は
最小 20.0 ns 以上となるようにしてください。
・入力クロック 20 MHz でクロックコンバージョン ( 初期設定の 10h) が 0Bh のとき
t CLCH
t CLF
t CR
t CF
SCLK
2.4 V
0.8 V
2.4 V
2.4 V
0.8 V
0.8 V
2.4 V
0.8 V
t CHCL
19
MB86606A
・PCI クロック (PCLK 端子 )
規 格 値
項 目
記 号
単 位
最 小
標 準
最 大
クロック周期
tPCY
30.0


クロックパルス幅 (LOW)
tPLO
12.0


クロックパルス幅 (HIGH)
tPHI
12.0


クロックスルーレート
tPSR
1.0

4.0
V/ns
VIHP − VILP
2.0


V
クロック振幅
t PHI
ns
t PCY
V IHP
PCLK
2.0 V
0.8 V
2.0 V
2.0 V
0.8 V
2.0 V
0.8 V
0.8 V
V ILP
t PLO
(2) システムリセット
規 格 値
項 目
リセット (RESET)“L”レベルパルス幅
記 号
単 位
tWRSL
t WRSL
RESET
20
最 小
標 準
最 大
4 tCLF


ns
MB86606A
5. MPU インタフェース
(1) 80 系レジスタ書込み動作
規 格 値
項 目
記 号
単 位
最 小
最 大
アドレス (A4 ∼ A0), BHE セットアップ時間 (1)
tAWS
20

アドレス (A4 ∼ A0) ホールド時間 (1)
tAWH
10

アドレス (A4 ∼ A0), BHE セットアップ時間 (2)
tACS
10

アドレス (A4 ∼ A0) ホールド時間 (2)
tACH
5

CS0 セットアップ時間
tCWS
10

CS0 ホールド時間
tCWH
5

データ・セットアップ時間
tDWS
25

データ・ホールド時間
tDWH
10

WR
“L”レベルパルス幅
tWR
70

ns
A4 ∼ A0
BHE
t AWS
t AWH
t ACH
t ACS
CS0
t CWS
t WR
t CWH
WR
t DWS
t DWH
D15 ∼ 8, UDP
D7 ∼ 0, LDP
データ
21
MB86606A
(2) 80 系レジスタ読出し動作
規 格 値
項 目
記 号
単 位
最 小
最 大
アドレス (A4 ∼ A0), BHE セットアップ時間 (1)
tARS
20

アドレス (A4 ∼ A0) ホールド時間 (1)
tARH
10

アドレス (A4 ∼ A0), BHE セットアップ時間 (2)
tACS
10

アドレス (A4 ∼ A0) ホールド時間 (2)
tACH
5

CS0 セットアップ時間
tCRS
10

CS0 ホールド時間
tCRH
5

RD
“L”→データ出力確定時間
tRLD

40
RD
“H”→データ出力ディセーブル時間
tRHD
5

RD
“L”レベルパルス幅
tRD
70

tDL
tDL2


50
n・tCLF + 50
INT 信号クリア時間
INT 不保持指定時
INT 保持指定時
A4 ∼ A0
BHE
t ARS
t ARH
t ACS
t ACH
CS0
t CRS
t RD
t CRH
RD
t RLD
D15 ∼ 8, UDP
D7 ∼ 0, LDP
t RHD
確定データ
t DL
INT
t DL2
INT
22
tDL2 は最後の割込み要因に対するステップコードを
読み出すストローブの立上りから規定します。
(n は分周比 )
ns
MB86606A
(3) 80 系レジスタ書込み動作 ( 外部アクセス時 )
規 格 値
項 目
記 号
単 位
最 小
最 大
アドレス (A0), BHE セットアップ時間 (1)
tAWSE
20

アドレス (A0), BHE ホールド時間 (1)
tAWHE
10

アドレス (A0), BHE セットアップ時間 (2)
tACSE
10

アドレス (A0), BHE ホールド時間 (2)
tACHD
5

CS1 セットアップ時間
tCWSE
10

CS1 ホールド時間
tCWHE
5

WR
“L”→ DMA バス出力遅延時間
tWLHD

40
WR
“H”→ DMA バス出力不定時間
tWHHD
5

tDHD

20
MPU データバス→ DMA バス出力遅延時間
ns
A0
BHE
t AWSE
t AWHE
t ACSE
t ACHD
t CWSE
t CWHE
CS1
WR
t WLHD
t WHHD
D15 ∼ 8, UDP
データ
D7 ∼ 0, LDP
t DHD
t DHD
DMD15 ∼ 8, UDMDP
DMD7 ∼ 0, LDMDP
確定データ
23
MB86606A
(4) 80 系レジスタ読出し動作 ( 外部アクセス時 )
規 格 値
項 目
記 号
単 位
最 小
最 大
アドレス (A0), BHE セットアップ時間 (1)
tARSE
20

アドレス (A0), BHE ホールド時間 (1)
tARHE
10

アドレス (A0), BHE セットアップ時間 (2)
tACSE
10

アドレス (A0), BHE ホールド時間 (2)
tACHD
5

CS1 セットアップ時間
tCRSE
10

CS1 ホールド時間
tCRHE
5

RD“L”→ MPU データバス出力イネーブル時間
tRLNZ

40
RD
“H”→ MPU データバス出力ディセーブル時間
tRHHZ
5

DMA バス→ MPU データバス出力遅延時間
tHDD

20
A0
BHE
t ARSE
t ARHE
t ACSE
t ACHD
t CRSE
t CRHE
CS1
RD
DMD15 ∼ 8,
UDMDP
データ
DMD7 ∼ 0,
LDMDP
t HDD
t RLNZ
t RHHZ
D15 ∼ 8, UDP
確定データ
D7 ∼ 0, LDP
24
ns
MB86606A
(5) 68 系レジスタ書込み動作
規 格 値
項 目
記 号
単 位
最 小
最 大
アドレス (A4 ∼ A0) セットアップ時間 (1)
tAWS
20

アドレス (A4 ∼ A0) ホールド時間 (1)
tAWH
10

アドレス (A4 ∼ A0) セットアップ時間 (2)
tACS
10

アドレス (A4 ∼ A0) ホールド時間 (2)
tACH
5

CS0 セットアップ時間
tCWS
10

CS0 ホールド時間
tCWH
5

データ・セットアップ時間
tDWS
25

データ・ホールド時間
tDWH
10

UDS/LDS
“L”レベルパルス幅
tDS
70

R/W セットアップ時間
tRWS
10

R/W ホールド時間
tRWH
10

ns
A4 ∼ A0
t
t AWH
AWS
t ACS
t ACH
CS0
t CWS
t CWH
R/W
t RWS
t DS
t RWH
UDS/LDS
t DWS
D15 ∼ 8, UDP
t DWH
確定データ
D7 ∼ 0, LDP
25
MB86606A
(6) 68 系レジスタ読出し動作
規 格 値
項 目
記 号
単 位
最 小
最 大
アドレス (A4 ∼ A0) セットアップ時間 (1)
tARS
20

アドレス (A4 ∼ A0) ホールド時間 (1)
tARH
10

アドレス (A4 ∼ A0) セットアップ時間 (2)
tACS
10

アドレス (A4 ∼ A0) ホールド時間 (2)
tACH
5

CS0 セットアップ時間
tCRS
10

CS0 ホールド時間
tCRH
5

データ出力確定時間
tRLD

40
データ出力ディセーブル時間
tRHD
5

UDS/LDS
“L”レベルパルス幅
tDS
70

R/W セットアップ時間
tRWS
10

R/W ホールド時間
tRWH
10

INT 信号クリア時間
tDH
tDH2


50
n・tCLK + 50
A4 ∼ A0
t ARS
t ARH
t ACS
t ACH
CS0
t CRS
t CRH
R/W
t RWS
t DS
t RWH
UDS/LDS
t RLD
t RHD
D15 ∼ 8, UDP
確定データ
D7 ∼ 0, LDP
t DH
INT
(n は分周比 )
t DH2
INT
26
tDH2 は最後の割込み要因に対するステップコードを
読み出すストローブの立上りから規定します。
ns
MB86606A
(7) 68 系レジスタ書込み動作 ( 外部アクセス時 )
規 格 値
項 目
記 号
単 位
最 小
最 大
アドレス (A0) セットアップ時間 (1)
tAWSE
20

アドレス (A0) ホールド時間 (1)
tAWHE
10

アドレス (A0) セットアップ時間 (2)
tACSE
10

アドレス (A0) ホールド時間 (2)
tACHD
5

CS1 セットアップ時間
tCWSE
10

CS1 ホールド時間
tCWHE
5

UDS/LDS
“L”→ DMA バス出力遅延時間
tWLHD

40
UDS/LDS
“H”→ DMA バス出力不定時間
tWHHD
5

MPU データバス→ DMA バス出力遅延時間
tDHD

20
R/W セットアップ時間
tRWS
10

R/W ホールド時間
tRWH
10

ns
A0
t AWSE
t AWHE
t ACSE
t ACHD
CS1
t CWSE
t CWHE
R/W
t RWS
t DS
t RWH
UDS/LDS
t WHHD
t WLHD
D15 ∼ 8, UDP
データ
D7 ∼ 0, LDP
t DHD
DMD15 ∼ 8, UDMDP
確定データ
DMD7 ∼ 0, LDMDP
27
MB86606A
(8) 68 系レジスタ読出し動作 ( 外部アクセス時 )
規 格 値
項 目
記 号
単 位
最 小
最 大
アドレス (A0) セットアップ時間 (1)
tARSE
20

アドレス (A0) ホールド時間 (1)
tARHE
10

アドレス (A0) セットアップ時間 (2)
tACSE
10

アドレス (A0) ホールド時間 (2)
tACHD
5

CS1 セットアップ時間
tCRSE
10

CS1 ホールド時間
tCRHE
5

UDS/LDS
“L”→ MPU データバス出力イネーブル時間
tRLNZ

40
UDS/LDS
“H”→ MPU データバス出力ディセーブル時間
tRHHZ
5

DMA バス→ MPU データバス出力遅延時間
tHDD

20
R/W セットアップ時間
tRWS
10

R/W ホールド時間
tRWH
10

A0
t ARSE
t ARHE
t ACSE
t ACHD
CS1
t CRHE
t CRSE
R/W
t RWS
t RWH
UDS/LDS
DMD15 ∼ 8,
UDMDP
データ
DMD7 ∼ 0,
LDMDP
t HDD
t RLNZ
t RHHZ
D15 ∼ 8, UDP
D7 ∼ 0, LDP
28
確定データ
ns
MB86606A
6. DMA インタフェース
DMA アクセスタイミングについて , 本項の時間規定は , 以下の場合には適用されません。
・ SCSI インプット動作中で , データバッファが Empty, 又は 1 Byte 保持している時。
・ SCSI アウトプット動作中で , データバッファが Full , 又は 511 Byte 保持している時。
・ パリティエラーを検出したとき ( ターゲット )。
・ SCSI インタフェースにおいて転送を中止するようなエラーを生じた時。
(1) バーストモードアクセスサイクルタイム
規 格 値
項 目
記 号
単 位
最 小
最 大
アクセスサイクル 1
tDCY1
2 tCLF

アクセスサイクル 2
tDCY2
3 tCLF

アクセスサイクル 3
tDCY3
4 tCLF

アクセスサイクル 4
tDCY4
1 tCLF

ns
t DCY2
IOWR/IORD
DMUDS/DMLDS
t DCY1
t DCY4
t DCY3
29
MB86606A
(2) 80 系バーストモード書込み動作
規 格 値
項 目
記 号
単 位
最 小
最 大
DREQ“H”→ DACK“L”
tDHAL
0

IOWR
“L”→ DREQ
“L”
tALDL

25
DREQ“L”→ DREQ
“H”
tDLDH
0

DACK“L”→ IOWR
“L”
tALWL
0

DMBHE, DMA0 セットアップ時間
tDAWS
10

IOWR
“L”レベルパルス幅
tDWR
25

IOWR
“H”→ DACK“H”
tWHAH
0

DMBHE, DMA0 ホールド時間
tDAWH
10

入力データセットアップ時間
tDDWS
25

入力データホールド時間
tDDWH
5

t DLDH
DREQ
t DHAL
t ALDL
DACK
t ALWL
t WHAH
DMBHE
DMA0
t DAWS
t DWR
t DAWH
IOWR
t DDWS
DMD15 ∼ 0
UDMDP, LDMDP
30
データ
t DDWH
ns
MB86606A
(3) 80 系バーストモード読出し動作
規 格 値
項 目
記 号
単 位
最 小
最 大
DREQ“H”→ DACK“L”
tDHAL
0

IORD
“L”→ DREQ“L”
tALDL

25
DREQ“L”→ DREQ
“H”
tDLDH
0

DACK“L”→ IORD
“L”
tALRL
0

DMBHE, DMA0 セットアップ時間
tDARS
10

IORD
“L”レベルパルス幅
tDRD
25

IORD
“H”→ DACK
“H”
tRHAH
0

DMBHE, DMA0 ホールド時間
tDARH
10

データ出力確定時間
tDRLD

25
データ出力ホールド時間
tDRHD
10

ns
t DLDH
DREQ
t DHAL
t ALDL
DACK
t ALRL
t RHAH
DMBHE
DMA0
t DARS
t DRD
t DARH
IORD
t DRLD
DMD15 ∼ 0
UDMDP, LDMDP
t DRHD
確定データ
31
MB86606A
(4) 68 系バーストモード書込み動作
規 格 値
項 目
記 号
単 位
最 小
最 大
DREQ“H”→ DACK“L”
tDHAL
0

DMUDS/DMLDS“L”→ DREQ
“L”
tALDL

25
DREQ“L”→ DREQ
“H”
tDLDH
0

DACK“L”→ DMUDS/DMLDS“L”
tALDL
5

R/W セットアップ時間
tDRWS
10

DMUDS/DMLDS“L”レベルパルス幅
tDDS
25

DMUDS/DMLDS“H”→ DACK“H”
tDHAH
0

R/W ホールド時間
tDRWH
10

入力データセットアップ時間
tDDWS
25

入力データホールド時間
tDDWH
5

t DLDH
DREQ
t DHAL
t ALDL
DACK
t ALDL
t DHAH
DMR/W
t DRWS
t DDS
t DRWH
DMUDS/DMLDS
t DDWS
DMD15 ∼ 0
UDMDP, LDMDP
32
データ
t DDWH
ns
MB86606A
(5) 68 系バーストモード読出し動作
規 格 値
項 目
記 号
単 位
最 小
最 大
DREQ“H”→ DACK“L”
tDHAL
0

DMUDS/DMLDS“L”→ DREQ
“L”
tALDL

25
DREQ“L”→ DREQ
“H”
tDLDH
0

DACK“L”→ DMUDS/DMLDS“L”
tALDL
5

R/W セットアップ時間
tDRWS
10

DMLDS/DMLDS
“H”レベルパルス幅
tDDS
25

DMUDS/DMLDS“H”→ DACK“H”
tDHAH
0

R/W ホールド時間
tDRWH
10

出力データ確定時間
tDRLD

25
出力データホールド時間
tDRHD
10

ns
t DLDH
DREQ
t DHAL
t ALDL
DACK
t ALDL
t DHAH
DMR/W
t DRWS
t DDS
t DRWH
DMUDS/DMLDS
t DRLD
DMD15 ∼ 0
UDMDP, LDMDP
t DRHD
確定データ
33
MB86606A
7. PCI インタフェース
(1) PCI インタフェース信号タイミング
規 格 値
項 目
記 号
単 位
最 小
最 大
出力確定時間
tPVAL
2
11/12 ＊ 1
出力ディセーブル時間
tPOFF

28
出力イネーブル時間
tPON
2

入力セットアップ時間
tPSU
7/10 ＊ 2

入力ホールド時間
tPHD
0

ns
＊ 1: REQ 端子のみに適用
＊ 2: GNT 端子のみに適用
2.4 V
1.5 V
PCICLK
0.4 V
OUTPUT
H to I
or L to H
1.5 V
t PVAL
OUTPUT
H/L to Hi-Z
t POFF
OUTPUT
Hi−Z to H/L
t PON
2.4 V
INPUT
1.5 V
1.5 V
0.4 V
t PSU
34
t PHD
MB86606A
(2) コンフィギュレーションレジスタ リード動作
PCICLK
FRAME
IDSEL
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
STOP
( 注意 ) コンフィギュレーションレジスタへのアクセスは一回のデータ転送しか行えません。マスター側がバースト転
送を行ってきた場合には STOP をアサートし , ターゲットターミネーションを行います。
(3) コンフィギュレーションレジスタ ライト動作
PCICLK
FRAME
IDSEL
AD31 ∼ 00
C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
STOP
( 注意 ) コンフィギュレーションレジスタへのアクセスは一回のデータ転送しか行えません。
マスター側がバースト転
送を行ってきた場合には STOP をアサートし , ターゲットターミネーションを行います。
35
MB86606A
(4) ターゲットモード BASIC コントロールレジスタ リード動作
・バイト , ワードアクセス時
バーストリード ( ターゲットターミネーション )
シングルリード
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
STOP
( 注意 ) BASIC コントロールレジスタへのリード動作は一回のデータ転送しか行えません。マスター側がバースト転
送を行ってきた場合には STOP をアサートし , ターゲットターミネーションを行います。
36
MB86606A
・ロングワードアクセス時
シングルリード
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
STOP
バーストリード ( ターゲットターミネーション )
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
STOP
( 注意 ) BASIC コントロールレジスタへのリード動作は一回のデータ転送しか行えません。マスター側がバースト転
送を行ってきた場合には STOP をアサートし , ターゲットターミネーションを行います。
37
MB86606A
(5) ターゲットモード I/O, メモリ リード動作 (BASIC コントロールレジスタ以外 )
・バイト , ワードアクセス時
シングルリード
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
バーストリード
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
38
MB86606A
・ロングワードアクセス時
シングルリード
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
バーストリード
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
39
MB86606A
(6) ターゲットモード I/O, メモリ ライト動作
・バイト , ワードアクセス時
シングルライト PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
・ロングワードアクセス時
シングルライト
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
バーストライト
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
40
バーストライト
MB86606A
(7) マスタモード データリード動作
・バースト長 = 1
・バースト長 = 4
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
・バースト長 = 8
PCICLK
FRAME
AD31 ∼ 00
C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
・バースト長 = 16
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
41
MB86606A
(8) マスタモード データライト動作
・バースト長 = 1
PCICLK
FRAME
AD31 ∼ 00
C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
・バースト長 = 8
PCICLK
FRAME
AD31 ∼ 00
C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
・バースト長 = 16
PCICLK
FRAME
AD31 ∼ 00 C/BE3 ∼ 0
IRDY
TRDY
DEVSEL
42
・バースト長 = 4
MB86606A
8. SCSI インタフェース
(1) イニシエータ非同期インプット動作 ( ターゲット→イニシエータ )
規 格 値
項 目
記 号
単 位
最 小
最 大
ACK
“L”→ REQ
“H”
tAOLR
0

“H”→ ACK
“H”
REQ
tRAOH

60
ACK
“H”→ REQ
“L”
tAOHR
10

データバス確定→ REQ
“L”
tDTSU
10

REQ
“L”→データバスホールド時間
tDHLD
20

REQ
“L”→ ACK“L”
tRAOL

40
＊
REQ
“H”→ ACK
“L”
tRACY

3 tCLF ＋ 40
ns
＊ : REQ“H”→ ACK“L”の時間 (tRACY) は , (tRAOH + tAOHR + tRAOL) と比較して長い方により規定されます。
（注意）本項の時間規定は , 以下の場合には適用されません。
・DATA フェーズでデータ REG が Full の時
・最終バイトの転送時
t RACY
REQ
t AOLR
t RAOH
t AOHR
t RAOL
ACK
t DTSU
DB7 ∼ 0‚ P
DB15 ∼ 8‚ P
t DHLD
データ
43
MB86606A
(2) イニシエータ非同期アウトプット動作 ( イニシエータ→ターゲット )
規 格 値
項 目
記 号
単 位
最 小
最 大
ACK
“L”→ REQ
“H”
tAOLR
0

REQ
“H”→ ACK
“H”
tRAOH

60
ACK
“H”→ REQ
“L”
tAOHR
10

データバス確定→ ACK“L”＊
tDVLD
S・tCLF − 10

REQ
“H”→データバスボールド
tDIVD
2 tCLF

REQ
“L”→ ACK“L”
tRAOL

40
ns
＊ : “S”の値は , 非同期 Setup Time レジスタ (23 番地 ) の設定によります。
（注意）本項の時間規定は , 以下の場合には適用されません。
・DATA フェーズでデータ REG が Empty の時
t RACY＊
REQ
t AOLR
t RAOH
t AOHR
t RAOL
ACK
t DVLD
DB7 ∼ 0‚ P
DB15 ∼ 8‚ P
t DIVD
確定データ
t DVLD
確定データ
＊ : REQ
“H”→ ACK“L”の時間 (tRACY) は , (tRAOH + tAOHR + tRAOL) と (tDIVD + tDVLD) のいずれか長い方により規定されます。
44
MB86606A
(3) イニシエータ同期転送 REQ/ACK 周期
規 格 値
項 目
記 号
単 位
最 小
最 大
ACK Assertion Period ＊
tAKAP
A・tCLF − 4

ACK Negation Period ＊
tANAP
A・tCLF − 6

REQ Assertion Period
tRQAP
20

REQ Negation Period
tRNAP
20

REQ 入力サイクルタイム (1)
tRQF1
1 tCLF

REQ 入力サイクルタイム (2)
tRQF2
3 tCLF

ns
＊ : “A”及び“N”の値は , トランスファピリオドレジスタ (12 番地 ) の設定によります。
t AKAP
t ANAP
ACK
t RQAP
t RNAP
REQ
t RQF1
t RQF2
45
MB86606A
(4) イニシエータ同期転送インプット動作 ( ターゲット→イニシエータ )
規 格 値
項 目
記 号
単 位
最 小
最 大
データバス確定→ REQ
“L”
tDTSU
5

REQ
“L”→データバスホールド時間
tDHLD
15

ns
REQ
t DTSU
DB7 ∼ 0‚ P
DB15 ∼ 8‚ P
t DHLD
t DTSU
t DHLD
データ
データ
(5) イニシエータ同期転送アウトプット動作 ( イニシエータ→ターゲット )
規 格 値
項 目
記 号
単 位
最 小
最 大
データバス確定→ ACK“L”＊
tDVAK
N・tCLF − 10

ACK
“L”→データバスホールド時間＊
tAKDH
N・tCLF − 5

＊ : “A”及び“N”の値は , トランスファピリオドレジスタ (12 番地 ) の設定によります。
ACK
t DVAK
DB7 ∼ 0‚ P
DB15 ∼ 8‚ P
46
t AKDH
確定データ
t DVAK
t AKDH
確定データ
ns
MB86606A
(6) ターゲット非同期インプット動作 ( イニシエータ→ターゲット )
規 格 値
項 目
記 号
単 位
最 小
最 大
“L”→ ACK“L”
REQ
tROLA
0

“L”→ REQ
“H”
ACK
tAROH

60
REQ
“H”→ ACK
“H”
tROHA
0

データバス確定→ ACK“L”
tDTSU
10

“L”→データバスホールド時間
ACK
tDHLD
20

ACK
“H”→ REQ
“L”
tAROL

40
＊
ACK
“L”→ REQ
“L”
tRACY

3 tCLF + 40
ns
＊ : ACK“L”→ REQ“L”の時間 (tRACY) は , (tAROH + tROHA + tAROL) と比較して , 長い方により規定されます。
（注意） 本項の時間規定は , 以下の場合には適用されません。
・DATA フェーズで , データ REG が Full の時
t RACY
REQ
t ROLA
t AROH
t ROHA
t AROL
ACK
t DTSU
DB7 ∼ 0‚ P
DB15 ∼ 8‚ P
t DHLD
データ
47
MB86606A
(7) ターゲット非同期アウトプット動作 ( ターゲット→イニシエータ )
規 格 値
項 目
記 号
単 位
最 小
最 大
“L”→ ACK“L”
REQ
tROLA
0

ACK
“L”→ REQ
“H”
tAROH

60
REQ
“H”→ ACK
“H”
tROHA
0

データバス出力確定→ REQ
“L”＊
tDVLD
S・t CLF − 10

“L”→データバスホールド時間
ACK
tDIVD
2 t CLF

ACK
“H”→ REQ
“L”
tAROL

40
ns
＊ : “S”の値は , 非同期 Setup Time レジスタ (23 番地 ) の設定によります。
（注意）本項の時間規定は , 以下の場合には適用されません。
・DATA フェーズで , データ REG が Empty の時
t RACY＊
REQ
t ROLA
t AROH
t ROHA
t AROL
ACK
t DVLD
DB7 ∼ 0‚ P
DB15 ∼ 8‚ P
t DIVD
確定データ
t DVLD
確定データ
＊ : ACK“L”→ REQ“L”の時間 (tRACY) は , (tAROH + tROHA + tAROL) と (tDIVD + tDVLD) のいずれか長い方により規定されます。
48
MB86606A
(8) ターゲット同期転送 REQ/ACK 周期
規 格 値
項 目
記 号
単 位
最 小
最 大
REQ Assertion Period ＊
tRQAP
A・tCLF − 4

REQ Negation Period ＊
tRNAP
N・tCLF − 6

ACK Assertion Period
tAKAP
20

ACK Negation Period
tANAP
20

ACK 入力サイクルタイム (1)
tAKF1
1 tCLF

ACK 入力サイクルタイム (2)
tAKF2
3 tCLF

ns
＊ : “A”及び“N”の値は , トランスファピリオドレジスタ (12 番地 ) の設定によります。
t RQAP
t RNAP
REQ
t AKAP
t ANAP
ACK
t AKF1
t AKF2
49
MB86606A
(9) ターゲット同期転送インプット動作 ( イニシエータ→ターゲット )
規 格 値
項 目
記 号
単 位
最 小
最 大
データバス確定→ ACK“L”
tDTSU
5

ACK
“L”→データバスホールド時間
tDHLD
15

ns
ACK
t DTSU
DB7 ∼ 0‚ P
DB15 ∼ 8‚ P
t DHLD
t DTSU
データ
t DHLD
データ
(10) ターゲット同期転送アウトプット動作 ( ターゲット→イニシエータ )
規 格 値
項 目
記 号
単 位
最 小
最 大
データバス確定→ REQ
“L”＊
tDVRQ
N・tCLF − 10

REQ
“L”→データバスホールド時間＊
tRQDH
A・tCLF − 5

＊ : “A”及び“N”の値は , トランスファピリオドレジスタ (12 番地 ) の設定によります。
REQ
t DVRQ
DB7 ∼ 0‚ P
DB15 ∼ 8‚ P
50
t RQDH
確定データ
t DVRQ
t RQDH
確定データ
ns
MB86606A
(11) SCSI インタフェースのタイミング規格での A/N/S の値
・トランスファピリオド・レジスタの設定値と A および N の値について
トランスファ・ピリオド・レジスタ
トランスファ・ピリオド・レジスタ
A
A
N
1
9
8
1
0
9
9
0
1
1
10
9
0
1
0
0
10
10
1
0
1
0
1
11
10
3
1
0
1
1
0
11
11
4
3
1
0
1
1
1
12
11
0
4
4
1
1
0
0
0
12
12
0
1
5
4
1
1
0
0
1
13
12
0
1
0
5
5
1
1
0
1
0
13
13
1
0
1
1
6
5
1
1
0
1
1
14
13
0
1
1
0
0
6
6
1
1
1
0
0
14
14
0
1
1
0
1
7
6
1
1
1
0
1
15
14
0
1
1
1
0
7
7
1
1
1
1
0
15
15
0
1
1
1
1
8
7
1
1
1
1
1
16
15
1
0
0
0
0
8
8
0
0
0
0
0
16
16
4
3
2
1
0
0
0
0
0
1
( 禁止 )
0
0
0
1
0
0
0
0
1
0
0
1
0
0
0
N
4
3
2
1
0
( 禁止 )
1
0
0
0
1
1
1
0
0
1
2
1
1
0
0
0
2
2
1
1
0
1
3
2
0
1
1
0
3
0
0
1
1
1
0
1
0
0
0
1
0
0
1
0
（注意）レジスタの設定で A/N は , アサート期間 (Assert Period) / ネゲート期間 (Negate Period) を表します ( 単位はクロッ
クサイクル )。
交流特性での A/N は , 数値を適用します。
51
MB86606A
・非同期セットアップタイム設定レジスタの設定値と S の値について
非同期セットアップタイム設定レジスタ
S
3
2
1
0
0
0
0
1
1
0
0
1
0
2
0
0
1
1
3
0
1
0
0
4
0
1
0
1
5
0
1
1
0
6
0
1
1
1
7
1
0
0
0
8
1
0
0
1
9
1
0
1
0
10
1
0
1
1
11
1
1
0
0
12
1
1
0
1
13
1
1
1
0
14
1
1
1
1
15
0
0
0
0
16
（注意）非同期データ転送でのセットアップタイム設定レジスタで , S (Set Up Time) の値はデータバスにデータをセットし
てから REQ/ACK 信号をアサートするまでの時間を表します ( 単位はクロックサイクル )。
交流特性での S は , 数値を適用します。
52
MB86606A
■ システム構成例
1. 80 系 , 分離バスタイプ
MB86606A
DB15 ∼ 8
UDBP
DB7 ∼ 0
LDBP
OSC
SCLK
RESET
MODE0
MODE1
DBOE15 ∼ 8
UDBOEP
DBOE7∼0
LDBOEP
INT
CS0
D
I
F
F
E
R
E
N
T
I
A
L
RESET
回路
ACK
MPU
ADDRESS
DECODE
CS1
ATN
INIT
A4 ∼ A0
ADDRESS BUS
REQ
MSG
D15 ∼ D0
UDP
LDP
DATA BUS
C/D
I/O
D
R
/
R
E
V
BHE
RD
WR
TARG
BSY
DMD15 ∼ 0
UDMDP
LDMDP
DMA BUS BSYOE
SEL
SELOE
DREQ
DACK
DMBHE
IORD
IOWR
DMA
CONTROL
ADDRESS
DATA
BUFFER
MEMORY
RST
RSTOE
DMA0
TP
S/DSEL
53
MB86606A
2. 68 系 , 分離バスタイプ
MB86606A
OSC
RESET
回路
DB15 ∼ 8
UDBP
DB7 ∼ 0
LDBP
SCLK
RESET
MODE0
MODE1
DBOE15 ∼ 8
UDBOEP
DBOE7 ∼ 0
LDBOEP
INT
CS0
D
I
F
F
E
R
E
N
T
I
A
L
MPU
A0
ACK
ADDRESS
DECODE
CS1
ATN
INIT
A4 ∼ A1
ADDRESS BUS
REQ
MSG
D15 ∼ D0
UDP
LDP
DATA BUS
C/D
I/O
D
R
/
R
E
V
R/W
UDS
LDS
TARG
BSY
DMD15 ∼ 0
UDMDP
LDMDP
DMA BUS BSYOE
SEL
SELOE
DREQ
DACK
DMR/W
DMUDS
DMLDS
RST
RSTOE
DMA0
TP
S/DSEL
54
DMA
CONTROL
ADDRESS
DATA
BUFFER
MEMORY
MB86606A
3. 80 系 , 共通バスタイプ
MB86606A
DB15 ∼ 8
LDBP
DB7 ∼ 0
UDBP
OSC
SCLK
RESET
MODE0
MODE1
DBOE15 ∼ 8
UDBOEP
DBOE7 ∼ 0
LDBOEP
INT
CS1
D
I
F
F
E
R
E
N
T
I
A
L
RESET
回路
ACK
MPU
ADDRESS
DECODE
CS0
ATN
INIT
A4 ∼ A0
ADDRESS BUS
REQ
MSG
D15 ∼ D0
UDP
LDP
DATA BUS
C/D
I/O
D
R
/
R
E
V
BHE
RD
WR
TARG
BSY
DMD15 ∼ 0
UDMDP
LDMDP
DMA BUS BSYOE
SEL
SELOE
DREQ
DACK
DMBHE
I ORD
I OWR
DMA CONTROL
RST
RSTOE
DMA0
TP
S/DSEL
55
MB86606A
4. 68 系 , 共通バスタイプ
MB86606A
DB15 ∼ 8
LDBP
DB7 ∼ 0
UDBP
OSC
SCLK
RESET
MODE0
MODE1
DBOE15 ∼ 8
UDBOEP
DBOE7 ∼ 0
LDBOEP
INT
MPU
A0
CS1
D
I
F
F
E
R
E
N
T
I
A
L
RESET
回路
ACK
ADDRESS
DECODE
CS0
ATN
INIT
A4 ∼ A1
ADDRESS BUS
REQ
MSG
D15 ∼ D0
UDP
LDP
DATA BUS
C/D
I/O
D
R
/
R
E
V
R/W
UDS
LDS
TARG
BSY
DMD15 ∼ 0
UDMDP
LDMDP
DMA BUS BSYOE
SEL
SELOE
DREQ
DACK
DMR/W
DMUDS
DMLDS
RST
RSTOE
DMA0
TP
S/DSEL
56
DMA CONTROL
MB86606A
5. ディファレンシャルモード結線例 (Dr/Rev 接続例 )
(TOP VIEW)
RO 1
8 V CC
R
RE 2
7 DOâ RI
DE 3
6 DOâ RI
DI 4
D
5 GND
MB561
MB86606A
18
DB15 ∼ 0
UDBP
LDBP
R
(+) SIGNAL
18
DBOE15 ∼ 0
UDBOEP
LDBOEP
(−) SIGNAL
D
2
ACK, ATN
R
INIT
(+) SIGNAL
(−) SIGNAL
D
S
C
S
I
B
U
S
4
REQ, MSG
C/D, I/O
R
(+) SIGNAL
TARG
(−) SIGNAL
D
BSY, SEL
RST
BSYOE, SELOE
RSTOE
3
R
(+) SIGNAL
3
(−) SIGNAL
D
S/DSEL
57
MB86606A
6. シングルエンドモード結線例
MB86606A
DB15 ∼ 0
UDBP
LDBP
DBOE15 ∼ 0
UDBOEP
LDBOEP
18
18
(OPEN)
2
ACK, ATN
INIT
(OPEN)
S
C
S
I
B
U
S
4
REQ, MSG
C/D, I/O
TARG
BSY, SEL
RST
BSYOE, SELOE
RSTOE
S/DSEL
58
(OPEN)
3
3
(OPEN)
MB86606A
■ オーダ型格
型 格
MB86606APMT2
パッケージ
備 考
プラスチック・LQFP, 144 ピン
(FPT-144P-M08)
59
MB86606A
■ 外形寸法図
プラスチック・LQFP, 144 ピン
(FPT-144P-M08)
22.00±0.30(.866±.012)SQ
1.70(.67)MAX
(Mounting height)
20.00±0.10(.787±.004)SQ
108
0(0)MIN
(STAND OFF)
73
109
72
17.50
(.686)
REF
21.00
(.827)
NOM
Details of "A" part
0.15(.006)
0.15(.006)
INDEX
0.15(.006)MAX
144
37
0.40(.016)MAX
"A"
LEAD No.
1
36
0.50(.0197)TYP
0.20±0.10
(.008±.004)
0.08(.003)
Details of "B" part
M
0.15±0.05
(.006±.002)
0
0.10(.004)
C
60
1995 FUJITSU LIMITED F144019S-1C-2
10°
0.50±0.20(.020±.008)
"B"
単位 : mm (inches)
MB86606A
MEMO
富士通株式会社
電子デバイス営業本部
東地区第二統括営業部
東 北 販 売 部
長 野 販 売 部
静 岡 販 売 部
金 沢 販 売 部
西地区統括営業部
東 海 販 売 部
大 阪 販 売 部
京 都 販 売 部
九 州 販 売 部
中 国 販 売 課
〒163-0721 東京都新宿区西新宿２−７−１（新 宿 第 一 生 命 ビ ル） Tel. 東
(E-mail : [email protected])
京 (03) 5322−3329
980-6113 仙 台 市 青 葉 区 中 央 １ − ３ − １（ア
エ
ル 13F）
(E-mail : [email protected])
390-0815 松 本 市 深 志 １ − ４ − ２ ５（松本フコク生命駅前ビル）
(E-mail : [email protected])
422-8067 静 岡 市 南 町 １ ８ − １（サ ウ ス ポ ッ ト 静 岡）
(E-mail : [email protected])
920-0918 金 沢 市 尾 山 町 １ − ８（朝 日 生 命 金 沢 ビ ル）
(E-mail : [email protected])
仙
台 (022) 223−1920
松
本 (0263) 36−7470
静
岡 (054) 203−0007
金
沢 (076) 263−7670
460-8585 名 古 屋 市 中 区 錦 １ − １ ０ − １（マ ル カ ン 酢 伏 見 ビ ル）
(E-mail : [email protected])
530-6055 大阪市北区天満橋１−８−３０（Ｏ Ａ Ｐ タ ワ ー）
(E-mail : [email protected])
604-8171 京都市中京区烏丸通御池下ル虎屋町566-1（リクルート明治生命ビル）
(E-mail : [email protected])
812-8510 福岡市博多区博多駅前１−５−１（朝 日 生 命 福 岡 ビ ル）
(E-mail : [email protected])
732-0814 広島市南区段原南１−３−５３（広 島 イ ー ス ト ビ ル）
(E-mail : [email protected])
名古屋 (052) 239−1125
技術に関するお問い合わせ先
LSI事業本部 第三システムLSI事業部アプリケーションエンジニアリング部
〒211-8588 川崎市中原区上小田中４−１−１
Tel.川崎(044)754−3381
大
阪 (06) 6355 −3970
京
都 (075) 212−5314
福
岡 (092) 412−4660
広
島 (082) 567−7759
Fax.川崎(044)754−3659
本資料の記載内容は、予告なしに変更することがありますので、ご用命の際は当社営業担当部門にご確認ください。
本資料に記載された情報・回路図は、半導体デバイスの応用例として使用されており、実際に使用する機器への搭載を目的としたものではありません。
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されることを意図しています。その故障や誤動作が直接人命を脅かしたり、人体に危害が及ぶ恐れのある、または極めて高い信頼性が要求される特別用途
（航空・宇宙用、原子力制御用、海底中継器、走行制御用、生命維持のための医療用など）にご使用をお考えのお客様は必ず事前に当社営業担当部門まで
ご相談ください。ご相談なく使用されたことにより発生した損害などについては、責任を負いかねますのでご了承ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても、結果的に人身事故、火災事故、社会的な損害を生じさせないよう、
お客様は、装置の冗長設計、延焼対策設計、過電流防止対策設計、誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品が、
「外国為替および外国貿易法」に基づき規制されている貨物または技術に該当する場合には、本製品を輸出するに際して、同
法に基づく許可が必要となります。
編集 ドキュメント技術部 9904
1999FUJITSU LIMITED Printed in Japan
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