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JANUARY 2010 TECHNICAL NOTES Vol.71 TABLE OF CONTENTS January 2010 TECHNICAL NOTES VOL.71 CADENCE INFORMATION TECHNICAL NOTES 2010年を迎えて 3 Allegro 16.3 デザイン・ミニチュアライゼーションとプロダクティビティの向上 4 ここでもエコ、次世代のハイブリッド・エンジン“Incisive Enterprise Verifier” 6 忙しい設計者のための高速化された Encounter Digital Implementation System 9.1 8 ミックスシグナル検証の効率と品質を向上させる手法のご紹介 10 ケイデンスとファウンダリ企業との協業がもたらす量産までの最短の道 12 煩わしいECOをバッサリ削減！ 14 Encounter Conformal ECO DesignerポストマスクECO機能のご紹介 FUN NOTES EDSFair 2010 Tea Time EDSFair 2010出展のご案内 ［THE SOUND OF CADENCE読者登録変更］のご案内 15 CADENCE INFORMATION 2010年を迎えて 2010年の年頭にあたり謹んで新年のお慶びを申し上げます。 本年が皆様にとりまして、良い年となりますよう心よりお祈り申し上げます。 WSTS（世界半導体市場統計）は、2009年の半導体の世界市場を対前年比11.5％減となると予想し、2年連 続した減少となるものの、2010年は、成長軌道に戻り12.2％増になると発表しました。この予想は、エレクトロニク ス業界にとっては、嬉しい予想ではありますが、現在の日本経済全体は緩やかなデフレ傾向にあり、景気の下押 しが警戒されています。本格的に消費が回復しない中にあって、各企業においては、引き続きコスト削減を含む 経営改善努力が行われていることと思います。デフレがもたらすビジネスの縮小をできるだけ回避し、将来に続く ビジネスの萌芽を生み出すには、あらゆる点においてイノベーションを推進していくことが必要になります。 イノベーションは、必ずしもこれまでにないまったく新しい技術だけを指すとは限りません。オーストリアの経 済学者、シュンペーターは、イノベーションをもっと大きな概念でとらえ、 「新しいやり方」がイノベーションである と定義しています。つまり、今あるもの、例えば既存の技術などの新しい組み合わせによる価値の創造がイノ ベーションを生み出すと言っています。日本は、半導体の微細化技術をはじめ、環境技術、社会インフラなど優 れた技術を数多く生み出しています。日本がこれまでに蓄積してきたこれらの優れた技術を有機的に結合し て、次世代のエレクトロニクスを牽引するような魅力ある技術分野を拓くことにより、技術立国として再び世界を リードして欲しいと願っています。 次世代のエレクトロニクス産業を牽引する製品には、S oCの開発が欠かせません。ケイデンスは、次世代 SoC設計の生産性向上の鍵となる新たな戦略を策定しました。この戦略を構成するものは、 「迅速なSoCイン テグレーション」、 「インテグレーション・レディ （integration-ready）なIP」、 そして「オープンなIPへのアクセス・ 利用とサービス」です。この戦略は、SoCのプランニング、検証IPをベースとした漏れのない検証環境の構築、 TLMやDFTさらにはDFM向けモデルの完備、 そして最適なIPを選択するためのオープンなIPへのアクセス 環境など、様々なソリューションを提供し、大規模SoC開発の短縮化、 コスト削減、および高品質化の実現を支 援するものです。ケイデンスは、お客様の製品設計において、予測性、生産性、そして信頼性を高めるために EDAサプライヤとして重要な役割を果たしていくことを使命としており、この戦略の展開により、お客様が直面 する現在および将来の課題にお応えし、お客様のビジネスの成功に寄与できるよう、 これからも活動していきた いと思っております。 本年も倍旧のお引き立てを賜りたく、よろしくお願い申し上げます。 日本ケイデンス・デザイン・システムズ社 社長 川島 良一 3 TECHNICAL NOTES Allegro 16.3 デザイン・ミニチュアライゼーションとプロダクティビティの向上 Allegro 16.3 リリースが目指す、 デザイン・ターゲット コンストレイント・ドリブン・デザイン・フロー（CDD） 競争力ある製品をリリースしていくためには、 まず差別化できる製 最近のシステムは、 コンストレイントの割合が飛躍的に高くなってき 品の開発、早い段階でのマーケットへの投入、 そして最近では環 ており、 しかもそのコンストレイントは非常に厳しく、配線に余裕の 境への対策も求められています。差別化を実現するための16.3リ ない状況での適用を求めています。この傾向は今後さらに進み リースによるアプローチとして、製品サイズの小型化、高速信号のイ CDDを採用していかないと、近い将来のPCB設計の破綻を来た ンテグレーション、高機能の実現などがあげられます。 マーケットへ す傾向にあります。ケイデンスは2000年からCDDのフローを適用 の早い投入に対しては、設計工程の効率化と短縮、 コスト削減、 リ してきていますが、今回16.3でリリースされたCDDの機能をいくつ スクの低減などを実現する手法を提供しています。環境対策につ かご紹介します。 いては、エコ対応部品の選択、有害材料の使用禁止、 さらに低消 1.Differential Pair Dynamic Phase Control 費電力実現への設計などを提供しています。そして、 これらビジネ 高速の差動ペアのフェイズ・コントロールは、 その+/−のスキューの スターゲットを実現するための対応機能が提供されます。 差を指定された配線長の範囲内で直す必要があります。BGAか ケイデンスは、 それぞれのビジネスターゲットとそれを実現するため らの引き出しで既に長さが異なるケース、配線途中のベンドにより の機能を次の表のように捉えています。 （図1） 内径/外径の差など、高速I/FによってそのPhaseに対する制約は Allegroのテクノロジー ビジネス成功へのターゲット ミニチュアライゼーション ・ Higher density manufacturing ・ Die stacking,SiP co-design ・ Package-On-Package プロダクト ライフサイクル ・ IP re-use ・ Automation, designer productivity ・ Team design across the design chain ハイスピード シグナル ・ High speed memories ・ Serial link interfaces > 6 Gbps ・ PCIe 2.0, SATA II, UWB, HDMI, USB3, DDR3 環境への対応 ・ Low power ・ Conversion to eco-friendly parts ・ Better parts management and control 様々ですが、新しいCDDでは各スタンダードの制約をシステム設計 の段階からコンストレイント・マネージャにエントリー可能です。 Start Running skew larger than 20 mil Need to compensate within 600 mils 図1：製品設計のターゲットと実現へ向けてのAllegro機能 Allegroのデザイン・エントリー These two opposite bends compensate each other naturally ケイデンスのデザイン・エントリーはそのターゲットとする設計に応 じて、 いくつかの手法を提供しています。 1. Allegro Design Entry HDL 高機能なスケマティック・キャプチャーで、 フラット設計、階層設計、 2.Viaに対する制約 プロジェクト化、ECO、強化されたコンストレイント・ドリブン・デザ ハイスピード信号は、 Viaの数に対しても非常にセンシティブです。 イン・フローの適用など。 2. Allegro System Architect マルチスタイル・エントリーを可能にするユニークなエントリー・シス テムで、スプレッドシート入力方式の採用により、スケマティック・シ •Matched Via : Viaの個数を同数にする制約で、高速BUSの各 信号、クラス、 マッチドグループ、差動ペアなど。 •Max Via : X-Net（信号の途中に抵抗素子がある場合） レベル でVia数の制限をコントロールする。 ンボルを必要としません。ハイ・ピンカウントの部品や、バックプレー これらの制約は、近年の高速信号の制約として重要で、DDR2、 ン、ターミネーション回路のバス信号へのアタッチなど、様々な状況 DDR3、XAUI、USB 3.0、SATA IIなど、各I/F信号の採用を決め に利用されています。 た時点でコンストレイントとしてセットし、Allegro PCBのレイアウト 3. Allegro FPGA System Planner 制約とします。先に上げたAllegroのデザイン・エントリー・ツールに FPGAの配置をベースにした、FPGAのBGA信号のアサインメント は、同じコンストレイント・マネージャがサポートされていて、今後は 自動合成機能を提供します。FPGAのサポートする様々なI/F信号 さらに上流の、I/Fベースの設計機能や、 ブロック図設計などの高 を自動的に確認し、最適なピン配置を合成します。 位設計機能からの適用を進めていきます。 4. コンストレイント・マネージャ Allegro Design Entry HDL、Allegro System Architectのど ちらにも同一のConstraint Managerがサポートされています。 シス テム設計工程の鍵をにぎるコンストレイント管理ツールです。 4 図2：Differential Pair Dynamic Phase Control Allegro PCB Design Allegro IC Package & SiP Allegro PCBの新機能は、ミニチュアライゼーションへの対応、 APD、SiPプロダクトに関しては、プロダクトの構成を少し変更 Ease of Use、ハイスピード対応、DFM対応などがさらに充実 し、新しくCadence SiP Layout XLをリリースしました。この製 してきています。いくつかトピックスをご紹介します。 品は、SiP Layoutの中で、ICツールのIO Plannerを立ち上げず 1.Design Miniaturization にICのI/Oの配置と信号のアサインメントを行えます。これによ •マルチライン・バス・ジェネレータ：リジッド・フレックス基板 り、ICツールを持たないパッケージ製造の会社や、システム・カ のアウトラインに添ったエニイアングル・バスラインの配線を ンパニーにてIOパッドの配置要求が非常に簡単に行えるように 可能にしました。 なりました。機能に関してはAPD、SiPはAllegroの機能拡張に 加えてさらに使いやすい機能が増えています。APD/SiPに特 化した機能をいくつかご紹介します。 •Super Smooth：パッケージ、SiPの配線の修正には非常に多 くの時間を費やしていますが、Super Smoothは配線のエディ ティングの中でダイナミックに配線を整形します。 （図5） 図 3：マルチライン・バス・ジェネレーター •Via List Viewer：サポートされているViaのクロスセクション・ ビューを可能にしました。 •C-Line with Arc：C-Lineのエディット機能で、任意のArcコー ナーを可能にしました。 •Allegro 3D Viewer：Allegro基板をパターン、Viaなどを含め て3次元表示を可能にしました。マイクロビア、ブレークアウト の確認などが容易になりました。 （図4） 図5：Super Smoothing •リードフレーム・ワイヤボンディング：メタルのどの部分にもワ イヤボンディングを行なうことが可能です。リードフレーム自 体は他のCADからDXFで取り込み、そのパターンに対して ワイヤボンディングを可能にしました。 SPB16.3リリースはAllegroの性能の向上とともに、様々な基本 機能のエンハンスがされており、ハイスピードからエディットの 機能まで、統合された設計環境を提供します。 カスタマ・フィールド・マーケティング部 益子 行雄 図4：Allegro 3D Viewer 2.Ease of Use •Shape性能の向上：Dynamic Shapeのエディット・スピードを 3-10倍にスピードアップ。ShapeのVoidingの品質を向上。 •DRC Multi Threading：DRCを自動的にMulti CPUに対応 させ、4CPUでアベレージ2.8倍の性能を実現。 3.High Speed SI •Signal Explorerにてスタックアップ構造の定義を可能にし、 より実際のレイアウトを想定したトレードオフが可能。 •インパルス応答を用いて信号品質のスクリーニングを行うこ とが可能になり、多ビットチャネルの信号の解析時間が大き く向上しました。 5 TECHNICAL NOTES ここでもエコ、次世代のハイブリッド・エンジン“Incisive Enterprise Verifier” 検証ソリューション＝検証メソドロジ＋検証テクノロジ 検証の効率を向上するためには、メトリクス・ドリブン検証（MDV： 一方、 フォーマル解析は、 テストベンチは不必要です。検証の品質 Metrics Driven Verification） などの検証メソドロジを上手に活 はアサーション／アサンプションの質と量に依存しますが、数学的 用し、機能検証のフローを見直すことが王道であり、 また早道であ 証明手法をベースにしているので網羅性が高く、 コーナーケース・ ることは、論を待ちません。この検証メソドロジ、 また、メソドロジを バグですら検出が 可能です。計 算時間は検 証するデザイン 実際に適用する上での基本部品としての検証IPについては、 これ （DUV：Design Under Verification）およびアサーションの複雑 までも小誌の中でご紹介してきました。 さと量に依存しますが、SoC全体の検証を行うのは現状の技術で DMSオプション ISXオプション IEM − Incisive Enterprise Manager IES − Incisive Enterprise Simulator IFV − Incisive Formal Verifier VIP − Verification Intellectual Property DMS − Digital-centric Mixed Signal ISX − Incisive Software eXtention パフォーマンス オプション IEV （Incisive Enterprise Verifier） Formal Specman IES-L Simulation 証フローとして、CABV：Complete Assertion Based Verification を従来から（例えば、2005年6月発行のTHE SOUND OF CADENCE, Vol.62をご覧ください）提唱してきました。 ・シミュレーション IES-XL IFV は難しいものがあります。 これらの特徴の差を考慮し、長所を生かし、短所を補うための検 Palladium VIP Xtreme III IEM IES ・アクセラレーション /エミュレーション Palladium/Xtreme Acceleration Emulation 統合検査 図1：ケイデンスの提供する検証テクノロジ 一方、検証メソドロジに沿った形で作られる検証フローの各プ ロセスの多くは、EDAツール、すなわち、検証テクノロジにより ・フォーマル解析 実現されます。検証プラン作成など、従来機械化できなかった ・シミュレーション プロセスについても、Incisive Enterprise Manager（およびそ れに含まれる機能であるIncisive Enterprise Planner）などの IFV 結合検査 IES 新しいテクノロジがあり、これについても今までにご紹介しまし た。検 証テクノロジを、検 証 環 境を構 築するツール 群（例： ・フォーマル解析 Incisive Enterprise Manager）と、与えられた検証環境を実行 するツール群（検証エンジンと呼びます。例：Incisive Enterprise 単体検査 IFV Simulator）に分けたとき、今回はシミュレーションやフォーマル 解析のような検証エンジンについてご紹介します。 6 図2：Complete Assertion Based Verificationフロー アサーションベース検証の活用：再び CABVでは、単体検査はフォーマル解析を使用して行います。 テス 近年、広く使用され始めているアサーションは、波形図での目視 トベンチの完成を待たずに開始できることで、検証開始を前倒し チェックや、スコアボードなどの期待値比較型チェッカでは見つけ にできます。 フォーマル解析の網羅性を活用し、単体レベルでの機 にくかった、 もしくは見つけるのに時間がかかっていたような、不正 能的な作り込みを確実にします。 な動作の検出に大きな効果があります。 アサーションを用いた検証 結合検査では、 シミュレータが中心となります。単体ブロックの内部 のためのエンジンは、大きく分けて次の2種類になります。 は単体検査で十分に調べられていますので、結合検査ではブロッ 1.シミュレーション（ダイナミック ABV） ク間の結合の整合性を中心に調べることになります。単体検査での 2.フォーマル解析（スタティック ABV） インタフェース部分のアサンプションは、結合検査でのアサーションと それぞれのエンジンには、 それぞれに異なる特徴と、適したユース して再利用可能ですし、 単体検査でのアサーションは、 設計者の気 ケースがあります。 になる問題ポイントを示していることが多いので、 これらを結合検査 シミュレーションでは、検証のためにはなんらかのテストベンチが でのカバレッジとして再利用すると、 問題のありそうな状況を調べる 必要となります。また、検証の品質はテストベンチの質と量に依存 ことができたかの判断材料として活用できます。 また、統合検査で します。計算時間は、検証中に発生するイベント数に律速されます は、 回路規模が大きくなり、検証実行時間も長くなるため、 アクセラ が、一般に大規模な検証課題を扱うことが可能です。 レータ/エミュレータによる高速化も重要です。 このような検証フローを実現するためには、SVAやPSLで書かれた IEVでは、IFVであれば‘Explored’となって検証できないア アサーション （より厳密にはプロパティ）の検証フェーズ間での再利 サーションを検証対象として、自動的にシミュレーションを併用 用が必須です。エンジンごとに書き換えが発生してしまっては、書 しながらハイブリッドのエンジンを実行します。これにより、単 き換えの工数や書き換えることによる品質問題を考えると、現実的 独のフォーマル解析やシミュレーションでは見逃すバグを発見 な解とはいえないからです。 フォーマル解析/シミュレーション/アク 可能となります。 セラレーションが同一のプロパティ記述を使用でき、かつ同様の IFVおよびIEVは、BDDやATPG、SATなど複数のエンジンを セマンティクスとして解釈できる必要があります。CABVを上手に 持っています。これらのエンジンの中から、検証対象にあわせ 活用することで、生産性と品質の向上と、検証の工期と負荷の削 た最適なエンジンを選択しながらアサーションのチェックを行 減の両方が可能となります。 います。近年、マルチコア/マルチプロセッサ・マシンが増えてい ますが、IFVではそれぞれのエンジンをプロセッサに割り付 ハイブリッド・エンジン：Incisive Enterprise Verifier け、高速に並列実行できる機能が用意されていますが、IEVで このように、設計・検証における回路規模のスケーラビリティに もこの機能を十二分に使用できるようになっています。さらに、 対応したCABVですが、近年の回路の一層の複雑さの増大や アサーション毎にプロセッサを割り付けることで、数多くのア 比較的大きな単位での設計IPの再利用が増えてきたことによ サーションが埋め込まれたデザインの高速化も可能となってい り、下記のような状況が増えてきています。 ます。このような高速化技術により、従来では対応できなかっ 1.結合検査のためのテストベンチが複雑化し、テストベンチ完 た統合試験レベルの回路であっても、フォーマル解析テクノロ ジの適用が可能になってきています。 成が遅れがちになる 2.単体検証でも、回路規模が大きくなっている そのため、より大きなブロックの単体検証、そして可能であれ IESシミュレータにおけるマルチコア対応による高速化 ば初期の結合検査についても、フォーマル解析テクノロジで実 ここまで、IEVを中心に述べ、マルチコア対応による高速化に 施したいという要求が増えています。 ついてもご紹介しました。マルチコア対応による高速化は、IES この要求に対応したテクノロジが、Incisive Enterprise Verifier （Incisive Enterprise Simulator）でも「パフォーマンス・オプショ （以下、IEV）です。 ン」として提供しています。例えば、波形ダンプをシミュレーション 実行とは別のCPUで実行させることで、全体の実行時間やメモリ フォーマル 莫大な状態を探索 冗長な状態を回避 キャパシティ 探索深さ シミュレーション 長所 莫大な状態を探索 冗長な状態を回避 長所 キャパシティ 探索深さ ハイブリッド・ フォーマル 消費を大幅に抑えることができるようになっています。 まとめ 機能検証の効率化には、検証メソドロジの上手な活用ととも に、検証テクノロジの正しい選択が必要です。 検証エンジンの選択は使用する検証フローにより定義されます が、効率的な検証フローの確立のためには、検証フローをシー 莫大な状態を探索 ムレスに構成できながら、かつ単体としての性能も両立してい 冗長な状態を回避 る検証エンジンを使用することが必要です。 キャパシティ 探索深さ 検証エンジンの効率向上について、ケイデンスは常に大きな努 力を払い、改善し続けています。 図 3：ケイデンスが提供するハイブリッド・フォーマル・テクノロジ カスタマ・プラットフォーム・マーケティング部 ケイデンスが提供するハイブリッド・フォーマル・テクノロジで 後藤 謙治 あるIEVは、シミュレーションとフォーマル解析を組み合わせる ことで、両者の良いところ取りをしています。 第一世代のハイブリッド・エンジンでは、シミュレーションのパタ ンやダンプデータが必要であり、テストベンチ開発を待つ必要が 発生し、検証開始の前倒しが困難でした。IEVでは、ケイデンス のフォーマル解析テクノロジIFV（Incisive Formal Verifier）の 環境をそのまま再利用できます。これは、言い換えると、テストベ ンチ環境は必要なく検証を開始できるということです。 7 TECHNICAL NOTES 忙しい設計者のための高速化されたEncounter Digital Implementation System 9.1 待望のEncounter Digital Implementation System 9.1（EDI さらなる高速化へ System 9.1）が2009年12月にリリースされました。大規模、低 ハードウエアが向上する中でも、ソフトウエア自身のさらなる高速 消費、微細化、高速化といった様々な要求が重なっていく近年 化とメモリ削減は課題となっています。EDI System 9.1では、 下 のチップにマッチするべくEncounterプラットフォームも大きな 記にあげる改良が実現しました。 進化を遂げています。 使いやすさを増したユーザ・インタフェース １）メモリ・アーキテクチャの改良 １CPUでのTATがEDI System 8.1に比べ1.5倍になり、 １CPUに対 する4CPU分散の処理速度が1.3∼2.0倍に高速化されました。 ま チップの大規模化が進む中、自動化と高速化の重要性が増して た、 使用メモリは大規模設計において20％以上削減されました。 いますが、設計者の経験値はいつまでも最も重要な要素です。そ ２）NanoRouteの高速化 の経験値や設計スキルを発揮するためのユーザ・インタフェースと 45nmプロセス以下のデザインで、NanoRouteの処理速度が2倍 使い勝手は、より大事になっています。EDI System 9.1では、 これ にあがりました。 まで評判の高かったEncounterの使い勝手をさらに向上させま ３）マルチCPU化の拡大 した。 EDI System 9.1より、タイミング最適化とクロックツリー作成にお １）QTモードのサポート いてもCPU分散処理がサポートされました。これにより配置から これまでのEncounterは、フロアプラン作成、配線処理など、 マ 最適化、クロック作成、配線、検証における全工程で分散処理 ニュアル作業を必要とする際の操作性に対して高い評価を受け が可能になりました。 ていました。今回Encounterは、軽いデータベース構造を維持し つつ、アナログ設計で使用されているVirtuosoプラットフォーム 低消費設計への取り組み の良い部分を取り入れ、QTモードのユーザ・インタフェースに変 ケイデンスは、 フロントエンドからバックエンド設計を網羅する 更されました。 （図1参照） Common Power Format （CPFフォーマット） により、 低消費設計環 アイコンの操作性やレイヤーの表示など、様々な面で設計者の操 境を充実させていますが、EDI System 9.1では下記のような新機能 作性・視覚性の向上を実現しています。 により、 さらに低消費電力なチップを設計することができます。 1）Always-on-Bufferの自動挿入機能 CPFへAlways-of-Bufferを定義するだけで、 ドメイン認識と信号 を認識し、適正な位置へのバッファ挿入を行います。 （図2参照） Switchable domain Switchable domain Always-on domain Always-on domain バッファ挿入の自動化 誤ったバッファ挿入 Always-on buffer Regular buffer Isolation cell 図2：Always-on-Bufferへの対応 2）複雑なパワードメイン形状のサポート EDI System 9.1のフロアプランが、 下記のような形状のパワード メイン対応も可能になりました。 （図3参照） 図1：EDI System 9.1のグラフィックユーザ・インタフェース ２）簡単なテストケース作成機能 設計中の問題の解決にあたって、設計者はその問題を再現して PD1 PD2 PD3 PD1 ベンダーに送 付するために多くの工数を使っています。EDI System 9.1では、その工数を削減するテストケース作成機能をサ PD3 ポートしています。この機能は、簡単にベンダーで再現できるテス 図3：複雑なPower Domain形状 トケースを生成する機能です。この機能により設計者は、必要な PD1→リング・シェイプのパワードメイン（デフォルト・パワードメイ データをパッケージするなどの手間を削減することで、より多くの ン）、PD2→ドーナツ形状のパワードメイン、PD3→ネスト形状の 時間を設計作業に使用することができます。 パワードメイン 3）パワーシャットオフのフィード・スルー・バッファ挿入サポート CPFからAlways-on-Bufferをパワーシャットオフ領域へフィード・ スルー・バッファ挿入を行えます。 8 いよいよDFMはインプリ工程で 40nm/45nmプロセス・ノードから、DFMの必要性が顕著に また、 ケイデンス独自のスクリーニング手法とシミュレーション技術 なってきました。大手ファウンダリ・メーカーの中には、DRCと を組み合わせることで、 サインオフLPAの約100倍の処理速度を 同様に、サインオフとしてのリソ/CMPについてのDFMチェック 達成し、 インプリ工程での設計者からの厳しいTAT要求を満たす を推奨しているメーカーがあります。先端ファウンダリ・メーカー ことができます。これらを用いてブロックレベルの設計からホットス で承認されたCadence Litho Physical Analyzer（以下LPA）、 ポット防止、検証を行う （階層ごとにサインオフ）ことにより、 フル Cadence CMP Predictor（以下CCP）を使用することによって、 チップでの検証を軽減することができるため、TATを大きく短縮 これらサインオフDFMチェックに対応することができます。 することが可能です。 （図6参照） ケイデンスは、LPA、CCPを用いたDFM検証とホットスポット 従来のリソ・サインオフ フロー を検出した場合の修正フローを提供していますが、検証−修正 フローをさらに進めてインプリ工程での防止が行えるよう、ツー ルの改良、新機能の開発を行っています。これは、EDI System のDFMオプションとして、2010年1月にリリース予定です。イン プリ工程であらかじめ対応することで、リソ/CMP関連の問題 発生の可能性を格段に減らし、結果として設計TATの短縮を 図ることが可能となります。 （図4参照） Physical Design IP Blocks Libraries EDIシステム DFMオプション Digital Implementation Physical Verification P&Rステップにて大部分 のホットスポットを発見し、 修正 Mask RET/OPC DFMホットスポット 修正は設計上流 ステップで対処 ホットスポットはファウンダリ・メーカー 承認のモデルを用い設計者が発見 ブロックA ブロックB ブロックB ブロックC ブロックC デザイン サインオフ トップレベル デザイン ケイデンスの提案する新リソ・サインオフ ブロックA ブロックA ブロックB ブロックB ブロックC ブロックC デザイン LPA,CCP Litho/CMP Signoff ブロックA デザイン サインオフ フロー トップレベル デザイン サインオフ トップレベル・サインオフ トップレベル リソ・サインオフ 修正 デザイン トップレベル・ サインオフ TATの短縮 サインオフ リソ スクリーニング リソ サインオフ 図6：ケイデンスが提案するデザイン・スクリーニングと階層サインオフ手法によるTAT短縮 設計の段階から”歩どまり” を改善する、 ケイデンスのモデルベース 手法とEDI Systemのインテグレーションが一段と発展しました。 Wafer OPC Verification(litho) Manufacturing ホットスポットを製造で発見 パッケージ設計との協調強化 図4：DFM検証は設計ステップの上流へ（EDI SystemとDFMオプションによる設計環境） EDI System 9.1では、これまでEncounterを使用してのSiP インプリ工程での要求は、 サインオフ・ツールとしての要求とやや Co-Design協調設計や、FlipChipでのバンプ配線（FC Route） 異なります。 に加え、TSV（Through Silicon Via）を新たにサポートする予定 ●サインオフ手法として です。 •フル・モデル・ベース・シミュレーションであること 通常のワイヤボンドによるパッケージ接続でなく、貫通ビアを •精度良くすべてのホットスポットを検出しなければならないこと 用いたテクノロジをEDI Systemがサポートします。またその接 •精度を犠牲にせず、最大のパフォーマンスが必要なこと 続にあたっては、2つのダイ（チップ）を可視化してフロアプラン 目安：大規模ブロックをOvernightで検証完了 を行う3Dフロアプラン機能が提供されます。パッケージを重ね ●インプリ工程での“防止手法”として ることによる電力解析や熱解析も、ケイデンスの各種サインオ •ほとんどのホットスポットを検出し、 下流工程での問題発生“防 フツールを用いて解析できます。 止” を行う •設計者の要求に応える検証速度を達成すること チップ2 •設計者にとって利便性が高いこと（ease of use） 以上のように、サインオフ手法としては“精度”が絶対的である チップ1 のに対し、インプリ工程では高速処理や設計者にとっての利便 チップ2 性が要求されます。 チップ1 EDI SystemのDFMオプションは、統一されたコックピットでの 作業が可能なため、EDI Systemユーザにとって操作性が大変 良いものとなっています。 （図5参照） 図7：TSVサポート（TSVによるチップ接続と3Dフロアプラン機能） EDI System 9.1の様々な新機能は、2010年1月28日、29日、パシ フィコ横浜で開催されるEDSFair2010におけるケイデンス・ブース で詳しくご紹介させていただきます。皆様のご来場をお待ちいた しております。 図5：EDI SystemとＤＦＭオプションを 用いたリソ検証と修正 カスタマ・プラットフォーム・マーケティング部 牧井 徹 9 TECHNICAL NOTES ミックスシグナル検証の効率と品質を向上させる手法のご紹介 はじめに 環境意識が高まる中、ガソリン車から低燃費のハイブリッド ミックスシグナル・シミュレーション・テクノロジ AMS Designer カーへの需要が増加し、さらに省エネルギーが進んでいたポー Virtuoso AMS Designerは、ケイデンスのミックスシグナル検証 タブル機器もさらなる省エネルギー化の要求から、レギュレー テクノロジで、Incisiveのデジタル・シミュレーション・エンジンと、 タ、ディテクター、DC-DCコンバータなど、パワー・マネージメン Virtuoso Spectre Circuit Simulator、Virtuoso UltraSim トICの需要が高まっています。 Full-Chip Simulator、Virtuoso Accelarated Paralell Simulator 特にポータブル機器の多機能化・デジタル化が進むにつれ、回 （APS） といったベスト・イン・クラスのアナログ・シミュレータ・ 路を駆動するため5V、3.3V、2.5V、1.3V、0.8Vなどさまざまな エンジンをシングル・カーネルに統合したものです。Incisive環 直流電圧を得るために、独立したDC-DCコンバータが複数搭 境に慣れたデジタル検 証エンジニアや、Virtuoso A na log 載されるミックスシグナルICが増えており、デジタルとアナログ Design Environment環境に慣れたアナログ設計者双方に対応 間のインタフェースの増大と複雑化が、回路の検証を困難なも できるよう、2つのユース・モデルでの使用を可能にしています。 のにしています。 IUS8.2リリースでは、 マルチコア対応のSpiceシミュレータAPSと ここでは、ミックスシグナル化しているパワー・マネージメントIC の統合によりAMS検証の高速化を実現し、さらにReal Value の検証の課題に対処するIUS9.2で拡張されたVirtuoso AMS Modeling（RVM）によるシミュレーションの高速化手法もサポー Designerのテクノロジについてご紹介します。 トしました。 前号（Vol.70）でも紹介しましたが、このRVM手法は、アナログと デジタル・シミュレーションのよい点を集めた手法です。信号値は リアル・バリュー（実数値）を使用し、アナログのような連続の表 e Incisive® Mixedsignal Mixed-signal Verification Digital System Verilog SystemC 現、時間は不連続に扱い、不連続なイベントで信号値を評価する 方法をとります。信号処理システムでなじみのあるシグナル・フ ローのコンセプトを導入することで、アナログのシミュレーション Verilog にデジタルのシミュレーション・エンジンを利用することが可能と VHDL VHDL Verilog Real, wreal AMS Verilog SPICE AMS なり、高速なシミュレーションを実現しました。一例として、14ビッ トADC＋14ビットDACトランスファーの例では、全てのコンバー ジョンのシミュレーションには、16,384（2**14）ステップが必要 で、 トランジスタ・レベルでのシミュレーションには何日間か必要 でした。RVM手法を採用することで、シミュレーションは3秒で 完了できます。 Analog SPICE Virtuoso® IUS9.2 AMS Designerの新機能 ミックスシグナル・アサーションのサポート 図1：AMS Designer ミックスシグナル・シミュレータ ミックスシグナル検証の課題 IUS9.2のAMS Designerでは、複雑なミックスシグナルICの検証 を効率化する機能がサポートされています。 一つはアサーションの考えの導入です。すでにSpectreにはデバ ミックスシグナル回路の検証手法は、対象回路のアナログ部分 イスの特性をチェックするアサーションがサポートされています。 をシミュレーションし、その結果の波形を目視で確認、その後、 IUS9.2ではハイレベルでのデザインのビヘイビアの確認や、 デジタル部と統合して検証するのが一般的です。 機能カバレッジの確認を可能にするP SLやSystemVerilog しかし、指摘したようにミックスシグナルのデジタルとアナログ Assertion（SVA）をサポートしました。PSLでは、realやwreal 間のインタフェース数は増大し、その機能も複雑化しており、そ を直接アサーション・ステートメントで使用したり、electrical れを検証するため相互の影響を考慮したテストベクタの作成、 ネットをrealやwrealにアサインした後で、そのrealやwrealを使 そしてシミュレーション結果を洩れなく、かつより効率的に解析 用してアサーションを指定することができます。 （PSLのアサー する手法やテクノロジが求められています。 ション・ステートメントでV（）やI（ ）アクセス・ファンクションで electrical信号を直接使用することは、IUS9.2 USR3で正式サ ポート予定）SystemVerilog Assertionでは、electricalやwreal に接続するSystemVerilogのreal portを使用して、アサーショ ンを指定することができます。 10 SystemVerilog Top Verilog-SpiceコネクションとVHDL-Spiceコネクション top var real var real var real ミックスシグナル回路を設計する場合、デジタルとアナログの多種 多様な接続関係が予想されます。Verilog、VHDL、Verilog-A、 Verilog-AMS、Spiceなどの色々な接続状況に柔軟に対応できる ことが重要です。 コマンドラインからの実行において、 トップ階層のネットリストが Verilog-AMS Verilog-AMS Wreal or electrical Spice Subckt Wreal or electrical electrical Spiceの場合、今までダミーのVerilog階層をトップ階層にし、 その 下にSpiceブロックをインスタンスする必要がありました。IUS9.2で は、 その様なダミー階層の必要を排除し、Spiceトップのネットリスト をネイティブに扱うことを可能にしました。 VHDL-Spiceコネクションに関しても、改善がされました。 図2：SystemVerilog Assertionのサポート 今までVHDL中にSpiceブロックをVerilogのラッパやテキスト の編集なしにインスタンスすることは可能でした。IUS9.2では、 Spice-in-the-middleがサポートされ、 VHDL階層に挟まれた中間 Common Power Format（CPF）のサポート 階層にSpiceブロックをインスタンス可能なように改善されました。 ま CPFには電源領域、電源分離設定、電源遮断回路、状態保持 た、Spiceのelectricalオブジェクトと、 VHDLの信号タイプ（real、 回路、電源モードなど低消費電力化のアイディアを記述するこ std_logic、std_ulogicなど） をコネクトする際必要だった信号値の とができます。このCPFを利用することで、多電源系や電源制 コンバージョン・エレメントの挿入が最適化され、冗長な挿入がさ 御を含むミックスシグナル・シミュレーションが可能になり、パ れなくなりました。 ワー・シャットオフなどの状況下での回路の動作や消費電力の 解析が可能です。 まとめ 図3の様に、IUS9.2のAMS Designerでは、Power Smartコネ 検証と解析の技術は、デジタルを中心に発展してきました。パ クト・モジュールをデジタルとアナログ境界に自動的に挿入でき ワー・マネージメントICなどを中心に、ミックスシグナル化し、デ るようになりました。特別なセットアップやコントロールの必要 ジタルとアナログのインタフェースが複雑化してくると、ミックス なしに、このモジュールが、アナログ・ブロックに供給される信 シグナル用のシミュレータを提供しただけではユーザは上手く 号値がＸ（不定）の場合、それがパワー・シャットオフのためな 使いこなせません。シミュレーション・テクノロジだけでなく、ア のか、あるいはファンクション的なものなのかを判断し、アナロ ナログ・ドメインとデジタル・ドメインとの容易なコネクション グ・ブロックに供給される電圧を調整可能にしてシミュレーショ や、アサーションなどデジタル検証で培った検証手法を幅広く ンします。 アナログの世界で利用可能にすることで、初めてソリューション を提供したといえます。IUS9.2のAMS Designerは、デジタル・ pso_data D Q B iso A Power Smart Connect Module ドメインとのコネクションを容易にし、PSLやSVAのアサーショ ・Auto-inserted by the tool ・Tracks Digital Driver ・Performs value conversion based on power domain PD1 state ・No special setup/controls required! ン手法を導入することで、ミックスシグナル検証の効率と品質を 大きく改善することを可能にしました。 カスタマ・プラットフォーム・マーケティング部 浅利 和彦 PD1 D Q iso_disable Spice block 図3：CPFサポート、Power Smartコネクト・モジュールの自動挿入 11 TECHNICAL NOTES ケイデンスとファウンダリ企業との協業がもたらす量産までの最短の道 30年以上もの間、エレクトロニクス各社は、多くの新製品を開発、 ケイデンスのエコシステムの考え方 設計、新技術を導入して製造をしてきました。その間、急速な技術 ケイデンスは、 多くの半導体会社の主要なデザイン・パートナーとし 革新により、大型コンピュータ／パーソナル・コンピュータ、通信、携 て、 ファウンダリ・メーカー、IPサプライヤー、EDAツール・サプライヤー 帯電話、 ゲームが生み出され、 今日ではこれら3つを組み合わせた から成るエコシステムの中で、 大変重要な役割を果たしています。 製品が家電などに応用され、数多くの魅力的な製品が生み出され 日本においては、 半導体設計会社とピュア・ファウンダリ・メーカーと て、人々の生活に彩りを添えています。 の協業はまだ比較的新しい戦略です。ここで、 ケイデンスのファウン iPhoneやBlackberry、ネットブック・コンピュータなどの携帯機器 ダリ・サポートについご説明いたします。 は、世界中の人々に使用されています。こういった流れは経済構造 ケイデンスは、先端ファウンダリ・メーカーと協業し、包括的なデザイ をも変えてきました。つまり、 １社だけでなく、 いくつもの会社が協力 ン・キットを構築、提供し、先端プロセスを含めたすべてのプロセ しあい、関わりあって、製品開発から製造、市場に至るサプライ ス・ノード向けリファレンス・フローをサポートしています。この協業に チェーンを構成していかなければなりません。これはあたかもリ より、設計者はケイデンスのデジタル/カスタムICデザイン・プラット レー競技（駅伝）のようです。一人のランナーだけでは早く、 しかも フォームを用い、 フィジカル・インプリメンテーションまでの効果的な 長く走り続けることはできません。幾人かのランナーが力を合わ 設計フローを構築することができます。 せ、 ゴールに向かって走りきる必要があります。 ケイデンスは、TSMC社、Common Platform（チャータードセミ コン社、IBM社、Samsung社）、UMC社、Global Foundries社 IDMs vs. Asset-Light Corporations と協業しています。今後もケイデンスは、長期的な視野に立ち、 1980年代から90年代にかけて、大手のエレクトロニクス会社は、 自 ファウンダリ・メーカー各社との積極的で緊密な関係を構築し 社で研究開発部門と製造部門を持っていました。このため多額の ていきます。また、ファウンダリ・メーカーにおけるライブラリー 研究開発費、製造設備投資費が必要でした。多くのIDMメーカー やIPの設計、デザイン・サービス、製品設計サポートを通じ、共 は、独自の技術を応用した半導体製品を独自の製造技術などに 通のお客様における設計環境の構築をサポートします。 よって差異化を図り、利潤を得てきました。 大手ファブレス会社の1つであるQualcomm社は、 いち早くファウン TSMC社との協業 ダリ・メーカーの利点を見出し、TSMC社などと協力することによ 以下にケイデンスとTSMC社との共同開発作業の実例をいくつ り、ファブレス会社とIDM各社にある製造技術や量産対応の か挙げてみました。 ギャップをなくすことに成功しました。 •ルール・デック、テクノロジ・ファイル、モデルなどの共同開発 図1は、各設計ノードにおけるQualcomm社とIDM各社との間にみ および検証 られた量産展開までのギャップ（遅れ）の推移を示しています。 •デジタル設計リファレンス・フローの構築 130nmでは2年もあったギャップが、65nmでは6ヶ月に短縮され、 •RFリファレンス・デザイン・キットの構築 45nmでは3ヶ月になろうとしています。これはIDM各社が持ってい •モデルベースの電気、物理、製造性検証ツール認証作業 たアドバンテージがだんだんと少なくなってきていることを示しま •OATechDBを用いたテクノロジ・ファイルなどの標準化作業 す。いい換えると、 ファブレス会社にとって、製造工場を持たないこ •先端プロセス設計における共通顧客サポート とが、早期量産展開を考えた場合でもそれほど不利ではなくなっ てきたことを意味しています。 Closing the gap: QUALCOMM vs. IDMs 130nm 24 months behind 90nm 12 to 15 months behind 65nm 6 months behind 45nm 3 months behind （goal） 28nm Place and Route DFM and Statistical Driven Design Substrate Noise Analysis For Mixed-Signal Integration Source:Qualcomm 図1：ファブレスとIDMのギャップが接近 この戦略の成功の鍵となる要因の1つは、設計ルール、寄生抽出、 タイミング・物理モデルなどの製造モデリングをいち早く、正確に利 用できることです。これらの領域において、 ケイデンスはファブレス 会社のデザイン・パートナーとして協業しています。 12 TSMC Reference Flow 10 Advanced Low Power Design Advanced Node Signoff Solutions Production- Proven DFT Unique System-In-Package Design ・ケイデンスとＴＳＭＣ社との複数年におけ る技術共同開発によるものです。 ・完成度が高く、設計ツールにインテグレー トされたＤＦＭ技術は量産化を早期に実 現します。 ・ケイデンスのLow Powerソリューションは パワーを有効活用した回路設計を可能と します。 図2：TSMCリファレンス・フロー10 TSMC社は、ケイデンスとの協業により2009年7月にリファレン を達成しました。デバイス特性や配線のばらつき要因を捉え、同 ス・フロー10と、特殊な機能を持ったRFリファレンス・デザイン・ 時にリソ、温度、応力、近接効果、配線層形成など、製造に起因 キットをリリースしました。図2に示したように、TSMCリファレン する影響をも捉えます。そして、ケイデンスのEncounter Digital ス・フロー10は、3つのユニークな特徴を持っています。 Implementation Systemにシリコン製造で精度確認されたDFM 1.ケイデンス設計ツールにインテグレートされたDFMソリュー を適用し、 最適化を行うことができる包括的なフローを構築します。 ション 2.量産で実証されたケイデンスのLow-Power Solution UMC社との協業 3.3Dデバイスを含むSIP設計技術 ケイデンスは、UMC社の40nmプロセス向けにCPFベースの低 図3にMixed-Signal/RFリファレンス・デザイン・キットの概要 電力技術・DFM考慮設計、検証、インプリメンテーション・ソ を示します。 リューションを提供します。 このキットには以下の特徴を含んでいます。 ●40nm SoC設計向けUMC−ケイデンス デジタル・リファレン ス・フローを提供。階層的な設計手法により、タイミング、パ ●段階的なデザイン・チュートリアル ワー、DFMなどの問題に対処 ●デザイン・フローとメソドロジの紹介 ●ケイデンスの物理検証ツールPhysical Verification System （PVS） •システム・モデリング •回路ブロック・テストベンチ の90nmプロセスでのサインオフ認証（65nm、40nm認証作業 •AMS挙動モデル 進行中） •RLCk寄生的抽出 また、0.18µ mixed-mode（MM）デザイン・キットを用いVirtuoso •高速クローズ・ループ・シミュレーション カスタムIC設計プラットホームをベースにしたアナログ・リファレン ●リファレンス・デザイン・データベース（schematic、GDS、 ス・フローを開発し、今日の複雑アナログ・ミックスシグナル設計 simulation test benches、etc.） を容易に進めることができます。これらのソリューションにより、 ●シリコン・テストレポート 生産性の向上、 リスピンなど設計リスクの低減、および製品の市 ●TSMC 65nmRF PDK 場投入期間の短縮に寄与しています。 ●リリース・ノート（ツール、ハードウェア・スペックなど） GLOBAL FOUNDRIES社との協業 GLOBAL FOUNDRIES社では、45nm以下のプロセス技術を ターゲットとした設計、検証、製造向けにケイデンスの包括的 System Design な技術が採用されています。また、ケイデンスのサービス部門は System-to-RFIC Specification Sign-off GLOBAL FOUNDRIES社と協力をして、お客様をサポートする Mixed Signal / RF Reference Design Kit(RDK) Testbenches ための特別な設計フローを構築する予定です。 Schematic Capture Calibrated HDL Models Design Constraints Circuit Design and Simulation Block Layout DRC / LVS Parasitic Extraction and Re-simulation Block Implementation Circuits Models Passive Component Design Continuous Design Evolution Models まとめ ケイデンスは、ファウンダリ・メーカーとの積極的な協業により 実証された設計環境を共通のお客様に提供し、お客様のテー プアウトの成功と量産化までの期間短縮に大きく寄与します。 ケイデンスは、65nm以上のプロセス・ノードでも、45nm以下の Top-level Integration & Verification 複雑な大規模なSoCでも、さらにはアナログやミックスシグナ Tapeout ル・デバイスでも、製造パートナーであるファウンダリ・メーカー ・業界で始めて検証されたMS/RFフロー ・早期設計開始が可能 図 3：TSMC MS/RF リファレンス・デザイン・キット Common Platformとの協業 ケイデンスは、Common Platformと、32/28nmプロセス向けデザ と協業し、お客様のビジネスの成功を支援します。なぜならお 客様の成功こそが、ケイデンスの成功だからです。 カスタマ・プラットフォーム・マーケティング部 横山 和男 インについて協業を行っています。 すでに3種類のテストチップ設 計を行い、 •CMPモデリング •デバイス、配線におけるシステマティック・ランダムばらつきのモ デリング •複雑な設計ルールと高周波配線に対応 13 TECHNICAL NOTES 煩わしいECOをバッサリ削減！Encounter Conformal ECO DesignerポストマスクECO機能のご紹介 Encounter Conformal ECO Designerは、 これまで手作業で行っ くなったセルの再利用も可能です。出力はECOネットリスト （G3）、 ていたECO作業を自動化するツールです。 この自動化により、これ およびスペアゲートのマッピング・ファイルになります。このマッピン まで煩わしかったECOの作業を劇的に軽減することができま グ・ファイルは、 レイアウト・ツールに新たに追加された論理をどの す。2009年10月にリリースされたバージョン9.1では、ポストマス ようにスペアゲートでマッピングするかを指示します。 クECOにおけるスペアセルおよびゲートアレイ・タイプの領域に 対するマッピング機能を搭載し、より広範なケースに対して New Netlist （G2） ECOを効率的に実現できる設計環境を提供できるようになりま Old Netlist （G1） した。ここではバージョン9.1よりEncounter Conformal ECO Designer GXLで正式サポートされたポストマスクECOにおける SD Conformal ECO ソリューションを紹介します。 Analyze CAP ポストマスクECOにおける課題 Patch LEF チップの大規模化・複雑化および開発の短TAT化に伴って、 機能ECO（Engineering Change Order）を行う機会は増大し Lib Physically Aware Spare Cell Tech. mapping ています。なかでもポストマスクにおけるECOは、設計者およ び管理者にとってストレスが多く、長い作業時間を要しかつ不 確実性の残るものです。論理変更がネットリスト内で実装され DEF (G1) るとしても、変更を行うのに十分なスペアゲートがマスク上に存 在しないかもしれません。ECO実装に対してより良い手法が必 SC Map New Netlist （G3） 要とされています。 ECOの処理に対する従来のフローは、製品が動作するかどうか の不確実性をいくらか低減するかもしれませんが、それらは今な Equivalence Check お手作業による処理で、一般的に正しい実装を実現するために 多くのサイクルを必要とします。そしてECOによってネットリストに SOCE Post-mask P&R 図1：ポストマスクECO処理フロー 実装された論理変更が、物理ネットリスト内で正しく実装されて ポストマスクECOにおけるスペアセル・マッピングでは、以下の機 いるかどうか保証がありません。もしECOがメタル・レイヤのみの 能を実現します。 変更で実装された場合、コストは大きく削減されることでしょう。 ●ECO論理のスペアセルへのマッピング トライ＆エラーによるスケジュールの延長で時間を無駄に浪費す ●スペアセルの物理配置の考慮 るよりも、実装の可能性を早期に知ることによって、設計チーム ●スペアセルのリソース・レポートの出力 は、計画の変更を最小限にした有効な解決策を検討することが ●レイアウト・ツールへのマッピング・ファイルの出力 できます。 利点 ポストマスクECOにおけるスペアセル・マッピング機能 特徴 Encounter Conformal ECO Designerは、古いデザイン・ネット リスト（G1）と新しいデザイン・ネットリスト（G2）との差分を判別 ●マニュアルによる作業の最小化と、時間を浪費するイタレー ションの削減による大幅なTATの改善を提供 ●ポストマスクにおいて、ECO実現の可能性を早期に見積もり 可能 するECO解析エンジンを内蔵し、デザイン全体またはデザイン ●設計者に生産性を改善させ、メタルのみのレイヤのECOを行 階層内の特定のデザイン上でECO解析を行うことができます。 う際のフレキシビリティを提供して、 マニュファクチャリング・コ ECO解析のステップが完了すると、Conformal ECO Designer ストを削減 は、古いネットリストに新しい機能を実現するために必要なネット リスト修正を行います。その結果、ECOネットリスト（G3）が出力 されます。 上記のECO解析に加えConformal ECO Designer GXLは、 ●数百万ゲート規模のデザインの検証に対して、従来のゲート・ レベル・シミュレーションに比べ検証時間を大幅に削減 ●独立した検証テクノロジを通じて、クリティカルなバグの見逃し のリスクを削減 DEF、LEF、Cap-table、Libertyライブラリ、そしてSDFを読み込 み、ECO論理をスペアゲートに最適に割り当てることができま このように、Encounter Conformal ECO Designerは、バージョ す。マッピング・エンジンはタイミングおよびスペアゲートの配置位 ン9.1からより信頼性の高いECO環境を提供します。 置を考慮し、設計者に設計の早い段階でECO実現の可能性を 14 検 討 する機 会を与え、レイアウト作 業を効率化します。また カスタマ・プラットフォーム・マーケティング部 Conformal ECO Designer GXLは、論理変更により使用されな 瀧野 晶夫 FUN NOTES／EDSFair 2010出展のご案内 発 覚 以前、 このコーナーで娘に年齢を偽っている話をした。その当時は、当分騙し続けてい く自信たっぷりであったのだが、自らの不注意により、あまりにも呆気なくその時がやっ てきてしまったのである。あれからも度々「本当は何歳なのか？」と聞かれ、 その都度、適 当に誤魔化し話題を逸らし過ごしてきたのである。どうやら子供たちの間では、親の年齢が話題になることがあるよ うで、真実を明かさないことがお互いの幸せであると思っていたために。 それは健康診断日の朝のこと、 うっかり目につくところに健康診断に持参する書類を置きっ放しにしてしまっていた のである。 「あ∼っ！本当は○○才だったじゃない！嘘ついてた∼」の声が。普段、寝起きの悪い彼女にとっては、 そ れが目覚ましになったことと思うが、 こちらは忙しい朝に厄介なことになってしまったと。慌てて「それは健康診断の 順番よ∼。」と言っては見たものの、 その数字の横にはしっかりと「年齢」との文字が。 「長年騙し続けていたな。」と言いたげな気不味いムード。こんなことで、今まで偽り続けてきた年齢ばバレるとは。 あれから１ヶ月。あの数字を覚えているか探りを入れるのも怖く、彼女は年齢の話をすることがなくなったのである。 それでも、未だ年齢を書かなければならない書類があると見つからないようにコソコソとしているのである。きっと、 そ んな姿を馬鹿馬鹿しいと思っているに違いない。なお、彼女の今の興味は、私の体重なのである…。 （AYU） with FPGA/PLD Design Conference 2010 日本ケイデンスは、 EDSFair2010 に出展いたします。 「SoC インテグレーション（フロント・エンド設計、次世代インプリメンテーション・システム、PCB、サービス）」、 「システム設計・検証」、 「アナログ・ミックスシグナル」の最新テクノロジ・ソリューションを、ブース内のデモ・エリア、 ステージ・プレゼンテーション、および出展者セミナーにおいて詳しくご説明します。 ぜひ、日本ケイデンスのブース、出展者セミナーにお立ち寄りください。 ■ 会期 ： 2010 年1月28日（木）、29日（金） ■ 会場 ： パシフィコ横浜 日本ケイデンスの展示内容、出展者セミナーの情報は、日本ケイデンス・ホームページ（http://www.cadence.co.jp） よりご覧ください。皆様のご来場を心よりお待ちしております。 【THE SOUND OF CADENCE読者登録変更】のご案内 本誌の送付先に変更がある方、 新規購読、 購読中止のご希望は、 以下URLよりお申し込みください。 http://www.cadence.co.jp/soc/index.html また、 ケイデンスでは各種セミナーのご案内や製品情報をタイムリーにお届けするために、 メール配信サービスを行っておりますので、 ご希望の方は以下URLよりお申し込みください。 http://www.cadence.co.jp/ 【編集後記】 先日テレビで「激走モンブラン」 という番組を見ました。 これは、 ウルトラトレイル・ド・モン ブランと呼ばれ、 モンブランを周回する全長166ｋｍのトレイルランニング大会です。累積 標高9,800m、 制限時間46時間。地球で最も過酷な山岳レースだそうです。 なんと70歳 でこれを完走した参加者もいました。何故ここまで人は挑戦するのか。あまりの過酷さゆ え、 そして過酷な目標を達成したときに得るものにあるように思えます。限界に挑戦すると いう人を突き動かすものが、 何か次を切り拓いていくのかもしれません。 それにしても人の 力ってすごいですね。不眠不休でアップダウンの激しい山道を走り続けることができるの ですから、 この不況を乗り切れないわけがないと、妙に納得した番組でした。 （Hirarin） THE SOUND OF CADENCE VOL.71 January 2010 発行日／平成 22 年 1 月 8日 発行／日本ケイデンス・デザイン・システムズ社 編集・制作／（株） ピタゴラス・プロモーション 15 日本ケイデンス・デザイン・システムズ社 本社／〒 222-0033 神奈川県横浜市港北区新横浜 2-100-45 フィールド・マーケティング本部 コーポレート・マーケティング部 TEL.（045）475-2311（代） FAX.（045）471-7772 URL http://www.cadence.co.jp/ 関西営業所／〒 541-0054 大阪府大阪市中央区南本町 2-6-12 サンマリオンNBFタワー16F TEL.（06）6121-8095 FAX.（06）6121-7510 販売代理店 イノテック株式会社 ICソリューション本部 本社／〒 222-8580 神奈川県横浜市港北区新横浜 3-17-6 TEL.（045）474-2290, 2291（営） FAX.（045）474-2395 URL http://www.innotech.co.jp/ 大阪支社／〒 541-0054 大阪府大阪市中央区南本町 2-6-12 サンマリオンNBFタワー16F TEL.（06）6121-7703（営） FAX.（06）6121-7720 © 2010 Cadence Design Systems, Inc. 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