FET を理解しよう

特集＊はじめてのトランジスタ回路設計
第2章
JFET，MOSFET，MESFET，
CMOS など
FET を理解しよう
渡辺 明禎
Akiyoshi Watanabe
FET は米国ベル研究所のショックレー（William B.
Shockley）が接合型トランジスタを発明した翌年の
■ ゲート構造による三つの分類
1952 年に着想したもので，1953 年に同研究所のデシ
FET をゲート構造から大別すると，
ー（G. C. Dacey）とロス（I. M. Ross）
によって初めて接
合型 FET が試作されました．これが 1960 年に同研究
（1）接合型
（2）ショットキー型
モ
ス
所のカーング
（Dawon Kahng）
とアタラ
（M. M. Atalla）
による MOSFET の発明へとつながります．
（3）MOS 型
シ ー モ ス
に分類できます．なかでも MOSFET は，CMOS によ
パソコンのマイクロプロセッサやメモリ IC は，
MOSFET の高集積 IC ですし，電気自動車のモーター
る集積化と高速化が飛躍的に進歩し，非常に重要なデ
バイスとなっています．
を制御するのはパワー MOSFET，携帯電話にも多数
使われています．
FET はトランジスタより難しい…そんな先入観を
持っていませんか？実は FET のほうが動作原理は単
純です．本章では，そんな FET の基本的な動作原理
を知ることにしましょう．
〈編集部〉
FET
■ 別名ユニポーラ・トランジスタ
■ 伝達特性の違いによる三つの動作モード
基本的な電界効果トランジスタは，図 2 − 1 に示す
ように，ゲート（Gate），ソース（Source），ドレイン
（Drain）の三つの電極があり，ゲート−ソース間に加
える電圧 VGS によってドレイン−ソース間に流れる電
流 ID を制御できる素子です．
伝達特性に注目して分類すると，図 2 − 2 に示す三
つの動作モードがあります．
depletion 図 2 − 2（ a）がディプリーション ・モードで，ゲー
ト−ソース間のバイアス電圧の絶対値が大きくなるに
FET と は 電 界 効 果 ト ラ ン ジ ス タ（ Field Effect
Transistor）の略称です．電気伝導に関与するのが，N
つれ，ドレイン電流が減少していきます．このモード
の場合，正の VGS を加えるとゲート電流が流れてしま
チャネル型の場合は電子だけ，P チャネル型の場合は
正孔だけなので，別名「ユニポーラ・トランジスタ」
〈図 2 − 1〉FET の動作
（unipolar transistor）とも呼ばれます．後述するトラ
ンジスタは，電子/正孔ともに動作に関与するので，
バイポーラ・トランジスタ（bipolar transistor）とも呼
ID
VGS により ID が
変化する
ばれます．FET は小信号から大電力まで，さまざま
な分野で使われています．
RD
D
G
VGG
VGS
S
Keywords
電界効果トランジスタ，ユニポーラ・トランジスタ，ディプリーション・モード，エンハンスメント・モード，静特性，ソース共通
回路，ゲート共通回路，ドレイン共通回路，ピンチ・オフ電圧，カット・オフ電圧，ゲート・ピンチ・オフ電圧，空乏層，反転層，
蓄積層，ショットキー接触，金属−半導体接触，フェルミ準位，スレッショルド電圧，順方向伝達アドミタンス，Yfs，相互コンダク
タンス，gm，Ciss，Crss，カスコード接続，ミラー効果．
2003 年 4 月号
141
い，素子を破壊してしまうことがあります．
enhancement 図 2 − 2（b ）に示すエンハンスメント ・モードは，
VGS の値を大きくしていくにつれてドレイン電流が増
加します．VGS ＝ 0 V にすると ID を非常に小さくでき
るので，CMOS ロジック IC などのスイッチング素子
としてよく使われます．
（c）に示すように，ディプリーション・
また図 2 − 2
モードとエンハンスメント・モードの両方で動作でき
る FET もあります．
JFET
■ 概要
JFET は，接合型電界効果トランジスタ（Junction
FET）の略称です．ドレイン−ソース間に流れる電流
の制御に，第 1 章で説明した PN 接合を使ったトラン
ジスタです．
表 2 − 1 を見てください．N チャネルの場合，P 型基
板の中に N 型層，P 型層を形成します．ゲートは P 型
層，ソース，ドレインは N 型層からそれぞれ取り出
します．各端子に何ら電圧が加えられていない場合，
図のようにゲート直下に PN 接合による「空乏層」が
形成されています．
図記号の矢印の向きは電流が流れる方向（順方向バ
イアスの方向）を示しています．しかし，FET はゲー
トに電流が流れない領域で使うデバイスなので，ゲー
ト−ソース間にかける電圧は逆バイアスで使うことを
忘れないでください．
静特性で最もよく使われるのは，表に示す VGS をパ
ラメータとした VDS − ID 特性です．この特性から FET
■ 動作状態
図 2 − 3 に JFET の動作状態を示します．JFET の
VDS − ID の静特性にしたがい，動作状態を説明します．
ただし，実際は P 型層にも空乏層は形成されています
が，簡単化するために省略し，N 型層の空乏層だけに
着目します．
● VGS ＝ 0 V の場合
特性の一番上のカーブをみてください．V点ではゲ
ート直下に空乏層ができており，VDS の増加とともに，
この空乏層は広がっていきます．しかし，N 型層内に
電流が流れるパスが残っているので，VDS の増加とと
もに ID も増えていきます．
VDS をさらに増加したW点で，空乏層は N 型層に達
してしまい，N 型層に電流パスは存在しません．ダイ
オードの場合，接合面にできた空乏層は電流を流すこ
とができない絶縁層として説明してきました．という
ことは FET の場合も，空乏層がチャネル層いっぱい
に達すると電流が流れなくなってしまうのでしょう
か？ ソース−ドレイン間にできた空乏層は，実際に
は電極 D の近くで，ごく一部がソース−ドレイン間を
空乏化しているにすぎません．したがって，ドレイン
電流は流れることができます．このときの現象を
pinch off 「ピンチ・オフ」と呼び，この VDS の値を「ピンチ・
オフ電圧」と呼びます．
さらに VDS を大きくすると（X点），空乏層はドレイ
ン側に広がっていきますが， I D はほとんど変化しま
せん．このように，VDS を大きくしても ID がほとんど
変化しないような静特性は「5 極管特性」とも呼ばれ
ます．
の動作時の状態を知ることができます．
〈図 2 − 2〉伝達特性による FET の分類
使用例は，ソース共通型増幅回路で，FET を使う
ための基本回路です．これがマスタできれば，ほかの
ID
VGS ＝0
増幅回路も理解できるようになると思います．ソース
共通で使う場合，負荷抵抗 RL に流れる電流 ID をゲー
この領域
で，使っ
てはいけ
ない
ト−ソース間に逆バイアスで加えた電圧 VGS により制
御します．このとき， R L から得られる出力電圧は入
力電圧より大きくなります．
0
ID
ID
ID
VGS が負の方向
V
GS
0
（a）ディプリーション・モード
ID
ID
VGS が正の方向
VGS が正の方向
VGS ＝0
0
VGS
0
VDS
（b）エンハンスメント・モード
142
VDS
0
VGS
0
VGS ＝0
VGS が負の方向
VDS
（c）ディプリーション＋エンハンスメント・モード
2003 年 4 月号