PCI Express設計の基礎と応用

このＰＤＦは，ＣＱ出版社発売の「PCI Express設計の基礎と応用」の一部分の見本です．
内容・購入方法などにつきましては以下のホームページをご覧下さい．
<http://shop.cqpub.co.jp/hanbai/books/46/46411.htm>
カラー・プレビュー
PCI Express アドイン・カード解体新書
福田 光治
パソコン内部で使われる PCI Express バス用アドイン・カードの詳細を写真 A
に解説します．また写真 A の基板の機能ブロックを図 A に示します．
● FPGA の役割（写真 A の A）
・ユーザ回路が入っている
・ PCI Express の処理は IP コアを活用
・ PHY チップとのインターフェース PIPE を備える
・そのほか DLL，CPU，RAM，FIFO などのインターフェースを備える
コンフィグレーション・
ステータスLED
（Done）
プッシュ・スイッチ
（Program）
FPGAデバッグ
3.3V
7セグメント DIPスイッチ
LED 2個
8極
FPGA
サブボード
トランザクション層
JTAGコネクタ
データ・リンク層
XCF16P
MAC
DIPスイッチ 4極
（コンフィグレーション・
モード）
プッシュ・
スイッチ3個
DMA
（Direct Memory
Access）
メモリ・
コントロール
PHYチップとのイン
ターフェース PIPE
DIPスイッチ4極
（PHYモード）
PCI Express
PHYチップ
DDR
SO-DIMM
#1
DDR
SO-DIMM
#2
PCS（Physical Coding Sublayer）
PMA（Physical Media Attachment）
PCI Expressエッジ（4レーン）
図A
アドイン・カードの機能ブロックの例
口絵 1
D：フォーム・ファクタ
で基板の形状が決められ
ている
B：2.5Gbps高速シリアル信号
をパラレル変換するPHYチップ
（Genesys Technology社
GL9714）
C：2.5Gbps高速シリアル信号
が通り，使う信号数（レーン幅）
を選べるPCI Expressエッジ
写真 A
A：物理層のMAC処理のほか，デー
タ・リンク層，トランザクション層の
処理を行う中規模FPGA（ザイリンク
スSpartan-3 XC3S4000-FG900）
F：2.5Gbpsシリ
アル・ライン
E：PHYチップとFPGA間の
125MHz/250MHz高速パラ
レル・インターフェースPIPE
アドイン・カード解剖図
PCI Express エンドポイントとなる x4 アドイン・カードの例．Genesys Technology 社の PHY チップとザ
イリンクスの中規模 FPGA で構成される．
米国ザイリンクスの中規模 FPGA Spartan-3 を用いており，PHY チップから
PIPE インターフェースを介して伝送されたデータを，PCI Express エンドポイ
ント用ソフト IP コアによって処理することで PCI Express 接続を制御します．
口絵 2 カラー・プレビュー PCI Express アドイン・カード解体新書
FPGAの回路情報を格納する
コンフィグレーションROM
電源
この構成で，データのフロー制御やパケット化，エラー通知，割り込み挿入など，
MAC 層を含めた上位層（トランザクション層，データ・リンク層）の機能をすべ
て実現できます．
口絵 3
7セグメント
LED
ユーザ・
レジスタ
DIPスイッチ
ユーザ・レジスタ
インターフェース
ユーザ AUX
PIPE インターフェース
PCI Express MAC
DMA インターフェース
ターゲット
（ローカル）
インターフェース
PHYチップ GL9714
DCM
ブロック
RAM
128ビット/512ワード
サブボード
DMA
128ビット
発振器
DDR SDRAM
コントローラ
FPGA
DDR SDRAM
図B
PCI Express システムにおける FPGA の役割と概要
アドイン・カードに搭載された FPGA の機能を示す．特に MAC 層の処理とソフト IP コアで実装した DMA，
PHY チップの関係を表す．
バースト転送方式でデータ伝送帯域を確保し，RAM などにダンピングする必要
があるアプリケーションでは，ソフト IP コアの DMA（Direct Memory Access）
コントローラを追加することで実現します．また，PIPE のデータ・クロック・
タイミングは，FPGA 内の DCM（Digital Clock Manager）が持つ位相シフト機能
や IOB（入出力ブロック）内にある遅延エレメントを用いて調整できます
（図 B）．
● PHY チップの役割（写真 A の B）
・後段 LSI とのパラレル・インターフェース PIPE
・ 8b/10b 符号化
・シリアル−パラレル変換（SerDes）
・バッファ（FIFO）
を備える
・ PLL を備える
・シリアル信号からクロックを再生
写真 B のような PHY チップは，物理層機能を実現します．PMA（Physical
口絵 4 カラー・プレビュー PCI Express アドイン・カード解体新書
写真 B 2.5 Gbps シリアル信号を
125 MHz/250 MHz パラレル信号に
変換する PHY チップの例
Media Attachment）層では，SerDes を含むアナログ・ブロックが内蔵されてお
り，2.5 Gbps のシリアライズやデータからのクロック再生（CDR ： Clock Data
Recovery）機能などを実現します．また，PCS 層で 8b/10b 符号化/復号化や，レー
ン間の位相を補償するためのエラスティック・バッファなどが搭載されています．
選択する PHY チップが持つドライブ機能により，PIPE 転送時の動作モードが
決定され，上位層への転送周波数やビット幅が定義されます．
● PCI Express エッジ（写真 A の C）
・電解金メッキ端子
・ 2.5 Gbps シリアル・インターフェースを伝送する
・ 100 MHz リファレンス・クロックを伝送する
・￣
PRSNT，￣
WAKE を伝送する
・ 3.3 V と 12 V の電源供給
ホスト・コンピュータ（ルート・コンプレックス・デバイス）との接続のための，
電解金メッキ加工されたコネクタ端子です．図 C のように 2.5 Gbps の差動シリ
アル信号やエンドポイント・デバイスへの 100 MHz リファレンス・クロックが
伝送されます．活線挿抜対応ピン（￣
PRSNT）やローパワー・ステート（L2 状態）か
らの復帰用信号（￣
WAKE）などもアサインされています．
口絵 5
PCI Express
エッジ・コネクタ
図C
PCI Express カード・エッジでやりとりされる信号（4 レーンの場合）
● フォーム・ファクタ（写真 A の D）
・アドイン・カード（CEM Specification）
・フル・サイズ： 111.15 mm × 312 mm
・ロー・プロファイル： 68.9 mm × 167.65 mm
・板厚： 1.57 mm
・電力供給
＋3.3 V±9 ％：最大 3 A
＋12 V±8 ％：最大 5.5 A
＋3.3 Vaux±9 ％：最大 375 mA
・実装面高さ規定： 14.47 mm
・はんだ面高さ規定： 2.67 mm
PCI Express プロトコルには，58 以上のフォーム・ファクタが存在します．そ
の中でも，写真 A のようなアドイン・カードの場合，CEM Specification により
各フォーム・ファクタが定義されています．特にオープン・システムで使用する
場合，部品やケーブル，ボードの干渉を防止するためにはこの規定に準拠する必
要があります．
口絵 6 カラー・プレビュー PCI Express アドイン・カード解体新書
● PHY チップと後段 LSI 間の 125 MHz / 250 MHz 高速パラレル・インター
フェース PIPE（写真 A の E）
・電気特性は図 D のような SSTL-II I/O 規格
・パラレル信号は 125 MHz/250 MHz 動作
・ソース・シンクロナス通信でクロック信号を使う
・ COMMAND/STATUS など各種制御信号をやりとり
・ 1 レーンあたり 8 ビット/16 ビットのデータを通信
図 E のように多くの高速パラレル信号を配線するので，パターン設計が難しく
なります．
SSTL-II Class 1
ドライバ
R ≒25Ω
VTT ＝1.25V
R ≒50Ω
レシーバ
Z ≒50Ω
図 D 電気特性には SSTL-Ⅱなど
が使われる
VREF ＝1.25V
FPGA
パラレル信号の
配線パターン
PHYチップ
図E
制御信号も含めて 1 レーンあたり 30 本以上の配線が必要なのでパターン配線が難しい
口絵 7
4ペアの差動信号ラインが交差
せず等長に配線されている
図F
4 レーンの場合の配線パターンの例
● PCI Express 2.5 Gbps シリアル信号（写真 A の F）
図 F のように PHY チップからエッジまで，できるだけ差動パターンを交差さ
せず，ビア接続を少なくし，等長になるように配線します．
● IP コアによる設計
PCI Express の設計において，FPGA や ASIC に搭載する IP コアには，主に
物理層の IP コア（PHY チップ機能）と上位層の IP コア（エンドポイント・ブロッ
ク機能）が存在します．ザイリンクスの高性能 FPGA Virtex-5 LXT/SXT ファミ
リでは，PCI Express の PHY 機能として RocketIO GTP トランシーバを使用で
きます．エンドポイント・ブロック機能はハード・マクロで内蔵しています．
2 チップのハードウェア構成の場合，ソフト IP コアを組み込めます．各 IP ベ
ンダ（FPGA ベンダ，米国 NorthWest Logic 社や米国 PLD Applications 社）から
PIPE インターフェースの種類（標準 PIPE，PXPIPE，TI-PIPE など）や FPGA の
種類に最適化されたソフト IP コアが提供されています．
口絵 8 カラー・プレビュー PCI Express アドイン・カード解体新書