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CY27410, 4-PLL Spread-Spectrum Clock Generator
CY27410 Four-PLL スペ ク ト ラ ム拡散ク ロ ッ ク ジ ェ ネ レー タ ー Four- PLL スペ ク ト ラ ム拡散 ク ロ ッ ク ジ ェ ネ レー タ ー 特長 ■ ■ 入力周波数 水晶発振子入力 : 8MHz ～ 48MHz ❐ リ フ ァ レ ン ス ク ロ ッ ク : 8MHz ～ 250MHz LVCMOS ❐ リ フ ァ レ ン ス ク ロ ッ ク : 8MHz ～ 700MHz 差動 ❐ ❐ ■ RMS 位相ジ ッ タ : 1ps 最大、 12kHz ～ 20MHz オ フ セ ッ ト ■ PCIe 1.0/2.0/3.0 対応 ■ SATA 2.0、 USB 2.0/3.0、 1/10GbE 対応 ■ ❐ 出力周波数 ❐ 25MHz ～ 700MHz LVDS、 LVPECL、 HCSL、 CML ❐ 3MHz ～ 250MHz LVCMOS ❐ 1kHz ～ 8MHz の LVCMOS、 1 本 ■ 以下のも のを備えた 4 個のフ ラ ク シ ョ ナル N 型位相同期回路 (PLL) VCXO (±120ppm、 0.23ppm のス テ ッ プ ) スペ ク ト ラ ム拡散機能 ( 論理 SS と Lexmark プ ロ フ ァ イル、 0.1% ～ 5%、 0.1% のス テ ッ プ、 下方または中央 拡散 ) ■ 電源電圧 : 1.8V、 2.5V、 3.3V ■ ゼロ遅延バ ッ フ ァ (ZDB) と 非ゼロ遅延バ ッ フ ァ (NZDB) コ ン フ ィ ギ ュ レーシ ョ ン ■ I2C経由で再 コ ン フ ィ ギ ュ レーシ ョ ン(基板上でのプ ログ ラ ム) が可能 ■ 産業グ レー ド のデバイ ス、48 ピ ン QFN (7×7×1.0mm) パ ッ ケー ジ で提供 最大 12 出力をサポー ト 、 6 出力ずつ 2 バン ク 最大 8 差動出力ペア（HCSL、LVPECL、CML、または LVDS） ❐ 最大 12 LVCMOS 出力 ❐ ■ バン ク 内の差動出力スキ ュ ーは最大 100ps OUT16 OUT15 VDDIO_S1 VDDIO_D1 OUT14P OUT14N OUT13P OUT13N OUT12P OUT12N OUT11P OUT11N 論理ブ ロ ッ ク図 O2[1..4] O1[1..4] O2[1..4] FS PLL1 PLL2 I2C INC IN1S IN2S XIN INC IN1S IN2S ADC OUTC O1[1..4] Output Drivers 1 VIN FS2 FS1 FS0 SCLK SDAT RCAL XOUT INI IN1S IN2S INC RCCAL Register Memory BG INC IN1S IN2S IN2N INC IN1S IN2S IN2P Reference System OUTC IN1P IN1N PLL3 OSC PLL4 O3[1..4] O4[1..4] O3[1..4] O4[1..4] NV Memory POR QP PRG Block LDOs VDD Cypress Semiconductor Corporation 文書番号 : 001-96106 Rev. *C • 198 Champion Court OUT26 OUT25 VDDIO_S2 VDDIO_D2 OUT24P OUT24N OUT23P OUT23N OUT22P OUT22N OUT21P OUT21N Output Drivers 2 • San Jose, CA 95134-1709 • 408-943-2600 改訂日 2017 年 3 月 14 日 CY27410 目次 機能の詳細 .......................................................................... 3 入力シ ス テム ............................................................... 3 VCXO 入力ブ ロ ッ ク .................................................... 3 周波数選択入力 ........................................................... 3 I2C ブ ロ ッ ク (SCLK、 SDAT) ..................................... 4 ク ロ ッ ク生成セ ク シ ョ ン ............................................. 4 出力セ ク シ ョ ン ........................................................... 4 基板上のプ ログ ラ ミ ング ............................................. 5 機能的な特長 と ア プ リ ケーシ ョ ンの考慮事項 ............ 5 ピ ン配置 ........................................................................... 10 電気的仕様 ........................................................................ 13 絶対最大定格 ............................................................. 13 動作温度 .................................................................... 13 動作電源 .................................................................... 13 チ ッ プ レ ベルの DC 仕様 .......................................... 14 出力の DC 仕様 ......................................................... 15 入力 ク ロ ッ クの AC 仕様 ........................................... 16 出力の AC 仕様 .......................................................... 17 文書番号 : 001-96106 Rev. *C テ ス ト と 測定回路 ...................................................... 23 電圧 と タ イ ミ ングの定義 ........................................... 24 パ ッ ケージ情報 ................................................................ 26 はんだ リ フ ローの仕様 .............................................. 26 注文情報 ........................................................................... 27 注文コ ー ド の定義 ...................................................... 27 略語 .................................................................................. 28 本書の表記法 .................................................................... 28 測定単位 .................................................................... 28 改訂履歴 ........................................................................... 29 セールス、 ソ リ ュ ーシ ョ ンおよび法律情報 ..................... 30 ワール ド ワ イ ド 販売 と 設計サポー ト ......................... 30 製品 ........................................................................... 30 PSoC® ソ リ ュ ーシ ョ ン ............................................ 30 サイ プ レ ス開発者コ ミ ュ ニ テ ィ ................................ 30 テ ク ニ カル サポー ト ................................................. 30 ページ 2/30 CY27410 機能の詳細 CY27410 は、4 個の独立 し た フ ラ ク シ ョ ナル PLL を備えた標準 性能の プ ロ グ ラ マ ブ ル な ク ロ ッ ク ジ ェ ネ レ ー タ ー で あ り 、 0ppm の合成誤差でいかな る周波数 も生成で き ます。 それぞれ の PLL の後に、1 つの PLL か ら 4 つの異な る周波数を生成する 独立 し た 4 個の分周器 の一式が続き ます。 4 個の分周器は、 最 小限のスキ ュ ーで位相の揃 っ た ク ロ ッ ク出力を生成する ために 同期 さ れます。 PLL は、 EMI を減少 さ せる ためのスペ ク ト ラ ム 拡散機能に も対応 し ています。 PLL1 は、 VCXO 機能を備えて お り 、 出力周波数を ppm 単位で変更する こ と がで き ます。 CY27410 の入力には、水晶振動子またはシ ングルエ ン ド ／差動 リ フ ァ レ ン ス ク ロ ッ ク を使用で き ます。 デバイ スは最大 12 出 力をサポー ト し 、 それぞれ 6 出力ずつの 2 バン ク に分け ら れて います。 PLL1 と PLL2 の 4 出力はバン ク 1 の出力に多重化 さ れ、 PLL3 と PLL4 の 4 ク ロ ッ ク出力 はバン ク 2 の出力に多重 化 さ れています。 これら 2 バン ク の 12 出力は、 8 差動出力、 12 シ ングルエ ン ド 出力、または差動出力 と シ ングルエ ン ド 出 力の 組み合わせに設定する こ と がで き ます。 CY27410 は、デバイ スの コ ン フ ィ ギ ュ レーシ ョ ン設定を格納す る揮発性 メ モ リ と 8 レ ジ ス タ か ら な る不揮発性 メ モ リ を内蔵 し ています。 これ らのレ ジ ス タ は基板上で I2C イ ン タ ー フ ェ ース 経由でア ク セス し 、 プ ログ ラ ムする こ と がで き ます。 また、 ア プ リ ケーシ ョ ン基板上でデバイ ス を完全に再プ ログ ラ ムする こ と も で き ます。 I2C イ ン タ ー フ ェ ース以外の外部信号は以下の よ う な異な る機能を持つ多機能ピ ンに設定 で き ます。 図 2. 水晶の接続 XIN 水晶 出力周波数を動的に変更 ■ 出力イ ネーブル／デ ィ ス エーブル ■ 電源切断 ■ 拡散の有効化／無効化 XO XOUT IN1 と IN2 は、 シ ングルエ ン ド または差動 リ フ ァ レ ン ス入力を 受け入れる よ う に設計 さ れていま す。IN2 は、デバイ スに ZDB 機能を実装する時にに フ ィ ー ド バ ッ ク 信号を受信する ために使 用 し ま す。 差動入力では、 LVPECL、 LVDS、 CML、 HCSL な ど複数の信号 規格で入力で き ます。 図 3 に示すよ う に、 差動信号は AC カ ッ プ リ ング し なければな り ません。 図 3. 差動信号 と シ ングルエ ン ド 信号の入力 100pF 差動信号 ■ INxP 終端 INxN 100pF INxP また 32.768kHz な ど、幅広 く 使用 さ れている リ フ ァ レ ン ス周波 数を得る ための低周波数 ク ロ ッ ク出力 (kHz のレ ン ジ ) を 1 つ 備え て い ま す。 CY27410 のジ ッ タ 仕様は、 PCIe 1.0/2.0/3.0、 USB 2.0/3.0、 SATA 1.0/2.0、 および 1/10GbE 通信プ ロ ト コ ル に適合 し ています。 入力シ ス テム 入力シ ス テムは以下の ものに対応 し ています ( 図 1 を参照 ): ■ XIN/XOUT は水晶振動子入力に対応 し ます。 ■ IN1 は差動 と シ ングルエ ン ド ク ロ ッ ク入力に対応 し ます。 ■ IN2 は差動 と シ ングルエ ン ド ク ロ ッ ク入力に対応 し ます。 図 1. 振動子／ ク ロ ッ ク入力のブ ロ ッ ク図 INC XO MUX IN1P IN1N DIV-R1 IN2P IN2N DIV-R2 文書番号 : 001-96106 Rev. *C INI IN1S IN2S 合成セ ク シ ョ ンへ XIN XOUT 水晶振動子を使用する場合、図 2 に示すよ う に XIN と XOUT を 水晶 振動子に接続する こ と で必要な内部周波数を生成 し ます。 サポー ト さ れる差動チ ュ ーニ ング コ ンデンサの範囲は 8pF ～ 12pF です。 RS INxN LVCMOS 信号 VCXO 入力ブ ロ ッ ク VIN 入力は、 デバイ スの VCXO 機能用に使用 し ます。 オーデ ィ オ ビ ジ ュ アル ア プ リ ケーシ ョ ン等で必要 と さ れる こ の機能で は、 入力電圧に応 じ て出力周波数を変更で き ます。 出力周波数 は、 最大 ±120ppm ま で可変で き ます。 この入力電圧は、 VCXO 機能を提供する ために PLL1 分数分周器を直接制御 し ます。 周波数選択入力 CY27410 は周波数選択機能に対応 し てお り 、動作中に出力周波 数を変更す る こ と がで き ます。 デバ イ スには 8 つの コ ン フ ィ ギ ュ レーシ ョ ン レ ジ ス タ があ り 、 事前にプ ログ ラ ムするか、 ま たは I2C を介 し て書き込む こ と がで き ます。FS ピ ンの信号レ ベ ル (HIGH か LOW) を変更する こ と で、適切な コ ン フ ィ ギ ュ レー シ ョ ン レ ジ ス タ を選択 し 、それに応 じ て出力周波数を変更 し ま す。 ページ 3/30 CY27410 I2C ブ ロ ッ ク (SCLK、 SDAT) ■ CY27410 は、 I2C 経由で内部レ ジ ス タ のプ ログ ラ ミ ングに対応 し てお り 、 デバイ ス を設定する こ と が可能です。 CY27410 は また、 フ ラ ッ シ ュ メ モ リ ( 不揮発 メ モ リ ) へのユーザー プ ロ フ ァ イ ル プ ロ グ ラ ミ ン グお よ び部分的な更新をサポー ト し て います。 メ モ リ 内容のプ ロ テ ク シ ョ ンは、 読み出 し 、 書き込み、 読み出 し ／書 き 込みお よ び プ ロ テ ク シ ョ ン な し を 設定で き ま す。 デバイ スは、 I2C バス仕様 Ver. 2.1 以降に準拠 し ています。 主な仕様は以下の通 り です。 ■ 400kb/s ( フ ァ ース ト モー ド ) ■ 7 ビ ッ ト ア ド レ ッ シ ン グに対応 選択可能なデバイ ス ア ド レ ス ( プ ログ ラ ム可能 )、デ フ ォル ト = 69 (16 進数 ) (7 ビ ッ ト ) ク ロ ッ ク生成セ ク シ ョ ン CY27410 は、 コ ア ブ ロ ッ ク である 4 個の PLL から 構成 さ れて います。 それぞれの PLL はフ ラ ク シ ョ ナル N 機能を備えてお り 、 入力 リ フ ァ レ ン ス周波数から 100ppb ま での精度で出力周 波数を生成する こ と がで き ます。 PLL の出力は 4 個の分周器に 供給 さ れた後、 シ ン ク ロナ イザーで同期 さ れます。 グ リ ッ チな し のク ロ ッ ク遷移機能を実現する、または可変遅延生成回路を 使っ て プ ログ ラ マ ブル遅延機能な ど も 実現で き ます。 出力分周 器 と マルチ プ レ ク サも 、 こ のサブ シ ス テムの一部 と し て含まれ ています。 図 4 に示す構成は、 全 4 個の PLL で同 じ 構造を持っ ています。 図 4. PLL の構造 DLY=0‐4 cycles INC IN1S REF IN2S PDET + CP 5 P‐Path LF DIV O1 DIV 2 SYNC DELAY Ox1 DIV O2 DIV 2 SYNC Ox2 DIV O3 DIV 2 SYNC Ox3 DIV O4 DIV 2 SYNC Ox4 VCO I‐Path LF FBK SYNC FRAC DIV N SYNC DIV 2 DIV 2 OUTC SYNC DIV C 図 6. バン ク 2 の出力 出力セ ク シ ョ ン DIV I 1/2/4/8 O34 O33 O32 O31 DIV I 1/2/4/8 O44 O43 O42 O41 MUX MUX MUX MUX OUT23 DIFF/SE OUT24 DIFF/SE DIV L OUT22 DIFF/SE PLL から分周器を経由 し て供給 さ れた ク ロ ッ ク ソ ースは図 5 と 図 6 に示すよ う に、 マルチ プ レ クサで どの ソ ース を出力するか を決定 し ます。 INI OUT21 DIFF/SE CY27410 には、デバイ スの上部 と 下部 2 つの出力バン ク があ り ます。それぞれのバン クは 6 出力から な り ます。その内、OUT11 ～ OUT14 および OUT21 ～ OUT24 は差動 と シ ングルエ ン ド 出 力に対応 し てお り 、OUT15 ～ OUT16 および OUT25 ～OUT26 はシ ングルエ ン ド 出力のみに対応 し ています。 MUX MUX OUT14 DIFF/SE OUT15 SE MUX MUX MUX O11 O12 O13 O14 DIV L DIV I 1/2/4/8 OUT26 SE OUT13 DIFF/SE MUX OUT25 SE OUT12 DIFF/SE MUX OUT16 SE OUT11 DIFF/SE 図 5. バン ク 1 の出力 MUX O21 O22 O23 O24 DIV I 1/2/4/8 INI 文書番号 : 001-96106 Rev. *C ページ 4/30 CY27410 図 8. PLL ブ ロ ッ ク 図、 ク ロ ッ ク 生成 基板上のプ ロ グ ラ ミ ン グ ユーザー基板上で フ ラ ッ シ ュ メ モ リ ( 不揮発 メ モ リ ) に書き込 む こ と が可能なため、 あ らか じ めプ ログ ラ ム さ れていない空の デバイ ス を使用する こ と も で き ます。 これによ り 、 同 じ デバイ ス を 複数の プ ロ ジ ェ ク ト に使用す る こ と も で き、 各々の プ ロ ジ ェ ク ト に基づ いてデバイ ス を プ ログ ラ ムする こ と も で き ま す。 基板上のプ ログ ラ ミ ングの概念図を図 7 に示 さ れます。 Reference Outputs I1 Synthesis Block O1 R1 PLL R2 DLY O2 O3 図 7. 基板上のプ ログ ラ ミ ング FracN O4 I2 C1 POR, Initialize L1 Non Volatile Volatile Control Store Control Registers from Adjacent PLL Device Configuration PCIE （HCSL） のク ロ ッ ク 生成 On Board Programming I2C PCIe ア プ リ ケーシ ョ ン用に、 CY27410 は差動出力を 8 ペア提 供 し ます。 こ れらの差動出力は、 どんな時 に も同 じ 拡散を持っ ています。 VCXO およびそれに対応する周波数 機能的な特長 と ア プ リ ケーシ ョ ンの考慮事項 CY27410 は コ マ ー シ ャ ル、 産業用お よ び ロ ー エ ン ド ネ ッ ト ワーキング ア プ リ ケーシ ョ ン向けの 4 PLL スペ ク ト ラ ム拡散ク ロ ッ ク ジ ェ ネ レー タ ーです。 こ のデバイ スの主な仕様は、 最大 700MHzま での周波数に対応する差動入力 (2) と 出力 (12) です。 デバイ スは最大 1ps の低い RMS 位相ジ ッ タ 、 お よび VCXO、 周波数選択、PLL バイパス モー ド な どの各種機能を備えていま す。 デバイ スは PCIe 1.0/2.0/3.0、 USB 2.0/3.0、 10GbE な どの 主な規格に準拠する よ う 設計 さ れています。 本製品は LVDS、 LVPECL、 CML、 HCSL、 および LVCMOS の 論理レ ベルに対応 し て います。 CY27410 は VCXO 機能および PLL カ スケー ド 接続オプ シ ョ ン を備えてお り 、 固定 リ フ ァ レ ン スから 可変周波数および高精度 の周波数を生成 し ます。 デジ タ ル テ レ ビ では、 オーデ ィ オ と ビ デオ ク ロ ッ ク は 27MHz VCXO 信号に同期 し て生成 さ れなけれ ばな り ません。 図 9 のよ う に、 チ ッ プのアーキテ ク チ ャ はカ ス ケー ド 接続によ り こ れを保証 し ています。 図 9. PLL のカ スケー ド 接続 REF SS_PLL XBUF 100MHz HCSL 66.66MHz LVCMOS VIN VCFS (PLL1) 27MHz VCXO FS PLL VIDEO 74.25MHz FS PLL AUDIO 36.864MHz ク ロ ッ ク ジ ェ ネ レー タ ー CY27410 の主な機能は、 外部 ク ロ ッ ク (IN1) または水晶 リ フ ァ レ ン スか らの周波数生成です。出力周波数を決定する ためには、 4 つの変数があ り ます。 こ れ らは REF 入力、DIV-R (R1)、FracN (DIV-N) 分周器、 ポス ト 分周器 (DIV-O) です。 出力周波数を決 定する基本式は : ■ ク ロ ッ ク ジ ェ ネ レー タ ー モー ド = ((REF x DIV-N) / DIV-R) / DIV-O ❐ fOUT PLL バイパス モー ド ❐ fOUT = REF / DIV-I または REF / DIV-I / DIV-L 基本的な PLL のブ ロ ッ ク図を図 8 に示 し ます。PLL の各出力は 遅延回路を介 し て出力マルチ プ レ クサに供給 さ れます。 こ の遅 延回路は必要に応 じ て各々の ク ロ ッ ク を一定の時間遅延 さ せる こ と がで き ます。 ■ 文書番号 : 001-96106 Rev. *C オーデ ィ オ と ビデオ ク ロ ッ クは、 27MHz VCXO 入力 と 同時に 生成 さ れる要件以外に、 出力周波数を生成する ために複雑な分 周比も 必要 と し ます。オーデ ィ オ と ビデオ信号用の一般に使用 さ れている分周比は、 表 1 に示 さ れます。 表 1. オーデ ィ オ と ビデオ周波数 出力周波数 74.17582418 比率 91:250 33.8688 625:784 22.5792 1875:1568 16.9344 1250:784 11.2896 1875:784 5.6448 1875:392 36.864 375:512 ページ 5/30 CY27410 図 12. ZDB コ ン フ ィ ギ ュ レーシ ョ ン での早い／遅い位相 ゼロ遅延バ ッ フ ァ 機能 CY27410 は、 ゼロ遅延バ ッ フ ァ (ZDB) と し て機能 し ます。 こ の機能を実装する ためには、同一 PLL 出力のいずれかを フ ィ ー ド バ ッ ク リ フ ァ レ ン ス と し て使います。 フ ィ ー ド バ ッ ク ルー プ内に分周器を使用する こ と で、周波数逓倍 ZDB と し て も 機能 で き ます ( 図 10 を参照 く だ さ い )。 こ の機能は、 PLL が整数 N モー ド にある時にのみサポー ト さ れます。 Reference Synthesis Block R2 O1 R1 PLL R2 PLL DLY O2 O3 FracN O4 I2 C1 Outputs L1 I1 Synthesis Block REF O1 R1 図 10. ZDB コ ン フ ィ ギ ュ レーシ ョ ン Reference Outputs I1 DLY from Adjacent PLL O2 O3 FracN O4 C1 I2 非ゼロ遅延バ ッ フ ァ L1 CY27410 は、 PLL バイパス モー ド に対応 し ています。 こ れは、 図 13 に示 さ れる よ う に、PLL ブ ロ ッ ク 全体をバイパス し て、設 定可能な非ゼロ遅延バ ッ フ ァ (NZDB) と し て動作 し ます。 入出 力のレ ベル 変換 と 選択入力に も対応 し ています。 from Adjacent PLL CY27410 は、 R1 と R2 を整数比で変更する こ と で、 周波数逓 倍 ZDB を 実 装 し ま す。 二 つ の 値 が 一 致 し て い る 場合は、 CY27410 は単純な ZDB と し て動作 し ます。 早い／遅い出力位相 図 13. NZDB コ ン フ ィ ギ ュ レーシ ョ ン Reference Outputs Synthesis Block O1 R1 CY27410 は、 0 ～ 4×VCO/2 サイ クルを提供する ために、 分周 器で遅延回路をサポー ト し ます。従 っ て、 こ の機能を使用する と 、 ある出力は他の出力に比べて一定の遅れ位相または進み位 相を持たせる こ と がで き ます。 こ の機能は、 ZDB モー ド に も 使 用で き、 リ フ ァ レ ン ス入力に対 し て 「早い」 位相や 「遅い」 位 相を 提供 し ます。 図 11 と 図 12 を参照 く だ さ い。 PLL R2 DLY O2 O3 FracN O4 I2 C1 L1 図 11. 早い／遅い位相の出力 from Adjacent PLL Reference Outputs Synthesis Block O1 R1 R2 I1 PLL I1 O2 O3 FracN O4 C1 ク ロ ッ ク ジ ェ ネ レー タ ー と バ ッ フ ァ の組み合わせ CY27410 は、 単一のデバイ ス内で ク ロ ッ ク ジ ェ ネ レー タ ー と バ ッ フ ァ の組み合わせを提供 し ています。 こ れは入出力のコ ン フ ィ ギ ュ レーシ ョ ン を組み合わせる こ と で実現 し ます。 こ のよ う なア プ リ ケーシ ョ ンの例を図 14 に示 し ます。 DLY I2 L1 図 14. ク ロ ッ ク ジ ェ ネ レー タ と NZDB Reference Outputs Synthesis Block from Adjacent PLL O1 R1 R2 PLL I1 DLY O2 O3 FracN C1 O4 I2 L1 from Adjacent PLL 文書番号 : 001-96106 Rev. *C ページ 6/30 CY27410 図 16. スペ ク ト ラ ム拡散のプ ロ フ ァ イル 低周波数出力 Nonlinear Profile MAX IN Time 図 15. 低周波数出力オプ シ ョ ン Outputs O1 R1 R2 PLL DLY O2 O3 FracN SS Clock MIN Time Typical Clock Amplitude (dB) Synthesis Block I1 MAX Typical Clock SS Clock Amplitude (dB) Reference Frequency Linear Profile frequency CY27410 は図 15 に示 さ れる よ う に、LVCMOS 出力ので き る低 周波数ジ ェ ネ レー タ ー カ ウ ン タ ーを内蔵 し ています。 こ れは、 ウ ォ ッ チ ド ッ グ タ イ マや kHz レ ン ジの ク ロ ッ ク 生成に使用する こ と がで き ます。 EMI Reduction EMI Reduction Frequency Frequency O4 C1 I2 L1 from Adjacent PLL スペ ク ト ラ ム拡散 電磁妨害 (EMI) を減少 さ せる ために、CY27410 はスペ ク ト ラ ム 拡散変調を提供 し ています。 出力 ク ロ ッ ク は、 よ り 幅広い周波 数範囲にわた っ てエネルギーを拡散 し 、 シ ス テム EMI を低減 さ せる よ う 変調する こ と がで き ます。 CY27410 は、 変調用に線形 と 非線形の 2 種類の拡散プ ロ フ ァ イル を 実 装 し ています。 スペ ク ト ラ ム拡散は、 いかな る出力 ク ロ ッ ク、 いかな る周波数、 0.1% ～ 5% (0.1% のス テ ッ プ ) のいかな る拡散量に も 適用で き ます。 中央または下方拡散 も プ ログ ラ ム可能です。 拡散変調レー ト は、 30kHz ～ 60kHz に制限 さ れます。 スペ ク ト ラ ム拡散は、 FracN の変調でデジ タ ル処理で生成 さ れ ます。 つま り 、 全てのパラ メ ー タ ーはプ ロ セスや電圧、 温度変 化 と は無関係で安定 し ています。同一 PLL から 生成 さ れる全て のク ロ ッ クは、 同 じ 変調量を持 っ ています。 図 16 に示すよ う に、 変調 さ れた ク ロ ッ ク の高調波は、 変調 さ れない信号の高調波に比べて ピー クが低 く な り ます。 こ の減少 量は、 周波数 （F) お よび拡散量 （P) に依存 し ます。 非線形プ ロ フ ァ イルの場合、 減少量は次の式で計算で き ます : dB = 6.5 + 9 * log10(P) + 9 * log10(F) こ こ で、 P は拡散量 （％）、 F は MHz での周波数です。 VCXO (VCFS) 機能 CY27410 は、 水晶振動子周波数を変更する こ と な し に VCXO 機能を実現 し ます。 こ の機能は、 図 17 のよ う に、 FracN カ ウ ン タ ーを VIN レ ベルに応 じ て変調する こ と で実装 し ています。 従 っ て、 こ れは電圧制御周波数 シ フ ト (VCFS, voltagecontrolled frequency shift) と 呼ばれています。 VCFS 機能は、 FracN 分周器を変調する こ と で実装 さ れます。 つま り 、全てのパラ メ ー タ ーは プ ロ セスや電圧、温度変化に影 響 さ れる こ と な く 安定 し た特性を示 し ます。 VCFS 動作を スペ ク ト ラ ム拡散 と 組み合わせる こ と はで き ませ ん ( 図 18 を参照 く だ さ い )。 図 17. VCFS プ ロ フ ァ イル Frequency ppm 0 1/2 * VDD VIN 図 18. VCFS と スペ ク ト ラ ム拡散 Reference Outputs I1 Synthesis Block O1 R1 R2 PLL DLY O2 O3 FracN O4 I2 C1 L1 SSC 文書番号 : 001-96106 Rev. *C VCFS VIN from Adjacent PLL ページ 7/30 CY27410 水晶発振回路 基本的なシ リ アル フ ォ ーマ ッ ト を図 19 に示 し ています。 図 19. シ リ アル バス上のデー タ 転送シーケ ン ス SCLK SDAT START Condition Address or Data may Acknowledge be changed Valid 適切な動作を可能にする ために、 水晶の仕様は 3 つのレ ン ジに 分け られています。 対応する水晶発振子および回路のパ ラ メ ー タ ーを表 2 に示 し ま す。 表 2. 水晶の仕様 レンジ 最小周波数 (MHz) 最大周波数 (MHz) 最大 R1 (Ω) 最大 DL (uW) 低 8 12 150 100 中 12 20 70 100 高 20 48 50 100 Device Address 対応する最大 C0 (pF) 9 2 10 2 12 3 Memory Address Memory Data 連続書き込み Device Address Write Ack 2 Start すべてのレ ン ジに適用 さ れる CL (pF) 8 図 20. デー タ フ レーム アーキテ ク チ ャ ( 書き込み ) ラ ン ダム書き込み Memory Address Memory Data Memory Data Ack Stop 高レ ン ジ = 20 ～ 48MHz 書き込み動作は、 マ ス タ ーから のデバイ ス ア ド レ ス ワー ド の 後に完全な 8 ビ ッ ト メ モ リ ア ド レ スが続き、 次にス レーブか ら のア ク ノ リ ッ ジ ビ ッ ト (SDAT=0/LOW) が続いた ら 、 有効 と な り ます。 次の 8 ビ ッ ト は、 書き込み用のデー タ ワー ド を含ま なければな り ません。 デー タ ワー ド が受信 さ れた後、 ス レーブ はも う 1 つのア ク ノ リ ッ ジ ビ ッ ト (SDAT=0/LOW) で応答 し 、 マ ス タ ーは書き 込みシーケ ン ス を STOP 条件で終了 し ま す ( 図 20 を参照 く だ さ い )。 網掛け部分は CY27410 が ド ラ イ ブす る信号です。 Ack Stop ■ STOP Condition Ack 中レ ン ジ = 12 ～ 20MHz Ack ■ Write Ack 低レ ン ジ (FNOM) = 8 ～ 12MHz Start ■ Ack CY27410 の IN1 (XIN/XOUT) にある リ フ ァ レ ン ス発振回路は 様々な低 コ ス ト 水晶振動子に対応 し て い ま す。 CY27410 は、 8pF ～ 12pF の定格負荷容量の水晶振動子に対応 し ています。3 ページの図 2 に示すよ う に、CY27410 は フ ィ ー ド バ ッ ク 抵抗や チ ュ ーニ ン グ コ ン デ ンサな ど全ての コ ン ポーネ ン ト を内蔵 し てお り 、 発振回路は以下の仕様で水晶振動子によ る ク ロ ッ ク 発 振を行います。 シ リ アル プ ログ ラ ミ ン グ イ ン タ ー フ ェ ース プ ロ ト コル CY27410 は、 読み出 し と 書き込みモー ド で最大 400Kb/s で動 作する 2 線式シ リ アル イ ン タ ー フ ェ ース用に SDAT と SCLK ピ ン を使用 し ます。 こ れは、 I2C バスの規格に準拠 し ています。 基 本的な書き込みプ ロ ト コルは以下の通 り です。 ス タ ー ト ビ ッ ト ； 7 ビ ッ ト デバイ ス ア ド レ ス ； R/W ビ ッ ト ； ス レーブ ア ク ノ リ ッ ジ (ACK)；8 ビ ッ ト メ モ リ ア ド レ ス (MA)； ACK ； 8 ビ ッ ト デー タ ； ACK ； ( 必要な場合 ) MA+1 ア ド レ ス の 8 ビ ッ ト デー タ ； ACK ； MA+2 ア ド レ スの 8 ビ ッ ト デー タ ； ACK ； ．．． な ど ； ス ト ッ プ ビ ッ ト 。 文書番号 : 001-96106 Rev. *C ページ 8/30 CY27410 読み出 し 動作は、 ス レーブ ア ド レ スの R/W ビ ッ ト が 「1」 (HIGH) にセ ッ ト さ れる こ と を除き、 書き込み動作 と 同 じ 方法で開始 さ れ ます。 ラ ン ダム読み出 し と シーケ ン シ ャル読み出 し と い う 2 つの基本的な読み出 し 動作があ り ます。 図 21 には、 こ れら の動作を 示 し ます。 図 21. デー タ フ レーム アーキテ ク チ ャ ( 読み出 し ) Memory Data NAck Stop Memory Data Ack Device Address Read Ack Device Address Read Ack Memory Address Ack Start Memory Address Ack Start Write Ack Device Address Write Ack Start ラ ン ダム読み出 し Memory Data マス タ ーは、 ラ ン ダム読み出 し 動作を通 し て メ モ リ のいかな る 位置に も ア ク セスで き ます。 この読み出 し 動作 タ イ プ を実行す る ためには、 まず読み出 し たい メ モ リ ア ド レ ス を セ ッ ト し ま す。 このア ド レ ス を書き込み動作 と 同様に CY27410 に送信 し ます。 メ モ リ ア ド レ スが送信 さ れた後、 マス タ ーはア ク ノ リ ッ ジの後に続いて START 条件を生成 し ます。こ う する こ と で、内 部ア ド レ ス ポ イ ン タ ーがセ ッ ト さ れ、デー タ がそのア ド レ スに 格納 さ れる こ と な し に、 書き込み動作を終了 し ます。 次に、 マ ス タ ーは R/W ビ ッ ト を 「1」 にセ ッ ト し てデバイ スア ド レ ス を 再発行 し ます。 NAck Stop Device Address Ack Start 連続読み出 し （NACK)、 STOP 条件を生成する こ と で、 CY27410 に送信を停 止 さ せます。 シーケ ン シ ャ ル読み出 し 動作は、 最初の 8 ビ ッ ト メ モ リ デー タ を受信 し た後にマス タ ーが STOP 条件ではな く ア ク ノ リ ッ ジ を発行する こ と を除き、ラ ン ダム読み出 し と 同 じ プ ロ セスに従 います。 ア ク ノ リ ッ ジ を発行する こ と によ り 、 内部ア ド レ ス ポ イ ン タ がイ ン ク リ メ ン ト さ れて、 その後、 次の 8 ビ ッ ト メ モ リ デー タ が出力 さ れます。 マス タ ーは STOP 条件ではな く ア ク ノ リ ッ ジ を引き続き発行する こ と で、 ス レ ーブ デバイ ス メ モ リ の内容全体を順次読み出す こ と がで き ます。 する と 、 CY27410 はア ク ノ リ ッ ジ を発行 し て 8 ビ ッ ト デー タ を送信 し ます。 マ ス タ ー デバ イ スは転送を ア ク ノ リ ッ ジせず 文書番号 : 001-96106 Rev. *C ページ 9/30 CY27410 ピ ン配置 CY27410 は 48 ピ ン QFN パ ッ ケージ で提供 さ れています。 表 3. CY27410 のピ ン機能 ピ ン名 I/O タ イプ ピ ン数 ピ ン番号 機能 XIN I 水晶 1 8 XOUT O 水晶 1 9 水晶振動子接続 入力 XIN 水晶振動子接続 出力 XOUT IN1P I LVCMOS ／ 差動 1 6 IN1 差動ペアの正相入力。 LVCMOS 入力用の IN1 差動入力では外付け直列 コ ンデンサが必要 IN1N I 差動 1 5 IN1 差動ペアの逆相入力。 LVCMOS 時は不使用 差動入力では外付け直列 コ ンデンサが必要 IN2P I LVCMOS ／ 差動 1 4 ZDB モー ド のフ ィ ー ド バ ッ ク入力。 IN2 差動ペアの正相入力。 LVCMOS 入力用の IN2 差動入力では外付け直列 コ ンデンサが必要 IN2N I 差動 1 3 ZDB モー ド の フ ィ ー ド バ ッ ク入力 IN2 差動ペアの逆相入力。 LVCMOS 時は不使用 差動入力では外付け直列 コ ンデンサが必要 OUT15 O LVCMOS 1 39 LVCMOS ク ロ ッ ク出力 15 OUT16 O LVCMOS 1 37 LVCMOS ク ロ ッ ク出力 16 OUT11P O LVCMOS ／ 差動 1 48 正相出力 11 ( 差動 ) または LVCMOS 出力 11 OUT11N O 差動 1 47 逆相出力 11 ( 差動 )、 LVCMOS の場合は OUT11P に接続 OUT12P O LVCMOS ／ 差動 1 46 正相出力 12 ( 差動 ) または LVCMOS ク ロ ッ ク出力 12 OUT12N O 差動 1 45 逆相出力 12 ( 差動 )、 LVCMOS の場合は OUT12P に接続 OUT13P O LVCMOS ／ 差動 1 43 正相出力 13 ( 差動 ) または LVCMOS 出力 13 OUT13N O 差動 1 42 逆相出力 13 ( 差動 )、 LVCMOS の場合は OUT13P に接続 OUT14P O LVCMOS ／ 差動 1 41 正相出力 14 ( 差動 ) または LVCMOS 出力 14 OUT14N O 差動 1 40 逆相出力 14 ( 差動 )、 LVCMOS の場合は OUT14P に接続 OUT21P O LVCMOS ／ 差動 1 13 正相出力 21 ( 差動 ) または LVCMOS 出力 21 OUT21N O 差動 1 14 逆相出力 21 ( 差動 )、 LVCMOS の場合は OUT21P に接続 OUT22P O LVCMOS ／ 差動 1 15 正相出力 22 ( 差動 ) または LVCMOS 出力 22 OUT22N O 差動 1 16 逆相出力 22 ( 差動 )、 LVCMOS の場合は OUT22P に接続 OUT23P O LVCMOS ／ 差動 1 18 正相出力 23 ( 差動 ) または LVCMOS 出力 23 OUT23N O 差動 1 19 逆相出力 23 ( 差動 )、 LVCMOS の場合は OUT23P に接続 OUT24P O LVCMOS ／ 差動 1 20 正相出力 24 ( 差動 ) または LVCMOS 出力 24 OUT24N O 21 逆相出力 24 ( 差動 )、 LVCMOS の場合は OUT24P に接続 O 差動 LVCMOS 1 OUT25 1 22 LVCMOS ク ロ ッ ク出力 25 OUT26 O LVCMOS 1 24 1 10 LVCMOS ク ロ ッ ク出力 26 Do Not Use DNU 文書番号 : 001-96106 Rev. *C ページ 10/30 CY27410 表 3. CY27410 のピ ン機能 ( 続き ) ピ ン名 I/O タ イプ ピ ン数 ピ ン番号 SDAT I/O 33 I C シ リ アル デー タ ピ ン SCLK I LVCMOS ／ オープ ン ド レイン LVCMOS 1 1 34 I2C ク ロ ッ ク ピ ン FS0 I LVCMOS 1 30 周波数選択入力端子 FS1 I LVCMOS 1 31 周波数選択入力端子 FS2 I LVCMOS 1 32 周波数選択入力端子 VIN I 26 ADC の電圧入力 VDDIO_D1 PWR アナログ PWR 1 1 44 バン ク 1 の差動出力 (OUT11~14) の出力電源 機能 2 VDDIO_S1 PWR PWR 1 38 バン ク 1 の LVCMOS 出力 (OUT15-16) の出力電源 VDDIO_D2 PWR PWR 1 17 バン ク 2 の差動出力 (OUT21~24) の出力電源 VDDIO_S2 PWR PWR 1 23 バン ク 2 の LVCMOS 出力 (OUT25-26) の出力電源 VDD PWR PWR 9 XRES I LVCMOS 1 GND GND GND E-PAD VCCD アナログ アナログ 1 文書番号 : 001-96106 Rev. *C 1、 2、 7、 コ ア電源 11、 12、 25、 29、 35、 36 27 リ セ ッ ト 信号 （ア ク テ ィ ブ LOW） 電源グ ラ ン ド 28 1.8V 動作の場合、 VDD に接続。 2.5V と 3.3V 動作の場合、 VDD に接続 し ない。 こ のピ ン と GND 間を 100nF のコ ンデン サで接続 ページ 11/30 文書番号 : 001-96106 Rev. *C 17 VDDIO_D2 22 23 24 OUT25 VDDIO_S2 OUT26 20 21 OUT24P OUT24N 19 16 OUT22N 18 15 OUT22P OUT23P 14 OUT21N OUT23N 13 OUT21P OUT13N OUT14P OUT14N OUT15 VDDIO_S1 OUT16 43 42 41 40 39 38 37 OUT12N 45 VDDIO_D1 OUT12P 46 OUT13P OUT11N 47 44 OUT11P 48 CY27410 図 22. 48 ピ ン QFN のピ ン配置 VDD 1 36 VDD VDD 2 35 VDD IN2N 3 34 SCLK IN2P 4 33 SDAT IN1N 5 32 FS2 IN1P 6 31 FS1 VDD 7 30 FS0 XIN 8 29 VDD XOUT 9 28 VCCD DNU 10 27 XRES VDD 11 26 VIN VDD 12 25 VDD ページ 12/30 CY27410 電気的仕様 最大定格を超え る と 、 デバイ スの寿命が短 く な る可能性があ り ます。 絶対最大定格 表 4. 絶対最大定格 記号 VDD コ ア電源電圧 説明 VDDIOX 出力バン ク電源電圧 VIN 入力電圧 2 条件 Min Typ Max –0.5 – 4.6 単位 V –0.5 – 4.6 V VSS を基準 と する –0.5 – VDD+0.4 V VINI2C I C バス入力電圧 SCLK、 SDAT ピ ン –0.5 – 6 V TS 保管温度 –55 – +150 °C ESDHBM ESD ( 人体モデル ) 非動作中 JEDEC JS-001-2012 2000 – – V ESDCDM ESD ( デバイ ス帯電モデル ) JEDEC JESD22-C101E 500 – – V ESDMM ESD ( マ シ ン モデル ) JEDEC JESD22-A115B 200 – – V LU ラ ッ チア ッ プ JEDEC JESD78D – – 140 mA UL-94 可燃性定格 V-0、 1/8 イ ン チ – – 10 ppm MSL 耐湿性レ ベル – 3 – JA パ ッ ケージの熱抵抗 プ リ ン ト 基板の寸法 : 76x114x1.6mm、 4 層、 0 エ ア フ ロー 13 °C/W 動作温度 表 5. 動作温度 記号 説明 条件 Min Typ Max TA 周囲温度 –40 – +85 単位 °C TJ 接合部温度 –40 – +100 °C 動作電源 表 6. 動作電源 記号 VDD VDDIO IDDO Min Typ Max 1.8V レ ン ジ : ±5% 1.71 1.80 1.89 単位 V 2.5V レ ン ジ : ±10% 2.25 2.50 2.75 V 3.3V レ ン ジ : 5% 3.13 3.3 3.46 V 1.8V レ ン ジ : ±5% 1.71 1.80 1.89 V 2.5V レ ン ジ : ±10% 2.25 2.50 2.75 V 3.3V レ ン ジ : 5% 説明 コ ア電源電圧 出力電源電圧 ペア毎の供給電流 条件 3.13 3.30 3.46 V LVPECL、 出力ペアは 50 で VTT (VDD - 2V) に終端 – – 38.0 mA LVPECL、 出力ペアは 50 で VTT (VDD 1.7V) に終端 – – 27.0 mA IDDO ペア毎の供給電流 LVDS、 出力ペアは 100 で終端 – – 13.25 mA IDDO ペア毎の供給電流 HCSL、 出力ペアは 33 ＋ 49.9 でグ ラ ン ド に終端 – – 26.5 mA IDDO ペア毎の供給電流 CML、 出力ペアは 50 で VDD に終端 – – 18.0 mA IDDO ペア毎の供給電流 CMOS、 10pF 負荷、 33MHz – – 6.0 mA IDDPLL1 PLL 毎の消費電流 DIVC を含む – – 26.5 mA 文書番号 : 001-96106 Rev. *C ページ 13/30 CY27410 表 6. 動作電源 ( 続き ) 記号 条件 Min Typ Max XO または IN1 入力バ ッ フ ァ が有効、IN2 入力 バ ッ フ ァ が無効 – – 3.5 単位 mA – – 2.5 mA 説明 IDDXO XO ／入力ブ ロ ッ クの消費電流 IDDPM 電源管理ブ ロ ッ クの消費電流 tPLLLOCK PLL ロ ッ ク時間 PLL 有効から PLL 安定 (PLL の精度が ±1ppm) ま での時間 – – 250 s tLOCK デバイ ス電源投入時間 XO ベース ク ロ ッ ク生成モー ド で指定の最小 VDD から出力安定ま での時間。 外部ク ロ ッ ク 入力の場合、 tLOCK は水晶発振器の起動時間 (tOSCSTART) の分減少。本仕様は リ フ ァ レ ン ス が起動時に使用可能で安定 し た場合に有効。 電源投入時にユーザーが XRES を使用 し 、 電 源立ち上が り が tPU_SR 仕様よ り 遅い場合、 本 仕様は、 XRES が開放 さ れてから出力が安定 する ま でで計算 さ れる。 – – 10.0 ms tOSCSTART 水晶発振器起動時間 水晶発振器が電源投入 さ れてか ら 安定する ま での時間。 水晶 FNOM = 25MHz、 C1>1fF – – 4 ms tPU_SR 電源投入時の電源スルーレー ト VDD が指定の最小電圧に到達する ための電源 立ち上が り レー ト ( 電源立ち上が り は単調で なければな ら ない )。1V/ms よ り 遅い電源の場 合は、 電源投入時に XRES を使っ て外部から デバイ ス を リ セ ッ ト のま まに し 、 VDD が仕様 の最小値に達 し た後 XRES を解放する こ と 1 – 67 V/ms Min Typ Max 単位 チ ッ プ レ ベルの DC 仕様 表 7. 入力の DC 電気的仕様 記号 説明 条件 VIH33 入力 HIGH 電圧 LVCMOS および論理入力、 VDD = 3.3V 2.0 – – V VIH25 入力 HIGH 電圧 LVCMOS および論理入力、 VDD = 2.5V 1.7 – – V VIH18 入力 HIGH 電圧 LVCMOS および論理入力、 VDD = 1.8V 1.1 – – V VIL33 入力 LOW 電圧 LVCMOS および論理入力、 VDD = 3.3V – – 0.8 V VIL25 入力 LOW 電圧 LVCMOS および論理入力、 VDD = 2.5V – – 0.7 V VIL18 入力 LOW 電圧 LVCMOS および論理入力、 VDD = 1.8V – – 0.5 V VDIFF 差動入力 LVDS、 CML、 PECL、 HCSL。 差動振幅、 ピー ク。 0.30 – 1.45 V DCDIFF デ ュ ーテ ィ 比、 差動入力 交差する点で測定 40 50 60 % 1/2VDD で測定 40 50 60 % DCLVCMOS デ ュ ーテ ィ 比、 LVCMOS 入力 – – 150 A –150 – – A – – 3.0 pF Clipped Sine 波、 通常 1000pF コ ンデンサを 介 し て AC 結合 0.8 1.0 1.2 V LVCMOS 入力 75 115 170 k IIH 入力 HIGH 電流 入力 =VDD IIL 入力 LOW 電流 入力 = GND CIN 入力静電容量、 IN1、 IN2 10MHz で測定、 差動 VPPSINE AC 入力ス イ ング ピー ク RP 入力プルダウン抵抗 文書番号 : 001-96106 Rev. *C ページ 14/30 CY27410 出力の DC 仕様 表 8. LVCMOS 出力の DC 仕様 記号 Min Typ Max 4mA 負荷 VDDIO–0.3 – – 単位 V 4mA 負荷 – – 0.3 V Min Typ Max 説明 VOH 出力 HIGH 電圧 VOL 出力 LOW 電圧 条件 表 9. LVDS 出力の DC 仕様 (VDDIO = 2.5V または 3.3V) 記号 説明 条件 VPP LVDS 出力、 AC シ ングルエ ン 8MHz ～ 325MHz ド 、 ピー ク ツー ピー ク 、 250 – 510 単位 mV VPP LVDS 出力、 AC シ ングルエ ン 325MHz ～ 700MHz ド 、 ピー ク ツー ピー ク 、 200 – 510 mV △ VPP 逆相出力状態間での VPP の変 化 – – 50 mV VOCM コ モ ン モー ド 出力電圧 1.125 1.200 1.375 V VOCM 逆相出力状態間での VOCM の変化 – – 50 mV IOZ 出力 リ ー ク電流 –20 – 20 A Min Typ Max 単位 V 2.5V と 3.3V。 1.8V 動作では AC 結合が必要 出力が無効、 VOUT = 0.75V ～ 1.75V 表 10. LVPECL 出力の DC 仕様 (VDDIO = 2.5V または 3.3V) 記号 説明 条件 VOH 出力 HIGH 電圧 R-term = 50 で VTT (VDDIO–2.0V) に接続 VDDIO – 1.165 – VDDIO –0.800 VOL 出力 LOW 電圧 R-term = 50 で VTT (VDDIO–2.0V) に接続 VDDIO – 2.0 – VDDIO – 1.620 V VPP LVPECL 出力、 AC シ ン グル エ ン ド 、 ピー ク ツー ピー ク fOUT = 8MHz ～ 150MHz 450 – – mV fOUT = 150MHz ～ 700MHz 320 – – mV Min Typ Max 単位 表 11. CML 出力の DC 仕様 (VDDIO = 2.5V または 3.3V) 記号 説明 条件 VOH 出力 HIGH 電圧 R-term = 50 で VDDIO に接続 VDDIO – 0.1 – – V VOL 出力 LOW 電圧 R-term = 50 で VDDIO に接続 VDDIO – 0.7 – VDDIO – 0.3 V VPP CML 出力時の AC ピー ク ツー fOUT = 8MHz ～ 150MHz ピー ク電圧、 シ ングルエ ン ド 250 – 700 mV VPP CML 出力時の AC ピー ク ツー 150 < fOUT < 700MHz ピー ク電圧、 シ ングルエ ン ド 200 – 600 mV 文書番号 : 001-96106 Rev. *C ページ 15/30 CY27410 表 12. HCSL 出力の DC 仕様 (VDDIO = 2.5V または 3.3V) 記号 VOCM コ モ ン モー ド 出力電圧 VOHDIFF 差動出力 HIGH 電圧 VOLDIFF 差動出力 LOW 電圧 Min Typ Max コ モ ン モー ド 350 – 400 差動波形で測定 150 – – mV 差動波形で測定 – – –150 mV 250 – 550 mV – – 140 mV Min Typ Max 説明 条件 シ ングルエ ン ド 波形で測定 VCROSSDELTA ク ロ ッ ク のすべての立ち上が り シ ングルエ ン ド 波形で測定 エ ッ ジにわた る VCROSS の変化 VCROSS 交差点絶対電圧 単位 mV 表 13. 入力周波数範囲 記号 説明 条件 FCRYSTAL 水晶発振器周波数 基本 AT カ ッ ト 水晶 8 – 48 単位 MHz FREFERENCE リ フ ァ レ ン ス周波数 PLL の内部 リ フ ァ レ ン ス周波数 8 – 40 MHz FINCMOS LVCMOS 入力周波数 バ ッ フ ァ モー ド 、 全ての PLL が無効 8 – 250 MHz FINCMOS LVCMOS 入力周波数 バ ッ フ ァ モー ド 、 1 個以上の PLL が有効 8 – 125 MHz FINCMOS LVCMOS 入力周波数 CLKGEN モー ド 8 – 250 MHz FINCMOS LVCMOS 入力周波数 ZDB モー ド 、 PLL は整数 N 型コ ン フ ィ ギ ュ レーシ ョ ン 8 – 250 MHz FINDIFF 差動 ク ロ ッ ク入力周波数 バ ッ フ ァ モー ド 、 全ての PLL が無効 8 – 700 MHz FINDIFF 差動 ク ロ ッ ク入力周波数 バ ッ フ ァ モー ド 、 1 個以上の PLL が有効 8 – 125 MHz FINDIFF 差動 ク ロ ッ ク入力周波数 CLKGEN モー ド 8 – 300 MHz FINDIFF 差動 ク ロ ッ ク入力周波数 ZDB モー ド 、 PLL は整数 N 型コ ン フ ィ ギ ュ レーシ ョ ン 8 – 300 MHz FINCAS カ スケー ド 接続 ク ロ ッ ク 周波数 バ ッ フ ァ モー ド の内部カ スケー ド 周波数 8 – 125 MHz 単位 % 入力 ク ロ ッ クの AC 仕様 表 14. 入力 ク ロ ッ クの AC 電気的仕様 記号 tCMOSDC 条件 Min Typ Max LVCMOS 入力のデ ュ ーテ ィ 比 1/2 VDD の 20 ～ 80% で測定、動作保証範囲 40 50 60 tDIFFDC 差動入力のデ ュ ーテ ィ 比 VOCM の 20 ～ 80% で測定、 動作保証範囲 40 50 60 % tRFCMOS LVCMOS 入力の立ち上が り ／ 立ち下が り 時間 VDD の 20 ～ 80% で測定 – – 4 ns 説明 文書番号 : 001-96106 Rev. *C ページ 16/30 CY27410 出力の AC 仕様 表 15. LVCMOS 出力の AC 電気的仕様。 負荷 : 15pF < 100MHz、 7.5pF < 200MHz、 5pF > 200MHz 記号 コ モ ン AC 電気的仕様 tRFCMOS 立ち上が り ／立ち下が り 時間 tRFCMOS 立ち上が り ／立ち下が り 時間 tRFCMOS 立ち上が り ／立ち下が り 時間 tSKEW Min Typ Max 単位 fOUT < 100MHz、 20% ～ 80% – – 2.0 ns fOUT < 200MHz、 20% ～ 80% – – 1.5 ns fOUT < 250MHz、 20% ～ 80% – – 1.3 ns 等価負荷、1/2 VIOX で測定、同一バン ク 内、同一 PLL から 出力 – – 150 ps 説明 出力間スキ ュ ー バ ッ フ ァ モー ド fOUT 出力周波数 fOUT 出力周波数 条件 全ての PLL が無効 8 250 MHz 1 個以上の PLL が動作中 8 125 MHz tDC 出力デ ュ ーテ ィ 比 VIOX の 1/2 で測定 入力 DC=50% 40 50 60 % tJIT_ADD 追加の RMS 位相ジ ッ タ fOUT = 156.25MHz、 12k ～ 20MHz オ フ セ ッ ト 、 DIVI=1。VDD の 20% ～ 80% で入力スルー レー ト が 1.8V/ns – 0.7 1.0 ps tDELAY 伝播遅延 入力 と 出力間の遅延 – – 7.0 ns ZDB モー ド (IN1 = REF、 IN2 に差動または LVCMOS フ ィ ー ド バ ッ ク入力を接続 ) fOUT 出力周波数 tDC 出力デ ュ ーテ ィ 比 1/2 VIOX で測定 fOUT > 200MHz、 VDDIO = 2.5V または 3.3V。 fOUT > 100MHz、 VDDIO = 1.8V tDC 出力デ ュ ーテ ィ 比 1/2 VIOX で測定、 fOUT 200MHz、 VDDIO = 2.5V または 3.3V。 fOUT 100MHz、 VDDIO = 1.8V tOCCJ サイ ク ル ツー サイ クル ジ ッ タ ピー ク、 1 万サイ クル、 1/2 VIOX、 fOUT = 100MHz で測定。 VDD の 20% ～ 80% で入力 スルー レー ト が 1.8V/ns。 コ ン フ ィ ギ ュ レーシ ョ ン 依存 tPJ 周期ジ ッ タ ピー ク ツー ピー ク 、 1 万サイ クル、 1/2 VIOX、 fOUT = 100MHz で測定。VDD の 20% ～ 80% で入力スルー レー ト が 1.8V/ns。 コ ン フ ィ ギ ュ レーシ ョ ン 依存 tPDELAY 伝播遅延 VIOX の 1/2 で測定 ±250ps ( 基板上の遅延 ( 出力から入力ま で ) を含ま ない )。 最大の基板遅延 (tDELAY_BOARD) は 2ns を超えてはな ら ない。 ZDB モー ド 中の合計遅延は tDELAY_BOARD + tPDELAY CLKGEN モー ド fOUT 出力周波数 fOUTL 低周波数出力 tDC 出力デ ュ ーテ ィ 比 tDC 出力デ ュ ーテ ィ 比 文書番号 : 001-96106 Rev. *C 8 – 250 MHz 40 50 60 % 45 50 55 % – – 50 ps – – 100 ps –350 – 350 ps 3 1kHz ま で対応 (DIVL への最大入力周波数は 48MHz) 0.001 40 1/2 VIOX で測定、 fOUT > 200MHz、 VDDIO = 2.5V または 3.3V。 fOUT > 100MHz、 VDDIO = 1.8V 45 1/2 VIOX で測定、 fOUT 200MHz、 VDDIO = 2.5V または 3.3V。 fOUT 100MHz、 VDDIO = 1.8V – 250 MHz – 50 MHz 50 60 % – 55 % ページ 17/30 CY27410 表 15. LVCMOS 出力の AC 電気的仕様。 負荷 : 15pF < 100MHz、 7.5pF < 200MHz、 5pF > 200MHz( 続き ) 記号 説明 Min Typ Max tCCJ サイ ク ル ツー サイ クル ジ ッ タ ピー ク、 1 万サイ クル、 1/2 VIOX、 fOUT= 100MHz で 測定。 コ ン フ ィ ギ ュ レーシ ョ ン依存 – – 50 単位 ps tPJ 周期ジ ッ タ ピー ク ツー ピー ク 、 1 万サイ クル、 1/2 VIOX、 fOUT= 100MHz で測定。 25MHz 水晶の入力 リ フ ァ レ ン ス。 コ ン フ ィ ギ ュ レーシ ョ ン依存 – – 100 ps 3 – 250 MHz 1/2 VIOX で測定、 fOUT > 200MHz、 VDDIO = 2.5V または 3.3V fOUT > 100MHz、 VDDIO = 1.8V 40 50 60 % 1/2 VIOX で測定、 fOUT 200MHz、 VDDIO = 2.5V または 3.3V fOUT 100MHz、 VDDIO = 1.8V 45 50 55 % – – 100 ps SSC モー ド fOUT 出力周波数 tDC 出力デ ュ ーテ ィ 比 条件 tDC 出力デ ュ ーテ ィ 比 tCCJ サイ ク ル ツー サイ クル ジ ッ タ ピー ク、 1 万サイ クル、 1/2 VIOX、 fOUT= 100MHz、 ス ペ ク ト ラ ム 拡散 0.5% で 測定 25MHz 水晶の入力 リ フ ァ レ ン ス。コ ン フ ィ ギ ュ レー シ ョ ン依存 文書番号 : 001-96106 Rev. *C ページ 18/30 CY27410 表 16. 差動出力の AC 電気的仕様 (LVPECL、 CML、 LVDS) [1] 記号 説明 条件 コ モ ン AC 電気的仕様 tRF PECL 出力立ち上が り ／立ち下が り 時間 AC レ ベルの 20% ～ 80%、622.08MHz で測定 tRF CML 出力立ち上が り ／立ち下が り 時間 AC レ ベルの 20% ～ 80%、622.08MHz で測定 tRF LVDS 出力立ち上が り ／立ち下が り 時間 AC レ ベルの 20% ～ 80%、622.08MHz で測定 tSK1 出力スキ ュ ー 同一バン ク内、 同一 PLL から 出力 し た 4 つの 差動出力ペア ( 同一出力ス タ ン ダー ド お よび 負荷条件 ) バ ッ フ ァ モー ド tODC 出力デ ュ ーテ ィ 比 Min Typ Max 単位 – – 450 ps – – 450 ps – – 450 ps – – 100 ps 50% デ ュ ーテ ィ 比の差動入力信号、差動信号、 622.08MHz 45 50 55 % tODC 出力デ ュ ーテ ィ 比 50% デ ュ ーテ ィ 比の LVCMOS 入力信号、差動 信号、 250MHz 40 50 60 % tPD 伝播遅延 差動信号、 156.25MHz で測定 – – 4 ns tJIT_ADD 追加の RMS 位相ジ ッ タ fOUT= 156.25MHz、12k ～ 20MHz オ フ セ ッ ト 、 DIV1 = 1。 入力差動電圧振幅 400mV でスルー レー ト が 4V/ns – – 400 fs 50 55 % – 50 ps – 50 ps – 300 ps 1.0 ps ZDB モー ド (REF = IN1、 1 出力ペア を IN2 に フ ィ ー ド バ ッ ク ) tODC 45 出力デ ュ ーテ ィ 比 差動信号、 100MHz で測定 tCCJ – サイ クル ツー サイ ク ル ジ ッ タ ピ ー ク、 差動信号、 1 万サ イ ク ル、 fOUT = 156.25MHz で測定。入力差動電圧振幅 400mV でスルーレー ト が 4V/ns ( 全ての差動出力を出 力) tPJ 周期ジ ッ タ ピー ク ツー ピー ク 、 差動信号、 1 万サイ クル、 – fOUT = 156.25MHz で測定。 入力差動電圧振幅 400mV でスルーレー ト が 4V/ns ( 全ての差動 出力を出力 ) –300 tPD 伝播遅延 差動信号、 fOUT = 156.25MHz で測定。 ±250ps ( 基板上の遅延 ( 出力から入力ま で ) を 含ま ない )。 最大の基板遅延 (tDELAY_BOARD) は 2ns を超え てはな ら ない。 ZDB モ ー ド 中の合計遅延は tDELAY_BOARD + tPDELAY tJRMS RMS 位相ジ ッ タ fIN = fOUT = 156.25MHz、 12k ～ 20MHz オ フ セ ッ ト 。 入力差動電圧振幅 400mV で スルー レー ト が 4V/ns – 0.7 PNg10k 位相 ノ イ ズ、 オ フ セ ッ ト = 10kHz fIN = fOUT = 156.25MHz。 入力差動電圧振幅 400mV でスルーレー ト が 4V/ns – – –110 dBc/Hz fIN = fOUT = 156.25MHz。 入力差動電圧振幅 400mV でスルーレー ト が 4V/ns – – –119 dBc/Hz PNg100k 位相 ノ イ ズ、 オ フ セ ッ ト = 100kHz PNg1M 位相 ノ イ ズ、 オ フ セ ッ ト = 1MHz fIN = fOUT = 156.25MHz。 入力差動電圧振幅 400mV でスルーレー ト が 4V/ns – – –131 dBc/Hz PNg10M 位相 ノ イ ズ、 オ フ セ ッ ト = 10MHz fIN = fOUT = 156.25MHz。 入力差動電圧振幅 400mV でスルーレー ト が 4V/ns – – –147 dBc/Hz 注: 1. 差動出力用の AC パラ メ ー タ ーは差動出力のみに対 し て保証 さ れます。 LVCMOS 無 し の設定。 文書番号 : 001-96106 Rev. *C ページ 19/30 CY27410 表 16. 差動出力の AC 電気的仕様 (LVPECL、 CML、 LVDS) [1]( 続き ) 記号 PN-SPUR Spur 条件 Min Typ Max PLL の更新速度以上の周波数オ フ セ ッ ト で測 定。 入力差動電圧振幅 400mV でスルーレー ト が 4V/ns – – –65 差動信号、 622.08MHz で測定 45 50 55 % – 50 ps 説明 CLKGEN モー ド tODC 出力デ ュ ーテ ィ 比 単位 dBc/ Hz tCCJ サイ クル ツー サイ ク ル ジ ッ タ ピー ク 、 差動信号、 1 万サイ クル、 156.25MHz で測定。 入力周波数 (24MHz ～ 40MHz) 水晶 ( 全ての差動出力を出力 ) – tPJ 周期ジ ッ タ ピー ク ツーピー ク、 差動信号、 1 万サイ クル、 156.25MHz で 測定。 入力周波数 (24MHz ～ 40MHz) 水晶 ( 全ての差動出力を出力 ) – – 50 ps tJRMS RMS 位相ジ ッ タ fOUT = 156.25MHz、 12k ～ 20MHz オ フ セ ッ ト – 0.7 1.0 ps PNg10k 位相 ノ イ ズ、 オ フ セ ッ ト = 10kHz fOUT = 156.25MHz。 25MHz 水晶の入力 リ フ ァ レンス – – –110 dBc/Hz fOUT = 156.25MHz。 25MHz 水晶の入力 リ フ ァ レンス – – –119 dBc/Hz PNg100k 位相 ノ イ ズ、 オ フ セ ッ ト = 100kHz PNg1M 位相 ノ イ ズ、 オ フ セ ッ ト = 1MHz fOUT = 156.25MHz。 25MHz 水晶の入力 リ フ ァ レンス – – –131 dBc/Hz PNg10M 位相 ノ イ ズ、 オ フ セ ッ ト = 10MHz fOUT = 156.25MHz。 25MHz 水晶の入力 リ フ ァ レンス – – –147 dBc/Hz PLL の更新速度以上の周波数オ フ セ ッ ト にて – – –65 dBc/Hz ピー ク 、 差動信号、 1 万サイ クル、 156.25MHz で測定。 入力周波数 (24MHz ～ 40MHz) 水晶、 スペ ク ト ラ ム拡散 0.5% ( 全ての差動出力を出 力) – – 70 ps PN-SPUR Spur SSC モー ド tCCJ サイ クル ツー サイ ク ル ジ ッ タ 表 17. HSCL 出力の AC 電気的仕様 [2、 3] 記号 Min Typ Max 単位 HCSL 96 – 400 MHz 説明 コ モ ン AC 電気的仕様 fOC 出力周波数 条件 ER 立ち上が り エ ッ ジ速度 –150mV ～ +150mV の差動波形で測定 0.6 – 4 V/ns EF 立ち下が り エ ッ ジ速度 –150mV ～ +150mV の差動波形で測定 0.6 – 4 V/ns TSTABLE VRB が安定する ま での時間 –150mV ～ +150mV の差動波形で測定 500 – – ps TPERIOD_AVG 平均 ク ロ ッ ク周期の精度、 100MHz 差動波形、 スペ ク ト ラ ム拡散が有効、 下方拡散 0.5% で測定 –300 – 2800 ppm TPERIOD_ABS 絶対周期、 100MHz 差動波形、 スペ ク ト ラ ム拡散が有効、 下方拡散 0.5% で測定 9.874 – 10.203 ns 注: 2. 差動出力用の AC パラ メ ー タ ーは差動出力のみに対 し て保証 さ れます。 LVCMOS 出力無 し の設定。 3. すべての出力は 100MHz の ク ロ ッ ク (HCSL フ ォ ーマ ッ ト ) 。 ジ ッ タ は PCIE ジ ッ タ フ ィ ル タ ーの中で最 も 大き いジ ッ タ に よ る も の。 文書番号 : 001-96106 Rev. *C ページ 20/30 CY27410 表 17. HSCL 出力の AC 電気的仕様 [2、 3]( 続き ) 記号 R-FMATCHING 条件 Min Typ Max シ ン グルエ ン ド の波形で測定。 100MHz で立ち上が り エ ッ ジ と 立ち下が り エ ッ ジ の一致レー ト –20 – +20 単位 % 差動波形で測定 45 50 55 % 入力差動電圧振幅 400mV でスルーレー ト が 4V/ns – – 0.4 ps (RMS) 45 50 55 % – – 50 ps – 0.7 1.0 ps (RMS) –300 – 300 ps 差動波形で測定 45 50 55 % ピー ク、差動信号、1 万サイ ク ル、100MHz で測定。 入力周波数 (24MHz ～ 40MHz) 水晶 ( 全ての差動出力を出力 ) – – 50 ps – 0.7 1.0 ps Min Typ Max 0 – 400 単位 kHz 説明 立ち上が り エ ッ ジ と 立ち下が り エ ッ ジの一致 バ ッ フ ァ モー ド TDC デ ュ ーテ ィ 比 tRMS_ADD 追加 さ れる位相 ノ イ ズ ZDB モー ド (REF = IN1、 1 出力ペア を IN2 に フ ィ ー ド バ ッ ク ) TDC デ ュ ーテ ィ 比 差動波形で測定 TCCJITTER サイ クル ツー サイ クル ジ ッ タ ピー ク、差動信号、1 万サイ ク ル、100MHz で測定。 差動電圧振幅 400mV で入力ス ルーレー ト が 4V/ns ( 全ての差動出力を 出力 ) JRMS PCIe 3.0 コ モ ン ク ロ ッ ク モー ド 。 PCIe Gen3 フ ィ ル タ 。 差動電圧振幅 400mV で入力スルーレー ト が 4V/ns ラ ン ダム ジ ッ タ tPD 伝播遅延 早い／遅いオプ シ ョ ンが無効 CLKGEN モー ド TDC デ ュ ーテ ィ 比 TCCJITTER サイ クル ツー サイ クル ジ ッ タ JRMS PCIe 3.0 コ モ ン ク ロ ッ ク モー ド 。 REF = 25MHz 水晶、 fOUT = 100MHz、 PCIe Gen3 フ ィ ル タ ラ ン ダム ジ ッ タ 表 18. AC I2C 仕様 記号 説明 条件 fSCK SCK ク ロ ッ ク周波数 tHD:STA START 条件のホール ド 時間 0.6 – – s tLOW SCK ク ロ ッ ク LOW 期間 1.3 – – s tHIGH SCK ク ロ ッ ク HIGH 期間 0.6 – – s tSU:STA 反復 START 条件のセ ッ ト ア ッ プ 時間 0.6 – – s 0 – – s 100 – – ns 立ち上が り 時間 – – 300 ns tF 立ち下が り 時間 – – 300 ns tSU:STO STOP 条件のセ ッ ト ア ッ プ時間 0.6 – – s tBUF STOP 条件 と START 条件間のバス 空き時間 1.3 – – s tHD:DAT デー タ ホール ド 時間 tSU:DAT デー タ セ ッ ト ア ッ プ時間 tR 文書番号 : 001-96106 Rev. *C ページ 21/30 CY27410 表 19. スペ ク ト ラ ム拡散仕様 記号 FMOD 変調速度 説明 SSper スペ ク ト ラ ム拡散量 SSStep スペ ク ト ラ ム拡散ス テ ッ プ パーセ ント 条件 合計パーセ ン ト Min 30 Typ – Max 60 単位 kHz 0.1 – 5.0 % – 0.1 – % 表 20. 出力選択仕様 記号 tFS 説明 周波数切 り 替え時間 tFS 周波数切 り 替え時間 tFS 周波数切 り 替え時間 tFS 出力オン時間 tFS 出力オン時間 tOFF 出力オ フ 時間 条件 OUT13、 14、 23、 24 の周波数切 り 替 え時間。両方の PLL 変更な し (MUX 選 択ビ ッ ト を変更 ) 出力周波数切 り 替え時間 (DIVO 値を 変更 ) 全ての出力用の周波数切 り 替え時間 PLL 値の変更 FS から出力が有効にな る時間。PLL 変 更な し (OE か MUX を変更 ) FS か ら 出力が有効にな る時間。 電源 遮断から PLL を再開 FS から出力が無効にな る時間。PLL 変 更な し (OE か MUX を変更 ) Min – Typ – Max 500 単位 µs – – 500 µs – – 1000 µs – – 500 µs – – 1000 µs – – 500 µs 条件 Min Typ Max 単位 10 – – 年 不揮発性 メ モ リ の プ ロ グ ラ ム サ イ ク ル 100K – – サイ クル 条件 Min Typ Max 10 – – 単位 µs 表 21. 不揮発性 メ モ リ の仕様 記号 説明 DRET 不揮発性 メ モ リ のデー タ 保持期間 PROGCYCLE プ ログ ラ ム サイ ク ル 表 22. その他の仕様 記号 tXRES 説明 XRES LOW 時間 TPROG フ ラ ッ シ ュ プ ログ ラ ミ ング温度 5 – 55 °C CINADC VIN ピ ンの入力静電容量 – – 10 pF 文書番号 : 001-96106 Rev. *C ページ 22/30 CY27410 テ ス ト と 測定回路 図 23. LVPECL 出力の負荷 と テ ス ト 回路 図 24. LVDS 出力の負荷 と テス ト 回路 VDDIO – 2V VDDIO VDDIO 50 50 BUF TP 50 50 BUF 50 50 TP 図 25. CML 出力の負荷 と テ ス ト 回路 50 TP 図 26. HCSL 出力負荷 と テ ス ト 回路 VDDIO VDDIO TP 100 VDDIO 5” 50 33 BUF 50 TP TP 50 TP BUF 50 33 49.9 2pF 50 49.9 TP 2pF 図 27. LVCMOS 出力負荷 と テ ス ト 回路 VDDIO BUF TP CLOAD 文書番号 : 001-96106 Rev. *C ページ 23/30 CY27410 電圧 と タ イ ミ ン グの定義 図 28. LVCMOS 入力の定義 図 29. LVCMOS 出力の定義 tDC=t1/(t1+t2) tODC=t1/(t1+t2) t1 t2 VDD の 50% クロック VDD の 20% tR t1 VIH VDD の 80% VIOX の 50% OUT VIL tF 図 30. 差動入力の定義 VIOX の 20% VOL tF 図 31. 差動出力の定義 VOCM=(VA+VB) / 2 tDC=tPW/tPERIOD VOCM=(VA+VB) / 2 tPERIOD tPERIOD tPW VA Clock-P VPP ID VOH tR tDC = tPW/tPERIOD Clock-N t2 VIOX の 80% VB tPW OUT-P VPP OUT-N 80% 20% 20% tR 図 32. スキ ュ ーの定義 VIOX の 50% OUTx VIOX の 50% OUTy tPD INx VOCM OUTy VOCM OUTy VOCM 図 34. 出力イ ネーブル／デ ィ ス エーブル／ 周波数選択の タ イ ミ ング Original Clock New Clock CLOCK VOCM 図 35. HCSL シ ン グルエ ン ド の測定点 - 2 立ち上が り 時間 と 立ち下が り 時間が一致 TFALL OUT‐P tOFF tFS 図 36. HCSL 差動の測定点 TRISE OUT‐N VCROSS MEDIAN +75 mV VCROSS MEDIAN VCROSS MEDIAN ‐75 mV OUT‐N VCROSS MEDIAN FS OUT‐P 図 37. リ ングバ ッ ク用の HCSL 差動測定 デ ュ ーテ ィ 比お よび周期 TSTABLE VRB Clock Period (Differential) 0.0 V tF VIOX の 50% tSK1 OUTx VB 図 33. 伝播遅延の定義 INx VIOX の 50% OUTy VA 80% Positive Duty Cycle (Differential) OUT‐P + OUT‐N Negative Duty Cycle (Differential) VIH = +150 mV VRB = +100 mV VRB = ‐100 mV VIL = ‐150 mV OUT‐P + OUT‐N VRB TSTABLE 文書番号 : 001-96106 Rev. *C ページ 24/30 CY27410 図 38. HCSL の立ち上が り と 立ち下が り 時間 図 39. 電源立ち上げ と PLL ロ ッ ク時間 立ち上が り と 立ち下が り 時間 Rising Edge Rate VDD(min) tPU Falling Edge Rate 電源 電圧 0.5V tLOCK VIH = +150 mV 0.0 V VIL = ‐150 mV 安定 し た出力 出力 OUT‐P + OUT‐N 図 40. フ ァ ース ト ／標準モー ド の I2C バス タ イ ミ ングの定義 SDAT tf tLOW tr tSU;DAT tf tHD;STA tr tBUF SCLK tHD;STA S 文書番号 : 001-96106 Rev. *C tHD;DAT tHIGH tSU;STA tSU;STO Sr P S ページ 25/30 CY27410 パ ッ ケージ情報 本節では、 CY27410 デバイ スのパ ッ ケージ仕様 と 、 各パ ッ ケージの熱イ ン ピーダ ン ス を示 し ます。 注 : EPAD は、 熱抵抗の低減および電源グ ラ ン ド のためにグ ラ ン ド に接続する必要があ り ます。 図 41. 48 ピ ン QFN (7 × 7 × 1.00mm) LT48D 5.5 x 5.5 EPAD (Sawn) パ ッ ケージ図 001-45616 *F QFN パ ッ ケージ を取 り 付ける際の推奨寸法については、 サイ プ レ スの ア プ リ ケーシ ョ ン ノ ー ト 「AN72845 - Design Guidelines for Cypress Quad Flat No Extended Lead (QFN) Packaged Devices」 を ご参照 く だ さ い。 はんだ リ フ ローの仕様 表 23 には、 超えてはな ら ないはんだ リ フ ロー温度限界値を示 し ます。 表 23. はんだ リ フ ローの仕様 パ ッ ケージ 48 ピ ン QFN 文書番号 : 001-96106 Rev. *C 最高ピー ク 温度 (TC) 260°C TC–5°C 以上の最大時間 30 秒 ページ 26/30 CY27410 注文情報 以下の表に、 CY27410 デバイ スの主なパ ッ ケージの機能 と 注文 コ ー ド を示 し ます。 表 24. 注文情報 製品番号 設定 パ ッ ケージ タ イプ CY27410FLTXI フ ィ ール ド プ ログ ラ マ ブル 48 ピ ン QFN 産業用 , –40°C to +85°C CY27410FLTXIT フ ィ ール ド プ ログ ラ マ ブル 48 ピ ン QFN テープ & リ ール 産業用 , –40°C to +85°C CY27410LTXI-xxx 工場書き込み 48 ピ ン QFN 産業用 , –40°C to +85°C CY27410LTXI-xxxT 工場書き込み 48 ピ ン QFN テープ & リ ール 産業用 , –40°C to +85°C 注文 コ ー ド の定義 CY 27410 F LT X I- xxx T テープ & リ ール カ ス タ マ固有の ID コ ー ド 温度範囲 : I = 産業用 鉛フ リ ー パ ッ ケージ タ イ プ : LT: 48 ピ ン QFN 設定 ： F= フ ィ ール ド プ ログ ラ マ ブル、 Blank= 工場書き込み品 マーケテ ィ ング コ ー ド : 274XX= デバイ ス番号 会社 ID: CY = サイ プ レ ス 文書番号 : 001-96106 Rev. *C ページ 27/30 CY27410 略語 表 25. 本書で使用する略語 略語 AC ADC API CML CMOS DC ESD FS GUI HCSL I2C I/O ISSP JEDEC LDO LSB LVCMOS LVDS LVPECL MSB NV NZDB OE PCIe POR PSoC® QFN RMS SCLK SDAT TSSOP USB XTAL ZDB 説明 alternating current ( 交流電流 ) analog-to-digital converter ( アナロ グ～デジ タ ル変換器 ) application programming interface ( ア プ リ ケー シ ョ ン プ ログ ラ ミ ング イ ン タ ー フ ェ ース ) current-mode logic ( 電流モー ド ロ ジ ッ ク ) complementary metal oxide semiconductor ( 相補型金属酸化膜半導体 ) direct current ( 直流 ) electrostatic discharge ( 静電気放電 ) frequency select ( 周波数選択 ) graphical user interface ( グ ラ フ ィ カル ユーザー イ ン タ ー フ ェ ース ) high-speed current steering logic ( 高速電流ス テ ア リ ン グ ロ ジ ッ ク ) inter-integrated circuit ( イ ン タ ー イ ン テグ レーテ ッ ド サーキ ッ ト ) input/output ( 入力／出力 ) in-system serial programming ( イ ン シス テム シ リ アル プ ログ ラ ミ ング ) Joint Electron Devices Engineering Council ( 半導体技術協会 ) low dropout (regulator) ( 低 ド ロ ッ プ アウ ト ( レギ ュ レー タ ー )) least-significant bit ( 最下位ビ ッ ト ) low voltage complementary metal oxide semiconductor ( 低電圧 CMOS) low-voltage differential signals ( 低電圧差動信号 ) low-voltage positive emitter-coupled logic ( 低電圧正エ ミ ッ タ 結合論理 ) most-significant bit ( 最上位ビ ッ ト ) non-volatile ( 不揮発性 ) non-zero delay buffer ( 非ゼロ遅延バ ッ フ ァ ) output enable ( 出力イ ネーブル ) PCI express ( ピーシーア イ エ ク ス プ レ ス ) power on reset ( パワーオ ン リ セ ッ ト ) Programmable System-on-Chip ( プ ロ グ ラ マ ブル シ ス テムオ ン チ ッ プ ) quad flat no-lead ( ク ア ッ ド フ ラ ッ ト リ ー ド な し パ ッ ケージ ) root mean square ( 二乗平均平方根 ) serial I2C clock ( シ リ アル I2C ク ロ ッ ク ) serial I2C data ( シ リ アル I2C デー タ ) thin shrunk small outline package ( 薄型シ ュ リ ン ク小型パ ッ ケージ ) universal serial bus ( ユニバーサル シ リ アル バス ) crystal ( 水晶 ) zero delay buffer ( ゼロ遅延バ ッ フ ァ ) 文書番号 : 001-96106 Rev. *C 本書の表記法 測定単位 表 26. 測定単位 記号 °C dBc fF fs g GHz Hz KHz Ksps k MHz M A F H s W mA ms mV nA nF ns nV pA pF pp ppm ppb ps sps V W 測定単位 摂氏温度 キ ャ リ ア レ ベルを基準 と し たデシベル フ ェムト フ ァ ラ ッ ド フ ェムト秒 グラム ギガヘルツ ヘルツ キロヘルツ キロサン プル毎秒 キロ オーム メ ガヘルツ メ ガオーム マ イ ク ロ ア ンペア マイ クロフ ァ ラ ッ ド マ イ ク ロヘン リ ー マ イ ク ロ秒 マ イ ク ロワ ッ ト ミ リ ア ンペア ミ リ秒 ミ リ ボル ト ナ ノ ア ンペア ナノ ファラッ ド ナノ秒 ナ ノ ボル ト オーム ピ コ ア ンペア ピコファラ ッ ド ピー ク ツー ピー ク 100 万分の 1 10 億分の 1 ピ コ秒 1 秒あた り のサン プル数 シグマ : 標準偏差値を 1 単位 と し た表記 ボル ト ワッ ト ページ 28/30 CY27410 改訂履歴 文書名 : CY27410、 Four-PLL スペ ク ト ラ ム拡散 ク ロ ッ ク ジ ェ ネ レー タ ー 文書番号 : 001-96106 ECN 版 変更者 発行日 変更内容 ** 4669732 HZEN 03/05/2015 こ れは英語版 001-89074 Rev. *C を翻訳 し た日本語版 001-96106 Rev. ** です。 *A 4928474 HZEN 09/28/2015 こ れは英語版 001-89074 Rev. *G を翻訳 し た日本語版 001-96106 Rev. *A です。 *B 5141074 XHT 02/17/2016 こ れは英語版 001-89074 Rev. *J を翻訳 し た日本語版 001-96106 Rev. *B です。 *C 5658410 XHT 03/14/2017 こ れは英語版 001-89074 Rev. *K を翻訳 し た日本語版 001-96106 Rev. *C です。 文書番号 : 001-96106 Rev. *C ページ 29/30 CY27410 セールス、 ソ リ ュ ーシ ョ ンおよび法律情報 ワール ド ワ イ ド 販売 と 設計サポー ト サイ プ レ スは、 事業所、 ソ リ ュ ーシ ョ ン セ ン タ ー、 メ ー カ ー代理店および販売代理店の世界的なネ ッ ト ワー ク を持っ ています。 お 客様の最寄 り のオ フ ィ スについては、 サイ プ レ スのロ ケーシ ョ ン ページ を ご覧 く だ さ い。 PSoC® ソ リ ュ ーシ ョ ン 製品 車載用 ク ロ ッ ク＆バ ッ フ ァ イ ン タ ー フ ェ ース 照明 & 電力制御 メモリ PSoC タ ッ チ セ ン シ ング USB コ ン ト ロー ラ ー ワ イヤレ ス／ RF psoc.cypress.com/solutions cypress.com/go/automotive PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP cypress.com/go/clocks cypress.com/go/interface サイ プ レ ス開発者 コ ミ ュ ニ テ ィ cypress.com/go/powerpsoc コ ミ ュ ニ テ ィ | フ ォ ー ラ ム | ブ ログ | ビデオ | ト レーニ ン グ cypress.com/go/memory cypress.com/go/psoc テ ク ニ カル サポー ト cypress.com/go/support cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless © Cypress Semiconductor Corporation, 2013-2017. 本文書に記載 さ れる情報は、 予告な く 変更 さ れる場合があ り ます。 Cypress Semiconductor Corporation ( サイ プ レ ス セ ミ コ ン ダ ク タ 社 ) は、 サ イ プ レ ス製品に組み込まれた回路以外のいかな る回路を使用する こ と に対 し て一切の責任を負 いません。 サイ プ レ ス セ ミ コ ン ダ ク タ 社は、 特許またはその他の権利に基づ く ラ イ セ ン ス を譲渡す る こ と も、 または含意する こ と も あ り ません。 サイ プ レ ス製品は、 サイ プ レ ス と の書面によ る合意に基づ く ものでない限 り 、 医療、 生命維持、 救命、 重要な管理、 または安全の用途のために使用 する こ と を保証する ものではな く 、 また使用する こ と を意図 し た もので も あ り ません。 さ ら にサイ プ レ スは、 誤作動や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命 維持シス テムの重要な コ ンポーネ ン ト と し てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら ゆる リ ス ク を負 う こ と を意味 し 、 その結果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。 すべてのソ ース コ ー ド ( ソ フ ト ウ ェ アおよび／またはフ ァ ームウ ェ ア ) はサイ プ レ ス セ ミ コ ン ダ ク タ 社 ( 以下 「サイ プ レ ス」 ) が所有 し 、 全世界の特許権保護 ( 米国およびその他の国 )、 米国の著 作権法な ら びに国際協定の条項に よ り 保護 さ れ、 かつそれら に従います。 サイ プ レ スが本書面に よ り ラ イ セ ン シーに付与する ラ イ セ ン スは、 個人的、 非独占的かつ譲渡不能の ラ イ セ ン ス であ り 、 適用 さ れる契約で指定 さ れたサイ プ レ スの集積回路 と 併用 さ れる ラ イ セ ン シーの製品のみをサポー ト する カ ス タ ム ソ フ ト ウ ェ アおよび／またはカ ス タ ム フ ァ ームウ ェ ア を作成する目的に限 っ て、 サイ プ レ スの ソ ース コ ー ド の派生著作物を コ ピー、 使用、 変更そ し て作成する ためのラ イ セ ン ス、 な ら びにサイ プ レ スの ソ ース コ ー ド および派生著作物を コ ンパイルする ための ラ イ セ ン スです。 上記で指定 さ れた場合を除き、 サイ プ レ スの書面によ る明示的な許可な く し て本 ソ ース コ ー ド を複製、 変更、 変換、 コ ンパイル、 または表示する こ と はすべて禁止 し ます。 免責条項 : サイ プ レ スは、 明示的または黙示的を問わず、 本資料に関するいかな る種類の保証 も行いません。 こ れには、 商品性または特定目的への適合性の黙示的な保証が含まれますが、 こ れに 限定 さ れません。 サイ プ レ スは、 本文書に記載 さ れる資料に対 し て今後予告な く 変更を加え る権利を留保 し ます。 サイ プ レ スは、 本文書に記載 さ れるいかな る製品または回路を適用または使用 し た こ と によ っ て生ずるいかな る責任も負いません。 サイ プ レ スは、 誤動作や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命維持シ ス テムの重要な コ ンポーネ ン ト と し てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら ゆる リ ス ク を負 う こ と を意味 し 、 その結 果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。 ソ フ ト ウ ェ アの使用は、 適用 さ れるサイ プ レ ス ソ フ ト ウ ェ ア ラ イ セ ン ス契約によ っ て制限 さ れ、 かつ制約 さ れる場合があ り ます。 文書番号 : 001-96106 Rev. *C 改訂日 2017 年 3 月 14 日 本書で言及するすべての製品名および会社名は、 それぞれの所有者の商標である場合があ り ます。 ページ 30/30