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日経エレクトロニクス2012年4月16日号に掲載されました。
Cover Story 第2部＜実現技術＞ コスト、放熱、テスト TSVの3大課題を解決へ TSV技術の普及に向けた課題は、 「コスト、放熱、テスト」との指摘が多い。 最大の課題であるコストに関しては、TSV加工とチップ接続の両面から低減する必要がある。 こうした課題に対し、解決の可能性を秘めた新技術が続々と登場してきた。 「とにかくコスト。それから放熱とテ けることは最も大きな課題だ。現在 のコストを実現する必要がある。3次 ストだ」─。TSV（through silicon 量産準備が進められているTSV 技 元的に積層したチップから効率的に via） を用いた3次元/2.5次元LSIの開 術は、まずはスマートフォンやコンピ 熱を逃がす技術や、チップを積層す 発に携わる技術者の多くは、TSV技 ュータ、通信機器などのハイエンド機 る前に良品であることを確認するテ 術の普及に向けた課題をこのように 種向けLSIに適用される。しかし、 スト技術も欠かせない。こうした新 指摘している （図1） 。 今後TSVをミドルレンジやローエン 技術の提案が今、続出している。 TSVの導入によって新たに発生す ドの機種向けに広く普及させるため る製造コストを可能限りゼロに近づ には、既存のパッケージと同等以下 コスト ウエハー単位の接続がカギ TSVを用いたLSIで新たに発生 TSVを用いた3次元/2.5次元LSI TSVの普及に向けた3大課題 コスト 3次元LSI 課題解決に向けた技術 パッケージ基板 ど）であり、低コスト化のためにはそ れぞれを削減する必要がある。 放熱 2.5次元LSI 高 熱伝導率のパッケージング 材料 新たな冷却手法 Siインターポーザ 論理LSI ▼ 論理LSI 深さ） などによって決まる。 テスト 図1 TSV の普及に向けた3 大課題を克服へ セスの方式、 （2）TSV 加工装置の処 理速度、 （3）ウエハーの厚さ （TSVの メモリ TSV 端子へのプローブ技術 テストの回数や挿入工程の最 適化 ▼▼ パッケージ基板 TSV加工コストは、 （1）TSVプロ ▼ マイクロ バンプ接続 これらの比率は「ほぼ1：1」 （東芝な ▼ ▶低コスト・高信 頼のTSV 加工 技術 低コスト・高信頼のチップ接続 技術 低コストのSiインターポーザ技 術 （主に2.5次元LSI向け） メモリ と 「チップ接続コスト」に分けられる。 ▼ TSV する製造コストは、 「TSV 加工コスト」 TSVを用いた3 次元 /2.5 次元 LSIの普及に向けては、コスト、放熱、テストが大きな課題にな る。ここへ来て、課題解決に向けた技術開発が活発化してきた。 （1）TSVプロセスの方式は、現状 では「ビアミドル」と 「ビアラスト （バ ックサイドビア） 」が有力視されてい る （図2） 。ビアミドル方式は工程数が 多いものの、前工程（ウエハー処理工 程） と後工程（パッケージ組み立て工 42 NIKKEI ELECTRONICS 2012.4.16 特集 図 2 代表的なTSV 加工 プロセス ビアミドル・プロセス 製造 方法 LSIの表面側 トランジ スタ層 仮接着層 支持体 支持体 LSI多層 配線層 Si Si 支持体 LSI多層 配線層 LSIの表面側 仮接着層 ビアラスト （バックサイドビア） ・プロセス Si裏面の研削 Si Si裏面の 研削 Si TSV TSV ▼▼ 適する 事業 形態 ▼ ビア側面の絶縁膜を低温 （約200℃） で形成 する必要があるため、 良質の膜を得にくい 裏面合わせの露光装置が必要 ▼ TSV形成時の工程数が多い TSV形成後のCMP工程などに変更が必要 TSV端子の露出工程が複雑 ▼ TSV形成時の工程数が少ない （ビアミドルの 約1/2） 前工程ラインとTSVラインを切り離せる ▼ 課題 既存のSiプロセスを転用しやすい ビア側面の絶縁膜を高温 （約400℃） で形成 できるため、 良質の膜を得やすい ▼▼ 利点 通常のLSI形成工程でウエハーを製造 ウエハーの裏面を研削してTSVを形成 ▼▼▼ トランジスタ工程後にTSVを形成 TSV加工後にLSI多層配線を形成 ウエハーの裏面を研削してTSV端子を露出 ▼▼▼ ビアミドルは、トランジスタ 形成後にTSVを作り込む方 式であり、TSV 加工後にLSI 多層配線層を形成する必要 がある。このため、TSVのCu めっき後にCMPによる平坦 化が必須となる。 これに対し、 バックサイドビア方式では、 LSI完成後のウエハー裏面に TSVを作り込むため、TSV 形成後のCMP工程を不要に できる。さらに、ビアミドル ではウエハーを薄化する際に TSVのCu 端子を露出させる 「頭出し」が必要になる。機 械的な研磨でCu 端子を露出 させると、SiとCuが接触し て汚染を引き起こすので、そ れを防ぐための複雑な工程 が必要になる。バックサイド ビアでは、こうした工程も不 要になる。 （図：東芝の資料 を基に本誌が作成） 水平分業型 （ファブレス、 ファウンドリー、 後 工程受託メーカーなど） 垂直統合型 （メモリ・メーカーなど） 程）を分離しやすいため、ファウンド リー 企 業 や 後 工 程 受 託 メーカー （OSAT）が採用する方向である。水 平分業型の事業形態の中でファウン ドリー企業同士またはOSAT企業同 士が競争することで、全体として低 コスト化が進むことが期待される。 一方、バックサイドビア方式は「工 図 3 ビアラスト（バ ックサイドビア）方式 を 用いた8チップ 積 層品 評価用テスト・チップ 8チップ積層 東芝は低コスト化に向 くビアラスト（バックサ イドビア）プロセスを利 用したチップの3 次元 積層技術を開発してい る。 （図：東芝の資料を 基に本誌が作成） 程数をビアミドルの約1/2にできる」 （東芝 セミコンダクター＆ストレージ社 Si TSV メモリ事業部 メモリパッケージ開発 部 主幹の江澤弘和氏） という特徴が ある。ただし、前工程と後工程の切り 40µmピッチ Snはんだ接合 分けが難しいため、現状ではメモリ・ メーカーなどの垂直統合型メーカー 一括エッチングを見直す動きも 技術としては、エッチングと成膜を繰 例えば、東芝はNANDフラッシュ・メ （2）TSV加工装置の処理速度につ り返すボッシュ・プロセスが一般的だ モリへの適用を目指し、バックサイド いては、低コスト化に向けて改善が った。ただ、この方法ではビア側面 ビア方式のTSVを用いた8チップ積 進んでいる。これまで高アスペクト に凹凸（スキャロップ）が形成されや 層品を試作済みである （図3） 。 比のビア・ホールを高速に加工する すく、埋め込んだCuの熱膨張によっ （IDM）が採用を検討しているようだ。 NIKKEI ELECTRONICS 2012.4.16 43 Cover Story エッチングと成膜を繰り返す ボッシュ・プロセス Cu SiON Si クラック 一括でエッチングするプロセス TSV側面の凹凸 （スキャロップ） あり Ti/TiN Si Cu 100nm Si Si SiON 10 −3 400℃ 10 −5 300℃ 10 −7 200℃ 10 −9 アニールなし 10 −11 0 10 Cu-Si間のリーク電流 （A） Cu-Si間のリーク電流 （A） Cu 100nm −3 −13 Ti/TiN SiON 10 10 TSV側面の凹凸 （スキャロップ） なし Cu SiON 印加電圧 （V） クラックが入り、Cu-Si間のリーク電 流が増加しやすい（図4） 。このため、 最近では成膜とエッチングを繰り返 さない「一括エッチング」を再評価す 10 −5 る動きが広がっている。 10 −7 400℃ 一括でエッチングする技術は処理 300℃ 速度の遅さが課題だったが、ここへ 200℃ 10 −9 アニールなし 来て速度を改善した装置が登場して 10 −11 10 −13 20 て、CuとSiの間を絶縁する酸化膜に 0 10 印加電圧 （V） 20 きた。例えば、東京エレクトロンの TSV向けエッチング装置はエッチン グ速度を従来の10µm/分から15µm/ 図 4 ビア側面の凹凸でリーク電流が増加 ビアの加工技術として一般的なボッシュ・プロセスでは、ビア側面に凹凸（スキャロップ）が形 成され、Cu-Si間のリーク電流が増えてしまう懸念がある。 （図：東京大学および WOWアライ アンスの資料を基に本誌が作成） 分に高めた。TSV用途で求められる 直径10µm、深さ100µmのビア・ホー ルを「スキャロップなしで加工でき る」 （東京エレクトロン 3DI本部 3DI 部 マーケティング 部長代理の佐東 （a） エッチング加工後、 絶縁用のVDP膜を 形成したビア・ホールの断面 VDP膜 Si 技術を開発した。この技術は、低温 底面の膜厚 する必要があるビアラスト・プロセス で特に重要になる。また、VDP膜は 側面の被覆率＝ 側面の膜厚/上面の膜厚＝97％ 底面の被覆率＝ 底面の膜厚/上面の膜厚＝98％ 203nm でビアの側面に良質の絶縁膜を形成 ▼ Siウエハー ビア直径：10µm、 深さ：97µm 側面 VDP膜 膜できるVDP（蒸着重合ポリイミド） 側面の膜厚 VDP膜 500nm さらに、同社はCuとSiの間を絶縁 する技術として、200℃の低温で成 210nm 500nm 97µm 上面の膜厚 上面 英範氏） という （図5） 。 ▼ 直径10µm （b） ビア・ホールの断面構造 TSV向け Si （c） エッチング装置 （d） VDP成膜装置 従来の酸化膜に比べて柔らかいた め、 「Cuの熱膨張に対してクラックを 生じにくくなる」 （佐東氏） という。 底面 VDP膜 ウエハーの薄化と強度を両立 208nm 500nm Si VDP：vapor-deposited polyimide （蒸着重合ポリイミド） 図 5 スキャロップなしのビア・ホールを形成 東京エレクトロンの TSV 向けエッチング装置と成膜装置を利用すると、ビア側面の凹凸（スキ ャロップ）をなくせるとともに、ビア側面と底面の絶縁膜被覆率をほぼ100％にできる。 （図：東 京エレクトロンの資料を基に本誌が作成） （3）ウエハーの厚さ （TSVの深さ） を低減することも、低コスト化につな がる。ウエハーを薄くすれば、ウエハ ー薄化コストはさほど増えないのに対 し、穴開けやCu 埋め込みといった 44 NIKKEI ELECTRONICS 2012.4.16 特集 半導体装置大手のAMAT 社に聞く TSV 製造技術を社内で一貫して検証できるのは我々だけ A MAT 社（米 Applied Materials 社）が TSV関連の研究開 発に着手したのは2008年に遡る。このころから、設計者 を中心にTSVのような新技術を望む声が強まっていたからだ。 2008年後半には我々が TSVベースの試作品を作って顧客に 見せている。こうした取り組みが奏功し、現在、我々はTSV関 連の半導体製造装置で高い市場シェアを有している。 AMAT 社が競合他社と違うのは、装置の製品バリエーション が豊富なので、相対的に早い時期からインテグレーション的な アプローチを採れることにある。他社では、エッチング、CVD、 CMPをはじめとした一連のTSV製造工程について、全て自前 の製造装置で手掛けるのは難しい。最近は、TSVベースのLSI 向けにガラス・インターポーザなどの新技術を利用するための 研究開発も進んでいるが、我々は自社にない新技術については 他社と協業しながら、AMAT 社の中で一貫して検証できるよう にしている。 現在のTSVベー スLSIの製造は、チ ップとチップを積み 上げる手法が一般的 だ。今後、コストを 劇的に下げようとす ると、ウエハーとウ 写真（左） ：Sesh Ramaswami氏（Managエハーを張り合わせ ing Director, Strategy,TSV & Advanced Packaging, Silicon Systems Group） 、 る手法が必要になる （右） ：Niranjan Kumar 氏（Product Marだろう。実現に向け keting Manager, 3D IC TSV/WLP, Silicon Systems Group） ては設 計面での課 題がある。チップと チップの積層では良品同士を重ねればよい。一方、ウエハー同 士の積層では、不良のダイも含まれる。不良のダイをいかにリ ペアするか、設計面での工夫が必要になる。 TSV加工時間は短縮できるからだ。 「例えば、ウエハーの厚さを半分にで きれば、TSV加工コストを半分近く まで減らせる」 （ディスコ 営業技術本 部 マーケティンググループリーダー の川合章仁氏） との指摘がある。 NCPを塗布 パッケージ基板 （3次元LSIの場合は ここがチップになる） （3次元LSIの場合はNCPを 使わない可能性もある） ヘッドを押し下げ フリップチップ・ ボンダーのヘッド チップ 絶縁膜 Cuバンプ ステージ ただし、 ウエハーを薄くし過ぎると、 チップの機械的な強度が低下し、マ イクロバンプを介してチップ同士を 熱圧着 ヘッドを外す TCNCPが 完了 接続することが困難になる。このた め、 「現状では100µmや50µmといっ た厚さから量産を開始するメーカー が多い」 （川合氏） という。低コスト化 に向けて、さらにウエハーを薄くする ためには、マイクロバンプを使わない NCP：non conductive paste TCNCP：thermo-compression with non conductive paste （NCPを用いた熱圧着） 図 6 フリップチップ CSP の接続技術を応用 Amkor Technology 社は、フリップチップ CSPで量産実績が豊富な「TCNCP」と呼ぶフリッ プチップ接続技術を、TSVを用いた3 次元 /2.5 次元 LSIの組み立てに応用する考えである。 （図： Amkor Technology 社の資料を基に本誌が作成） バンプレスの接続技術などが必要に なる （これについては後述する） 。 SoCを積層する場合、40µmピッチの この対策として、数量の多いフリッ チップ接続コストを低減 マイクロバンプでチップ同士を接続 プチップCSP（chip size package）の 3次元LSIの低コスト化では、TSV する必要がある。この際、現状では 量産を通じてフリップチップ・ボンダ 加工コストに加えて、チップ接続コス フリップチップ・ボンダーを用いてチ ーの設 備 償 却を進めているのが、 トの 低 減 が 欠 か せない。例えば、 ップ単位で1枚1枚熱圧着するため、 OSAT大手の米 Amkor Technology TSVを用 いたWide I/O DRAMと 時間がかかり高コストになりやすい。 社である （図6） 。先行投資によって狭 NIKKEI ELECTRONICS 2012.4.16 45 Cover Story 図 7 多数のチップを一括で接続 東北大学は液滴の表面張力を利用して、多数のチップ を一括で自己整合的に配列し、接続する技術を開発し ている。写真は200mmウエハー用の装置だが、現在 300mmウエハー用の装置も開発中である。 （図：東北 大学の資料を基に本誌が作成） 興パーク」内に建設中であり、2013 年3月に完成する予定である。 「国内 の民間企業4〜5社と共同で3次元 多数の マルチチップ・ チップを ピックアップ・ 真空吸着された 一括で放出 プレート 良品チップ （真空吸着装置） （500 個の例） 自己整合 液滴の表面張力によって チップが自己整合的に配列 LSIの研究や試作を進める」 （東北大 学の小柳氏） という。 東北大学の技術ではチップとウエ 疎水性 （非接合領域） Siウエハー ハーの間をバンプで接続するのに対 液滴 （水溶液や有機溶剤） して、バンプを使わずにウエハー単位 親水性 （接合領域） で接続する技術を開発しているのが、 東京大学を中心とするWOW（wafer Siウエハーを液体に浸すと、 親水性領域に液滴が付着する 5mm on wafer）アライアンスである。厚い ウエハーの上に、厚さ10µm前後の極 薄ウエハーを接着し、上側の極薄ウ エハーを貫通して下側のウエハーに ピッチのTSVにも対応できるフリッ い。そこで、接続時間を劇的に短縮 つながるビアと再配線層を作り込む。 プチップ・ボンダーを大量に導入し、 する手段として、ウエハー単位で一 ウエハーを張り合わせる時に、バ CSPやCoC（chip on chip） を量産す 括接続する技術を開発しているのが、 ンプによる凹凸がないので、上側の ることで投資回収を行う。 東北大学や東京大学である。 ウエハーを極限まで薄くできるのが 「フリップチップ接続はコストが高 東 北 大 学は多 数 の 良品 チップ 特徴だ。薄くした分、ビアの加工コ いと言われるが、大量のLSIに適用 （KGD） をSiウエハー上に自己整合的 ストを削減できる。また、WOWでは できれば、その影響は薄まる」 （アム に配列させ、一括で接続する技術を ウエハー同士をCu 成膜プロセスで接 コー・テクノロジー・ジャパン ジャパ 開発している （図7） 。搭載チップの形 続するため、LSI多層配線のような ンプロダクトマネージメント 統括部 状に合わせた親水性の領域をSiウエ 高い接続信頼性が得られる。 長の吉田章人氏）という。十分に成 ハーの表面に多数作り、親水性の領 ただし、ウエハー同士を張り合わ 熟した技術を、今度はTSVを用いた 域に液滴を搭載しておく。すべての せるWOWは、NANDフラッシュ・メ 3次元/2.5次元LSIに転用する。同 液滴に対してチップを同時に落下さ モリのように同一形状のチップを積 社は装置やプロセスの改良によって、 せると、液滴の表面張力によって多 層する場合にしか適用できない。そ 接続時間そのものを短縮することに 数のチップが一括で自己整合的に配 こで、WOWアライアンスでは、異な も取り組んでいる 。 列する。チップの配列に要する時間 るチップ形状に対応できるバンプレ は1秒以下と短い。接続時の位置合 スCOW（chip on wafer）技術を開発 チップを自己整合的に配列 わせバラつきは1µm以下であり、狭 した （図8） 。詳細を2012年6月の「2012 ただし、チップ単位で接続する方 ピッチのTSVに対応できる。 VLSI Symposia」で発表する。 式では「低コスト化に限界がある」 （東 現在、この技術を利用した300mm バンプレスCOWは、WOWにおけ 北大学 教授 未来科学技術共同研究 ウエハー対応の3次元LSI用試作ラ る上側の極薄ウエハーを、複数のチ センターの小柳光正氏） との指摘も多 インを、宮城県多賀城市の「みやぎ復 ップを埋め込んだ樹脂ウエハーに置 注1） 46 NIKKEI ELECTRONICS 2012.4.16 特集 再配線層 オフチップ・ビア オンチップ・ビア ベース・ウエハー 回路面 チップ （厚さ5µm） 樹脂 再配線層 ▲▲ 極薄のチップをウエハーに積層した後、 ビアと再配線層を形成 バンプを使わず、 LSI多層配線と同様にメタル成膜によってウエハー間を接続 従来のワイヤ・ボンディング パッド：20µm角、 チップ厚さ50µm チップが階段状になり、 パッケージ面積が大きい チップ ベース・ウエハー オフチップ・ビア 今回のオフチップ・ビア パッド：10µm角、 チップ厚さ：10µm チップが階段状にならず、 パッケージの小型化が可能 図 8 バンプレス構造の COW 技術を開発 東京大学などが開発したCOW 技術は、 バンプを使わず、 ビアを含む再配線層で直接チップ同士を3 次元接続する。ビアはチップを貫通するオンチップ・ ビアと、樹脂部分を貫通するオフチップ・ビアの 2 種類がある。 （図：東京大学、日本センティア、WOWアライアンスの資料を基に本誌が作成） き換えたものといえる。極薄の樹脂 Siの場合、ウエハー周辺部では四 のガラス板に対し、 「1秒間に約1000 ウエハーを張り合わせた後、ビアを 角形のインターポーザが取れず、Si 個の穴を形成できる」 （旭硝子 AGC 形成する。その際、チップを貫通す がムダになるのに対して、ガラスは四 電子カンパニー 技術開発本部 技術 るオンチップ・ビアと、樹脂を貫通す 角形のパネルを利用できるので、材 企画グループ 主席の高橋晋太郎氏） るオフチップ・ビアを作り分ける。オ 料コストを低減しやすい。さらに、ガ という。放電によってガラスを局所 ンチップ・ビアはLSIの多層配線層 ラスは絶縁体であるため、Siインター 的に溶融させているため、ビア側面 を貫通するため、チップ設計のレイア ポーザで必須となるCu-Si間の絶縁 の凹凸が少ない点も特徴だ。 ウトに制約が生じる。これに対し、オ 膜を不要にできる。 旭硝子によれば、液晶用途で培っ フチップ・ビアでは「TSVを持たない ガラスを使うことの利点は以前か た大型ガラス基板の製造ノウハウを 既存のLSIをそのまま使えるので、 ら知られていたが、従来はビアの穴 生かせるとする。同社は半導体露光 チップ設計の自由度が向上する」 （東 開け加工が遅いという課題があった。 装置のレンズ材料やウエハーを薄化 京大学 工学系研究科 総合研究機構 これに対し、放電加工を利用してガ する際の支持ガラスなどで実績が高 ナノ工学研究センター 特任教授の大 ラスに高速で穴開けを行う技術を旭 く、こうした材料技術を3次元/2.5次 場隆之氏） という。 硝子が開発した （次ページの図9） 。 元LSI向けのインターポーザにも適 現状ではビアのピッチが100µmとや 用したい考えである。 「3年以内の実 や大きいものの、厚さ100〜300µm 用化を目指す」 （同社） という。 注1）多数のチップを仮接続した後、一括でリ フローする技術もある。例えば、富士通セミコ ンダクターはCoCの量産でこうした技術を利 用しており、 「TSVにも応用したい」 （同社 開 発・製造本部 LSI実装統括部 第二商品開発 部 部長の今村和之氏）としている。また、低 コスト化に向けて接続の歩留まりを高める技 術として、端子に冗長性を持たせる試みがあ る。超先端電子技術開発機構（ASET）は論理 LSIとSiインターポーザ、SRAMを4Kビット 幅で積層接続した試作品において「32端子ご とに1個の冗長端子を用いることで、接続の不 良率を大幅に下げた」 （ASET 三次元集積化技 術研究部 部長の池田博明氏） とする。 インターポーザを安く作る Siインターポーザを利用する2.5次 元LSIなどの用途では、インターポー ザ自体の低コスト化も大きな課題で ある注2）。ここで注目されているのが、 Siインターポーザに比べてコストを1 ケタ低減できる可能性を持つガラス・ インターポーザである。 注 2）半導体理工学研究センター（STARC） はSiインターポーザの設計を工夫することで、 層数を減らし、低コスト化する考えである。 「ボ ード設計の技術を応用し、端子アサインの最 適化や斜め配線の導入によって層数を減ら す」 （STARC 研究開発第2部 マルチチップ設 計技術開発室長の徳永真也氏） という。 NIKKEI ELECTRONICS 2012.4.16 47 Cover Story （a） 放電加工装置 図 9 高速のガラス 穴開け技術を開発 制御システム 放電加工による 穴開け速度： 1000 個/秒 旭硝子は、低コストの ガラス・インターポー ザへの 応 用を目指し、 放電加工を利用した高 速のガラス穴開け技術 を開発した。 （図：旭硝 子の資料を基に本誌が 作成） 電源 ガラス （EN-A1） 熱膨張係数 （ppm/℃） （b） ガラスの熱膨張係数 3.0 2.5 50 トとともに大きな課題になっているの もってメモリが誤動作してしまう可能 性がある。この対策として、パッケー Si基板 0 TSV 技術を普及させる上で、コス セサとメモリを積層した際に、熱がこ EN-A1 （今回の材料） PYREX 3.5 封止樹脂の改善などを推進 が放熱である。例えば、マイクロプロ 4.5 4.0 放熱 100 150 200 温度 （℃） （c） ガラス厚さ：180µmの加工例 表面側のビア直径：60µm、 ピッチ：100µm 250 300 ジ材料の熱伝導率を高める取り組み 350 や、新たな冷却方式を開発する動き （d） ガラス厚さ：300µmの加工例 表面側のビア直径：60µm、 ピッチ：120µm が出てきている。 例えば、米 IBM社は積層したチッ プ 間 の 封 止 樹 脂（inter chip fill： ICF）の熱伝導率を高めることで、水 冷に迫る冷却効果が得られることを 見いだした （図10） 。 「TSVだけでは熱 を逃がし切れないため、ICFを活用 することが重要」 （日本アイ・ビー・エ ム 東京基礎研究所 サイエンス＆テ 2チップの積層モデル 冷却モジュール （空冷） TIM2 TIM1 温度差ΔT （℃） リッド （蓋） チップ2 チップ1 チップ2 ICF 熱密度：10W/cm 2 チップ1 60 テクニカル・スタッフ・メンバーの折 50 9℃ 40 10℃ 1 2 3 4 5 チップ間の封止樹脂 （ICF） の熱伝導率を 0.4W/m℃から2W/m℃に改善 2 井靖光氏） という。 ただし、ICFの熱伝導率を高める 30 0.4W/m℃ ためには大量のフィラーを樹脂に混 ぜる必要があり、樹脂の粘度が高ま るため、樹脂封止の方法を変更する 必要がある。IBM社では、ウエハー 状態で樹脂を塗布し、半硬化させた 1ピッチ・モデル （接続部の面積比：6％） ICF：inter chip fill （チップ間の封止樹脂） TIM：thermal interface material （熱伝導材） ィカル・パッケージング 部長 シニア・ ICFの熱伝導率 （W/m℃） LSI多層配線層 熱密度：20W/cm 70 20 0 LSI多層配線層 はんだ バンプ クノロジー エレクトロニック＆オプテ 80 ΔT 温度を9℃下げられる （水冷を採用した場合、 温度は12 ∼16.5℃下がる） 図10 チップ間の封止樹脂で冷却効果を改善 IBM 社はチップ間の封止樹脂（ICF）の熱伝導率を高めることで、水冷に迫る冷却効果が得られ ることを確認している。 （図：IBM 社の資料を基に本誌が作成） 後、チップに切り分けて樹脂封止と チップ間の接続を同時に行う 「OBAR （Over-Bump Applied Resin） 」技術を 応用することで、高熱伝導率の封止 樹脂を利用できると見ている。 48 NIKKEI ELECTRONICS 2012.4.16 特集 一方、東京大学をはじめとする WOWアライアンスでは、マイクロチ マイクロポンプ チップ上の高温領域 （ホットスポット） ャネルを利用した水冷デバイスの開 電気 2重層 液体の流れ 発を進めている （図11） 。マイクロプ ロセサの中でも特に高温になりやす 拡大 水蒸気の流れ − いPLLの直上または直下に水冷デ バイスを配置して冷却する。実験で マイクロ ポンプ 水蒸気を液体に戻す コンデンサ （復水器） はPLLの温度を約150℃から約120 − ＋− − − ＋ − ＋ ＋− ＋ 液体が 移動 ＋ ＋ 電圧 ＋ ℃に冷却できた。これによって「PLL のトンネル・リーク電流を1桁低減で きる」 （東京大学の大場氏） という。現 在、プロセサ内の複数のPLLを冷却 できるように、水冷デバイスの小型化 図11 マイクロチャネルを用いた水冷デバイスの例 東京大学などはTSV ベースのLSI向けにマイクロ流体を用いた冷却デバイスの開発を進めてい る。この冷却デバイスをチップと積層し、チップ上の高温領域（ホットスポット）を冷却する。 （図：東京大学および WOWアライアンスの資料を基に本誌が作成） を進めている。 テスト 新たなプローブ技術を開発 ▼▼ TSV 端子へのプローブ技術 TSVの完成度チェック TSVベースのLSIでは、テストに も新たな技術が求められる。通常の LSIはウエハー・テストとパッケージ スのLSIではチップ接続前に「プリボ ウエハー・テスト 薄化チップのハンドリング技術 薄化チップへのプローブ技術 ウエハーの薄化 ダイシング （個片化） 途中段階のテストを どうするか ▼ ことが多い。これに対し、TSVベー TSV形成済みウエハー ▼▼ ング後の最終テストの2回で済ませる ンド・テスト」 、チップ接続後に「ポス トボンド・テスト」を追加する可能性 がある （図12） 。これは、TSVの技術 的な成熟度がまだ十分ではなく、チ ップを接続する熱圧着工程で不具合 組み立て前のテスト 部分組み立て後のテスト パッケージング 最終テスト 図12 TSV 対応のテスト技術 アドバンテストはTSVを用いた3 次元 /2.5 次元 LSIテスト向けに、TSV 端子へのコンタクト技 術や薄化チップのハンドリング技術の開発を進めている。 （図：アドバンテストの資料を基に本 誌が作成） が発生する可能性が高いからだ。 さらに、極薄チップに形成された 40µmピッチのTSV端子にテスター 例えば、現状で70µmピッチまでの対 2012年6月のプライベート・ショーで の針（プローブ）を接触させることも 応にとどまっているプローブ技術を 明らかにする予定であり、 「2013年に 技術的に難しい。このため、テスター 40µmピッチに対応させる他、極薄チ は製品化したい」 （同社 新企画商品 大手のアドバンテストはTSVに対応 ップに対応したハンドラ技術も開発 開発室 T3統括プロジェクト・リーダ したテスト技術の整備を急いでいる。 中である。同社はこれらの内容を ーの高野一男氏） としている。 NIKKEI ELECTRONICS 2012.4.16 49