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事業原簿 - 新エネルギー・産業技術総合開発機構
次世代半導体材料・プロセス基盤技術プロジェクト 「半導体 MIRAI プロジェクト」 事業原簿 担当部 独立行政法人 新エネルギー・産業技術総合開発機構 電子・情報技術開発部 ―目次― 概要 第二期基本計画 第三期基本計画 プログラム基本計画 用語説明 Ⅰ 事業の位置づけ・必要性について 1 2 1 NEDO の関与の必要性・制度への適合性 1 １.1 NEDO が関与することの意義 1 １.2 実施の効果（費用対効果） 2 事業の背景・目的・位置付け 3 Ⅱ 研究開発マネジメントについて 5 １ 事業の目標 5 ２ 事業の計画内容 6 2.1 研究開発の内容 6 2.2 研究開発の実施体制 8 2.3 研究の運営管理 10 3 情勢変化への対応 11 3.1 第二期の繰り上げと第三期基本計画の策定 11 3.2 技術移転 12 3.3 基本計画の改定（第三期基本計画の策定） 13 3.4 第三期委託先の公募と実施者の決定 15 4 中間評価結果への対応 16 4.1 第二期に向けた基本計画の改定 17 4.2 基本計画改定への対応 18 5 評価に関する事項 Ⅲ 研究開発成果について 1 事業全体の成果 18 19 19 ２ 研究開発成果項目毎の成果 Ⅳ 実用化、事業化の見通しについて 23 56 概要 作成日 施策(プログラム)名 高度情報通信機器・デバイス基盤プログラム 事業(プロジェクト)名 次世代半導体材料・プロセス基盤技術 プロジェクト番号 平成 18 年 5 月 30 日 開発プロジェクト 事業担当推進部室・ 電子･情報技術開発部 馬場 雅和 担当者 事業の概要 本プロジェクトでは、ITRS 2001 及び 2003 に示されている技術世代 65nm 以細の半導 体デバイスに必要な高誘電率ゲート絶縁膜材料・計測・解析技術、低誘電率層間絶縁膜 材料・計測・解析技術、及び、将来のデバイスプロセス技術に必要な、トランジスタ形成技 術、ウェハ・マスク関連計測技術、デバイス回路構成技術の開発を行うことを目的とする。 MIRAI プロジェクト第二期においては技術世代 45nm 以細の半導体デバイスに必要な技 術に焦点を絞って開発する。 事業の目的・政策的 位置付けについて 情報通信機器の中枢を担い、機器の高度化・高付加価値化を実現する半導体ＬＳＩ技 術の発展が不可欠である。情報通信機器は、今後さらなる高機能化、低消費電力化が求 められており、この要求を満たす半導体デバイスとして、システムＬＳＩ等の高機能ＬＳＩの 【NEDO が関与する意 実用化が必須となっている。本プロジェクトは、このような高機能ＬＳＩの実用化に必要な半 義】 導体構造の微細化に対応できる半導体デバイスプロセス基盤技術を平成 19 年度までに 【実施の効果（費用対 確立することを目標とした高度情報通信機器・デバイス基盤プログラムの一環として実施 効果）】 する。 【事業の背景・目的・ 位置付け】 これにより、電子情報通信分野での新規産業創出に資するのみならず、広範な分野で 利用される共通基盤技術の形成に資する。 当該研究開発事業は、経済産業省において研究開発の成果が迅速に事業化に結びつ き、産業競争力強化に直結する「経済活性化のための研究開発プロジェクト（フォーカス 21）」と位置づけられ、その条件のもとで実施する。なお、適切な時期に、実用化・市場化 状況等について検証する。 ２．研究開発 マネージメントについ て 【事業の目標】 MIRAI プロジェクト第二期においては技術世代 45nm 以細の半導体デバイスに必要な 技術に焦点を絞って開発する。 中間評価において第一期のプロジェクトマネジメントや進捗・成果が評価されたことか ら、第二期は引き続き廣瀬プロジェクトリーダーのもと、ASET と産総研を委託先とし、両者 が共同研究契約を締結し研究体を形成して実施する。また、フォーカス 21 委託事業の 「応募資格」を踏まえて実施体制を整備する。 本プロジェクトの成果をスムースに産業界に移転するため、第二期の期間内で、「あす かプロジェクト」等、関連コンソーシアムとの一層の連携強化を図るとともに統合の可能性 についても検討する。研究開発全体の管理・執行に責任と決定権を有するＮＥＤＯ技術 開発機構は、経済産業省及び研究開発責任者と密接な関係を維持しつつ、プログラムの 目的及び目標、並びに本研究開発の目的及び目標に照らして適切な運営管理を実施す る。また、必要に応じて、外部有識者の意見を運営管理に反映させる。 【事業の 主な実施事項 H13 計画内容】 ①高誘電率ゲート絶縁膜材 料・計測・解析技術開発 ②低誘電率層間絶縁膜材料・ 計測・解析技術開発 H14 H15 H16 H17 ③将来のデバイスプロセス基 盤技術開発 （１）新構造トランジスタ技術の 開発 （２）ウェハ、マスク関連高精度 計測技術の開発 （３）新回路構成技術の開発 【開発予算】 【開発体制】 (単位：百万円) H13 H14 H15 H16 H17 総額 一般会計 (実績) 1,838 2,152 4,317 2,842 2,636 13,785 特会(石油) (実績) 1,604 2,092 0 1,473 1,699 6,868 補正 (実績) 0 1,779 0 0 0 1,779 総予算額 (実績) 3,442 6,023 4,317 4,315 4,335 22,432 経済省担当原課 商務情報政策局 情報通信機器課 運営機関 新エネルギー・産業技術総合開発機構 プロジェクトリーダー 【情勢変化 独立行政法人 産業技術総合研究所 次世代半導体研究センター長 廣瀬全孝 委託先 独立行政法人 産業技術総合研究所 技術研究組合 超先端電子技術開発機構 共同実施・ 大阪市立大学、大阪大学、京都大学、神戸大学、群馬 再委託先 大学、名古屋大学、東京大学、東北大学、広島大学、 明星大学 産業界のコンソーシアム活動の変化や国内外におけるhp45nm技術の開発タイミングに への対応】 合わせ、MIRAIプロジェクト第二期を平成17年度末に繰り上げ終了して、hp45nm技術の 開発成果を技術移転して産業界で一元的に開発を進めることとした。新たに平成18年度 から22年度を第三期とし、hp45nmを超える技術領域の革新的基盤技術開発およびEUV マスク基盤技術開発を実施することとした。MIRAIプロジェクトでは平成17年度に技術移 転へ向けての開発を推進し、Seleteに移転可能なHigh-k, Low-k等の技術に関しては移 転に関する合意を行った。また、実用化のための開発が残る場合は、NEDO継続研究開 発をスタートさせた。 【今後の事業の 方向性】 ＭＩＲＡＩプロジェクト第二期は平成18年3月で終了し、平成18年4月より、下記テーマを 推進するＭＩＲＡＩプロジェクト第三期が発足し、全体で平成13年度～平成22年度のプロ ジェクトとなった。 Ⅰ. 次世代半導体材料・プロセス基盤技術開発 ① 新構造極限 CMOS トランジスタ関連技術開発 ② 新探究配線技術開発 ③ 特性ばらつきに対し耐性の高いデバイス・プロセス技術開発 Ⅱ. 次世代低消費電力半導体基盤技術開発 ④ 次世代マスク基盤技術開発 ３．研究開発成果 以下の成果を上げ、技術世代 45nm 以降の技術を開発するという目的を達成した。 ① 高誘電率ゲート絶縁膜材料・計測・解析技術 LL-D＆A により EOT=1.1nm でゲートリーク電流 16mA/cm2、移動度 255cm2/V・s (SiO2 (写真、図、表の使用 を 用 い た 場 合 の 移 動 度 の 82%) を 実 現 し 、 ｢ EOT が 1.2nm で 、 ゲ ー ト リ ー ク 電 流 可) 90mA/cm2(@Vg= 1.0V、100℃)以下、移動度を通常シリコン酸化膜を用いた場合の 80％ 以上｣という目標を達成した。また、メタルゲート電極については、シリサイド電極における フェルミレベルピニングの機構を明らかにすると共に、HfAlON 上部界面における Al の濃 (要素技術含む) 度制御によりフェルミレベルがピニングされるエネルギー位置を変え Vth を制御する技 術、及びシリサイド電極の Si/メタル組成比を制御して Vth を制御する技術（実効仕事関 数制御技術）を開発した。 ② 低誘電率層間絶縁膜材料・計測・解析技術開発 塗布型ポーラスシリカ Low-k 膜の焼成反応過程の制御技術、 環状シロキサン分子 （TMCTS）蒸気中での気相材料強化処理技術を開発し、ｋ値 2.0-2.1、ヤング率 6-8 GPa を達成し、高強度化したポーラスシリカが実用的な配線プロセスに使用できることを実証し た。また、プラズマ共重合による Low-k 成膜についてはｋ値 2.4 以下を実現し、企業に技 術移転できるレベルに到達し、目標を達成した。 ③ 将来のデバイスプロセス基盤技術開発 ③-1 トランジスタ構成材料計測解析技術の開発 貫通転位密度 1x103cm-2 の高品質ひずみ SOI 基板技術を開発し、同基板を用いてゲ ート長 36nm までの CMOS を試作し、18%の Ion 向上を確認した。一軸圧縮ひずみ SGOI MOSFET 構造を提案し、80%の駆動力向上を実現した。酸化濃縮法で作成した GOI 基 板を用い、表面チャネル型の p-MOSFET を開発した。 ③-2 ウエハマスク計測技術開発 Selete 及びメーカとの共同研究で、30nm サイズのマスクパターン欠陥検査技術を開発 し、透過・反射検査像を用いる検査技術を開発し、45 nm 世代の目標を達成した。 CD-AFM 技術では CD 計測精度 0.3 nm の目標を達成し、側壁計測技術を開発した。ま た、EUVL 用多層膜マスクブランクスの露光波長検査技術、DUV 光を用いるパターニン グ済ウェハの欠陥検査技術開発、極紫外(EUV)光による顕微光電子分光を開発した。 ③-3 回路システム技術開発 適応型製造後調整技術を開発した。クロックスキュー調整技術は、マイクロプロセッサ およびディジタル家電用画像 LSI で実証した。高速データ転送技術は、高速パラレル I/O により、4 チャネル、140cm 基板で、8.7Gbps の転送技術を実現した。また、GA を用 いた HiSIMMOS モデルパラメータフィッティング技術、OPC 最適化技術を開発した。 (特許・論文等につい 発明 第一期、第二期累計 241 件 て件数を記載) 学会報告、論文 第一期、第二期累計 1161 件 （２００６年９月３０日現在） ４．実用化、事業化の MIRAI 第二期では、参加企業との共同研究、NDA を締結して技術移転を実施することに 見通し 重点をおいた。その結果、開発対象分野全般に亘って主要な技術を Selete および個別 企業に対して移転した。 ５．評価に関する事項 評価履歴 実施時期 平成 15 年度中間評価実施 【評価実施時期】 評価項目・評価基準 標準的評価項目・評価基準 【 評 価 項 目 ・ 評 価 基 評価予定 準】 実施時期 平成 17 年度中間評価 (平成 18 年度実施) 評価項目・評価基準 標準的評価項目・評価基準 平成１６－１７年度 第二期基本計画 高度情報通信機器・デバイス基盤プログラム 「次世代半導体材料・プロセス基盤技術（MIRAI）プロジェクト」基本計画 電子・情報技術開発部 １．研究開発の目的・目標・内容 （１）研究開発の目的 情報技術がめざましく発展している今日の社会では、情報・知識を、時間や場所の制約を受けず 誰もが自由自在に活用できる情報通信環境の実現が望まれている。このような情報通信環境を実現 するためには、情報通信機器の中枢を担い、機器の高度化・高付加価値化を実現する半導体ＬＳＩ 技術の発展が不可欠である。情報通信機器は、今後さらなる高機能化、低消費電力化が求められて おり、この要求を満たす半導体デバイスとして、システムＬＳＩ等の高機能ＬＳＩの実用化が必須 となっている。本プロジェクトは、このような高機能ＬＳＩの実用化に必要な半導体構造の微細化 に対応できる半導体デバイスプロセス基盤技術を平成 19 年度までに確立することを目標とした高度 情報通信機器・デバイス基盤プログラムの一環として実施する。 ＩＴ化の進む今日の社会システムに大きな変革をもたらすエレクトロニクス技術、特に半導体Ｌ ＳＩ技術においては、加工技術の微細化が重要な技術課題である。ＬＳＩの微細化は、ムーアの法 則として知られているように、これまで３年で４倍の集積度を実現するピッチで開発が進展してお り、高集積化と同時に低コスト化を実現してきている。また、微細化技術の進展は、国際半導体技 術ロードマップが作成された 1999 年以降、さらに加速の度合いを速めている。特に近年の状況は、 海外においても半導体研究開発のために精力的な取り組みがなされており、国際半導体技術ロード マップ 2001 年版（ＩＴＲＳ 2001）以降で示されている技術課題の解決に向け、まさにグローバル な開発競争が行われている。勿論、半導体技術開発はロードマップのみに依存して進められている わけではなく、応用システムによって決まる固有の技術課題への対応も求められている。 加工技術の微細化限界は、従来からロードマップ上で予想されており、加工寸法の微細化および それに伴う加工精度向上の要請は、原子数個のレベルでの寸法制御を必要とするため、全く新しい コンセプトに基づく LSI 開発の手法が必要となっている。この問題を解決するためには、材料・反 応等の基本に立ち戻って科学的知見を活用し、これを産業技術へ繋げていくという、サイエンスと エンジニアリングが融合一体となった取り組みが必要となっている。 本プロジェクトでは、ITRS 2001 及び 2003＊で示されている技術世代 65nm 以細の極微細なデバイ スに必要な高誘電率ゲート絶縁膜材料・計測・解析技術、及び低誘電率層間絶縁膜材料・計測・解 析技術を中心として、将来のデバイスプロセス技術に必要となるトランジスタ形成に必要な技術、 ウェハ・マスク関連計測技術、及びデバイス回路構成技術等の開発を行うことを目的とする。特に 第二期においては技術世代 45nm 以細の極微細なデバイスに必要な技術に焦点を絞って開発する。 本技術の確立により、情報通信機器の高機能化、低消費電力化の要求を満たすシステムＬＳＩ実 現など、将来幅広い産業分野で利用される共通基盤技術の形成が見込まれる。 （注） ＊2003 年版 ITRS は 2003 年７月に概要が発表され、12 月に出版予定である。 平成１６－１７年度 第二期基本計画 これにより、電子情報通信分野での新規産業創出に資するのみならず、広範な分野で利用される 共通基盤技術の形成に資する。 当該研究開発事業は、経済産業省において研究開発の成果が迅速に事業化に結びつき、産業競争 力強化に直結する「経済活性化のための研究開発プロジェクト（フォーカス 21） 」と位置づけられて おり、次の条件のもとで実施する。 ・ 技術的革新性により競争力を強化できること。 ・ 研究開発成果を新たな製品・サービスに結びつける目途があること。 ・ 比較的短期間で新たな市場が想定され、大きな成長と経済波及効果が期待できること。 ・ 産業界も資金等の負担を行うことにより、市場化に向けた産業界の具体的な取り組みが示さ れていること。 なお、適切な時期に、実用化・市場化状況等について検証する。 （２）研究開発の目標 平成 15 年度に 65nm、平成 19 年度に 45nm 以細の技術世代の技術課題を解決する。プロジェク トを通して得られた基礎データ等については、プロジェクト実施期間中にデータを体系的に整理 し、幅広く社会に提供を図る。また、開発された材料・プロセス技術は、デバイス構造の試作等 により電気特性や構造安定性の実証・確認等を行うと共に、関連するコンソーシアムあるいは参 加企業の協力を得てインテグレーション課題の抽出とその解決を図ることにより、産業界への速 やかな技術移転を行う。 （３）研究開発内容 上記目標を達成するために、以下の研究開発項目について、別紙の研究開発計画に基づき研究 開発を実施する。 ① 高誘電率ゲート絶縁膜材料・計測・解析技術開発 ② 低誘電率層間絶縁膜材料・計測・解析技術開発 ③ 将来のデバイスプロセス基盤技術開発 ２．研究開発の実施期間 本研究開発の期間は、平成 13 年度から平成 19 年度までの７年間とする。ただし全期間を２期に 分け、第一期は平成 13 年度から平成 15 年度、第二期は平成 16 年度から平成 19 年度の期間とする。 ３．評価の実施 新エネルギー・産業技術総合開発機構（平成 15 年 10 月１日より、独立行政法人新エネルギー・ 産業技術総合開発機構。以下、「ＮＥＤＯ技術開発機構」という。）は、技術的及び政策的観点から 見た研究開発の意義、目標達成度、成果の技術的意義ならびに将来の産業への波及効果等の観点か ら、外部有識者による研究開発の中間評価を平成 15 年度上期に行った。また、事後評価を平成 19 年度末に実施する。平成 17 年度にはプロジェクト進捗状況及び成果の実用化見通しを中心に、プロ ジェクト実施者による評価を実施する。 ４．研究開発の実施方式 （１）研究開発の実施体制 第一期の研究開発は、ＮＥＤＯ技術開発機構が選定した技術研究組合超先端電子技術開発機構（以 平成１６－１７年度 第二期基本計画 下、 「ASET」という。）と独立行政法人産業技術総合研究所（以下、 「産総研」という。）を委託先と し、両者が共同研究契約を締結し研究体を形成して実施した。また、共同研究開発に参加する各研 究開発グループの有する研究開発ポテンシャルを最大限に活用し、効率的な研究開発の推進を図る との観点から、研究体には研究開発責任者（プロジェクトリーダー：産総研次世代半導体研究セン ター長 廣瀬全孝）を置き、そのリーダーシップの下に研究開発を実施することとし、その下に研究 者を可能な限り結集して効率的な研究開発を実施した。 第二期の研究開発は、中間評価において第一期のプロジェクトマネジメントや進捗・成果が評価 されたことから、引き続き廣瀬プロジェクトリーダーのもと、ASET と産総研を委託先とし、両者が 共同研究契約を締結し研究体を形成して実施する。ただし、委託先は、第二期開発計画を策定する に当たって、本プロジェクトがフォーカス 21 に位置づけられていることに鑑み、フォーカス 21 委 託事業の「応募資格」を踏まえて実施体制を整備することとする。また、本プロジェクトの成果を スムースに産業界に移転するため、第二期の期間内において既存の民間プロジェクトである「あす かプロジェクト」等、関連コンソーシアムとの一層の連携強化を図るとともに統合の可能性につい ても検討することとする。 （２）研究開発の運営管理 研究開発全体の管理・執行に責任と決定権を有するＮＥＤＯ技術開発機構は、経済産業省及び研 究開発責任者と密接な関係を維持しつつ、プログラムの目的及び目標、並びに本研究開発の目的及 び目標に照らして適切な運営管理を実施する。また、必要に応じて、外部有識者の意見を運営管理 に反映させる。 ５．その他の重要事項 （１）研究開発成果の取扱い ① 成果の普及 得られた研究成果のうち、下記共通基盤技術に係る研究開発成果については、ＮＥＤＯ技術開発機構、実施者 とも普及に努めるものとする。 ａ） 実現手法の確立、体系的整理 ・ 高誘電率ゲート絶縁膜材料の成膜技術 ・ 低誘電率層間絶縁膜材料の成膜技術 ・ 将来のデバイス回路構成におけるばらつき回避手法 ｂ） 試験・評価方法、ツールの提供 ・ 高誘電率ゲート絶縁膜材料の評価・計測方法 ・ 低誘電率層間絶縁膜材料の評価・計測方法 ・ 将来のデバイス構造に関する微細パターン・寸法計測及び局所分析評価方法 ｃ） 標準（デファクトスタンダードを含む）への提案、取得 ・ 半導体プロセスにかかわる計測標準の取得 ・ ゲート絶縁膜材料開発の指導原理の提案 ② 知的基盤整備事業又は標準化等との連携 得られた研究開発の成果については、知的基盤整備または標準化等との連携を図るため、データベースへのデ ータの提供、標準情報（ＴＲ）制度への提案等を積極的に行う。 平成１６－１７年度 第二期基本計画 ③ 知的所有権の帰属 委託研究開発の成果に関わる知的所有権については、 「独立行政法人新エネルギー・産業技術総合開発機構 新 エネルギー・産業技術業務方法書」第 26 条の規定等に基づき、原則として、すべて受託先に帰属させることと する。 （２）基本計画の変更 ＮＥＤＯ技術開発機構は、研究開発内容の妥当性を確保するため、社会・経済的状況、内外の研 究開発動向、産業技術政策動向、プログラム基本計画の変更、第三者の視点からの評価結果、研究 開発費の確保状況等を総合的に勘案し、達成目標をはじめ基本計画の見直しを弾力的に行うものと する。 （３）根拠法 本プロジェクトは、独立行政法人新エネルギー・産業技術総合開発機構法（平成 14 年法律第 145 号）第 15 条第１項第１号ハ及び第２号に基づき実施する。 （４）その他 ・ 若手研究者の育成を図るため、学生等の研究参加を促進する環境を整備する。 ・ 産業界が実施する研究開発との間で共同研究を行う等、密接な連携を図ることにより、研究開 発を加速し、円滑な技術移転を促進する。 ６．基本計画の改訂履歴 （１）平成 13 年３月、新エネルギー・産業技術総合開発機構によって制定。 （２）平成 14 年３月、根拠法を「その他の重要事項」へ明記する改訂。 （３）平成 15 年２月、「経済活性化のための研究開発プロジェクト（フォーカス 21）」として位置 づけられたことによる改訂。 （４）平成 15 年 12 月、第二期の研究開発計画内容見直しによる改訂。 平成１６－１７年度 第二期基本計画 （別紙） 研究開発計画 研究開発項目①「高誘電率ゲート絶縁膜材料・計測・解析技術開発」 １．研究開発の必要性 技術世代 45nm 以細の金属酸化膜半導体電界効果型トランジスタ（MOSFET）では、ゲート酸化膜 の薄膜化は限界に直面する。この技術世代で MOSFET の高性能化を実現するためには、ゲート漏れ 電流が極めて少なく且つ移動度劣化の少ない、高信頼性の高誘電率（High-ｋ）材料を開発・実用化 する必要がある。世界の開発動向・実用化時期を考えると、材料の選択から始まって、化学的気相 成長法（CVD）など成膜手法の開発、膜の欠陥密度の低減と界面特性の制御のための分析・評価手 段の確立と共に、MOSFET レベルでの性能・信頼性の検証を並行して進める必要がある。 ２．研究開発の具体的内容 （１）ゲート絶縁膜及び電極材料の開発 新しい High-k 材料を探索すると共に、High-k 材料選択の指針を与える指導原理を明らかにし、新 材料を提案する。また、MOSFET しきい値電圧制御可能なメタルゲート電極技術及びゲート電極 /High-k 材料界面制御技術の開発を行う。 （２）成膜技術と装置基盤技術の開発 新しいコンセプトに基づく High-k 膜及びメタルゲート電極成膜法を開発する。あわせて High-k/ シリコン界面領域の原子層スケール制御により、熱的に安定で低欠陥密度の界面を実現する。 （３）ゲートスタックの評価・計測法の開発 ゲート絶縁膜としての信頼性評価尺度を確立し、また不良メカニズムを解明できる評価・解析法 を確立する。具体的には膜厚評価手法確立とその標準化、原子レベルでの欠陥構造同定と欠陥生成 のメカニズム解明、及び欠陥準位のエネルギー分布計測法の確立、バンドプロファイルなどの物性 評価法の確立などを行う。これらの知見に基づいて、ゲート漏れ電流や信頼性劣化予測を可能にす る。また、これらの研究を通して、High-k ゲートスタックにおける移動度低下の原因を解明し、成 膜技術の高度化を実現する。 （４）ゲートスタックプロセス技術の開発 45nm 以細の技術世代で High-k 絶縁膜が熱や加工などのプロセスを通過する際にどのようなプロ セスダメージに耐えなければならないかを明確化するため、CMOS レベルでの検証を行い、High-k ゲートスタック・プロセスモジュールのための要素技術確立を行う。また、インテグレーション課 題の抽出とその解決のため、関連するコンソーシアムあるいはデバイスメーカとの共同研究を実施 する。 ３．達成目標 45nm 以細の技術世代に適合する高誘電率ゲート絶縁膜を実現するための、新材料の選択とその成 膜技術及び装置基盤技術を確立する。 第一期は、換算膜厚 1.0nm で 100℃におけるゲート漏れ電流が 0.9nA/μm2 即ち 90mA/cm2 （@ゲ ート電圧 Vg=0.6V）以下となる新しい High-k ゲート絶縁膜材料を提案し、メタルゲート電極開発の 平成１６－１７年度 第二期基本計画 指針を明示することを目標とした。 第一期の研究開発により、換算膜厚 1.0nm のゲート絶縁膜形成手法及び装置設計技術の基本を確 立し、概念実証成膜装置を開発した。また、ゲート絶縁膜の原子レベルでの欠陥構造を電子スピン 共鳴、光電子収率分光などにより、評価解析する手法を開発した。メタルゲートスタックプロセス を提示し、CMOS インバータ回路を試作することにより、提示プロセスを実証した。また、High-k MOSFET の移動度低下の要因を解析し、定量化するモデルを開発した。 以上の成果をもとに開発されるゲートスタックモジュール基盤技術を用いて、実用的な高性能 CMOS トランジスタへの適用実証を関連するコンソーシアムあるいはデバイスメーカとの連携のも とに進める。 第二期は、対象とする換算膜厚に関して二つの面から研究開発を進める。すなわち、第一に、対 象とする換算膜厚を第一期と同一の 1.0nm に設定し、ゲート漏れ電流が 100mA/cm2 （＠Vg=1V, 100℃）以下の条件で、移動度が通常シリコン酸化膜を用いた場合に比較して 80％を得ることを目標 とする。特に High-k ゲートスタックの信頼性、ＦＥＴにおける移動度向上、メタルゲートの仕事関 数制御に関して、原理的な機構解明に基づきゲートスタック構築に応用できる原理・モデルを構築 する。以上のゲート絶縁膜成膜技術に基づき、口径 300mm ウェハに展開可能なメタルゲート成膜概 念実証機を開発する。 第二に、換算膜厚 1.0 nm 以下のゲート絶縁膜における課題抽出を行う。 具体的には換算膜厚 0.5 nm の極限的ゲート絶縁膜厚を有し、ゲート漏れ電流が 1A/cm2（＠Vg=0.5V）以下の MOSFET 動作を実 証することを目標とする。また、超薄 High-k 膜界面における原子スケール材料分析・解析に注力し、 MOSFET の高性能化・高信頼化を図る。 以上により 45nm～32nm 及びそれ以降の技術世代にも対応可能なゲートスタックプロセスを提示、 実証する。 平成１６－１７年度 第二期基本計画 研究開発項目②「低誘電率層間絶縁膜材料・計測・解析技術開発」 １．研究究開発の必要性 技術世代 45nm 以細の高速・高信頼配線技術は、システム LSI 或いはシステム・オン・チップ（SOC） の高性能化の要である。LSI 構造全体における多層配線部分の構成比率が増大しつつある中で、配線 技術の重要性は飛躍的に高まり、配線遅延を極小化できる低誘電率（Low-k）層間絶縁膜の開発が必 要となっている。層間膜の低誘電率化には、配線の微細加工、メッキによる Cu 配線形成等他のプロ セスとの整合性等も十分に考慮に入れた開発が必要である。現状では、比誘電率 k=2.0 以下の各種 Low-k 材料の熱的安定性、機械的特性、ガス吸放出特性、化学的特性等の諸性質は未だ十分に解明 されてはおらず、基礎的なプロセスデータの収集と物性制御の為の材料設計及び新 Low-k 材料を用 いた配線構造形成技術の開発が必要である。 ２．研究開発の具体的内容 （１）Low-k 層間絶縁膜の開発 比誘電率と機械強度の独立制御が可能な材料技術体系として提案された、複数の技術世代に対応 できるスケーラビリティを有する新しい Low-k 層間絶縁膜材料を、成膜法、成膜装置と共に開発す る。 （２）Low-k/Cu 配線モジュール作製工程における要素プロセス技術の開発 45nm～32nm 及びそれ以降の技術世代に対応した新概念のプロセス技術を提案し、口径 300mm ウ ェハ対応の概念実証機を開発する。 ドライエッチングや Cu CMP(Chemical Mechanical Polishing)などのクリティカルプロセスに対する 要素プロセス技術開発を推進し、配線モジュール実現の上での課題を抽出・解決する。このために、 関連するコンソーシアムあるいはデバイスメーカとの共同研究を実施する。 （３）スケーラブル Low-k 材料のマクロ物性と局所構造の計測・評価技術の開発 Low-k 材料の物性（強度、硬さ、密着性、密度、誘電率等）を高精度に計測し、材料のスケーラ ビリティを実証するための新計測・評価技術を開発・実用化する。 ３．達成目標 第一期は材料単体での比誘電率 1.5 相当の層間絶縁膜を実現し、配線モジュールプロセス基盤技術 を開発することを目標とした。第一期の研究開発により、比誘電率 2.1～1.8 の構造安定な塗布型ポ ーラスシリカ膜を開発し、比誘電率と材料強度を独立に制御することが可能となった。またプラズ マ共重合技術においても、材料強度の制御が可能となった。そしてこの概念を発展させ、材料の基 本骨格構造を変えずに複数世代に適用可能なスケーラブル層間絶縁膜材料のコンセプトを提案した。 さらにこれら材料の組成・構造に対応した要素プロセス技術開発に着手すると共に、材料の化学結 合・構造・機械特性を分析評価する技術の開発を行った。 第二期は、第一期で提案したスケーラブル層間絶縁膜材料のコンセプトを発展させて、45nm～ 32nm 及びそれ以降の技術世代を見通した配線モジュール実現のための要素プロセス技術の開発を 行う。目標としては、比誘電率が 2.0～1.5 で、弾性率が 10 GPa～3 GPa のスケーラブルな高強度低 誘電率絶縁材料を実現する。あわせて多層配線モジュールにおけるクリティカルプロセスに対する 平成１６－１７年度 第二期基本計画 要素プロセス技術開発を行い、配線モジュール実現の上での課題を抽出・解決する。また 45nm～32nm 及びそれ以降の技術世代に対応できるプロセス技術により、口径 300mm ウェハ対応の概念実証機を 開発する。さらに、Low-k 材料の化学結合・構造のミクロ評価技術（空孔構造や薄膜機械特性評価 など）を開発する。 平成１６－１７年度 第二期基本計画 研究開発項目③「将来のデバイスプロセス基盤技術開発」 １．研究開発の必要性 技術世代 45nm 以細の領域では、トランジスタのスケーリングによる素子性能の向上、及び集積化 システムとしての高機能化は、様々な物理的・工学的限界に直面する。また、微細加工技術では、 エキシマレーザーを用いた短波長光リソグラフィ技術が限界に近づく。さらに、高密度集積化の進 展とともに製造プロセスの高度化だけでは製造ばらつきの影響を完全に回避することが困難になり、 ＬＳＩ製造歩留まりの低下が無視できなくなる。 このような状況を打破するためには、極微細化したトランジスタでも十分な電流制御能力を実現 するための材料技術やプロセス技術、及び新チャネル構造の研究開発を行うとともに、トランジス タ活性領域のナノスケール計測・解析技術を開発する必要がある。 また、極短波長（EUV）光源や電子線などを用いる縮小投影リソグラフィ技術など、次世代リソ グラフィ（NGL：Next Generation Lithography）にむけたウェハ／マスクパターンの精密な加工寸法 （CD：Critical Dimension）測定､欠陥検出手法の研究開発を行う必要がある。 さらには LSI の製造ばらつきの問題に対して、トランジスタレベルで対処する技術と共に、回路 構成技術により解決する手法を開発する。 ２．研究開発の具体的内容 （１） 新構造トランジスタ技術の開発 技術世代 45nm 以細のトランジスタ構造を実現するのに必要な、新素子構造や材料技術・計測技術、 および関連する評価・解析技術を開発する。 （２）ウェハ、マスク関連高精度計測技術の開発 レジストパターン、マスクパターンの CD(Critical Dimension)・位置計測技術の研究開発を行うと 共に、45 nm 以細の技術世代で必要とされるウェハ、マスク欠陥検査技術および欠陥分析技術を確立 する。 （３）新回路構成技術の開発 デバイスの微細化に起因する製造ばらつきによって生ずるデータ転送波形の乱れや、同期信号の 到達時間遅れ（クロックスキュー）の増大を適応的に吸収しうる新回路構成技術を開発・実証する。 ３．達成目標 （１）新構造トランジスタ技術の開発 第一期は、厚さ 10nm 以下の接合で横方向急峻性 1nm/decade 以下の高濃度不純物層を形成できる ドーピング技術を開発することを目標とした。 第一期の研究開発により極浅（<10nm）で急峻（<2nm/dec.）な接合形成を実証した。また、ひず み Si チャネル MOSFET を開発し、CMOS リングオッシレータにより、通常 MOSFET の 1.7 倍の高 速動作を実証した。 第二期は、45nm～32nm 及びそれ以降の技術世代の極微細トランジスタについて、究極性能を達 成し得る構造を素子物理に基づいて探索し、提案・実証する。特に、ひずみ Si、SiGe、Ge チャネル を用いたトランジスタや立体構造チャネルトランジスタなどの候補から、微細化に最適な素子構造 平成１６－１７年度 第二期基本計画 を選択し、有効性を実証する。尚、最終トランジスタの構造を選択する以前に、性能の目標値を提 示することに困難はあるが、OFF 電流を揃えた条件の下での ON 電流が、通常 Si MOSFET と比べ、 2 倍以上となることを目標とする。そのために必要な、チャネル材料やコンタクト形成などの材料・ プロセス技術を開発する。中でも、ひずみ Si チャネル CMOS に関しては、インテグレーション課題 の抽出と解決策の提示を目標とする。また、10nm の空間分解能で不純物ドーピングプロファイルを 計測する技術を開発する。 （２）ウェハ、マスク関連高精度計測技術の開発 第一期は、65nm 技術世代対応マスク欠陥検査で必要となるマスク上の 60nm サイズの欠陥検出・ 認識技術、及び 100nm サイズの微粒子分析、同定技術の確立を目標とした。また、CD 計測では 0.8nm ～0.7nm のレジストパターン寸法計測精度を確立することを目指した。 第一期の研究開発により、65nm 技術世代対応マスク欠陥検査装置基幹技術として、深紫外線（波 長 200nm）CW 光源（出力 100mW）及び高速イメージセンサを開発した。また、CD-AFM を開発し、 寸法計測精度 0.8nm 達成の目途をつけた。EUV リソグラフィ用マスクブランクス検査装置も新方式 を提案し、実験機により性能を確認した。 第二期は、深紫外（DUV）光によるマスク検査におけるアルゴリズム開発により、45 nm 技術世 代対応のマスク検査装置実現のための要素技術を開発すると共に、深紫外光検査技術をウェハ検査 に展開する。また、マスクメーカと連携して、第一期に開発した at wavelength EUV マスクブランク ス検査技術の実用化を図る。さらに、0.5μm 以下に絞った EUV 照射ビームによる 50nm サイズ微粒 子分析同定技術（顕微光電子分光法）を開発すると共に、装置の実用化をはかる。一方、CD 計測で は、AFM プローブの変形及び環境変動に起因する誤差の補正技術、及び較正用低ラフネス基準パタ ーン形成技術を開発し、0.5nm～0.3 nm の寸法計測精度を実証して、45nm 技術世代対応の CD-AFM 装置を開発・実用化する。 これら一連の開発技術の実用化に際しては、装置メーカでの事業化を加速する。 （３）新回路構成技術の開発 第一期は、高速デジタル集積回路におけるクロックタイミング調整を可能にする適応的回路技術 を実現するために、30 ピコ秒単位での時間調整が可能な適応型遅延回路構成技術を開発し、一調整 あたりの実行時間が 500 ミリ秒以下の進化型計算アルゴリズムを開発することを目標とした。 第一期の研究開発により、1GHz 設計 LSI において、遺伝的アルゴリズム（GA）によるクロック タイミング調整により、LSI の 25％高速化、55％低省電力化、20％設計工数削減を実証した。 第二期は、適応型遅延回路技術に基づく低消費電力化回路技術を普遍的技術として実証すること を目指す。さらにチップ自身が自律的に回路動作の調整を行う機能を付加し、第一期に開発した GA による調整技術を大きく進化させる。 またこれらの技術の高速デジタル回路、高速データ転送用回路、アナログ多電源回路などへの応 用展開をはかる。 本研究開発の成果を事業化に結びつけるために、デバイスメーカや関係コンソーシアムとの共同 開発により、応用製品への展開を加速する。 平成１８－ 第三期基本計画 （高度情報通信機器・デバイス基盤プログラム） 「次世代半導体材料・プロセス基盤(MIRAI)プロジェクト」基本計画 電子･情報技術開発部 １．研究開発の目的・目標・内容 （１）研究開発の目的 情報技術がめざましく発展している今日の社会では、情報・知識を、時間や場所の制約を受けず 誰もが自由自在かつ安全に活用できる情報通信環境の実現が望まれている。また、平成１７年５月 に発表された新産業創造戦略において、我が国の産業競争力強化のために注力すべき分野として、 情報家電、ロボットなどが挙げられている。このような応用システムの基幹となる半導体 LSI には、 一層の高機能化、低消費電力化が求められている。本プロジェクトは、我が国の半導体関連産業(デ バイス、装置及び材料)の国際競争力強化のため、高機能ＬＳＩの実現に不可欠な半導体構造の微細 化に対応できる半導体デバイス・プロセス基盤技術を平成 22 年度までに確立することを目標とした 高度情報通信機器・デバイス基盤プログラムの一環として実施する。 半導体 LSI の回路を構成するトランジスタと配線の微細化は、これまで３年で４倍の集積度を実 現するピッチで進展し、2005 年現在、技術世代 hp90nm (1) の製品が量産され始めた。情報家電やロ ボットなどのシステムに求められる高集積化と低コスト化を同時に実現するためには、トランジス タや配線の微細化が引き続き重要な技術課題である。近年、hp45nm を超える次世代半導体開発のた めに、海外では産学官連携の下で、国際半導体技術ロードマップ（ＩＴＲＳ）(2)で示されている技術 課題の解決に向け、精力的な取り組みがなされ、まさにグローバルな開発競争が行われている。ま た、独立行政法人新エネルギー・産業技術総合開発機構（以下、 「NEDO 技術開発機構」という）が 編纂した、NEDO 技術ロードマップ(平成 17 年版)が示すように、我が国にとって重要な半導体 LSI は、超低消費電力のシステム LSI であり、その実現のためには多くの技術開発が必要である。 ITRS および NEDO 技術ロードマップに拠れば、トランジスタの性能向上には、単なる微細化のみ ならず、革新的技術の導入が不可欠である。また、微細化およびそれに伴う加工精度向上の要請は、 原子数個のレベルでの寸法制御を必要とし、微細化に伴うトランジスタ特性のばらつきが集積化の 大きな障害となりつつある。これらの問題を解決するためには、トランジスタや配線を構成する材 料、それら材料の成膜･成長・加工のための物理・化学反応、トランジスタ動作等の原理に立ち戻っ て科学的知見を活用した開発を行い、産業技術へ繋げていくことが必要である。このため、サイエ ンスとエンジニアリングを融合させた、新しいコンセプトに基づく、産学官が連携した LSI 開発プ ロジェクトが必要である。本プロジェクトでは、これらの要請を具現化するとともに、産業界にお ける実用化のためのインテグレーション開発の時期を考慮したタイムリーな技術開発を行う。産業 界は、本プロジェクトの成果を受け継ぎ、実用化開発に発展させ、その技術を活用した競争力ある 製品により半導体産業の国際競争力を強化することが重要である。 一方、これまで微細化を推進してきた光リソグラフィについても、hp45nm 以細の技術領域では、 最新技術で製造された LSI の配線層のピッチで最小のものの 1/2 をハーフピッチ(hp)と呼び、2004 年 ITRS Update 版によれば DRAM の第一層金属配線（ビット線）のピッチの 1/2 で示している。こ こでは半導体 LSI 技術レベルの指標として当該 hp を用いる。 (2) 最新の ITRS は 2004 年 Update 版。2005 年末に 2005 年版が出る予定。 (1) 平成１８－ 第三期基本計画 従来の微細化手法が限界に達すると予測されており、これに代わる新たなリソグラフィ技術の開発 が求められている。波長 13.5nm の極端紫外光（EUV: Extreme Ultra Violet）を用いる EUV リソグ ラフィ(EUVL)は、マスクパターンの光学的縮小投影方式であり、従来の半導体製造プロセスとの親 和性が高いこと、解像度に充分な余裕があり、hp45nm から hp32nm を超える技術領域にわたって適用 可能であること等から、次世代リソグラフィの最有力候補と位置づけられている。現在、国内外で コンソーシアム、企業、大学の連携による強力な取り組みが進められており、その結果、EUV 光源や 光学系等の要素技術の開発は大きく進展している。しかしながら、マスク技術、レジスト材料、お よび各要素技術を統合したリソグラフィシステムにおける露光プロセス等に関しては、まだ解決す べき課題が多く残されている。特に、EUVL の実用化のためには、高精度・低欠陥マスクの実現が不 可欠であるが、EUVL 用のマスクは従来のフォトマスクとは異なる多層膜構造の反射型マスクであり、 難易度の高い技術開発が必要である。また、個別技術の開発だけでは完結せず、リソグラフィシス テムとしての総合的な取り組みが必要である。このため、産学官連携のもと NEDO の委託事業として の研究開発が必要である。 本プロジェクトでは、平成 13 年度から平成 17 年度までに、hp65nm～hp45nm のデバイスに必要な 高誘電率ゲート絶縁膜材料・計測・解析技術、及び低誘電率層間絶縁膜材料・計測・解析技術を中 心として、将来のデバイス・プロセス技術に必要となるトランジスタ形成に必要な技術、ウェハ・ マスク関連計測技術、及びデバイス回路構成技術等の開発を行ってきた。その成果の内、実用化開 発に移行できるものは、平成 17 年度末に関連コンソーシアムを含めた産業界に移転され、実用化に 向けた開発が展開される。 平成 18 年度からは、半導体の微細化に関しては、hp45nm を超えるデバイス実現に必要な革新的 基盤技術を、産業界において自ら実用化に向けた展開を図る際の判断ができる水準まで技術開発を 行い、技術選択肢として提示することを目的とする。具体的には新構造極限 CMOS トランジスタ関 連技術、新探究配線技術、及び特性ばらつきに対し耐性の高いデバイス・プロセス技術の開発を行 う。 また、EUVL に関しては、hp45nm～hp32nm に適用できる高精度・低欠陥 EUVL 用マスクの技術基盤 確立を目的とする。具体的には EUVL 用マスクの解析・評価技術、コンタミネーション制御技術、欠 陥検査技術、欠陥修正技術、およびペリクルレスハンドリング技術等の開発を行う。 本技術の確立により、情報通信機器、情報家電、ロボットなどの高機能化、低消費電力化の要求 を満たすシステムＬＳＩ実現など、将来幅広い産業分野で利用される共通基盤技術の形成が見込ま れる。これにより、電子情報通信分野での新規産業創出に資するのみならず、広範な分野で利用さ れる共通基盤技術の形成に資する。 当該研究開発事業は、経済産業省において研究開発の成果が迅速に事業化に結びつき、産業競争 力強化に直結する「経済活性化のための研究開発プロジェクト（フォーカス 21） 」と位置づけられて おり、次の条件のもとで実施する。 ・ 技術的革新性により競争力を強化できること。 ・ 研究開発成果を新たな製品・サービスに結びつける目途があること。 ・ 比較的短期間で新たな市場が想定され、大きな成長と経済波及効果が期待できること。 ・ 産業界も資金等の負担を行うことにより、市場化に向けた産業界の具体的な取り組みが示さ れていること。 平成１８－ 第三期基本計画 なお、適切な時期に、実用化・市場化状況等について検証することとしている。 （２）研究開発の目標 第一期（平成 13 年度から平成 15 年度）： hp65nm の技術課題の解決。 第二期（平成 16 年度から平成 17 年度）： hp45nm 及びそれ以細の技術課題の解決。 当初、第二期は、平成 19 年度末までに hp45nm 及びそれ以細の技術課題解決と共に、関連 するコンソーシアムあるいは参加企業の協力を得てインテグレーション課題抽出とその課題 解決を図るとしていた。しかし、技術の実用化を加速するため、hp45nm 向け技術については 平成 18 年度以降に関連コンソーシアム等において一元的に実用化に向けてモジュール開発を 行うこととする。 第三期（平成 18 年度から平成 22 年度）： ① hp45nm を超える技術領域の課題を解決する革新的基盤技術を開発し、半導体 LSI 実現に 向けてのデバイス･プロセス技術選択肢を提示する。平成 19 年度末に中間評価を実施し、 研究開発計画の見直しを行うこととする。 ② EUV マスク基盤技術を開発し、平成 20 年度に hp45nm、平成 22 年度に hp32nm に対応する 技術を確立する。 プロジェクトを通して得られた基礎データ等の共通基盤となる知見は、プロジェクト実施期 間中にデータを体系的に整理し、我が国半導体技術の強化に努める。 （３）研究開発内容 上記目標を達成するために、以下の研究開発項目について、別紙の研究開発計画に基づき研究 開発を実施する。なお、研究開発①－③には、平成 20 年度からの本格実施する開発内容の検討を 目的とした先導研究を含むものとする。 Ⅰ. 次世代半導体材料・プロセス基盤技術開発 ① 新構造極限 CMOS トランジスタ関連技術開発 ② 新探究配線技術開発 ③ 特性ばらつきに対し耐性の高いデバイス・プロセス技術開発 Ⅱ. 次世代半導体露光プロセス基盤技術開発 ④ 次世代マスク基盤技術開発 ２．研究開発の実施期間 本研究開発の期間は、平成 13 年度から平成 22 年度までの 10 年間とする。ただし全期間を三期に 分け、第一期は平成 13 年度から平成 15 年度、第二期は平成 16 年度から平成 17 年度、第三期は平 成 18 年度から平成 22 年度の期間とする。 ３．研究開発の実施方式 （１）研究開発の実施体制 第一期、第二期の研究開発は、NEDO 技術開発機構が選定した技術研究組合超先端電子技術開発 機構と独立行政法人産業技術総合研究所（以下、産総研と呼ぶ）を委託先とし、両者が共同研究契 平成１８－ 第三期基本計画 約を締結し研究体を形成して実施した。また、共同研究開発に参加する各研究開発グループの有す る研究開発ポテンシャルを最大限に活用し、効率的な研究開発の推進を図るとの観点から、プロジ ェクトリーダー（PL：産総研次世代半導体研究センター長 廣瀬全孝）を置き、そのリーダーシップ の下に研究開発を実施した。 第三期の研究開発は、研究開発内容が大幅に見直されることから、NEDO 技術開発機構が新たに 公募を行い、民間企業、独立行政法人、大学等から委託先を選定するものとする。委託先は、本プ ロジェクトがフォーカス 21 に位置づけられていることに鑑み、フォーカス 21 委託事業の「応募資 格」を満たすものとする。本プロジェクトは、第２次半導体新世紀委員会の「つくば半導体 R&D セ ンター構想」と密接な連携をしつつ進める。本プロジェクトにおける研究開発と産業界の実用化に 向けた取り組みが一体的にマネジメントできるように PL を NEDO 技術開発機構が指名する。 （２）現状技術の壁を超える可能性を持つ技術シーズを先導的に研究する開発体制 大学などで研究されている技術シーズの内、産業界のニーズに繋げられる技術を発掘し育てる先 導研究を実施する。 （３）研究開発の運営管理 研究開発全体の管理・執行に責任と決定権を有する NEDO 技術開発機構は、経済産業省及び PL と密接な関係を維持しつつ、プログラムの目的及び目標、並びに本研究開発の目的及び目標に照ら して適切な運営管理を実施する。また、必要に応じて、外部有識者の意見を運営管理に反映させる。 ４．評価の実施 NEDO 技術開発機構は、技術的及び産業技術政策的観点から見た研究開発の意義、目標達成度、 成果の技術的意義ならびに将来の産業への波及効果等の観点から、外部有識者による研究開発の中 間評価をおこなう。1 回目の中間評価は平成 15 年度に行った。2 回目の中間評価は平成 18 年度中に 行う。さらに、研究開発項目①－③について平成 19 年度末に、研究開発項目④について平成 20 年 度に中間評価を行う。また、事後評価を平成 23 年度に実施する。 ５．その他の重要事項 （１）研究開発成果の取扱い ① 成果の普及 得られた研究開発成果のうち共通基盤技術に係るものについては、プロジェクト内で速やかに共有した後で、 ＮＥＤＯ技術開発機構及び実施者が協力して普及に努めるものとする。 ② 知的基盤整備事業又は標準化等との連携 得られた研究開発の成果については、知的基盤整備または標準化等との連携を図るため、データベースへのデ ータの提供、標準情報（ＴＲ）制度への提案等を積極的に行う。 ③ 知的所有権の帰属 委託研究開発の成果に関わる知的所有権については、 「独立行政法人新エネルギー・産業技術総合開発機構 新 エネルギー・産業技術業務方法書」第 26 条の規定等に基づき、原則として、すべて受託先に帰属させることと する。 平成１８－ 第三期基本計画 （２）基本計画の変更 ＮＥＤＯ技術開発機構は、研究開発内容の妥当性を確保するため、社会・経済的状況、内外の研 究開発動向、産業技術政策動向、プログラム基本計画の変更、第三者の視点からの評価結果、研究 開発費の確保状況、当該研究開発の進捗状況等を総合的に勘案し、達成目標、実施期間、研究開発 体制等、基本計画の見直しを弾力的に行うものとする。 （３）根拠法 本プロジェクトは、独立行政法人新エネルギー・産業技術総合開発機構法（平成 14 年法律第 145 号）第 15 条第１項第１号ハ及び第２号に基づき実施する。 （４）その他 ・ 若手研究者の育成を図るため、学生等の研究参加を促進する環境を整備する。 ・ 産業界が実施する研究開発との間で共同研究を行う等、密接な連携を図ることにより、研究開 発を加速し、円滑な技術移転を促進する。 ６．基本計画の改訂履歴 （１）平成 13 年３月、新エネルギー・産業技術総合開発機構によって制定。 （２）平成 14 年３月、根拠法を「その他の重要事項」へ明記する改訂。 （３）平成 15 年２月、「経済活性化のための研究開発プロジェクト（フォーカス 21）」として位置 づけられたことによる改訂。 （４）平成 15 年 12 月、第二期の研究開発計画内容見直しによる改訂。 （５）平成 17 年 12 月、第三期の研究開発計画策定による改訂。 平成１８－ 第三期基本計画 （別紙） 研究開発計画 研究開発項目①「新構造極限 CMOS トランジスタ関連技術開発」 １．研究開発の必要性 hp45nm を超える技術領域では、単に微細化を進めただけでは CMOS トランジスタの性能向上が期待 できず、革新的新技術の導入が必要である。具体的には、新材料等でキャリア伝導特性を向上する 技術と、新構造でトランジスタのゲートの静電支配力を向上する技術が有力な候補と考えられてい る。従来技術の延長線上にない新材料・新構造 CMOS トランジスタ技術を研究開発し、有効な選択肢 を提示することが強く求められている。 ２．研究開発の具体的内容 hp32nm～hp22nmの技術領域における低消費電力・低待機電力CMOSトランジスタに適した、高駆動 力・低リークCMOSトランジスタ基盤技術を、産業界の実用化に向けた取り組みと一体的に開発する。 例えば、キャリア伝導特性を向上してCMOSトランジスタの駆動力を高めるために、NMOSとPMOSそ れぞれに最適化したチャネルを持つトランジスタを開発する。また、微細化に伴う短チャネル効果 を抑え、低オフリーク電流を実現するために、ゲートの静電支配力の高い構造を持つトランジスタ を開発する。 低ゲートリーク電流と高駆動力・低オフリーク電流の両立と閾値電圧制御を実現するために、極 限薄膜化高誘電率ゲート絶縁膜およびメタルゲートからなるゲートスタック技術を開発する。 上記各技術を組み合わせた高性能 CMOS 基盤技術を開発する。併せて、関連計測技術、モデリング 技術、信頼性評価技術を開発する。 ３．達成目標 平成 19 年度末までに以下の目標を達成する。 新材料･新構造を用いた、微細化に耐えうる高性能の CMOS 回路を実現するトランジスタ構造を提 案する。その基本原理を実証し、hp32nm～hp22nm の技術領域の微細化可能性を検証し、CMOS トラン ジスタの有効な技術選択肢を示す。 極限薄膜化ゲート絶縁膜を用いたゲートスタック構成において、界面層制御を含む積層構造およ び仕事関数制御の指針を確立する。ゲート絶縁膜の不良メカニズムを解明できる評価・解析法を確 立し、信頼性評価技術・モデル化技術を確立する。もって hp32nm～hp22nm の技術領域の低消費電力・ 低待機電力 CMOS トランジスタに用いる極限薄膜化高誘電率ゲート絶縁膜およびメタルゲートからな るゲートスタックの技術基盤を確立する。 平成 20 年度以降の研究開発計画は、平成 19 年度末に設定する。 平成１８－ 第三期基本計画 研究開発項目②「新探究配線技術開発」 １．研究開発の必要性 hp45nm を超えた技術領域の配線技術は、従来の低誘電率層間絶縁膜と銅（Cu）配線の組み合わせ では、信号伝達遅延・信号干渉・消費電力増大などが顕在化し、特にこれらの影響が出やすい長距 離配線(Global 配線)が実現困難となる。また中・短距離配線（Intermediate 配線、Local 配線）で は微細化に伴う配線表面や結晶粒界における電子散乱により Cu の抵抗率増大が顕在化する。これら の問題に対し、従来技術の延長線上には抜本的な解決策が見あたらない。従来技術とは異なる発想 に基づく新探究配線技術の研究開発に取り組み、実用化開発に向けての指針を提示することが求め られている。 ２．研究開発の具体的内容 hp32nm～hp22nm の技術領域の集積回路に適した配線基盤技術を、産業界の実用化に向けた取り組 みと一体的に開発する。具体的には、 （１）極限低抵抗配線技術の開発 Cu 配線による微細化の課題である配線およびビアにおける比抵抗上昇、エレクトロマイグレーシ ョンによる信頼性低下を解決するため、例えばカーボンナノチューブ(CNT)等の新材料を使った極限 低抵抗配線技術の開発を行う。 （２）新コンセプトグローバル配線技術の開発 Cu 配線における、信号遅延、クロックスキュー、シグナルインテグリティー(SI)の問題を解決す る新コンセプト配線技術として、例えば、光や RF(高周波)を媒体にした配線技術等の開発を行う。 ３．達成目標 平成 19 年度末までに以下の目標を達成する。 （１）極限低抵抗配線技術の開発 CNT 等の新材料ビアを、LSI に適用可能なプロセスで形成する技術を開発するとともに、微細化可 能性を検証し、その課題を明確化することにより、hp32nm に相当する技術領域で要求されるビアの 特性を満たしうることを実証する。 （２）新コンセプトグローバル配線技術の開発 従来の電気信号による信号伝達・クロック伝達に代わる、光や高周波等を媒体にした信号伝達・ クロック伝達技術の適用可能性を、システム・アーキテクチャー面から検討する。同時に必要とな る個別要素技術を抽出・検討し、実用化開発に向けての指針を示す。 平成 20 年度以降の研究開発計画は、平成 19 年度末に設定する。 平成１８－ 第三期基本計画 研究開発項目③「特性ばらつきに対し耐性の高いデバイス・プロセス技術開発」 １．研究開発の必要性 半導体 LSI では、微細化と共にトランジスタ特性のばらつきが顕著になってきた。hp45nm を超え る技術領域では、特性ばらつきが正常な回路動作の大きな障害になると予想される。この問題に対 処するには、半導体材料・プロセスからシステム設計に至る多面的なアプローチが必要である。そ の中でも、トランジスタ特性ばらつきの解析・物理的理解・モデリングは共通基盤技術として不可 欠なものである。さらに、これらの知見に基づき、半導体材料・プロセス・デバイス面から特性ば らつきに対処する基盤技術開発が求められる。 ２．研究開発の具体的内容 hp45nm を超える技術領域の集積回路の特性ばらつきに対処する技術を、産業界の実用化に向けた 取り組みと一体的に開発する。具体的には、 （１）特性ばらつきの物理的理解とモデリング技術の開発 微細デバイス試作評価で得られた特性ばらつきを、電気特性計測や物理計測、統計的なマクロ解 析や微細構造のミクロ解析などから多面的に解析する。これらの解析を統合して、トランジスタ設 計・回路設計・プロセス設計に有効な、特性ばらつきを考慮したデバイス・製造プロセスモデリン グ技術を開発する。併せて、必要な微細構造計測技術・解析手法等を開発する。 （２）特性ばらつきに対して耐性の高いデバイス基盤技術の開発 特性ばらつきに対して耐性の高いデバイスを提案・実証する。一例として、ウエハプロセス終了 後に、特性ばらつきを補償可能な素子が考えられる。 ３．達成目標 平成 19 年度末までに以下の目標を達成する。 （１）特性ばらつきの物理的理解とモデリング技術の開発 特性ばらつき評価に有効な標準 TEG の設計手法を確立する。さらに、TEG により得られたデータに より、特性ばらつきのモデル化の指針を得る。必要に応じて、特性ばらつきの新解析・計測技術を 提案・開発し、その有用性を示す。 （２）特性ばらつきに対して耐性の高いデバイス基盤技術の開発 特性ばらつきに対して耐性の高いデバイス構造を提案し、その基本特性と課題を明確化すること により、微細化に伴う特性ばらつきの増大に対応できる hp32nm～hp22nm の技術領域のトランジスタ 技術の基盤となる技術選択肢を示す。 平成 20 年度以降の研究開発計画は、平成 19 年度末に設定する。 平成１８－ 第三期基本計画 研究開発項目④「次世代マスク基盤技術開発」 １．研究開発の必要性 hp45nm 以細のリソグラフィは、EUV 光源を用いる EUV リソグラフィ(EUVL)技術が最有力候補であ るが、反射型の光学系、EUVL マスクが必要になる。光源、光学系については、他のプロジェクトで 技術開発を推進中だが、EUVL マスク関連の総合的技術開発は行われていない。 EUVL 用マスクは、低熱膨張率基板上に、異なる２種類の材料を 1 層あたり 1/4 波長の厚さで交互 に数 10 層積層した多層膜からなるブランクスと、その上に形成された吸収体パターンによって構成 される反射型マスクである。即ち、従来のフォトマスクとは異なる構造および原理によるものであ り、従って、EUVL マスク専用の技術開発が必要である。 本プロジェクトでは、EUVL マスクの製作工程から露光工程に至る基盤技術の開発を行う。即ち、 マスクブランクスの欠陥解析･評価技術、コンタミネーション抑制技術、マスクパターンの欠陥検 査・修正技術、EUVL マスクの搬送･保管技術を開発する。 ２．研究開発の具体的内容 （１）高精度・低欠陥 EUVL マスクおよびブランクス技術の開発 ① EUV 光を用いたマスクおよびブランクスの検査・解析技術の開発 6 インチブランクス全域にわたり、EUV 光によって位相欠陥を検出する技術、およびマスク上の パターン形状、位相欠陥、プロセス誘起欠陥、コンタミネーション起因欠陥等を EUV 光により解 析・評価する技術を開発する。 ② EUVL マスクおよびブランクスの高品位化技術の開発 ブランクスの位相欠陥検査、および高性能 EUV 露光装置によるマスクの転写性評価を通じ、ブ ランクスやマスクの材料・構造・作製プロセスを最適化することによって、高品位マスク技術を 確立する。 ③ EUVL マスクコンタミネーション制御技術の開発 真空中に残存する水分やハイドロカーボンに起因するコンタミネーションよって引き起こされ る反射率低下を抑制する技術を開発する。また、コンタミネーションの除去技術を開発する。 （２）EUVL マスクパターン欠陥検査技術および欠陥修正技術の開発 ① EUVL マスクパターン欠陥検査技術の開発 従来のフォトマスク欠陥検査技術を改変・高度化することにより、hp45nm 微細加工技術向け EUVL マスク欠陥検査技術を開発する。hp32nm 微細加工技術に対しては、前記 hp45nm 向け開発技術の高 度化、あるいは電子ビーム技術等、新たな技術の開発により対応することを検討する。 ② EUVL マスクパターン欠陥修正技術の開発 多層膜へのダメージ抑制と修正精度の二つの視点から、集束イオンビーム方式、電子ビーム方 式、メカニカル方式など複数の候補技術を比較・検討し、最適な方式を見極めて、hp45nm～hp32nm 微細加工技術に対応できる欠陥修正技術を開発する。 （３）ペリクルレス EUVL マスクハンドリング技術の開発 ① EUVL マスクの異物フリー搬送・保管技術の開発 マスクを格納・保持するキャリア、露光装置内でのキャリア搬送、キャリアからのマスクの着 脱、キャリア洗浄などについて評価・解析を行い、最適な搬送・保管方式を見極め、異物フリー 平成１８－ 第三期基本計画 搬送・保管技術を確立する。 ② ウエハファブ内 EUVL マスク異物検査技術およびクリーニング技術の開発 ウエハファブ内でマスク上の異物を検査する技術、および検出された異物をクリーニングする 技術を開発する。 ３．達成目標 中間目標として、平成 20 年度末までに以下の目標を達成する。 (１) hp45nm 微細加工技術に対応する EUVL マスクの許容欠陥の指標、およびブランクスの位相欠陥 検査技術を確立する。 (２) EUVL マスクパターン欠陥検査技術については、 hp45nm の EUVL マスクに必要な欠陥検出感度を、 Die-to-Die 検査方式において達成する。EUVL マスクパターン欠陥修正技術については、hp45nm 微細加工技術向け EUVL マスクに対して最適な方式の絞込みを行う。 (３) hp45nm 微細加工技術において要求されるレベルに対して最適な EUVL マスク搬送・保管方式を 明らかにする。 最終目標として、平成 22 年度末までに以下の目標を達成する。 (１) hp32nm 微細加工技術に対応する EUVL マスクの許容欠陥の指標、および EUVL マスクブランクス の位相欠陥検査技術を確立する。 (２) EUVL マスクパターン欠陥検査技術については、hp45nm 微細加工技術向け EUVL マスクに必要な 欠陥検出感度を Die-to-Database 検査方式において実現すると共に、hp32nm 微細加工技術への 要求感度達成に目処をつける。EUVL マスクパターン欠陥修正技術については、hp45nm の EUVL マスクに必要な修正精度を達成する。また、hp32nm 微細加工技術への要求精度達成への目処を つける。 (３) hp32nm 微細加工技術において要求されるレベルの EUVL マスク搬送・保管技術およびファブ内 検査・クリーニング技術を確立する。 平成１６・０２・０３産局第１号 平 成 １ ６ 年 ２ 月 ３ 日 高度情報通信機器・デバイス基盤プログラム １．目的 豊かな社会の実現を目指す高度情報通信ネットワーク社会の構築に向け、環境負荷の低減、実社 会への適用及び普及促進のための技術の共通化・標準化等も考慮に入れながら、基盤となる情報通 信機器・デバイス等の情報通信技術に関する研究開発を実施する。 ２．政策的位置付け 科学技術基本計画(２００１年３月閣議決定)における国家的・社会的課題に対応した研究開発の 重点化分野である情報通信分野、分野別推進戦略（２００１年９月総合科学技術会議）における重 点分野である情報通信分野に位置づけられるものである。 また、産業発掘戦略－技術革新（「経済財政運営と構造改革に関する基本方針２００２」（２０ ０２年６月閣議決定）に基づき２００２年１２月取りまとめ）の情報家電・ブロードバンド・ＩＴ 分野における戦略目標達成のための戦略的技術に対応するものである。 さらに、産業技術戦略（２０００年４月工業技術院）における社会的ニーズ（経済社会の新生の 基盤となる高度情報化社会の実現）への対応、革新的、基盤的技術（情報通信技術）に対応するも のである。 加えて、e-Japan 戦略Ⅱ(２００３年７月IT 戦略本部)において、政府が推進すべき次 世代の知を生み出す研究開発に対応するものである。 ３．目標 e-Japan 戦略Ⅱで目標として掲げている高度情報通信ネットワーク社会を支える情報通信機器・ デバイス等に関する革新的な技術を確立し、その開発成果の普及を促進することによって、国民生 活及び国民経済におけるＩＴ利活用を促し、より豊かな国民生活及び経済活力基盤の向上を実現す るとともに、我が国ＩＴ産業の活性化を図る。 ４．研究開発内容（抜粋） ［プロジェクト］ Ⅰ．次世代半導体デバイスプロセス等基盤技術に関する研究開発 （３）次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（フォーカス２１） （運営費交付金） ①概要 国際半導体技術ロードマップ（ＩＴＲＳ）で示されているテクノロジーノード４５ｎｍ以細の半 導体プロセス技術課題に対する解決方策を確立し、半導体加工の微細化を進めることで、デバイス の高集積化及び高機能化を図る。この一部については、微細化により低消費電力化を実現し、エネ ルギー需給構造の高度化を図る観点から行うものである。また、研究開発成果が、迅速に実用化に 結びつけられるようにするために、民間のあすかプロジェクトと連携を図り研究開発を行う。 ②技術目標及び達成時期 ２００７年度までに、４５ｎｍ以細を目指したHigh-k、Low-k材料の成膜・計測・解析技術、新 構造トランジスタ・新回路構成技術、リソグラフィ・マスク関連新計測法等の基盤的技術を確立す ると共に、あすか等へ逐次技術を移転し、新技術の早期実用化を実現させる。 ③研究開発期間 ２００１年度～２００７年度 ④中間・事後評価の実施時期 中間評価を２００３年度に、事後評価を２００７年度に実施。 ⑤実施形態 民間企業、大学、公的研究機関等から、最適な研究体制を構築し、実施。 ５．研究開発の実施に当たっての留意事項 事業の全部又は一部について独立行政法人の運営費交付金により実施されるもの（事業名に（運 営費交付金）と記載したもの）は、運営費交付金の総額を算定する際に使用するものであることか ら、当該部分は、国の裁量によって実施されるものではなく、中期目標、中期計画等に基づき当該 独立行政法人の裁量によって実施されるものである。 ［フォーカス２１の成果の実用化の推進］ フォーカス２１は、研究開発成果を迅速に事業に結び付け、産業競争力強化に直結させ るため、次の要件の下で実施。 ・技術的革新性により競争力を強化できること。 ・研究開発成果を新たな製品・サービスに結びつける目途があること。 ・比較的短期間で新たな市場が想定され、大きな成長と経済波及効果が期待できること。 ・産業界も資金等の負担を行うことにより、市場化に向けた産業界の具体的な取組が示されてい ること。 具体的には、成果の実用化に向け、実施者による以下のような取組を求める。 ・次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト 本プロジェクトで開発された成果が速やかに企業の生産活動に展開されるよう、民間の「あす かプロジェクト」など民間プロジェクトや参加企業との連携を密に行い、効率的かつ迅速な成果 の実用化を図る。 なお、適切な時期に実用化・市場化状況等について検証する。 ６．プログラムの期間、評価等 プログラムの期間は２００１年度～２００７年度までとし、プログラムの中間評価を２００４年 度までに、事後評価を２００８年度に行うとともに、研究開発以外のものについては２００８年度 に検証する。 また、中間評価を踏まえ、必要に応じ基本計画の内容の見直しを行う。 ７．研究開発成果の政策上の活用 ・プロジェクトの研究成果について、研究成果発表会、報告書、インターネット等を通じ、幅広く 社会に提供するとともに、環境負荷の低減、実社会への適用を図る。特に民間で実施している研 究開発プロジェクト「あすかプロジェクト」等、外部の研究開発プロジェクトや研究開発機関等 と密接な連携をし、円滑な技術の移転を促進する。 ・各プロジェクトで得られた成果のうち、標準化すべきものについては、適切な標準化活動（国際 規格（ISO/IEC）、日本工業規格（JIS）、その他国際的に認知された標準の提案等）を 実施し、 標準化を通じて、研究開発成果の普及を促進する。特に、携帯情報機器用燃料電池 技術開発につ いては、その成果を積極的に活用する。 ８．政策目標の実現に向けた環境整備 ［事業終了後の連携］ 産学官連携の研究体制を通して活動を行い、これらの事業の終了後も各分野の研究者・技術者が 有機的に連携し、更に新たな研究を作り出す環境を構築する。 ［人材育成］ 出来る限り大学との連携を重視し、各種フェローシップ制度を活用しつつ、最先端の情報通信基 盤研究現場への学生等の参画を推進することにより次世代の研究開発人材の育成を図る。 ９．改訂履歴 （１）平成１２年１２月２８日付け、情報通信基盤高度化プログラム基本計画を制定。 （２）平成１４年２月２８日付け、情報通信基盤高度化プログラム基本計画及び次世代半導体デバ イスプロセス等基盤技術プログラム基本計画を制定。情報通信基盤高度化プログラム基本計画（平 成１２・１２・２７工総第１２号）は廃止。 （３）平成１５年１月３１日付け、情報通信基盤高度化プログラム基本計画及び次世代半導体デバ イスプロセス等基盤技術プログラム基本計画を制定。情報通信基盤高度化プログラム基本計画（平 成１４・０２・２５産局第１７号）及び次世代半導体デバイスプロセス等基盤技術プログラム基 本計画（平成１４・０２・２５産局第１８号）は、廃止。 （４）平成１５年３月１０日付け、情報通信基盤高度化プログラム基本計画、次世代半導体デバイ スプロセス等基盤技術プログラム基本計画及び次世代ディスプレイ技術開発プログラム基本計画 を制定。情報通信基盤高度化プログラム基本計画（平成１５・０１・２９産局第１号）及び次世 代半導体デバイスプロセス等基盤技術プログラム基本計画（平成１５・０１・２９産局第２号） は、廃止。 なお、情報通信機器高度化プログラム基本計画（平成１５・０１・２９産局第１号）及び次世 代半導体デバイスプロセス等基盤技術プログラム（平成１５・０１・２９産局第２号）の一部は、 次世代ディスプレイ技術開発プログラム基本計画（平成１５・０３・０７産局第４号）へ移行。 （５）平成１６年２月３日付け、制定。情報通信機器高度化プログラム基本計画（平成１５・０３・ ０７産局第１４号）、次世代半導体デバイスプロセス等基盤技術プログラム基本計画（平 成１ ５・０３・０７産局第７号）及び次世代ディスプレイ技術開発プログラム基本計画（平 成１５・ ０３・０７産局第４号）は、本プログラム基本計画に統合することとし、廃止。 なお、情報通信基盤ソフトウェア推進プログラム基本計画（平成１５・０３・０７産局第１４ 号）の一部は、本プログラム基本計画へ移行。 用語説明 AIST ASET ASRC CASMAT ITRS MIRAI NEDO Selete SEAJ SEMI STARC ALD AFM CCD CD CD-AFM CG-IL CMP CMOS CRC DRAM DUV DVS-BCB EUV EUVL EUPS FUSI Gate GDP GOI MOSFET GSCI Model EOT FLP FPGA High-k IEEE1394 HiSIM HP National Institute of Advanced Industrial Science & Technology 独立行政法人 産業技術総合研究所（産総研） Association of Suepr-Advanced Electronics Technologies 技術研究組合 超先端電子技術開発機構 Advanced Semiconductor Research Center 次世代半導体研究センター Consortium for Advanced Semiconductor Materials and Related Technologies 次世代半導体材料技術研究組合 International Technology Roadmap for Semiconductors 国際半導体技術ロードマップ Millennium Research for Advanced Information Technology New Energy and Industrial Technology Development Organization 独立行政法人 新エネルギー・産業技術総合開発機構 Semiconductor Leading-Edge Technologies （株）半導体先端テクノロジーズ Semiconductor Equipment Association of Japan （社）日本半導体製造装置協会 Semiconductor Equipment and Materials Institute Semiconductor Technology Academic Research Center （株）半導体理工学研究センター Atomic Layer Deposition 原子層堆積法 Atomic Force Microscope、原子間力顕微鏡 Charge Coupled Device、電荷転送素子 Critical Dimension、MOSFET のゲート、配線幅等における最小寸法 Critical Dimension が測定可能な AFM Constituent Gradient Interfacial Layer、 Hf 等遷移金属原子と Si の組成比（濃度）が境界領域において変化する界面構造 Chemical Mechanical Polishinｇ、化学機械研磨 Complementary Metal-Oxide-Semiconductor、 相補型 MOS トランジスタまたは相補型 MOS 回路 Cyclic Redundancy Check、巡回冗長チェック Dynamic Random Access Memory、ダイナミックランダムアクセスメモリ Deep Ultraviolet、遠紫外線 Divinylsiloxane-bis-benzocycrobutene Extremely Ultraviolet、極端紫外線 EUV Lithography、極端紫外線リソグラフィ EUV Photoemission Spectroscopy、EUV 光を用いた電子分光 Fully-Silicided Gate、フルシリサイドゲート、電極領域全体をシリコンと金属の化合 物で形成したゲート電極 Gross Domestic Product、国内総生産 Ge-on Insulator MOSFET Generated Subordinate Carrier Injection Model Effective Oxide Thickness、実効酸化膜厚 Fermi-Level Pinning、フェルミ準位ピニング、フェルミ準位が、シリコンのバンドギャ ップ中のある位置に固定（Pinning）されること Field Programmable Gate Array、フィールドでプログラムできる LSI のこと 高誘電率（High-k）ゲート絶縁膜 IEEE1394 規格の伝送インタフェース Hiroshima University-STARC MOSFET Model High Performance、ITRS における高性能応用向 MOSFET ＬＥＲ LL-D&A LSI LOP LSTP Low-k MSD-MOSFET MOSFET NGL NBD OPC PASI Gate PN POC 機 RET RF RTA SGOI MOSFET S/N 比 SRAM SOC SOI-CMOS TDI TEM TMCTS TN UV XPS アッシング イオン注入 位相シフトマスク 遺伝的アルゴリズム エキシマレーザー エッチング エッチストップ Ｘ線小角散乱法 ガロア体演算 カンチレバー 貫通転位 キュア 吸着分光ｴﾘﾌﾟｿﾒﾄﾘ クロックスキュー Line-Edge Roughness、ラインエッジラフネス Layer-by-Layer Deposition & Annealing、原子層製膜の途中で緻密化処理を行っ て膜中の再配列と不純物除去を行う製膜法 Large Scale Integration、大規模集積回路 Low Operating Power、ITRS における低動作電流 MOSFET Low Standby Power、ITRS における低スタンドバイ電力 MOSFET 低誘電率（Low-k）層間絶縁膜 Metal Source/Drain MOSFET Metal-Oxide-Semiconductor Fielf-Effect Transistor、MOS 電界効果型トランジスタ Next Generation Lithography、次世代リソグラフィ Nano-Beam Electron Diffraction、ナノビーム電子線回折局所ひずみ測定法 Optical Proximity Correction、光近接効果補正 Partial Silicide Gate、シリコンと金属の組成を制御したゲート電極 Pseudo-Random Number 擬似乱数、または、Pseudo-Random Noise 擬似ランダム雑 音 Proof-of-Concept 機、概念実証機 Resolution Enhancement Technique、解像度強調技術 Radio Frequency、無線帯域周波数 Rapid Thermal Annealing、高速アニール SiGe チャネル MOSFET Signal-to-Noise Ratio、信号と雑音の比 Static Random Access Memory、スタティックランダムアクセスメモリ System-on-a-Chip，システム・オン・チップまたはシステム LSI Silicon-on-Insulator CMOS Time Delay and Integration、遅延積算 Transmission Electron Microscopy、透過型電子顕微鏡 Tetramethyl-Cyclo-Tetra-Siloxane、テトラメチルシクロテトラシロキサン Technology Node、技術ノード、DRAM ハーフピッチで技術世代を示す言葉で 2003 ＩＴＲＳまで使用された。 Ultraviolet、紫外線 X-ray Photoemission Spectroscopy、Ｘ線光電子分光 レジストを気相中でオゾンやプラズマにより灰化（Ashing）し除去すること。 Ion Implantation、イオンを固体に注入し、固体の特性を変化させる手法 微細なパターンが形成させるため、透過する光の位相を局所的にシフトさせるパタ ーンを有するマスク Genetic Algorothm(GA) 、 選 択 (selection) 、 交 叉 (crossover) 、 突 然 変 異 (mutation)、などを繰り返し行うことにより人工的進化を行い最適解を求めるアルゴリ ズム。生物の進化の過程を模したもので、確率的探索、学習、最適化等の目的に 用いる。 波長が紫外線領域のレーザー 半導体ウェハ上に酸化膜等の薄膜を形成し、フォトレジストでパターンを形成した 後に不要な薄膜を除去する手法 エッチングの進行を停止させること SAXS、低角領域のＸ線散乱を用いる、数 nm からおよそ 100nm の大きさの構造を評 価する解析手法。 有限な数の要素からなる集合（ガロア体）を用いた演算手法 片持ち梁 表面まで達するような転位 機械的強度を改善させること 分子の吸着現象を可視・紫外域の膜屈折率変化として検出する、非破壊の空孔構 造評価法 Clock skew、同期式設計においてクロックの伝搬遅延 時間の差，配線容量などの ゲートスタック ゲート漏れ電流 酸化濃縮法 しきい値電圧 σ 縮小投影リソグラフィ ｼｭﾊﾞﾙﾂｼﾙﾄ集光光学系 乗算器 ショットキー障壁 スケーリング スケーラビリティ セルフヒーティング効果 走査トンネル顕微鏡 走査プローブ技術 ダマシン配線 TOF 信号 TEG 適応型クロック調整 テープテスト ドライエッチング ナノインプリント 二段階酸化濃縮法 ハーフピッチ バリスティック MOSFET パルス IV 測定 ビットエラー率 ひずみ Si ひずみ SOI プラズマ重合 プラズマ CVD フラッシュメモリ プリエンファシス プログラマブル遅延回路 プロセスダメージリカバリ プローブ誘起ラマン測定 ベータ機 ポロジェン ポアシール ベンチマーク 理由により発生するタイミングずれ Gate Stack、MOSFET の絶縁膜からゲート電極までの構造 ゲート酸化膜薄膜のトンネル効果等による漏れ電流 SiGe 層を高温で酸化することにより Ge を濃縮して、薄膜で高い Ge 濃度の高品質 SiGe 基板を形成する技術。 MOSFET がオン状態になる電圧 縮小投影照明下における像形成のコヒーレンス度 半導体ウエハに MOSFET や配線パターンを縮小して投影露光するリソグラフィ 凹面鏡と凸面鏡を組み合わせた集光光学系 Multiplier、2 数の乗算を行うためのハードウェアの回路 n-型および p-型半導体と金属の接触において、金属のフェルミ準位が n-型半導 体のフェルミ準位より低く、p-型半導体のフェルミ準位より高い場合にはフェルミ準 位が一定になるように電子移動が起こり、空間電荷層が発生する。この結果、半導 体表面の伝導帯と価電子帯に曲がり、ポテンシャル障壁が生じる。この障壁をショ ットキー障壁(Shottky barrier)といい、金属、半導体間で整流作用を生じさせる。 トランジスタ、配線の縦、横寸法を等倍縮小し性能を向上する技術 複数技術世代に使用可能であること 測定時の電流によりトランジスタの温度が上昇する現象 二次元不純物プロファイル測定技術のひとつ 原子間力顕微鏡に代表されるような、微細加工・微細構造評価技術 絶縁膜に配線溝を形成し、絶縁膜上および配線溝内に Cu 等配線形成用の導電 層を堆積し、ＣＭＰによって配線溝内に導電層を残す研磨を行って形成する埋め 込み配線。Damascene とは象嵌細工のこと。 イオン・光電子等粒子ビームの飛行時間(Time of Flight)信号 Test Element Grouｐ、テスト用のパターンや回路を集積したテストパターン・回路 GA(遺伝アルゴリズム)等を用いて製造後に適応調整を行うクロック調整法 テープによる剥離性から、密着性を求める手法 プラズマを用いたエッチング 金型に刻み込んだ凹凸を、基板上に塗布した樹脂材料に押し付けて形状を転写 する技術 保持温度から酸素雰囲気下で一定昇温速度で昇温し、予備酸化を施し窒素雰囲 気下で昇温し酸素雰囲気下に切り替え、酸化濃縮を行う方法 配線等のピッチ（フルピッチ）の半分 散乱なくキャリアがチャネルを走行する MOSFET 短パルスでトランジスタの I-V（電流-電圧）特性を測定するための計測方法 ＢＥＲ、送信信号が復号できず、ビットエラーになる確率。エラービット数／トータル ビット数で定義 Si 膜にひずみを加えることにより MOSFET の性能を向上する技術 ひずみ Si を SOI の Si 層に適用した MOSFET 性能向上技術 プラズマ中での重合化学反応 原料物質を含むガスをプラズマ状態に励起する化学気相成長（Chemical Vapor Deposition）法 データの書き込みを電気的に行い、消去を電気的に一括して行う半導体メモリ pre-emphasis、あらかじめ送信側で周波数特性や波形の強調を行い、受信側での 信号やパルスの劣化を補償する手法 デバイスの遅延回路の遅延値をビット列で制御できるようにした回路 処理過程で受けたダメージを回復すること ＡＦＭプローブ先端の金属粒子による散乱光でラマン散乱を測定する手法 装置メーカがデバイスメーカ等の顧客に提供し、顧客での開発に使用される装置 空孔を発生させる前駆体 空孔をシールする膜。比誘電率（ｋ値）を上昇させないシールが望ましい。 現状や他との比較を数値評価できる指標 プロセスモジュール マスク マスクブランクス ムーアの法則 ユニバーサル移動度 抑制剤 ４点曲げ試験 配線、ゲートスタック等まとまった一群のプロセス フォトリソグラフィなどの手段により LSI に転写するパターンを石英、ガラス表面に形 成したパターン原版 マスクのパターンを形成する前の基板となる石英、ガラス等の原版 Intel 社の創設者の一人である Gordon Moore 博士が 1965 年に経験則として提唱 した「半導体の集積密度は 18～24 ヶ月で倍増する」 という法則 反転層の電子移動度 Ｓuppressor、めっきにおいてスルーホ－ル等に液を充填するため，平坦部で膜が 形成されることを抑制する薬剤 2 点を支持し、2 点に加重する、密着性を求めるための試験手法 Ⅰ．事業の目的・政策的位置付けについて １．NEDO の関与の必要性・制度への適合性 １.１ NEDO が関与することの意義 情報技術がめざましく発展している今日の社会では、情報・知識を時間や場所の制約を受け ず誰もが自由自在かつ安全に活用できる情報通信環境の実現が望まれている。また平成 17 年 5 月に発表された新産業創造戦略において、我が国の産業競争力強化のために注力すべき分野と して、情報家電、ロボットなどが挙げられている。このような応用システムにおいて基幹とな る先端半導体 LSI 技術においては、今後進展する微細化に対する課題解決が不可欠である。ま た、上記分野においてはさらなるモバイル化、ユビキタス化が進展するため、それに伴って、 半導体 LSI の高機能化、低消費電力化へのニーズはますます強くなるものと予測される。また NEDO 技術開発機構が編纂した NEDO 技術ロードマップ(平成 17 年版)が示すように、我が国にと って重要な半導体 LSI はその実現のためには多くの技術開発が必要となっている超低消費電力 のシステム LSI である。本プロジェクトは、このような要求を満たすシステム LSI 等の高機能・ 低消費電力 LSI の実現に必要な半導体デバイス・プロセス基盤技術の確立を目的として、次世 代半導体デバイス・プロセス基盤技術プログラムの一環として実施されている。 これまで、半導体デバイスは、微細・高集積化することにより、着実に高機能・高性能化と 低コスト化を実現してきた。これが 30 年以上にわたり 3 年毎に 4 倍という目覚ましい勢いで高 集積化を果たしてきた大きな原動力と考えられる。このためには、量産化・製品開発段階に加 え、次世代、次々世代、さらにこれらを支える基礎研究等、多段階の技術開発を同時並行的に 進めなければならない。最近では、微細・高集積化の進展に伴い、開発すべき技術課題の難度 と、その克服に要する研究開発資源が増大してきており、民間企業のみでは十分な対応が困難 となっている。 本プロジェクトは、その hp65nm1から hp45nm 以降まで広い技術世代に向け、最重要と考えら れる技術課題の克服にチャレンジするものである。これらの技術課題は非常に難度が高いため、 物性、材料、反応等の基本に立ち戻って科学的知見を活用し、これを産業技術へ繋げていくと いう、サイエンスとエンジニアリングが融合一体となった取り組みが必要である。このため、 産学官の英知を結集して当たる必要があり、国家プロジェクトとして NEDO が関与すべきものと 考えられる。 本プロジェクトが対象としている技術課題は、今後の微細・高集積化を進める上で重要な鍵 を握る技術に関わるものであり、世界に先駆けてこれらの課題を克服することは、我が国半導 体産業の国際競争力強化に不可欠な要件である。半導体デバイスの高度化は、関連する半導体 製造装置、材料等の関連産業においても、技術の高度化を促進するものであり、国際競争力の 強化に寄与することとなる。また、半導体 LSI は、情報通信分野はもとより、広範な産業分野 （家電、自動車、モバイル、ロボット等）に応用され、高付加価値の新製品開発と、それによ る競争力強化に貢献するものと期待される。さらに、半導体とその関連技術は、バイオ、MEMS、 NEMS、ナノテクといった新興成長分野を根底から支え、変革していく技術的原動力となってお 1ITRS では 2004 年まで DRAM の配線ピッチの 1/2 をハーフピッチ（hp）とし、これをテクノロジノードに変えて使 用した。2005 年版 ITRS からは DRAM 以外のハーフピッチも併記され、フラッシュメモリの第一層金属配線（ビット 線）のハーフピッチが最小である。ここでは半導体 LSI 技術レベルの指標として hp を用いる。 1 り、将来の新規産業創出等、極めて大きな波及効果が期待されている。 以上のように、本プロジェクトは、開発課題の性格上、産学官の英知を結集して開発を行う 必要があることに加え、我が国半導体とその関連産業の国際競争力強化、および国家的重点目 標である高度情報化社会の実現に寄与するものであり、さらには、広範な産業分野への大きな 波及効果が期待され、産業政策・情報政策の面からも極めて重要な課題であることから、国家 プロジェクトとして NEDO が関与すべきものと考えられる。 1.2 実施の効果（費用対効果） 本プロジェクトが対象としている技術の開発により、情報通信機器の高機能化、低消費電力化の要 求を満たすシステムＬＳＩ実現など、将来幅広い産業分野で利用される共通基盤技術の形成が見込ま れる。その成果は、モバイル・携帯機器、デジタル家電等において、その情報処理部分の中枢を支え ている半導体集積回路とそれを製造する際に必要となる製造装置・材料などに直接波及する。また、こ れらの産業以外にも、半導体集積回路を用いた情報通信・デジタル情報家電産業や情報処理・記憶 装置等の産業、あるいは機器と人とのインターフェースとして機能する電子デバイス・ディスプレイデバ イス等の産業に波及する。また、これらを使用する自動車、車両、ロボット、情報通信ネットワークを利用 した安全システム等、社会生活の根幹を形成する産業にも広く波及する。 図 1.1 に 1995 年から 2005 年までの半導体世界市場と 2010 年までの予想を示す。半導体市場は 様々な要素デバイスの売上で構成されおり、本プロジェクトに直接関係するシステム LSI は、携帯電話、 ﾉｰﾄ PC 等のデジタルモバイル機器やデジタル家電機器等に搭載され、メモリ、マイクロプロセッサ、ロ ジック、アナログ等の機能を集積した LSI とし、市場規模の目安として「Logic」および「MOS Micro」の合 計を想定している。半導体デバイス・プロセス基盤技術にはシステム LSI とメモリの技術開発に大きく寄 与しており、半導体市場の伸びと共に、プロジェクトに関連する市場は 2000 年以降順調な伸びが予想 さる。2010 年の世界市場規模は４0 兆円、このうち本事業の成果が波及する主な領域と考えられるシス テム LSI の世界市場規模は 20 兆円以上と推計される。また、半導体製造装置については、2005 年の 世界市場規模は 3.6 兆円（SEMI データ）であり 2010 年の世界市場規模は 6 兆円と推計される。 400000 350000 300000 百万ドル 250000 Digital BIP Analog Discrete Sensor Optoelectronics MOS Memory Logic MOS Micro 2000地域別市場 日本 23% アジ ア/パ シ フィッ ク 25% 2005用途別市場 2005地域別市場 日本 19% ヨー ロッパ 21% ヨー ロッ パ 17% アジ ア/ パシ フィ ック 46% アメリ カ 31% アメ リカ 18% コン ピュ ータ 関連 41% 民生 17% 通信 25% 産業 用 8% 自動 車 7% その 他 2% 200000 150000 100000 50000 0 1995 1996 1997 1998 1999 2000 2001 2002 2003 2004 2005 2006 2007 2008 2009 2010 年 図 1.1 半導体世界市場、システム LSI 関連市場の年次推移（WSTS データを集計） 2 以上の試算は、本プロジェクトの成果が直接及ぶと考えられるシステム LSI とその製造装置に限った ものであり、システム LSI の各種応用機器まで含めると、さらに大きな効果がもたらされるものと考えられ る。高機能・低消費電力システム LSI が実現すれば、生活空間のあらゆる場面での活用が進み、情報 通信システムの高度化、生活・医療サービス、高齢者支援、デジタル家電の知能化など、幅広いサー ビスが実現し、大きな新市場創出につながることが期待できる。 ２．事業の背景・目的・位置付け 日本経済が将来に渡って持続的発展を続けるためには、その原動力として電子・情報通信産 業の健全な発展が不可欠である。国際的視点からも電子・情報通信産業の進展なくしては、日 本が先進国としての地位を占め、その役割を果たしていくことは難しいと言える。半導体デバ イスは、電子機器、情報通信機器の機能・性能を決定付ける重要な構成要素であり、機器の高 性能化、小型化、低消費電力化等のニーズの高まりにつれ、益々その重要性を高めている。半 導体技術の進歩が、電子・情報産業の発展の鍵を握っていると言っても過言ではない。 一方、日本の半導体産業の状況を見れば、80 年代後半から 90 年代初頭にかけて、世界市場 の過半を制する勢いであったが、その後海外企業の台頭により年々国際競争力が低下してきた。 前述の通り、半導体デバイスの性能・機能の向上に対する際限のないニーズの高まりに対応し て、技術的障壁は益々高度なものとなり、その克服は極めて重要な課題となっていた。このた め、産業界においても次世代の半導体技術の開発に対して国家資金を投入することの必要性に ついて要望・提案がなされた。 こうした背景のもとで、通商産業省（当時）／NEDO において検討の結果、以下に示す本事業 「次世代半導体材料・プロセス基盤技術開発（半導体 MIRAI プロジェクト）」が開始されること となった。また同時に、民間主導のあすかプロジェクトが発足し、両者の連携のもとに産学官 の力を結集して半導体技術開発を進めることとなった。 本事業（第一期・2 期、2001～2005 年度）においては国際半導体技術ロードマップ（ITRS2001） に示されている技術課題の内、2007～2010 年頃までを見通し、重点的に推進すべき研究開発課 題として次世代（hp65nm）および次々世代（hp45nm）に向けた新材料、プロセスモジュール、 デバイス技術等の開発を目的とした。一方、あすかプロジェクトにおいては、より直近にあた る hp90-65nm を主要ターゲットにして、量産対応のプロセス・デバイス技術、および設計技術 の開発を行うこととした。 現在半導体は、電子機器、情報機器を構成している様々な機能を持った要素システムがひと つのシリコンチップ上に集積されたシステムオンチップ(SoC)の時代に入りつつある。これまで 前述のように微細化、高集積化により機能や性能の向上を果たしてきたところであり、今後も その要求は高まっていくことが見込まれるが、微細化の進展に伴い、技術的限界が見え始めて いる。国際半導体技術ロードマップ(ITRS2001)においても、次世代、次々世代にあたる hp65-45nm 以細においては、これを実現するための技術的方策が未解決とされている。 第一期・2 期の開発対象は、このような微細化の進展に不可欠で、極めて難度が高い技術課 題として下記の 5 課題に焦点を絞って開発に取り組んできた。開発成果については、実用化に 結びつく重要技術をタイムリーに開発し、産業界へのすみやかな技術移転を図ることにより、 我が国半導体産業の発展に貢献することを目指した。 3 ①高誘電率ゲート絶縁膜材料・計測・解析技術開発 ②低誘電率層間絶縁膜材料・計測・解析技術開発 ③将来のデバイスプロセス基盤技術開発 ③-1 トランジスタ構成材料計測解析技術の開発 ③-2 ウェハ、マスク関連高精度計測技術の開発 ③-3 回路システム技術の開発 また本事業は、平成 15 年度より経済産業省において、研究開発の成果が迅速に事業化に結び つき、産業競争力強化に直結する「経済活性化のための研究開発プロジェクト（フォーカス 21） 」 と位置付けられており、次の条件のもとで実施された。 ・技術的革新性により競争力を強化できること。 ・研究開発成果を新たな製品・サービスに結びつける目途があること。 ・比較的短期間で新たな市場が想定され、大きな成長と経済波及効果が期待できること。 ・産業界も資金等の負担を行うことにより、市場化に向けた産業界の具体的な取組が示され ていること。 産業界の具体的取組とは、 「あすかプロジェクト」で(株)半導体先端テクノロジーズ(Selete) が実施した先端デバイス･プロセス技術の研究開発である。MIRAI と Selete では隔月で打ち合わ せの場を持ち、両者の研究開発の連携を深めた。 「あすか」はモジュール開発を最終目標に、よ り実用的な技術開発を担うのに対し、MIRAI は科学的なアプローチによる基盤技術開発を担当し た。MIRAI は「あすか」の 1 世代先という区分けをされることがよくあるが、ことはそう単純で はなく、両者で異なる研究開発のアプローチを取り、互いに相補的である点が本質である。MIRAI の科学的アプローチによる現象解明が「あすか」の開発に直接フィードバックされる場合もあ る。 4 Ⅱ．研究開発マネジメントについて １．事業の目標 (1) プロジェクトが発足時に制定された基本計画の開発目標。(2001年3月) ・平成15(2003)年度に70nm、平成19(2007)年度に50nm以細の技術世代の技術課題を解決する。 ・プロジェクトを通して得られた基礎データ等については、プロジェクト実施期間中にデータを体系的に整 理し、幅広く社会に提供を図る。 (2) フォーカス21に位置付けられたことに対応した改訂。(2003年2月) ・平成15(2003)年度に65nm、平成19(2007)年度に45nm以細の技術世代の技術課題を解決する。 ・プロジェクトを通して得られた基礎データ等については、プロジェクト実施期間中にデータを体系的に整 理し、幅広く社会に提供を図る。 ・開発された技術は、デバイス構造の試作等により、電気特性や構造安定性の実証・確認等を行い、産業 界への速やかな技術移転を行う。 (3) 中間評価を受けて、第二期の基本計画を改訂。(2003年12月) 詳細は、「４．中間評価結果への対応」の項に記す。 なお、今回の中間評価の対象となる研究開発成果は、 本目標に対応するものである。 ・平成19(2007)年度に45nm以細の技術世代の技術課題を解決する。 ・プロジェクトを通して得られた基礎データ等については、プロジェクト実施期間中にデータを体系的に整 理し、幅広く社会に提供を図る。 ・開発された材料・プロセス技術は、デバイス構造の試作等により電気特性や構造安定性の実証・確認等 を行うと共に、関連するコンソーシアムあるいは参加企業の協力を得てインテグレーション課題の抽出とそ の解決を図ることにより、産業界への速やかな技術移転を行う。 (4) 第三期の基本計画策定による改訂。(2005年12月) 詳細は、「３．情勢変化への対応」の項に記す。本改訂自体は中間評価の対象である。一方、本改訂に伴い 実施中の研究開発成果は今回の中間評価の対象では無い。 ・hp45nm向け技術については平成18(2006)年度以降に関連コンソーシアム等において一元的に実用化 に向けてモジュール開発を行う。 ・第三期を平成18(2006)年度から平成22(2010)年度まで実施する。 ① hp45nmを超える技術領域の課題を解決する革新的基盤技術を開発し、半導体LSI実現に向けての デバイス･プロセス技術選択肢を提示する。平成19(2007)年度末に見直しを行う。 ② EUVマスク基盤技術を開発し、平成20(2008)年度にhp45nm、平成22(2010)年度にhp32nmに対応す る技術を確立する。 ・プロジェクトを通して得られた基礎データ等の共通基盤となる知見は、プロジェクト実施期間中にデータ を体系的に整理し、我が国半導体技術の強化に努める。 今回の中間評価の対象となる、第二期基本計画のプロジェクト研究開発項目に関し、第一期（2003年度 末）で達成した中間目標および、第二期（2007年度末）の最終目標を表2.1に示す。 5 ①高誘電率ゲート スタック技術 第一期（平成13-15年度） 第二期（平成16-19年度） z等価換算膜厚（EOT）1.0nmのHigh-k膜 MOSFETで、リーク電流9X10-2A/cm2以下 zEOT=1.0nm 、ゲートリーク電流100mA/cm2(@Vg= 1.0V、100℃)以下、 移動度は通常シリコン酸化膜を用いた場合の80％以上。 zEOT=0.5nm、 リーク電流1A/cm2(@Vg= 0.5V)以下 zゲート絶縁膜形成技術とメタルゲート成膜概念実証機 z移動度向上、メタルゲートの仕事関数制御の指針となる物理モデル構築 zHigh-k膜界面における原子スケール材料分析・解析に基づき、 MOSFETの高性能化・高信頼化 z材料単体での比誘電率1.5相当の層間絶縁 膜 z材料の組成・構造に対応した要素プロセス技 術開発 z材料の化学結合・構造・機械特性を分析評 価する技術 z比誘電率2.0~1.5で、弾性率が10~3GPaのスケーラブルな高強度低誘 電率絶縁膜材料 z多層配線モジュールにおけるクリティカルプロセスに対する要素プロセス 技術開発 zさらにLow-k材料の化学結合・構造のミクロ評価技術（空孔構造や薄膜 機械特性評価など）を開発する。 ③-１ 新構造トラン ジスタ及び計測解 析技術 z厚さ10nm以下の接合で横方向急峻性 1nm/decade以下の高濃度不純物層を形成 できるドーピンング技術 z45nm～32nm及びそれ以降の技術世代の極微細トランジスタについて、 究極性能を達成し得る構造 z性能の目標値を提示することに困難はあるが、OFF電流を揃えた条件 の下でのON電流が、通常Si MOSFETと比べ、2倍以上 zひずみSiチャネルCMOSに関しては、インテグレーション課題の抽出と 解決策の提示 z10nmの空間分解能で不純物ドーピングプロファイルを計測する技術を 開発、実用化 ③-２ ウエハ･マス ク関連計測技術の 研究 z60nmサイズのマスク欠陥検出の達成 zAFMによる0.8nmのCD計測精度の実現 z極紫外光計測による100nmの微粒子分析同 定 z45nmノード対応のマスク欠陥検査及びパターニング済ウェハ欠陥検査 技術 z0.5～0.3nmの精度を有するCD計測技 z50nm微粒子の分析同定を開発 ③-２ 新回路構成 技術の研究 zクロックタイミング調整を可能にする適応的 回路技術を実現するため、30ピコ秒単位で の時間調整が可能な適応型遅延回路構成 技術を開発 z一調整あたりの実行時間が500ミリ秒以下の 進化型計算アルゴリズムを開発 z適応型遅延回路技術に基づく低消費電力化回路技術を実証 z自律的に回路動作の調整を行う機能を付加し、GAによる調整技術を大 きく進化 z高速デジタル回路、高速データ転送回路、アナログ多電源回路などへの 応用 ②低誘電率材料 配線モジュール 技術 ③将来のデバイス・ プロセス基盤技 術開発 表2.1 MIRAIプロジェクト第二期の目標（平成19(2007)年度末の最終目標） ２．事業の計画内容 ２.１ 研究開発の内容 ① 高誘電率ゲート絶縁膜材料・計測・解析技術開発 第一期は、換算膜厚1.0nmで100℃におけるゲート漏れ電流が0.9nA/μm2即ち90mA/cm2 （@ゲート電 圧Vg=0.6V）以下となる新しいHigh-kゲート絶縁膜材料を提案し、メタルゲート電極開発の指針を明示する ことを目標とし、換算膜厚1.0nmのゲート絶縁膜形成手法及び装置設計技術の基本を確立し、概念実証 成膜装置を開発した。また、ゲート絶縁膜の原子レベルでの欠陥構造を電子スピン共鳴、光電子収率分 光などにより、評価解析する手法を開発した。メタルゲートスタックプロセスを提示し、CMOSインバータ回 路を試作してプロセスを実証した。High-k MOSFETの移動度低下の要因を解析し、定量化するモデルを 開発した。 第二期は、対象とする換算膜厚に関して二つの面から研究開発を進めた。すなわち、第一に、対象とす る換算膜厚を第一期と同一の1.0nmに設定し、ゲート漏れ電流が100mA/cm2 （＠Vg=1V, 100℃）以下の 条件で、移動度が通常シリコン酸化膜を用いた場合に比較して80％を得ることを目標とし、High-kゲートス タックの信頼性、ＦＥＴにおける移動度向上、メタルゲートの仕事関数制御に関して、原理的な機構解明に 基づきゲートスタック構築に応用できる原理・モデルを構築した。第二に、換算膜厚1.0 nm以下のゲート絶 6 縁膜における課題抽出を行った。具体的には換算膜厚0.5 nmの極限的ゲート絶縁膜厚を有し、ゲート漏 れ電流が1A/cm2（＠Vg=0.5V）以下のMOSFET動作を実証した。また、超薄High-k膜界面における原子ス ケール材料分析・解析に注力し、MOSFETの高性能化・高信頼化を図った。以上によりhp45nm～32nm及 びそれ以降の技術世代にも対応可能なゲートスタックプロセスを提示、実証することを目指した。 ② 低誘電率層間絶縁膜材料・計測・解析技術開発 第一期は材料単体での比誘電率1.5相当の層間絶縁膜を実現し、配線モジュールプロセス基盤技術を 開発することを目標とし、比誘電率2.1～1.8の構造安定な塗布型ポーラスシリカ膜を開発した。これにより、 比誘電率と材料強度を独立に制御することを可能とした。プラズマ共重合技術においても、材料強度の制 御を可能とした。この概念を発展させ、材料の基本骨格構造を変えずに複数世代に適用可能なスケーラ ブル層間絶縁膜材料のコンセプトを提案した。さらに、これら材料の組成・構造に対応した要素プロセス技 術開発に着手すると共に、材料の化学結合・構造・機械特性を分析評価する技術の開発を行った。 第二期は、スケーラブル層間絶縁膜材料のコンセプトを発展させて、hp45nm～32nm及びそれ以降の技 術世代を見通した配線モジュール実現のための要素プロセス技術の開発を行った。目標は、比誘電率が 2.0～1.5で、弾性率が10～3 GPaのスケーラブルな高強度低誘電率絶縁材料とした。あわせて多層配線 モジュールにおけるクリティカルプロセスに対する要素プロセス技術開発を行い、配線モジュール実現の 上での課題を抽出・解決すること、hp45nm～32nm及びそれ以降の技術世代に対応できるプロセス技術に より、口径300mmウェハ対応の概念実証機を開発すること、Low-k材料の化学結合・構造のミクロ評価技術 （空孔構造や薄膜機械特性評価など）を開発することを目指した。 ③ 将来のデバイスプロセス基盤技術開発 （１）新構造トランジスタ技術の開発 第一期は、厚さ10nm以下の接合で横方向急峻性1nm/decade以下の高濃度不純物層を形成できるドー ピング技術を開発することを目標とした。第一期の研究開発により極浅（<10nm）で急峻（<2nm/dec.）な接 合形成を実証した。また、ひずみSiチャネルMOSFETを開発し、CMOSリングオッシレータにより、通常 MOSFETの1.7倍の高速動作を実証した。 第二期は、hp45nm～32nm及びそれ以降の技術世代の極微細トランジスタについて、究極性能を達成 し得る構造を素子物理に基づいて探索し、提案・実証すること、特に、ひずみSi、SiGe、Geチャネルを用い たトランジスタや立体構造チャネルトランジスタなどの候補から、微細化に最適な素子構造を選択し、有効 性を実証することを目指した。また、OFF電流を揃えた条件の下でのON電流が、通常Si MOSFETと比べ、 2倍以上となることを目標とした。そのために必要な、チャネル材料やコンタクト形成などの材料・プロセス 技術を開発し、ひずみSiチャネルCMOSに関しては、インテグレーション課題の抽出と解決策を提示するこ とを目標とした。また、10nmの空間分解能で不純物ドーピングプロファイルを計測する技術を開発すること を目指した。 （２）ウェハ、マスク関連高精度計測技術の開発 第一期は、65nm技術世代対応マスク欠陥検査で必要となるマスク上の60nmサイズの欠陥検出・認識技 術、及び100nmサイズの微粒子分析、同定技術の確立を目標とした。また、CD計測では0.8nm～0.7nmの レジストパターン寸法計測精度を確立することを目指した。第一期の研究開発で、65nm技術世代対応マス ク欠陥検査装置基幹技術として、深紫外線（波長200nm）CW光源（出力100mW）及び高速イメージセンサ を開発した。また、CD-AFMを開発し、寸法計測精度0.8nm達成の目途をつけた。EUVリソグラフィ用マス クブランクス検査装置も新方式を提案し、実験機により性能を確認した。 第二期は、深紫外（DUV）光によるマスク検査におけるアルゴリズム開発により、hp45nm技術世代対応 7 のマスク検査装置実現のための要素技術を開発すること、深紫外光検査技術をウェハ検査に展開するこ とを目指した。また、マスクメーカと連携して、第一期に開発したat wavelength EUVマスクブランクス検査技 術の実用化を図ることを目指した。また、0.5μm以下に絞ったEUV照射ビームによる50nmサイズ微粒子分 析同定技術（顕微光電子分光法）を開発し、装置の実用化をはかることを目指した。CD計測では、AFMプ ローブの変形及び環境変動に起因する誤差の補正技術、及び較正用低ラフネス基準パターン形成技術 を開発し、0.5nm～0.3nmの寸法計測精度を実証して、hp45nm技術世代対応のCD-AFM装置を開発・実 用化することを目指した。 （３）新回路構成技術の開発 第一期は、高速デジタルLSIにおけるクロックタイミング調整を可能にする適応回路技術を実現するため に、30ピコ秒単位での時間調整が可能な適応型遅延回路構成技術を開発し、一調整あたりの実行時間 が500ミリ秒以下の進化型計算アルゴリズムを開発し、1GHz設計LSIにおいて、遺伝的アルゴリズム（GA） によるクロックタイミング調整により、LSIの25％高速化、55％低省電力化、20％設計工数削減を実証した。 第二期は、適応型遅延回路技術に基づく低消費電力化回路技術を普遍的技術として実証すること、チ ップ自身が自律的に回路動作の調整を行う機能を付加し、第一期に開発したGAによる調整技術を大きく 進化させることを目指した。またこれらの技術の高速デジタル回路、高速データ転送用回路、アナログ多 電源回路などへの応用展開をはかり、本研究開発の成果を事業化に結びつけるために、デバイスメーカ や関係コンソーシアムとの共同開発により、応用製品への展開を加速することを目指した。 2.2 研究開発の実施体制 第一期（2001年度～2003年度）の研究開発は、NEDOが選定した技術研究組合超先端電子技術開発機構 （ASET）と独立行政法人産業技術総合研究所（産総研）を委託先とし、両者が共同研究契約を締結し研究体 を形成して実施した。また、共同研究開発に参加する各研究開発グループの有する研究開発ポテンシャルを 最大限に活用し、効率的な研究開発の推進を図るとの観点から、研究体には研究開発責任者（プロジェクトリ ーダー：産総研次世代半導体研究センター長 廣瀬全孝）を置き、そのリーダーシップの下に研究開発を実施 することとし、その下に研究者を可能な限り結集して効率的な研究開発を実施した。 中間評価において第一期のプロジェクトマネジメントや進捗・成果が評価されたことから、第二期（2004年度 ～2007年度）の研究開発は、引き続き廣瀬プロジェクトリーダーのもと、ASETと産総研を委託先とし、両者が共 同研究契約を締結し研究体を形成して実施することとした。ただし、委託先は、第二期開発計画を策定するに 当たって、本プロジェクトがフォーカス21に位置づけられていることに鑑み、フォーカス21委託事業の「応募資 格」を踏まえて実施体制を整備した。また、本プロジェクトの成果をスムースに産業界に移転するため、第二期 は産業界プロジェクトである「あすかプロジェクト」等、関連コンソーシアムとの一層の連携強化を図り、技術移 転を計ることに重点をおいたプロジェクト運営を行った。プロジェクトの基本理念は第一期と同様のものであり、 これを実現するために図2.1に示す組織をプロジェクトに設置し研究を推進した。 a） プロジェクトリーダーが全責任を負って研究開発を推進できる体制をとり、マネージメントボードはプロジェ クトの運営全般について責任を分担する。 b） 次世代半導体研究センターとASET、大学等から構成されるMIRAIプロジェクト研究体を設置し、その下に 研究グル－プをおく。研究グループはグループリーダを中心に研究開発を実施する。グループリーダがス ピーディな意思決定を行えるようにその権限と責任を明確化する。 c） プロジェクト全般に対するアドバイザリーボードとして、NEDO技術開発機構に企画調整会議、技術会議を 置き、MIRAIプロジェクトにおいて、研究計画の審議、推進上の問題解決、産学官の連携協力を円滑に進 めるため、技術協議会、および拡大技術協議会を設置した。 d） MIRAIプロジェクトで実施する技術開発を補完し、とくに基礎的な物理・化学評価、材料合成、計測、原理 8 計算等を強化するため、13大学・研究機関と共同実施および再委託を行った。 独法NEDO技術開発機構 プロジェクトリーダー 廣 瀬 全 孝 MIRAIプロジェクト 企画調整会議・技術委員会 マネージメントボード ＰＪサブリーダー 副センター長 河村誠一郎、金山敏彦 ＰＪサブリーダー 常務理事 増 原 利 明 MIRAI-PJ 技術協議会 共 同 研 究 体 次世代半導体 研究センター （産総研） 46名 大学 13研究室 High-k 材料ゲートスタック 技術Ｇ Low-k材料配線モジュール 技術Ｇ 新構造トランジスタ及び 計測解析技術Ｇ Ｇリーダ： 鳥海明（東大） Ｇリーダ：吉川公麿（広大） Ｇリーダ: 高木信一（東大） 沖、三洋、セイコーエプソン、 ソニー、TEL、東芝、 日立国際、富士通、 松下、ルネサス、ローム 住友化学、日立ﾊｲﾃｸﾉﾛｼﾞｰｽﾞ、 東芝、アルバック、荏原、 三洋、住友重機、TEL、 ニコン、日本ASM、日本電気、 三井化学、ルネサス、ローム 富士通、沖、シャープ、 東芝、日本電気 回路システム技術Ｇ リソグラフィ関連計測技術Ｇ Ｇリーダ： 樋口哲也（産総研） Ｇリーダ： 寺澤恒男（ASET） 沖、三洋、シャープ、ルネサス 東京精密、日立建機、インテル 東芝、ニコン、ルネサス 技術研究組合 （ＡＳＥＴ） （産 業 界） 24社, 80名 図2.1 MIRAIプロジェクト実施体制 NEDOに外部有識者からなる企画調整会議と技術委員会を設置し、定期的にNEDOのMIRAIプロジェクト運 営に対する助言を得た。 (1) 企画調整会議 （2004年5月までは運営会議） MIRAIプロジェクト全体の方向性に関し助言を得る。 委員 株式会社半導体先端テクノロジーズ 代表取締役会長 小野 敏彦 (～2004.5) 株式会社ニコン 常務取締役兼上席執行役員 牛田 一雄 (2006.1～) 株式会社ニコン 代表取締役社長兼CEO兼COO 苅谷 道郎 (～2005.2) 松下電器産業株式会社 代表取締役専務 古池 進 株式会社東芝 執行役上席常務ｾﾐｺﾝﾀﾞｸﾀｰ社ｶﾝﾊﾟﾆｰ社長 古口 榮男 東洋大学 理事長 菅野 卓雄 ＮＥＣエレクトロニクス株式会社 代表取締役社長 戸坂 馨 株式会社ルネサステクノロジ 相談役 長澤 紘一 ＮＥＣエレクトロニクス株式会社 代表取締役社長 中島 俊雄 東京エレクトロン株式会社 代表取締役会長 東 哲郎 株式会社東芝 執行役上席常務ｾﾐｺﾝﾀﾞｸﾀｰ社ｶﾝﾊﾟﾆｰ社長 室町 正志 開催日 2004年5月21日 2005年2月24日 2006年1月19日 9 (～2004.5) (～2005.2) (2006.1～) (2005.2～) (2) 技術委員会 MIRAIプロジェクトの技術開発に関し助言を得る。 委員長 東京大学大学院 新領域創成科学研究科教授 委員 柴田 直 松下電器産業株式会社 半導体社事業本部ﾌﾟﾛｾｽ開発ｾﾝﾀｰ所長 上田 誠二 NECｴﾚｸﾄﾛﾆｸｽ株式会社 基盤技術開発事業本部事業本部長 大屋 秀市 東京エレクトロン株式会社 取締役常務執行役員 久保寺 正男 株式会社日立ﾊｲﾃｸﾉﾛｼﾞｰｽ ﾞﾅﾉﾃｸﾉﾛｼﾞｰ製品事業所長 田地 新一 (～2005.3) 株式会社ルネサステクノロジ 業務執行役員 生産本部副本部長 西村 正 株式会社東芝 セミコンダクター社 首席技監 開 俊一 東京大学 生産技術研究所 第3部 教授 平本 俊郎 NECｴﾚｸﾄﾛﾆｸｽ株式会社 基盤技術開発事業本部事業本部長 福間 雅夫 東京工業大学 精密工学研究所 教授 益 一哉 (2006.4～) 開催日 2004年9月29日 2004年12月24日 2005年3月11日 本プロジェクトの平成17(2005)年度までの予算は表2.2の通りである。 表 2.2 H13年度 MIRAI プロジェクト予算 H14年度 H14年度 補正 単位：億円 H15年度 H16年度 H17年度 装置費 23.88 23.78 1.78 22.07 18.56 16.91 労務費 2.18 3.90 - 2.29 3.58 3.24 消耗品費他 7.05 12.92 - 16.97 19.76 22.23 再委託費 1.31 1.84 - 1.84 1.25 0.97 合計 34.42 42.44 1.78 43.17 43.14 43.35 2.3 研究の運営管理 産総研ならびにASETからなる共同研究体において、プロジェクトリーダーのもとにマネージメントボードを設 けプロジェクト運営を行った。ASETは参加企業からの出向研究者を受け入れ、プロジェクトリーダーのもとで自 ら研究活動を実施すると共に、共同実施先・再委託先等との契約、会計・経理、報告書の取りまとめ等を行っ た。産総研とASETの共同研究体間は、共同研究契約を締結した。それに基き、研究運営規程、知的財産権 取扱規程、情報管理規程を整備し、公平で創造的な研究活動が推進できるよう留意した。2005年度はノウハウ 取扱規程も整備した。 MIRAIプロジェクトでは第一期と同様、知的財産権の創造の最大化を図るため、研究グループでの知的財 産の保護を行うとともに、発生した知的財産権については発明審議会で権利帰属、評価を行い産業技術総合 研究所とASETに参加している権利帰属先企業に迅速な権利化を依頼するようにした。その考え方、出願手順 10 の概略は以下である。 (１) 発明の出願手順は右の図2.2に示した通りで、全発明を発明審議会で 発明の届出 評価し、知財権の迅速な出願を行うように注力した。 (２) 出願までの発明の保護、プロジェクト内での技術討論活性化のため、 出願前、開示期限前の発明は参加各社においても評価する上長、および 出願担当者以外には内容非開示とした。 出願 発明審議会 (３) 実施権許諾における優遇措置、開示における優遇措置を、表2.3のよ うに定めた。 出願 出 願 （ １ヶ月以内目安 ） 表2.3 特許の開示と実施権許諾における優遇措置 実施許諾 ＧＬ：特許性検討 発明要旨開示可 明細書開示可 発明者の所属会社 権利者 - - 同一研究グル－プ 最優遇 6ｹ月 １年 MIRAI-PJ 次優遇 1年 １年3ｹ月 第三者 優遇無し 1年6ｹ月 １年6ｹ月 外国出願 共有特許権自己実施 特許実施権許諾 図 2.2 知財権の取扱い 研究成果の実用化、産業化を推進するため、実用化の意志をもった企業の登録研究員増員、機密保持契 約に基づく情報の開示、共同研究契約に基づく研究成果の評価や実用化等あらゆる手段で実用化、産業化 を加速するようにした。また、産業界の「あすかプロジェクト」のプロセス・デバイス開発を担当する㈱半導体先 端テクノロジーズ社（Selete）とは機密保持覚書を締結し、情報交換を第一期、第二期を通じて25回行ったほか、 共同研究を2002年度より開始して実用化・産業化を推進した。2005年度にはHigh-k技術、Low-kの45nm技術 成果の移転について合意し、装置移管を含めた技術移転を行っている。 ３．情勢変化への対応 ３．１ 第二期の繰り上げと第三期基本計画の策定 技術の進展、産業界の動向等の情勢変化に対応して、MIRAIプロジェクト計画全体の見直しを行い、第二 期を2005年度末に繰り上げて終了し、hp45nmに対する開発技術を産業界へと移転することとした。2006年度 からはhp45nmを越える技術領域の課題を解決する革新的基盤技術開発を目指す5年計画の第三期を開始 することとした。 ３．１．１ 方針決定までの経緯 産業界は、あすかプロジェクトが終了する2006年度以降の共同コンソーシアム活動のあり方を、半導体産 業研究所(SIRIJ)に第2次半導体新世紀委員会(SNCC)を組織して検討した。委員にはMIRAIプロジェクト実施 者、NEDO、METIが加わった。2004年5月に以下の第2次SNCC提言が示された（JEITAプレスリリース 2004 年6月10日）。 プロセス技術開発においては、株式会社半導体先端テクノロジーズ（Selete）のモジュール開 発機能と、「半導体MIRAIプロジェクト」の要素技術開発機能とを有機的に結合させた「つくば R&Dセンター」を産学官連携の拠点として構築する。装置・材料メーカにも参画を求め、45nm 以降の先端プロセス技術開発の実用化へのスピード加速と、更なる技術限界への挑戦及び技 術候補の早期絞込みを行う。 11 第2次SNCC提言を具体化するためSIRIJに組織された、つくばR&Dセンター準備委員会（MIRAI実施者は 委員、NEDOとMETIはオブザーバ参加)における議論、NEDOおよびMETIが実施した個別企業からのヒアリ ング、産業界とMIRAI実施者とNEDOおよびMETIの協議などから以下の課題が明らかになった。 (1) hp45nmの材料・プロセス技術の選定が行われる2007年頃までに、FEP及びBEPのモジュール開発を終 える必要がある。 (2) 極限微細化技術や、新構造CMOSの研究開発などの先端的基盤技術研究は引き続き重要。 (3) hp45nmではEUVL（極端紫外線リソグラフィ）が候補のひとつ。光源、光学系開発は行われているが、 EUVリソ・マスク関連の総合的技術開発は行われていない。 上記課題を解決するために、NEDOはMIRAIプロジェクトの運営について以下の方針を固め、2005年2月 24日に開催された企画調整会議に諮った。 ① MIRAIプロジェクトのhp45nm関連の要素技術の成果を、2005年度末にSeleteに移転し、Seleteにおい て一元的にモジュール開発を実施する。 ② MIRAIプロジェクトでは、2006年度以降、極限微細化技術や新構造CMOS開発などの先端的基盤技 術開発を中心に行う。 ③ hp45nmの実用化を図るために、EUVリソ・マスク関連の技術開発を、早期に立ち上げる。 上記方針に基づき、2006年度以降の展開を見定めた上で戦略的に2005年度の研究開発を行うこと、2006 年度からの研究開発計画を取りまとめてMIRAI基本計画を改定することが了承された。 NEDOは2005年3月11日に技術委員会を開催し、プロジェクト第二期で実施中の個別テーマ毎に、2006年 度以降の展開（MIRAIでの研究を終了し民間へ技術移転、あるいはMIRAI第三期で引き続き研究を実施）と、 2005年度の研究計画の妥当性を審議した。 それまでの検討に基づき、NEDOとMIRAI実施者は2005年度実施計画を策定した。その考え方を次に示 す。 (1) Seleteへの技術移転が想定されているhp45nm要素技術開発（high-k、low-k)については、重点的に取組 み技術の完成度を高める。 (2) その他のhp45nm要素技術開発については、技術移転先が明らかなものは開発を加速し、2006年度以 降の各社での実用化開発につなげる。 (3) 先端的基盤技術開発(極限EOT絶縁膜、新構造トランジスタ)については、計画通りに実施し第三期計 画につなげる。 ３．２ 技術移転 実施計画に基づき、2005年度は技術移転を中心としたプロジェクトマネジメントを実施した。下記の方針の 下に可能な技術移転先と協議を行った。 (1) Seleteに、「high-k材料ゲートスタック技術」、「low-k材料・プロセス技術」を技術移転し、モジュール技術 開発をSeleteで一元的に実施する。 (2) High-k製膜技術、Low-k材料技術は、装置メーカ、材料メーカへ直接技術移転を行い、各社で実用化 開発を行う。 (3) リソグラフィ計測、新構造トランジスタ、回路システム技術については技術移転を希望する個別企業また はSeleteに技術移転し、実用化開発を行う。リソグラフィ計測の一部については、産総研・ASETの共同研究体 12 でNEDO継続研究を実施する。 (4) 技術移転先への特許、ノウハウ、技術資料の開示はMIRAIプロジェクトに参加した権利者の同意を得て 行う。Seleteに対しては一定の猶予期間でのノウハウ無償実施を認める。技術移転先とは覚書により知財権の 取り扱いを明確に規定する。 (5) 実用化した技術については実用化実施企業がNEDO技術開発機構に報告する。 以上に基づき、Seleteに移転可能なHigh-k材料ゲートスタック技術, Low-k材料・プロセス技術に関しては、 Seleteと数回の技術協議を行い移転に合意した。また、技術移転先で継続的な実用化開発が必要で、NEDO 装置を借用して開発を行う場合には技術移転先または新組織でのNEDO継続研究開発を立案した。技術移 転の詳細については、「IV 実用化、事業化の見通しについて」で述べる。 ３．３ 基本計画の改定（第三期基本計画の策定） (1) 改訂の経緯 第三期で取り組むべきとされた、先端的基盤技術およびEUVリソ・マスク関連技術の研究開発課題を検討す るために、NEDOに第一線で研究開発を行っている有識者で構成される「MIRAIプロジェクト研究開発課題検 討会」を設置した。 委員 株式会社東芝 ｾﾐｺﾝﾀﾞｸﾀｰ社 SoC研究開発センター 担当課長 石丸 一成 産業技術総合研究所 次世代半導体研究センター 副研究センター長 金山 敏彦 産業技術総合研究所 企画本部 総括企画主幹 金丸 正剛 東京大学 大学院新領域創成科学研究科 教授 高木 信一 東京大学 大学院工学系研究科 教授 鳥海 明 東京大学 生産技術研究所 教授 平本 俊郎 株式会社半導体理工学研究センター 執行役員･企画部長 札抜 宣夫 東京工業大学 精密工学研究所 教授 益 一哉 日本電気株式会社 システムデバイス研究所 ｴｸﾞｾﾞｸﾃｨﾌﾞｴｷｽﾊﾟｰﾄ 最上 徹 株式会社 半導体先端テクノロジーズ 取締役 森 一郎 (EUVL) 第1回委員会 2005年 7月21日 第2回委員会 8月１9日 EUVリソ・マスク委員会 8月24日 第3回委員会 9月5日 検討会より以下の研究開発課題が提言された。 次世代デバイス･プロセス技術開発に関しては、システムLSIの高機能化・高集積化・低消費電力化・低コスト 化を可能とする技術世代hp32-22nmの次世代デバイス・プロセス技術のコアとなる共通基盤技術開発を行い、 産業界が自ら実用化に向けて開発に着手するかどうかを判断できる水準まで技術開発を行う。具体的には、 ノンクラシカルCMOSトランジスタ関連技術開発 新探究配線技術開発 特性ばらつきに対し耐性の高いデバイス・プロセス技術開発 次世代マスク基盤技術開発に関しては、技術世代hp45nm以細の次世代リソグラフィの最有力候補である EUVLの実用化に不可欠なマスク基盤技術の開発を行う。具体的には、高精度・低欠陥マスクを実現するため のマスク構造や作製プロセスの最適化、欠陥検査技術、欠陥修正技術、およびペリクルレスハンドリング技術。 MIRAIプロジェクト研究開発課題検討会の提言を受けて、NEDOにMIRAIプロジェクト第三期基本計画検討 13 委員会を設置し、基本計画改定案を作成した。 委員長 東京大学大学院 工学系研究科産業機械工学専攻 教授 石原 直 委員 東京大学大学院 新領域創成科学研究科 教授 柴田 直 奈良先端科学技術大学院大学 知的財産本部 特任教授 戸所 義博 アンカービジネスシステムズ株式会社 代表取締役社長 永田 隆一 東京大学 生産技術研究所 教授 平本 俊郎 株式会社半導体理工学研究センター 執行役員･企画部長 札抜 宣夫 半導体産業研究所 所長 前口 賢二 東京工業大学 精密工学研究所 教授 益 一哉 日本電気株式会社 システムデバイス研究所 ｴｸﾞｾﾞｸﾃｨﾌﾞｴｷｽﾊﾟｰﾄ 最上 徹 株式会社 半導体先端テクノロジーズ 代表取締役社長 渡辺 久恒 第1回委員会 2005年 9月12日 第2回委員会 2005年 10月24日 第3回委員会 2005年 11月28日 NEDOホームページ上でパブリックコメントの募集を経て、基本計画検討委員会で作成された基本計画改定 案は、平成1７(2005)年12月20日にNEDO技術開発機構で決定された。 (2) 主な改定ポイント MIRAIプロジェクト第二期開発成果の実用化促進 hp45nmの材料・プロセスの選定が行われる2007年にむけ、MIRAIのhp45nm向け開発成果を民間に技術 移転し、2006年度以降関連コンソーシアム等において一元的にモジュール開発を行い実用化を促進する。 hp45nmを超える極微細半導体LSIを実現するための重要技術の見直し 産業界のニーズ、最新の国内外の技術動向、NEDOロードマップ等を反映し、hp45nmを超える技術領域 の課題解決に向けた革新的基盤技術開発を、産業界が自ら実用化に向けて開発に着手するかどうかを判 断できる水準まで行い、半導体LSI実現に向けてのデバイス･プロセス技術選択肢を提示する。 次世代リソグラフィ技術の実用化促進 hp45nm以細の次世代リソグラフィの最有力候補であるEUVLの実用化に不可欠なマスク基盤技術を開発 し、2008年度にhp45nm、2010年度にhp32nmに対応する技術を確立し、実用化に資する。 具体的にはMIRAIプロジェクト第三期として、以下の研究開発を2006年度から2010年度まで実施する。 Ⅰ. 次世代半導体材料・プロセス基盤技術開発 ① 新構造極限CMOSトランジスタ関連技術開発 ② 新探究配線技術開発 ③ 特性ばらつきに対し耐性の高いデバイス・プロセス技術開発 Ⅱ. 次世代半導体露光プロセス基盤技術開発 ④ 次世代マスク基盤技術開発 第二期の繰り上げと第三期基本計画の策定に関する内容をまとめて図３．１に示す。 14 01年度H13 02年度H14 03年度H15 04年度H16 05年度H17 06年度H18 07年度H19 08年度H20 09年度H21 10年度H22 つ く ば 半 導 体 コ ンソ ー シ ア ム 産官プロジェクトの一体的運営 MIRAI第二期 （当初計画） MIRAI第一期 MIRAI新計画 第三期～ ＮＥＤＯ委 託 事 ② 新探求配線技術 ③ 特性ばらつきに対し耐性の高いデバイス・プロセス技 ① 新構造極限CMOS トランジスタ技術 新構造トランジスタ リソグラフィ関連計測技術 ・ 回路システム技術 high-k 極 限 薄 膜 hp65要素技術 （high-k, low-k） hp45要素技術化 （high-k, low-k） hp45集積課題抽出 解決 要素技術移転 共同研究 民 間 事 業 （産 １０ 個別企 個別企 個別企 個別企 個別企 個別企 個別企 hp45 要素技術 hp65ﾓｼﾞｭｰﾙ技術 Ⅰ. 次世代半導体材料･プロセ ス基盤技術開発 hp45モジュール技術実用 化 あすかプロジェクト (Selete) hp32要素技術開発 hp32モジュール技術検 新Selete先端コアプロジェクト EUVリソグラフィ・マスク技術(民間100％事業) ＮＥＤＯ委 託 事 ④次世代マスク基盤技術(NEDO委託事業) hp45対応技術開発 hp32対応技術開発 SFET α機 光源・装置基盤技術開発（EUVA） Ⅱ. 次世代半導体露光プロセ ス基盤技術開発 EB/EUVレジスト開発（基盤促事業） EUVLプロセス基盤技術開発（ASET） 図３．１ MIRAIプロジェクトの再編とつくば半導体コンソーシアム ３．４ 第三期委託先の公募と実施者の決定 第三期基本計画に基づく委託先の公募を2004年12月～2005年2月3日に行った。応募提案について、下記 の採択審査委員による提案書の事前書面審査の後、事前審査会を2006年2月22日に開催した。 委員長 東京大学 大学院工学系研究科産業機械工学専攻 委員 教授 石原 直 ドイツ証券会社 東京支店株式調査部 部長 佐藤 文昭 東京大学大学院 新領域創成科学研究科 教授 柴田 直 奈良先端科学技術大学院大学 知的財産本部 特任教授 戸所 義博 東京工業大学 統合研究院 教授 益 一哉 事前審査会の審査結果を受け、NEDOは以下のように委託先を選定した。 研究開発項目①の実施者： (独)産業技術総合研究所、技術研究組合 超先端電子技術開発機構 研究開発項目②の実施者： 株式会社 半導体先端テクノロジーズ 研究開発項目③の実施者： 株式会社 半導体先端テクノロジーズ 研究開発項目④の実施者： 株式会社 半導体先端テクノロジーズ 第三期の実施体制を図３．２に示す 15 図３．２ MIRAIプロジェクト第三期実施体制 ４．中間評価結果への対応 第一期終了年度である2003年度に中間評価が行われた。評価の概要を以下に記す。 ［総合評価］ ・ 基礎技術領域に重点を置き、HALCA、ASPLA、「あすか」など他の技術開発コンソーシアムと協調的に推 進する本プロジェクトの必然性は十分にあり、事業の位置付け・必要性は明確である。 ・ 「科学的アプローチに力点を置く」というPLの指導理念、有意義な数値目標を掲げて行われている研究マ ネジメントを高く評価。 ・ 優れた研究開発成果が得られており、国内半導体産業の競争力強化に大きく貢献が期待される。 ・ 実用化・事業化に向けて「あすか」などとの役割分担とそれに基づく連携が不可欠。 ・ 研究が効率的に推進されるよう、研究体制、研究開発課題を柔軟に調整するとともに、グループ間の有機 的連携を強化する必要がある。 ［今後に対する提言］ ・ 科学的根拠に基づき、技術が持つ限界のを明確にすることを期待。 ・ プロセスインテグレーションへ速やかにつなげるために、「あすか」との連携を促進、一方「あすか」では難 しい装置基盤技術、解析モニタリング技術に代表される基盤技術研究にも注力を。 ・ 自己評価をしっかり行いながら研究計画の変更も含め機動的・効率的に研究開発を推進し、グループ間 の連携の拡大が望まれる。 ・ プロジェクト終了後を視野に入れ、事業化の推進、支援体制の充実が今後必要。 16 この中間評価を受けて、2004年度からの第二期に向けて基本計画の改定を行った。 ４．１ 第二期に向けた基本計画の改定 (1) 改訂の目的 ・中間評価の反映。特に、実用化、事業化に向けて産業界との連携の強化。 ・最新の国内外の技術動向、国際半導体ロードマップ（ITRS）、我が国産業界のニーズ等の反映。 (2) 改定の経緯 外部有識者よりなる基本計画検討委員会を３回開催し、改定案を作成した。 委員長 財団法人くまもとテクノ産業財団研究理事 鶴島 稔夫 委員 東京農工大学 工学部電気電子工学科 助教授 上野 智雄 慶應義塾大学 理工学部電子工学科 教授 黒田 忠広 東京大学 生産技術研究所 物質・生命部門 教授 平本 俊郎 名古屋大学 大学院工学研究科 助教授 堀 勝 東京工業大学 精密工学研究所教授 益 一哉 野村総合研究所 ｺﾝｻﾙﾃｨﾝｸﾞ部門 ﾁｰﾌ･ｲﾝﾀﾞｽﾄﾘｰ･ｽﾍﾟｼｬﾘｽﾄ 池澤 直樹 大阪大学フロンティア研究機構特任教授 西村 吉雄 株式会社東芝 セミコンダクター社 首席技監（JEITA代表） 前口 賢二 社団法人日本半導体製造装置協会 専務理事（SEAJ代表） 菊地 正典 第１回委員会 2003年 10月15日 第２回委員会 10月29日 第３回委員会 11月21日 NEDOホームページ上でパブリックコメントの募集を経て、基本計画検討委員会で作成された基本計画改定 案は、2003年12月9日にNEDOで決定された。 (3) 主な改定ポイント 実用化に向けた取組の強化 成果の実用化に向けた取組を強化するため、「関連するコンソーシアムあるいは参加企業の協力を得てインテグレー ション課題の抽出とその解決を図ることにより、産業界への速やかな技術移転を行う。」旨を追加。また、2005年度に進捗 状況及び成果の実用化見通しを中心に、実施者による評価を実施することとした。 実施体制の見直し 中間評価において第一期のプロジェクトマネジメントや進捗・成果が評価されたことから、引き続きASETと産総研を委 託先とする。ただし2003年度からフォーカス21に位置づけられたことに伴い、第二期計画の実施体制については、「フォ ーカス21委託事業の『応募資格要件』を踏まえて実施体制を整備することとする。」旨を、また、成果の産業界への円滑な 移転を図るために、「『あすかプロジェクト』等の関連プロジェクトとの一層の連携強化を図るとともに、統合の可能性につ いても検討することとする。」旨を追加。 第二期技術目標（2007年度末に達成）の主な改定 ① 高誘電率ゲート絶縁材料・計測・解析技術開発 第二期SiO2 換算膜厚目標値を当初計画のEOT=0.7nmから、EOT=1.0nmで移動度SiO2 の80%以上と EOT=0.5nmとの二本立てに変更した。前者はhp45nmでの実用化に向けてトランジスタの総合性能向上を 狙い、後者は極限薄膜化を目指しhigh-k材料・界面現象の科学的理解を深める趣旨である。 ② 低誘電率層間絶縁膜材料・計測・解析技術開発 第二期目標を当初計画の比誘電率1.5未満の層間絶縁膜材料の実現から、比誘電率2.0～1.5、弾性 率10GPa～3GPaの複数技術世代に適用可能な層間絶縁膜材料の実現に変更。300mm対応概念実証機 17 開発を追加。これはITRSの改訂等Low-k材料に関する技術動向変化に対応し、また実用化に向けた具体 的目標を追加したものである。 ③ 将来のデバイスプロセス基盤技術開発 第一期の成果に基づき第二期目標を具体化するとともに、実用化に向け以下のように改訂した。 (1) 新構造トランジスタ技術の開発 45～32nm世代以降の極微細トランジスタ構造の提案・実証、特にひずみSiチャネルCMOSの集積化課 題抽出と解決策の提示。通常のSi MOSFETと比較し２倍以上のオン電流の実現（同一オフ電流）。 (2) ウェハ、マスク関連高精度計測技術の開発 45 nm技術世代対応のマスク検査装置実現の要素技術開発。同技術をウエハ検査に展開。EUVマスク ブランクス露光波長検査技術の実用化。45nmノード対応のCD-AFM装置を開発・実用化。上記実用化に 際し、装置メーカでの事業化を加速。 (3) 新回路構成技術の開発 適応型遅延回路技術に基づく低消費電力化回路技術を普遍的技術として実証するとともに、高速回路 等へ応用展開をはかる。デバイスメーカや関係コンソーシアムとの共同開発により、応用製品への展開を 加速。 ４．２ 基本計画改定への対応 基本計画改定を受けて、ASETと産総研の共同研究体が第二期開発計画提案書を作成した。有識者による 技術開発検討会をNEDOに設置し2004年1月26日に開発計画提案書の審査を行った。本検討会は、公募に おける採択審査会に準じるものである。 委員長 財団法人くまもとテクノ産業財団 研究理事 鶴島 稔夫 東北大学 流体科学研究所 教授 寒川 誠二 東京大学 生産技術研究所 第３部 教授 平本 俊郎 東京工業大学 精密工学研究所教授 益 一哉 慶應義塾大学 理工学部電子工学科 教授 黒田 忠広 東京農工大学 工学部電気電子工学科 助教授 上野 智雄 野村総合研究所 ｺﾝｻﾙﾃｨﾝｸﾞ部門 ﾁｰﾌ･ｲﾝﾀﾞｽﾄﾘｰ･ｽﾍﾟｼｬﾘｽﾄ 池澤 直樹 大阪大学 フロンティア研究機構 特任教授 西村 吉雄 アンカービジネスシステムズ株式会社 代表取締役社長 永田 隆一 社団法人電子情報技術産業協会 電子デバイス部長 福島 敏高 本検討会の審議結果を受け一部修正の上、NEDOは2004年度からの第二期開発計画を承認した。 第二期開発計画の策定により、第一期の参加企業から、アネルバ、ギガフォトン、サムソン電子の3社が抜け、 第二期より、日立ハイテクノロジーズ、日立建機、住友化学、東京精密の4社が加わり、民間25社と産総研によ る実施体制となった（2004年度末に堀場製作所が抜け、2005年度末時点で民間24社と産総研）。 中間評価の提言を受けた、Selete、参加企業との共同研究等の実用化に向けての活動は、「III. 研究開発成 果について」に記述する。 ５．評価に関する事項 第一期の中間評価を平成15(2003)年度に行った。また、第二期の繰り上げ終了に対応して、平成 18(2006)年度に第二回の中間評価を行う。 18 第３章Ⅲ．研究開発成果について １．事業全体の成果 第二期目標は当初、平成 19 年度時点で達成すべき目標が設定された。Ⅱの３．情勢変化への対応 で述べた第二期の繰り上げ終了に伴い、第二期は平成 16-17 年度までとなりこの間に達成目標を再設定 した。以上の目標に対する達成状況を表 3.1 に示す。また、特許の出願件数を図 3.1 に、学会発表と論文 投稿状況を図 3.2 に示す。 MIRAI プロジェクトでは図 3.3 に示す多岐に亘る技術移転先に対して技術を移転するため、移転先と その情況変化に対応した移転・実用化方式の変更を行った。平成 17 年度までに技術移転が決定している 技術内容を表 3.2 に、技術移転先で決定しているものを紺色文字で示す。緑色文字は共同研究を行った 企業等である。技術移転は個別企業によってそれぞれ大きく異なり、類型化することは困難であるが、成 果移転が早かった例として DUV 光を用いた欠陥検査装置開発を挙げる。MIRAI プロジェクトでは第一期 に 199nm 光源、センサの開発を行い、共同研究を通じて東芝、Selete が開発した欠陥検査システムに搭 載し評価した。その後、開発成果を東芝に技術移転し、東芝では 65nm 技術世代に対応できるマスク欠陥 検査装置を開発した。MIRAI プロジェクトでは第二期に 45nm 技術世代に対応できる反射、透過光学系を 併用したシステムの技術開発を行い、平成 17 年度にその成果を東芝に技術移転した。 High-k ゲートスタック技術に関する他の技術移転例として、第一期に開発した LL-D&A 装置技術に関 する技術移転例を簡単に説明する。本技術は LL-D&A 装置技術を MIRAI プロジェクトと日立国際電気で 開発し、これに基くベータ機を日立国際電気が開発した。プロセス技術は MIRAI プロジェクトで第二期に 開発した。第二期の技術成果も含めて日立国際電気に技術移転した。 Low-k 層間絶縁膜技術の分野では膜強度の強化技術を含めたポーラスシリカ技術を Selete に技術移 転し、同時に MIRAI で使用した装置を移管して、実用化に向けたモジュール開発を Selete が行うことに合 意した。また、プラズマ共重合 Low-k 膜形成技術については参加企業である NEC に技術移転した。 19 表 3.1 平成 17 年度における目標達成状況 第二期（平成16-19年度）当初目標 第二期（平成16-17年度)再設定目標 zEOT=1.0nm 、ゲートリーク電流100mA/cm2(@Vg= 1.0V,100℃) 以下、移動度は通常シリコン酸化膜を用いた場合の80％以上 zEOT=0.5nm、 リーク電流1A/cm2(@Vg= 0.5V)以下 zゲート絶縁膜形成技術とメタルゲート成膜概念実証機 （実施見送り） z移動度向上、メタルゲートの仕事関数制御の指針となる 物理モデル構築 z原子スケール材料分析・解析に基づくMOSFETの高性能化・ 高信頼化 zEOT=1.2nmにおけるゲートリーク電流20mA/cm2（@Vg=1V,100℃） 以下、移動度は通常シリコン酸化膜を用いた場合の80％以上 zHigh-k界面傾斜組成技術開発 zフェルミレベルピニングの影響を低減し、メタルゲート電極 高誘電率ゲート絶縁膜界面を制御する技術 zメタルゲート電極／高誘電率ゲート絶縁膜のスタック構造の形成技術 を開発 z電気的ストレスによる劣化の素過程を高精度にモデル化し、 絶縁破壊寿命推定に適用可能な長期信頼性評価式を構築 z達成。 z比誘電率2.0~1.5、弾性率10~3GPaのｽｹｰﾗﾌﾞﾙ高強度低誘電率 絶縁膜材料 zポーラスシリカLow-k（k≤2.0）膜の構造強化技術開発、実用性実証 zプラズマ共重合材料の高強度化、Low-k化 zシリカ系Low-k材料の新気相成膜技術、概念実証 zLow-k材料を用いた配線モジュール評価を、デバイスメーカや 他コンソーシアムと共同して行い、実用性実証 zエッチング、アッシング、銅めっき、CMP等ポーラス材料への 低ダメージプロセスとダメージリカバリープロセスを開発 z計測・評価技術を高精度化、ポア径分布計測および 機械強度計測についてin-line測定装置を開発 z達成 z達成 Ο実施見送り z達成 ③-1 z45～32nm以降世代に向けた究極性能を達成し得る 新構造 MOSFET構造 ﾄﾗﾝｼﾞｽﾀ zOFF電流を揃えた条件下でのON電流が、通常Si MOSFET比 及び計測 2倍以上 解析技術 zひずみSiチャネルCMOSのインテグレーション課題抽出と 解決策提示 z10nmの空間分解能で不純物ドーピングプロファイルを計測する 技術 zチャネル長70nm以下のひずみSiトランジスタ性能実証 z200ミリ径ひずみSOI基板の高品質化 z高Ge濃度SiGeチャネルSGOI MOSFETや GeチャネルGOI MOSFET構造の提案と実証 z立体ゲート電極構造と新チャネル材料を融合した、 新デバイス構造の提案と実証 z空間分解能1nmの不純物プロファイル計測可能な走査プローブ技術、 空間分解能50nmのSiの応力分布計測技術を開発 z達成 z達成 z達成 ③-2 z45nmノード対応マスク欠陥検査、パターニング済ウェハ ウエハ･ 欠陥検査技術 マスク zAFMによる0.5～0.3nmの精度を有するCD計測技術 関連 計測技術 z50nm微粒子の分析同定 zDUV光透過、反射検査像を用いる検査用画像生成技術 zEUVマスクブランクス検査高性能化技術開発 zDUV光による分解能60nmのウェハ検査光学系開発 zCD-AFMプローブ制御技術、探針傾斜走査技術を開発し、 精度0.5-0.3nmを達成。低ＬＥＲ基準パターンを開発 z大口径ウェハ観測用EUPSシステムを開発。ウェハ上50 nm微粒子 分析の要素技術開発 z達成 z達成 z達成 z達成 ③-3 z適応型遅延回路技術に基づく低消費電力化回路技術を実証 新回路 z自律的回路動作調整機能を開発し、GA調整技術を大きく進化 構成技術 z高速デジタル・データ転送回路、アナログ多電源回路などへの応 用 z適応型クロック調整を商用ＬＳＩに適用、低消費電力化技術実証 z通信処理向きＬＳＩを開発し、ＬＳＩ間の高速データ転送技術実証 zプログラマブル遅延回路自動挿入ツール、遅延調整シミュレータ開発 zMOSFETモデル向けパラメータフィッティングツール開発 z一部達成 z達成 z達成 z達成 ①高誘電率 ゲートスタック 技術 ②低誘電率 材料・配線 モジュール 技術 z多層配線モジュールのクリティカルプロセスに対する要素プロセス 技術 zLow-k材料の化学結合・構造（空孔構造や薄膜機械特性など） ミクロ評価技術 ③ 将 来 の デ バ イ ス ・ プ ロ セ ス 基 盤 技 術 開 発 20 達成状況 Ο第三期に推進 z達成 z達成 z達成 z達成 z達成 z達成 z達成 z一部達成 300 発 明 審 議 会 を通 過 し 、企 業 、 A ISTに 出 願 依 頼 し た 発 明 250 日本出願済み発明 発 明 審 議 会 を通 過 し 、企 業 、 A ISTに 外 国 出 願 依 頼 し た 発 明 発 明 200 お よ び 150 出 願 件 数 100 累 計 外国出願済み発明 241 228 183 199 190 日本出願 ( 分 割 含 む) 211 審査請求 142 151 141 129 95 50 27 10 14 104 74 66 66 64 51 海外出願 （ 複 数 国 含 む） 130 43 29 79 登録特許 登録特許 （複数国含） 24 5 0 2002年 3月 2003年 3月 2004年 3月 2005年 3月 2006年 3月 12 図 3.1 発明審議会で産総研および参加企業に出願を依頼した発明数と国内およ び外国出願の状況 (2006 年 9 月 30 日現在) 1000 980 900 情報発信と情報収集 学 会 800 発 表 数 累 計 600 全学会発表数 500 主要学会発表数 700 400 300 250 200 全外部発表数は 1161件 100 0 2002年3月 論 200 文 投 稿 100 数 累 0 計 2002年3月 2003年3月 2004年3月 2005年3月 2006年3月 181 66 2003年3月 2004年3月 2005年3月 2006年3月 MIRAIプロジェクト参加企業向け月報は2002-2005年度240件 図 3.2 学会発表と論文投稿の状況 (2006 年 9 月 30 日現在) 21 全論文数 主要誌投稿 論文数 MIRAI開発技術 －実用化可能な基盤技術－ 技術移転 技術の最終出口となるメーカ －実用化－ 直接技術移転 半導体装置、材料、デバイスメーカ （High-k製膜装置、 ポーラスシリカLow-k材料) High-k、Low-k 新材料、装置、 新プロセス開発 MIRAIと装置・材料 メーカによる実証 Low-k プロセス開発 Seleteで300mm プロセス実証 ひずみSOI 新構造トランジスタ開発 ウエハメーカと共同研究 （ひずみSOI基板） リソグラフィ関連計測 技術と装置開発 Selete、計測・検査 装置メーカと共同研究 半導体デバイスメーカ （ High-kプロセス技術、共重合Low-k材 料） MIRAI及びあすか参加 半導体デバイスメーカ （ポーラスシリカLow-kプロセス、 ひずみSOI新構造トランジスタ） 半導体デバイスメーカ・ マスクメーカ （マスク、ウエハ検査装置） 半導体デバイスメーカ EDAベンダー （クロック・波形適応調整技術） 直接技術移転 新回路システム技術開発 図 3.3 技術移転の考え方 表 3.2 MIRAI プロジェクト成果とその技術移転先、共同研究先 研究 High-k Low-k 移転先（決定・移転中、共同研究・NDA実施） 開発技術概要 LL-D&A法高品質High-k膜形成技術 日立国際、ルネサス、東芝、沖電気 ゲート電極実効仕事関数制御技術 Selete、ルネサス、東芝 信頼性、MOS容量解析・評価技術 Selete、デバイスメーカ TMCTSｱﾆｰﾙ機械強度強化ﾎﾟｰﾗｽｼﾘｶLow-k材料技術 ｱﾙﾊﾞｯｸ、三井化学・東京ｴﾚｸﾄﾛﾝ、Selete プラズマ共重合Low-k膜形成技術 NEC 低損傷配線モジュールプロセス技術 Selete、ニコン、荏原 ﾎﾟｰﾗｽLow-k材料空孔径分布、機械強度非破壊計測技術 Selete、ﾃﾞﾊﾞｲｽﾒｰｶ、装置メーカ 新構造 酸化濃縮法による高品質ひずみSOI基板技術 トランジスタ 高品質ひずみSOI基板を用いた CMOSトランジスタ技術 東芝ｾﾗﾐｯｸ、コマツ電子 リソグラフィ 関連計測 DUV光（199nm)マスク欠陥検査技術 Selete、 東芝 EUVLﾏｽｸﾌﾞﾗﾝｸｽ露光波長検査技術 Selete DUV光ウェーハ欠陥検査技術 東京精密 CD-AFM（原子力間顕微鏡）技術 日立建機 遺伝的ｱﾙｺﾞﾘｽﾞﾑ(GA)によるクロックタイミング適応調整技術 ルネサス、三洋 GAによる伝達関数適応調整高速データ・波形転送技術 産総研ベンチャ GAによるTCAD、MOSモデル等のパラメータ自動抽出技術 Selete（デバイスメーカ） 回路 システム 22 東芝、NEC ２．研究開発成果項目毎の成果 ① 高誘電率ゲート絶縁膜材料・計測・解析技術 （１） 研究開発目標 第二期を平成 16 年度から開始するにあたり、基本計画会議において平成 22 年（2010 年）に実用化さ れるハーフピッチ 45nm の技術世代を対象に、第二期の終了年度である平成 19 年度における目標を下 記のように設定した。図 3.1.1 に High-k ゲート絶縁膜のリーク電流に対する目標値を示す。 （i） 第一期は EOT 1nm,ゲートリーク電流 90mA/cm2（@Vg=0.6V,100℃)が目標であったが、第二期は 下記を目標とした。(a) EOT＝1.0nm で、ゲートリーク電流 100mA/cm2 (@Vg=1.0V,100℃) 以下、 移動度を通常シリコン酸化膜を用いた場合の 80％以上(b) ゲート絶縁膜薄膜化限界を目標に、 2 EOT=0.5nm, ﾘｰｸ電流 1A/cm (@Vg=0.5V)以下 (ⅱ) 上記のゲート絶縁膜形成技術と 12 インチウェーハに展開可能なメタルゲート成膜概念実証機を 開発する。 (ⅲ) 移動度向上、メタルゲートの仕事関数制御の指針となる物理モデルを構築する。また、high-k 膜 界面における原子スケール材料分析・解析に基づき、MOSFET の高性能化・高信頼化を図る。 ｐ.16 の「Ⅱ章、3 情勢変化への対応」で述べたように、45nm 技術世代に適用可能な技術は産業界へ 技術移転し、MIRAI プロジェクト第二期は 2005 年度で終了することが、経済産業省と NEDO 技術開発 機構により決定された。その結果、目標(ii)の実施を中止し、メタルゲートに関しては CMOS の実用化に お け る 最 大 の 問 題 で あ る 実 効 仕 事 関 数 制 御 技 術 に 開 発 の 重 点 を 置 い た 。 ま た 、 目 標 (i) (b) EOT=0.5nm については、平成 17 年度までは基礎的な技術研究を行った。本テーマは MIRAI 第三期の 極限的実効酸化膜厚（EOT）High-k 技術であり、MIRAI 第三期公募に提案した。提案は採択され、 MIRAI 第三期において研究開発が実施されている。 105 SiO2 104 103 MPU LOP LSTP SiON 102 [A/cm2 ] ITRS2003 ITRS2001 MIRAI 第二期 (2) 10 1 Jg MOSFET Gate Leakage ( hp45nm, ITRS2003 ) MPU LOP LSTP 薄膜化限界 HP JG 1.8×103 (A/cm2) 10-1 10-2 移動度が SiO2の場合の80% 10-3 10-4 EOT (nm) MIRAI 第二期 (1) 0 0.5 1.0 1.5 2.0 2.5 3.0 0.7 LOP LSTP 11 8×10-2 0.9 1.3 3.5 EOT [nm] 図 3.1.1 High-k ゲート絶縁膜のリーク電流目標値、EOT の関係。図中に 2001 年、2003 年 ITRS の目標値を示した。右表は 2003 ＩＴＲＳにおける HP, LOP, LSTP のゲー トリーク電流値。（MPU は HP に対応） 23 （２）成果 （a） 製膜技術と移動度 従来のシリコン酸化膜と比較してゲートリーク電流を大幅に削減できる高誘電率材料を選択するにあた っては、比較的高い誘電率を有し、図 3.1.2（右図）に示すように結晶化温度も比較的高くできる HfAlOx:N を第一期に選択した。高誘電率ゲート絶縁膜の、カーボンなどの膜中不純物量低減と緻密化を図る新た な成膜プロセスとして、原子層制御した成膜とその改質熱処理を組み合わせた LL-D&A (Layer-by-Layer Deposition & Annealing )法の原理を第一期に開発した。また、200mm 径ウエハで高品質の製膜が可能な 概念実証(POC)機を開発、導入した。図 3.1.3 に High-k 製膜 POC 機と製膜のシーケンスを示す。図 3.1.4 に LL-D&A 法で得られた膜中の炭素、窒素プロファイルを示す。C-V 特性のヒステリシスが極めて小さく (0.86 mV)、捕獲準位密度が小さい膜が実現でき、TDS の分析から膜中の残留カーボン量は約 50％以上 低減し、従来の ALD 法に比べて High-k 膜の高品質化が実現できた。この製膜技術は日立国際電 気へ技術移転された。 HfAlOx : NをHigh-kゲート材料として選択 k 1200 0.4nm 反応抑制 1.6nm k=8 k=16 0.9nm k=6 不純物除去 緻密化 ｱﾓﾙﾌｧｽ化 Si Bottom Barrier High-k Layer 結晶化温度 （℃） Gate Al 2O3 24 Hf-Al-O-(N) Top Barrier 1000 16 12 Hf-Al-O 8 200 4 0 界面成長抑制 低欠陥化 20 Hf-Al-O 800 Hf-O-N 600 400 HfO 2 比誘電率 （ｋ） Physical thickness 0 20 40 60 80 Al 濃度 （原子％） 0 100 EOT=1nm Gate stack 図 3.1.2 HfAlON を High-k ゲート絶縁膜として選択した理由。左：ゲートスタック構造の 例。右：Hf 中の Al 濃度と結晶化温度及び誘電率の関係 Layer-by-Layer Deposition and Anneal (LL-D&A) 法は、high-k 膜中のC不純物を Al(CH3)3 (TMA) 劇的に低減可能 HfAlOx 膜の製膜シーケンス H 2O Transfer Module Hf[N(CH3)2]4 (TDMAH) Platform Ts : 250OC HfO2 Al2O3 HfO2 Al2O3 Annealing in NH3, O2 FOUP Impurity Removal Step RTA poly-Si 3nm Amorphous HfAlO(N) IL LL-D&A POC Machine Si Nabatame et al., VLSI Symp. 2003 図 3.1.3 High-k 製膜 POC 機（左）及び製膜シーケンス（右） 24 Carbon concentration (atoms/cc) 1022 HfAlON Si SiO2 1021 ALD+PDA D&A(12cycles) 1020 5.0X1019 1019 D&A(8cycles) 1018 0 2 4 6 Depth (nm) 8 図 3.1.4 LL-D&A 法で製膜した HfAlON 膜中の炭素に対する SIMS プロファイル 第二期の目標（i）に示された、「移動度を通常シリコン酸化膜を用いた場合の 80％以上」を実現するための 手法の一つとして 850℃の酸素アニールを施した後に a-Si を堆積して、エッチング及びメタル配線工程を経て、 最後に 400℃のフォーミングアニールを行って n+poly-Si/HfO2/SiO2 nMOSFET を作製した。ゲートスタックの蓄 積側の高周波 C-V 特性で求められた EOT は、HfO2 の物理膜厚が 2nm 及び 4nm で各々約 2.08 nm 及び 2.40 nm であった。三角波パルスを用いたチャージポンピング法で測定した平均界面準位密度<Dit>を求めたところ、 膜厚 2.0 nm 及び 4.0nm の試料で各々1.2x1010 cm-2eV-1 及び 2.4x1010 cm-2eV-1 であり、ほぼ SiO2/Si 界面並 であり、今回の試料では界面準位密度が移動度 700 図 3.1.5 に n+ poly-Si/HfO2/SiO2/Si ゲート スタック MOSFET の電子、正孔移動度特性を示 す。図 3.1.5 に示す様に、電子移動度は高電界 側において、ユニバーサル移動度に一致し、条 件によっては 0.6 MV/cm 以上でユニバーサル移 動度を超えているものも得られた。一方、正孔移 動度についてもユニバーサル移動度とほぼ一致 する移動度が得られた。このユニバーサル移動度 600 2 る。 Effective Mobility (cm /Vs) に及ぼす影響はそれほど大きくはないもの思われ 500 400 200 100 0.0 2 0.8MV/cm での電子移動度は 319±8cm /Vs とな 電子 300 超えた試料について詳細な検討を行ったところ、 ウエハ面内の多点測定より、実効電界強度 Universal Curve Universal Curve 正孔 0.2 0.4 0.6 0.8 Effective Field (MV/cm) った。この移動度値はユニバーサル移動度を約 図 3.1.5 n+poly-Si/HfO2/SiO2/Si ゲート スタック MOSFET の電子、正 孔移動度。 5% 凌 駕 し て お り 、 バ ル ク 基 板 上 の high-k MOSFET としては世界最高の値である。 25 1.0 次に、極薄膜の Al2O3 層を HfON 中に挿入し、その位置を変化させることにより、HfAlON ゲート絶縁膜中の Al のプロファイルを制御する技術を開発した。図 3.1.6 に示したように、Al の挿入位置を HfON 膜の上方から 1nm、 中央部(2nm の位置)、下方(3nm の位置)の 3 種類とし、Upper 位置、Middle 位置、及び Lower 位置を表す[U], [M], [L]という記号で示すことにする。その結果、図 3.1.7 に示したように、電子移動度は組成プロファイルに強 く依存しており、Al2O3 の挿入位置が SiO2/Si 界面に近づく程、移動度が向上していることが分かった。これは Al に起因した固定電荷によるものではなく、Al2O3 の挿入位置により、N のプロファイルが変化することによる。 高移動度としきい値電圧制御が可能な HfAlOx(N)ゲート絶縁膜技術におけるリーク電流と等価換算 膜厚の関係を図 3.1.8 に示す。また、第二期で得られた移動度と等価換算膜厚の関係を示すベンチマー ク結果を図 3.1.9 に、HfAlON、HfSiON 膜を用いた MOSFET の移動度の電界依存性を比較した結果 を図 3.1.10 に示す。 Al2O3(0.5nm) 1nm 2nm SiO2 Si Si (a) universal curve 2 HfON 400 [Upper] 1nm Electron mobility (cm /Vs) 3nm [Middle] 2nm [Lower] 300 3nm 200 Si HfAlON [L] HfAlON [M] HfAlON [U] 100 図 (1)-(b)-1 HfON 絶 縁絶縁膜への極薄 膜 へ の 極 薄 Al2O3 層 の 入3。の導入。 [Lower], 図 3.1.6 HfAlON Al導2O [Middle], [Upper]はAl2O3 の導入位置を示し、以後、単に [L], [Lower][Middle][Upper]は Al2O3 の導入位置 [M], [U]と表す。 を示す。 0.0 0.2 0.4 0.6 0.8 Effective field (MV/cm) 図 3.1.7 Al 及び窒素プロファイルを制御した HfAlON 膜の電子移動度の実効電界強度依存性。 26 LSTP(hp45,32,22) LOP(hp45,32,22) 10 2 ゲート漏れ電流 [A/cm2 ] SiO2 10 ： MIRAI第二期目標 ：MIRAI成果 0 ：MIRAI成果 他機関 10 10 10 -2 -4 HfAlON -6 HfSiON 10 -8 0.5 1.0 1.5 2.0 2.5 3.0 等価酸化膜厚 [nm] CVD系堆積膜 (ALD、MOCVD) 350 Universal Mobility(SiO2) MIRAI HfAlON MIRAI HfO2 300 ▲ 250 ▲ 移動度@0.8MV/cm (cm2/Vs) 図 3.1.8 通常のゲートスタックプロセスが適用可能な CVD 系 High-k ゲート絶縁膜を 用いたゲートスタック構造におけるゲート漏れ電流のベンチマーク。HfAlON は圧倒的に低い漏れ電流を実現している。 M 他機関 Hf(Si)O(N) M 超高移動度 データ M Ｆ M 200 M M M M Ｆ 150 M F Ｆ M: Metal Gate F: FUSI Gate Ｆ Ｆ 0.0 ベンチマーク出典 VLSI-2003～2006 IEDM 2003～2005 SSDM 2005 Ｆ Ｆ 100 50 SiO2 MOSFETの 移動度の80%以上 ＠ EOT＝1.2nm (達成年度H17年度) M Ｆ 極最近のデータ EOT = 1.1nm μe = 255cm2/Vs 1.0 0.5 1.5 等価酸化膜厚 (nm) 2.0 2.5 図3.1.9 High-kゲート絶縁膜を用いたゲートスタック構造を有するMOSFETにおける電子 移動度のベンチマーク。High-kゲート絶縁膜はHfO2, HfSiON, HfAlONでpoly-Si ゲート、メタルゲートおよびフルシリサイド(FUSI、Fと表示)ゲートのMOSFETを 対象とした。 27 移動度における膜中の Alの影響 の影響 HfSiONとの移動度ベンチマーク HfSiONとの移動度ベンチマーク HfAlO 膜 (EOT=2.4nm) 250 600 500 正孔移動度(cm2/Vs) 電子移動度(cm2 /Vs) MIRAI 600 SELETE Selete EOT = 1.3nm Universal Curve 400 300 等価酸化膜厚(EOT) = 1.3nm 200 キャリア移動度(cm2 /Vs) 700 MIRAI 200 Universal Curve 400 Universal Curve 150 電子 500 SELETE Selete S 300 100 Universal Curve 200 EOT= 1.3nm 50 EOT= 1.3nm 100 0 0.2 0.4 0.6 正孔 0 0 0.8 1.0 HfAlO[U ] HfAlO[M ] HfAlO[L ] 100 0 実効電界強度(MV/cm) 0.2 0.4 0.6 0.0 0.8 1.0 0.2 0.4 0.6 0.8 1.0 実効電界強度 (MV/cm) 実効電界強度(MV/cm) HfSiON : Aoyama et al al. ((Selete), IWGI-2003 図 3.1.10 HfAlON、HfSiON 膜を用いた MOSFET の電子移動度（左図）と正孔移動度（中央）比較、 及び HfAlON 膜中の Al プロファイルによる移動度の変化（右図） Fermi level pinningの起源 Initial configuration O Vacancy位置 HfO2 O Hf bonding (a) Si基板 Hf-Si結合 (b) Si 界面 Si bonding d軌道 Hf Vacancｙ位置 Final configuration p軌道 bonding state anti-bonding interface state Hf-Si結合 (b) (a) 酸素欠損による欠陥 HfO2/Si界面構造 anti-bonding (c) (d) 界面における酸素欠損に起因した HfとSiの弱い“反結合軌道”によるギャップ内準位 図 3.1.11 Fermi-Level Pinning(FLP)の起源に関する理論的アプローチ。第一原理計算により FLP は界面 における酸素欠損に起因した Hf と Si の反結合軌道によるキャップ内準位であることを提案した。 パーシャルシリサイド(PASI)電極 による低しきい値p-FETの実現 HfAlOx(N)中のAl濃度変調に よるVth制御 (poly-Si) Id-Vg特性 p+poly-Si Id-Vg特性 (HfOx(N), EOT=1.5nm) 10-4 n+poly-Si FUSI-PtSi PASI-PtSI 10-6 10-8 10-10 -1.5 [Al] (at.%) 0 7 20 40 80 0.0 1.5 Gate voltage: Vg (V) Drain current: Id (A) Drain current: Id (A) 10-4 n+poly-Si 10-6 |Vth|低減 (~0.5V) 10-8 p+poly -Si n-MOS L/W =100/100μm Vd=±0.1V p-MOS 10-10 -1.5 0 Gate voltage: Vg (V) 1.5 M. Kadoshima, VLSI Symp. 2005 図 3.1.12 HfAlON 膜中の Al 濃度制御およびパーシャルシリサイド(PASI)電極による実効仕事関数 制御技術。 28 （b）フェルミレベルピニングと実効仕事関数制御 poly-Si ゲート電極、Hf 系ゲート絶縁膜を CMOS トランジスタに適用すると、p-MOSFET のしきい値電圧 の著しい上昇に起因する、p-MOSFET と n-MOSFET のしきい値電圧の非対称性が認められる。これは、 CMOS 回路設計上非常に大きな問題である。poly-Si ゲート電極と Hf 系ゲート絶縁膜界面におけるダイポ ール形成に基づくと考えられるフェルミレベルピニング(Fermi-Level Pinning: FLP)現象が p-MOSFET と n-MOSFET のしきい値電圧の非対称性の原因とする考え方がある。いっぽう FLP については、第一原理 計算により理論的に起源を明らかにするアプローチを試みた。その結果、図 3.1.11 に示すように Hf と Si の界面での酸素欠損に起因するギャップ内準位により説明できることが示された。 以上に基き、FLP による CMOS のしきい値電圧非対称性を改善する方法を提案した。その第一はゲート 絶縁膜側からのアプローチであり、Hf アルミネート(HfAlOx(N))ゲート絶縁膜中の Al 濃度を変えることによっ て poly-Si ゲート電極及び FUSI-NiSi ゲート電極の実効的な仕事関数を制御する方法である。 HfAlOx(N)膜中の Al 濃度を約 0、7、20、40 及び 80 at.%とした 5 種類の HfAlOx(N) n-及び p-MOSFET の Id-Vg 特性を図 3.1.12(左)に示す。Al 濃度が 0 at.%すなわち HfOx(N)の場合、n-及び p-MOSFET の特 性は Vg=0V の線に対して非対称であった。n+及び p+poly-Si ゲート電極の実効仕事関数が、HfOx(N)膜上 poly-Si ゲート電極の FLP 位置(4.34eV)に向かってシフトしたためである。ゲート絶縁膜中の Al 濃度が増 加すると、n-及び p-MOSFET の Id-Vg 曲線は x 軸正方向へと連続的にシフトする。この正方向へのシフト は n+及び p+poly-Si ゲート電極の実効仕事関数がともに増加することに対応する。すなわち、HfAlOx(N)膜 中の Al 濃度の増加に伴って poly-Si ゲート電極の FLP 位置が HfOx(N)膜上の 4.34eV から Al2O3 膜上の 4.75eV に向かって変化してゆくことに対応する。 フルシリサイド(FUSI)ゲート電極は、従来プロセスとの整合性の良いメタルゲート電極として注目されてい る。FUSI におけるゲート電極は、poly-Si を用いて微細なゲートスタックを形成した後に、poly-Si をすべて シリサイド化して作製する。ところが、Hf 系ゲート絶縁膜を有する p-MOSFET に対して NiSi や PtSi のよう な FUSI ゲート電極を適用した場合にも、p+poly-Si ゲート電極の場合と同様、ゲート電極中の Si 原子の存 在によるダイポール形成のため、p-MOSFET のしきい値電圧上昇、すなわち FLP が観測された。そこで、 FLP を抑制する方法として、その原因と考えられる電極内の Si 原子組成比を低減させたパーシャルシリサ イド(Partial Silicide: PASI)電極を提案した。図 3.1.12(右)に PASI-PtSi、FUSI-PtSi 及び poly-Si ゲート電極 を使用した場合の n-及び p-FET の Id-Vg 特性の比較を示す。PASI-PtSi、FUSI-PtSi をゲート電極とした n-及び p-CAP の EOT は、いずれも 1.5nm であった。しきい値電圧は、poly-Si、FUSI-PtSi 及び PASI-PtSi ゲート電極の順に、Vg の正方向にシフトした。注目すべきは、シリサイドゲート電極中の Si 組成比を減少 （FUSI-PtSi⇒PASI-PtSi）させることで、大きいしきい値電圧シフトが得られることである。ゲート電極の Si 組 成比減少に伴って、HfOx(N) p-FET のしきい値電圧上昇（FLP 現象）が弱くなっているためと考えられる。 これらの実効仕事関数制御技術は Selete へ技術移転された。 この他の実効仕事関数制御技術として、poly-Si ゲート電極/HfAlOx ゲート絶縁膜の界面にナノメートル サイズの TaN ドットを導入し、ゲート空乏化の抑制及び Vfb 制御を行う方法も開発した。その結果、TaN dot の割合が増加すると Hf-Si ダイポール数が減少し、その結果 FLP が緩和される方向に Vfb シフトが生じるこ とが明らかになった。以上に示した実効仕事関数制御技術は今後、High-k 絶縁膜を用いた低電力動作、 多しきい値電圧を必要とする CMOS において不可欠の技術である。 （ｃ）絶縁膜の破壊機構 High-k ゲートスタック絶縁膜の劣化・絶縁破壊機構、あるいはそれに基く寿命推定、信頼性評価に関す る指標については未だ解明されていないことが多い。MIRAI プロジェクト第二期では、High-k ゲートスタッ クとして HfAlOX/SiO2 の n-ch および p-chMOSFET を用いて正負ゲートバイアス時における主伝導キャリ 29 アおよび少数側キャリアの電流量を評価した。図 3.1.13 に示すようにゲート正バイアス時には電子が支配 的に注入され，HfAlOX 膜中でエネルギーを得てゲート電極（陽極）にまで到達すること、ゲート負バイアス 時には基板から注入されたホールが絶縁膜中でエネルギーを得ることによって陽極で electron-hole pair を形成し，その電子が再び HfAlOX 膜に注入されることを明らかにした。これは SiO2 ゲート酸化膜において は観察されなかった現象である。また、キャリアセパレーション（分離）結果より，図 3.1.14 に示した絶縁破 壊に至るまでの電子、ホールの注入総量から下記を明らかにし、絶縁破壊機構モデルとして Generated Subordinate Carrier Injection（GSCI） Model を提案した。 (ｲ） 絶縁膜劣化は電界によってではなく，キャリアによって引き起こされる。 (ﾛ） 劣化量を支配するのは支配的 (predominant) キャリアではなく少数側 (subordinate) キャリアであり， 少数側キャリア注入総量が一定値に達した時点で絶縁破壊が発生する。 (ﾊ） ホールだけではなく電子も絶縁破壊を支配することができる。 (d) 傾斜組成界面構造 ゲートリークをさらに低減できる構造の候補として HfO2 と SiO2 から構成されるスタック構造中の HfO2/SiO2 境界領域において、Hf と Si 濃度が共に緩やかに変化する界面構造(Constituent Gradient HfO2/SiO2 Interface Layer : CG-IL)を提案した。その TEM 写真を図 3.1.15 に示す。熱酸化膜上に堆積さ れた HfO2 は、その後の熱処理により、緩やかに SiO2 膜中に拡散することが知られており、CG-IL 構造はこ のような HfO2 の性質を利用して、Layer-by-Layer Deposition and Annealing (LL-D&A)法を用いて形成し た。まず、HF 洗浄した Si 基板上に SiO2 を形成する。次に、この SiO2 上に、Atomic Layer Deposition (ALD) 法により膜厚約 0.1nm の HfO2 を堆積し、引き続き、窒素雰囲気中での Rapid Thermal Annealing (RTA)処 理を行う。この膜厚 0.1nm の HfO2 堆積と窒素雰囲気中 RTA 処理を繰り返し行うことにより、HfO2 を下地 SiO2 とミキシングさせながら拡散させてゆき、CG-IL 構造を形成した。HfO2 堆積と窒素雰囲気中 RTA 処理 を 20 回繰り返し行った。CG-IL 構造中の下地 SiO2 膜厚は、Abrupt-IL と同一条件で作製したにも関わら ず、Abrupt-IL 中の SiO2 膜厚と比較して、約 50％低減されていた。HfO2 堆積と窒素雰囲気中 RTA 処理を 繰り返し行うことにより、HfO2 が下地 SiO2 とミキシングされながら拡散したため、下地 SiO2 膜厚が減少した ためと考えられる。以上の CG-IL 構造を持つ MOSFET の絶縁耐圧は、図 3.1.16（右）に示したように改善 され、ゲートリーク電流は、従来構造の Abrupt-IL のそれと比較して、約１桁以上低減された。SiO2 膜及び 各種 High-k ゲート絶縁膜の絶縁破壊における電界加速係数は図 3.1.16（左）に示すようにほぼユニバー サルカーブに従うことが判る。 EOT=0.5nm に向けたゲートスタックの研究としては(a)原子スケール平坦化極薄界面層、(b) 原子スケー ルで界面層を制御した傾斜界面層 CG-IL、等図 3.1.17 に概要を示した技術を開発することが必要である。 また、k 値のさらに高い High-k 材料の開発も必要である。以上の技術の本格的開発は第三期に行う。 (e) 微細 High-k MOSFET の試作 第二期では、メタル/High-k ゲートスタック、UTB SOI といった新材料、新構造の特長を活かした高性能 デバイスを実現することを試みた。微細デバイスに活用できる新しい S/D 技術として、エピタキシャル NiSi2 の Metal S/D 構造を開発した。NiSi2 のエピタキシャル成長時の自己組織化機能によって、NiSi2 と Si 界面 には原子レベルで平坦な(111)ファセット面が形成されることを見出した。この界面により形成される S/D 接 合は急峻で位置制御性に優れ、デバイス性能の向上に貢献する。本技術を用いてゲート長 8 nm の UTB SOI Metal/High-k SOI MOSFET を試作した。この TEM 像、デバイス特性を図 3.1.18 に示す。 30 source IL-SiO2 Si drain HfAlOX / SiO2 = 5.7 / 1.3 nm 0 pMOSFET nMOSFET ゲート正バイアス 2 n+ Poly-Si HfAlOX | Current | [A/cm ] 10 ホール IG I SD I -3 10 well (hole) (el) -6 10 電子 (el) (hole) -9 10 -5 0 5 Gate Voltage [V] High-k ゲートスタック絶縁膜における劣化機構。ゲート正バイアスでは 電子，負バイアスではホールが支配的キャリア 10-4 10-2 10-6 10-4 10-8 3 4 5 Qel-BD [C/cm2] 100 3 10 HfAlO /SiO =5.7/1.3nm X 2 -V stress G 1 10 0 -1 10 -3 10 10 -2 10 -4 10 6 -4 Stress VG [V] 図 3.1.14 2 10 -5 G High-k ゲートスタック絶縁膜における Generated Subordinate Carrier Injection（ＧＳＣＩ）Model の提案 傾斜界面層を持つゲート絶縁膜 における破壊耐圧の改善 8 CG-IL -6 VBD @50% Weibull (V) HfO2 γ of T [dec/V] BD glue SiO2 HfSiON HfAlOX 6 HfSiON SiO2 4 2 Si 2nm (a) Abrupt-IL -6 Stress V [V] 各種絶縁膜における電圧加速係数 glue 2 10-2 HfAlOX/SiO2=5.7/1.3nm +VG stress Qhole-BD [C/cm2] Qel-BD [C/cm2] 102 Qhole-BD [C/cm ] 図 3.1.13 CG-IL -5 Abrupt -IL -4 Si (b) CG-IL 図 3.1.15 Abrupt-IL と CG-IL 構 造 の断面TEM写真 0 2 4 6 8 10 | Stress VG | [V] 12 -3 1.4 1.5 1.6 1.7 EOT (nm) 1.8 1.9 図 3.1.16 High-k ゲート絶縁膜と SiO2 の破壊の電圧加速係数 比較（左図）、及び界面の組成変化が急峻な場合と 傾斜界面の場合の絶縁破壊耐圧（右図） 31 (a) 極薄高品位界面層 組成プロファイル制御 ハフニウムアルミネート 1.8nm ≈ 50% reduction Si Y2O3 Y-silicate(a) SiO2 Si-sub. Si 2nm k=6 glue CG-IL SiO2 k=24 0.3nm CG-IL 2 glue HfO2 Physical thickness (b) 傾斜界面層 第４章 SiO -IL CG-IL SiO2 Si-sub. Concenration (at.%) 100 Silicon SiON系 界面層 Si表面原子 スケール平担化 処理 80 Y2O3 SiO2 Si 40 YSiOx Silicate 20 0 0 Anneal Silicon O Hf 60 5 10 15 20 25 30 35 40 . Silicon Distance from oxide surface (Å) 極薄高品位界面層とHigh-kの傾斜組成が必要 図 3.1.17 EOT=0.5nm に向けた原子スケール界面層制御技術 Id-Vg特性, ゲート長Lg=25 nm 10 10 Ｉd (A/μm) 10 10 10 10 10 10 試作したMOSFETの断面とTEM写真 -2 -3 -4 nMOS P-Doped S/D Vd=1 V -5 側壁 -6 -7 -8 -9 ｐMOS B-Doped S/D Vd=-1 V nMOS Undoped NiSi2 S/D Vd=1 V High-k NiSi2 ソース 不純物 ﾌﾙ ｼﾘｻｲﾄﾞ ｹﾞｰﾄ Si NiSi2 ドレイン -10 10 -2 -1 0 1 (111)ﾌｧｾｯﾄ 2 高不純物濃度領域 Vg(V) Id-Vd特性, ゲート長Lg=25 nm Ｉd (A/μm) 400 10nm 最大|Vg|=1 V NiSi2 Vg 0.2 V間隔 300 側壁 フルシリサイド ゲート Si nMOS 200 Si(111) HfAlOx 100 pMOS NiSi2 0 -1 0 Vd (V) 1 Si NiSi2 BOX 図 3.1.18 サブ 10nm ゲート長メタルゲート/High-k SOI MOSFET（NiSi2 ファセットソー ス/ドレイン構造） 32 ② 低誘電率層間絶縁膜材料・計測・解析技術開発 MIRAI プロジェクトでは、第一期当初、層間絶縁膜材料バルクの k＝1.5 を実現する材料・装置技術・プロ セス技術を開発することを目標とした。研究開発の進展に伴い、ポーラスシリカのｋ値を低減する空孔率制 御技術とともに、ポーラスシリカのシリカ骨格強度を高くする高強度化技術、キャップ、エッチストップ層を含 めた配線構造全体での低誘電率化が必要なことが判明した。そこで、第二期においては表 3.2.1 に示したよ うに、Low-k 層間絶縁膜材料に関するｋ＝2.0-1.5、強度に対応する弾性率 10-3 GPa の材料開発を行うこと を目標とした。1999 年版 ITRS では 45nm 技術世代でバルク k=1.5 が目標とされていたが、2001 及び 2003 年版 ITRS において見直しが行われ、キャップ、エッチストップ層を含めた構造を仮定したシミュレーションに 基き、図 3.2.1 に示すように大幅に目標が後倒しされた。MIRAI プロジェクトで目標としている数値ｋ＝ 2.0-1.5 は 32-22nm 世代に対応する。45nm 世代に対応するには k=2.1 が求められている。 MIRAI プロジェクトでは、複数技術世代に亘って配線に適用することが可能なスケーラブルポーラスシリカ 材料のコンセプトを提案した。このためには材料のｋ値と強度を独立に制御できるシリカ骨格強化技術、製 膜した低誘電率層間絶縁膜材料の強度やｋ値を劣化させないでプロセスできる加工技術、めっき技術等の 要素プロセス技術、さらにはインテグレーション技術が重要である。MIRAI プロジェクトではインテグレーショ ンについては参加企業あるいは Selete と共同で進め、材料、要素プロセス開発に重点を置き、シングルダマ 目標材料のｋ値は45-32nm世代以降に対応するため、k=2.0～1.5（ITRSの 見直しによりK=2.0にフォーカス）を実現し、かつ、複数世代に適用できる材 料開発を志向。 Low-k材料技術： 要素プロセス及び 配線モジュール化 基盤技術： 計測評価技術： zk= 2.0-1.5で弾性率が10-3GPaのスケーラブルな 高強度低誘電率材料 zポーラスシリカ膜の構造強化技術開発 zプラズマ共重合材料の高強度化、Low-k化、新気相成長 技術 z多層配線モジュールにおけるクリティカルプロセスに 対する要素プロセス技術 z低ダメージプロセスとリカバリープロセスを開発 2001 4.0 2004 2010 TBC Keff 3.5 2007 キャップ層 Cu 3.0 2.5 エッチストップ k k ITRS 2001 2013 low-k low-k ITRS 2003 15 2.0 TBC 1.5 1.0 20 10 5 130 90 65 45 Technology Node (nm) 32 0 Barrier/cladding thickness, TBC (nm) 表3.2.1 Low-k層間絶縁膜に関する第二期目標 Effective/Bulk Dielectric Constant Keff ,k シン構造を用いて、300mm ウエハで性能実証を行った。 Low-k材料開発の技術的困難のため、1999年ITRS目標は、2001年ITRSでは ４－５年後倒しされた。2003年版ではさらに3年程度後倒しされた。 zLow-k材料の化学結合・構造のミクロ評価技術 図 3.2.1 zポア径分布計測、機械強度計測In-line測定装置を開発 33 Low-k 層 間絶縁 膜 に関 する 2003 年ITRS と 2001年ITRSの比較 (a) ポーラスシリカ材料・成膜技術 ｋ=1.5～2.0 の第一期当初目標をベースに、周期構造ポーラスシリカと非周期構造ポーラスシリカの両方 を対象にスケーラビリティーを有する層間絶縁膜材料を開発した。第二期はポーラスシリカ材料の焼成方 法の改善を行った。図 3.2.２に示すようにポア形成用界面活性剤を含むメソポーラスシリカ膜の焼成方法、 疎水化処理方法に着目して、膜特性改善を試みた。N2 焼成、Air 焼成の２-ステップ焼成を適用し、多孔 質シリカ膜をテトラメチルシクロテトラシロキサン(TMCTS)蒸気中で熱処理することにより、空孔内壁に TMCTS 分子を吸着させ、TMCTS 分子間を架橋させることにより、膜収縮の少ないメソポーラスシリカ膜が 製膜できることを見出した。図 3.2.3 に 2-ステップ焼成／TMCTS 連続疎水化処理で作製された周期構造 メソポーラスシリカ膜の TEM 写真を示す。 TMCTS 連続疎水化処理では誘電率をほとんど上昇させることなく、膜の機械的強度を向上させることが できる。TMCTS 連続疎水化処理での架橋を促進させるには、TMCTS 蒸気圧増加、高温処理、熱処理炉 内への H2O 導入などの方法、あるいは、膜中に触媒元素を添加し TMCTS の架橋を促進する方法がある。 触媒元素添加手法として、ポーラスシリカ前駆体溶液に Cs 濃度 0～5000ppm の硝酸セシウム CsNO3 水溶 液を添加した塗布液を用いる手法がある。N2/O2 混合雰囲気下 400℃で焼成し、焼成後に TMCTS/N2 の 混合ガスを導入し TMCTS 処理を大気圧で 30 分行うことにより Cs の触媒効果を確認した。 配線応用のためには、ポーラスシリカ膜を非酸化性雰囲気中で最高温度 350℃で成膜可能なプロセス 開発が重要である。このため、ポーラスシリカ膜に紫外線（UV）を照射して膜特性に及ぼす効果を調べると ともに、UV 照射による膜の構造変化を明らかにする実験を行った。図 3.2.4 に 350℃プロセス、400℃プロ セスにより製膜した各種の膜のヤング率と比誘電率の関係を示す。図において、曲線はシリカ骨格強度の 計算値（Ew）を表し、350℃プロセスでシリカ骨格強度 15-17GPa, 400℃プロセスでシリカ骨格強度 30GPa を得た。図 3.2.5 に示すように、TMCTS 処理の最適化により 350℃プロセスで 40GPa の骨格強度も得られ ている。図 3.2.6 に MIRAI プロジェクトで開発したポーラスシリカ Low-k 材料の弾性率と k 値をベンチマー クした結果を示す。ポーラスシリカ low-k 膜形成技術はアルバック、三井化学に技術移転されている。 以上に示したように、TMCTS ガスアニールプロセスを開発し、Low-k 膜の機械強度向上と k 値の独立制 御を可能とし、複数世代に適用できるスケーラブル Low-k 材料コンセプトを実現した。表 3.2.2 には Low-k 材料高強度化技術に関する比較結果を示す。 Aiｒ焼成→（大気開放）→TMCTS 4.0 ｋ-value（大気中測定） N2→Air焼成→（大気開放）→TMCTS 3.5 N2焼成→（大気開放）→TMCTS N2→Aiｒ焼成→TMCTS 3.0 疎水化前の 吸湿抑制 テンプレート熱 分解時の発熱 を抑制 2.5 2.0 2-Step焼成/ TMCTS処理 スピン 塗布膜厚 1.5 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 Normalized thickness 図 3.2.2 各種焼成方法におけるメチルドープメソ ポーラスシリカ膜の膜厚収縮率に対する 膜誘電率 k 変化 34 図 3.2.3 2-ステップ焼成／TMCTS 連続疎水 化処理で作製されたメソポーラスシリカ 膜の断面 TEM 像 6 Ew=10GPa 4 2 10 8 8 a GP 3 =2 Pa E EW 7G 1 = EW a 0GP EW=1 GP a 10 =7 0 Ew=17GPa 8 12 12 EW Ew=23GPa w 400℃ Process 350℃ Process 14 Elastic ElasticModulus ModulusE E(GPa) (GPa) 10 6 E 6 a GP 0 =4 W 44 22 0 1.5 1.7 1.9 2.1 2.3 2.5 1.6 2.7 図 3.2.4 350℃と 400℃による各種成膜により 製膜した層間絶縁膜の UV 処理有 無によるヤング率と比誘電率の変化 2D周期構造 E=50 GPa, k=4 2.2 2.4 2.6 2.8 3.0 非周期構造空孔配列 空孔壁面E=40 GPa, k=4 2D周期構造 空孔配列 空孔壁面 E=30 GPa, k=4 16 k=2.0, E=10GPa を含む 目標領域 12 2.0 図 3.2.5 TMCTS 処理の最適化により、シリカ骨格 強度として 40GPa を実現 2D周期構造空孔配列 空孔壁面E=70 GPa, k=4 14 1.8 Dielectric Constant k Dielectric Constant, k 機械強度 Modulus [GPa] Young's Modulus, E (GPa) ● 400°C酸素添加焼成＋UV処理 ○ 400°C酸素添加焼成 ■ 400°C窒素焼成＋UV処理 □ 400°C窒素焼成 ◆ 350°C窒素焼成＋UV処理 ◇ 350ºC窒素焼成 12 w 14 Ew=40GPa 14 非周期構造 空孔配列 空孔壁面 E=23 GPa, k=4 10 8 6 4 2 0 1.5 2.0 2.5 3.0 比誘電率 Dielectric Constant k 図 3.2.6 Low-k 材料の弾性率 vs k 値ベンチマーク TMCTS ガスアニールプロセスを開発し、Low-k 膜の機械強度向上と k 値の独立制御を実現。 このスケーラブル Low-k 材料コンセプトにより複数世代に適用できる Low-k 材料を開発した。 表 3.2.2 処理方法 発表機関 処理方法 Low-k 材料高強度化技術のベンチマーク EBキュア Intel 東芝 UVキュア ルネサス SELETE Selete MSQに電子ビーム （EB）照射 ULK-CVD膜に紫外 （UV）光を照射 HMDS処理 National Tsinghua大 National Nano Device Lab.（台湾） MIRAI ポーラスシリカに HMDSガスを接触 ポーラスシリカに TMCTSガスを接触 MSQの一部を破壊し、Si- Si-CH3低減およびSi-O- ﾄﾘﾒﾁﾙｼﾘﾙ基の末端結合 Si増加による膜構造変化 によるｽﾌﾟﾘﾝｸﾞﾊﾞｯｸ効果 高強度化機構 C-Si結合を構築 弾性率：～1.5倍 k値増加＜0.1 k=2.65, E=16GPa達成 TMCTS処理 弾性率：～1.3倍 密着ｴﾈﾙｷﾞｰ：～2倍 疎水性の付与 細孔壁表面の TMCTSポリマーによ る被覆 弾性率：2倍 密着ｴﾈﾙｷﾞｰ：数10倍 疎水性の付与 効果 弾性率：～1.5倍 密着ｴﾈﾙｷﾞｰ：～1.5倍 課題 SiOH増加による吸湿性 膜ストレス増加（+45%） 等性能低下の可能性 高強度化効果が小さい プロセス時間短縮 膜のｼｭﾘﾝｸ（-3.6%） 膜のｼｭﾘﾝｸ（-8%） 出典：EBｷｭｱ（IITC2002、IEEE2003）、UVｷｭｱ（IITC2005）、HMDS処理（J.Electrochem Soc.2003,150,6,F123） 35 (b) プラズマ重合材料・成膜技術 MIRAI 第一期開始以前に DVS-BCB(divinylsiloxane-bis-benzocycrobutene)を用いたプラズマ単重 合膜の研究が NEC で行われていた。この膜を用いて、比誘電率 k=2.75、弾性率 E=5.1 GPa の性能を 300 mm ウェハー上で得た。しかし、ｋをさらに低減させることが重要である。このため、第一期から骨格 材料である DVS-BCB に種々の修飾材料を選択して膜特性の改良を試みた。第二期は下記の手法を検討 した。 a） 共重合膜中で修飾・骨格分子が作る分子サイズ空隙を有する三次元的立体構造を形成する。 b） 飽和脂肪族構造分子を修飾材料とし、形成される共重合骨格の低誘電率化を図る。 c） 膜成分の一部を脱離・揮発させて空孔構造を形成する。 d） モノマーに環状構造をもつ環状シロキサンにより低誘電率化を図る。 上記 d) において基本骨格がシロキサンで有機官能基を持つ環状シロキサンが効果的であることに着 目し、成膜条件の最適化を実施し、k 値として約 2.4 を得た。本材料は基本骨格がシロキサン系であるため、 耐熱性も良好である。環状シロキサン原料をベースとして成果移管のための共同研究を NEC と実施した。 平成 17 年度には、300mm ウェハー上への成膜技術、装置技術を開発し、プラズマ重合メカニズムを解明 した。また、共同研究において NEC 開発ラインを活用し、Low-k/Cu ダマシン一層配線構造を形成し、連 携インテグレーションによる実証実験を行った。その結果、200nm ピッチの単層配線において、300mm ウェ ハ面内で良好な特性を得ることに成功した。その結果を図 3.2.7 に示す。プラズマ重合 BCB 膜を用い、 low-k 空孔中へのめっき液侵入を防ぐポアシール技術も開発した。その効果を図 3.2.8 に示す。これら のプラズマ重合技術は NEC に技術移転した。 (c)気相成長技術 骨格原料として Dimethyldimethoxysilane(DMDMOS)、ポロジェンとして Methylmethacrylate (MMA)をプ ラズマ CVD 装置に供給し、13.56MHz の高周波を用いてプラズマ気相法によりポロジェンを含むシロキサ ン重合膜を成膜する手法開発を開始した。本研究は、当初、MIRAI 第二期 4 年(2004-2007 年度)で完成さ せる予定であったが基本計画の変更により、以降の研究は産総研と参加企業の共同研究で実施すること とした。 2 k=2.4 Post cure不要 リーク電流 <10 -9 A/cm2@1MV/cm 膜厚面内均一性 < 3% 99.99 1.5 99.9 1 99 0.5 0 0.0 0.5 1.0 1.5 2.0 2.5 3.0 Pore diameter (nm) 配線間容量からのk値シミュレーション Cu-CMP後の配線断面形状（200nmピッチ） Cumulative probability(%) • • • • Pore size distribution ポアサイズ分布 NECへ技術移管完了 BCB 10nm w/o pore seal 3σ/ ave.=16.1% 95 90 80 70 50 30 20 10 5 3σ/ ave.=847.1% 1 .1 .01 -10 10 @1.5V L/S=200nm/140nm -8 10 -6 10 -4 10 -2 10 1 Interline Leakage current (A/cm2) ※「NEC-MIRAプロジェクト共同研究契約に基づく研究成果」 図 3.2.7 環状シロキサン原料を用いた プラズマ重合 Low-k 膜による配線構造 36 図 3.2.8 プラズマ重合 BCB 膜を用い、空孔 中へのめっき液侵入を防ぐポアシ ール技術 (d)要素プロセス技術開発 スケーラブルな層間絶縁膜材料に対する主要な要素プロセス技術として下に示す(i) – (iv) を開 発した。これらを総合して配線構造を試作した。その容量、抵抗分布を図 3.2.9 に示す。また、BCB 膜 あるいは CoWP 膜を Cu 拡散バリアに用いたダマシン構造を図 3.2.10 に示す。 エッチングおよびアッシング技術： UHF 領域の有磁場放電を用い、エッチングガスとして CF4、アッシ (i) ングガスとして He/H2 ラジカルアッシングを用い、TMCTS 再アニール処理を組み合わせて Cu１層配線 を形成し、k 値が増加しない技術を開発した。（図 3.2.11） Cu めっき技術： めっき液中に含まれる添加剤の一つである抑制剤（suppressor）の代わりに (ii) polyethylene glycol(PEG)を用いたポーラスシリカ膜に浸入しないめっき液を開発した。これを用いてリー ク電流増加を防止する効果があることを実証した。 (iii) CMP 技術： 第一期にウエハに加わる摩擦力が CMP 速度を支配することを見出し、超低圧 CMP 技術を開発した。第二期は CMP プロセスの電気化学計測により Cu-キナルジン酸錯体、Cu-グリシ ン錯体が存在し、研磨速度はグリシン濃度に依存することを見出し、終点検出技術を開発した。 (iv) プロセスダメージリカバリ技術： TMCTS 処理によりプロセスダメージをダメージ後に回復させる技 術を開発した。この例としてアッシングプロセスにおけるダメージ後回復を配線構造で検証した 結果を図 3.2.1１に示す。本技術は CMP 他のプロセスに対しても有効であることを確認した。 99.99 99.99 99.9 99.9 C u m ul ativ e P r o b ab ili ty (% ) Cumulative Probability[%] 99 99 95 90 80 70 50 30 20 10 5 L/S=0.16/0.14um L/S=0.16/0.16um L/S=0.16/0.18um L/S=0.16/0.20um L/S=0.16/0.30um L/S=0.16/0.80um L/S=0.16/1.00um 1 .1 .01 2 10 -12 4 10 -12 6 10 -12 8 10 -12 1 10 -11 -11 1.2 10 1.4 10 95 90 80 70 50 30 20 10 5 L/S=0.14/0.16um L/S=0.16/0.16um L/S=0.18/0.16um L/S=0.20/0.16um L/S=0.30/0.16um 1 .1 .01 5000 -11 10000 15000 20000 25000 30000 Resistance [ohm] Capacitance [F] 20 10 5 -2 Rev. BIAS ( not drifted ) -4 0 10 2 4 10 10 Time to Breakdown ( sec ) 10 6 Low -k cap キャップ層 layer 非周期 (SiOC ) ポーラスシリカ CoWP SiOC Cu SiOC Cu SiO 2 +2 -2 MV/cm BCB SiOC Cu/BCB/Si Cu/SiOC/Si -2 20 SiOC 10 BCB -3 5 0 10 SiOC 2 4 10 10 Time to Failure ( sec ) 非周期 ポーラスシリカ SiOC 50 nm 50 -1 Cu Cu Cu SiO 2 6 10 Low -k キャップ層 cap layer (SiOC ) BCB Cu 9 9 .9 99 NH3 9 9 .9 9 He/H2 90 80 200 C 0 He/H2+TMCTS 50 250 C 4.5 MV / cm 1 Cumulative Probability [%] Ln [ -Ln ( 1-F ) ] 10 Cu BCB or SiOC (200 nm) Si Al Cumulative Failure ( % ) 0 99 90 80 20 0 nm CoWP Cumulative Failure ( % ) 2 CoWP膜およびBCB膜の Cu拡散バリア特性 Ln [ -Ln ( 1-F ) ] Al CVD-SiO2(150 nm) CoWP(0-20 nm) Cu/Ta/TaN Si Al NH3+TMCTS 図 3.2.9 試作したピッチ 200nm 配線構造の容量、抵抗値分布 95 90 80 70 50 30 20 10 5 1 .1 .0 1 0 1 2 3 4 5 D ie le c tric C o n s ta n t 50 nm 図 3.2.10 BCB 膜あるいは CoWP 膜を Cu 拡散バリアに用いた ポーラスシリカ配線構造 37 図 3.2.11 アッシングダメージを回 復する技術を開発し、配線構 造で実証 (e)計測技術 Low-k 膜の密着性評価技術におけるテープテスト、４点曲げ試験での臨界エネルギ開放率を求め 両者の測定結果が一致することを明らかにした。また、エックス線小角散乱法、および分光エリプソメ トリ検出蒸気吸着法によるポーラスシリカ膜の空孔サイズ分布測定法の開発を進めた。吸着分光エリプソメ トリによるポーラス Low-k 膜の空孔径分布と空孔率を 300mm ウェーハの状態で計測、解析するプロトタイ プ計測装置を開発した。図 3.2.1２にその装置写真（右上）、空孔径分布測定結果例（右下）を示す。 CASMAT との共同研究を通じて CASMAT 試料の評価にも本技術を適用した。今後、産総研が Selete と の共同研究を行い、ポーラスシリカ等 Low-k 膜評価に使用する。 0.4 0.3 0.1 0.2 0.1 0 0 0.2 0.4 0.6 Relative vapor pressure p/po Cumulative probability (%) 非破壊 in-situ 吸着エリプソメトリ装置 Pore size distribution dV/dd Relative adsorbed volume 300 mmウェハー面内での空孔 径分布の均一性を確認 99.99 99.9 99 90 70 50 30 10 1 .1 .012 3 4 5 Pore diameter (nm) 0 3 6 9 Pore diameter d(nm) 共同研究に基づき、CASMAT, Seleteの試料も計測 図 3.2.12 300 mm ウェーハ対応吸着分光エリプソメトリ装置の写真（上）。 同装置によるウェーハ面内の空孔径分布の測定結果（下右）。 左下図は、MIRAI ポーラスシリカ膜の 300mm ウェーハ面内の 測定位置における吸着ガス（ヘプタン）体積の圧力依存性を示す。 38 ③ 将来のデバイスプロセス基盤技術開発 ③-1 トランジスタ構成材料計測解析技術の開発 （１） 研究開発目標 第二期当初の目標（2007 年度終了年を想定）は、45nm～32nm 以降の技術世代の極微細トランジスタ について、究極性能を達成し得る構造としてひずみ Si チャネル CMOS のインテグレーション課題抽出と 解決策を提示すること、OFF 電流を揃えた条件の下での ON 電流が、通常 Si MOSFET と比べ 2 倍以上、 10nm の空間分解能で不純物ドーピングプロファイルを計測する技術を開発、実用化すること、であった。 MIRAI プロジェクト第二期は平成 17 年度で終了することになったため、平成 17 年度までの目標として下 記を再設定し、開発を推進した。 a） 新構造トランジスタとしてひずみ Si ではチャネル長 70nm 以下のトランジスタ性能を実証し、200 ミリ径 ひずみ SOI 基板の品質改良を行う。 b） 新構造トランジスタとして高 Ge 濃度 SiGe チャネル SGOI MOSFET や Ge チャネル GOI MOSFET、 立体ゲート電極構造と新チャネル材料が融合した、新デバイス構造の提案を行う。 c） 計測技術として空間分解能 10nm の不純物プロファイル計測可能な走査プローブ技術、空間分解能 50nm の Si の応力分布計測技術を開発する。 （２） 成果 MIRAI プロジェクトでは、第一期から酸化濃縮法による高性能ひずみ SOI-CMOS を開発してきた。酸 化濃縮法において高品質ひずみ SOI 基板を実現するためには、貫通転位に代表される基板結晶内の 欠陥の低減が必須である。平成 15 年度までの研究の結果、酸化濃縮法で作成した SGOI 中には 107～ 108cm-2 程度の密度で貫通転位が残存していることが分かった。昇温過程で基板面に平行なミスフィット 転位が[110]方向に発生し、酸化中に徐々に消滅する過程において、一旦分断されるとともに上昇し、 貫通転位として残存している。これを解決する方法として、“二段階酸化濃縮法”を提案した。二段階酸 化濃縮法とは、保持温度から 9％酸素雰囲気下で 900℃まで一定昇温速度で昇温し、900℃に到達した ところで 9％酸素雰囲気下のまま 2 時間の予備酸化を施す。予備酸化終了後は 100％窒素雰囲気下で 1200℃まで昇温し、1200℃到達後に 100％酸素雰囲気に切り替え、酸化濃縮を行う方法である。これに より、SGOI 層中のミスフィット転移の上昇が抑えられ、貫通転位を 1x103cm-2 に低減させることに成功した。 他の基板形成技術と比較した結果を表 3.3.1.1 に示す。また、図 3.3.1.1 に各研究機関での pMOSFET と nMOSFET での移動度の Ge 濃度に対する変化のべンチマーク結果を示す。MIRAI の結果は SOI で は最高の移動度である。 MIRAI プロジェクトで開発している 8 インチ SGOI 基板を用いて、短チャネルひずみ SOI-MOSFET を 試作した。試作したゲート長 36 nm の MOSFET の断面 TEM 像を図 3.3.1.2 に示す。図 3.3.1.3(a)は DC 測定による Ion-Ioff 特性である。同じ Ioff 値で、ひずみ SOI は SOI に比べ 7%の Ion 向上が得られた。また、 図 3.3.1.3 (b)はパルス IV 測定結果でセルフヒーティング効果を除いた測定結果である。通常の SOI の駆 動力は静特性よりも 11%向上し、ひずみ SOI は 18%向上した結果が得られた。このひずみ SOI –MOSFET ではソース・ドレインの寄生抵抗が SOI の場合の３倍になっており、微細素子では寄生抵抗低減が必要で あることが判明した。 39 図 3.3.1.4 に示したように SGOI 基板に形成した MOSFET のチャネル幅 W を小さくすると、短辺 方向にのみ緩和が発生し、一軸性圧縮ひずみが加わった状態となる。一軸性の圧縮ひずみを発生 させた pMOSFET を試作し、SOI 構造と比較して 1.8 倍の Id 増加を実現した。図 3.3.1.5 に断面 写真と Id の増加率のチャネル幅 Wｇ依存性を示す。図 3.3.1.6 に種々の p-MOSFET への一軸ひず み印加方法を比較して示したが、本方法による一軸性のひずみはオン電流の増大率が最大であり （表 3.3.1.2）、ひずみを制御し易いために pMOS の性能を向上させる有力な技術である。 ソース・ドレインに金属を用いた極微細 Metal Source/Drain MOSFET(MSD-MOSFET)はバリステ ィ ッ ク MOSFET と し て 有 望 で あ る 。 MIRAI で は MSD 構 造 と 高 移 動 度 を 持 つ Ge お よ び GOI(Ge-On-Insulator)チャネルを組み合わせた Ge チャネル MSD-MOSFET の提案および実証を行 った。As、Sb といったドナー不純物の偏析現象による NiGe/Ge(100)界面のショットキー障壁変 調を検討し、図 3.3.1.7 の結果を得た。また、MIRAI では第一期に引き続き、酸化濃縮による高 Ge 濃 度基板を開発している。Bulk SiGe, SGOI, GOI など各種基板による pMOSFET の移動度のベンチマーク 結果を表 3.3.1.3 に示す。 MIRAI プロジェクトではひずみ SOI nMOS と ひずみ SGOI/GOI pMOS による高性能 CMOS の開発 を行った。その結果を図 3.3.1.8 に示す。まだ長チャネルでの試作結果であるが、第三期にはこれらの 新構造トランジスタの性能向上、実用化を目指したトランジスタ構造とプロセスの開発を行う。 トランジスタ構造のひずみや不純物分布の高空間分解能測定技術を開発した。局所ひずみにつ いては、表 3.3.1.4 に示したようにプローブ誘起ラマン測定に加えて、NBD(Nano-beam electron diffraction)法による局所ひずみ測定法を開発した。これらは、ひずみ Si あるいは Ge の開発で 必須の測定手法である。また、走査トンネル顕微鏡による２次元不純物プロファイル測定技術を 開発した。その結果を表 3.3.1.5 に示す。 40 表 3.3.1.1 SiGe 基板のベンチマーク 最大実効 Ge濃度 転位密度 （cm－2） 膜厚 （nm） 表面ラフネス rms(nm) 目標 ― ＜104 （＠Ge 25 %） ＞ 5 nm ＜0.2 nm バルク 緩和SiGe ～ １ ＞ 5ｘ103 （＠ Ge 20 %） ＞ 3 μm (Typical) ＞ 数 nm (w/o CMP) ～ 0.2 nm （CMP ） 貼り合わせ SGOI/SSOI ～ １ ＞ 105 （＠ Ge 20 %） 8-560 nm ～ 0.2 nm （CMP） Epi SiGe ＋SOI基板 酸化濃縮法 （MIRAI） ～ １ ～ 103 （ウエハレベル ＠Ｇｅ 15 %） 2-200nm 0.45－0.22 nm （Uniform Film, w/o CMP） nMOS, pMOS 共に、約2倍の移動度向上が得られることが確認されている ▲ △ は、MIRAIにおける最近の実験データ（ひずみSOIで世界最高水準） 2.6 Mobility Enhancement Factor 2.4 Bulk SOI 2.4 Our Results U U S S Others 2.2 計算 2.0 (Oberhuber) 電子 (n-MOS) 2.2 計算(Rashed) 2.0 1.8 1.8 1.6 1.6 計算 (Takagi) 1.4 1.2 Bulk U Our Results Others 1.0 計算 (Nakatsuji) 1.4 SOI 1.2 S▲ 正孔 (p-MOS) 1.0 0.8 0.8 0 5 10 15 20 25 30 35 40 0 Substrate Ge Content [ % ] 5 10 15 20 25 30 35 40 45 50 Substrate Ge Content [ % ] Drain Current, Id [mA/μm] 図 3.3.1.1 移動度向上ベンチマーク Ioff [A/ μm] 10-5 SOI 7% -6 10 Strained-SOI Vd=0.8V 10 図 3.3.1.2 ひずみ SOI MOSFET の 断面 TEM 像 0.5 0.6 0.7 Ion [mA/ μm] (a) 0.8 0.8 Strained-SOI 0.6 11% SOI 0.4 Pulsed Static 0.2 0 -7 Vg=1.15V 18% 1 0 0.2 0.4 0.6 0.8 1 Drain Voltage, Vd [V] (b) 図 3.3.1.3 ひずみ SOI の電気特性 (a) Ion-Ioff 特性、(b)Pulsed-IV 特性 41 T. Irisawa et al., VLSI symp. (2005) p. 178 Patterning Wide Mesa Biaxially-strained SiGe on Insulator (SGOI) Strain relaxation Residual strain Favored strain for pMOSFET x: compressive y: tensile z: tensile Narrow Mesa Z I Y X Poly-Si 30 nm 3.1 nm SiON Elevated S/D SiGe SiGe Id E n h a n c e m e n t, Id (W g ) / Id (W g = 1 0 μ m ) 図 3.3.1.4 二軸ひずみと一軸ひずみの差 (上) ニ軸ひずみ、(下) 一軸ひずみ 2 1.8 SGOI 1.6 1.4 1.2 1 0.8 SOI 0.6 0.4 0.1 BOX Lg = 50 nm Vd = -0.05 V Vg-Vth = -1.0 V 1 10 Wg (μm) 図 3.3.1.5 一軸ひずみを利用した MOSFET 【左】TEM 写真、 【右】Wg を小さくした場合、すなわち、一軸ひずみでは SOI の 1.8 倍の Id 向上が可能。 圧縮ひずみ SiNライナー膜 ゲート SiGe SiGe ひずみ緩和 SGOI S/Dにepi-SiGeを用いる方法 図 3.3.1.6 表 3.3.1.2 ストレスライナー膜 を用いる方法 圧縮SiGe層の一軸緩和を 用いる方法（MIRAI) p-MOSFET への一軸ひずみ印加方法 一軸ひずみ印加方法と p-MOSFET の性能比較ベンチマーク Intel AMD IMEC 富士通 MIRAI IEDM05’ IEDM05’ VLSI Symp.05’ IEDM04’ VLSI Symp.05’ ゲート長 (nm) 35 40 45 45 40 酸化膜厚(nm) 1.2 1.3 - 1.2 3.1 ひずみの印加法 eSiGe eSiGe + liner SiN eSiGe liner SiN Uni.SGOI オン電流増大率 >60% 53% 65% 55% ~80% 42 0.7 Ge bandgap 0.6 SBH ( eV) 0.5 0.4 As Sb 0.3 0.2 0.1 0 図 3.3.1.7 Si pp ﾁｬﾈﾙと比較し た 移動度向上率 基 板 5 10 15 14 -2 Implanted dose ( x10 cm ) 不純物注入によるショットキバリア障壁高さ（SBH）の制御結果 表 3.3.1.3 研究機関 0 Ge チャネルを用いた p-MOSFET 移動度ベンチマーク ＭＩＲＡＩ 台湾交通大 ｼﾝｶﾞﾎﾟｰﾙ大 東大 MIT IBM IMEC LETI 東北大 10 3 2.5 19 10 10.7 6 3 ― ― ― ― 種類 SGOI （X=0.9) GOI GOI Bulk SiGe Bulk SiGe sSOI Bulk SiGe SGOI GOI GOI GOI GOI 作成方法 局所酸化 濃縮 酸化濃 縮 貼合せ SiGeEpi SiGeEpi 貼合せ ＋Epi SiGeEpi 酸化濃 縮+選 択EPI Epi// LaYO 貼合せ 貼合せ 酸化 濃縮 チャネル 位置 Surface Surface Surface 埋込 埋込 埋込 埋込 埋込 BackGate 埋込 不明 不明 ゲート 絶縁膜 熱酸化 SiO2 熱酸化 SiO2 IrO2/ LaAlO3 SiO2 LTOSiO2 熱酸化 SiO2 LTOSiO2 LTOSiO2 Back Gate HfO2 /TiN HfO2 /TiN 発表時期 2004 VLSI SSDM 2005 2004 IEDM 2002 MBE 2003 IED M 2004 IEDM 2004 VLSI 2004 IEDM APL 2005 INFOS 2005 2005 Si Nano 150mm 基板 GOI： 32nm 200mm 基板 GOI： 1.6um 備考 Dual Channel 43 200mm 基板 GOI： 60nm SSDM 2005 デュアルチャネルCMOSの提案・実証 高電子移動度 ひずみ-SOI nMOS 高正孔移動度 ひずみGOI（s-GOI）または ひずみSGOI（s-SGOI） バックゲート n+ コンタクト ひずみSi n+ 単一 メタル メタルゲート p+ SiGe SiGe or Ge p+ バックゲート コンタクト 埋め込み酸化膜 n-well p-well p-well Si 基板 2 |Id| (mA/square) High-kゲート 絶縁膜 メタルゲート CMOSの必要な場所に選択的に所望の材料を作りつける z nMOS s-SOI SOI SOI PMOS 1.5 NMOS s-SOI/s-SGOI SOI 1 0.5 0 -6 ⇒ 既存のSON技術や局所酸素イオン注入などとの組み合 わせによ り、バルク基板上にも作製可能 （SOC適用も可能） z z pMOS s-SGOI デュアルチャネル構造の採用 ⇒ 電子と正孔の移動度最大化 バンドエンジニアリングによるVth制御 ⇒ 単一メタルゲートCMOSの実現 バックゲート制御の併用 ⇒ 超低消費電力動作 -4 -2 0 Vd (V) 2 4 6 試作した デュアルチャネル CMOSの特性 Tezuka et al., VLSI Symp. 2005 図 3.3.1.8 ひずみ SOI nMOS + ひずみ SGOI/GOI pMOS による高性能 CMOS 表 3.3.1.4 MIRAI 開発の NBD(Nano-beam electron diffraction)法と主な局所ひずみ測定法との比較 測定法 測定感度 空間分解能 特徴 プローブ誘起ラマン測定 0.05 cm-1 (ε～0.005%) ～50 nm 非破壊 顕微ラマンと同時測定可能 Δd/d = 0.1% ～ 10 nm 薄片試料 0.05 cm-1 (ε～0.005%) ～1000 nm 非破壊、非接触 Δd/d= 0.02% ～100 nm 薄片試料 （MIRAI） NBD （MIRAI） (Nano-beam electron diffraction) 顕微ラマン測定 CBED (Convergent beam electron diffraction) ｄ：格子定数、ε：ひずみ量 表 3.3.1.5 MIRAI 開発の走査トンネル顕微鏡と主な２次元不純物プロファイル測定技術との比較 計測手法 走査トンネル顕微鏡 (STM) 走査トンネル顕微鏡 (STM) SSRM (Scanning Spreading Resistance Microscope) SCM (Scanning Capacitance Microscope) 電子線ホログラフィー TEM Z コントラスト 研究機関 MIRAI 富士通研究所 阪大産研（再委託先） IMEC 検出原理 空間分解能 表面ポテンシャルおよび個別不純物原 原子分解能～1 nm 子の検出による定量測定 キャリア濃度分布の可視化 ～5 nm 広がり抵抗測定。定量測定困難 ～5 ～10 nm 静電容量(C-V)測定。定量測定困難 ～10～20 nm 汎用技術 IBM、 薄片試料内部の電位分布 ファインセラミックスセンター Bell Lab 薄片試料中の個別不純物原子検出 44 ～1 nm ～ 1 nm ③-2 ウエハ・マスク関連高精度計測技術開発 （３） 研究開発目標 半導体集積回路の微細パターンを形成するリソグラフィにおいて、ハーフピッチ（hp）45 nm 以降の技 術世代に対するリソグラフィでは、サブナノメートルレベルの加工精度が要求される。MIRAI プロジェクト では第一期に 45nm 技術世代対応のマスク欠陥検査の光源とセンサー技術、EUV マスクブランクス検査 技術、0.5～0.3nm の精度を有する CD 計測技術、100 nm 微粒子の分析同定の要素技術を開発した。こ れに基づき、第二期では、下記目標を挙げ、技術開発を推進した。 a） DUV 光透過、反射検査像を用いる検査用画像生成技術、EUV マスクブランクス検査高性能化技術 b） DUV 光による分解能 60nm のウェハ検査光学系技術 c） 精度 0.5-0.3nm を達成可能な CD-AFM プローブ制御技術、探針傾斜走査技術、および低ラインエ ッジラフネス（ＬＥＲ）基準パターン技術 d） 大口径ウェハ観測用 EUPS システムで、50 nm 微粒子分析に向けての要素技術 すでに述べたように、平成 17 年度でＭＩＲＡＩプロジェクトの 45nm 技術世代に向けた研究開発を終了 することになったため、研究開発については平成 17 年度で終了し、各社、或いは Selete に技術移転を 実施するとともに、実用化を行う NEDO 継続研究に移行させた。以下、各技術に関して成果を具体的に 記述する。 （２）成果 a） マスクパターン欠陥検査及び EUVL 用多層膜マスクブランクスの露光波長検査技術 光リソグラフィでは液浸露光技術が急速に進展し、光近接効果補正（OPC：Optical Proximity Effect Correction）および位相シフトマスク等の解像度強調技術（RET：Resolution Enhancement Technique） によって、45 nm 技術世代まで延命される見通しである。マスク検査装置商用機の検査光波長は 130nm 技術世代で 365 nm, 90nm 技術世代以降で 257 nm であった。検出すべき欠陥サイズの検査 波長に対する比をとると、180 nm 技術世代では 0.39 であったのに対して 45nm 世代では 0.17 と低下 している。MIRAI プロジェクト第一期では 45 nm 技術世代以降のマスク検査の要素技術として、検査用 紫外レーザ技術を開発し、波長 199 nm の連続発振光源を試作し、最大 120 mW の出力を得ることが できた。また、検査用紫外センサー技術の開発を行ない、背面照射型の高効率紫外 TDI（Time Delay and Integration）センサーを試作し、199 nm 波長での感度、400 M 画素/秒以上の動作速度、ダイナミ ックレンジ、感度均一性、非線形性、700 時間の UV 照射耐久性の評価を行い、目標を達成した。以上 の技術は MIRAI/Selete/東芝の共同開発を通じてマスク欠陥検査実験機に搭載し、マスク上で 60 nm の欠陥が検出可能であることを実証した。 第二期においては高感度化、検出が困難な欠陥の検出スループット向上のため透過・反射同時検 査技術と高感度検査アルゴリズムを開発した。図 3.3.2.1 に示す視野分離方式による透過・反射画像 検出光学系を開発し、欠陥評価はプログラム欠陥評価マスクを用いて行った。図 3.3.2.2 に示すように、 透過照明では顕著な階調差が認められない 94nm サイズ、すなわち、ウェハ上 30nm 以下の欠陥が、 反射照明を利用する技術により欠陥検出できることがわかった。図 3.3.2.3 に、本技術のベンチマーク を示す。 EUV 多層膜マスクブランクス検査では、検査画像転送の高速化、収差を改善した結像光学系の組 込み、ＣＣＤ起因の検査像劣化要因の解析と対策により、検出信号のＳ/Ｎ比を向上させた。図 3.3.2.4 45 にプログラム欠陥の暗視野画像と感度モデルに用いた 9 ピクセルの拡大図を示す。以上を用いて、検 出速度を従来比 10 倍に、また検出信号の S/N 比向上を達成し、実用機開発のための仕様提示を行 った。本技術は Selete に技術移転し、実用化開発に繋げる。図 3.3.2.5 に EUV 光によるマスクブラン クス検査技術のベンチマーク結果を示す。 ｂ） パターニング済ウェハの欠陥検査技術 波長 200 nm 以下の DUV 光（サブ 200 nm 波長光)を検査光として用いた明視野式ウェハ欠陥検査 技術の開発を行った。DUV 光を検査光とする検査実験光学系を試作し、種々のウェハ基板について、 ＤＵＶ光の反射特性を既存のＵＶ光による検査結果と比較し、優位性を実証した。また、公称光学分 解能～60nm のウェハ検査光学系を開発した。種々の基板に対して、観察実験と反射率シミュレーショ ン解析により、検査信号の基板構造依存性、および欠陥サイズ依存性を明らかにした。その結果を表 3.3.2.1 に示す。DUV で比較すると高倍は低倍よりコントラストが常に大きく、小σ(σ=0.3)と大σ(σ =0.8, 1.0)とを比べると、常に小σのコントラストが大きく、DUV と UV を比較すると DUV のコントラスト が大きい結果が得られた。シミュレーションと実験ではシミュレーションのコントラストが大きい結果であ った。スペックルとレジストダメージについての課題があるが、DUV 光によるウエハ欠陥検査技術の実 用化について見通しを得た。ベンチマーク結果を図 3.3.2.6 に示す。 c） 原子間力顕微鏡(AFM)を用いたパターン寸法計測、及び計測用基準パターン作製技術 MIRAI 第一期で試作した CD-AFM 装置をベースとして、第二期はレーザ干渉計モジュールでの高 さの変位計測がサブ nm の領域まで行えること、ＣD 計測再現精度３σ=0.3 nm を実証した。具体的に は、第一期に製作した CD-AFM 装置に対して、第二期では三次元の平行ばね構造を有する一体型 スキャナにメカニカル・ダイナミックダンパ（制振装置）を設置し、また、レーザ干渉計の高速化・高精度 化、振動等の外乱の低減を実現した。次に、側壁計測を行うため、低ばね定数（約 0.2Ｎ/ｍ）カンチレ バーを用い、Blade-cone、Tilt-CNT、等の探針を用いた、傾斜走査ステップイン法を開発した。 また、CD-AFM による寸法計測の較正や評価を行なうため光ナノインプリント法を用いた基準パター ン作成技術を開発した。SOG レプリカ法によるプロセス、8 インチウェハ上に高精度にパターンを配列 させるための装置を開発し、ハーフピッチ 30 nm の光ナノインプリントパターンを作製することに成功し た。パターンの平均線幅の標準偏差は 0.21 nm であった。以上の成果をまとめたベンチマーク結果を 図 3.2.2.7 に示す。 d） 極紫外(EUV)光による顕微光電子分光（EUPS）技術及び微量汚染計測技術 極紫外光検査技術の研究では、0.5μm 以下に絞った EUV 照射ビームにより 100～50 nm サイズ微 粒子の顕微光電子分光法による分析同定技術を開発し、装置の実用化を計った。開発したシステム は４種類であるが、第二期は、楕円鏡集光システム EUPS2 のエネルギー分解能の改善を行った。P型と n-型の Si で観測された Si2p のエネルギー差 0.5～0.7 eV を表面起電力効果により観察するなど、 XPS では出来なかった高空間分解能・高度分析が行えることを明らかにした。また、光子束が放射光 より 1-2 桁大きいことを示した。また、シュバルツシルト集光システム EUPS3 では光電子 TOF 信号の S/N 比を改善し、Ge の 3d 信号を識別して観測した。また、マイクロビームを使用してウエハ等の大口 径試料観察が可能な EUPS４を開発した。本システムでは光電子捕集効率を大きくするため光電子を 検出する 20 cm 飛行管４本を設置した。ベンチマーク結果を図 3.3.2.8 に示したが、本技術は MIRAI 第二期では要素技術検証の段階であるので、今後産総研において実用化に向けての実験を継続す る。 46 MIRAI/Selete/東芝 共同研究 視野分離光学系 透過検査用照明光学系 199 nm CW光源 透過照 明領域 反射検査により、ピンホール欠陥も 検出に十分な信号変化を取得 反射照 明領域 Y X 94 nm ピンホール欠陥 500 nm Y X マスク 対物レンズ 反射検査用 照明光学系 Y 透過/反射 同時撮像領域 X 結像面 透過検査像 反射検査像 欠陥 ＴＤＩセンサー 共同研究 反射検査像 データ マスク検査装置の機 構系、信号処理系、 評価マスクは、東芝 とSelete が提供。 透過検査像 データ データ処理 欠陥有り 欠陥無し 図 3.3.2.1 視野分離方式による透過・反射画像検出 10 gray-scale level/div (max.256) 図 3.3.2.2 マスクパターン欠陥検査技術でのピンホ 光学系(マスクパターン欠陥検査技術) ール欠陥採取画像（透過検査画像と反 射検査画像との比較） CW-DUV光源 (波長199 nm) 和周波発生 和周波の出力 （mW） マスク欠陥検査用の光源と センサーのベンチマーク 103 102 10 目標出力 MIRAI （世界最高値） 年度 (2003) 国内 国内 1 (2001) (1993) -1 -2 10 NIST NBS (1997) (1983) 10-3 3 10 104 10 5 海外ﾒｰｶ 106 10 7 ＴＤＩ読み出し 速度 400Ｍ画素/秒 量子効率（QE)（％） 基本波の出力積 (mW2) 裏面照射型 センサー 100 80 米国 (裏面) 国内ﾒｰｶ MIRAI 国内 (裏面) (裏面) エリア センサー 20 0 ＴＤＩ センサー MIRAI 1 10 100 2005 λ=257 nm 90～65 nm 対応機 2006 1000 読出し速度 (M画素/秒） 65 nmマスク量産 45 nmﾏｽｸ試作 同左 改良機 製品機 発表 z λ=199 nmの光源、 センサーの開発 z 反射像検出技術 z 透過/反射同時検出 ｱﾙｺﾞﾘｽﾞﾑ開発 図 3.3.2.3 マスク欠陥検査用の光源とセンサー技術ベンチマーク 47 2007 λ=199 nm 次世代機 λ=266, 257 nm 90～65 nm 対応装置 λ=199 nm 共同開発 60 40 2004 マスク技術 90 nmマスク量産 の推移 65 nmマスク試作 1 10 出力＞100 mW 199 nm光マスク欠陥検査装置を 約1年先行開発可能とする 45 nm対応 量産機開発 9pixel (b) 500μm (a) 図 3.3.2.4 EUVL 用多層膜マスクブランクスの露光波長検査技術におけるプログラム欠陥 アレイの暗視野検査画像と拡大図 露光波長検査方式の比較 (Laurence Berkeley National Lab.) 暗視野結像 ﾎﾟｲﾝﾄﾋﾞｰﾑｽｷｬﾝ 放射光、又は ﾌﾟﾗｽﾞﾏ光源 ﾚｰｻﾞﾌﾟﾗｽﾞﾏ光源 ２次元 撮像素子 ﾌｫﾄﾃﾞｨﾃｸﾀ 正反射光 を検出 散乱光 を集光 正反射光 EUV光 欠陥 散乱光 MCP 散乱光 を検出 EUV光 欠陥 位相欠陥部分の信号とバックグラウンドの ピクセル光強度比（SNR) （ﾌﾟﾛｸﾞﾗﾑ位相欠陥付マスクブランク） 兵庫県立大学 100 明視野結像（顕微鏡） SNR SNR 米国 LBNL MIRAI 位相欠陥検出信号SN比比較 放射光 10 ｽﾞｰﾐﾝｸﾞ ﾁｭｰﾌﾞ SR光 (13 nm) ﾋﾞｰﾑ ｽﾌﾟﾘｯﾀ LBNL(散乱光） 1 欠陥幅 70 高さ 3.5 (nm) 参照鏡 欠陥 多層膜ﾏｽｸﾌﾞﾗﾝｸ 多層膜ﾏｽｸﾌﾞﾗﾝｸ MIRAI 80 5 90 6 100 130 160 220 420 7 7 7 7 7 LBNLによるEIPBN 2006発表データ 多層膜ﾏｽｸﾌﾞﾗﾝｸ http://goldberg.lbl.gov/presentations.php 図 3.3.2.5 EUV 光を用いたマスクブランクス検査技術のベンチマーク 表 3.3.2.１ DUV 光を用いるパターニング済ウェハの欠陥検査技術における DUV と UV 光の L&S（ライン＆スペース）コントラスト（％）の比較実験結果 パ ター ン部 分 （開 口 部 ） 500 nm S iO 80 nm S iO 2 200 nm B a re -S i B a re -S i W a fe r (A ) W a fe r (B ) B a re -S i W a fe r ( C ) UV, NA > 0.7 DUV, NA > 0.8 ウ ェー ハ 実験 シ ミュレ ー シ ョン P o ly - S i 2 250倍 相 当 （ピ ク セ ル サ イズ 50-55 nm) 100倍 相 当 （ピ クセ ル サ イズ 120-140 nm) 100倍 相 当 （ピ クセ ル サ イズ 110-125 nm) σ = 0.3 σ = 1.0 σ = 0.3 σ = 1.0 σ = 1.0 (A) 30.3 22.8 59.1 45.9 6.2 (B) 23.8 13.6 42.9 24.1 3.6 (C) 24.1 14.3 48.6 43.6 13.5 σ = 0.3 σ = 0.8 σ = 0.3 σ = 0.8 σ = 1.0 (A) 42.8 60.0 70.6 77.6 42.8 (C) 57.2 51.5 77.6 70.9 25.2 48 45nm対応検査技術先行開発 CCDカメラ 画像処理装置 検出像 DUV光源 (波長＜200 nm) GUI ステージ 駆動装置 拡大光学系（NA > 0.85） ウェーハ 2004 年 度 90 ﾊｰﾌﾋﾟｯﾁ (nm) 90 検出感度 量産 要求値 R&D 45 2005 80 80 40 2006 70 70 35 UV + DUV (λ=246 nm) DUV (λ=266 nm) プログラム欠陥の検出画像 国内メーカ 白色光＋UV UV光検出 100x相当, NA>0.7, σ=1.0 図 3.3.2.6 AFM 検出像 NEDO 継続開発 112 110 測長SEM ＡＦＭ θx 3σ= 0.27 nm θy 探針 ピッ 111 109 深さ30%に おける線幅 2 4 30% 側壁 破断面 6 8 測定回数 （回） (a) 寸法計測値の再現性 10 (b) 傾斜走査による側壁観察 1.0 探針傾斜走査法 CD-AFM 0.5 00 3 0.3 0.2 ITR S2 計測再現精度 （nm、３σ） 次世代DUV機 計測精度の向上、側壁観察技術開発 線幅計測値 (nm) 探針 MIRAI 第一期 次世代DUV機 DUV (λ<200 nm？) DUV 光によるウェハ欠陥検査技術のベンチマーク ﾚｰｻﾞ干渉計ﾓｼﾞｭｰﾙ ３軸探針走査ｽﾃｰｼﾞ 2.0 45 23 次世代DUV機 (λ＜200 nm) z λ<200 nm 検査 光学系開発 z 45 nm以下の欠 陥検出 MIRAI ・高アスペクト比パターン観察プローブ走査技術 ・パターン側壁観察･３次元計測技術 真のエッジ 65 33 改良 共同開発 3.0 45 精密XYZステージ ウェーハ パターン 5.0 2010 65 白色光＋UV 海外メーカ DUV光検出 250x, NA>0.8, σ=0.3 2007 0.1 10 20 30 による側壁計測 65 nm 45 nm MIRAI 第二期 32 nm 寸法校正用の低LER標準試料作製技術 100 nm 50 100 200 300 500 1000 測定対象の寸法 （nm） 側壁観察結果 LER<0.8 nm ウェハレベルの測長装置の性能比較 図 3.2.2.7 原子間力顕微鏡(AFM)を用いたパターン寸法計測技術のベンチマーク 49 光電子分光技術の比較 EUPSの概念 z EUV光による微粒子、汚染の顕微光電子分光 z ウエハ用に、短飛行管とし、MCPを多数配置して大立体 角を得る方式を開発 Electron number (arb. unit) 100 サブナノ秒・ kHzレーザ 80 60 40 EUPS Au 5dｽﾍﾟｸﾄﾙを確認 Sample Au hν=77 eV XPS 放射光 光子束（相対比） 1,000 1 100 試料損傷（相対比） 10-5 1 0.1 空間分解能(μm) ～1 10-100 ～5 時間分解能(ns) ～1 (1-10kHz可変) × ～2 (～100MHz固定) 表面光起電力 SPV 自己励起で 測定可 × レーザ励起要 20 0 10 20 30 40 50 60 70 80 Electron Energy (eV) ｻﾌﾞﾅﾉ秒EUVﾊﾟﾙｽ 高速ﾃﾞｼﾞﾀｲｻﾞ ﾊｰﾄﾞﾃﾞｨｽｸ EUV光 光源ﾁｬﾝﾊﾞ MCP Schwarzschild 光学系 磁気シールド 図 3.3.2.8 短距離 飛行管 ウエハ EUV 光を用いる光電子分光技術（EUPS）のベンチマーク 50 ③-3 回路システム技術開発 （１） 研究開発目標 技術世代 45 nm 以細の領域では、スケーリングによる LSI の性能向上、高機能化は、様々な限界 に直面する。とくに、プロセスの制御性向上だけではトランジスタ、配線等への製造ばらつきの影 響を回避することが困難になり、LSI の歩留低下が無視できなくなる。遺伝的アルゴリズム（GA） を用いて製造後に適応調整し、製造ばらつきによる性能低下や歩留低下を救済する技術は将来の LSI に不可欠な回路技術であると考え、MIRAI プロジェクトでは平成 13 年度から開発を進めてい る。第二期は、下記三分野に対する技術を開発した。 a） 適応型クロック調整を商用ＬＳＩに適用し、低消費電力化を図る技術 b） 通信処理向きＬＳＩを開発し、ＬＳＩ間の高速データ転送技術 c） プログラマブル遅延回路自動挿入ツール、遅延調整シミュレータ、MOS トランジスタモデ ル向けパラメータフィッティングツール等、製造後適応調整に用いるツール （２）成果 (a) ディジタル LSI における製造後クロックスキュー適応調整技術 製造後クロックスキュー適応調整技術とは、LSI の設計段階で遅延時間を任意に設定できる「プログ ラマブル遅延回路」を予め挿入し、LSI の製造後、LSI 毎に遺伝的アルゴリズムに基づく調整プロ グラムを用いて複数の遅延回路の遅延値を短時間に最適調整し、動作クロック周波数や消費電力等 の最高性能を実現する技術である。MIRAI 第一期には、乗算器やメモリ・テストパターン生成回路 等の中規模回路 TEG チップを用いた実験により、動作歩留 100%を維持した条件で、クロック周波 数の最大 25%向上、消費電力の 75%低減、設計工数の 20%減を実証した。 第二期は実用レベルの LSI でクロックスキュー適応調整技術を実証することを目指した。第一にル ネサステクノロジから提供された実用規模の商用プロセッサである M32R プロセッサに本クロック 調整技術を適用した。本プロセッサは、車載用等を目的とした制御用のプロセッサ MCU である。開 発した LSI のチップ写真を図 3.3.3.１に、LSI の諸元を表 3.3.3.1 に Intel の Pentium 4 と比較して 示す。クロックスキュー適応調整を行う前後で評価実験を行った結果、動作周波数向上、消費電力低減 という効果があることが確認された。一部のチップについては、適応調整を用いることで仕様より も 20%以上低い電源電圧での動作を確認し、詳細な評価を継続中である。 第二に、三洋電機との共同研究で同社の低消費電力用途向け画像処理回路コアに適応型クロック タイミング調整技術を導入した実証 LSI を開発し、さらに低消費電力化が可能であることを示すこ とを目指した。表 3.3.3.2 にクロック適応調整技術を適用した画像処理 LSI の諸元を示す。設計データ に関する詳細な検討から消費電力を 1/2～1/3 に低減可能であるという予測を得た。 第三に、タイミング余裕を確保しつつ、性能向上を実現する調整アルゴリズムを開発した。この 手法では、調整時の動作周波数 f2 を動作想定周波数 f1 より大きく設定して調整をすることにより、 タイミング余裕を確保する。これにより、回路の調整に成功した場合、設計時の動作周波数 f0 よ りも大きい動作想定周波数 f1 において、調整された回路は正常に動作し、第一期に開発した中規 模回路であるメモリ・テストパターン生成器、乗算器に適用するコンピュータ実験を行った結果、 いずれの場合も、ほぼ 0%であった歩留りが 97-98%までに向上する結果を得た。 (b) 製造後適応調整を用いた高速データ転送技術 第一期には高速シリアルインターフェイス（USB、IEEE1394）に応用する高速データ転送技術の基本 51 実証を行った。その成果を発展させ、第二期では高速データ転送機能を持つ通信応用向き FPGA 2 種 類の開発を行った。図 3.3.3.2 にそのチップ写真を示す。FPGA１は通信処理でよく用いられるガロア体 演算用に開発したもので、従来の商用最高速 FPGA に比べ CRC(Cyclic Redundancy Check)処理が 2.1 倍、Pseudo-random Number(PN)処理が 9.5 倍の性能向上を実現した。（表 3.3.3.3）また、高速通信用 LSI に必須の高速入出力回路として、信号波形を適応的に制御する回路方式を組み込み、プリント板上 の 70cm の配線に対して 2GHz の高速信号伝送に成功した。本高速入出力回路においては、信号送り 出し側で適応型プリエンファシスを行い、プリエンファシスに必要なパラメータを適応的に調整して設定 している。これらのパラメータは、伝送ラインのインピーダンスや長さに応じて設定する必要があり、実装 後に人手で調整を行うことが非常に難しいが、本方式では 5 ミリ秒以内で自動的にパラメータ調整を行 うことができる。 その後、アレイ・ビルディングブロックの制御回路部にゲートレベルでの再構成回路を導入し、FPGA 1 における固定的な実装から自由度を高めた改良型 FPGA 2 を設計し、試作した。図 3.3.3.2（下）が FPGA 2 である。FPGA ２では①送信側のプリエンファシス回路の波形調整、②受信側のイコライザ回路 の特性調整、および③ストローブタイミング調整、を遺伝的アルゴリズム(GA)で行うことにより高速信号プ リント基板での伝送を可能にする機能を集積化した。本回路を用いて、140cm のプリント基板配線に対し て、各チャネル(ビット)とも最大 2.1Gbps(I/O クロック 2.1GHz)のデータ伝送が可能であることを実証した。 このとき、ビット誤り率(BER; Bit Error Rate)は可能な測定時間で計測した結果、10-14 以下で実用上十 分な値であった。高速 I/O 回路における 140cm、2.0GHz のデータ伝送波形を図 3.3.3.3 に、適応調整 前後のビット誤り率の改善効果を図 3.3.3.4 に示す。図 3.3.3.5 は既報の文献とのベンチマーク結果を示 す。 (c) 遺伝的アルゴリズムを用いた応用技術 遺伝的アルゴリズム応用の研究開発として、第一期は、イオン注入パラメータの自動合わせこみ 技術を Selete と共同研究で開発し、Selete の TCAD ENEXSS に搭載、実用化した。 第二期は、MOS トランジスタモデル HiSIM のモデルパラメータ自動抽出技術を開発した。HiSIM は 広島大学が提案し、広島大学、STARC で開発中の表面ポテンシャルに基づいた MOS トランジ スタモデルである。本開発は広島大学との共同研究で推進し、STARC より提供されたトランジス タ実測値を用いて、熟練者で数日かかる HiSIM の 34 ケのモデルパラメータ抽出を、初期値の特 殊な設定なしで自動的に 23 時間で行うことに成功した。本方式を用いて、並列化により 8 台の ＰＣクラスタを使用すれば、２時間 50 分で自動抽出可能である。（図 3.3.3.6） また、LSIのマスクパターンの光近接効果補正（Optical Proximity Correction; OPC）にお いて、補正精度を劣化させずにOPCパターン処理を高速化する適応調整技術開発をSeleteと共 同で進めた。本技術では、図3.3.3.7に示したようにセル図形をAdjustable領域のOPC図形と 固定（Fixed）領域のOPC図形（Fixed図形）に分けたAdjustable OPCed cellを用いる。パ ターン上で、コンタクト部や拡散層上の配線部等、高精度なOPCが求められる箇所に対し て、セルレイアウト後に光学シミュレーションを行い、投影像と設計パターンの誤差を3% 以下にする最適化を行う。従来の光近接効果補正(OPC)では、プロセスの微細化に伴い、必要 な計算資源が爆発的に増大する可能性あるが、本方式では、調整後にレイアウトの修正があっ た場合でもチップ全面のOPC再計算が不要であるため、計算量を抑えつつ、高い補正制度を実 現することが可能であることを検証した。 52 表 3.3.3.1 適応型クロック調整技術を適用したプロ セッサのベンチマーク M32Rプロセッサ 開発者 MIRAI開発（ＮＤＡに 基きルネサステクノロ ジがプロセッサコアを 提供） 目的 大規模MCUでの実用 性実証、低消費電力化 技術 内容 遅延素子の面積オーバ クロックドメイン間のｽｷｭｰ ヘッドを最小化し、有効 低減のためにドメインの入 り口に調整素子を挿入 性実証 開発状況 諸元 Intel単独開発 動作クロック周波数向上 130nm CMOS プロセス 図 3.3.3.1 適応型クロック調整技術を適用したプロ セッサ(M32R)のチップ写真 Pentium4プロセッサ* 130nm CMOS 詳細評価中、ブロックご 2002, 2003 Symp. VLSI との調整効果の差異を Circuit 発表 確認 製品適用は不明 ・チップ面積：25mm2 ・Tr数概算： 365万 ・ピン数： 352ピン ・I/O ： 130 ・電源：3.3V, 1.2V ・チップ面積：25mm2 ・Tr数概算： 5500万 ・ピン数： N/A ・I/O ： N/A ・電源：1.2V, 1.3V, 1.5V 表 3.3.3.2 クロック適応調整技術を適用した 画像処理 LSI の諸元 プロセス STARC CMOS 90nm チップサイズ 5 x 5mm2 電源電圧 コア部1.0V、I/O部 2.5V I/Oパッド数 160 動作クロック 200MHz (Worst条件) パッケージ 256ピン BGA 図 3.3.3.2 高速通信用途向ガロア体演算 FPGA のチップ写真。左：FPGA 1, 右：ＦＰＧＡ 2 表 3.3.3.3 高速通信用途向ガロア体演算 FPGA1 における性能ベンチマーク ビルディン グブロック (BB) アプリ ケーション アレイBB レジスタ数可変(1～16) 面積 (BB数) ゲート数 電力 [mW] 120μm×118μm (1 S-BB) 1,338 1.8 生成多項式可変 120μm×118μm (1 S-BB) 1,338 0.7 CRC 32ビットパリティ、8ビットパラレ ルI/O、CRC生成とチェック 1053μm×893μm (1 S-BB) 45,465 13.2 リードソロモンデ コーダ コード長256、パリティシンボル8、 パリティビット8ビット 1371μm×1598μm (44 A-BB) 130,319 940 PNジェネレータ ストリーム BB 特徴 畳み込みエン コーダ 初期値可変 符号化係数1/2、拘束長7、 53 本LSIの 実測性能* 2.1GHz 706MHz 比較 9.5倍 4.9倍 FPGA実装 の速度例** 220MHz 144MHz 2.1倍 440MHz 500MHz 212MHz 6.5倍 77MHz イコライザ、プリエンファシスともにON ジッタ：196ps、アイ：高さ156mV、幅304ps イコライザ、プリエンファシスともにOFF ジッタ：315ps、アイ：高さ220mV、幅185ps 図 3.3.3.3 ディジタル適応調整可能な高速入出力回路を有する改良型 FPGA に実装した高速 I/O 回路にお ける 140cm、2.0GHz のデータ伝送波形。 左：調整なし、 右：イコライザおよびプリエンファシス特性を調整したデータ伝送波形 ビットエラーレート(%) 1 10-5 GA調整前 GA調整後 10-10 1000 1200 1400 1500 1600 1700 1800 1900 2000 2100 2200 2300 伝送クロック周波数（MHz） 図 3.3.3.４ 高速 I/O 回路における受信側ストローブタイミング調整によるビットエラー率の改善効果。 紺色：調整なし ピンク色：調整後 8 6 MIRAI：4チャネルパラレル 伝送で最長、最高速 [1] 4チャネル化 伝送 性能 [Gbps] 10 [1] 4 [1] [2] 2 1チャネルの性能 0 0 20 40 60 80 100 120 140 160 伝送線路長 [cm] [1] A. Martin et.al., “8Gb/s Differential Simultaneous Bidirectional Link with 4mV 9ps Waveform Capture Diagnostic Capability,” ISSCC Dig. Tech. Papers, pp.78-79, 2003. [2] P. Landman et.al., “A 62Gb/s Backplane Interconnect ASIC Based on 3.1Gb/s Serial-Link Technology,” ISSCC Dig. Tech. Papers, pp.72-73, 2002. 図 3.3.3.5 高速 I/O 回路のベンチマーク結果 54 STARCデータによる実験との比較結果 ド レ イ ン 電 流 : 実測値 Vgs=0.9V Vgs=0.8V バイアス電圧 Vbs=0.0V Vgs=0.7V Ids RMSエラー ゲート電圧 Vgs=1.0V 実線：HiSIMによる計算値 Lg/Wg 100nm/2um Vgs=0.6V = 100nm/2um Vgs=0.5V 0 0.2 0.4 0.6 0.8 1 ドレイン電圧 Vds ゲート長L [μm] 図 3.3.3.6 MOS トランジスタモデル HiSIM パラメータ自動抽出に遺伝的アルゴリズムによる自動抽出を適 用した結果を熟練者による抽出と比較した結果 OPCの課題と本技術のアプローチ チップ全体 周辺部 OPC補正したセルパターン 中心部 OPCの課題 同一セルでも周囲の影響を受け、 露光後の寸法が異なる（線幅減、間隙拡大) 図 3.3.3.7 GA を用いた最適 OPC パターン生成技術 55 Ⅳ 実用化、事業化の見通しについて MIRAI プロジェクト第二期において開発対象とした技術は、技術世代 45nm 以降に実用化される。そ のため、MIRAI 第二期では、参加企業との共同研究や、機密保持契約 NDA に基き情報開示と技術移転を 実施することに重点をおいた。その結果、表 4.1 に示した技術については Selete に技術移転すること に合意した。個別企業に対しては表 4.2 に青字で示した技術を移転することが決定した。これらの大 部分はすでに技術移転した。緑字は技術評価、課題抽出のための共同研究を行った企業を示す。今後 の実用化開発については、各企業との協議に基づいて決定する。45nm 技術開発の進展に伴い、実用化 される可能性は残されている。 各技術について目的達成の状況をまとめると以下のようになる。 ① 高誘電率ゲート絶縁膜材料・計測・解析技術 ゲート絶縁膜材料の開発については、｢EOT が 1.2nm で、ゲートリーク電流 90mA/cm2(@Vg= 1.0V、 100℃)以下、移動度を通常シリコン酸化膜を用いた場合の 80％以上｣という第二期の 2007 年度目標につい ては、1.1nm でゲートリーク電流 16mA/cm2、移動度 255cm2/V・s (SiO2 を用いた場合の移動度の 82%) を実 現し、目標を達成した。また、当初の第二期（平成 19 年度）目標である「ゲート絶縁膜の薄膜化限界を目標 にした、EOT=0.5nm、 リーク電流 1A/cm2 (@Vg= 0.5V)以下」という目標については、Si との界面層領域に 組成傾斜層を導入するなど検討を進めたが、MIRAI 第三期の極限 EOT ゲートスタック技術開発の目標に変 更された。 また、メタルゲート電極については、Poly Si およびシリサイドゲート電極における、フェルミレベルピニング 現象の原因について実験的に解明を進めると共に、第一原理計算により検討した。すなわち、HfAlON 上部 界面における Al の濃度を制御することによりピニングされるエネルギー位置を変え、Vth を制御できることを 見出した。また、シリサイド電極の Si/メタル組成比を制御し、実効仕事関数を制御する技術を開発した。第 一原理計算では「HfO2/Si 界面の酸素が欠損した場合、近傍の Si が最近接 Hf と結合軌道を作って余剰電 子を取り込み、Si のバンドギャップ中に準位を作り、FLP を生じさせる」ことが示唆された。 High-k ゲートスタック絶縁膜における絶縁破壊機構を明らかにするために絶縁破壊に対する電子・ホー ルの寄与について poly-Si/HfAlOx MOSFET を用いて評価し、ゲート電極において生成された少数側キャリ アが絶縁膜に注入されることによって絶縁破壊につながる欠陥を生成されるという新モデルを提案した。 極微細デバイスに活用できる新しい S/D 技術として、NiSi2/Si 系の自己組織化機能によって原子レベル 平坦な(111)ファセット界面を有する S/D 構造を実現した。この構造により、ゲート長 8nm の NiSix/HfAlOx SOI FET の動作を確認した。 上記のように、45nm 技術のための高誘電率ゲート絶縁膜材料・計測・解析技術を開発し、その成果につ いて技術移転を進めた。装置技術については日立国際電気がすでに LL-D&A のベータ機を開発した。 High-k ゲートスタックについてはデバイスメーカ３社と MIRAI との共同研究を通じて MIRAI で製膜したウエハ のやり取りによりトランジスタ試作、評価を行った。ゲート絶縁膜質高制御プロセス技術および実効仕事関数 制御技術は、Selete へ技術移転した。以上より、成果の実用化に向けた開発が今後行われるレベルに到達 した。 ② 低誘電率層間絶縁膜材料・計測・解析技術開発 塗布型ポーラスシリカ Low-k 膜の焼成反応過程の制御技術、 環状シロキサン分子（TMCTS）蒸気中での 気相材料強化処理技術を開発し、ｋ値 2.0-2.1、ヤング率 6-8 GPa を達成し、技術移転できるレベルに到達 56 した。併せて、高強度化したポーラスシリカが、実用的な配線プロセスに使用できることを実証し、目標を達 成した。 また、プラズマ共重合による Low-k 成膜についてはｋ値 2.4 以下を実現し、企業に技術移転できるレベル に到達し、目標を達成した。 Low-k/Cu 配線モジュール作製工程における要素プロセス技術では、プロセスダメージ回復技術、ポーラ ス材料に適合したウエット系処理技術、プラズマ処理低損傷化技術等を開発し、有効性を Cu ダマシン配線 で実証した。プラズマプロセスでポーラスシリカ Low-k 膜の特性が劣化することが最大の課題であったが、 Low-k 膜疎水性リカバリー技術と低損傷化技術を開発することにより、単層配線モジュールプロセスにより配 線モジュールプロセスでの課題を総合的に解決できた。以上を適用した Cu 配線モジュール評価により TDDB 寿命 10 年を確認し、k=2.0 相当の Low-k 膜の開発目標を達成した。これらのインンテグレーション要 素技術については配線モジュールﾚﾍﾞﾙの評価結果が重視される国際学会において発表し、産業界に技術 移転できるレベルに到達した。 Low-k 材料の計測・評価技術の開発では、パルスレーザー誘起表面弾性波法により、多層構造中の Low-k 膜の機械強度を非破壊で測定評価する技術を確立した。また、ポア径分布計測については、300mm ウエハを計測可能な吸着エリプソメトリ法を開発し、ポーラスシリカ膜の空孔径ウエハ面内分布の精密解析を 可能とした。MIRAI 開発材料の他、CASMAT の材料にも適用した。さらに、新たな機能を有する微小押し込 み（ナノインデンタ）試験装置の原理実証機を試作し、性能実証した。以上により、目標を達成すると共に、 配線材料の品質管理、評価技術への実用化に目途をつけた。 スケーラブルポーラスシリカ材料技術は、Low-k/Cu 配線インテグレーション技術とともに、Selete に技術移 転した。Selete は NEDO 継続研究を行って実用化に向けた開発を推進中である。また、プラズマ共重合によ る Low-k 成膜、プロセス技術については、NEC に技術移転した。Low-k 膜材料非破壊計測技術は今後、 Selete と産総研で共同研究を行い、実用化開発に適用する。以上の通り、開発成果の実用化開発が今後行 われるレベルに到達した。 ③ 将来のデバイスプロセス基盤技術開発 ③-1 トランジスタ構成材料計測解析技術の開発 ひずみ Si ウエハ用に二段階酸化濃縮法を開発し、200mm ウェハで貫通転位密度 1x103cm-2 の高品質ひず み SOI 基板を作成することに成功した。上記基板を用いてゲート長 36nm までのひずみ SOI CMOS を試作し、 パルス法により 18%の Ion 向上を確認した。また、ｐMOSFET 移動度向上に有効な一軸圧縮ひずみ SGOI 構造 作製法を提案し、ゲート長 40nm のｐMOS において 80%の駆動力向上を実現した。 酸化濃縮法で作成した GOI 層厚さ 32nm の 6 インチ Ge on Insulator（GOI）基板を用い、表面チャネ ル型の p-MOSFET を試作した。酸化濃縮工程で得られた酸化膜を 10～20nm まで薄膜化したゲート絶縁 膜に用いて、ゲート長 100μｍのｐ型 MOSFET において Si のユニバーサル移動度に対し 3.1 倍の移動度 増大を確認した。 また、ひずみ Si nMOSFET と高 Ge 濃度 SiGe チャネルｐMOSFET を集積したデュアル CMOS 構造を提案 し、動作を実証した。 メタル・ソースドレイン構造と GOI 構造との融合を目指し、As あるいは Sb の偏析現象を利用して、 NiGe/Ge(100)界面におけるショットキー障壁φbn が約 0.05eV に低減できることを示した。さらに S（イオウ）を用 いてショットキー界面のフェルミレベルピンニングを緩和させ、ショットキー障壁φbn を約 0.15eV まで下げられる 57 ことを確認した。 高精度素子計測技術では、STM を用いて接合領域の局所ポテンシャルと個々のドナー原子およびアクセプ ター原子を同時に、原子スケールの空間分解能で検出する技術を開発し、ポテンシャル揺らぎとドーパント原 子位置ばらつきの相関の観察に成功した。また、走査プローブ励起ラマン分光法に基づき、局所ひずみを 50 nm レベルの空間分解能で計測できる実証装置を開発した。 以上、トランジスタのチャネル材料技術、デバイス技術、計測技術についてオリジナルなアイディアを提案、 実証し、これからの CMOS の方向性を示す世界をリードする成果を上げた。45nm 以降の技術世代において、 本技術は微細 LSI の性能向上、低消費電力化に向けますます重要性を増すと考えられ、産業界での実用化 に一歩近づいた。 ③-2 ウエハマスク計測技術開発 (a) DUV光を用いたマスクパターン欠陥検査では、透過および反射検査像を用いる検査技術の開発によ り、45 nm技術世代の目標仕様を達成した。本技術は、東芝、Seleteと共同研究を行い、東芝へ技術 移転済みである。 EUV多層膜マスクブランクス検査では、検査画像転送の高速化、検出信号のＳ/Ｎ比向上を行い、 検出速度従来比10倍及び検出信号のS/N比向上を達成し、世界最高性能の実用機開発のための仕 様を提示した。本技術はSeleteへ移転済みである。 (b) パターニング済ウェハの欠陥検査技術開発では、波長200 nm以下の検査光を用い、DUV光対応検査 光学ユニットを用いて、公称光学分解能～60nmのウェハ検査光学系を開発した。 (c) 原子間力顕微鏡(AFM)を用いたパターン寸法(CD)計測では、プローブ制御要素技術、側壁計測 のための探針傾斜保持技術および傾斜走査技術を開発し、 第二期の目標である CD 計測精度 0.3 nm を達成した。また、低 LER(Line Edge Roughness)基準パターンを高精度に配列し、高速 自動インプリントを行うための機構およびプログラムを開発し、CD-AFM 用標準パターン供 給のための技術を開発した。 (d) 極紫外(EUV)光による顕微光電子分光（EUPS）技術及び微量汚染計測技術開発では、ウェハ に作り込んだ極微細テストパターンを観測でき、長時間連続運転可能なプラズマ光源技術を開 発した。これらにより、EUPS による微粒子分析同定に必要な要素技術の開発目標はほぼ達成 した。ただし、50 nm の検査性能は未達成である。一方、大口径試料からの光電子信号取得、 ピンポイント EUV 照射による局所光電子分光、Si のバンド曲り評価、を実現し、製品化を狙 った分析装置としてのレベルは向上した。 以上の開発を通じて、45nm 技術世代のリソグラフィ、マスク関連高精度計測技術の開発については、実 用化に向けて技術移転できるレベルに到達し、所期の目的を達成した。開発成果のうち、(a)はすでに技 術移転済、(b)、(c)については平成 18 年度より NEDO 継続研究で実用化開発を実施している。(d) はベンチャー企業による実用化を目指している。 ③-3 回路システム技術開発 (a） ディジタル回路における適応型クロックスキュー調整技術については、ルネサス M32R プロセッサおよ び三洋電機のディジタル家電用画像 LSI への適用を行った。ルネサス M32R プロセッサでは適応調整 により電源電圧を設計値よりも引き下げ、低消費電力化の効果を確認できた。また、三洋電機のディ ジタル家電用画像 LSI については産総研と三洋電機が共同研究を実施中である。商用レベルＬＳＩ設 58 計・試作、および共同研究、NDA を通じて、着実に技術移転段階に近づいている。 (b） 高速データ転送技術については、MIRAI プロジェクト第二期において高速通信に用いるガロア体演算 用 LSI において、従来の FPGA 比で PN 生成 9.5 倍、畳み込み符号生成 4.9 倍、リードソロモン復号 5.2 倍という世界最高速度の成果を達成し、これを進展させゲートレベルで再構成可能な LSI を開発し た。また、高速パラレル I/O により、4 チャネル、140cm 基板伝送に成功し、8.7Gbps という世界最高水 準の成果を挙げ、目標達成した。 (c） 適応調整応用技術および支援 EDA ツール開発に関しては、設計工程用とテスト工程用のツールを開 発した。また、MOS トランジスタモデル HiSIM（広島大開発）のパラメータフィッティング、OPC 最適化技 術を開発しその有効性を実証することができた。 以上より、製造後適応調整による微細 LSI の性能向上、歩留向上、ロバストネス確保という目的に向けた 成果を達成し、産業界での実用化に近づいた。本技術は 45nm 以降の技術世代においてますます重要性 を増すと考えられる。 59 表 4.1 Selete への技術移転に関する MIRAI プロジェクトリーダー と Selete 社長間の合意事項（2005 年 10 月 19 日） 移管内容・方法 移管対象技術 移管対象技術 ゲート絶縁 ゲート絶縁膜質高制御 プロセス技術 プロセス技術 （覚書１） Vth 実効仕事関数調整Vth High-k 実効仕事関数調整 制御ｹﾞｰﾄｽﾀｯｸ技術 制御ｹﾞｰﾄｽﾀｯｸ技術 （覚書１） z 装置メーカの参画を通じて プロセス技術を プロセス技術を移管する。 移管する。 z 今後 MIRAIは、LL-D&Aの独自優位性((傾斜組成プロファイル制御な 今後MIRAI 傾斜組成プロファイル制御 ど）をより明確にする。 など）をより明確にする。 z 必要に応じて両者で共同研究を行う。 PtSiに固有の技術にとどまらず、絶縁膜および z HfAlO HfAlO材料およびPtSi Vth制御技術として移管する。 Vth 制御技術として移管する。 ゲート電極による実効仕事関数調整 ゲート電極による実効仕事関数調整 CV解析技術（覚書１） z 新しい容量解析モデルを反映したソフトウエア とその使用法を移管 とその使用法を移 す る。 管する。 スケーラブル・ポーラス スケーラブル・ポーラス シリカ材料技術 シリカ材料技術 z 誘電率とヤング率を独立制御できる TMCTS TMCTS 処理を含む ポーラスシリ 処理を含む ポーラスシ SeleteがNEDO NEDO 装置を使用し カ材料・プロセス技術を移管する （新 。（Selete リカ材料・プロセス技術 を移管する。 Seleteと材料メーカとは共同研究を行う。） て継続研究を行う。新 と材料メーカとは共同研究を行う。） て継続研究を行う。 Selete （覚書２） Low-k ポーラス膜分析評価技術 ポーラス膜分析評価技術 （覚書２に含める？） z 吸着分光エリプソによる空孔計測法、表面波弾性率計測法などを 管する。 移管する。 z 産総研と Selete Selete間で共同研究 産総研と新 間で共同研究を行う。 を行う。 60 表 4.2 研究 High-k Low-k リ ソ グ ラ フ ィ 関 連 計 測 技 術 MIRAI から個別企業に移転決定した技術(青字）。及び共同研究を実施した技術(緑字）。 移転技術 High-k膜形成技術 z高品質ハフニウムアルミネート系絶縁膜 製膜技術、Layer-by-Layer Deposition and Annealing －LL-D&A製膜技術と装置技術 zハフニウムアルミネート（HfAlON） 製膜技術 Low-k材料技術 zプラズマ共重合Low-k膜形成技術 及び製膜装置 z塗布型ポーラスシリカLow-k材料 及び形成技術 zポーラスシリカTMCTSガスアニール技術 DUV光によるマスクパターン欠陥検査技術 z波長199 nmの検査用ＤＵＶ光源技術および高 速ＴＤＩセンサー技術 z透過/反射検査像処理技術 移転先 （移転決定または移転済、 共同研究・NDA実施 ） 日立国際電気 (移転済） ルネサス、沖、東芝 NEC (移転済） アルバック、三井化学 東京エレクトロン 回 路 シ ス テ ム zLL-D&A High-k製膜用実用機をH17 年度春に事業化。ベータ機開発 (第 二期共同研究） zMIRAI製膜ウエハの各社でのインテグ レーション・評価を共同研究により実 施。45nm技術実用化は今後 z共同研究を通じて技術移転。NECが NEDO継続研究等で実用化開発実施 z新Ｓｅｌｅｔｅとアルバック・三井化学が共 同研究開始 z東京エレクトロンで実用化開発 東芝 (移転済） Selete z装置メーカのPOC装置での共同評価 を達成。ベータ機相当装置を東芝が 開発 Selete (移転済） zSeleteがMIRAIⅢでのEUVリソグラフィ 開発に利用 EUVLマスクブランクスの露光波長検査技術 z暗視野結像による位相欠陥検出光学技術 zリアルタイムの転送データ演算処理技術 DUV光によるウェーハ欠陥検査技術 zDUV領域における検査光学系技術及び検査 像評価技術 東京精密 （NEDO継続研究 を通じて技術移転） CD-AFMによる高精度パターン寸法検査技術 新 構 造 ト ラ ン ジ ス タ 移転状況と課題 z装置メーカとの共同評価実施 z2006-2007年度、実用技術開発のた めのNEDO継続研究実施 z小型レーザ干渉計モジュール技術 zAFM探針の傾斜走査技術 z高精度配列の基準パターン供給技術 日立建機 （NEDO継続研究を 通じて技術移転） ひずみSOI技術 z酸化濃縮法によるひずみSOI基板技術 zひずみSOI CMOSトランジスタ技術 東芝ｾﾗﾐｯｸｽ、コマツ電子 東芝、NEC z共同研究実施 zMIRAI開発ひずみSOI基板を用いたイ ンテグレーション評価をデバイスメー カで実施 高精度半導体計測技術 zSiの局所応力計測装置 東京インスツルメンツ z実用装置を開発 クロックタイミングの適応調整技術 zMCUプロセッサ、動画像圧縮チップに適用し低 消費電力化を実証 ルネサス、三洋 イノテック z実用に近いLSIで性能実証 zEDAツールベンダと共同研究実施 産総研ベンチャー （移転済、 10Gbpsイーサ） z実用に近いLSIでの性能実証 Selete（移転済） zSeleteのENEXSSに移転し、稼動中 Selete z共同研究実施 高速データ転送技術と再構成可能LSI z 高速伝送線路の伝達関数の適応調整技術 遺伝的アルゴリズム応用技術 zイオン注入の分布関数パラメータの自動フィッ ティング zOPCのパターン補正技術 61