TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）

by user

on 28 марта 2017

Category: Documents

>> Downloads: 3

views

Report

Comments

Description

Download TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）

Transcript

TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）

参考資料
TMS320x2802x、2803x Piccoloアナログ・
デジタル・コンバータ（ADC）およびコンパレータ
リファレンス・ガイド
JAJU167
この資料は、Texas Ins truments Incorporated（TI）が英文で記述した資料を、皆様のご理解の一助として
頂くために日本テキサス・インスツルメンツ（日本TI）が英文から和文へ翻訳して作成したものです。資
料によっては正規英語版資料の更新に対応していないものがあります。日本TI による和文資料は、あくま
でもTI 正規英語版をご理解頂くための補助的参考資料としてご使用下さい。製品のご検討およびご採用に
あたりましては必ず正規英語版の最新資料をご確認下さい。
TI および日本TI は、正規英語版にて更新の情報を提供しているにもかかわらず、更新以前の情報に基づい
て発生した問題や障害等につきましては如何なる責任も負いません。
SPRUGE5F 翻訳版
最新の英語版
http://www.ti.com/lit/spruge5
JAJU167
www.tij.co.jp
目次
1 アナログ・デジタル・コンバータ（ ADC） ..................................................................................................... 7
1.1
機能........................................................................................................................................ 7
1.2
ブロック図 ................................................................................................................................ 8
1.3
SOCの動作原理 ...................................................................................................................... 8
1.4
ADC変換優先順位 ................................................................................................................. 12
1.5
同時サンプリング・モード .......................................................................................................... 15
1.6
EOCおよび割り込み動作 ......................................................................................................... 15
1.7
電源投入シーケンス ................................................................................................................ 16
1.8
ADCの校正 ........................................................................................................................... 17
1.9
内部/外部リファレンス電圧の選択 ............................................................................................. 18
1.10 ADCレジスタ .......................................................................................................................... 18
1.11 ADCのタイミング .................................................................................................................... 36
1.12 内部温度センサ ...................................................................................................................... 40
2 コンパレータ・ブロック .......................................................................................................................... 42
2.1
機能...................................................................................................................................... 42
2.2
コンパレータ機能 .................................................................................................................... 42
2.3
DACリファレンス ..................................................................................................................... 43
2.4
初期化 .................................................................................................................................. 44
2.5
デジタル・ドメイン操作.............................................................................................................. 45
2.6
コンパレータ・レジスタ .............................................................................................................. 45
2
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
図一覧
図1 ADCブロック図 ............................................................................................................................. 8
図2 SOCブロック図 ............................................................................................................................. 9
図3 ADCINx入力モデル......................................................................................................................10
図4 ONES HOT単一変換 ....................................................................................................................11
図5 ラウンド・ロビン優先順位の例 ........................................................................................................13
図6 高優先順位の例 ..........................................................................................................................14
図7 割り込みの構造 ...........................................................................................................................16
図8 ADC制御レジスタ1（A DCCTL1）（アドレス・オフセット00h） .................................................................19
図9 ADC制御レジスタ2（A DCCTL2）（アドレス・オフセット01h） .................................................................21
図10 ADC割り込みフラグ・レジスタ（A DCINTFLG）（アドレス・オフセット04h） .............................................22
図11 ADC割り込みフラグ・クリア・レジスタ（ADCINTFLGCLR）（アドレス・オフセット05h） .............................22
図12 ADC割り込みオーバーフロー・レジスタ（ADCINTOV F）（アドレス・オフセット06h） ................................23
図13 ADC割り込みオーバーフロー・クリア・レジスタ（ADCINTOVFCLR）（アドレス・オフセット07h） ...............23
図14 割り込みセレクト1および2レジスタ（ INTSE L1N2）（アドレス・オフセット08h） ........................................24
図15 割り込みセレクト3および4レジスタ（ INTSE L3N4）（アドレス・オフセット09h） ........................................24
図16 割り込みセレクト5および6レジスタ（ INTSE L5N6）（アドレス・オフセット0Ah） ........................................24
図17 割り込みセレクト7および8レジスタ（ INTSE L7N8）（アドレス・オフセット0Bh） ........................................24
図18 割り込みセレクト9および10レジスタ（INTSEL9N10）（アドレス・オフセット0Ch） ....................................24
図19 ADC変換開始優先順位コントロール・レジスタ（SOCP RICTL） ..........................................................26
図20 ADCサンプル・モード・レジスタ（ADCSAMPLEMODE）（アドレス・オフセット12h） ................................27
図21 ADC割り込みトリガSOCセレクト1レジスタ（ADCINTSOCSEL1）（アドレス・オフセット14h） ...................29
図22 ADC割り込みトリガSOCセレクト2レジスタ（ADCINTSOCSEL2）（アドレス・オフセット15h） ...................30
図23 ADC SOCフラグ1レジスタ（ADCSOCFLG1）（アドレス・オフセット18h） ..............................................30
図24 ADC SOC強制1レジスタ（A DCSOCFRC1）（アドレス・オフセット1Ah） ...............................................30
図25 ADC SOCオーバーフロー1レジスタ（ADCSOCOVF1）（アドレス・オフセット1Ch） ................................31
図26 ADC SOCオーバーフロー・クリア1レジスタ（ADCS OCOVFCLR1）（アドレス・オフセット1Eh） ...............31
図27 ADC SOC0～S OC15制御レジスタ（A DCS OCxCTL）（アドレス・オフセット20h～2Fh） .........................32
図28 ADCリファレンス/ゲイン・トリム・レジスタ（A DCREFTRIM）（アドレス・オフセット40h） ............................34
図29 ADCオフセット・トリム・レジスタ（A DCOFFTRIM）（アドレス・オフセット41h） ........................................34
図30 コンパレータ・ヒステリシス制御レジスタ ..........................................................................................34
図31 ADCリビジョン・レジスタ（ADCREV）（アドレス・オフセット4Fh） ..........................................................35
図32 ADC RES ULT0～RESULT15レジスタ（ADCRESULTx）（PF1ブロック・アドレス・オフセット00h～0Fh） .35
図33 連続モード/遅い割り込みパルスのタイミング例 ...............................................................................36
図34 連続モード/早い割り込みパルスのタイミング例 ...............................................................................37
図35 同時モード/遅い割り込みパルスのタイミング例 ...............................................................................38
図36 同時モード/早い割り込みパルスのタイミング例 ...............................................................................39
図37 NONOVERLAPモードのタイミング例 ............................................................................................39
図38 温度センサ転送関数...................................................................................................................40
図39 コンパレータのブロック図 .............................................................................................................42
図40 コンパレータ ..............................................................................................................................42
図43 コンパレータ制御（ COMP CTL）レジスタ.........................................................................................46
図44 コンペア出力ステータス（ COMPS TS）レジスタ................................................................................46
図45 DAC制御（DA CCTL）レジスタ ......................................................................................................47
図46 DAC値（ DACVAL）レジスタ .........................................................................................................47
図47 ランプ・ジェネレータ最大リファレンス・アクティブ（ RAMPMA XREF_ACTIVE） .....................................47
図48 ランプ・ジェネレータ最大リファレンス・シャドー（ RAMPMA XREF_SHDW）..........................................48
図49 ランプ・ジェネレータ減少アクティブ（RAMP DECVA L_A CTIVE） ........................................................48
図50 ランプ・ジェネレータ減少シャドー（RAMP DECVA L_SHDW） ............................................................48
図51 ランプ・ジェネレータ・ステータス（RAMPS TS） .................................................................................48
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
3
JAJU167
www.tij.co.jp
表一覧
表1 異なるA CQPS値でのサンプル・タイミング....................................................................................... 10
表2 ADCのコンフィギュレーション・レジスタと制御レジスタ（AdcRegsとAdc Result）： .................................. 19
表3 ADC制御レジスタ1（A DCCTL1）のフィールドの説明 ........................................................................ 20
表4 ADC制御レジスタ2（A DCCTL2）のフィールドの説明 ........................................................................ 22
表5 ADC割り込みフラグ・レジスタ（ADCINTFLG）のフィールドの説明....................................................... 22
表6 ADC割り込みフラグ・クリア・レジスタ（ADCINTFLGCLR）のフィールドの説明 ...................................... 23
表7 ADC割り込みオーバーフロー・レジスタ（A DCINTOVF）のフィールドの説明 ......................................... 23
表8 ADC割り込みオーバーフロー・クリア・レジスタ（ADCINTOVFCLR）のフィールドの説明......................... 24
表9 INTSELxNy レジスタのフィールドの説明 ......................................................................................... 25
表10 SOCPRICTLレジスタのフィールドの説明...................................................................................... 26
表11 ADCサンプル・モード・レジスタ（ADCSAMPLEMODE）のフィールドの説明 ....................................... 28
表12 ADC割り込みトリガSOCセレクト1レジスタ（ADCINTSOCSEL1）のフィールドの説明 .......................... 30
表13 ADC割り込みトリガSOCセレクト2レジスタ（ADCINTSOCSEL2）のフィールドの説明 .......................... 30
表14 ADC SOCフラグ1レジスタ（ADCSOCFLG1）のフィールドの説明 ..................................................... 30
表15 ADC SOC強制1レジスタ（A DCSOCFRC1）のフィールドの説明....................................................... 31
表16 ADC SOCオーバーフロー1レジスタ（ADCSOCOVF1）のフィールドの説明........................................ 31
表17 ADC SOCオーバーフロー・クリア1レジスタ（ADCS OCOVFCLR1）のフィールドの説明 ....................... 31
表18 ADC SOC0～S OC15制御レジスタ（A DCS OCxCTL）のフィールドの説明 ......................................... 32
表19 ADCリファレンス/ゲイン・トリム・レジスタ（A DCREFTRIM）のフィールドの説明 ................................... 34
表20 ADCオフセット・トリム・レジスタ（A DCOFFTRIM）のフィールドの説明................................................ 34
表21 コンパレータ・ヒステリシス制御レジスタのフィールドの説明 .............................................................. 35
表22 ADCリビジョン・レジスタ（ADCREV）のフィールドの説明 ................................................................. 35
表23 ADC RES ULT0～A DCRESULT15レジスタ（A DCRESULTx）のフィールドの説明 ............................. 36
表24 コンパレータの真理表 ................................................................................................................ 43
表25 コンパレータ・モジュール・レジスタ ................................................................................................ 45
表26 COMP CTLレジスタのフィールドの説明 ........................................................................................ 46
表27 コンペア出力ステータス（ COMPS TS）レジスタのフィールドの説明.................................................... 46
表28 DACCTLレジスタのフィールドの説明 ........................................................................................... 47
表29 DAC値（ DACVAL）レジスタのフィールドの説明.............................................................................. 47
表30 ランプ・ジェネレータ最大リファレンス・アクティブ（ RAMPMA XREF_ACTIVE）レジスタのフィールドの説明 47
表31 ランプ・ジェネレータ最大値リファレンス・シャドー（RAMPMA XREF_SHDW）レジスタのフィールドの説明 48
表32 ランプ・ジェネレータ減少値アクティブ（ RAMPDE CVAL_A CTIVE）のフィールドの説明......................... 48
表33 ランプ・ジェネレータ減少アクティブ（RAMP DECVA L_A CTIVE）のフィールドの説明 ............................ 48
表34 ランプ・ジェネレータ・ステータス（RAMPS TS )）のフィールドの説明.................................................... 48
4
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
最初にお読みください
表記規則
本書では、次の表記規則を使用しています。

16進数は、末尾にhが付いて表されるか、または先頭に0xが付いて表されます。たとえば、次の数字
40hまたは0x40は16進数の40（10進数の64）です。

本書内のレジスタは、図に示され、表で説明されます。
 各レジスタ図は、長方形で分割されたレジスタのフィールドを表します。各フィールドには、ビット
名のラベルが付けられます。開始および終了ビット番号は上に、リード/ ライト・プロパティは下
にあります。説明文は、プロパティに対して使用される表記を説明します。
 レジスタ図の予約ビットは、将来のデバイス拡張に使用されるビットを示します。
関連資料
以下の資料は、TIのWebサイト（ www.ti.com）からダウンロードできます。
SPRS523
—
『 TMS320F28020,
TMS320F28021,
TMS320F28022,
TMS320F28023,
TMS320F28026, TMS320F28027 Piccolo Microcontrollers Data Manual』には、ピンアウト、信
号表記、2802xデバイスの電気的仕様およびタイミング仕様が含まれています。
SPRZ292
—
『 TMS320F28020,
TMS320F28021,
TMS320F28022,
TMS320F28023,
TMS320F28026, TMS320F28027 Piccolo MCU Silicon Errata』では、シリコンに関する既知の
注意事項と回避策について説明しています。
SPRS584 — 『 TMS320F28032, TMS320F28033, TMS320F28034, TMS320F28035 Piccolo
Microcontrollers Data Manual』には、ピンアウト、信号表記、 2803xデバイスの電気的仕様および
タイミング仕様が含まれています。
SPRZ295 — 『 TMS320F28032, TMS 320F28033, TMS320F28034, TMS320F28035 Piccolo MCU
Silicon Errata』では、シリコンに関する既知の注意事項と回避策について説明しています。
CPUユーザーズ・ガイド—
SPRU430 — 『 TMS320C28x CPU and Instruction Set Reference Guide』では、中央演算処理ユ
ニット（CP U）と、 TMS320C28x 固定小数点デジタル・シグナル・プロセッサ（DSP）の命令セットについ
て説明しています。また、これらのDSPで利用できるエミュレーション機能についても説明します。
ペリフェラル・ガイド—
SPRUFN3 — 『 TMS320x2802x Piccolo System Control and Interrupts Reference Guide』では、
2802xマイクロコントローラ（MCU）の各種割り込みとシステム制御機能について説明しています。
SPRUGL8 — 『 TMS320x2803x Piccolo System Control and Interrupts Reference Guide』では、
2803xマイクロコントローラ（MCU）の各種割り込みとシステム制御機能について説明しています。
SPRU566 — 『 TMS320x28xx, 28xxx DSP Peripheral Reference Guide』には、28xデジタル・シグナ
ル・プロセッサ（DSP）のペリフェラル・リファレンス・ガイドが記載されています。
SPRUGO0 — 『 TMS320x2803x Piccolo Boot ROM Reference Guide』には、ブートローダ（工場でプ
ログラムされたブート・ローディング・ソフトウェア）の用途と機能に関する説明とコードの例が記載され
ています。また、デバイス・オンチップ・ブートROMの他の内容についても説明し、そのメモリ内のどこ
に情報のすべてが配置されているかを示します。
SPRUFN6 — 『 TMS320x2802x Piccolo Boot ROM Reference Guide』には、ブートローダ（工場でプ
ログラムされたブート・ローディング・ソフトウェア）の用途と機能に関する説明とコードの例が記載され
ています。また、デバイス・オンチップ・ブートROMの他の内容についても説明し、そのメモリ内のどこ
に情報のすべてが配置されているかを示します。
SPRUGE6 — 『 TMS320x2803x Piccolo Control Law Accelerator (CLA) Reference Guide』では、
制御補償器アクセラレータ（CLA）の動作について説明しています。
SPRUGE2 — 『 TMS320x2803x Piccolo Local Interconnect Network (LIN) Module Reference
Guide』では、ローカル相互接続ネットワーク（LIN）モジュールの動作について説明しています。
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
5
JAJU167
www.tij.co.jp
SPRUFK8 — 『 TMS320x2803x Piccolo Enhanced Quadrature Encoder Pul se (eQEP)
Reference Guide』では、eQEP（Enhanc ed Quadrature E ncoder Pulse）モジュールの動作につい
て説明しています。高性能のモーションおよび位置制御システムでは、このモジュールをリニアまたは
ロータリ・インクリメンタル・エンコーダとのインターフェイスに使用して、位置、方向、および速度情報を
エンコーダから取得します。この資料には、レジスタに関するモジュールの説明が含まれます。
SPRUGL7 — 『 TMS320x2803x Piccolo Enhanced Controller Area Network (eCAN) Reference
Guide』では、確立されたプロトコルを使用して電気的にノイズの多い環境内の他のコントローラとシリ
アル通信を行うeCAN（Enhanced Controller Area Network）の動作について説明しています。
SPRUGE5 — 『 TMS320x2802x, 2803x Piccolo Analog-to-Digi tal Converter (ADC) and
Comparator Reference Guide』では、12ビット・パイプラインADCであるオンチップADCモジュール
の設定方法と使用方法について説明しています。
SPRUGE9 — 『 TMS320x2802x, 2803x Piccolo Enhanced Pul se Width Modulator (ePWM)
Module Reference Guide』では、デジタル・モータ制御、スイッチ・モード電源制御、 UPS（無停電電
源装置）、他の形式の電源変換など、エンハンスドPWMモジュールについて説明しています。
SPRUGE8 — 『 TMS320x2802x, 2803x Piccolo High -Re solution Pul se Width Modulator
(HRPWM)』では、パルス幅モジュレータに対する高解像度拡張（ HRPWM）の動作について説明して
います。
SPRUGH1 — 『 TMS320x2802x, 2803x Piccolo Serial Communications Interface (SCI)
Reference Guide』では、SCIの使用方法について説明しています。
SPRUFZ8 — 『 TMS320x2802x, 2803x Piccolo Enhanced Capture (eCAP) Module Reference
Guide』では、エンハンスド・キャプチャ・モジュールについて説明しています。この資料には、モジュー
ルとレジスタの説明が含まれます。
SPRUG71 — 『 TMS320x2802x, 2803x Piccolo Serial Peripheral Interface (SPI) Reference
Guide』では、SPI（高速同期シリアル入力/出力（I/ O）ポート）について説明しています。このポートに
より、プログラムされた長さ（1～16ビット）のシリアル・ビット・ストリームを、プログラムされたビット転送
レートで送受信することができます。
SPRUFZ9 — 『 TMS320x2802x, 2803x Piccolo Inter-Integrated Circui t (I2C) Reference Guide』で
は、I2C（Inter-Integrated Circuit）モジュールの機能と動作について説明しています。
ツール・ガイド—
SPRU513 — 『 TMS320C28x Assembly Language Tools v5.0.0 User's Guide 』では、
TMS 320C28x デバイス用のアセンブリ言語ツール（アセンブリ言語コードの開発に使用するアセンブ
ラなどのツール）、アセンブラ擬似命令、マクロ、共通オブジェクト・ファイル・フォーマット、およびシン
ボリック・デバッグの擬似命令について説明しています。
SPRU514 — 『 TMS320C28x Optimizing C/C++ Compiler v5.0.0 User's Guide 』では、
TMS 320C28x™ C/C++ コンパイラについて説明しています。このコンパイラは、 ANSI標準 C/C++
ソース・コードを受け、 TMS 320C28xデバイス用のTMS320 DSPアセンブリ言語ソース・コードを生成
します。
SPRU608 — 『 TMS320C28x Instruction Set Simulator Technical Overview』では、C28x™コアの
命令セットをシミュレートするシミュレータ（ TMS 320C2000 IDE 用のCode Composer Studio内で利
用可能）について説明しています。
6
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
アナログ・デジタル・コンバータ（ADC）およびコンパレータ
このリファレンス・ガイドで説明するADCモジュールはタイプ3のA DCであり、Piccolo™ファミリのデバイス
に搭載されています。このリファレンス・ガイドで説明するコンパレータ機能は、タイプ 0のコンパレータです。
同タイプのモジュールを備えたデバイスの一覧、タイプ間の相違点、および同じタイプ内でのデバイス別相
違点の一覧については、『 TMS320C28xx, 28xxx DSP Peripheral Referenc e Guide 』（SPRU566）を参
照してください。
1
アナログ・デジタル・コンバータ（ADC）
このリファレンス・ガイドで説明するADCモジュールは、 12ビット・リサイクリックADC（1部分SA R、 1部分パ
イプライン）です。本書で「コア」と呼ばれるこのコンバータのアナログ回路には、フロントエンド・アナログ・マ
ルチプレクサ（MUX）、サンプル・ホールド（S/H）回路、変換コア、電圧レギュレータ、およびその他のアナロ
グ・サポート回路が含まれます。本書で「ラッパー」と呼ばれるデジタル回路には、プログラマブル変換、リ
ザルト・レジスタ、アナログ回路へのインターフェイス、デバイス・ペリフェラル・バスへのインターフェイス、お
よびその他のオンチップ・モジュールへのインターフェイスが含まれます。
1.1
機能
ADCのコアには、2つのサンプル・ホールド回路によって供給される単一の12ビット・コンバータが内蔵され
ています。サンプル・ホールド回路は、同時または連続的にサンプリングすることができます。これらの回路
には、最大16個のアナログ入力チャネルから信号が供給されます。使用可能なチャネルの数については、
デバイスのデータシートを参照してください。コンバータは、内部バンドギャップ・リファレンスで動作して実
電圧ベースの変換を行うように設定するか、一対の外部電圧リファレンス（VRE FHI/LO）で動作してレシオ
メトリック・ベースの変換を行うように設定できます。
以前のADCタイプとは異なり、このA DCはシーケンサ・ベースではありません。ユーザーは、単一のトリガ
から一連の変換を簡単に作成できます。ただし、操作の基本原理は、SOC（Start-Of-Conversions:変換開
始）と呼ばれる個々の変換の設定が中心となります。
ADCモジュールの機能を以下に示します。

２つのサンプル・ホールド（S/H）を搭載した12ビットADCコア

同時サンプリング・モードまたは連続サンプリング・モード

フル・レンジ・アナログ入力：0～3.3V固定、またはV REFHI/V REFLOレシオメトリック

フル・システム・クロックで動作（プリスケーリング不要）

最大16チャネル、マルチプレクス入力

16のSOC（トリガ、サンプル・ウィンドウ、およびチャネルの設定が可能）

16のリザルト・レジスタ（個々にアドレス指定可能）に変換値を格納

複数のトリガ・ソース
 S/W -ソフトウェアによる即時開始
 ePWM 1～8
 GPIO XINT2
 CPUタイマ0/1/2

ADCINT1/2

9つの柔軟なPIE割り込みにより、変換後に割り込みリクエストを設定可能
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
7
JAJU167
1.2
www.tij.co.jp
ブロック図
図1はADCモジュールのブロック図です。
図1 ADCブロック図
1.3
SOCの動作原理
以前のA DCタイプとは異なり、このADCはシーケンサ・ベースではありません。代わりに、このA DCはSOC
をベースとしています。SOCは、単一チャネルの単一変換を定義する設定セットを表す用語です。このセッ
トには、変換を開始するトリガ・ソース、変換するチャネル、取得（サンプル）ウィンドウ・サイズという 3つの
設定があります。各SOCは別々に設定され、トリガ、チャネル、およびサンプル・ウィンドウ・サイズを任意
に組み合わせて使用できます。同じトリガ、チャネル、および取得ウィンドウ（あるいは、そのいずれか）に
は、必要に応じて複数のSOCを設定できます。これにより、異なるトリガを使用した異なるチャネルの個別
サンプル、単一トリガを使用した同じチャネルのオーバーサンプリング、異なるチャネルの一連の変換を単
一トリガから独自に作成する処理など、非常に柔軟な方法で変換を設定できます。
SOCx のトリガ・ソースは、 ADCSOCx CTLレジスタのTRIGSELフィールドと、 ADCINTSOCSEL1または
ADCINTSOCSEL2 レジスタの該当ビットの組み合わせによって設定されます。ソフトウェアでは、
ADCSOCFRC1レジスタを使用してSOCイベントを強制することもできます。S OCxのチャネルとサンプル・
ウィンドウ・サイズは、ADCSOCxCTLレジスタのCHSELおよびA CQPS フィールドで設定されます。
8
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
図2 SOCブロック図
たとえば、 ePWM3タイマが周期マッチに達したときにチャネルA DCINA 1で単一変換を行うように設定する
には、周期マッチでSOCAまたはSOCB信号を出力するようにePWM3をセットアップする必要があります。
これを行う方法については、『 TMS320x2802x Piccolo Enhanced Pulse Width Modulat or Module
User's Guide』（SPRUGE 9）を参照してください。このケースでは、SOCA を使用することにします。次に、
ADCSOCxCTLレジスタを使用していずれかのS OCをセットアップします。どのS OCを選択しても違いはな
いので、ここではSOC0を使用することにします。ADCに使用できる最も速いサンプル・ウィンドウは 7サイク
ルです。サンプル・ウィンドウに最速時間、変換するチャネルにチャネルADCINA 1、SOC0トリガにePWM3
を選択したので、A CQPS フィールドを6、 CHSE Lフィールドを1、 TRIGSELフィールドを9にそれぞれセットし
ます。レジスタにライトされる結果値は以下のようになります。
ADCSOC0CTL = 4846h;
// (ACQPS=6, CHSEL=1, TRIGSEL=9)
このように設定すると、 ADCINA1 の単一変換は ePWM3 SOCA イベントで開始され、結果の値は
ADCRESULT0レジスタに格納されます。
代わりにADCINA1 を3Xによってオーバーサンプリングする必要がある場合は、 SOC1、 SOC2、および
SOC3にSOC0と同じ設定を指定することもできます。
ADCSOC1CTL = 4846h;
ADCSOC2CTL = 4846h;
ADCSOC3CTL = 4846h;
// (ACQPS=6, CHSEL=1, TRIGSEL=9)
// (ACQPS=6, CHSEL=1, TRIGSEL=9)
// (ACQPS=6, CHSEL=1, TRIGSEL=9)
このように設定すると、A DCINA1の4つの変換はePWM3 S OCA イベントで連続して開始され、結果の値
はADCRESULT0～ADCRESULT3レジスタに格納されます。
別のアプリケーションでは、 3つの異なる信号を同じトリガからサンプリングすることが必要になる場合もあ
ります。これを行うには、単にSOC0～SOC2のCHSELフィールドを変更し、 TRIGSELフィールドは未変更
のままにします。
ADCSOC0CTL = 4846h;
ADCSOC1CTL = 4886h;
ADCSOC2CTL = 48C6h;
// (ACQPS=6, CHSEL=1, TRIGSEL=9)
// (ACQPS=6, CHSEL=2, TRIGSEL=9)
// (ACQPS=6, CHSEL=3, TRIGSEL=9)
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
9
JAJU167
www.tij.co.jp
このように設定すると、 3つの変換はePWM3 SOCA イベントで連続して開始されます。チャネルA DCINA1
での変換の結果は、 ADCRES ULT0 に格納されます。チャネル A DCINA2 での変換の結果は、
ADCRESULT1に格納されます。チャネルA DCINA3での変換の結果は、A DCRES ULT2に格納されます。
変換されたチャネルとトリガは、変換結果が格納される場所には関係しません。リザルト・レジスタは、SOC
に対応しています。
注：
1.3.1
これらの例は完全なものではありません。クロックはPCLKCR0レジスタで有効にする必要が
あり、A DCが正しく機能するためにはADCに電力を供給する必要があります。P CLK CR0レ
ジスタについては、『 TMS320F2802x Piccolo System Control and Interrupts Referenc e
Guide』（SPRUFN3）を参照してください。ADCの電源投入シーケンスについては、セクション
1.7を参照してください。正しい動作周波数を得るには、 ADCCTL2レジスタのCLKDIV2E N
ビットも適切な値にセットする必要があります。 ADCCTL2レジスタの詳細については、セク
ション1.3.1を参照してください。
ADC取得（サンプル・ホールド）ウィンドウ
アナログ信号を迅速かつ効果的にドライブする能力は、外部ドライバごとに異なります。回路によっては、
ADCのサンプリング・コンデンサに正常に電荷を転送するために必要な時間が長くなります。この問題に対
処するため、 ADC は SOC 設定ごとのサンプル・ウィンドウの長さの制御に対応しています。各
ADCSOCxCTLレジスタにはACQP Sという6ビットのフィールドがあり、このフィールドによってサンプル・
ホールド（S/H）ウィンドウのサイズが決まります。
このフィールドにライトされる値は、そのSOCのサンプリング・ウィンドウに必要なサイクル数よりも1少ない
値です。したがって、このフィールドの値が 15の場合、サンプル時間のクロック・サイクルは16になります。
許容される最低サンプル・サイクル数は7です（ACQPS= 6）。合計サンプリング時間を求めるには、サンプ
ル・ウィンドウのサイズをA DCの変換時間（ 13 A DCクロック）に加算します。さまざまなサンプル時間の例
を以下の表1に示します。
表1 異なるACQPS値でのサンプル・タイミング
ADCクロック
ACQPS
サンプル・ウィンドウ
変換時間（13サイクル）
40MHz
40MHz
60MHz
60MHz
6
25
6
25
175 ns
625 ns
116.67ns
433.67ns
325ns
325ns
216.67ns
216.67ns
(1)
アナログ電圧の合計処
理時間 (1)
500.00ns
950.00ns
333.33ns
650ns
この合計時間は単一変換の場合の合計時間であり、平均速度を徐々に増加させるパイプライン効果は含まれません。
図3に示すように、ADCINピンはRC回路としてモデル化することができます。VREFLOがグランドに接続さ
れているため、ADCINの0から3. 3Vまで変動する電圧によって Typ. 2nsの時定数が得られます。
図3 ADCINx入力モデル
入力回路コンポーネントの代表値
スイッチ抵抗（Ron）：3.4kΩ
サンプリング・コンデンサ（Ch）：1.6pF
寄生容量（Cp）：5pF
ソース抵抗（RS ）：50Ω
10
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
1.3.2
JAJU167
トリガの操作
各SOCは、数多くの入力トリガのいずれかで開始するように設定できます。必要であれば、同じチャネルに
複数のSOCを設定することもできます。使用可能な入力トリガの一覧を以下に示します。

ソフトウェア

CPUタイマ0/1/2割り込み

XINT2 SOC

ePWM1～8 SOCAおよびSOCB
これらのトリガの設定詳細については、ADCSOCxCTLレジスタ・ビットの定義を参照してください。
また、 ADCINT1 とADCINT2 をフィードバックして別の変換をトリガすることもできます。この設定は、
ADCINTSOCSEL1/2レジスタで制御されます。このモードは、連続する変換ストリームが必要な場合に役
立ちます。ADC割り込み信号については、セクション1.6を参照してください。
1.3.3
チャネルの選択
各SOCは、使用可能なADCIN入力チャネルのいずれかを変換するように設定できます。連続サンプリン
グ・モード用にSOCを設定した場合は、ADCSOCxCTLレジスタの4ビットCHSELフィールドによって、どの
チャネルを変換するのかが定義されます。同時サンプリング・モード用にSOCを設定した場合は、 CHSEL
フィールドの最上位ビットが削除され、下位の3ビットによって、変換するチャネルのペアが定義されます。
ADCINA 0はVREFHIと共有されるため、外部リファレンス電圧モードの使用時に入力ソースとして使用す
ることはできません。このモードの詳細については、セクション1. 9を参照してください。
1.3.4
ワンショット単一変換のサポート
このモードでは、次にトリガされるSOCでの単一変換をラウンド・ロビン・スキームで実行できます。ワン
ショット・モードは、ラウンド・ロビン・ホイール内に存在するチャネルに対してのみ有効です。ラウンド・ロビ
ン・スキームでトリガされるSOC用に設定されていないチャネルは、ADCSOCPRIORITYCTLレジスタの
SOCPRIORITY フィールドの内容に基づいて優先順位を取得します。
図4 ONESHOT単一変換
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
11
JAJU167
www.tij.co.jp
連続モードと同時モードに対するワンショット・モードの影響を以下に説明します。
連続モード： RRモードにおける次にアクティブなSOC（現在のRRポインタの次）だけがSOCを生成できま
す。他のSOCスロットに対する他のトリガはすべて無視されます。
同時モード：現在のRRポインタに同時モードがイネーブルになっているSOCがある場合、アクティブなSOC
は現在のRRポインタから2だけインクリメントされます。これは、同時モードではSOCx およびS OCx+1の結
果が生成され、SOCx+1はユーザーによってトリガされることがないためです。
注：
1.4
上記の実装上の理由により、ONESHOT = 1とS OCP RIORITY = 11111は有効な組み合わ
せではありません。いかなる場合でも、これをユーザーに必要な動作モードにしないでくださ
い。上記の制限は、次のSOCを最終的にトリガする必要があるということを意味します。そうし
ないと、ADCは他の順不同トリガに対して新しいSOCを生成しません。非直交チャネルは、ワ
ンショット・モードの影響を受けない優先順位モードにする必要があります。
ADC変換優先順位
複数のSOCフラグが同時にセットされると、2つの優先順位形式のいずれかによってS OCの変換順序が決
定されます。デフォルトの優先順位方式はラウンド・ロビンです。このスキームでは、S OCは別のSOCより
も高い固有の優先順位を持つことはありません。優先順位は、ラウンド・ロビン・ポインタ（ RRP OINTE R）に
依存します。ADCSOCP RIORITY CTLレジスタで反映されるRRP OINTE Rは、最後に変換されたSOCを
ポイントします。最も高い優先順位のSOCはRRPOINTER値よりも大きい次の値に割り当てられ、SOC15
の後はS OC0に戻ります。0は変換がすでに行われたことを意味するため、リセット時の値は32になりま
す。 RRP OINTE Rの値が32の場合、最も高い優先順位はSOC0に割り当てられます。ADCCTL1.RESE T
ビットがセットされるか、S OCP RICTLレジスタがライトされると、 RRPOINTE Rはデバイス・リセットによって
リセットされます。
ラウンド・ロビン優先順位方式の例を図5に示します。
12
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
図5 ラウンド・ロビン優先順位の例
A
リセット後、SOC0は最も高い優先順位のSOCになります。
SOC7がトリガを受信します。
SOC7の設定済みチャネルがすぐに変換されます。
B
RRPOINTERは、SOC7をポイントするように変更されま
す。
これにより、SOC8が最も高い優先順位のSOCになります。
C
SOC2およびSOC12トリガが同時に受信されます。
SOC12は、ラウンド・ロビン・ホイール上の最初のSOCで
す。
SOC2の保留中に、SOC12の設定済みチャネルが変換され
ます。
D
RRPOINTERは、SOC12をポイントするように変更されま
す。
これにより、SOC2の設定済みチャネルが変換されます。
E
RRPOINTERは、SOC2をポイントするように変更されま
す。
これにより、SOC3が最も高い優先順位のSOCになります。
ADCSOCP RIORITY CTLレジスタのSOCPRIORITY フィールドを使用すると、単一のSOCからすべての
SOCまで、高優先順位を割り当てることができます。高優先順位として設定されたSOCは、現在の変換が
完了した後にラウンド・ロビン・ホイールを中断し、そのS OC自身を次の変換として挿入します。その変換が
完了すると、ラウンド・ロビン・ホイールは中断された地点から再開します。 2つの高優先順位のSOCが同
時にトリガされた場合は、番号が小さい方のS OCが優先されます。
高優先順位モードは、最初にSOC0に割り当てられ、その後は数字の昇順に割り当てられます。高優先順
位ではない最初のSOCは、 SOCPRIORITY フィールドにライトした値によって定義されます。つまり、
SOCPRIORITY に4をライトした場合は、SOC0、SOC1、SOC2、およびSOC3が高優先順位として定義さ
れ、SOC0が最も高い優先順位になります。
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
13
JAJU167
www.tij.co.jp
高優先順位のSOCの使用例を図6に示します。
図6 高優先順位の例
SOCPRIORITY = 4の場合の例
A リセット後、SOC4はラウンド・ロビン・ホイール上の最初の
SOCになります。
SOC7がトリガを受信します。
SOC7の設定済みチャネルがすぐに変換されます。
14
B
RRPOINTERは、SOC7をポイントするように変更されま
す。
これにより、SOC8はラウンド・ロビン・ホイール上の最初の
SOCになります。
C
SOC2およびSOC12トリガが同時に受信されます。
SOC2がラウンド・ロビン・ホイールを中断し、SOC12の保
留中にSOC2の設定済みチャネルが変換されます。
D
RRPOINTERは7をポイントした状態のままになります。
これにより、SOC12の設定済みチャネルが変換されます。
E
RRPOINTERは、SOC12をポイントするように変更されま
す。
これにより、SOC13はラウンド・ロビン・ホイール上の最初
のSOCになります。
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
1.5
JAJU167
同時サンプリング・モード
一部のアプリケーションでは、 2つの信号サンプリング間の遅延を最小限に抑えることが重要になります。
ADCには、 2つの異なるチャネルの同時サンプリングを可能にする２つのサンプル・ホールド回路が内蔵さ
れています。
同時サンプリング・モードは、ADCSAMPLEMODEレジスタでS OCxのペア用に設定されます。
偶数番号のSOCxとそれに続く奇数番号のS OCx（たとえば、SOC0とSOC1）は、 1つのイネーブル・ビット
（このケースではSIMULEN0）によって結合されます。結合動作は、以下のとおりです。

どちらか一方のSOCxトリガが変換のペアを開始します。

変換されるチャネルのペアは、トリガされたSOCxのCHSE Lフィールドの値に対応するA チャネルとB
チャネルで構成されます。このモードにおける有効値は 0～7です。

両方のチャネルが同時にサンプリングされます。

Aチャネルは常に最初に変換されます。

偶数のE OCxパルスはA チャネル変換に基づいて生成され、奇数のE OCxパルスはB チャネル変換に
基づいて生成されます。EOCx信号については、セクション1.6を参照してください。

A チャネル変換の結果は偶数のADCRESULTx レジスタにライトされ、B チャネル変換の結果は奇数
のADCRESULTxレジスタにライトされます。
たとえば、ADCSAMPLEMODE.SIMULEN0ビットをセットし、SOC0を以下のように設定したとします。
CHSEL = 2（ADCINA2/ADCINB2ペア）
TRIGSEL = 5（ADCTRIG5 = ePWM1.ADCSOCA）
ePWM1がADCSOCA トリガを送出すると、ADCINA 2とA DCINB 2の両方が同時にサンプリングされます
（優先順位があると想定）。その直後、A DCINA2チャネルが変換され、A DCRESULT0レジスタに値が格納
されます。E OC0パルスは、ADCCTL1. INTPULSEPOSの設定に応じてADCINA 2の変換開始時または完
了時に発生します。次に、ADCINB 2チャネルが変換され、A DCRES ULT1レジスタに値が格納されます。
EOC1パルスは、A DCCTL1. INTP ULSEPOS の設定に応じてADCINB 2の変換開始時または完了時に発
生します。
一般に、アプリケーションではペアの偶数SOCxのみ使用されることが予想されます。ただし、奇数SOCx を
代わりに使用することも、両方を使用することも可能です。後者の場合、両方のSOCxトリガが変換を開始
します。したがって、両方のSOCxが同じA DCRES ULTx レジスタに結果を格納し、相互に上書きする可能
性があるため、注意が必要です。
SOCxの優先順位ルールは、連続サンプリング・モードの場合と同じです。
セクション1.11は、同時サンプリング・モードのタイミングを示しています。
1.6
EOCおよび割り込み動作
独立したS OCx 設定セットが16個あるのと同様に、EOCxパルスも16個あります。連続サンプリング・モード
では、EOCxはSOCxに直接対応しています。同時サンプリング・モードでは、偶数EOCxとそれに続く奇数
EOCx のペアは、偶数SOCx とそれに続く奇数SOCx のペアに対応しています（セクション1.5の説明を参
照）。EOCx パルスは、ADCCTL1. INTP ULSEP OS の設定に応じて変換の開始時または終了時に発生し
ます。EOCxパルスの正確なタイミングについては、セクション1. 11を参照してください。
ADCには、フラグを立てたりPIE に渡したりできる9つの割り込みがあります。これらの各割り込みは、使用
可能な任意のEOCx 信号をソースとして受け入れるように設定できます。どのEOCx をソースにするのか
は、INTSELx Nyレジスタで設定します。また、A DCINT1およびA DCINT2信号は、SOCx トリガを生成する
ように設定できます。これは、連続する変換ストリームを作成する場合に役立ちます。
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
15
JAJU167
www.tij.co.jp
図7は、ADCの割り込み構造のブロック図を示しています。
図7 割り込みの構造
1.7
電源投入シーケンス
ADCがA DCオフ状態にリセットされます。いずれかのADCレジスタにライトする前に、PCLKCR0レジスタ
のADCE NCLK ビットをセットする必要があります。 P CLK CR0レジスタについては、『 TMS 320F2802x
Piccolo System Control Reference Guide 』（SPRUFN3）を参照してください。ADCの電源を投入する際
には以下のシーケンスを使用します。
1.
外部リファレンスが必要な場合は、A DCCTL1レジスタのビット3（A DCREFSE L）を使用してこのモー
ドをイネーブルにします。
2.
ADCCTL1レジスタのビット7～5（A DCPW DN、A DCB GPWD、A DCREFPWD）をセットして、リファレ
ンス、バンドギャップ、アナログ回路の電源を投入します。
3.
ADCCTL1レジスタのビット14（A DCE NABLE）をセットして、ADCをイネーブルにします。
4.
最初の変換を実行する前に、ステップ2の後に1ミリ秒の遅延が必要です。
別の方法として、ステップ1～3を同時に実行することもできます。
ADCの電源を切断する際は、ステップ2の3つのビットすべてを同時にクリアできます。A DCの電力レベル
はソフトウェアによって制御され、デバイスの電力モード状態とは独立している必要があります。
注：
16
このタイプのA DCでは、すべての回路の電源を投入してから1ms の遅延が必要です。これ
は、旧タイプのADCとは異なります。
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
1.8
JAJU167
ADCの校正
ゼロ・オフセット・エラーとフル・スケール・ゲイン・エラーは、コンバータに固有のエラーです。 ADCは、これ
らのエラーを訂正するように摂氏25度で工場出荷時に校正されますが、ユーザーはアプリケーションの環
境影響（周囲温度など）に合わせてオフセットを補正できます。特定のエミュレーション状況下にある場合
や、工場出荷時の設定（工場トリム設定）からの変更が必要な場合を除き、ユーザーが特定の作業を行う
必要はありません。ADCは、デバイス・ブート・プロセス中に適切に校正されます。
1.8.1
工場トリム設定と校正機能
製造およびテスト工程の際には、 TIがいくつかのADC設定と数個の内部オシレータ設定を校正します。こ
れらの設定は、 Device_c al()というC呼び出し可能関数の一部として TIの予約OTP メモリに組み込まれま
す。この関数は、ブートROMにおけるスタートアップ・ブート手順の際に呼び出され、工場トリム設定をそれ
ぞれのアクティブ・レジスタにライトします。この処理が行われるまで、ADCと内部オシレータは指定された
パラメータに従いません。エミュレーション中にブート・プロセスがスキップされた場合は、このトリム設定を
それぞれのレジスタに確実にライトして、ADCと内部オシレータがデータシートの仕様を満たすようにする
必要があります。これを行うには、この関数を手動またはアプリケーション自体で呼び出すか、またはCCS
によって直接ライトします。 gel 関数は、これを実現するために『 C2802x C/ C++ Header Files and
Peripheral Examples 』（SPRC823）の一部として用意されています。
Device_cal()関数の詳細については、『 TMS 320x2802x B oot ROM Reference Guide 』（SP RUFN6）を
参照してください。
TIの予約OTPメモリに含まれている工場トリム設定以外の値をA DCトリム・レジスタにライトした場合、 TIは
データシートで指定されたパラメータを保証できません。
1.8.2
ADCゼロ・オフセットの校正
ゼロ・オフセット・エラーは、VREFLOでの電圧変換時に結果として生じるデジタル値として定義されます。
このベース・エラーは、A DCのすべての変換に影響し、フル・スケール・ゲインおよび直線性の仕様とともに
コンバータのDC精度を決定付けます。ゼロ・オフセット・エラーは、正（VREFLOの提示時に正のデジタル
値が出力されることを意味する）または負（VREFLOの1ステップ上よりも高い電圧が引き続きデジタル・ゼ
ロ値としてリードされることを意味する）になる可能性があります。このエラーを訂正するために、エラーの 2
の補数がADCOFFTRIMレジスタにライトされます。A DCリザルト・レジスタに結果を格納する前に、このレ
ジスタに格納された値が適用されます。この処理はA DCコアに完全に内蔵されているため、結果のタイミン
グが影響を受けることはなく、どのトリム値に対してもA DCのフル・ダイナミック・レンジが維持されます。
Device_cal()関数を呼び出すと、工場校正されたオフセット誤り訂正がA DCOFFTRIMレジスタにライトされ
ますが、ユーザーはADCOFFTRIM レジスタを変更して、アプリケーション環境によって生じた追加のオフ
セット・エラーを補正できます。
ADCCTRL1レジスタのV REFLOCONV ビットを使用すると、A DCチャネルを犠牲にすることなく、この処理
を行うことができます。
ADCオフセットを再校正するには、以下の手順に従います。
1.
ADCOFFTRIM を80（ 50h）にセットします。これにより、ADCコア内に存在する可能性がある負のオフ
セットを補正するための人為的なオフセットが追加されます。
2.
ADCCTL1.VREFLOCONVを1にセットします。これにより、V REFLOは入力チャネルB 5に内部的に
接続されます。詳細については、ADCCTL1レジスタの説明を参照してください。
3.
複数の変換をB5で実行し（つまり、 VREFLOのサンプリング）、ボード・ノイズを補正するために平均
をとります。 B5をサンプリングするようにA DCをセットアップして開始する方法については、セクション
1.3を参照してください。
4.
ADCOFFTRI Mを、 80（ 50h）からステップ3で得た平均値を引いた値にセットします。これにより、ス
テップ1の人為的なオフセットが除去され、オフセット・エラーの2の補数が作成されます。
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
17
JAJU167
www.tij.co.jp
5.
ADCCTL1.VREFLOCONVを0にセットします。これにより、B 5が外部A DCINB5入力ピンに接続され
ます。
注：
1.8.3
共通ヘッダ・ファイル内のDSP2802x(3x)_Adc.cにあるA dcOffsetSelfCal()関数は、これらの
ステップを実行します。
ADCフル・スケール・ゲインの校正
ゲイン・エラーは、電圧入力が増加するにつれてインクリメンタル・エラーとして発生します。フル・スケール・
ゲイン・エラーは、最大入力電圧で発生します。オフセット・エラーの場合と同様に、ゲイン・エラーは正また
は負になる可能性があります。正のフル・スケール・ゲイン・エラーは、最大電圧が入力される前にフル・ス
ケール・デジタル結果に達することを意味します。負のフル・スケール・エラーは、フル・デジタル結果が決し
て達成されないことを意味します。校正関数の Device_cal()は、ADCフル・スケール・ゲイン・エラーを訂正
するための工場トリム値をADCREFTRIM レジスタにライトします。このレジスタは、 Device_cal()関数の呼
び出し後には変更しないでください。
1.8.4
ADCバイアス電流の校正
ADCの精度をさらに向上させるために、校正関数のDevic e_cal()は工場トリム値をADCバイアス電流の
ADCレジスタにもライトします。このレジスタは、Device_cal()関数の呼び出し後には変更しないでくださ
い。
1.9
内部/外部リファレンス電圧の選択
1.9.1
内部リファレンス電圧
ADC は、 2 つの異なるリファレンス・モードで動作できます。これらのリファレンス・モードは、
ADCCTL1.ADCREFSE Lビットで選択します。デフォルトでは、ADCのリファレンス電圧を生成するために
内部バンドギャップが選択されます。これは、0～3.3Vの固定スケール範囲に従って提示される電圧を変
換します。このモードにおける変換を決定する式は以下のとおりです。
デジタル値 = 0
入力 ≤ 0vの場合
デジタル値 = 4096 [(入力 – VREFLO)/3.3v]
0v < 入力 < 3.3vの場合
デジタル値 = 4095
入力 ≥ 3.3vの場合
*小数点以下切り捨て
**このモードでは、V REFLOがグランドに接続されている必要があります。一部のデバイスでは、これは内
部的に行われます。
1.9.2
外部リファレンス電圧
レシオメトリック信号として提示される電圧を変換するには、外部VREFHI/VREFLOピンを選択してリファレ
ンス電圧を生成する必要があります。 0～3.3V に固定されている内部バンドギャップ・モードの入力範囲と
は異なり、レシオメトリック・モードの入力範囲はVRE FLO～V REFHIになっています。変換された値は、こ
の範囲にスケーリングされます。たとえば、V REFLOを0.5V、V REFHIを3.0V にセットした場合、 1.75V の電
圧は2048のデジタル結果に変換されます。VREFLOとVREFHIの許容範囲については、デバイスのデー
タシートを参照してください。一部のデバイスでは、VREFLOがグランドに内部的に接続されているため、
VREFLOは0Vに制限されます。このモードにおける変換を決定する式は以下のとおりです。
デジタル値 = 0
デジタル値 = 4096 [(入力 – VREFLO)/(VREFHI – VREFLO)]
デジタル値 = 4095
*小数点以下切り捨て
1.10
入力 ≤ VREFLOの場合
VREFLO < 入力 < VREFHIの場合
入力 ≥ VREFHIの場合
ADCレジスタ
このセクションでは、ADCレジスタとビットの定義について説明します。レジスタは機能別にまとめられてい
ます。A DCRESULTxレジスタはペリフェラル・フレーム0にありますが、それ以外のA DCレジスタはすべて
18
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
ペリフェラル・フレーム2に配置されています。特定のアドレスについては、デバイスのデータシートを参照し
てください。
表2 ADCのコンフィギュレーション・レジスタと制御レジスタ（ AdcRegsとAdcResult）：
レジスタ名
ADCCTL1
ADCCTL2
ADCINTFLG
ADCINTFLGCLR
ADCINTOVF
ADCINTOVFCLR
INTSEL1N2
INTSEL3N4
INTSEL5N6
INTSEL7N8
INTSEL9N10
SOCPRICTL
ADCSAMPLEMODE
ADCINTSOCSEL1
ADCINTSOCSEL2
ADCSOCFLG1
ADCSOCFRC1
ADCSOCOVF1
ADCSOCOVFCLR1
ADCSOC0CTL～
ADCSOC15CTL
ADCREFTRIM
ADCOFFTRIM
ADCREV - Reserved
ADCRESULT0～
ADCRESULT15
1.10.1
アドレス・オフ
セット
サイズ
（ x16）
説明
0x00
0x01
0x04
0x05
0x06
0x07
0x08
0x09
0x0A
0x0B
0x0C
0x10
0x12
0x14
0x15
0x18
0x1A
0x1C
0x1E
0x20～ 0x2F
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
制御レジスタ1 (1)
(1)
制御レジスタ2
割り込みフラグ・レジスタ
割り込みフラグ・クリア・レジスタ
割り込みオーバーフロー・レジスタ
割り込みオーバーフロー・クリア・レジスタ
(1)
割り込み1および2選択レジスタ
割り込み3および4選択レジスタ(1)
割り込み5および6選択レジスタ(1)
割り込み7および8選択レジスタ(1)
割り込み9選択レジスタ（予約された割り込み10選択）(1)
SOC優先順位コントロール・レジスタ(1)
サンプリング・モード・レジスタ(1)
割り込みSOC選択1レジスタ（8チャネルの場合）(1)
割り込みSOC選択2レジスタ（8チャネルの場合）(1)
SOCフラグ1レジスタ（16チャネルの場合）
SOC強制1レジスタ（16チャネルの場合）
SOCオーバーフロー1レジスタ（16チャネルの場合）
SOCオーバーフロー・クリア1レジスタ（16チャネルの場合）
SOC0制御レジスタ～SOC15制御レジスタ(1)
0x40
0x41
0x4F
0x00～0x0F(2)
1
1
1
1
リファレンス・トリム・レジスタ(1)
オフセット・トリム・レジスタ(1)
リビジョン・レジスタ
ADC結果0レジスタ～ADC結果15レジスタ
(1)
このレジスタはEALLOW保護されています。
(2)
ADCRESULTレジスタのベース・アドレスは、他の ADCレジスタのベース・アドレスとは異なります。ヘッダ・ファイ
ルでは、ADCRESULTレジスタはAdcRegsレジスタ・ファイルではなくAdcResultレジスタ・ファイルにあります。
ADC制御レジスタ1（ADCCTL1）
注：
以下のADC制御レジスタは、EALLOW保護されています。
図8 ADC制御レジスタ1（ ADCCTL1）（アドレス・オフセット00h）
15
RESET
R-0/W-1
7
14
ADCENABLE
R/W-0
6
13
ADCBSY
R-0
5
12
4
3
ADCBSY CHN
R-0
2
8
ADCPWN
ADCBGPWD
ADCREFPWD
Reserv ed
ADCREFSEL
INTPULSEPOS
R/W-0
R/W-0
R/W-0
R-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、R-0/W-1 = 常に0としてリード/1をライトしてセット、-n = リセット後の値
1
VREFLO
CONV
R/W-0
0
TEMPCONV
R/W-0
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
19
JAJU167
www.tij.co.jp
表3 ADC制御レジスタ1（ ADCCTL1）のフィールドの説明
ビット
15
フィールド
RESET
値
0
1
説明
ADCモジュール・ソフトウェアのリセット。このビットによってADCモジュール全体のマス
タ・リセットを行います。すべてのレジスタ・ビットとステート・マシンが、デバイス・リセッ
ト・ピンがLowにされたとき（またはパワー・オン・リセット後）の初期状態にリセットされま
す。これは1回限り効果があるビットで、1にセットされるとビット自体が即座にクリアされ
ます。このビットのリードは常に0を返します。また、ADCのリセットには2クロック・サイク
ルの遅延があります。つまり、ADCリセットの命令後、2クロック・サイクルが過ぎるまで
は他のADC制御レジスタ・ビットを変更できません。
影響なし。
ADCモジュール全体をリセットします（ADCロジックによってビットが0にセットされる）。
注：ADCモジュールはシステム・リセット中にリセットされます。それ以外のときにADCモ
ジュールをリセットする必要がある場合は、このビットに1をライトすれば可能です。2ク
ロック・サイクル後に、ADCCTL1レジスタ・ビットに適切な値をライトできます。アセンブ
リ・コードを以下に示します。
MOV ADCCTL1, #1xxxxxxxxxxxxxxxb ; ADC（RESET = 1）をリセットします。
NOP ; 2サイクル遅延させます。
NOP
MOV ADCCTL1, #0xxxxxxxxxxxxxxxb ; ユーザーが必要とする値にセットします。
14
ADCENABLE
0
1
13
ADCBSY
0
1
12-8
ADCBSYCHN
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
1xh
20
注：デフォルト設定で十分な場合は、2番目のMOVは不要です。
ADCイネーブル。
ADCディスエーブル（ADCの電源は切断しない）。
ADCイネーブル。ADC変換の前にセットする必要があります（ADC電源投入ビットを
セットした後に直接セットすることを推奨）。
ADCビジー。
ADC SOCの生成時にセットされ、下記に従ってクリアされます。ADCがサンプリング可
能かどうかを判断するために、ADCステート・マシンによって使用されます。
連続モード：S/Hパルスの負のエッジ後、4 ADCクロックでクリアされます。
同時モード：S/Hパルスの負のエッジ後、14 ADCクロックでクリアされます。
ADCは次のチャネルのサンプリングに使用できます。
ADCはビジー状態であるため、別のチャネルをサンプリングできません。
現在のチャネルに対するADC SOCの生成時にセットされます。
ADCBSY = 0の場合：最後に変換したチャネルの値を保持します。
ADCBSY = 1の場合：現在処理中のチャネルを反映します。
ADCINA0は現在処理中であるか、または最後に変換されたチャネルです。
ADCINA1は現在処理中であるか、または最後に変換されたチャネルです。
ADCINA2は現在処理中であるか、または最後に変換されたチャネルです。
ADCINA3は現在処理中であるか、または最後に変換されたチャネルです。
ADCINA4は現在処理中であるか、または最後に変換されたチャネルです。
ADCINA5は現在処理中であるか、または最後に変換されたチャネルです。
ADCINA6は現在処理中であるか、または最後に変換されたチャネルです。
ADCINA7は現在処理中であるか、または最後に変換されたチャネルです。
ADCINB0は現在処理中であるか、または最後に変換されたチャネルです。
ADCINB1は現在処理中であるか、または最後に変換されたチャネルです。
ADCINB2は現在処理中であるか、または最後に変換されたチャネルです。
ADCINB3は現在処理中であるか、または最後に変換されたチャネルです。
ADCINB4は現在処理中であるか、または最後に変換されたチャネルです。
ADCINB5は現在処理中であるか、または最後に変換されたチャネルです。
ADCINB6は現在処理中であるか、または最後に変換されたチャネルです。
ADCINB7は現在処理中であるか、または最後に変換されたチャネルです。
無効な値です。
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
表3 ADC制御レジスタ1（ ADCCTL1）のフィールドの説明（続き）
ビット
7
フィールド
ADCPWDN
値
0
1
6
ADCBGPWD
0
1
5
ADCREFPWD
4
3
0
1
0
Reserved
ADCREFSEL
0
1
2
INTPULSEPOS
0
1
1
VREFLOCONV
0
1
0
TEMPCONV
0
1
説明
ADC電源切断（ロー・アクティブ）。
このビットが、バンドギャップとリファレンス回路を除く、アナログ・コア内のすべてのア
ナログ回路の電源投入と電源切断を制御します。
バンドギャップとリファレンス回路を除く、コア内のすべてのアナログ回路の電源が切
断されます。
コア内のアナログ回路の電源が投入されます。
バンドギャップ回路の電源切断（ロー・アクティブ）。
バンドギャップ回路の電源が切断されます。
コア内のバンドギャップ・バッファ回路の電源が投入されます。
リファレンス・バッファ回路の電源切断（ロー・アクティブ）。
リファレンス・バッファ回路の電源が切断されます。
コア内のリファレンス・バッファ回路の電源が投入されます。
リードはゼロを返します。ライトは何の影響も及ぼしません。
内部/外部リファレンス選択。
リファレンス生成に使用される内部バンドギャップ。
外部VREFHI/VREFLOピンがリファレンス生成に使用されます。一部のデバイスで
は、VREFHIピンはADCINA0と共有されます。この場合、ADCINA0は、このモードで
の変換には使用できません。一部のデバイスでは、VREFLOピンはVSSAと共有され
ます。この場合、VREFLO電圧は変更できません。
INTパルス生成制御。
ADCが変換を開始すると、INTパルスが生成されます（サンプリングされた信号のサ
ンプル・パルスの負エッジ）。
INTパルス生成は、リザルト・レジスタへのADC結果ラッチの1サイクル前に行われま
す。
VREFLO変換。
イネーブルにすると、内部的にVREFLOをADCチャネルB5に接続し、ADCINB5ピン
をADCから切断します。ADCINB5ピンがデバイス上に存在するかどうかは、この機
能には影響しません。ADCINB5ピンの外部回路は、このモードの影響を受けませ
ん。
ADCINB5はADCモジュールに通常どおり渡され、ADCINB5へのVREFLO接続は
ディスエーブルになります。
VREFLOは、サンプリングのために内部的にADCに接続されます。
温度センサ変換。イネーブルにすると、内部温度センサをADCチャネルA5に接続し、
ADCINA5ピンをADCから切断します。ADCINA5ピンがデバイス上に存在するかどう
かは、この機能には影響しません。ADCINA5ピンの外部回路は、このモードの影響
を受けません。
ADCINA5はADCモジュールに通常どおり渡され、ADCINA5への内部温度センサ接
続はディスエーブルになります。
温度センサは、サンプリングのために内部的にADCに接続されます。
ADC制御レジスタ2（ADCCTL2）
1.10.2
注：
以下のADC制御レジスタは、EALLOW保護されています。
図9 ADC制御レジスタ2（ ADCCTL2）（アドレス・オフセット01h）
15
Reserv ed
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
3
2
CLKDIV4EN
R/W-0
1
ADCNONOVERLAP
R/W-0
0
CLKDIV2EN
R/W-0
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
21
JAJU167
www.tij.co.jp
表4 ADC制御レジスタ2（ ADCCTL2）のフィールドの説明
ビット
15-3
2
フィールド
Reserved
CLKDIV4EN
値
0
0
1
1
ADCNONOVERL
AP
0
1
0
CLKDIV2EN
0
1
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
イネーブルにすると、ADC入力クロックを4で除算します。F2802x/F2803xでは、必
ず０にしてください。
ADCクロック = CPUクロック
ADCクロック = CPUクロック/4
ADCNONOVERLAP制御ビット。
サンプルと変換のオーバーラップが許可されます。
サンプルのオーバーラップは許可されません。
イネーブルにすると、ADC入力クロックを2で除算します。/2 ADCCLKの動作中は、
スループット改善のために116.6nsに適合するように最小サンプル継続時間をス
ケーリングします。
ADCクロック = CPUクロック
ADCクロック = CPUクロック/2
ADC割り込みレジスタ
1.10.3
図10 ADC割り込みフラグ・レジスタ（ ADCINTFLG）（アドレス・オフセット04h）
15
9
7
6
5
ADCINT8
ADCINT7
ADCINT6
R-0
R-0
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
Reserv ed
R-0
4
ADCINT5
R-0
3
ADCINT4
R-0
2
ADCINT3
R-0
1
ADCINT2
R-0
8
ADCINT9
R-0
0
ADCINT1
R-0
表5 ADC割り込みフラグ・レジスタ（ ADCINTFLG）のフィールドの説明
ビット
15-9
8-0
フィールド
Reserved
値
0
ADCINTx
（x = 9～1）
0
1
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
ADC割り込みフラグ・ビット：このビットのリードは、ADCINTパルスが生成されたか
どうかを示します。
ADC割り込みパルスが生成されていない。
ADC割り込みパルスが生成されている。
ADC割り込みが連続モードになっている場合は（INTSELxNyレジスタ）、フラグ・ビッ
トがセットされていても、選択したEOCイベントが発生するたびに割り込みパルスが
生成されます。連続モードがイネーブルになっていない場合は、ユーザーが
ADCINTFLGCLRレジスタを使用してこのフラグ・ビットをクリアするまで、割り込み
パルスは生成されません。代わりに、ADC割り込みオーバーフロー・イベントが
ADCINTOVFレジスタで発生します。
図11 ADC割り込みフラグ・クリア・レジスタ（ ADCINTFLGCLR）（アドレス・オフセット05h）
15
Reserv ed
R-0
7
6
5
4
3
ADCINT8
ADCINT7
ADCINT6
ADCINT5
ADCINT4
WIC-0
WIC-0
WIC-0
WIC-0
WIC-0
凡例：WIC = 1をライトしてクリア／常に0をリード、R = リードのみ、-n = リセット後の値
22
9
2
ADCINT3
WIC-0
1
ADCINT2
WIC-0
8
ADCINT9
WIC-0
0
ADCINT1
WIC-0
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
表6 ADC割り込みフラグ・クリア・レジスタ（ ADCINTFLGCLR）のフィールドの説明
ビット
15-9
8-0
フィールド
Reserved
ADCINTx
（x = 9～1）
値
0
0
1
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
ADC割り込みフラグ・クリア・ビット。
アクションなし。
ADC割り込みが連続モードになっている場合は（INTSELxNyレジスタ）、フラグ・ビッ
トがセットされていても、選択したEOCイベントが発生するたびに割り込みパルスが
生成されます。連続モードがイネーブルになっていない場合は、ユーザーが
ADCINTFLGCLRレジスタを使用してこのフラグ・ビットをクリアするまで、割り込み
パルスは生成されません。代わりに、ADC割り込みオーバーフロー・イベントが
ADCINTOVFレジスタで発生します。
フラグ・ビットをクリア/セットする場合の境界条件：ハードウェアがビットをセットしよう
としているときにソフトウェアが同じサイクルでビットをクリアしようとすると、以下の
処理が行われます。
1. ソフトウェアが優先され、フラグをクリアします。
2. ハードウェアによるセットは破棄され、信号はラッチからPIEに反映されません。
3. オーバーフロー・フラグ/状態が生成されます。
図12 ADC割り込みオーバーフロー・レジスタ（ ADCINTOVF）（アドレス・オフセット06h）
15
9
7
6
5
ADCINT8
ADCINT7
ADCINT6
R-0
R-0
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
Reserv ed
R-0
4
ADCINT5
R-0
3
ADCINT4
R-0
2
ADCINT3
R-0
1
ADCINT2
R-0
8
ADCINT9
R-0
0
ADCINT1
R-0
表7 ADC割り込みオーバーフロー・レジスタ（ ADCINTOVF）のフィールドの説明
ビット
15-9
8-0
フィールド
Reserved
ADCINTx
（x = 9～1）
値
0
0
1
説明
予約
ADC割り込みオーバーフロー・ビット。
ADCINTパルスの生成時にオーバーフローが発生したかどうかを示します。それぞ
れのADCINTFLGビットがセットされ、選択した追加のEOCトリガが生成されると、
オーバーフロー状態が発生します。
ADC割り込みオーバーフロー・イベントが検出されていない。
ADC割り込みオーバーフロー・イベントが検出されている。
オーバーフロー・ビットでは、連続モード・ビットの状態は無視されます。オーバーフ
ロー状態は、このモード選択とは無関係に生成されます。
図13 ADC割り込みオーバーフロー・クリア・レジスタ（ ADCINTOVFCLR）（アドレス・オフセット07h）
15
Reserv ed
R-0
7
6
5
4
ADCINT8
ADCINT7
ADCINT6
ADCINT5
WIC-0
WIC-0
WIC-0
WIC-0
凡例：WIC = 1をライトしてクリア／常に0をリード、R = リードのみ、-n = リセット後の値
9
3
ADCINT4
WIC-0
2
ADCINT3
WIC-0
1
ADCINT2
WIC-0
8
ADCINT9
WIC-0
0
ADCINT1
WIC-0
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
23
JAJU167
www.tij.co.jp
表8 ADC割り込みオーバーフロー・クリア・レジスタ（ ADCINTOVFCLR）のフィールドの説明
ビット
フィールド
値
15-9
8-0
Reserved
ADCINTx
（x = 9～1）
0
注：
0
1
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
ADC割り込みオーバーフロー・クリア・ビット。
アクションなし。
それぞれのオーバーフロー・ビットをADCINTOVFレジスタでクリアします。ハード
ウェアがADCINTOVFレジスタのオーバーフロー・ビットをセットしようとしている同じ
クロック・サイクルでソフトウェアがこのビットをセットしようとすると、ハードウェアが
優先され、ADCINTOVFビットがセットされます。
以下の割り込みセレクト・レジスタは、EALLOW保護されています。
図14 割り込みセレクト1および2レジスタ（ INTSEL1N2）（アドレス・オフセット08h）
15
14
13
Reserv ed
INT2CONT
INT2E
R-0
R/W-0
R/W-0
7
6
5
Reserv ed
INT1CONT
INT1E
R-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
12
8
INT2SEL
R/W-0
4
0
INT1SEL
R/W-0
図15 割り込みセレクト3および4レジスタ（ INTSEL3N4）（アドレス・オフセット09h）
15
14
13
Reserv ed
INT4CONT
INT4E
R-0
R/W-0
R/W-0
7
6
5
Reserv ed
INT3CONT
INT3E
R-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
12
8
INT4SEL
R/W-0
4
0
INT3SEL
R/W-0
図16 割り込みセレクト5および6レジスタ（ INTSEL5N6）（アドレス・オフセット0Ah）
15
14
13
Reserv ed
INT6CONT
INT6E
R-0
R/W-0
R/W-0
7
6
5
Reserv ed
INT5CONT
INT5E
R-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
12
8
INT6SEL
R/W-0
4
0
INT5SEL
R/W-0
図17 割り込みセレクト7および8レジスタ（ INTSEL7N8）（アドレス・オフセット0Bh）
15
14
13
Reserv ed
INT8CONT
INT8E
R-0
R/W-0
R/W-0
7
6
5
Reserv ed
INT7CONT
INT7E
R-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
12
8
INT8SEL
R/W-0
4
0
INT7SEL
R/W-0
図18 割り込みセレクト9および10レジスタ（ INTSEL9N10）（アドレス・オフセット0Ch）
15
8
Reserv ed
R-0
7
6
5
Reserv ed
INT9CONT
INT9E
R-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
24
4
0
INT9SEL
R/W-0
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
表9 INTSELxNyレジスタのフィールドの説明
ビット
15
14
フィールド
Reserved
INTyCONT
値
0
0
1
13
INTyE
0
1
12-8
7
6
INTySEL
Reserved
INTxCONT
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
1xh
0
0
1
5
INTxE
0
1
4-0
INTxSEL
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
1xh
説明
予約
ADCINTy連続モード・イネーブル。
ADCINTyフラグ（ADCINTFLGレジスタ）がユーザーによってクリアされるまで、
ADCINTyパルスは生成されません。
フラグ・ビットがクリアされているかどうかに関係なく、EOCパルスが生成されるたび
にADCINTyパルスが生成されます。
ADCINTy割り込みイネーブル。
ADCINTyがディスエーブルになります。
ADCINTyがイネーブルになります。
ADCINTy EOCソース・セレクト。
EOC0がADCINTyのトリガです。
EOC1がADCINTyのトリガです。
EOC2がADCINTyのトリガです。
EOC3がADCINTyのトリガです。
EOC4がADCINTyのトリガです。
EOC5がADCINTyのトリガです。
EOC6がADCINTyのトリガです。
EOC7がADCINTyのトリガです。
EOC8がADCINTyのトリガです。
EOC9がADCINTyのトリガです。
EOC10がADCINTyのトリガです。
EOC11がADCINTyのトリガです。
EOC12がADCINTyのトリガです。
EOC13がADCINTyのトリガです。
EOC14がADCINTyのトリガです。
EOC15がADCINTyのトリガです。
無効な値です。
リードはゼロを返します。ライトは何の影響も及ぼしません。
ADCINTx連続モード・イネーブル。
ADCINTxフラグ（ADCINTFLGレジスタ）がユーザーによってクリアされるまで、
ADCINTxパルスは生成されません。
フラグ・ビットがクリアされているかどうかに関係なく、EOCパルスが生成されるたび
にADCINTxパルスが生成されます。
ADCINTx割り込みイネーブル。
ADCINTxがディスエーブルになります。
ADCINTxがイネーブルになります。
ADCINTx EOCソース・セレクト。
EOC0がADCINTxのトリガです。
EOC1がADCINTxのトリガです。
EOC2がADCINTxのトリガです。
EOC3がADCINTxのトリガです。
EOC4がADCINTxのトリガです。
EOC5がADCINTxのトリガです。
EOC6がADCINTxのトリガです。
EOC7がADCINTxのトリガです。
EOC8がADCINTxのトリガです。
EOC9がADCINTxのトリガです。
EOC10がADCINTxのトリガです。
EOC11がADCINTxのトリガです。
EOC12がADCINTxのトリガです。
EOC13がADCINTxのトリガです。
EOC14がADCINTxのトリガです。
EOC15がADCINTxのトリガです。
無効な値です。
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
25
JAJU167
www.tij.co.jp
ADC優先順位レジスタ
1.10.4
注：
以下のSOC優先順位コントロール・レジスタは、EALLOW保護されています。
図19 ADC変換開始優先順位コントロール・レジスタ（ SOCPRICTL）
15
11
10
Reserv ed
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
5
RRPOINTER
R-20h
4
0
SOCPRIORITY
R/W-0
表10 SOCPRICTLレジスタのフィールドの説明
ビット
15-11
10-5
フィールド
Reserved
RRPOINTER
値
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
1xh
20h
その他
26
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
ラウンド・ロビン・ポインタ。変換順序を決定するために、ラウンド・ロビン・スキームに
よって使用される最後に変換されたラウンド・ロビンSOCxの値を保持します。
SOC0は最後に変換されたラウンド・ロビンSOCです。SOC1は最も高いラウンド・ロ
ビン優先順位です。
SOC1は最後に変換されたラウンド・ロビンSOCです。SOC2は最も高いラウンド・ロ
ビン優先順位です。
SOC2は最後に変換されたラウンド・ロビンSOCです。SOC3は最も高いラウンド・ロ
ビン優先順位です。
SOC3は最後に変換されたラウンド・ロビンSOCです。SOC4は最も高いラウンド・ロ
ビン優先順位です。
SOC4は最後に変換されたラウンド・ロビンSOCです。SOC5は最も高いラウンド・ロ
ビン優先順位です。
SOC5は最後に変換されたラウンド・ロビンSOCです。SOC6は最も高いラウンド・ロ
ビン優先順位です。
SOC6は最後に変換されたラウンド・ロビンSOCです。SOC7は最も高いラウンド・ロ
ビン優先順位です。
SOC7は最後に変換されたラウンド・ロビンSOCです。SOC8は最も高いラウンド・ロ
ビン優先順位です。
SOC8は最後に変換されたラウンド・ロビンSOCです。SOC9は最も高いラウンド・ロ
ビン優先順位です。
SOC9は最後に変換されたラウンド・ロビンSOCです。SOC10は最も高いラウンド・
ロビン優先順位です。
SOC10は最後に変換されたラウンド・ロビンSOCです。SOC11は最も高いラウンド・
ロビン優先順位です。
SOC11は最後に変換されたラウンド・ロビンSOCです。SOC12は最も高いラウンド・
ロビン優先順位です。
SOC12は最後に変換されたラウンド・ロビンSOCです。SOC13は最も高いラウンド・
ロビン優先順位です。
SOC13は最後に変換されたラウンド・ロビンSOCです。SOC14は最も高いラウンド・
ロビン優先順位です。
SOC14は最後に変換されたラウンド・ロビンSOCです。SOC15は最も高いラウンド・
ロビン優先順位です。
SOC15は最後に変換されたラウンド・ロビンSOCです。SOC0は最も高いラウンド・
ロビン優先順位です。
無効な値です。
値をリセットして、変換されたSOCがないことを示します。SOC0は最も高いラウンド・
ロビン優先順位です。デバイスのリセット時、ADCCTL1.RESETビットのセット時、ま
たはSOCPRICTLレジスタのライト時には、この値にセットします。最後のケースで
は、変換が現在進行中であれば、その変換が完了してから、新しい優先順位が有効
になります。
無効な選択です。
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
表10 SOCPRICTLレジスタのフィールドの説明（続き）
ビット
4-0
フィールド
SOCPRIORITY
値
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
10h
その他
説明
SOC優先順位。
優先順位モードのカットオフ・ポイントとSOCxのラウンド・ロビン・アービトレーション
を決定します。
SOC優先順位は、すべてのチャネルに対してラウンド・ロビン・モードで処理されま
す。
SOC0は高優先順位であり、残りのチャネルはラウンド・ロビン・モードにあります。
SOC0～SOC1は高優先順位であり、SOC2～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC2は高優先順位であり、SOC3～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC3は高優先順位であり、SOC4～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC4は高優先順位であり、SOC5～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC5は高優先順位であり、SOC6～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC6は高優先順位であり、SOC7～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC7は高優先順位であり、SOC8～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC8は高優先順位であり、SOC9～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC9は高優先順位であり、SOC10～SOC15はラウンド・ロビン・モードに
あります。
SOC0～SOC10は高優先順位であり、SOC11～SOC15はラウンド・ロビン・モード
にあります。
SOC0～SOC11は高優先順位であり、SOC12～SOC15はラウンド・ロビン・モード
にあります。
SOC0～SOC12は高優先順位であり、SOC13～SOC15はラウンド・ロビン・モード
にあります。
SOC0～SOC13は高優先順位であり、SOC14～SOC15はラウンド・ロビン・モード
にあります。
SOC0～SOC14は高優先順位であり、SOC15はラウンド・ロビン・モードにありま
す。
すべてのSOCが高優先順位モードにあり、SOC番号によって調停されます。
無効な選択です。
ADC SOCレジスタ
1.10.5
注：
以下のADCサンプル・モード・レジスタは、EALLOW保護されています。
図20 ADCサンプル・モード・レジスタ（ ADCSAMPLEMODE）（アドレス・オフセット12h）
15
8
Reserv ed
R-0
7
6
5
SIMULEN14
SIMULEN12
SIMULEN10
R/W-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
4
SIMULEN8
R/W-0
3
SIMULEN6
R/W-0
2
SIMULEN4
R/W-0
1
SIMULEN2
R/W-0
0
SIMULEN0
R/W-0
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
27
JAJU167
www.tij.co.jp
表11 ADCサンプル・モード・レジスタ（ ADCSAMPLEMODE）のフィールドの説明
ビット
15:8
7
フィールド
Reserved
SIMULEN14
値
0
0
1
6
SIMULEN12
0
1
5
SIMULEN10
0
1
4
SIMULEN8
0
1
28
説明
予約
SOC14/SOC15の同時サンプリング・イネーブル。同時サンプリング・モードで
SOC14とSOC15を結合します。詳細については、セクション1.5を参照してくださ
い。ADCがSOC14またはSOC15を変換している最中には、このビットをセットしな
いでください。
SOC14およびSOC15に対してセットされた単一サンプル・モード。CHSELフィール
ドのすべてのビットによって、変換されるチャネルが定義されます。EOC14は
SOC14に対応します。EOC15はSOC15に対応します。SOC14の結果は、
ADCRESULT14レジスタに格納されます。SOC15の結果は、ADCRESULT15に
格納されます。
SOC14およびSOC15の同時サンプル。CHSELフィールドの下位3ビットによって、
変換されるチャネルのペアが定義されます。EOC14とEOC15は、SOC14とSOC15
のペアに対応します。SOC14とSOC15の結果は、それぞれADCRESULT14レジス
タとADCRESULT15レジスタに格納されます。
SOC12/SOC13の同時サンプリング・イネーブル。同時サンプリング・モードで
SOC12とSOC13を結合します。詳細については、セクション1.5を参照してくださ
い。ADCがSOC12またはSOC13を変換している最中には、このビットをセットしな
いでください。
SOC12およびSOC13に対してセットされた単一サンプル・モード。CHSELフィール
ドのすべてのビットによって、変換されるチャネルが定義されます。EOC12は
SOC12に対応します。EOC13はSOC13に対応します。SOC12の結果は、
ADCRESULT12レジスタに格納されます。SOC13の結果は、ADCRESULT13に
格納されます。
SOC12およびSOC13の同時サンプル。CHSELフィールドの下位3ビットによって、
変換されるチャネルのペアが定義されます。EOC12とEOC13は、SOC12とSOC13
のペアに対応します。SOC12とSOC13の結果は、それぞれADCRESULT12レジス
タとADCRESULT13レジスタに格納されます。
SOC10/SOC11の同時サンプリング・イネーブル。同時サンプリング・モードで
SOC10とSOC11を結合します。詳細については、セクション1.5を参照してくださ
い。ADCがSOC10またはSOC11を変換している最中には、このビットをセットしな
いでください。
SOC10およびSOC11に対してセットされた単一サンプル・モード。CHSELフィール
ドのすべてのビットによって、変換されるチャネルが定義されます。EOC10は
SOC10に対応します。EOC11はSOC11に対応します。SOC10の結果は、
ADCRESULT10レジスタに格納されます。SOC11の結果は、ADCRESULT11に
格納されます。
SOC10およびSOC11の同時サンプル。CHSELフィールドの下位3ビットによって、
変換されるチャネルのペアが定義されます。EOC10とEOC11は、SOC10とSOC11
のペアに対応します。SOC10とSOC11の結果は、それぞれADCRESULT10レジス
タとADCRESULT11レジスタに格納されます。
SOC8/SOC9の同時サンプリング・イネーブル。同時サンプリング・モードでSOC8と
SOC9を結合します。詳細については、セクション1.5を参照してください。ADCが
SOC8またはSOC9を変換している最中には、このビットをセットしないでください。
SOC8およびSOC9に対してセットされた単一サンプル・モード。CHSELフィールドの
すべてのビットによって、変換されるチャネルが定義されます。EOC8はSOC8に対
応します。EOC9はSOC9に対応します。SOC8の結果は、ADCRESULT8レジスタ
に格納されます。SOC9の結果は、ADCRESULT9に格納されます。
SOC8およびSOC9の同時サンプル。CHSELフィールドの下位3ビットによって、変
換されるチャネルのペアが定義されます。EOC8とEOC9は、SOC8とSOC9のペア
に対応します。SOC8とSOC9の結果は、それぞれADCRESULT8レジスタと
ADCRESULT9レジスタに格納されます。
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
表11 ADCサンプル・モード・レジスタ（ ADCSAMPLEMODE）のフィールドの説明（続き）
ビット
3
フィールド
SIMULEN6
値
0
1
2
SIMULEN4
0
1
1
SIMULEN2
0
1
0
SIMULEN0
0
1
注：
説明
SOC6/SOC7の同時サンプリング・イネーブル。同時サンプリング・モードでSOC6と
SOC7 を結合します。詳細については、セクション1.5 を参照してください。 ADC が
SOC6またはSOC7を変換している最中には、このビットをセットしないでください。
SOC6およびSOC7に対してセットされた単一サンプル・モード。CHSELフィールドの
すべてのビットによって、変換されるチャネルが定義されます。EOC6はSOC6に対
応します。EOC7はSOC7に対応します。SOC6の結果は、ADCRESULT6レジスタ
に格納されます。SOC7の結果は、ADCRESULT7に格納されます。
SOC6およびSOC7の同時サンプル。CHSELフィールドの下位3ビットによって、変
換されるチャネルのペアが定義されます。EOC6とEOC7は、SOC6とSOC7のペア
に対応します。SOC6とSOC7の結果は、それぞれADCRESULT6レジスタと
ADCRESULT7レジスタに格納されます。
SOC4/SOC5の同時サンプリング・イネーブル。同時サンプリング・モードでSOC4と
SOC5を結合します。詳細については、セクション1.5を参照してください。ADCが
SOC4またはSOC5を変換している最中には、このビットをセットしないでください。
SOC4およびSOC5に対してセットされた単一サンプル・モード。CHSELフィールドの
すべてのビットによって、変換されるチャネルが定義されます。EOC4はSOC4に対
応します。EOC5はSOC5に対応します。SOC4の結果は、ADCRESULT4レジスタ
に格納されます。SOC5の結果は、ADCRESULT5に格納されます。
SOC4およびSOC5の同時サンプル。CHSELフィールドの下位3ビットによって、変
換されるチャネルのペアが定義されます。EOC4とEOC5は、SOC4とSOC5のペア
に対応します。SOC4とSOC5の結果は、それぞれADCRESULT4レジスタと
ADCRESULT5レジスタに格納されます。
SOC2/SOC3の同時サンプリング・イネーブル。同時サンプリング・モードでSOC2と
SOC3を結合します。詳細については、セクション1.5を参照してください。ADCが
SOC2またはSOC3を変換している最中には、このビットをセットしないでください。
SOC2およびSOC3に対してセットされた単一サンプル・モード。CHSELフィールドの
すべてのビットによって、変換されるチャネルが定義されます。EOC2はSOC2に対
応します。EOC3はSOC3に対応します。SOC2の結果は、ADCRESULT2レジスタ
に格納されます。SOC3の結果は、ADCRESULT3に格納されます。
SOC2およびSOC3の同時サンプル。CHSELフィールドの下位3ビットによって、変
換されるチャネルのペアが定義されます。EOC2とEOC3は、SOC2とSOC3のペア
に対応します。SOC2とSOC3の結果は、それぞれADCRESULT2レジスタと
ADCRESULT3レジスタに格納されます。
SOC0/SOC1の同時サンプリング・イネーブル。同時サンプリング・モードでSOC0と
SOC1を結合します。詳細については、セクション1.5を参照してください。ADCが
SOC0またはSOC1を変換している最中には、このビットをセットしないでください。
SOC0およびSOC1に対してセットされた単一サンプル・モード。CHSELフィールドの
すべてのビットによって、変換されるチャネルが定義されます。EOC0はSOC0に対
応します。EOC1はSOC1に対応します。SOC0の結果は、ADCRESULT0レジスタ
に格納されます。SOC1の結果は、ADCRESULT1に格納されます。
SOC0およびSOC1の同時サンプル。CHSELフィールドの下位3ビットによって、変
換されるチャネルのペアが定義されます。EOC0とEOC1は、SOC0とSOC1のペア
に対応します。SOC0とSOC1の結果は、それぞれADCRESULT0レジスタと
ADCRESULT1レジスタに格納されます。
以下のADC割り込みSOCセレクト・レジスタは、EALLOW保護されています。
図21 ADC割り込みトリガSOCセレクト1レジスタ（ ADCINTSOCSEL1）（アドレス・オフセット14h）
15
14
13
12
11
10
SOC7
SOC6
SOC5
R/W-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
9
8
SOC4
R/W-0
7
6
SOC3
R/W-0
5
4
SOC2
R/W-0
3
2
SOC1
R/W-0
1
0
SOC0
R/W-0
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
29
JAJU167
www.tij.co.jp
表12 ADC割り込みトリガSOCセレクト1レジスタ（ ADCINTSOCSEL1）のフィールドの説明
ビット
15-0
フィールド
SOCx
（x = 7～0）
値
00
01
10
11
説明
SOCx ADC割り込みトリガ・セレクト。どのADCINTでSOC xをトリガするのかを選択
します。このフィールドは、 ADCSOCxCTL レジスタのTRIGSELフィールドを無効に
します。
どのADCINTもSOCxをトリガしません。TRIGSELフィールドによってSOCxトリガが
決定されます。
ADCINT1がSOCxをトリガします。TRIGSELフィールドは無視されます。
ADCINT2がSOCxをトリガします。TRIGSELフィールドは無視されます。
無効な選択です。
図22 ADC割り込みトリガSOCセレクト2レジスタ（ ADCINTSOCSEL2）（アドレス・オフセット15h）
15
14
13
12
11
10
SOC15
SOC14
SOC13
R/W-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
9
8
SOC12
R/W-0
7
6
SOC11
R/W-0
5
4
SOC10
R/W-0
3
2
SOC9
R/W-0
1
0
SOC8
R/W-0
表13 ADC割り込みトリガSOCセレクト2レジスタ（ ADCINTSOCSEL2）のフィールドの説明
ビット
15-0
フィールド
SOCx
（x = 15～8）
値
00
01
10
11
説明
SOCx ADC割り込みトリガ・セレクト。どのADCINTでSOC xをトリガするのかを選択
します。このフィールドは、 ADCSOCxCTL レジスタのTRIGSELフィールドを無効に
します。
どのADCINTもSOCxをトリガしません。TRIGSELフィールドによってSOCxトリガが
決定されます。
ADCINT1がSOCxをトリガします。TRIGSELフィールドは無視されます。
ADCINT2がSOCxをトリガします。TRIGSELフィールドは無視されます。
無効な選択です。
図23 ADC SOCフラグ1レジスタ（ ADCSOCFLG1）（アドレス・オフセット18h）
15
14
13
SOC15
SOC14
SOC13
R-0
R-0
R-0
7
6
5
SOC7
SOC6
SOC5
R-0
R-0
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
12
SOC12
R-0
4
SOC4
R-0
11
SOC11
R-0
3
SOC3
R-0
10
SOC10
R-0
2
SOC2
R-0
9
SOC9
R-0
1
SOC1
R-0
8
SOC8
R-0
0
SOC0
R-0
表14 ADC SOCフラグ1レジスタ（ ADCSOCFLG1）のフィールドの説明
ビット
15-0
フィールド
SOCx
（x = 15～0）
値
0
1
説明
SOCx変換開始フラグ。個々のSOC変換の状態を示します。
SOCxに対して保留中のサンプルはありません。
トリガは受信されており、サンプルはSOCxに対して保留中です。
それぞれのSOCx変換が開始されると、ビットが自動的にクリアされます。このビット
が同じサイクルでセット・リクエストとクリア・リクエストの両方を受信するというコンテ
ンションが生じた場合は、それらのリクエストのソースにかかわらず、このビットは
セットされ、クリア・リクエストは無視されます。この場合、このビットが以前にセットさ
れたかどうかに関係なく、ADCSOCOVF1レジスタのオーバーフロー・ビットは影響
を受けません。
図24 ADC SOC強制1レジスタ（ ADCSOCFRC1）（アドレス・オフセット1Ah）
15
14
13
SOC15
SOC14
SOC13
R/W-0
R/W-0
R/W-0
7
6
5
SOC7
SOC6
SOC5
R/W-0
R/W-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
30
12
SOC12
R/W-0
4
SOC4
R/W-0
11
SOC11
R/W-0
3
SOC3
R/W-0
10
SOC10
R/W-0
2
SOC2
R/W-0
9
SOC9
R/W-0
1
SOC1
R/W-0
8
SOC8
R/W-0
0
SOC0
R/W-0
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
表15 ADC SOC強制1レジスタ（ ADCSOCFRC1）のフィールドの説明
ビット
15-0
フィールド
SOCx
（x = 15～0）
値
0
1
説明
SOCx強制変換開始フラグ。1 をライトすると、レジスタのそれぞれのSOC xフラグ・
ビットが強制的に1になります。これは、ソフトウェアによって開始される変換を開始
する場合に使用できます。0のライトは無視されます。
アクションなし。
SOCxフラグ・ビットを強制的に1にします。これにより、優先順位がSOCxに割り当
てられると変換が開始されます。
ハードウェアがADCSOCFLG1レジスタのSOCxビットをクリアしようとしている同じ
クロック・サイクルでソフトウェアがこのビットをセットしようとすると、ソフトウェアが優
先され、ADCSOCFLG1ビットがセットされます。この場合、ADCSOCFLG1ビットが
以前にセットされたかどうかに関係なく、ADCSOCOVF1レジスタのオーバーフ
ロー・ビットは影響を受けません。
図25 ADC SOCオーバーフロー1レジスタ（ ADCSOCOVF1）（アドレス・オフセット1Ch）
15
14
13
SOC15
SOC14
SOC13
R-0
R-0
R-0
7
6
5
SOC7
SOC6
SOC5
R-0
R-0
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
12
SOC12
R-0
4
SOC4
R-0
11
SOC11
R-0
3
SOC3
R-0
10
SOC10
R-0
2
SOC2
R-0
9
SOC9
R-0
1
SOC1
R-0
8
SOC8
R-0
0
SOC0
R-0
表16 ADC SOCオーバーフロー1レジスタ（ ADCSOCOVF1）のフィールドの説明
ビット
15-0
フィールド
SOCx
（x = 15～0）
値
0
1
説明
SOCx変換開始オーバーフロー・フラグ。既存のSOC xイベントがすでに保留中に
なっている間にSOCxイベントが生成されたことを示します。
SOCxイベント・オーバーフローなし。
SOCxイベント・オーバーフロー。
オーバーフロー状態では、SOCxイベントの処理は中止されません。この状態は、単
にトリガが失われたことを示しています。
図26 ADC SOCオーバーフロー・クリア 1レジスタ（ ADCSOCOVFCLR1）（アドレス・オフセット1Eh）
15
14
13
12
SOC15
SOC14
SOC13
SOC12
WIC-0
WIC-0
WIC-0
WIC-0
7
6
5
4
SOC7
SOC6
SOC5
SOC4
WIC-0
WIC-0
WIC-0
WIC-0
凡例：WIC = 1をライトしてクリア／常に0をリード、-n = リセット後の値
11
SOC11
WIC-0
3
SOC3
WIC-0
10
SOC10
WIC-0
2
SOC2
WIC-0
9
SOC9
WIC-0
1
SOC1
WIC-0
8
SOC8
WIC-0
0
SOC0
WIC-0
表17 ADC SOCオーバーフロー・クリア 1レジスタ（ ADCSOCOVFCLR1）のフィールドの説明
ビット
15-0
フィールド
SOCx
（x = 15～0）
値
0
1
注：
説明
SOCxクリア変換開始オーバーフロー・フラグ。1 をライトすると、 ADCSOCOVF1レ
ジスタ内のそれぞれのSOCxオーバーフロー・フラグがクリアされます。0のライトは
無視されます。常に0がリードされます。
アクションなし。
SOCxオーバーフロー・フラグをクリアします。
ハードウェアがADCSOCOVF1レジスタのオーバーフロー・ビットをセットしようとして
いる同じクロック・サイクルでソフトウェアがこのビットをセットしようとすると、ハード
ウェアが優先され、ADCSOCOVF1ビットがセットされます。
以下のADC SOC0～SOC15制御レジスタは、EALLOW保護されています。
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
31
JAJU167
www.tij.co.jp
図27 ADC SOC0～SOC15制御レジスタ（ ADCSOCxCTL）（アドレス・オフセット20h～2Fh）
15
11
10
TRIGSEL
Reserv ed
R/W-0
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
9
6
CHSEL
R/W-0
5
0
ACQPS
R/W-0
表18 ADC SOC0～SOC15制御レジスタ（ ADCSOCxCTL）のフィールドの説明
ビット
15-11
フィールド
TRIGSEL
値
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
10h
11h
12h
その他
10
32
Reserved
説明
SOCxトリガ・ソース・セレクト。
優先順位がSOC xに割り当てられたときに、どのトリガで ADCSOCFLG1レジスタ内
のそれぞれのSOCxフラグをセットして変換を開始するのかを設定します。この設定
は、ADCINTSOCSEL1またはADCINTSOCSEL2レジスタ内のそれぞれのSOC x
フィールドによって無効にすることができます。
ADCTRIG0 - ソフトウェアのみ
ADCTRIG1 - CPUタイマ0、TINT0n
ADCTRIG2 - CPUタイマ1、TINT1n
ADCTRIG3 - CPUタイマ2、TINT2n
ADCTRIG4 - XINT2、XINT2SOC
ADCTRIG5 - ePWM1、ADCSOCA
ADCTRIG6 - ePWM1、ADCSOCB
ADCTRIG7 - ePWM2、ADCSOCA
ADCTRIG8 - ePWM2、ADCSOCB
ADCTRIG9 - ePWM3、ADCSOCA
ADCTRIG10 - ePWM3、ADCSOCB
ADCTRIG11 - ePWM4、ADCSOCA
ADCTRIG12 - ePWM4、ADCSOCB
ADCTRIG13 - ePWM5、ADCSOCA
ADCTRIG14 - ePWM5、ADCSOCB
ADCTRIG15 - ePWM6、ADCSOCA
ADCTRIG16 - ePWM6、ADCSOCB
ADCTRIG17 - ePWM7、ADCSOCA
ADCTRIG18 - ePWM7、ADCSOCB
無効な選択です。
リードはゼロを返します。ライトは何の影響も及ぼしません。
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
表18 ADC SOC0～SOC15制御レジスタ（ ADCSOCxCTL）のフィールドの説明（続き）
ビット
9-6
フィールド
CHSEL
値
0h
1h
2h
3h
4h
5h
6h
7h
8h
9h
Ah
Bh
Ch
Dh
Eh
Fh
0h
1h
2h
3h
4h
5h
6h
7h
8h
9h
Ah
Bh
Ch
Dh
Eh
Fh
説明
SOCxチャネル・セレクト。SOC xがADCによって受信されたときに変換するチャネル
を選択します。
連続サンプリング・モード（SIMULENx = 0）：
ADCINA0
ADCINA1
ADCINA2
ADCINA3
ADCINA4
ADCINA5
ADCINA6
ADCINA7
ADCINB0
ADCINB1
ADCINB2
ADCINB3
ADCINB4
ADCINB5
ADCINB6
ADCINB7
同時サンプリング・モード（SIMULENx = 1）：
ADCINA0/ADCINB0ペア
ADCINA1/ADCINB1ペア
ADCINA2/ADCINB2ペア
ADCINA3/ADCINB3ペア
ADCINA4/ADCINB4ペア
ADCINA5/ADCINB5ペア
ADCINA6/ADCINB6ペア
ADCINA7/ADCINB7ペア
無効な選択です。
無効な選択です。
無効な選択です。
無効な選択です。
無効な選択です。
無効な選択です。
無効な選択です。
無効な選択です。
表18 ADC SOC0～SOC15制御レジスタ（ ADCSOCxCTL）のフィールドの説明（続き）
ビット
5-0
フィールド
ACQPS
その他の無効な選択：
値
説明
SOCx取得プリスケール。SOC xのサンプル・ホールド・ウィンドウを制御します。許
容される最小値は6です。
00h 無効な選択です。
01h 無効な選択です。
02h 無効な選択です。
03h 無効な選択です。
04h 無効な選択です。
05h 無効な選択です。
06h サンプル・ウィンドウの長さは7サイクル（6 + 1クロック・サイクル）です。
07h サンプル・ウィンドウの長さは8サイクル（7 + 1クロック・サイクル）です。
08h サンプル・ウィンドウの長さは9サイクル（8 + 1クロック・サイクル）です。
09h サンプル・ウィンドウの長さは10サイクル（9 + 1クロック・サイクル）です。
...
...
3Fh サンプル・ウィンドウの長さは64サイクル（63 + 1クロック・サイクル）です。
10h、11h、12h、13h、14h、1Dh、1Eh、1Fh、20h、21h、2Ah 、2Bh、2Ch、2Dh、2Eh、37h、38h、
39h、3Ah、3Bh
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
33
JAJU167
www.tij.co.jp
ADC校正レジスタ
1.10.6
注：
以下のADC校正レジスタは、EALLOW保護されています。
図28 ADCリファレンス /ゲイン・トリム・レジスタ（ ADCREFTRIM）（アドレス・オフセット40h）
15
14
13
Reserv ed
EXTREF_FINE_TRIM
R-0
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
9
8
5
4
0
BG_COARSE_TRIM
R/W-0
BG_FINE_TRIM
R/W-0
表19 ADCリファレンス /ゲイン・トリム・レジスタ（ ADCREFTRIM）のフィールドの説明
ビット
15-14
13-9
フィールド
Reserved
EXTREF_FINE_TRIM
8-5
BG_COARSE_TRIM
4-0
BG_FINE_TRIM
値
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
ADC外部リファレンス・ファイン・トリム。デバイス・ブート・コードが工場トリム設
定でこれらのビットをロードした後には、これらのビットを変更しないでください。
ADC内部バンドギャップ・コアース・トリム。デバイス・ブート・コードが工場トリ
ム設定でこれらのビットをロードした後には、これらのビットを変更しないでくだ
さい。
ADC内部バンドギャップ・ファイン・トリム。対応している最大値は30です。デバ
イス・ブート・コードが工場トリム設定でこれらのビットをロードした後には、これ
らのビットを変更しないでください。
図29 ADCオフセット・トリム・レジスタ（ ADCOFFTRIM）（アドレス・オフセット41h）
15
9
8
0
Reserv ed
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
OFFTRIM
R/W-0
表20 ADCオフセット・トリム・レジスタ（ ADCOFFTRIM）のフィールドの説明
ビット
15-9
8-0
1.10.7
フィールド
Reserved
OFFTRIM
値
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
ADCオフセット・トリム。ADCオフセットの2の補数。範囲は-256～+255です。これら
のビットは、デバイス・ブート・コードによって工場トリム設定でロードされます。ボード
によって引き起こされたオフセットは、このデフォルト設定を変更することで修正でき
ます。
コンパレータ・ヒステリシス制御レジスタ
注：
以下のコンパレータ・ヒステリシス制御レジスタは、EALLOW保護されています。
図30 コンパレータ・ヒステリシス制御レジスタ
15
12
11
10
COMP3_HY ST
Reserv ed
_DISABLE
R-0
R/W-0
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
Reserv ed
34
7
6
COMP2_HY ST
_DISABLE
R/W-0
5
2
Reserv ed
R-0
1
COMP1_HY ST_
DISABLE
R/W-0
0
Reserv ed
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
R-0
www.tij.co.jp
JAJU167
表21 コンパレータ・ヒステリシス制御レジスタのフィールドの説明
ビット
15-12
11
フィールド
Reserved
COMP3_HYST_DISABLE
10-7
6
Reserved
COMP2_HYST_DISABLE
5-2
1
COMP1_HYST_DISABLE
0
値
0
1
0
1
0
1
Reserved
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
ヒステリシス・イネーブル
ヒステリシス・ディスエーブル
予約
ヒステリシス・イネーブル
ヒステリシス・ディスエーブル
ヒステリシス・イネーブル
ヒステリシス・ディスエーブル
予約
ADCリビジョン・レジスタ
1.10.8
図31 ADCリビジョン・レジスタ（ ADCREV）（アドレス・オフセット4Fh）
15
8
REV
R-x
7
0
TY PE
R-3h
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
表22 ADCリビジョン・レジスタ（ ADCREV）のフィールドの説明
ビット
15-8
7-0
1.10.9
フィールド
REV
値
TYPE
3
説明
ADCリビジョン。リビジョン間の相違点の文書化を可能にします。最初のバージョン
には、00hというラベルが付けられます。
ADCタイプ。このタイプのADCの場合は常に3にセットされます。
ADCリザルト・レジスタ
ADC リザルト・レジスタは、ペリフェラル・フレーム 0 （ PF0 ）にあります。ヘッダ・ファイルでは、
ADCRESULTxレジスタはAdcRegsレジスタ・ファイルではなくA dcResultレジスタ・ファイルにあります。
図32 ADC RESULT0～RESULT15レジスタ（ ADCRESULTx）（ PF1ブロック・アドレス・オフセット00h～0Fh）
15
12
11
Reserv ed
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
0
RESULT
R-0
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
35
JAJU167
www.tij.co.jp
表23 ADC RESULT0～ADCRES ULT15レジスタ（ ADCRESULTx）のフィールドの説明
ビット
15-12
11-0
フィールド
Reserved
RESULT
値
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
12ビットの右詰めADC結果。
連続サンプリング・モード（SIMULENx = 0）：
ADCがSOCxの変換を完了すると、デジタル結果は対応するADCRESULTxレジス
タに格納されます。たとえば、ADCINA1をサンプリングするようにSOC4を設定した
場合、その変換の完了結果はADCRESULT4に格納されます。
同時サンプリング・モード（SIMULENx = 1）：
ADCがチャネル・ペアの変換を完了すると、デジタル結果は対応する
ADCRESULTxおよびADCRESULTx+1レジスタ（xは偶数と想定）に格納されま
す。たとえば、SOC4の場合、それらの変換の完了結果はADCRESULT4および
ADCRESULT5に格納されます。このレジスタがライトされるときのタイミングについ
ては、セクション1.11を参照してください。
1.11
ADCのタイミング
図33 連続モード/遅い割り込みパルスのタイミング例
36
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
図34 連続モード/早い割り込みパルスのタイミング例
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
37
JAJU167
www.tij.co.jp
図35 同時モード/遅い割り込みパルスのタイミング例
38
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
図36 同時モード/早い割り込みパルスのタイミング例
図37 NONOVERLAPモードのタイミング例
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
39
JAJU167
www.tij.co.jp
注：
1.12
ADCCTL2レジスタのNONOVERLAPビットをイネーブルにすると、サンプリングおよび変換
ステージのオーバーラップが除去されます。これにより、最初のサンプル時の問題が解消さ
れ、INL/DNLパフォーマンスが向上します。
内部温度センサ
内部温度センサは、デバイスのジャンクション温度を測定します。ADCCTL1. TEMP CONV ビットによって
制御されるスイッチを使用すると、A DCのチャネルA5でセンサ出力をサンプリングすることができます。こ
のスイッチにより、A 5は外部ADC入力ピンおよび温度センサ・アクセス・ポイントの両方として使用できま
す。
温度センサのサンプリング時には、ADCINA 5の外部回路はサンプルに影響を及ぼしません。
外部ADCINA5入力ピンと内部温度センサの切り替えについては、セクション1.10.1を参照してください。
1.12.1
転送関数
温度センサ出力と結果のA DC値は、ジャンクション温度の上昇によって増加します。図38に示すように、オ
フセットは0 ℃ LSBの交差として定義されます。この情報を使用すると、ADCセンサ・サンプルを温度単位
に変換できます。
温度を決定するための転送関数は、以下のように定義されます。
温度 = (センサ - オフセット) * スロープ
図38 温度センサ転送関数
スロープとオフセットについては、『 TMS320F28020, TMS320F28021, TMS320F28022,
TMS 320F28023, TMS320F28026, TMS 320F28027 Piccolo Microcont rollers Data Manual 』
（SPRS523）の電気特性セクションを参照するか、工場でデバイスごとに校正された保存済みスロープおよ
びオフセットを使用してください。これらのスロープおよびオフセットは、以下のロケーションで関数によって
取り出すことができます。
F2802xの場合：
40

0x3D7E80 - スロープ（℃ / LSB、固定小数点Q15形式）

0x3D7E83 - オフセット（0 ℃ LSB値）
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
F2803xの場合：

0x3D7E82 - スロープ（℃ / LSB、固定小数点Q15形式）

0x3D7E85 - オフセット（0 ℃ LSB値）
上記の値は、3.3V フル・スケール範囲を前提としています。内部リファレンス・モードを使用すると、この固
定範囲が自動的に実現されますが、外部モードを使用する場合は、外部リファレンス電圧に従って温度セ
ンサ値を調整する必要があります。
例
ヘッダ・ファイルには、簡単に温度センサをサンプリングして結果を2つの異なる温度単位に変換するプロ
ジェクト例が含まれています。温度センサの使用手順は、以下の 3つのステップからなります。
1.
温度センサをサンプリングするようにADCを設定します。
2.
温度センサをサンプリングします。
3.
結果を温度単位（℃など）に変換します。
これらのステップの例を以下に示します。
// 温度センサをサンプリングするようにADCを設定
EALLOW;
AdcRegs.ADCCTL1.bit.TEMP CONV = 1;
//A5を接続 - 温度センサ
AdcRegs.ADCSOC0CTL.bit.CHSEL = 5;
//SOC0をセットしてA5をサンプリング
AdcRegs.ADCSOC1CTL.bit.CHSEL = 5;
//SOC1をセットしてA5をサンプリング
AdcRegs.ADCSOC0CTL.bit.ACQPS = 6;
//SOC0 ACQPSを7 ADCCLKにセット
AdcRegs.ADCSOC1CTL.bit.ACQPS = 6;
//SOC1 ACQPSを7 ADCCLKにセット
AdcRegs.INTSEL1N2.bit.INT1SE L = 1;//ADCINT1をEOC1に接続
AdcRegs.INTSEL1N2.bit.INT1E = 1; //ADCINT1をイネーブルにする
EDIS;
// 温度センサをサンプリング
AdcRegs.ADCSOCFRC1.all = 0x03;
while(AdcRegs.ADCINTFLG.bit.ADCINT1 == 0){}
AdcRegs.ADCINTFLGCLR.bit.ADCINT1 = 1;
sensorSample = AdcResult.ADCRESULT1;
//温度センサをサンプリング
//ADCINT1を待つ
//ADCINT1をクリア
//温度センサのサンプル結果を取得
//生の温度センサ出力を温度（摂氏）に変換
DegreesC = (sensorSample - TempSensorOffset) * TempSensorSlope;
F2802xの場合は、工場で保存された以下のスロープおよびオフセット取得関数を呼び出します。
//温度センサのスロープ（摂氏 / ADCコード、固定小数点Q15形式）
#define getTempSlope() (*(int (*)(void))0x3D7E80)()
//0℃での温度センサ出力に対応するADCコード
#define getTempOffset() (*(int (*)(void))0x 3D7E83)()
F2803xの場合は、工場で保存された以下のスロープおよびオフセット取得関数を呼び出します。
//温度センサのスロープ（摂氏 / ADCコード、固定小数点Q15形式）
#define getTempSlope() (*(int (*)(void))0x3D7E82)()
//0℃での温度センサ出力に対応するADCコード
#define getTempOffset() (*(int (*)(void))0x 3D7E85)()
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
41
JAJU167
2
www.tij.co.jp
コンパレータ・ブロック
このリファレンス・ガイドで説明するコンパレータ・モジュールは、V DDA ドメインにおける実アナログ電圧コ
ンパレータです。ブロックのアナログ部分には、コンパレータ、コンパレータの入出力、および内部 DA Cリ
ファレンスが含まれます。デジタル回路（本書ではラッパーと呼んでいる）には、 DA C制御、他のオンチッ
プ・ロジックへのインターフェイス、出力フィルタリング（Qualification）ブロック、および制御信号が含まれま
す。
2.1
機能
コンパレータ・ブロック（図39を参照）は、2つの外部アナログ入力、または他の入力の内部 DACリファレン
スを使用する1つの外部アナログ入力に対応できます。コンパレータの出力は、非同期に渡すか、または
フィルタリング（ Qualification）してシステム・クロック周期と同期させることができます。コンパレータ出力
は、ePWMトリップ・ゾーン・モジュールとGPIO出力マルチプレクサの両方にルーティングされます。
図39 コンパレータのブロック図
2.2
コンパレータ機能
各コンパレータ・ブロックのコンパレータはアナログ・コンパレータ・モジュールであるため、その出力はシス
テム・クロックに対して非同期です。コンパレータの真理表を表24に示します。
図40 コンパレータ
42
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
表24 コンパレータの真理表
電圧
電圧A > 電圧B
電圧B > 電圧A
出力
1
0
コンパレータ出力の応答にはヒステリシスがあるため、「電圧A = 電圧B」という条件の定義はありません。
このヒステリシスの値については、デバイスのデータシートを参照してください。これにより、入力電圧のノイ
ズに対するコンパレータ出力の感度も制限されます。
フィルタリング（ Qualification）後のコンパレータの出力状態は、 COMPS TSレジスタのCOMPS TSビットに
よって反映されます。このビットはラッパーの一部であるため、COMPS TSビットでコンパレータの状態をア
クティブに示すためには、コンパレータ・ブロックに対するクロックをイネーブルにする必要があります。
2.3
DACリファレンス
各コンパレータ・ブロックには10ビット電圧DACリファレンスがあり、これを使用すると、コンパレータの反転
入力（B側入力）を供給できます。DA Cの電圧出力は、 DACVALレジスタもしくはランプ・ダウン・ジェネレー
タによって制御されます。
DACもアナログ・ドメイン内にあるため、DA Cの電圧出力を維持するためのクロックは必要ありません。た
だし、DACを制御するデジタル入力を変更する場合は、クロックが必要です。
2.3.1
DACVAL入力
DACVALレジスタにて、DAC入力を選択した時、 DACの出力は以下の式で求められます。
V=
2.3.2
DACVAL * (VDDA-VSSA)
1023
ランプ・ジェネレータ入力
ランプ・ジェネレータを使用すると(図41を参照)、DA C出力を減少させる信号を生成することができます。こ
のモードにおいてDACは、その入力として16ビットRAMPS TSレジスタの上位10ビットを使います。
図41 ランプ・ジェネレータブロック図
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
43
JAJU167
www.tij.co.jp
選択されたPWMSYNC信号を受け取ると、 RAMPSTSレジスタはRAMPMA XRE F_SHDWの値をセットし
ます。また、 RAMPDE CVAL_ACTIVE の値は、SYSCLK サイクル毎に同期して RAMPS TS からその値を
引かれます。ランプ・ジェネレータがDA CSOURCE=1 のセットにより最初にイネーブルになる場合、
RAMPS TSの値はRAMPMA XRE F_SHDWからロードされます。また、最初のPWMSYNC信号が受け取
られるまで、レジスタの値はそのままです。
ランプ・ジェネレータがアクティブな場合に、コンパレータのCOMPS TSビットがセットされれば、 RAMPS TS
レジスタはRAMPMA XREF_A CTIVEの値にリセットされます。また次のPWMSYNC信号を受信するまで
RAMPS TSレジスタの値はそのままです。 RAMPS TS の値が0に達すれば、次のPWMSYNC信号を受信
するまで、RAMPSTSレジスタの値は0のままです。
ランプ・ジェネレータのRAMPMA XREFA とRAMP DE CVALAの値を更新するとき、競合する可能性を減ら
すために、 RAMPMA XREF_SHDW とRAMPDECVA L_S HDW のシャドーレジスタに書き込みます。シャ
ドーレジスタの値は、次のPWMSYNC信号の上でアクティブ・レジスタへコピーされます。ユーザー・ソフト
ウェア上でPWMSYNC信号と同じタイミングでシャドーレジスタに書くことを避けてください。前のシャドーレ
ジスタの値は失われるかもしれません。
PWMSYNCの信号幅はランプ・ジェネレータがPWMSYNC信号を判断することができるSYSCLK より長い
幅でないといけません。
ランプ・ジェネレータの動作は図42に記載しています。
図42 ランプ・ジェネレータの動作
2.4
初期化
コンパレータ・ブロックを使用する前に、以下の2つのステップを実行する必要があります。
44
1.
ADCTRL1内のADCBGPWDビットに1をライトして、 ADC内部のバンドギャップをイネーブルにしま
す。
2.
COMP CTLレジスタのCOMP DACE Nビットに1をライトして、コンパレータ・ブロックをイネーブルにしま
す。
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
2.5
JAJU167
デジタル・ドメイン操作
コンパレータの出力には、さらに2つの機能ブロックがあり、これらの機能ブロックを使用することでコンパ
レータ出力の動作を制御できます。その機能ブロックとは、以下の2つです。
2.6
1.
インバータ回路： COMP CTLレジスタのCMP INV ビットによって制御され、論理NOTをコンパレータの
出力に適用します。この機能は非同期ですが、その制御によって値を変更するにはクロックが必要で
す。
2.
フィルタリング（Qualification）ブロック： COMPCTLレジスタのQUA LSELビット・フィールドによって制
御され、 COMP CTLレジスタのSY NCSELビットによってゲートされます。コンパレータの出力がシステ
ム・クロックと同期化され、 QUA LSELビット・フィールドで定義したシステム・クロック数によってフィルタ
リング（Qualification）されたら、このブロックを単純なフィルタとして使用して、コンパレータの出力だ
けを渡すことができます。
コンパレータ・レジスタ
F280x2x デバイスには、 COMP 1とCOMP2という2つのコンパレータがあります。これらのモジュールのレ
ジスタを表25に示します。
名前
COMP1
COMP2
アドレス範囲
6400h～641Fh
6420h～642Fh
サイズ（x16）
1
1
説明
コンパレータ
コンパレータ
表25 コンパレータ・モジュール・レジスタ
名前
COMPCTL
Reserved
COMPSTS
Reserved
Reserved
Reserved
DACVAL
Reserved
RAMPMAXREF_ACTIVE
アドレス範囲（ベース）
0x00
0x01
0x02
0x03
0x04
0x05
0x06
0x07
0x08
サイズ（x16）
1
1
1
1
1
1
1
25
1
Reserved
RAMPMAXREF_SHDW
0x09
0x0A
1
1
Reserved
RAMPDECVAL_ACTIVE
0x0B
0x0C
1
1
Reserved
RAMPDECVAL_SHDW
0x0D
0x0E
1
1
Reserved
RAMPSTS
Reserved
0x0F
0x10
0x11
0x1F
1
1
15
説明
コンパレータ制御(1)
予約
コンペア出力ステータス
予約
予約
予約
10ビットDAC値
予約
ランプ・ジェネレータ最大リファレ
ンス(アクティブ)
予約
ランプ・ジェネレータ最大リファレ
ンス(シャドー)
予約
ランプ・ジェネレータ減少(アク
ティブ)
予約
ランプ・ジェネレータ減少(シャ
ドー)
予約
ランプ・ジェネレータ・ステータス
予約
(1) このレジスタはEALLOW保護されています。
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
45
JAJU167
www.tij.co.jp
コンパレータ制御（COMPCTL）レジスタ
2.6.1
図43 コンパレータ制御（ COMPCTL）レジスタ
15
9
Reserv ed
R-0
3
7
QUALSEL
R/W-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
2
CMPINV
R/W-0
1
COMPSOURCE
R/W-0
8
SY NCSEL
R/W-0
0
COMPDACE
R/W-0
表26 COMPCTLレジスタのフィールドの説明
ビット
15-9
8
フィールド
Reserved
SYNCSEL
値
0
1
7-3
QUALSEL
0h
1h
2h
...
Fh
2
CMPINV
0
1
1
COMPSOURCE
0
1
0
COMPDACE
0
1
説明
リードは0を返します。ライトは何の影響も及ぼしません。
ETPWM/GPIOブロックに渡される前のコンパレータの出力に対する同期セレクト。
非同期バージョンのコンパレータ出力が渡されます。
同期バージョンのコンパレータ出力が渡されます。
コンパレータの同期出力に対するフィルタリング（Qualification）周期。
同期化されたコンパレータ値が渡されます。
フィルタリング（Qualification）ブロックの出力が変わる前に、連続する2クロックにわ
たってブロックへの入力が一定である必要があります。
フィルタリング（Qualification）ブロックの出力が変わる前に、連続する3クロックにわ
たってブロックへの入力が一定である必要があります。
...
フィルタリング（Qualification）ブロックの出力が変わる前に、連続する16クロックに
わたってブロックへの入力が一定である必要があります。
コンパレータの反転セレクト。
コンパレータの出力が渡されます。
コンパレータの反転出力が渡されます。
コンパレータ反転入力のソース・セレクト。
内部DACに接続されたコンパレータの反転入力。
外部ビンに接続された反転入力。
コンパレータ/DACイネーブル。
コンパレータ/DACロジックの電源が切断されます。
コンパレータ/DACロジックの電源が投入されます。
コンペア出力ステータス（COMPSTS）レジスタ
2.6.2
図44 コンペア出力ステータス（ COMPSTS）レジスタ
15
1
Reserv ed
R-0
0
COMPSTS
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
表27 コンペア出力ステータス（ COMPSTS）レジスタのフィールドの説明
ビット
15-1
0
46
フィールド
Reserved
COMPSTS
値
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
コンパレータの論理ラッチ値。
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
JAJU167
DAC制御（ DACCTL）レジスタ
2.6.3
図45 DAC制御（ DACCTL）レジスタ
15
14
13
8
FREE:SOFT
R-0
Reserv ed
7
5
Reserv ed
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
4
1
RAMPSOURCE
R/W-0
0
DACSOURCE
R/W-0
表28 DACCTLレジスタのフィールドの説明
ビット
15-14
フィールド
FREE:SOFT
値
説明
エミュレーション・モード時の動作。エミュレーション中のランプ・ジェネレータの動
作を選択
即時停止
動作し、次のPWMSYNCシグナルで停止
ラン・フリー
リードはゼロを返します。ライトは何の影響も及ぼしません。
ランプ・ジェネレータ同期ソースを選択
PWMSYNC1をソースに選択
PWMSYNC2をソースに選択
PWMSYNC3をソースに選択
PWMSYNC4をソースに選択
予約
DACソース制御。DACVALかランプ・ジェネレータを選択
DACVALでDACを制御
ランプ・ジェネレータでDACを制御
0h
1h
2h-3h
13-5
4-1
Reserved
RAMPSOURCE
0h
1h
2h
3h.
4h-Fh
0
DACSOURCE
0
1
2.6.4
DAC値（ DACVAL）レジスタ
図46 DAC値（ DACVAL）レジスタ
15
10
9
0
Reserv ed
R-0
凡例：R/W = リード/ライト、R = リードのみ、-n = リセット後の値
DACVAL
R/W-0
表29 DAC値（ DACVAL）レジスタのフィールドの説明
ビット
15-10
9-0
2.6.5
フィールド
Reserved
DACVAL
値
0-3FFh
説明
リードはゼロを返します。ライトは何の影響も及ぼしません。
DAC値ビット。0～1023の範囲でDACの出力をスケーリングします。
ランプ・ジェネレータ最大リファレンス・アクティブ（RAMPMAXREF_ACTIVE）レジスタ
図47 ランプ・ジェネレータ最大リファレンス・アクティブ（ RAMPMAXREF_ACTIVE）
15
0
RAMPMAXREFA
R-0
凡例：R = リードのみ、-n = リセット後の値
表30 ランプ・ジェネレータ最大リファレンス・アクティブ（ RAMPMAXREF_ACTIVE）レジスタのフィールドの説明
ビット
15-0
フィールド
RAMPMAXREFA
値
0-FFFFh
説明
ランプ・ダウン・ジェネレータの16ビット最大リファレンス・アクティブ値
PWMSYNC 信号を受信すると、この値は RAMPMAXREF_SHDWの値から
ロードされる。
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
47
JAJU167
www.tij.co.jp
ランプ・ジェネレータ最大リファレンス・シャドー（RAMPMAXREF_SHDW）レジスタ
2.6.6
図48 ランプ・ジェネレータ最大リファレンス・シャドー（ RAMPMAXREF_SHDW）
15
0
RAMPMAXREFS
R/W-0
凡例：R/W = リード/ライト、-n = リセット後の値
表31 ランプ・ジェネレータ最大値リファレンス・シャドー（ RAMPMAXREF_SHDW）レジスタのフィールドの説明
ビット
15-0
フィールド
RAMPMAXREFS
値
0-FFFFh
説明
ランプ・ダウン・ジェネレータの16ビット最大リファレンス・シャドー値
ランプ・ジェネレータ減少アクティブ（RAMPDECVAL_ACTIVE）レジスタ
2.6.7
図49 ランプ・ジェネレータ減少アクティブ（ RAMPDECVAL_ACTIVE）
15
0
RAMPDECVALA
R-0
凡例：R = リードのみ、-n = リセット後の値
表32 ランプ・ジェネレータ減少値アクティブ（ RAMPDECVAL_ACTIVE）のフィールドの説明
ビット
15-0
フィールド
RAMPMAXREFA
値
0-FFFFh
説明
ランプ・ダウン・ジェネレータの16ビット減少アクティブ値。
PWMSYNC 信号を受信すると、この値はRAMPDEC VAL_SHDWの値から
ロードされる。
ランプ・ジェネレータ減少シャドー（RAMPDECVAL_SHDW）レジスタ
2.6.8
図50 ランプ・ジェネレータ減少シャドー（ RAMPDECVAL_SHDW）
15
0
RAMPDECVALS
R/W-0
凡例：R/W = リード/ライト、-n = リセット後の値
表33 ランプ・ジェネレータ減少アクティブ（ RAMPDECVAL_ACTIVE）のフィールドの説明
ビット
15-0
フィールド
RAMPDECVALS
値
0-FFFFh
説明
ランプ・ダウン・ジェネレータの16ビット減少シャドー値。
ランプ・ジェネレータ・ステータス（RAMPSTS）レジスタ
2.6.9
図51 ランプ・ジェネレータ・ステータス（ RAMPSTS）
15
0
RAMPVALUE
R-0
凡例：R = リードのみ、-n = リセット後の値
表34 ランプ・ジェネレータ・ステータス（ RAMPSTS)）のフィールドの説明
ビット
15-0
48
フィールド
RAMPVALUE
値
0-FFFFh
説明
16ビット・ランプ・ダウン・ジェネレータ値
TMS320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
www.tij.co.jp
SPRUGE5C
TMS 320x2802x、2803x Piccoloアナログ・デジタル・コンバータ（ADC）およびコンパレータ
49
STANDARD TERMS AND CONDITIONS FOR EVALUATION MODULES
1.
Delivery: TI delivers TI evaluation boards, kits, or modules, including any accompanying demonstration software, components, or
documentation (collectively, an “EVM” or “EVMs”) to the User (“User”) in accordance with the terms and conditions set forth herein.
Acceptance of the EVM is expressly subject to the following terms and conditions.
1.1 EVMs are intended solely for product or software developers for use in a research and development setting to facilitate feasibility
evaluation, experimentation, or scientific analysis of TI semiconductors products. EVMs have no direct function and are not
finished products. EVMs shall not be directly or indirectly assembled as a part or subassembly in any finished product. For
clarification, any software or software tools provided with the EVM (“Software”) shall not be subject to the terms and conditions
set forth herein but rather shall be subject to the applicable terms and conditions that accompany such Software
1.2 EVMs are not intended for consumer or household use. EVMs may not be sold, sublicensed, leased, rented, loaned, assigned,
or otherwise distributed for commercial purposes by Users, in whole or in part, or used in any finished product or production
system.
2
Limited Warranty and Related Remedies/Disclaimers:
2.1 These terms and conditions do not apply to Software. The warranty, if any, for Software is covered in the applicable Software
License Agreement.
2.2 TI warrants that the TI EVM will conform to TI's published specifications for ninety (90) days after the date TI delivers such EVM
to User. Notwithstanding the foregoing, TI shall not be liable for any defects that are caused by neglect, misuse or mistreatment
by an entity other than TI, including improper installation or testing, or for any EVMs that have been altered or modified in any
way by an entity other than TI. Moreover, TI shall not be liable for any defects that result from User's design, specifications or
instructions for such EVMs. Testing and other quality control techniques are used to the extent TI deems necessary or as
mandated by government requirements. TI does not test all parameters of each EVM.
2.3 If any EVM fails to conform to the warranty set forth above, TI's sole liability shall be at its option to repair or replace such EVM,
or credit User's account for such EVM. TI's liability under this warranty shall be limited to EVMs that are returned during the
warranty period to the address designated by TI and that are determined by TI not to conform to such warranty. If TI elects to
repair or replace such EVM, TI shall have a reasonable time to repair such EVM or provide replacements. Repaired EVMs shall
be warranted for the remainder of the original warranty period. Replaced EVMs shall be warranted for a new full ninety (90) day
warranty period.
3
Regulatory Notices:
3.1 United States
3.1.1
Notice applicable to EVMs not FCC-Approved:
This kit is designed to allow product developers to evaluate electronic components, circuitry, or software associated with the kit
to determine whether to incorporate such items in a finished product and software developers to write software applications for
use with the end product. This kit is not a finished product and when assembled may not be resold or otherwise marketed unless
all required FCC equipment authorizations are first obtained. Operation is subject to the condition that this product not cause
harmful interference to licensed radio stations and that this product accept harmful interference. Unless the assembled kit is
designed to operate under part 15, part 18 or part 95 of this chapter, the operator of the kit must operate under the authority of
an FCC license holder or must secure an experimental authorization under part 5 of this chapter.
3.1.2
For EVMs annotated as FCC – FEDERAL COMMUNICATIONS COMMISSION Part 15 Compliant:
CAUTION
This device complies with part 15 of the FCC Rules. Operation is subject to the following two conditions: (1) This device may not
cause harmful interference, and (2) this device must accept any interference received, including interference that may cause
undesired operation.
Changes or modifications not expressly approved by the party responsible for compliance could void the user's authority to
operate the equipment.
FCC Interference Statement for Class A EVM devices
NOTE: This equipment has been tested and found to comply with the limits for a Class A digital device, pursuant to part 15 of
the FCC Rules. These limits are designed to provide reasonable protection against harmful interference when the equipment is
operated in a commercial environment. This equipment generates, uses, and can radiate radio frequency energy and, if not
installed and used in accordance with the instruction manual, may cause harmful interference to radio communications.
Operation of this equipment in a residential area is likely to cause harmful interference in which case the user will be required to
correct the interference at his own expense.
SPACER
SPACER
SPACER
SPACER
SPACER
SPACER
SPACER
SPACER
FCC Interference Statement for Class B EVM devices
NOTE: This equipment has been tested and found to comply with the limits for a Class B digital device, pursuant to part 15 of
the FCC Rules. These limits are designed to provide reasonable protection against harmful interference in a residential
installation. This equipment generates, uses and can radiate radio frequency energy and, if not installed and used in accordance
with the instructions, may cause harmful interference to radio communications. However, there is no guarantee that interference
will not occur in a particular installation. If this equipment does cause harmful interference to radio or television reception, which
can be determined by turning the equipment off and on, the user is encouraged to try to correct the interference by one or more
of the following measures:
•
•
•
•
Reorient or relocate the receiving antenna.
Increase the separation between the equipment and receiver.
Connect the equipment into an outlet on a circuit different from that to which the receiver is connected.
Consult the dealer or an experienced radio/TV technician for help.
3.2 Canada
3.2.1
For EVMs issued with an Industry Canada Certificate of Conformance to RSS-210
Concerning EVMs Including Radio Transmitters:
This device complies with Industry Canada license-exempt RSS standard(s). Operation is subject to the following two conditions:
(1) this device may not cause interference, and (2) this device must accept any interference, including interference that may
cause undesired operation of the device.
Concernant les EVMs avec appareils radio:
Le présent appareil est conforme aux CNR d'Industrie Canada applicables aux appareils radio exempts de licence. L'exploitation
est autorisée aux deux conditions suivantes: (1) l'appareil ne doit pas produire de brouillage, et (2) l'utilisateur de l'appareil doit
accepter tout brouillage radioélectrique subi, même si le brouillage est susceptible d'en compromettre le fonctionnement.
Concerning EVMs Including Detachable Antennas:
Under Industry Canada regulations, this radio transmitter may only operate using an antenna of a type and maximum (or lesser)
gain approved for the transmitter by Industry Canada. To reduce potential radio interference to other users, the antenna type
and its gain should be so chosen that the equivalent isotropically radiated power (e.i.r.p.) is not more than that necessary for
successful communication. This radio transmitter has been approved by Industry Canada to operate with the antenna types
listed in the user guide with the maximum permissible gain and required antenna impedance for each antenna type indicated.
Antenna types not included in this list, having a gain greater than the maximum gain indicated for that type, are strictly prohibited
for use with this device.
Concernant les EVMs avec antennes détachables
Conformément à la réglementation d'Industrie Canada, le présent émetteur radio peut fonctionner avec une antenne d'un type et
d'un gain maximal (ou inférieur) approuvé pour l'émetteur par Industrie Canada. Dans le but de réduire les risques de brouillage
radioélectrique à l'intention des autres utilisateurs, il faut choisir le type d'antenne et son gain de sorte que la puissance isotrope
rayonnée équivalente (p.i.r.e.) ne dépasse pas l'intensité nécessaire à l'établissement d'une communication satisfaisante. Le
présent émetteur radio a été approuvé par Industrie Canada pour fonctionner avec les types d'antenne énumérés dans le
manuel d’usage et ayant un gain admissible maximal et l'impédance requise pour chaque type d'antenne. Les types d'antenne
non inclus dans cette liste, ou dont le gain est supérieur au gain maximal indiqué, sont strictement interdits pour l'exploitation de
l'émetteur
3.3 Japan
3.3.1
Notice for EVMs delivered in Japan: Please see http://www.tij.co.jp/lsds/ti_ja/general/eStore/notice_01.page 日本国内に
輸入される評価用キット、ボードについては、次のところをご覧ください。
http://www.tij.co.jp/lsds/ti_ja/general/eStore/notice_01.page
3.3.2
Notice for Users of EVMs Considered “Radio Frequency Products” in Japan: EVMs entering Japan are NOT certified by
TI as conforming to Technical Regulations of Radio Law of Japan.
If User uses EVMs in Japan, User is required by Radio Law of Japan to follow the instructions below with respect to EVMs:
1.
2.
3.
Use EVMs in a shielded room or any other test facility as defined in the notification #173 issued by Ministry of Internal
Affairs and Communications on March 28, 2006, based on Sub-section 1.1 of Article 6 of the Ministry’s Rule for
Enforcement of Radio Law of Japan,
Use EVMs only after User obtains the license of Test Radio Station as provided in Radio Law of Japan with respect to
EVMs, or
Use of EVMs only after User obtains the Technical Regulations Conformity Certification as provided in Radio Law of Japan
with respect to EVMs. Also, do not transfer EVMs, unless User gives the same notice above to the transferee. Please note
that if User does not follow the instructions above, User will be subject to penalties of Radio Law of Japan.
SPACER
SPACER
SPACER
SPACER
SPACER
【無線電波を送信する製品の開発キットをお使いになる際の注意事項】
本開発キットは技術基準適合証明を受けておりません。
本製品のご使用に際しては、電波法遵守のため、以下のいずれかの措置を取っていただく必要がありますのでご注意ください。
1.
2.
3.
電波法施行規則第6条第1項第1号に基づく平成18年3月28日総務省告示第173号で定められた電波暗室等の試験設備でご使用
いただく。
実験局の免許を取得後ご使用いただく。
技術基準適合証明を取得後ご使用いただく。
なお、本製品は、上記の「ご使用にあたっての注意」を譲渡先、移転先に通知しない限り、譲渡、移転できないものとします。
上記を遵守頂けない場合は、電波法の罰則が適用される可能性があることをご留意ください。
日本テキサス・インスツルメンツ株式会社
東京都新宿区西新宿６丁目２４番１号
西新宿三井ビル
3.3.3
Notice for EVMs for Power Line Communication: Please see http://www.tij.co.jp/lsds/ti_ja/general/eStore/notice_02.page
電力線搬送波通信についての開発キットをお使いになる際の注意事項については、次のところをご覧くださ
い。http://www.tij.co.jp/lsds/ti_ja/general/eStore/notice_02.page
SPACER
4
EVM Use Restrictions and Warnings:
4.1 EVMS ARE NOT FOR USE IN FUNCTIONAL SAFETY AND/OR SAFETY CRITICAL EVALUATIONS, INCLUDING BUT NOT
LIMITED TO EVALUATIONS OF LIFE SUPPORT APPLICATIONS.
4.2 User must read and apply the user guide and other available documentation provided by TI regarding the EVM prior to handling
or using the EVM, including without limitation any warning or restriction notices. The notices contain important safety information
related to, for example, temperatures and voltages.
4.3 Safety-Related Warnings and Restrictions:
4.3.1
User shall operate the EVM within TI’s recommended specifications and environmental considerations stated in the user
guide, other available documentation provided by TI, and any other applicable requirements and employ reasonable and
customary safeguards. Exceeding the specified performance ratings and specifications (including but not limited to input
and output voltage, current, power, and environmental ranges) for the EVM may cause personal injury or death, or
property damage. If there are questions concerning performance ratings and specifications, User should contact a TI
field representative prior to connecting interface electronics including input power and intended loads. Any loads applied
outside of the specified output range may also result in unintended and/or inaccurate operation and/or possible
permanent damage to the EVM and/or interface electronics. Please consult the EVM user guide prior to connecting any
load to the EVM output. If there is uncertainty as to the load specification, please contact a TI field representative.
During normal operation, even with the inputs and outputs kept within the specified allowable ranges, some circuit
components may have elevated case temperatures. These components include but are not limited to linear regulators,
switching transistors, pass transistors, current sense resistors, and heat sinks, which can be identified using the
information in the associated documentation. When working with the EVM, please be aware that the EVM may become
very warm.
4.3.2
EVMs are intended solely for use by technically qualified, professional electronics experts who are familiar with the
dangers and application risks associated with handling electrical mechanical components, systems, and subsystems.
User assumes all responsibility and liability for proper and safe handling and use of the EVM by User or its employees,
affiliates, contractors or designees. User assumes all responsibility and liability to ensure that any interfaces (electronic
and/or mechanical) between the EVM and any human body are designed with suitable isolation and means to safely
limit accessible leakage currents to minimize the risk of electrical shock hazard. User assumes all responsibility and
liability for any improper or unsafe handling or use of the EVM by User or its employees, affiliates, contractors or
designees.
4.4 User assumes all responsibility and liability to determine whether the EVM is subject to any applicable international, federal,
state, or local laws and regulations related to User’s handling and use of the EVM and, if applicable, User assumes all
responsibility and liability for compliance in all respects with such laws and regulations. User assumes all responsibility and
liability for proper disposal and recycling of the EVM consistent with all applicable international, federal, state, and local
requirements.
5.
Accuracy of Information: To the extent TI provides information on the availability and function of EVMs, TI attempts to be as accurate
as possible. However, TI does not warrant the accuracy of EVM descriptions, EVM availability or other information on its websites as
accurate, complete, reliable, current, or error-free.
SPACER
SPACER
SPACER
SPACER
SPACER
SPACER
SPACER
6.
Disclaimers:
6.1 EXCEPT AS SET FORTH ABOVE, EVMS AND ANY WRITTEN DESIGN MATERIALS PROVIDED WITH THE EVM (AND THE
DESIGN OF THE EVM ITSELF) ARE PROVIDED "AS IS" AND "WITH ALL FAULTS." TI DISCLAIMS ALL OTHER
WARRANTIES, EXPRESS OR IMPLIED, REGARDING SUCH ITEMS, INCLUDING BUT NOT LIMITED TO ANY IMPLIED
WARRANTIES OF MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE OR NON-INFRINGEMENT OF ANY
THIRD PARTY PATENTS, COPYRIGHTS, TRADE SECRETS OR OTHER INTELLECTUAL PROPERTY RIGHTS.
6.2 EXCEPT FOR THE LIMITED RIGHT TO USE THE EVM SET FORTH HEREIN, NOTHING IN THESE TERMS AND
CONDITIONS SHALL BE CONSTRUED AS GRANTING OR CONFERRING ANY RIGHTS BY LICENSE, PATENT, OR ANY
OTHER INDUSTRIAL OR INTELLECTUAL PROPERTY RIGHT OF TI, ITS SUPPLIERS/LICENSORS OR ANY OTHER THIRD
PARTY, TO USE THE EVM IN ANY FINISHED END-USER OR READY-TO-USE FINAL PRODUCT, OR FOR ANY
INVENTION, DISCOVERY OR IMPROVEMENT MADE, CONCEIVED OR ACQUIRED PRIOR TO OR AFTER DELIVERY OF
THE EVM.
7.
USER'S INDEMNITY OBLIGATIONS AND REPRESENTATIONS. USER WILL DEFEND, INDEMNIFY AND HOLD TI, ITS
LICENSORS AND THEIR REPRESENTATIVES HARMLESS FROM AND AGAINST ANY AND ALL CLAIMS, DAMAGES, LOSSES,
EXPENSES, COSTS AND LIABILITIES (COLLECTIVELY, "CLAIMS") ARISING OUT OF OR IN CONNECTION WITH ANY
HANDLING OR USE OF THE EVM THAT IS NOT IN ACCORDANCE WITH THESE TERMS AND CONDITIONS. THIS OBLIGATION
SHALL APPLY WHETHER CLAIMS ARISE UNDER STATUTE, REGULATION, OR THE LAW OF TORT, CONTRACT OR ANY
OTHER LEGAL THEORY, AND EVEN IF THE EVM FAILS TO PERFORM AS DESCRIBED OR EXPECTED.
8.
Limitations on Damages and Liability:
8.1 General Limitations. IN NO EVENT SHALL TI BE LIABLE FOR ANY SPECIAL, COLLATERAL, INDIRECT, PUNITIVE,
INCIDENTAL, CONSEQUENTIAL, OR EXEMPLARY DAMAGES IN CONNECTION WITH OR ARISING OUT OF THESE
TERMS ANDCONDITIONS OR THE USE OF THE EVMS PROVIDED HEREUNDER, REGARDLESS OF WHETHER TI HAS
BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGES. EXCLUDED DAMAGES INCLUDE, BUT ARE NOT LIMITED
TO, COST OF REMOVAL OR REINSTALLATION, ANCILLARY COSTS TO THE PROCUREMENT OF SUBSTITUTE GOODS
OR SERVICES, RETESTING, OUTSIDE COMPUTER TIME, LABOR COSTS, LOSS OF GOODWILL, LOSS OF PROFITS,
LOSS OF SAVINGS, LOSS OF USE, LOSS OF DATA, OR BUSINESS INTERRUPTION. NO CLAIM, SUIT OR ACTION SHALL
BE BROUGHT AGAINST TI MORE THAN ONE YEAR AFTER THE RELATED CAUSE OF ACTION HAS OCCURRED.
8.2 Specific Limitations. IN NO EVENT SHALL TI'S AGGREGATE LIABILITY FROM ANY WARRANTY OR OTHER OBLIGATION
ARISING OUT OF OR IN CONNECTION WITH THESE TERMS AND CONDITIONS, OR ANY USE OF ANY TI EVM
PROVIDED HEREUNDER, EXCEED THE TOTAL AMOUNT PAID TO TI FOR THE PARTICULAR UNITS SOLD UNDER
THESE TERMS AND CONDITIONS WITH RESPECT TO WHICH LOSSES OR DAMAGES ARE CLAIMED. THE EXISTENCE
OF MORE THAN ONE CLAIM AGAINST THE PARTICULAR UNITS SOLD TO USER UNDER THESE TERMS AND
CONDITIONS SHALL NOT ENLARGE OR EXTEND THIS LIMIT.
9.
Return Policy. Except as otherwise provided, TI does not offer any refunds, returns, or exchanges. Furthermore, no return of EVM(s)
will be accepted if the package has been opened and no return of the EVM(s) will be accepted if they are damaged or otherwise not in
a resalable condition. If User feels it has been incorrectly charged for the EVM(s) it ordered or that delivery violates the applicable
order, User should contact TI. All refunds will be made in full within thirty (30) working days from the return of the components(s),
excluding any postage or packaging costs.
10. Governing Law: These terms and conditions shall be governed by and interpreted in accordance with the laws of the State of Texas,
without reference to conflict-of-laws principles. User agrees that non-exclusive jurisdiction for any dispute arising out of or relating to
these terms and conditions lies within courts located in the State of Texas and consents to venue in Dallas County, Texas.
Notwithstanding the foregoing, any judgment may be enforced in any United States or foreign court, and TI may seek injunctive relief
in any United States or foreign court.
Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
Copyright © 2015, Texas Instruments Incorporated
spacer
IMPORTANT NOTICE