Stratix FPGAシリーズのパッケージおよびI/Oマトリックス

EP1SGX40D
EP1SGX25F
EP1SGX25D
EP1SGX25C
EP1SGX10D
EP1SGX10C
EP1S80
EP1S60
EP1S40
EP1S30
EP1S25
EP1S20
EP1S10
EP2SGX130G
EP2SGX90F
EP2SGX90E
EP2SGX60E
EP2SGX30C
EP2SGX60D
3.1875 Gbps トランシーバ
EP2SGX60C
Stratix GX（1.5 V）
高集積、高性能
EP2SGX30D
Stratix（1.5 V）
6.375 Gbps トランシーバ
EP2S180
Stratix II GX（1.2 V）
高集積、高性能
EP2S130
Stratix II（1.2 V）
EP2S90
すべての Stratix ® シリーズ・デバイスは、一般
用および工業用温度範囲、鉛フリー・パッケー
ジに対応しています。
EP2S15
バーティカル・マイグレーション（同一の
VCC 、GND、ISP、および入力ピン）。ユーザ
I/O ピンは、バーティカル・マイグレーショ
ンでは記載されている数値以下になります。
EP2S60
数字はユーザ I/O ピン数を示します。
EP2S30
342
EP1SGX40G
Stratix FPGA シリーズのパッケージおよび I/O マトリックス
FineLine BGA®（F） 484 ピン FBGA（FlipChip）
342 342 334
672 ピン FBGA（FlipChip）
366 500 492
362 362 455 455
672 ピン FBGA（ワイヤボンド）
345 426 473
780 ピン FBGA
534 534
361 361 364 364
426 586 697 589 615
1,020 ピン FBGA
718 758 742 742
706 726 773 773 773
607 607 624 624
1,152 ピン FBGA
534 558
1,508 ピン FBGA
902 1,126 1,170
650 734
822 1,022 1,203
Hybrid FBGA（H） 484 ピン HFBGA
308
ボール・グリッド・アレイ（B） 672 ピン BGA
356 426 473
956 ピン BGA
683 683 683 683
28
–
–
1
11
–
–
–
40
–
–
1
16
–
–
–
パッケージ・データ
3.53 5.9 7.89 10.38 12.39 17.54 23.83 3.58 3.58 7.95 7.95 7.95 12.53 12.53
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
3
4
5
7
8
11
15
3
3
5
5
5
8
8
1
1
–
–
–
–
–
1
1
–
–
–
–
–
1
1
1
1
1
–
–
–
–
–
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
BGA
ピン数
672
パッケージ技術
ワイヤボンド
長さ x 幅
（mm）
（標準値） 35 x 35
表面積（mm2）
（最大値） 1,239
高さ（mm）
（最大値）
2.6
ボール・ピッチ
（mm）
（標準値）
1.27
ボール幅
（mm）
（最大値）
0.9
956
FlipChip
40 x 40
1,616
3.5
1.27
0.9
FBGA
484
FlipChip
23 x 23
538
3.5
1
0.7
672
ワイヤボンド
27 x 27
740
2.6
1
0.7
EP1SGX40D
28
–
–
1
11
–
–
–
EP1SGX25F
17
–
1
1
7
–
1
1
EP1SGX25D
17
–
1
1
7
–
1
1
EP1SGX25C
EP2SGX130G
17
–
1
1
7
–
1
1
EP1SGX10D
EP2SGX90F
10
–
1
1
4
–
1
1
EP1SGX10C
EP2SGX90E
10
–
1
1
4
–
1
1
EP1S80
EP2SGX60E
53
–
–
1
21
–
–
–
EP1S60
EP2SGX60D
40
–
–
1
16
–
–
–
EP1S40
EP2SGX60C
28
–
–
1
11
–
–
–
EP1S30
EP2SGX30D
17
–
1
1
7
–
1
1
EP1S25
EP2SGX30C
10
–
1
1
4
–
1
1
EP1S20
EP2S180
5
1
1
1
2
1
1
1
EP1S10
EP2S130
3.1875 Gbps トランシーバ
EP2S90
Stratix GX（1.5 V）
高集積、高性能
EP2S60
Stratix（1.5 V）
6.375 Gbps トランシーバ
EP2S30
Stratix II GX（1.2 V）
高集積、高性能
EP2S15
コンフィギュレーション・ファイルのサイズ（Mbit）
必要な EPCS4 デバイス数（4 Mbit）
必要な EPCS16 デバイス数（16 Mbit）
必要な EPCS64 デバイス数（64 Mbit）
必要な EPC2 デバイス数（1.6 Mbit）
必要な EPC4 デバイス数（4 Mbit）
必要な EPC8 デバイス数（8 Mbit）
必要な EPC16 デバイス数（16 Mbit）
Stratix II（1.2 V）
EP1SGX40G
Stratix FPGA シリーズのコンフィギュレーション・デバイス
672
FlipChip
27 x 27
740
3.5
1
0.7
780
FlipChip
29 x 29
853
3.5
1
0.7
HFBGA
1,020
FlipChip
33 x 33
1,102
3.5
1
0.7
1,152
FlipChip
35 x 35
1,239
3.5
1
0.7
1,508
FlipChip
40 x 40
1,616
3.5
1
0.7
484
FlipChip
27 x 27
740
3.5
1
0.7
アーキテクチャ
I/O 機能
外部メモリ・
インタフェース
2
60,440
24,176
48,352
2,544
329
255
2
-3, -4, -5
EP2SGX130G
33,880
13,552
27,104
1,369
202
144
1
-3, -4, -5
EP2SGX90F
EP2SGX60C
33,880
13,552
27,104
1,369
202
144
1
-3, -4, -5
EP2SGX90E
EP2SGX30D
179,400
71,760
143,520
9,383
930
768
9
-3, -4, -5
90,960
36,384
72,768
4,520
488
408
4
-3, -4, -5
90,960
36,384
72,768
4,520
488
408
4
-3, -4, -5
132,540
53,016
106,032
6,747
699
609
6
-3, -4, -5
EP2SGX60E
EP2SGX30C
132,540
53,016
106,032
6,747
699
609
6
-3, -4, -5
EP2SGX60D
EP2S180
60,440 90,960
24,176 36,384
48,352 72,768
2,544 4,520
329
488
255
408
2
4
-3, -4, -5 -3, -4, -5
Nios ® II
12
16
36
48
48/96 64/128 144/288 192/384
6
6
6
6
EP2S130
6.375Gbps トランシーバ
EP2S90
33,880
13,552
27,104
1,369
202
144
1
-3, -4, -5
Stratix II GX（1.2 V）
高集積、高性能
EP2S60
15,600
6,240
12,480
419
104
78
0
-3, -4, -5
Stratix II（1.2 V）
60,440 60,440
24,176 24,176
48,352 48,352
2,544 2,544
329
329
255
255
2
2
-3, -4, -5 -3, -4, -5
Nios II
63
96
16
16
36
36
36
252/504 384/768 64/128 64/128 144/288 144/288 144/288
6
6
6
6
6
6
6
48
48
63
19/384 19/384 252/504
6
6
6
48
6/28
48
6/28
48
12/56
48
12/56
48
12/56
48
12/56
48
4/18
48
4/18
48
8/36
48
8/36
48
8/36
48
8/36
48
8/36
48
8/36
デザイン・セキュリティ
HardCopy II デバイスのサポート
–
–
–
–
–
–
–
–
–
トゥルー・デュアル・ポート RAM
グローバル & リージョナル・クロック・ネットワーク
PLL の個数 / 出力クロック数
サポートされる I/O 電圧（V）
標準 I/O 規格
1
EP2S30
等価ロジック・エレメント（LE）数
ALM 数
アダプティブ・ルックアップ・テーブル（ALUT）数
トータル RAM ビット数（K）1
M512 RAM ブロック数（512 ビット + 64 パリティ・ビット）
M4K RAM ブロック数（4K ビット + 512 パリティ・ビット）2
M-RAM ブロック数（512K ビット + 65,536 パリティ・ビット）2
スピード・グレード（左が最速）
エンベデッド・プロセッサ
DSP ブロック数
18 x 18 ビット /9 x 9 ビット・エンベデッド乗算器数
I/O エレメントあたりの I/O レジスタ数
EP2S15
集積度 & スピード
Stratix FPGA シリーズの機能一覧
True-LVDS の最大データ・レート
True-LVDS チャネル数（受信 / 送信）
1.5, 1.8, 2.5, 3.3
1.5, 1.8, 2.5, 3.3
TM
LVDS, LVPECL, HyperTransport , Differential SSTL-18, Differential SSTL-2, Differential HSTL, SSTL-18（I & II）,
SSTL-2（I & II）, 1.5-V HSTL（I & II）, 1.8-V HSTL（I & II）, PCI, PCI-X 1.0, LVTTL, LVCMOS
125–1,000
125–1,000
38/38 58/58 80/84 114/118 152/156 152/156 31/29 31/29 31/29 31/29 42/42 47/45 59/59 73/71
内蔵 DPA 回路
直列および差動 On-Chip Termination
プログラマブル・ドライブ能力
トランシーバ（SERDES）のデータ・レート幅
–
–
–
–
–
–
トランシーバ（SERDES）チャネル数
–
–
–
–
–
–
12
16
20
サポートされるメモリ・デバイス
622 Mbps–6.375 Gbps
4
8
QDRII, DDR2, RLDRAM II, DDR, SDR
4
8
12
QDRII, DDR2, RLDRAM II, DDR, SDR
クリア・テキスト・データパス対応 MegaCore コントローラ
システム・タイミング解析
ボード・レイアウト・ガイドライン
K = 1,000
Kbit = 1,024bit
アーキテクチャ
集積度 & スピード
ロジック・エレメント（LE）数
10,570
トータル RAM ビット数（K）1
920
M512 RAM ブロック数（512 ビット + 64 パリティ・ビット） 94
M4K RAM ブロック数（4K ビット + 512 パリティ・ビット）2 60
M-RAM ブロック数（512K ビット + 65,536 パリティ・ビット）2
1
スピード・グレード（左が最速）
-5, -6, -7
エンベデッド・プロセッサ
DSP ブロック数
6
18 x 18 ビット /9 x 9 ビット・エンベデッド乗算器数 24/48
I/O エレメントあたりの I/O レジスタ数
6
トゥルー・デュアル・ポート RAM
グローバル & リージョナル・クロック・ネットワーク
PLL の個数 / 出力クロック数
HardCopy II デバイスのサポート
18,460 25,660 32,470 41,250
1,669 1,944 3,317 3,423
194 224
295
384
82
138
171
183
2
2
4
4
-5, -6, -7 -5, -6, -7 -5, -6, -7 -5, -6, -7
Nios II
10
10
12
14
40/80 40/80 48/96 56/112
6
6
6
6
36
6/32
36
6/32
36
6/32
–
–
–
EP1SGX40G
EP1SGX40D
EP1SGX25F
EP1SGX25D
EP1SGX25C
57,120 79,040 10,570 10,570 25,660 25,660
5,215 7,427 920
920 1,944 1,944
574
767
94
94
224
224
292 364
60
60
138
138
6
9
1
1
2
2
-5, -6, -7 -5, -6, -7 -5, -6, -7 -5, -6, -7 -5, -6, -7 -5, -6, -7
Nios II
18
22
6
6
10
10
72/144 88/176 24/48 24/48 40/80 40/80
6
6
6
6
6
6
40
40
40
40
36
10/40 12/52 12/52 12/52 4/26
EP1SGX10D
EP1SGX10C
EP1S80
EP1S60
EP1S40
Stratix GX（1.5 V）
3.1875Gbps トランシーバ
EP1S30
Stratix（1.5 V）
高集積、高性能
EP1S25
EP1S20
EP1S10
Stratix FPGA シリーズの機能一覧（続き）
25,660 41,250 41,250
1,944 3,423 3,423
224
384
384
138
183
183
2
4
4
-5, -6, -7 -5, -6, -7 -5, -6, -7
10
14
14
40/80 56/112 56/112
6
6
6
36
4/26
36
4/26
36
4/26
36
4/26
40
8/42
40
8/42
–
–
–
–
–
–
外部メモリ・
インタフェース
I/O 機能
サポートされる I/O 電圧（V）
標準 I/O 規格
1
2
1.5, 1.8, 2.5, 3.3
1.5, 1.8, 2.5, 3.3
LVDS, LVPECL, HyperTransport, 3.3-V PCML, Differential SSTL-2, Differential HSTL, SSTL-18（I & II）, SSTL-2（I & II）, SSTL-3（I & II）,
1.5-V HSTL（I & II）, 1.8-V HSTL（I & II）, PCI, Compact-PCI, PCI-X 1.0, AGP（1x & 2x）, GTL, GTL+, CTT, LVTTL, LVCMOS）
True-LVDS の最大データ・レート
840
1000
True-LVDS チャネル数（受信 / 送信） 44/44 66/66 78/78 80/80 80/80 80/80 80/80 22/22 22/22 39/39 39/39 39/39 45/45 45/45
Medium-Speed LVDS チャネル数
–
–
–
462
462 462 462
–
–
–
–
–
–
–
内蔵 DPA 回路
–
–
–
–
–
–
–
直列および差動 On-Chip Termination
プログラマブル・ドライブ能力
トランシーバ（SERDES）のデータ・レート幅
トランシーバ（SERDES）チャネル数
サポートされるメモリ・デバイス
–
–
–
–
–
–
–
–
–
–
–
–
QDRII, QDR, ZBT, DDR, SDR
–
–
4
8
500 Mbps–3.1875 Gbps
4
8
16
8
QDRII, QDR, ZBT, DDR, SDR
20
クリア・テキスト・データパス対応 MegaCore コントローラ
システム・タイミング解析
ボード・レイアウト・ガイドライン
K = 1,000
Kbit = 1,024bit
HardCopy ストラクチャード ASIC シリーズのパッケージ & I/O マトリックス
アルテラの HardCopy ストラクチャード ASIC は、
Stratix および Stratix II FPGA からピンコンパチブルで機能的に同等な低コスト・デバイスへのシームレスな移行を提供します。
集積度 & スピード
アーキテクチャ
I/O 機能
HC1S80
HC1S60
HC1S40
HC1S30
HC1S25
HC240
HC230
HC220
ストラクチャード ASIC
HC210
HardCopy Stratix（1.5 V）
トゥルー・デュアル・ポート RAM
グローバル & リージョナル・クロック・ネットワーク 16/32
16/32
16/32
16/32
16/32
36
40
40
40
40
PLL の個数
4
4
4
8
12
6
6
6
12
12
サポートされる I/O 電圧（V）
1.5, 1.8, 2.5, 3.3
1.5, 1.8, 2.5, 3.3
LVDS, LVPECL, HyperTransport, Differential SSTL-18, Differential SSTL-2, Differential HSTL, SSTL-18（I & II）,
標準 I/O 規格
SSTL-2（I & II）, 1.5-V HSTL（I & II）, 1.8-V HSTL（I & II）, PCI, PCI-X 1.0, LVTTL, LVCMOS
外部メモリ・デバイス・インタフェース
QDRII, DDR2, RLDRAM II, DDR, SDR
True-LVDS の最大データ・レート（Mbps）
125–1,000
True-LVDS チャネル数（受信 / 送信）
19/21
19/21
29/31
42/42 118/118
Medium-Speed LVDS データ・レート（Mbps）
–
–
–
–
–
直列および差動 On-Chip Termination
FineLine BGA（F）
HardCopy II（1.2 V）
ストラクチャード ASIC
ユーザブル ASIC ゲート数
1,000,000 1,000,000 1,600,000 2,200,000 2,200,000
–
–
–
–
–
DSP ブロックの追加ゲート数
0
0
300,000 700,000 1,400,000
–
–
–
–
–
ロジック・エレメント数
–
–
–
–
–
25,660 32,470 41,250 57,120 79,040
トータル RAM ビット数
875,520 875,520 3,059,712 6,368,256 8,847,360 1,944,576 2,137,536 2,244,096 5,215,104 5,658,048
M512 RAM ブロック数（512 ビット + 64 パリティ・ビット）
–
–
–
–
–
224
295
384
574
767
M4K RAM ブロック数（4K ビット + 512 パリティ・ビット）1
190
190
408
614
768
138
171
183
292
364
M-RAM ブロック数（512K ビット + 65,536 パリティ・ビット）1
0
0
2
6
9
2
2
2
6
6
スピード・グレード（左が最速）
–
–
–
–
–
–
–
–
–
–
エンベデッド・プロセッサ
Nios II
Nios II
DSP ブロック数
Implemented in HCell Macros
10
12
14
18
22
18 x 18 ビット /9 x 9 ビット・エンベデッド乗算器数
Implemented in HCell Macros
40/80 48/96 56/112 72/144 88/176
I/O エレメントあたりの I/O レジスタ数
6
6
6
6
6
6
6
6
6
6
FPGA プロトタイプ・オプション
1
HC210W
951 数字はユーザ I/O ピン数を示します。
すべての HardCopy シリーズ・デバイスは、一般用および工業用温度範囲、鉛フリー・
パッケージに対応しています。
484 ピン FPGA（ワイヤボンド）
484 ピン FPGA（FlipChip）
672 ピン FPGA（ワイヤボンド）
672 ピン FPGA（FlipChip）
780 ピン FPGA
1,020 ピン FPGA
1,508 ピン FPGA
Kbit = 1,024bit
EP2S30
EP2S60
EP2S90
QDRII, QDR, ZBT, DDR, SDR
840
78/78
80/80
80/80
80/80
80/80
–
2/2
10/10
36/36 46/72
EP2S30 EP2S60 EP2S90
EP2S60 EP2S90 EP2S130 EP2S180 EP1S25
EP2S90 EP2S130 EP2S180
EP1S30
EP1S40
EP1S60
EP1S80
597
615
773
773
308
334
473
492
494
698
742
951
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2006 年 7 月
SG-01001-1.0/JP