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Quartus II 分離デザイン・フロー
Quartus II 分離デザイン・フロー AN-567-1.0 © 2009 年 3 月 はじめに セキュアで信頼性のあるシステムに関する基本的な考え方は、設計においてクリ ティカルなサブシステムを物理的および機能的に独立させることです。冗長化設計 のシステムでは、物理的な独立性を利用して障害分離を実現します。このため、い ずれかのサブシステムに障害または破損が発生しても、システムの他の部分には悪 影響を及ぼしません。更に、万一エラーが発生しても、各サブシステムは物理的に 独立しているため、開発者は各サブシステムを個別に評価でき、分析が容易になり ます。 従来、冗長化設計を必要とするシステムは、複数のデバイスを使用したクリティカ ルな IP 構造を実装していました。Quartus II 分離デザイン・フローを Cyclone III LS デバイス・ファミリとともに使用することにより、単一デバイス上に物理的に独立 した構造を設計できます。これにより、システム設計者は、単一の FPGA で高集積 度を達成できます。また、ますます厳しくなっている SWaP（サイズ、重量および電 源）要求が緩和されます。図 1 にこの概念を示します。 図 1. 単一 Cyclone III LS デバイスにおける高集積度の達成 ࠢ࠹ࠖࠞ࡞ ࠨࡉࠪࠬ࠹ࡓ No. 1 ࠢ࠹ࠖࠞ࡞ ࠨࡉࠪࠬ࠹ࡓ No. 2 ߘߩઁߩࠨࡉࠪࠬ࠹ࡓ ࠢ࠹ࠖࠞ࡞ ࡈࠔࡦ࡚ࠢࠪࡦ No. 1 ࠢ࠹ࠖࠞ࡞ ࡈࠔࡦ࡚ࠢࠪࡦ No. 2 ߘߩઁߩ ࡙ࠩࡠࠫ࠶ࠢ Cyclone III LS FPGA ߘߩઁߩࠨࡉࠪࠬ࠹ࡓ 新しい Quartus II 分離フローでは、コンパイル・フローに保護領域を導入していま す。このフローを Cyclone III LS デバイス・ファミリとともに使用する場合、保護領 域は、制御された配線および未使用リソースの境界によって、物理的な独立性を確 保します。複数の保護領域を、相互に不要な影響を与えることなく、単一の Cyclone III LS デバイス上に実現できます。配線リソースを制限し、未使用 LAB の物 理的保護帯域を提供することにより、1 つの保護領域で生じた障害または不要な信号 が、デバイス上の他のデザイン・ブロックに悪影響を及ぼすのを防ぐことができま す。 Quartus II 分離デザイン・フローは、保護領域の制約を追加することで、インクリメ ンタル・コンパイル機能、およびデザイン・フロアプランを作成する LogicLock™ 機 能に適合します。このアプリケーション・ノートを読むときは、Quartus II ハンド ブックの以下の 3 つの章も参照してください。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 2 デザイン・フローの概要 「階層およびチーム・ベース・デザインのための Quartus II インクリメンタル・コ ンパイル」—Quartus II インクリメンタル・コンパイル・フローについて説明し ます。 「Best Practices for Incremental Compilation Partitions and Floorplan Assignments」— イ ンクリメンタル・コンパイル・フローの使用とデザイン・フロアプランの作成に 関するガイドラインが含まれています。 「Analyzing and Optimizing the Design Floorplan」—LogicLock ロケーション制約に関 連するさまざまな属性を説明し、フロアプランを作成および修正するための Chip Planner を紹介します。 このアプリケーション・ノートでは、Quartus II インクリメンタル・コンパイル・フ ローおよび LogicLock 機能を使用したフロアプラン作成について十分理解している ことを前提としています。このアプリケーション・ノートを読み、分離デザイン・ フローを使用してフロアプランを作成するためのルールおよびガイドラインを理解 してください。 デザイン・フローの概要 Quartus II 分離デザイン・フローは、デザイン・パーティションを物理的に独立した 領域に分離します。分離デザイン・フローでは、物理的に分離された領域はそれぞ れ保護領域と呼ばれます。分離デザイン・フローでは、ロジックのパーティション 作成にはインクリメンタル・コンパイル・フローを使用し、保護領域のフロアプラ ン作成には LogicLock 領域ロケーション・アサインメントを使用します。物理的な 独立を必要とするデザイン・エンティティごとに、論理的なデザイン・パーティ ションを作成し、そのデザイン・パーティションを LogicLock ロケーション制約に 割り当てます。 フロアプラン作成のステージでは、セキュリティ属性という追加制約が LogicLock 領域に適用され、すべての配線がその領域に制限されます。この属性が適用される と、未使用ロジック・アレイ・ブロック（LAB）から構成される境界（フェンスと 呼ばれる）が、LogicLock 領域の周囲に作成されます。保護領域に対する信号の入出 力は、セキュリティ配線インタフェースを介してのみ可能です。セキュリティ配線 インタフェースは、LogicLock 領域に適用される属性です。 図 2 に、分離デザイン・フローをサポートする、修正されたフロアプランの制約を 含むトップダウン・インクリメンタル・コンパイルのフロー図を示します。フロー 図内の赤線で囲まれた部分は、分離デザイン・フローが有効なデザインに特有のス テップを強調表示しています。フロー図の下には、各ステップの簡単な説明を示し、 分離デザイン・フローのクイック・スタート・ガイドとして使用できます。次の項 では、このフローについて詳しく説明します。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 3 デザイン・フローの概要 図 2. 分離デザイン・コンパイル・フロー ࠠࡘࠕࡕࠫࡘ࡞ߩࡄ࠹࡚ࠖࠪࡦᚑࠍ ࠨࡐ࠻ߔࠆ࠺ࠩࠗࡦ㓏ጀࠍ⸘↹ߔࠆ Analysis & Elaborationࠍታⴕߔࠆ ⼔㗔ၞߦኻߒߡ࠺ࠩࠗࡦࡄ࠹࡚ࠖࠪࡦࠍ ᚑߔࠆ ࡈࡠࠕࡊࡦࠕࠨࠗࡦࡔࡦ࠻ࠍ ᚑߔࠆ ಽ㔌ߔࠆ㗔ၞߦࠠࡘ࠹ࠖዻᕈࠍ⸳ቯߒߡ ࠺ࠩࠗࡦࡈࡠࠕࡊࡦࠍᚑߔࠆ ࠺ࠩࠗࡦࡄ࠹࡚ࠖࠪࡦࠍ⼔㗔ၞߦഀࠅᒰߡࠆ ⼔㗔ၞߦ⋥ធࠗࡦ࠲ࡈࠚࠬߔࠆࡇࡦࠍޔ ⼔㗔ၞߩࡔࡦࡃߣߒߡㅊടߔࠆ ⼔㗔ၞߦኻߔࠆࠠࡘ࠹ࠖ㈩✢ ࠗࡦ࠲ࡈࠚࠬࠍᚑߔࠆ I/Oࡇࡦߩࠕࠨࠗࡦࡔࡦ࠻ ࠺ࠩࠗࡦࠍᄌᦝߔࠆ ฦࡄ࠹࡚ࠖࠪࡦߦࡀ࠶࠻ࠬ࠻࠲ࠗࡊࠍ ⸳ቯߔࠆ ࠺ࠩࠗࡦޔᬌ⸽߮ࠃ߅ޔ ࠺ࡃ࠶ࠣߩࠬ࠹ࠫߦ߅ߡ ᔅⷐߥߛߌ➅ࠅߔ ࠺ࠩࠗࡦࠍࠦࡦࡄࠗ࡞ߔࠆ 以下のサブセクションでは、図 2 に示したフローについて詳しく説明します。 1. 保護パーティション作成のためのデザイン階層を設定します。各保護領域には、 デザイン・パーティションを 1 つだけ含むことができます。デザイン階層は、論 理階層境界に沿ったパーティション作成をサポートしている必要があります。必 要に応じて、デザインの他の部分から分離する必要のあるデザイン・エンティ ティをサポートするために、ラッパー・ファイルを作成して、デザイン階層内に 論理境界を作成します。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 4 デザイン・フローの概要 2. Analysis & Elaboration を実行するか、このステップを含むコンパイル・フローを 実行します。Elaboration は、デザインの階層を識別する合成プロセスの一部で す。 3. 保護領域に対してデザイン・パーティションを作成します。各保護領域には、 パーティションを 1 つだけ含むようにしなければなりません。 4. セキュリティ属性を使用してデザイン・フロアプランを作成します。LogicLock ロケーション・アサインメントを使用して、少なくともデザイン内で保護するエ ンティティすべてのフロアプランを作成します。Quartus II ソフトウェアの LogicLock Regions ウィンドウのセキュリティ・アサインメントを使用して、各 LogicLock 領域のセキュリティ・レベルを指定します。保護 LogicLock 領域を分 離するために、フェンス領域がフロアプランに自動的に作成されます。 5. デザイン・パーティションを保護領域に割り当てます。保護するデザイン・パー ティションを保護 LogicLock 領域に割り当て、相互のパーティションを分離する と同時に、他のすべての階層ブロックからも分離します。 6. I/O ピンに対して入出力を行う保護領域のメンバとして I/O ピンを追加します。 保護領域が 1 つ以上の I/O ピンとインタフェースする場合は、その I/O ピンを保 護領域のメンバとしてください。保護領域にメンバとして I/O ピンがある場合 は、その領域は I/O パッドとオーバラップする必要があります。I/O ピンは、 LogicLock Region Properties ダイアログ・ボックスを使用して、保護 LogicLock 領 域のメンバとして追加できます。 7. セキュリティ配線インタフェース領域を作成します。セキュリティ配線インタ フェースはそれぞれ、セキュリティ配線インタフェース属性が適用された LogicLock 領域です。セキュリティ配線インタフェースにロジックを配置するこ とはできません。セキュリティ配線インタフェース内で使用できるのは、配線リ ソースのみです。セキュリティ配線インタフェースは、1 つまたは 2 つの保護領 域に隣接している必要があります。保護領域ごとにインタフェース領域を作成し たら、保護領域に対して入出力される信号を配線インタフェースに割り当てま す。 異なるセキュリティ属性を持つ保護領域間の信号配線、または保護領域と保護さ れていない領域との間の信号配線については、セキュリティの厳しい領域から出 力される信号に対してセキュリティ属性を低くする必要があります。 セキュリティ配線インタフェースへの信号の割り当ておよび信号のセキュリ ティ・レベルの変更は、LogicLock Regions ダイアログ・ボックスの Security タブ を使用して行います。Quartus II ソフトウェアが Analysis & Synthesis およびパー ティション・マージを実行した後、保護領域からのすべての入出力信号が自動的 に Security タブに入力されます。 8. I/O アサインメントを作成します。I/O バンクは保護領域間で共有することはでき ません。保護領域に I/O ピンがメンバとして含まれている場合、I/O バンク全体 を使用できるのは、その I/O ピンとの入出力が行われる保護領域のみです。 9. デザインの変更、各デザイン・パーティションのネットリスト・タイプの設定、 およびコンパイルを実行します。初期プロジェクトに対してフル・コンパイルを 実行した後、デザイン要件を満たすフロアプランを実現するために、必要に応じ て、フロアプランとアサインメントを変更します。各パーティションは、保存レ ベルを Placement（配置）に設定したネットリスト・タイプ Post-Fit（フィッティ ング後の結果を保持する）、または保存レベルをより低く設定したネットリスト・ タイプに設定できます。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 5 分離デザイン・フロー用のデザイン・パーティションの作成 分離デザイン・フロー用のデザイン・パーティションの作成 分離デザイン・フローを使用する場合は、フル・インクリメンタル・コンパイル・ オプションをオンにする必要があります。インクリメンタル・コンパイル・フロー のデザイン・パーティションは、デザインの他の部分に全く依存することなく、独 立して合成され配置されます。これは、インクリメンタル・コンパイル・フローに おける各デザイン・パーティションの機能的な独立性により、分離デザイン・フ ローの理論的枠組に自然に適合するからです。 保護領域のフロアプラン・アサインメントでは、その領域に属する機能エレメント を識別するために、インクリメンタル・コンパイル・フローで単一デザイン・パー ティションを使用します。デザイン・パーティション・アサインメントは、RTL デ ザイン階層のエンティティ境界に沿って作成されます。1 つの保護領域では単一デザ イン・パーティションだけが使用できるので、デザインの他の部分から物理的な分 離を必要とするロジックが単一デザイン・エンティティに組み込まれるように、デ ザイン・エンティティを計画する必要があります。必要に応じてラッパー・ファイ ルを作成して、すべての保護領域が RTL の単一エンティティまたは単一モジュール 内に含まれるように階層を再編成します。 分離デザイン・フローを使用する際には、デザイン・パーティションを作成するた めのルールおよびガイドラインの多くは、分離デザイン・フローが有効でないイン クリメンタル・コンパイル・フローの場合と同じです。パーティション・アサイン メントの作成時には、Quartus II ソフトウェアの以下の機能を使用できます。 Incremental Compilation Advisor— パーティションおよびフロアプラン・アサイ ンメントを作成するためのアルテラの推奨事項にデザインが準拠しているかどう かチェックします。 Design Partition Planner— デザイン内の異なるエンティティ間の接続を表示した り、デザイン階層を調べたりすることができる視覚的なツールです。 Chip Planner— デバイス上で使用可能なすべてのリソースの物理マップを表示す るグラフィカル・ツールです。Fitter を実行した後、Partition Display タスクを使 用すると、設計したデバイス・フロアプランにおけるパーティション・アサイン メントのサイズとロケーションを視覚的に表示できます。 インクリメンタル・コンパイルを使用してデザイン・パーティションを作成するた めのデザイン・ガイドラインは、分離デザイン・フローが有効である場合にも適用 されます。重要な考慮事項を以下に示します。 f © 2009 年 3 月 デザイン・パーティションの入出力にレジスタを使用します。これにより、境界 間のロジック最適化の必要がなくなり、信号パスに沿ったタイミング性能を維持 できます。 最適化のために単一パーティション内のロジック・パスを保持するために、パー ティション境界間の I/O パス数を最小化します。それによって、ロジックと配置 の両方の最適化においてパーティションの独立性が更に高くなります。 境界間ロジック最適化を必要とするロジックが必要でないようにします。 パーティション作成のためのデザイン・ガイドラインについて詳しくは、「Quartus II ハンドブック Volume 1」の「Best Practices for Incremental Compilation Partitions and Floorplan Assignment」の章を参照してください。 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 6 保護領域を持つデザイン・フロアプランの作成 ただし、分離フローを使用して設計する際に考慮すべきいくつかの制約事項および 特別な考慮事項があります。これは通常のインクリメンタル・コンパイル・フロー の場合とは異なります。これらの事項については、「PLL リソースのマージ」および 「子パーティション」の 2 つの項で説明します。 PLL リソースのマージ 通常の Quartus II インクリメンタル・コンパイル・フローでは、複数のパーティショ ンが同じパラメータで PLL をインスタンス化するときに、Fitter はデバイス上の同じ PLL リソースを使用することができます。このリソース・マージは、デザイン・ パーティション間での最適化が必要な場合でも行われます。分離デザイン・フロー が有効な場合は、デザイン・パーティション間の PLL マージは無効になります。こ れにより、デザイン・パーティション間の物理的な分離が維持されます。セキュリ ティ属性を含まないパーティションのマージは、領域のセキュリティ・レベルにか かわらず無効になります。共有 PLL リソースが必要なパーティションの場合、PLL はパーティションの外部でインスタンス化する必要があります。 子パーティション 分離フローでは、各保護領域に単一パーティションが含まれている必要があります。 子パーティションは、既存のデザイン・パーティションのデザイン階層における子 インスタンスから作成されたデザイン・パーティションです。この場合、保護領域 内に複数のパーティションが作成されるため、子パーティションは保護領域内では 使用することはできません。 保護領域を持つデザイン・フロアプランの作成 Quartus II ソフトウェアは、LogicLock ロケーション・アサインメントを使用して、 デザイン階層内のロジックをデバイス上の物理リソースにマッピングします。Chip Planner を使用すると、デバイス全体のフロアプランが視覚的に把握でき、デバイス のフロアプラン上における LogicLock ロケーション制約を移動したりサイズを変更 したりすることができます。LogicLock 領域間の物理的な分離を実現し、LogicLock 領域を保護領域にするために、分離デザイン・フローではセキュリティ属性という 制約を各 LogicLock 領域に追加して、配線を更に制約します。保護領域間、または 保護領域と保護されていないロジックとの間の接続を必要とする信号は、セキュリ ティ配線インタフェース領域と呼ばれる特殊な LogicLock 領域に割り当てられます。 この LogicLock 領域は制御された領域で、それに含まれる信号の配線を、この領域 が隣接する接続先のみに制限します。 保護領域間の障害分離を作成するために、分離デザイン・フローは、保護領域の周 辺の配線を選択的にシャットオフします。保護領域の境界における信号接続は未使 用なので、保護領域内で障害が発生しても周辺の領域には悪影響を及ぼしません。 これは、保護領域の外部に障害を伝播する物理的な接続が存在しないからです。 Cyclone III LS デバイスは、MultiTrack インタコネクト・アーキテクチャを使用しま す。このアーキテクチャは、LAB 間の信号接続を実現するために一定間隔で配置さ れたロウとカラムのインタコネクトで構成されています。水平方向の場合、ロウ・ インタコネクトは、1 個の LAB、4 個の LAB、および 24 個の LAB に対応する長さ のワイヤ・リソースを使用します。これらのロウ配線リソースはそれぞれ、ダイレ クト・リンク・インタコネクト、R4 インタコネクト、および R24 インタコネクトで す。垂直方向の場合、配線リソースは、1 個の LAB、4 個の LAB、および 16 個の LAB に対応する長さになっています。これらのカラム配線リソースはそれぞれ、レ Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 7 保護領域を持つデザイン・フロアプランの作成 ジスタ・チェイン・インタコネクト、C4 インタコネクト、および C16 インタコネク トです。分離フローが LogicLock 領域に対して有効である場合、境界の外部に及ぶ 配線ワイヤ（C4、C16、R4 および R16）はオフにされます。更に、各保護領域は LAB の未使用境界、つまりフェンスを使用して、1 個の LAB に対応する長さのワイ ヤ・リソース（ダイレクト・リンクおよびレジスタ・チェイン配線リソース）から 生じた障害が周辺の領域に影響を与えるのを防ぎます。 デザイン・フロアプランを作成するためのルールおよびガイドラインは通常、分離 フローが有効でない場合のコンパイル・フローと同じです。ただし、デザイン・フ ロアプランにおける保護領域の相対的な配置に関しては、いくつかの特別な考慮事 項があります。各保護領域は、他の LogicLock 領域からの配線リソースには禁止領 域であるため、有効な通信インタフェースを持つ保護領域間に配線パスが存在する ように、特に注意を払う必要があります。更に、配線パス（セキュリティ配線イン タフェースにカプセル化された）は、タイミング要求を満たすのに十分単純である 必要があります。つまり、配線チャネルが迂回パスにならないようにします。 また、セキュリティ属性が LogicLock 領域に適用されているときに、Fitter により生 成されたフロアプランが不可能であるということも考慮する必要があります。つま り、保護 LogicLock 領域に対して、サイズ属性を auto に設定することはできず、状 態属性を floating に設定することはできません。 1 セキュリティ属性を持たない、Fitter によって生成されたフロアプランは、分離フ ロー用の最終フロアプランを作成するための開始点として利用できます。 他の領域のロジックが現在の領域の境界に配置されないように、Reserved 属性を領 域に適用できます。Fitter によって生成された、Reserved 属性を持つフロアプラン は、オーバラップしない LogicLock 領域を生成します。その後、この初期フロアプ ランは、各領域の接続要件を考慮しながら、各保護領域の相対的配置を調整するこ とにより変更できます。 以降の項では、分離デザイン・フローに特有の、フロアプラン作成のためのルール およびガイドラインについて更に詳しく説明します。 f Chip Planner 機能の設定およびオプションの使用法について詳しくは、「Quartus II ハ ンドブック Volume 2」の「Analyzing and Optimizing the Design Floorplan」の章を参照 してください。 セキュリティ属性 分離デザイン・フローを使用する場合は、Security Attributes カラムが LogicLock Regions ウィンドウに追加され、Security Tab が LogicLock Regions Properties ダイア ログ・ボックスに追加されます。セキュリティ属性は制約を LogicLock 領域に適用 して、領域を保護領域または保護領域に対して信号を入出力する配線インタフェー スにします。LogicLock Regions ウィンドウおよび LogicLock Regions Properties ダイ アログ・ボックスを、分離デザイン・フロー用に追加されたセキュリティ機能とと もに、それぞれ図 3 と図 4 に示します。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 8 保護領域を持つデザイン・フロアプランの作成 図 3. 分離デザイン・フローが有効な場合、Security Attribute カラムが有効になる 図 4. 分離デザイン・フローが有効な場合、Security タブが有効になる 1 2 3 図 4 の注： (1) Security タブ (2) 配線制約を LogicLock 領域に適用するセキュリティ属性 (3) Analysis and Synthesis の実行後に事前入力される信号のリスト（保護領域の入出力を含む） Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 9 保護領域を持つデザイン・フロアプランの作成 表 1 に、ライセンス供与された分離デザイン・フローで使用できるセキュリティ属 性の要約をリストします。 表 1. LogicLock 領域のセキュリティ属性 セキュリティ属性 説明 Unsecured 物理的分離の制約を無効にします。 C1 保護領域を作成します。配線リソースがその領域を出ないように 制限することにより、LogicLock 領域を物理的に分離します。 LogicLock 領域の周囲に、幅 1 の未使用 LAB の境界を作成しま す。 この属性を LogicLock 領域に適用すると、LogicLock 領域にグ ローバル・アサインメント LL_REGION_SECURITY_LEVEL C1 が設定されます。 C2 このフィールドは今後の使用のために予約されています。 Cyclone III LS デバイスの場合、C2 の実装は C1 の実装と同じで す。 この属性を LogicLock 領域に適用すると、LogicLock 領域にグ ローバル・アサインメント LL_REGION_SECURITY_LEVEL C2 が設定されます。 Security Routing Interface 保護領域に対して入出力される信号の配線インタフェースを作成 します。セキュリティ配線インタフェース内で使用できるのは、 配線リソースのみです（ロジックは使用できません）。 この属性を LogicLock 領域に適用すると、この LogicLock 領域に グローバル・アサインメント LL_SECURITY_ROUTING_INTERFACE ON が設定されます。 保護領域 保護領域属性（C1 または C2）を既存の LogicLock 領域に適用すると、LogicLock 領 域は固定原点を持った固定サイズになります。各保護領域は、水平と垂直の両方向 に最低 8 個の LAB のサイズが必要です。8 × 8 個の LAB より小さい領域の場合、分 離デザイン・フロー使用時には配線が不可能なことがあります。 保護領域の作成時には、子領域は使用することはできません。非セキュア・コンパ イル・フローの場合、子領域は主に次の 2 つの点において有用です。 子パーティションのロジックが親パーティションの LogicLock 領域の内部に物理 的に含まれるようにする。 親領域内に含まれるロジックに対して、子領域を禁止領域として使用することに よって、非矩形 LogicLock 領域を作成する（Limited 属性を使用する）。 保護領域には単一パーティションしか含まれないため、最初の場合は必要ありませ ん。2 番目の場合、非矩形 LogicLock 領域を作成するために分離デザイン・フローで 簡略化されたフローが使用可能です。 分離デザイン・フローを使用した非矩形 LogicLock 領域の作成について詳しくは、14 ページの「非矩形領域の作成」を参照してください。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 10 保護領域を持つデザイン・フロアプランの作成 保護領域には、コンパイルを完了するために必要なすべての物理的デバイス・リ ソースが含まれている必要があります。保護領域のメンバである I/O パッドが、入 出力を行う保護領域の境界内に含まれている必要があります。つまり、保護領域が I/O パッドとオーバラップしている必要があります。保護領域内のロジックが PLL またはクロック・バッファをインスタンス化する場合は、それらの物理的なデバイ ス・リソースもその領域によってオーバラップされる必要があります。 セキュリティ配線インタフェース セキュリティ属性が Security Routing Interface である LogicLock 領域は、保護領域に 対して入出力される信号の配線チャネルを作成します。セキュリティ配線インタ フェースにロジックは配置することはできません。各セキュリティ配線インタ フェースは、2 つの保護領域間、または 1 つの保護領域と 1 つ以上の保護されていな い領域間を接続することができます。2 つの保護領域を接続する場合、インタフェー ス領域の周囲にフェンスが自動的に配置されます。保護領域に対して入出力される 各信号は、LogicLock Region Properties ダイアログ・ボックスの Security タブで、セ キュリティ配線インタフェースに割り当てられます。 セキュリティ配線インタフェースへの信号の割り当てについて詳しくは、21 ページ の「信号に対するセキュリティ・アサインメント」を参照してください。 セキュリティ配線インタフェースに含むことができる信号数について詳しくは、28 ページの「配線の制約」を参照してください。 Chip Planner での分離デザイン・フローのロケーション・アサインメント Chip Planner を使用すると、LogicLock 領域のサイズおよびロケーションを視覚的に 変更することができます。この項では、分離デザイン・フローのコンテキスト内で 使用される LogicLock 領域の属性について説明します。 分離デザイン・フローが有効な場合、Chip Planner では、各保護領域の周囲のフェン ス領域が茶色の影付きで示されます。セキュリティ配線インタフェースは緑色の影 付きで示されます。保護領域境界を越えている正しくない配置は、違反している場 所が赤色でハイライトされます。図 5 に、Chip Planner のセキュリティ属性を使用し た LogicLock 領域を示します。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 11 保護領域を持つデザイン・フロアプランの作成 図 5. セキュリティ属性を使用した LogicLock 領域 1 2 3 4 5 図 5 の注： (1) フロアプラン編集タスク (2) 保護領域の周囲の未使用フェンス (3) 保護領域のフェンス境界内に配置される LogicLock 領域から生じるセキュリティ違反 (4) 2 つの保護領域を接続するセキュリティ配線インタフェース領域 (5) 保護領域と保護されていないロジックを接続するセキュリティ配線インタフェース領域 フェンス領域 LogicLock 領域に C1 または C2 属性を適用すると、Quartus II ソフトウェアは、未使 用 LAB の境界であるフェンス領域を自動的に追加します。フェンス領域にロジック を配置することはできません。Fitter は、フェンス境界を越えて外部に出る、保護領 域内の配線ワイヤを使用しません。保護領域の端ではダイレクト・ドライブとキャ リー・チェインが使用できるので、フェンス領域は、長さ 1（水平と垂直方向）のワ イヤ上でドライブされる信号が保護領域の外部に出ることを防ぎます。 保護領域の周囲のフェンス・サイズは一般に、水平および垂直方向にそれぞれ 1 個 の LAB のサイズです。フェンス領域には特に考慮すべき領域が 2 箇所あります。 © 2009 年 3 月 垂直方向の I/O 領域 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 12 保護領域を持つデザイン・フロアプランの作成 コントロール・ブロックの周囲の領域 チップの上部と下部に沿った I/O バンクでは、I/O エレメント（IOE）に対して垂直 方向の配線ワイヤのみを使用します。IOE からの C4 ワイヤを頻繁に使用すると、垂 直方向の I/O バンクと保護領域の間に 4 個の LAB のフェンスが作成されます。デバ イスの上部と下部の近くの保護領域が、I/O バンクと接続している場合、保護領域 は、その接続先の I/O エレメントとオーバラップする必要があることを覚えておい てください。図 6 に、2 つの保護領域のフェンス・サイズを比較した図を示します。 デバイスの下部から LAB 5 個分離れている場合と、デバイスの下部から LAB 4 個分 離れている場合の比較です。 図 6. I/O バンクの近くの垂直方向のフェンス・サイズ コントロール・ブロックは、デバイスのコンフィギュレーションを行うハード IP で す。また、コンフィギュレーション・サービスに加えて、CRC エラー検出エンジン 用のコントロール信号、内蔵オシレータ、および JTAG コントローラ用のコント ロール信号を、デバイスのコア・ロジックに配線します。分離デザイン・フローが 有効な場合は、保護領域がコントロール・ブロックと同じ LAB カラムを占有してい るときに、そのコントロール・ブロックの周囲に 1 個の LAB のフェンスが自動的に 追加されます。コントロール・ブロックは、デバイスの左側からノッチが入った中 間部分の領域です。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 13 保護領域を持つデザイン・フロアプランの作成 コントロール・ブロックに入出力されるすべてのコントロール信号は、コントロー ル・ブロックの右エッジから配線されます。コントロール・ブロックに入出力され るコントロール信号を使用するインスタンス化された WYSIWYG を使用している場 合、信号は保護されていないロジックにインタフェースするか、信号を保護領域に ブリッジするセキュリティ配線インタフェースを使用してインタフェースする必要 があります。コントロール・ブロックに入出力される信号がデザインで必要な場合、 コントロール・ブロックに直接隣接する保護領域はフィッティング・エラーの原因 になるので注意してください。Cyclone III LS デバイスのフロアプランにおけるフェ ンス領域を持つコントロール・ブロックを図 7 に示します。 図 7. Chip Planner でのコントロール・ブロック ࠦࡦ࠻ࡠ࡞ࡉࡠ࠶ࠢߩ ࡠࠤ࡚ࠪࡦ ࠦࡦ࠻ࡠ࡞ࡉࡠ࠶ࠢߩ ାภࠗࡦ࠲ࡈࠚࠬ 2 つの保護領域間のフェンス領域はオーバラップできます。つまり、2 つの隣接した 保護領域は、1 個の LAB のフェンスによって分離することができます。LogicLock が保護領域の境界内に配置された場合、Chip Planner はセキュリティ違反の形で警告 を出します。セキュリティ違反は赤色でハイライトされ、保護領域のツールチップ には、すべてのセキュリティ違反のロケーションが示されます。セキュリティ違反 のあるデザインをコンパイルしようとすると、エラーが発生します。図 8 に、オー バラップしているフェンスを持つ 2 つの領域と、保護されていない領域からのセ キュリティ違反を示します。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 14 保護領域を持つデザイン・フロアプランの作成 図 8. オーバラップ領域 （注 1）、（2） 図 8 の注： (1) 1 個の LAB のフェンスを領域間で共有できます。 (2) ツールチップには、セキュリティ違反のロケーションがすべて表示されます。 非矩形領域の作成 非矩形の領域は、複数の矩形領域を作成して、マージすることによって作成できま す。Chip Planner で非矩形の領域を作成するには、以下のステップを実行します。 1. Create LogicLock Region ボタンを使用して、複数の矩形 LogicLock 領域から目的 の領域の形状を構築します。 2. Ctrl キーを押しながら、作成したすべての矩形の領域を選択します。 3. 右クリックで表示されるメニューから、LogicLock Region > Merge と選択しま す。 4. Merge Regions ダイアログ・ボックスを使用して、新しく作成した LogicLock 領 域の名前を入力します。 非矩形の領域は、慎重に使用してください。Quartus II ソフトウェア v9.0 リリースの 場合、非矩形領域に対するサポートは暫定的です。これは、非矩形領域を分離デザ イン・フローとともに使用した場合、配線時間が遅くなり、パフォーマンスに悪影 響を与える可能性があるからです。 保護された非矩形領域に、8 × 8 個の LAB より小さいサブ領域が含まれる場合、配 線が不可能になる確率が高くなることに注意してください。特定の配線リソースを 使用しなければならないサブ領域では、そのようにすると保護領域の違反となる場 合は、フィッティングが正常に行われない可能性があります。一般的なガイドライ ンとして、各サブ領域は、長さ 4 の配線リソースが使用できるように、8 × 8 個の LAB 以上の大きさにする必要があります。例えば、図 9 では、領域 2 のサブ領域 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 15 保護領域を持つデザイン・フロアプランの作成 （A、B、C、D）は、サイズが 8 × 8 個の LAB より小さくなります。これらの領域 は、フィッティングができない状態になる可能性があります。LAB の配置と接続に よっては、特定の配線を実現するのが難しい場合があります。例えば、領域 A では LAB 1 から LAB 2 への接続を直接配線することはできません。配線システムは、2 つの LAB を別の方法で接続しようとしますが、そのような解決方法がない場合や、 配線のタイミング要求が満たされない場合があります。 図 9. 非矩形 LogicLock 領域 （注 1） 図 9 の注： (1) 各サブ領域のサイズは、最低 8 × 8 個の LAB とする必要があります。それより小さい場合は、配線不可能な状態になることが あります。 保護 LogicLock 領域の相対的な配置に関するガイドライン 各保護領域は、その保護領域のメンバではないロジックの配置および配線に関して 禁止領域であるため、フロアプラン作成時に考慮すべきガイドラインがいくつかあ ります。配置時に LogicLock 領域間の接続要件を考慮に入れないと、パフォーマン スが低下するか、デザインの配線が不可能になる場合があります。分離デザイン・ フロー使用時のフロアプラン作成に関するガイドラインには、以下のようなものが あります。 © 2009 年 3 月 保護されていないロジックのロケーション・アサインメントを含む、完全なフロ アプランを作成します。 配線領域を必要とする保護領域間に迂回配線がないようにします。一般的なガイ ドラインとして、保護領域間の配線領域は矩形にする必要があります。 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 16 保護領域を持つデザイン・フロアプランの作成 保護領域間のセキュリティ配線インタフェースは、他の配線領域と交差すること はできません。保護領域およびそれらの配線エッジは、単一プレーン上に配置で きなければなりません。保護領域は、その保護領域に含まれるデザイン・パー ティションによってインスタンス化された物理リソース（I/O、PLL、CLKCTRL など）とオーバラップしなければなりません。 可能であれば、保護領域をデバイスのエッジに隣接するようにします。 完全なフロアプランの作成 デザイン内のパーティションごとに領域を割り当てます。デバイスを複数の領域に 分割する大きな保護領域があり、かつフロアプランが作成されていない保護されて いないロジックがある場合、デザインは配線できないことがあります。 図 10 に、これによって問題が発生する可能性のある架空のシナリオを示します。保 護されていないパーティションがあり、そのパーティションにロケーション・アサ インメントが含まれていない場合、配置アルゴリズムでは、ロジック・アサインメ ントを作成するために、デバイス上の割り当てられていない領域を使用する場合が あります。図 10 のフロアプランの場合、すべての配線チャネルが保護領域 1 と保護 領域 2 に占有されているので、ソースおよびシンク・レジスタにはデバイスを通る 有効なパスがありません。 図 10. 配線不可能な配置シナリオ Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 17 保護領域を持つデザイン・フロアプランの作成 デザイン内のすべてのパーティションには完全なフロアプランが作成できない場合、 Reserved 属性を持つ空の LogicLock 領域を使用して、フィッティングできない可能 性のある領域に Fitter がロジックを配置しないようにすることができます。例えば、 図 10 では、空の領域をデバイスの左上部に配置して、フロアプランがまだ作成され ていないロジックがそこに配置されないようにすることができます。これを図 11 に 示します。 図 11. Fitter のロジック配置を回避するための空の Reserved 領域 領域間の配線可能性 Quartus II ソフトウェアは、領域にセキュリティ属性が適用されている場合は、その 領域の自動生成ロケーション制約を作成することはできません。分離デザイン・フ ローで Fitter が生成した配置をフロアプランの開始点として使用している場合、分離 無しデザインでの最適なフロアプランは、セキュリティ属性が領域に適用された同 じデザイン内では使用できない可能性があることに注意してください。保護領域の ないフロアプランでは、ロジックの配置のみが制限されます。デバイス上の配線リ ソースはすべて、Fitter で使用することができ、領域内を通る配線を行うことができ ます。保護領域はすべての配線リソースを、その領域に含まれるデザイン・パー ティションに対する LogicLock 境界内に予約します。 2 つの領域間に迂回配線がある場合は、パフォーマンスが低下し、デザインの配線が 不可能になることがあります。信号接続のある領域を修正し、保護領域の周囲を配 線して接続を行います。図 12 に、分離された部分を含まないフロアプランを示しま す。ただし、ソース領域をシンク領域に接続するには保護領域の周囲を配線する必 要があります。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 18 保護領域を持つデザイン・フロアプランの作成 図 12. 迂回パスを含む領域の相対的な配置 （注 1） ⼔㗔ၞ ࠰ࠬ㗔ၞ ࠪࡦࠢ㗔ၞ 図 12 の注： (1) Fitter による初期配置では、保護領域を含む同じデザインで配線可能性に問題が発生する可能性があります。 平面性 2 つの保護領域を接続するセキュリティ配線インタフェースの周囲には、フェンスが 自動的に作成されます。他の配線リソースは、2 つの保護領域を接続するセキュリ ティ配線インタフェースを通ることはできません。このため、すべての保護領域を 配線グラフのノードとしてモデル化し、すべてのセキュリティ配線インタフェース をエッジとしてモデル化する場合は、すべてのノードとそのエッジは、平面グラフ 上に適合しなければなりません。つまり、どのエッジも交差することはできません。 デバイス上に 5 つ以上の保護領域があり、各保護領域に複数の保護領域にファンア ウトする信号が含まれている場合は、平面フロアプランを作成できない場合があり ます。例として、図 13 に示すように 5 つのノードを持つ配線グラフを考えてみま す。各ペアの頂点をエッジで接続した完全なグラフは、エッジのいずれかを交差さ せないと不可能です。フロアプランのトポロジーにそのような配線不可能な配置が 含まれる場合、デザイン階層を再配置して、関連するデザイン・パーティションを 単一デザイン・パーティションに折りたたむ必要があります。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 19 保護領域を持つデザイン・フロアプランの作成 図 13. 非平面配線グラフ：B と D の接続は不可能 保護領域とセキュリティ配線インタフェースを平面グラフとしてモデル化できるが、 コンポーネント間の接続性が高い場合は、配線可能なフロアプランを作成するため に、保護領域の形状、サイズ、またはロケーションを再配置する必要があります。 例えば、図 14 に示す架空のフロアプランでは、領域 B と領域 D 間に有効な配線パ ス BD がありません。図 15 に示す修正フロアプランは、必要なすべての接続を平面 上で実現できる方法を示します。 図 14. 配線不可能な接続 BD ࠺ࡃࠗࠬႺ⇇ AB ⼔㗔ၞ A AC AD ⼔㗔ၞ B ⼔㗔ၞ C ⼔㗔ၞ D BE CE ⼔㗔ၞ E DE ㈩✢ਇน⢻ߥ BDߩធ⛯ © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 20 保護領域を持つデザイン・フロアプランの作成 図 15. BD の配線を実現させるために調整したフロアプラン ࠺ࡃࠗࠬႺ⇇ ⼔㗔ၞ A A C ⼔㗔ၞ C C E BC ⼔㗔ၞ D AB ⼔㗔ၞ B B D D E ⼔㗔ၞ E BE Design Partition Planner を使用すると、デザイン・パーティション間の接続を視覚的 に把握することができます。このツールを使用すると、デザイン内の保護領域を平 面フロアプラン上に配置できるかどうかを判別できます。Design Partition Planner を 図 15 に示します。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 21 信号に対するセキュリティ・アサインメント 図 16. Design Partition Planner 物理リソース 保護領域に必要なすべての物理リソースは、保護領域の境界内に含まれている必要 があります。リソースには以下のものが含まれます。 保護領域に接続された I/O ピン 保護領域内でインスタンス化されたプリミティブ（例：PLL、クロック・コント ロール・ブロックなど） 信号に対するセキュリティ・アサインメント 保護領域に対して入出力される各信号は、明示的にセキュリティ配線インタフェー スに割り当てられる必要があります。セキュリティ配線インタフェースに割り当て られるだけでなく、各信号は Security Level 属性を持ちます。各信号のセキュリ ティ・レベルは自動的にデフォルト値が割り当てられ、その値は信号を出力する保 護領域と一致します。信号のセキュリティ・レベルとして割り当て可能な値は、 Auto、Unsecured、C1、および C2 です。Auto のアサインメントにより、信号には デフォルトのセキュリティ・レベルが設定されます。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 22 信号に対するセキュリティ・アサインメント セキュリティ属性が割り当てられた信号は、同じセキュリティ・レベルまたはそれ より高いセキュリティ・レベルの領域に接続することができます。つまり、セキュ リティ・レベルが Unsecured の信号は、Unsecured、C1、または C2 に設定された領 域内のロジックをドライブでき、セキュリティ・レベルが C1 の信号は、C1 または C2 に設定された領域内のロジックをドライブできます。保護領域から出力される信 号は、セキュリティ・レベルの低い領域のロジックをドライブできません。高いセ キュリティ・レベルからの信号が、低いセキュリティ・レベルのロジックをドライ ブする必要がある場合は、Fitter が、信号のセキュリティ・レベルを明示的に下げる ことにより、接続できるようにします。 各セキュリティ配線インタフェースは、最大 2 つの領域を接続します。信号が複数 の領域にファンアウトする場合は、その信号を複数のセキュリティ配線インタ フェース領域に割り当てます（接続先ごとに 1 つのインタフェース領域を割り当て ます）。 セキュリティ配線インタフェースへの信号のアサインメントおよび信号のセキュリ ティ・レベルは、図 17 に示すように、LogicLock Region Properties ダイアログ・ボッ クスの Security タブで変更できます。 図 17. LogicLock Regions Properties ダイアログ・ボックスの Security タブ （注 1） 、 （2） 図 17 の注： (1) 信号リストは、Analysis & Elaboration の実行後に自動的に入力されます。 (2) 信号リストのカラムには、セキュリティ・レベル、信号が割り当てられているセキュリティ配線インタフェース、およびその 領域に対して信号が出力または入力のどちらであるかを示しています。 信号をセキュリティ配線インタフェースに割り当てるには、以下のステップを実行 します。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 23 信号に対するセキュリティ・アサインメント 1. LogicLock Regions Properties ダイアログ・ボックスの Security タブで、Signal リ ストから信号名をダブル・クリックします。このリストには、Analysis and Synthesis と Partition Merge を実行した後、保護領域に対して入出力される信号 の名前が事前に入力されています。信号名をダブル・クリックすると、図 18 に 示す Security Assignments ダイアログ・ボックスが表示されます。 図 18. Security Assignments ダイアログ・ボックス （注 1） 図 18 の注： (1) 信号を複数の領域に割り当てることができます。 1 あるいは、Ctrl キーを押しながら Edit ボタンをクリックすることにより、Signal リス ト内の複数の名前を選択できます。 2. 必要に応じて、Security Level オプションを指定することにより、信号のセキュ リティ・レベルを下げます。 3. 信号アサインメント用のセキュリティ配線インタフェースを選択します。複数の 領域に対してファンアウトまたはファンインする信号を複数のセキュリティ配線 インタフェースに割り当てることができます。 信号名 保護領域に対して入出力される信号のリストは、Post-map のネットリストの信号名 です。保護領域からの信号出力は、保護領域に含まれるトップレベル RTL エンティ ティに指定されているように出力ポート名から取得されます。保護領域への信号入 力は、ポートをドライブするレジスタまたは LUT 名から取得されます。セキュア・ コンパイル・フローでは、すべての出力ポート名がコンパイル・プロセスを通じて 保持されます。信号リストにある Post-map 領域の出力信号は、Post-fit ネットリスト の信号名と一致します。ただし、保護領域に信号を供給する、保護されていないロ ジックまたはパーティションが作成されていないロジックからの組み合わせ信号名 は、コンパイル・プロセス中に変更される場合があります。RTL 信号の多くは、合 成および配置配線のプロセス中に最適化されます。多くの場合、RTL 信号名は最適 化後に Post-fit ネットリストに表示されません。例えば、コンパイル・プロセスに © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 24 信号に対するセキュリティ・アサインメント よって、ノードからファンアウトされているネットにチルダ（「~」）が追加されるた め、実際にはどの信号ネットを表しているのかを理解するのは困難です。レジスタ 出力の信号は、Post-map および Post-fit の両ネットリストで同じ信号名を維持する傾 向があります。可能な場合は、レジスタ出力の信号を保護領域への入力として使用 し、出力信号は保護パーティションからレジスタ出力します。 グローバル信号 グローバル信号は、デバイス中をドライブする低スキュー配線ラインです。グロー バル信号は、保護領域にドライブするためにインタフェース領域を必要としません。 Cyclone III LS デバイス・ファミリでは、クロックやコントロール信号など、高ファ ンアウト信号とともに使用されるグローバル配線リソースが 20 あります。各グロー バル信号は、デバイスの周辺境界に配置されているクロック・コントロール・ブ ロックによってアクセスされます。各クロック・コントロール・ブロックは、外部 クロック・ピン、PLL 出力、または内部ロジックから生成された信号によって直接 ドライブできます。 f Cyclone III LS デバイスのクロック・ネットワークについて詳しくは、「Cyclone III LS デバイス・ハンドブック Volume 1」の「Cyclone III デバイスのクロック・ネット ワークおよび PLL」の章を参照してください。 分離デザイン・フローが有効でないコンパイル・フローでは、クロック・ピンやコ ントロール信号など、高ファンアウトの信号は、グローバル・クロック・リソース を使用するために自動的にプロモートされます。分離デザイン・フローが有効であ るときには、自動グローバル・プロモーションはオンになりません。グローバル配 線リソースを必要とする高ファンアウトの信号は、クロック・コントロール・ブ ロックをドライブするために自動的にプロモートされる必要があります。 保護領域内からのグローバル信号アサインメントによりグローバル配線リソースに 信号をプロモートすることはできません。信号が保護されていない領域にある場合 にのみ、Fitter は、信号へのクロック・プロモーション・アサインメントを許可しま す。グローバル配線リソースの使用を必要とする保護領域内に信号がある場合は、 グローバル・プロモーション・アサインメントを適用する前に、最初に信号を保護 領域の外部に配線する必要があります。信号をセキュリティ配線インタフェースに 割り当て、信号のセキュリティ・レベルを下げます。 グローバル・プロモーション・アサインメントを行うには、保護領域によってオー バラップされていない使用可能なクロック・コントロール・ブロックと、クロック・ コントロール・ブロックへの使用可能な配線パスが必要です。クロック・コント ロール・ブロックは、デバイスの中心を通る水平軸と垂直軸に沿って、デバイスの 両側にあります。デバイスの各側には 5 つずつのクロック・コントロール・ブロッ クがあります。図 19 と図 20 に、Chip Planner フロアプランにおける 3CLS70 デバイ スのクロック・コントロール・ブロックと PLL のロケーションを示します。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 25 信号に対するセキュリティ・アサインメント 図 19. EPC3SL70 デバイスにおける PLL およびクロック・コントロール・ブロックのロケーション PLL 3 PLL 2 PLL 4 PLL 1 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 26 信号に対するセキュリティ・アサインメント 図 20. PLL およびクロック・コントロール・バッファのロケーション－ Cyclone III LS デバイス・ファミリ DPCLK[11.10] CDPCLK7 CDPCLK6 CLK[11..8] 2 PLL 3 DPCLK[9..8] 2 4 (4) 4 (4) PLL 2 ࠺ࡃࠗࠬߩ㓞ធߔࠆ ࠛ࠶ࠫߦࠆᧄߩ ࠢࡠ࠶ࠢࡇࡦ߆ࠄ ߩࡕ࠻ ࠢࡠ࠶ࠢ (3) (2) 5 CDPCLK0 4 (2) CDPCLK5 2 4 クロック・ コントロール・ ブロック (1) 2 GCLK[19..0] DPCLK0 CLK[3..0] 4 5 DPCLK7 20 20 20 4 4 CLK[7..4] 20 DPCLK1 4 5 DPCLK6 GCLK[19..0] クロック・ コントロール・ ブロック (1) 2 2 (2) 4 (2) CDPCLK1 (4) CDPCLK4 5 PLL 1 (4) 4 2 CDPCLK2 PLL 4 4 4 2 CLK[15..12] DPCLK[3..2] CDPCLK3 DPCLK[5..4] 図 20 の注： (1) 各側に 5 個のクロック・コントロール・ブロックがあります。 (2) 各コーナーにあるコーナー CDPCLK ピンのうち 1 本のみがクロック・コントロール・ブロックに一度に信号を供給します。そ の他の CDPCLK ピンは、汎用 I/O ピンとして使用できます。 (3) リモート・クロックは、PLL に信号を供給するために使用することはできません。 (4) 専用クロック・パスはこの PLL に信号を供給できます。ただし、これらのパスは完全に補償されたパスではありません。 PLL およびクロック・コントロール・ブロックは、ALTPLL および ALTCLKCTRL メガファンクションを使用して、保護領域のデザイン・パーティションで手動でイ ンスタンス化できます。保護パーティション内の ALTCLKCTRL メガファンクショ ンのインスタンス化により、クロック・コントロール・バッファをドライブする信 号のグローバル・プロモーションが強制的に行われます。PLL またはクロック・コ ントロール・ブロックをインスタンス化するときに有効な配置を作成するには、物 理リソースを含む保護領域が、フリー PLL またはフリー・クロック・コントロー ル・ブロック、あるいはその両方とオーバラップする必要があります。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation I/O ピンのアサインメント ページ 27 保護領域内で PLL をインスタンス化する際にはいくつかの制約があります。外部ク ロック・ピンによって供給される、PLL を持つ保護領域には、PLL および PLL をド ライブできる有効なクロック・ピンが含まれている必要があります。各 PLL には、 アクセス可能な規定の専用クロック・コントロール・ブロックがあり、デバイス・ フロアプラン内の PLL の右側（時計回り方向）に配置されています。PLL 出力は、 保護されていない領域を介してクロック・コントロール・ブロックをドライブする 必要があります。PLL がクロック・コントロール・ブロックにアクセスするには、 PLL 出力のセキュリティ・レベルにセキュリティ配線インタフェースを割り当て、 そのセキュリティ・レベルを unsecure に下げる必要があります。 1 PLL に関連付けられたクロック・コントロール・ブロックは、どの保護 LogicLock 領 域によっても占有されないようにします。PLL 入力をドライブできる専用のクロッ ク・ピンが 2 セットあります。クロック入力ピン用のパッドは、クロック・コント ロール・バッファと同じ場所に配置されます。PLL に関連付けられたクロック・コ ントロール・バッファと同じ場所に配置されたクロック入力ピンを使用している場 合は、クロック・ピンを保護領域のメンバとして追加することはできません。その 代わりに、クロック・ピンを、保護領域と接続されているセキュリティ配線インタ フェースに割り当てる必要があります。 I/O ピンのアサインメント 分離デザイン・フローが有効な場合は、通常のピン・アサインメントのルール以外 に、以下の 3 つのルールを考慮する必要があります。 保護領域に接続された I/O ピンは、その保護領域のメンバとして割り当てるか、 保護領域に隣接するセキュリティ配線インタフェース領域に割り当てる必要があ ります。 I/O ピンがメンバとして割り当てられている保護領域は、他のどの領域とも I/O バ ンクを共有することはできません。 異なる保護領域、または異なるセキュリティ・レベルに関連付けられている I/O ピンは、隣接するピンを使用することはできません。 I/O ピンは、保護領域に直接接続されているときに、保護領域のメンバとして追加で きます（LogicLock Regions Properties ダイアログ・ボックスの General タブで、 Add node をクリックします）。I/O ピンが保護領域のメンバである場合、I/O パッド はその領域に物理的に含まれていなければなりません。保護領域は I/O リソースと オーバラップする必要があります。 I/O ピンを保護領域のメンバとして追加しない場合は、I/O 信号を、保護領域に隣接 するセキュリティ配線インタフェースに割り当てる必要があります。このセキュリ ティ配線インタフェースは、保護領域をルート領域または別の保護されていない領 域に接続する必要があります。I/O ピンに接続されている保護領域からのすべての出 力信号のセキュリティ・レベルを明示的に下げます。 c 保護されていないロジックに配線された I/O 信号がデザイン内の他の信号から物理的 に分離されることは保証されなくなります。 各 I/O ピンは他の 8 本のピンに隣接しています。水平軸と垂直軸に沿って 4 本、お よび 2 つの対角線軸に沿って 4 本です（図 21 を参照）。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 28 配線の制約 図 21. ピンの隣接 別の I/O バンクのピンは、I/O バンクのいずれかに保護領域のメンバであるピンが含 まれている場合、隣接する I/O ピンを共有できません。保護領域からの信号と接し ており、保護領域信号とは異なる I/O バンクに属している各ピンは、GND に接続す る必要があります。一般的なルールとして、未使用 I/O ピンはすべて GND に割り当 てます。Quartus II ソフトウェアはデフォルトで、未使用ピンをグラウンドに割り当 てます。このオプションは、Device and Pin Options ダイアログ・ボックスの Unused Pins タブでコンフィギュレーションできます。このオプションにアクセスするには、 Assignments > Settings とクリックします。Settings ダイアログ・ボックスの Device で、Device と Pin options をクリックします。 f Cyclone III LS デバイス・ファミリの Pin-Out（ピン配置）とピンの隣接について詳し くは、Cyclone III LS Device Pin-Out テーブルを参照してください。I/O アサインメン トの詳細およびガイダンスについては、Cyclone III LS デバイス・ファミリの Cyclone III LS Device Family Pin Connection Guidelines、および「Quartus II ハンドブッ ク Volume 2」の「I/O Management」の章を参照してください。 配線の制約 Cyclone III LS デバイス・ファミリにおけるカラムおよびロウ・インタコネクト配線 リソースは、配線エレメントのグループがそれぞれの LAB ロケーションから開始し て、互い違いに配列されます。各配線エレメントは、ワイヤが開始する LAB ロケー ションによってドライブされ、配線エレメントの長さに沿って LAB デスティネー ションに到達できます。図 22 に、一組の互い違いに配列された R4 インタコネクト を示します。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 29 配線の制約 図 22. 互い違いに配列された R4 インタコネクト ࠛࡦ࠼ࡐࠗࡦ࠻ R4 ࠗࡦ࠲ࠦࡀࠢ࠻ LABs COL COL COL COL COL COL COL COL 7 6 5 4 3 2 1 0 LAB Fitter は、配線をその領域内に制限するために、保護領域のエッジ付近の配線ワイヤ をディセーブルします。図 23 に、Chip Planner を使用した、保護領域を持つデザイ ン上の使用配線エレメントを示します。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 30 配線の制約 図 23. 使用リソースの Chip Planner ビュー （注 1） 、 （2） 図 23 の注： (1) 配線リソースは、グローバル配線信号およびインタフェース領域を通る信号を除いて、LL 領域境界の外部には配線しません。 (2) レイヤ設定およびバックグラウンド・カラー・マップの I/O バンクを使用してコンフィギュレーションされ、Global Routing および Used Resources オプションのみを選択した Chip Planner ビュー 長いワイヤ接続は、ほとんどの場合、保護領域では使用されません。ただし、すべ てのワイヤ束はデバイスのエッジに沿って終端します。したがって、デバイスのそ れぞれのエッジに向かって多数の太いワイヤが延びます。保護領域がデバイス境界 に隣接している場合は、領域内から開始してデバイスのエッジへ延びるすべての配 線インタコネクトが使用できるため、配線可能性が高くなる場合があります。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 31 配線の制約 デバイスの上部および下部に沿った I/O パッドは、デバイス・ファブリックにドラ イブするためにカラム・インタコネクトだけを使用できます。I/O からコア・ロジッ クへの最短配線エレメントは C4 配線ワイヤです。デバイスの左側と右側の I/O パッ ドは、それらの LAB デスティネーションに到達するために C4 と R4 の両方の配線 エレメントを使用できます。カラム I/O は、デバイスに入る C4 インタコネクトの使 用に制限されているため、保護領域の境界が I/O パッドの上部および下部から 4 LAB 以内であるときは、保護領域の周囲に 4 LAB フェンスが作成されます。 保護領域のサイズは最低 8 × 8 LAB 必要です。領域が 8 × 8 LAB より小さい場合、2 つの LAB 間の接続が保護領域の境界に違反することがあります。例えば、図 24 に 示すように、7 × 7 LAB アレイの中央軸に沿ったエレメントは、C4 配線エレメント が保護領域の外部に出てしまうため、C4 または R4 配線エレメントを使用できませ ん。 図 24. LogicLock 領域には最低 8 × 8 個の LAB が必要 L/R L/R L/R U/D U/D L/R、 U/D U/D U/D U/D U/D L/R L/R L/R 配線インタフェースにおける信号数 Cyclone III LS デバイス・ファミリの場合、各 LAB には、水平方向にドライブする 68 の配線エレメント（R4）と、垂直方向にドライブする 48 の配線エレメント（C4） があります。LAB が直接ドライブできる接続数は、水平方向に 17、垂直方向に 12 です。配線可能性を保証するために、アルテラでは、右側または左側に配線する 17 の信号のそれぞれに対して、少なくとも 1 個の LAB の高さの配線インタフェース を、上側または下側に配線する 12 の信号のそれぞれに対して、1 個の LAB の幅の配 線インタフェースを設置することを推奨しています。図 25、表 2、および表 3 に、 このコンセプトを示します。図 25 に、水平方向の 1 つの配線信号、垂直方向の 1 つ の配線信号、合計 2 つのセキュリティ配線領域を持つ、3 つの保護領域を示します。 表 2 および表 3 に、各セキュリティ配線領域を横断する信号の最大数と推奨数をリ ストしています。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 32 配線の制約 図 25. 配線インタフェースを横断する信号 （注 1）、 （2） 、 （3） 図 25 の注： (1) HAB は、領域の高さと配線インタフェースの高さの低い方の高さになります。 (2) 最小 WAB は 1 です。WAB を変更しても、表 3 に影響を与えません。WBC は、領域の幅と配線インタ フェースの幅の狭い方の幅になります。 (3) 最小 HBC は 1 です。HBC を変更しても、表 3 に影響を与えません。 表 2. インタフェース領域に割り当てられた信号の最大数 出力元： A B C — 68 × HAB — B 68 × HAB — 48 × WBC C — 48 × WBC — 出力先：A 表 3. 配線可能性を保証するために推奨される信号数 出力先：A B C Quartus II 分離デザイン・フロー 出力元： A B C — 17 × HAB — 17 × HAB — 12 × WBC — 12 × WBC — 暫定 © 2009 年 3 月 Altera Corporation ページ 33 レポート・パネル レポート・パネル Fitter が保護領域のあるデザインを正常に配置配線したら、Quartus II ソフトウェアは Security Report を生成します。セキュリティ・レポートを使用して、保護領域、そ れらに関連付けられた配線インタフェース、各保護領域からのすべての入出力、お よび各保護領域の I/O バンクの使用を調べます。セキュリティ・レポートは、コン パイル・レポートの Fitter フォルダにあります（図 26）。 図 26. 分離デザイン・フローのセキュリティ・レポート 保護 LogicLock 領域の概要 このレポートは、デザイン内のすべての保護領域の要約を示します。表 4 では、保 護 LogicLock 領域要約コンパイル・レポートの各カラムについて説明します。 表 4. 保護 LogicLock 領域コンパイル・レポート カラム名 説明 Secured Logic Lock Region デザイン内のすべての保護 LogicLock 領域をリストします。 Security Attribute 領域のセキュリティ属性（unsecured、C1、C2、または security routing interface） Partition Assigned 保護領域に割り当てられたデザイン・パーティションをリストします。 Number of Input Signals (Total fan-out) 領域への入力およびファンアウト数。入力は、保護領域に信号を供給する固有の ドライバ数をカウントしたものです。ファンアウトは、保護領域境界を横切るワ イヤの合計数をカウントしたものです。 Number of Output Signals (Total fan-out) 領域からの出力およびファンアウト数。出力は、保護領域から信号を出力する固 有のドライバ数をカウントしたものです。ファンアウトは、出力信号によって供 給される固有のデスティネーションの合計数をカウントしたものです。 セキュリティ配線インタフェース このレポートは、セキュリティ配線インタフェースの要約を示します。表 5 では、 セキュリティ配線インタフェースのコンパイル・レポートの各カラムについて説明 します。 表 5. セキュリティ配線インタフェースのコンパイル・レポート （1/2） カラム名 説明 Interface Name デザイン内のすべてのセキュリティ配線インタフェースをリストします。 Abutting Region A セキュリティ配線インタフェースが隣接する（保護領域の青色の境界線に接触す る）最初の領域 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 34 QSF 構文 表 5. セキュリティ配線インタフェースのコンパイル・レポート （2/2） カラム名 説明 Abutting Region B セキュリティ配線インタフェースが隣接する（保護領域の青色の境界線に接触す る）2 番目の領域 Number of Signals A to B (Total fan-out in B) 領域 A と領域 B の間の信号接続数をリストします。信号数とファンアウト数のカ ウントが表示されます。信号は、領域 A からの固有ドライバ数をリストします。 ファンアウトでは、領域 A によって信号が供給される領域 B の固有デスティネー ション数をリストします。 Number of Signals B to A (Total fan-out in A) 領域 B と領域 A の間の信号接続数をリストします。信号数とファンアウト数のカ ウントが表示されます。信号は、領域 B からの固有ドライバ数をリストします。 ファンアウトでは、領域 B によって信号が供給される領域 A の固有デスティネー ション数をリストします。 保護 LogicLock 領域の入出力 このレポート一式は、保護領域に対して入出力されるすべての信号の詳細なリスト を提供します。保護領域ごとに 1 つのレポートがあります。 セキュリティ I/O バンクの使用 このレポートは、各 I/O バンクと関連付けられた保護 LogicLock 領域を表示し、各領 域内のピン数と使用されているピン数をカウントします。表 6 では、保護 LogicLock 領域の入出力レポートの各カラムについて説明します。 表 6. 保護 LogicLock 領域の入出力コンパイル・レポート カラム名 説明 I/O Bank デバイス上で使用できるすべての I/O バンクをリストします。 Associated Region I/O バンクは、I/O バンクの部分が少しでも保護 LogicLock 領域によってカバーされ ると、保護 LogicLock 領域に関連付けられるようになります。保護領域が I/O バンク をカバーしていない場合、「保護されていないロジック」が表示され、I/O バンクの すべてのピンが保護されていないロジック用に使用できます。 Pin Locations Used / Pin Locations Covered by Region アサインメントが可能な I/O ピンの数に対する、I/O バンクに信号がアサインメント されているピンの比率を表示します。 QSF 構文 このセクションには、分離デザイン・フローにおける各 QSF アサインメントの構文 記述が含まれます。 LL_SECURITY_ROUTING_INTERFACE このコマンドは、セキュリティ配線インタフェースに対する LogicLock 領域アサイ ンメントを変更します。 データ型：ブール型（ON ／ OFF– デフォルトは OFF） 構文： set_global_assignment -name LL_SECURITY_ROUTING_INTERFACE <value> \ -section_id <section_identifier> Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation QSF 構文 ページ 35 LL_REGION_SECURITY_ LEVEL このコマンドは、LogicLock 領域のセキュリティ・レベルを識別します。 データ型：列挙型 – デフォルトは UNSECURED C1 C2 UNSECURED 構文： set_global_assignment -name LL_REGION_SECURITY_LEVEL <value> \ -section_id <section_identifier> LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE このコマンドは、保護領域からの信号 I/O を、セキュリティ配線インタフェースに 割り当てます。値とセクション ID のどちらも、配線インタフェース領域の名前を示 します。<to> は、信号の名前を示します。 データ型：文字列 構文： set_instance_assignment -name \ LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE <value> -to <to> \ -section_id <section_id> LL_SIGNAL_SECURITY_LEVEL このコマンドは、信号のセキュリティ・レベルを設定します。デフォルト値は、信 号を生成する領域のセキュリティ・レベルです。このアサインメントは、低いセ キュリティ・レベルにのみ使用できます。 データ型：列挙型 UNSECURED C1 C2 構文： set_instance_assignment -name LL_SIGNAL_SECURITY_LEVEL <value> \ <to> -section_id <section_id> © 2009 年 3 月 Altera Corporation 暫定 -to Quartus II 分離デザイン・フロー ページ 36 付録 付録 表 7 に、分離デザイン・フローに関連する、Quartus II のコンパイル・メッセージを リストします。 表 7. 分離デザイン・フローのメッセージ （1/17） メッセージと説明 MSG = "Can't specify LogicLock region \"%1!s!\" as secured because it is the root region" CAUSE = ルート領域を保護領域に指定しようとしました。この操作はサポートされません。 ACTION = 新規 LogicLock 領域を作成して、セキュリティ・レベル・プロパティで保護領域として指定して ください。 MSG = "LogicLock region \"%1!s!\" cannot contain child regions and be secured at the same time" CAUSE = LogicLock 領域を保護領域にすると同時に子領域を含むことはできません。GUI を使用して操作を 実行しているときに、このメッセージが表示された場合は、この操作は無視されます。現在このルールに違 反するアサインメントがある場合は、LogicLock 領域のセキュリティ・レベル・プロパティは無視されます。 ACTION = 領域を保護領域にすると同時に子領域を含まないようにしてください。 MSG = "LogicLock region \"%1!s!\" cannot be a child of another user-created region and be secured at the same time" CAUSE = LogicLock 領域を保護領域にすると同時にユーザーが作成した別の領域の子領域にすることはでき ません。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この操作は無視 されます。現在このルールに違反するアサインメントがある場合は、LogicLock 領域のセキュリティ・レベ ル・プロパティは無視されます。 ACTION = 領域を保護領域にすると同時に、ユーザーが作成した別の領域の子領域にしないでください。 MSG = "Can't specify LogicLock region \"%1!s!\" as secured because the current device is automatically selected" CAUSE = 現在のデバイスが自動選択されているときは、LogicLock 領域を保護領域にすることはできませ ん。保護領域は固定サイズであり、原点が固定されている必要がありますが、デバイスが Auto に設定され ている場合は、どちらも不可能です。GUI を使用して操作を実行しているときに、このメッセージが表示さ れた場合は、この操作は無視されます。現在このルールに違反するアサインメントがある場合は、LogicLock 領域のセキュリティ・レベル・プロパティは無視されます。 ACTION = 1 つ以上の LogicLock 領域を保護領域として指定する場合は、自動選択されたデバイスではなく 特定のデバイスを使用してください。 MSG = "LogicLock region \"%1!s!\" cannot be Auto, Floating, Non-Reserved or Soft because it is secured" CAUSE = LogicLock 領域を保護領域にして、Auto、Floating、Non-Reserved、または Soft に設定することはで きません。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この操作は無 視されます。現在このルールに違反するアサインメントがある場合は、LogicLock 領域は Reserved および Non-Soft に更新され、固定サイズと固定原点を持ちます。 ACTION = 領域を保護領域にして、Auto、Floating、Non-Reserved、または Soft に設定しないでください。 MSG = "LogicLock region \"%1!s!\" cannot be auto-sized, floating, non-reserved and/or soft because it is classified" CAUSE = LogicLock 領域を分類領域にして、auto-size、floating、non-reserved、soft に設定することはできま せん。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この操作は無視さ れます。現在このルールに違反するアサインメントがある場合は、LogicLock 領域は reserved および non-soft に更新され、固定サイズと固定原点を持ちます。 ACTION = 領域を分類領域にして、auto-size、floating、non-reserved、soft に設定しないでください。 MSG = "LogicLock region \"%1!s!\" cannot be secured when it is Auto, Floating, Non-Reserved or Soft" CAUSE = LogicLock 領域を保護領域にして、Auto、Floating、Non-Reserved、または Soft に設定することはで きません。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この操作は無 視されます。 ACTION = 領域を保護領域にして、Auto、Floating、Non-Reserved、または Soft に設定しないでください。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 37 付録 表 7. 分離デザイン・フローのメッセージ （2/17） メッセージと説明 MSG = "LogicLock region \"%1!s!\" cannot be classified when it is auto-sized, floating, non-reserved and/or soft" CAUSE = LogicLock 領域を分類された領域にして、auto-size、floating、non-reserved、soft に設定することは できません。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この操作は 無視されます。 ACTION = 領域を分類された領域にして、auto-size、floating、non-reserved、soft に設定しないでください。 MSG = "Can't specify the security level of LogicLock region \"%1!s!\" to be \"%2!s!\", either because you do not have the required license or the currently selected device family does not support specifying security level" CAUSE = 指定された LogicLock 領域のセキュリティ・レベルを、最新 Quartus II ソフトウェア・ライセンス または現在選択しているデバイス・ファミリ、あるいはその両方によってサポートされていない値に設定し ようとしました。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この操 作は無視されます。Quartus II 設定ファイル （.qsf）に、ll_security_level アサインメントがある場合は、その アサインメントは無視されます。 ACTION = 必要なライセンスを持っており、現在選択しているデバイス・ファミリが機能をサポートしてい ることを確認してから、操作をやり直してください。 MSG = "Can't specify the security level of LogicLock region \"%1!s!\" to be \"%2!s!\", either because you do not have the required license, or the currently selected device family does not support specifying security level." CAUSE = 指定された LogicLock 領域のセキュリティ・レベルを、最新 Quartus II ソフトウェア・ライセンス または現在選択しているデバイス・ファミリ、あるいはその両方によってサポートされていない値に設定し ようとしました。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この操 作は無視されます。Quartus II 設定ファイル（QSF）に LL_SECURITY_LEVEL アサインメントがある場合 は、そのアサインメントは無視されます。 ACTION = 必要なライセンスを持っており、現在選択しているデバイス・ファミリが機能をサポートしてい ることを確認してから、操作をやり直してください。 MSG = "LogicLock region \"%1!s!\" cannot have security routing member because it is not a security routing interface" CAUSE = セキュリティ配線インタフェースとして指定されていない LogicLock 領域に、1 つ以上のセキュリ ティ配線メンバを追加しようとしました。 ACTION = 指定された領域をセキュリティ配線インタフェースに設定してから、操作をやり直してください。 MSG = "Can't turn off the security routing interface property of LogicLock region \"%1!s!\" because it contains security routing members" CAUSE = 配線メンバがまだ含まれている LogicLock 領域のセキュリティ配線インタフェース・プロパティを オフにしようとしました。この操作を実行する前に、セキュリティ配線メンバをクリアする必要がありま す。 ACTION = 指定された領域への既存の LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE アサインメン トを削除してから、操作をやり直してください。 MSG = "LogicLock region \"%1!s!\" cannot be a security routing interface because it contains placement-controlling members" CAUSE = 配置制御メンバを含む LogicLock 領域を、セキュリティ配線インタフェースに設定しようとしまし た。LogicLock 領域には、配置制御メンバ（すなわち、LL_MEMBER_OF）と配線制御メンバ（すなわち、 LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE）の両方を同時に含むことはできません。 ACTION = 指定された領域への既存の LL_MEMBER_OF アサインメントを削除してから、操作をやり直して ください。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 38 付録 表 7. 分離デザイン・フローのメッセージ （3/17） メッセージと説明 MSG = "LogicLock region \"%1!s!\" cannot be a security routing interface because it contains security level assignments to its output signals" CAUSE = セキュリティ・レベル・アサインメントのある信号を含む LogicLock 領域を、セキュリティ配線イ ンタフェースに設定しようとしました。LogicLock 領域には、LL_SIGNAL_SECURITY_LEVEL アサインメン トと配線制御メンバ（すなわち、LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE）の両方を同時に含 むことはできません。 ACTION = 指定領域から既存の LL_SIGNAL_SECURITY_LEVEL アサインメントを削除してから、操作をや り直してください。 MSG = "LogicLock region \"%1!s!\" cannot be a security routing interface because it is the root region" CAUSE = ルート LogicLock 領域を、セキュリティ配線インタフェースに設定しようとしました。この操作は サポートされません。 ACTION = ルート領域がセキュリティ配線インタフェースとして設定されないようにしてください。 MSG = "LogicLock region \"%1!s!\" cannot contain child regions and be a security routing interface at the same time" CAUSE = LogicLock 領域をセキュリティ配線インタフェースにすると同時に子領域を含むことはできませ ん。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この操作は無視され ます。現在このルールに違反するアサインメントがある場合は、LogicLock 領域のセキュリティ配線インタ フェースのアサインメントは無視されます。 ACTION = 領域をセキュリティ配線インタフェースにすると同時に子領域を含むことがないようにしてくだ さい。 MSG = "LogicLock region \"%1!s!\" cannot be a child of another user-created region and be a security routing interface at the same time" CAUSE = LogicLock 領域をセキュリティ配線インタフェースにすると同時に、ユーザーが作成した別の領域 の子領域にすることはできません。GUI を使用して操作を実行しているときに、このメッセージが表示され た場合は、この操作は無視されます。現在このルールに違反するアサインメントがある場合は、LogicLock 領域のセキュリティ配線インタフェースのアサインメントは無視されます。 ACTION = 領域がセキュリティ配線インタフェースであると同時に、ユーザーが作成した別の領域の子領域 にしないようにしてください。 MSG = "Can't specify LogicLock region \"%1!s!\" as a security routing interface because the current device is automatically selected" CAUSE = 現在のデバイスが自動選択されているときは、LogicLock 領域をセキュリティ配線インタフェース にすることはできません。セキュリティ配線インタフェースは、固定サイズであり、原点が固定されている 必要がありますが、デバイスが Auto に設定されている場合は、どちらも不可能です。GUI を使用して操作 を実行しているときに、このメッセージが表示された場合は、この操作は無視されます。現在このルールに 違反するアサインメントがある場合は、LogicLock 領域のセキュリティ配線インタフェースのアサインメン トは無視されます。 ACTION = 1 つ以上の LogicLock 領域をセキュリティ配線インタフェースとして指定する場合は、自動選択 されたデバイスではなく特定のデバイスを使用してください。 MSG = "Can't specify LogicLock region \"%1!s!\" as a security routing interface region because the current device is AUTO" CAUSE = 現在のデバイスが AUTO のときは、LogicLock 領域をセキュリティ配線インタフェース領域にする ことはできません。セキュリティ配線インタフェース領域は、固定サイズであり、原点が固定されている必 要がありますが、デバイスが AUTO に設定されているときは、どちらも不可能です。GUI を使用して操作を 実行しているときに、このメッセージが表示された場合は、この操作は無視されます。現在このルールに違 反するアサインメントがある場合は、LogicLock 領域のセキュリティ配線インタフェースのアサインメント は無視されます。 ACTION = 1 つ以上の LogicLock 領域をセキュリティ配線インタフェース領域として指定する場合は、AUTO デバイスではなく特定のデバイスを使用してください。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 39 付録 表 7. 分離デザイン・フローのメッセージ （4/17） メッセージと説明 MSG = "LogicLock region \"%1!s!\" cannot be Auto, Floating, Non-Reserved and/or Soft when it is a security routing interface" CAUSE = LogicLock 領域をセキュリティ配線インタフェースにして、Auto、Floating、Non-reserved、Soft に 設定することはできません。GUI を使用して操作を実行しているときに、このメッセージが表示された場合 は、この操作は無視されます。現在このルールに違反するアサインメントがある場合は、LogicLock 領域は Reserved および Non-Soft に更新され、固定サイズと固定原点を持ちます。 ACTION = 領域をセキュリティ配線インタフェースにすると同時に、Auto、Floating、Non-reserved、Soft に 設定しないでください。 MSG = "LogicLock region \"%1!s!\" cannot be auto-sized, floating, non-reserved and/or soft when it is a security routing interface region" CAUSE = LogicLock 領域をセキュリティ配線インタフェース領域にして、auto-size、floating、non-reserved、 soft に設定することはできません。GUI を使用して操作を実行しているときに、このメッセージが表示され た場合は、この操作は無視されます。現在このルールに違反するアサインメントがある場合は、LogicLock 領域は reserved および non-soft に更新され、固定サイズと固定原点を持ちます。 ACTION = 領域をセキュリティ配線インタフェース領域にして、auto-size、floating、non-reserved、soft に設 定しないでください。 MSG = "LogicLock region \"%1!s!\" cannot be a security routing interface region when it is auto-sized, floating, non-reserved and/or soft" CAUSE = LogicLock 領域をセキュリティ配線インタフェース領域にして、auto-size、floating、non-reserved、 soft に設定することはできません。GUI を使用して操作を実行しているときに、このメッセージが表示され た場合は、この操作は無視されます。 ACTION = 領域をセキュリティ配線インタフェース領域にして、auto-size、floating、non-reserved、soft に設 定しないでください。 MSG = "LogicLock region \"%1!s!\" cannot have an LL_SECURITY_LEVEL assignment when it is a security routing interface region. A security routing interface region automatically has a security level equal to the maximum security level of all signals assigned to it." CAUSE = セキュリティ配線インタフェース領域として指定されている LogicLock 領域に、LL_FSDA_LEVEL アサインメントを指定しようとしました。セキュリティ配線インタフェース領域には、割り当てられるすべ ての信号の最高セキュリティ・レベルと等しいセキュリティ・レベルが自動的に割り当てられるため、ユー ザーが指定したセキュリティ・レベルを設定することはできません。 ACTION = セキュリティ配線インタフェース領域として指定されている領域に、LL_SECURITY_LEVEL アサ インメントが関連付けられていないことを確認してください。 MSG = "LogicLock region \"%1!s!\" cannot have LL_OUTPUT_SIGNAL_SECURITY_LEVEL assignments when it is a security routing interface region. A security routing interface region is reserved for routing signals, and cannot contain logic that generates output signal." CAUSE = セキュリティ配線インタフェース領域として指定されている LogicLock 領域に、 LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントを関連付けることはできません。セキュリティ配 線インタフェース領域は、1 つ以上の分類された LogicLock 領域との間の配線信号用に予約されます。した がって、出力信号を生成するロジックを含むことはできません。指定領域と関連付けられた LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントは無視されます。 ACTION = セキュリティ配線インタフェース領域として指定されている領域に、 LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントが関連付けられていないことを確認してくださ い。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 40 付録 表 7. 分離デザイン・フローのメッセージ （5/17） メッセージと説明 MSG = "LogicLock region \"%1!s!\" cannot have placement-controlling members (i.e. LL_MEMBER_OF) when it is a security routing interface region. A security routing interface region is reserved for routing signals, and cannot contain user logic." CAUSE = セキュリティ配線インタフェース領域として指定されている LogicLock 領域に、LL_MEMBER_OF アサインメントを関連付けることはできません。セキュリティ配線インタフェース領域は、1 つ以上の分類 された LogicLock 領域との間の配線信号用に予約されます。したがって、ユーザー・ロジックを含むことは できません。指定領域と関連付けられた LL_MEMBER_OF アサインメントは無視されます。 ACTION = セキュリティ配線インタフェース領域として指定されている領域に、LL_MEMBER_OF アサイン メントが関連付けられていないことを確認してください。 MSG = "Can't specify LogicLock region \"%1!s!\" as ansecurity routing interface region, either because you do not have the required license, or the currently selected device family does not support the Red/Black separation flow." CAUSE = LogicLock 領域をセキュリティ配線インタフェース領域に指定しようとしましたが、最新 Quartus II ソフトウェア・ライセンスまたは現在選択しているデバイス・ファミリ、あるいはその両方によってサポー トされていません。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、この 操作は無視されます。Quartus II 設定ファイル（QSF）に LL_SECURITY_ROUTING_INTERFACE アサインメ ントがある場合は、そのアサインメントは無視されます。 ACTION = 必要なライセンスを持っており、現在選択しているデバイス・ファミリが機能をサポートしてい ることを確認してから、操作をやり直してください。 MSG = "Can't add signal \"%1!s!\" to LogicLock region \"%2!s!\" as a security routing member because it is already assigned to LogicLock region \"%3!s!\"" CAUSE = 新しい信号をセキュリティ配線メンバとして LogicLock 領域に追加しようとしましたが、そのメン バは既に別の領域に存在します。信号を複数の領域に割り当てることはできません。 ACTION = 同じ信号を複数の LogicLock 領域に割り当てないでください。 MSG = "Signal name \"%2!s!\" is invalid. Ignored security routing member to Logiclock region \"%1!s!\"" CAUSE = 無効な信号名を使用して指定領域に対して LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE アサインメントを作成しようとしました。信号名は有効な階層パスでなければなりません。ワイルドカード 文字はサポートされていません。LogicLock 領域メンバは無視されます。 MSG = "LogicLock region \"%1!s!\" does not contain a security routing member with signal name \"%2!s!\"" CAUSE = 指定されたセキュリティ配線メンバに対して操作を実行しようとしましたが、そのメンバは存在し ません。 ACTION = 選択されたセキュリティ配線メンバが存在することを確認してから、操作をやり直してください。 MSG = "LogicLock region \"%1!s!\" cannot have LL_SIGNAL_SECURITY_LEVEL assignments because it is not specified as a secured region. Only secured regions can change the security level of their signals." CAUSE = 保護 LogicLock 領域として指定されていない LogicLock 領域に、LL_SIGNAL_SECURITY_LEVEL アサインメントを関連付けることはできません。LL_SIGNAL_SECURITY_LEVEL アサインメントは、保護 領域から出力される信号のセキュリティ・レベルを下げるためにのみ使用できます。GUI を使用して操作を 実行しているときに、このメッセージが表示された場合は、この操作は無視されます。Quartus II 設定ファイ ル（.qsf）に、違反するアサインメントがある場合は、保護されていない領域に指定された LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントは無視されます。 ACTION = このメッセージが表示されないようにするために、LL_SIGNAL_SECURITY_LEVEL アサインメ ントを削除するか、LL_SIGNAL_SECURITY_LEVEL アサインメントが有効になるように、指定された領域 を保護領域に設定してください。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 41 付録 表 7. 分離デザイン・フローのメッセージ （6/17） メッセージと説明 MSG = "LogicLock region \"%1!s!\" cannot have LL_OUTPUT_SIGNAL_SECURITY_LEVEL assignments because it is not specified as a classified region. Only classified regions can change the security level of their output signals." CAUSE = 分類された領域として指定されていない LogicLock 領域に、 LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントを関連付けることはできません。 LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントは、分類された領域から出力される信号のセキュ リティ・レベルを下げるためにのみ使用できます。GUI を使用して操作を実行しているときに、このメッ セージが表示された場合は、この操作は無視されます。Quartus II 設定ファイルに違反するアサインメントが ある場合は、分類されていない領域に対して指定された LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサイン メントは無視されます。 ACTION = このメッセージが表示されないようにするために、LL_OUTPUT_SIGNAL_SECURITY_LEVEL ア サインメントを削除するか、LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントが有効になるよう に、指定された領域を分類された領域に指定してください。 MSG = "Can't set LogicLock region \"%1!s!\" to unsecured because it contains security level assignments for its signals (that is, LL_SIGNAL_SECURITY_LEVEL). Remove the assignments from the \"Security\" tab of the LogicLock Region property sheet, and then try the operation again." CAUSE = LogicLock 領域に、LL_SIGNAL_SECURITY_LEVEL アサインメントが関連付けられている間は、 LogicLock 領域を保護されていない LogicLock 領域として設定できません。 ACTION = この領域に関連付けられている LL_SIGNAL_SECURITY_LEVEL アサインメントを削除してから、 操作をやり直してください。 MSG = "Can't set LogicLock region \"%1!s!\" to unclassified because it still contains security level assignments for its output signals (i.e. LL_OUTPUT_SIGNAL_SECURITY_LEVEL). Remove the assignments from the \"Security\" tab of the LogicLock Region property sheet, and try again." CAUSE = LogicLock 領域に、LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントが関連付けられてい る間は、LogicLock 領域を分類されていない LogicLock 領域として設定できません。 ACTION = この領域に関連付けられている LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントを削除 してから、操作をやり直してください。 MSG = "Can't specify \"%1!s!\" as a signal of LogicLock region \"%2!s!\" because LogicLock region \"%3!s!\" has already specified it as a signal" CAUSE = LL_SIGNAL_SECURITY_LEVEL アサインメントを使用して、信号を LogicLock 領域の信号として 指定しようとしましたが、別の領域でも同じ信号をその出力として指定しています。 ACTION = 同じ信号が、複数の LL_SIGNAL_SECURITY_LEVEL アサインメントによって指定されないよう にしてください。 MSG = "Signal name \"%2!s!\" is invalid. Ignoring output signal assignment for Logiclock region \"%1!s!\"." CAUSE = 無効な信号名を使用して、LL_SIGNAL_SECURITY_LEVEL アサインメントを作成しようとしまし た。信号名は有効な階層パスでなければなりません。ワイルドカード文字はサポートされていません。 LL_SIGNAL_SECURITY_LEVEL アサインメントは無視されます。 ACTION = アサインメントが認識されるように、有効な信号名を指定してください。 MSG = "Signal name \"%2!s!\" is invalid. Ignored output signal assignment for Logiclock region \"%1!s!\"" CAUSE = 無効な信号名を使用して、LL_OUTPUT_SIGNAL_FSDA_LEVEL アサインメントを作成しようとし ました。信号名は有効な階層パスでなければなりません。ワイルドカード文字はサポートされていません。 LL_OUTPUT_SIGNAL_SECURITY_LEVEL アサインメントは無視されます。 MSG = "LogicLock region \"%1!s!\" does not contain a signal with name \"%2!s!\"" CAUSE = 指定された信号に対して操作を実行しようとしましたが、その信号は存在しません。 ACTION = 選択された信号が存在することを確認してから、操作をやり直してください。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 42 付録 表 7. 分離デザイン・フローのメッセージ （7/17） メッセージと説明 MSG = "Can't specify security level \"%1!s!\" for signal \"%2!s!\", because it is higher than \"%4!s!\", which is the security level of its source region \"%3!s!\"" CAUSE = 信号のセキュリティ・レベルを、領域のセキュリティ・レベルより高くなるように設定しようとし ました。信号のセキュリティ・レベルは、ソース領域と同じレベルにのみ設定できます。したがって、信号 のセキュリティ・レベルは、ソース領域のセキュリティ・レベルより低くすることしかできません。 ACTION = 信号のセキュリティ・レベルが、ソース領域のセキュリティ・レベル以下になるようにしてくだ さい。 MSG = "Can't specify security level \"%1!s!\" for region \"%2!s!\", because at least one signal of the region has a higher security level" CAUSE = 保護領域のセキュリティ・レベルを、少なくとも 1 つの信号のセキュリティ・レベルよりも低い値 に設定しようとしました。領域はその信号のセキュリティ・レベルと同じでなければなりません。 ACTION = デザインのセキュリティ要件を確認してください。信号のセキュリティ・レベルを下げてから、 操作をやり直してください。 MSG = ""Can't specify a non-contiguous shape for LogicLock region \"%1!s!\" because it is secured" CAUSE = 保護 LogicLock 領域に非連続の形状を指定しようとしました。保護 LogicLock 領域は連続した形状 でなければなりません。GUI を使用して操作を実行しているときに、このメッセージが表示された場合は、 この操作は無視されます。Quartus II 設定ファイル （.qsf）に、無効な LL_RECT アサインメントがある場合 は、そのアサインメントは無視されます。 ACTION = 指定 LogicLock 領域が非連続であると同時に保護 LogicLock 領域であるように設定しないでくだ さい。 MSG = "Can't specify LogicLock region \"%1!s!\" as secured because it has a non-contiguous shape" CAUSE = 非連続の形状を持つ LogicLock 領域を保護 LogicLock 領域に指定しようとしました。保護 LogicLock 領域は連続した形状でなければなりません。要求した操作は無視されます。 ACTION = Chip Editor を使用して、LogicLock 領域の形状を連続に変更してから、操作をやり直してくださ い。 MSG = "Pin %1!s! with security level %2!s! cannot be placed in the I/O bank %3!s! because the bank already has %4!d! pin(s) with security level %5!s!" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、指定された数の互換性のないセ キュリティ・レベルのピンがあるため、Fitter はピンをそのロケーションに配置することができません。 ACTION = ロケーション・アサインメントまたはセキュリティ・レベル・アサインメントを削除するか、変 更してください。 MSG = "Pin %1!s! with security level %2!s! cannot be placed in I/O bank %3!s! because the bank already has %4!d! pin(s) with security level %5!s!" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、指定された数の互換性のないセ キュリティ・レベルのピンがあるため、Fitter はピンをそのロケーションに配置することができません。 ACTION = ロケーション・アサインメントまたはセキュリティ・レベル・アサインメントを削除するか、変 更してください。 MSG = "Pin %1!s! with security level %2!s! of secured region %3!s! cannot be placed in the I/O bank %4!s! because the bank already has %5!d! pin(s) with security level %6!s! of secured region %7!s!" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、I/O バンクには指定された数の 互換性のないセキュリティ領域のピンが指定されているため、Fitter はピンをそのロケーションに配置する ことができません。 ACTION = ロケーション・アサインメントを削除するか、変更してください。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 43 付録 表 7. 分離デザイン・フローのメッセージ （8/17） メッセージと説明 MSG = "Pin %1!s! with security level %2!s! of security region %3!s! cannot be placed in I/O bank %4!s! because the bank already has %5!d! pin(s) with security level %6!s! of security region %7!s!" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、指定された数の互換性のないセ キュリティ領域があるため、Fitter はピンをそのロケーションに配置することができません。 ACTION = ロケーション・アサインメントを削除するか、変更してください。 MSG = "Pin %1!s! has security level %2!s!" CAUSE = 指定されたピンには指定されたセキュリティ・レベルがあります。 ACTION = 処置は不要です。 MSG = "Following placement warning has caused a placement error because the Fitter setting, Force Fitter to Avoid Periphery Placement Warnings, is turned on" CAUSE = Force Fitter to Avoid Periphery Placement Warnings 設定がオンになっているため、配置警告により Fitter エラーが発生しました。 ACTION = Force Fitter to Avoid Periphery Placement Warnings 設定を ON に変更してください。 MSG = "I/O bank %1!s! has security level %2!s! which is contributed by %3!d! pin(s) in the bank" CAUSE = 指定された I/O バンクには、指定されたセキュリティ・レベルの、指定された数のピンがありま す。 ACTION = 処置は不要です。 MSG = "I/O bank %1!s! is covered by secured region %2!s! of security level %3!s!" CAUSE = 指定された I/O バンクは、指定されたセキュリティ・レベルの指定された保護領域によってカバー されています。 ACTION = 処置は不要です。 MSG = "Pin %1!s! with security level %2!s! cannot be placed in pin location %3!s! (%4!s!) of the I/O bank %5!s! because the pin location is too close to %6!d! I/O bank(s) with incompatible secured region(s)" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、ピン・ロケーションが互換性の ない保護領域の他の I/O バンクのピン・ロケーションに隣接しているため、Fitter はピンをそのロケーション に配置することができません。 ACTION = ロケーション・アサインメントまたはセキュリティ・レベル・アサインメントを削除または変更 するか、あるいは互換性のない I/O バンクの隣接したピン・ロケーションに出力をドライブするグラウン ド・ピンを配置してください。 MSG = "Pin %1!s! with security level %2!s! cannot be placed in pin location %3!s! (%4!s!) of I/O bank %5!s! because the pin location is too close to %6!d! I/O bank(s) with incompatible security region(s)" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、ピン・ロケーションが互換性の ないセキュリティ領域の他の I/O バンクのピン・ロケーションに隣接しているため、Fitter はピンをそのロ ケーションに配置することができません。 ACTION = ロケーション・アサインメントまたはセキュリティ・レベル・アサインメントを削除または変更 するか、あるいは互換性のない I/O バンクの隣接したピン・ロケーションに出力をドライブするグラウン ド・ピンを配置してください。 MSG = "Package trace of pin Location %1!s! (%2!s!) is adjacent to the package trace of pin location %3!s! (%4!s!)" CAUSE = 詳しくは、親メッセージを参照してください。 ACTION = 詳しくは、親メッセージを参照してください。 MSG = "Pin Location %1!s! (%2!s!) is adjacent to the pin location %3!s! (%4!s!) on the package" CAUSE = 詳しくは、親メッセージを参照してください。 ACTION = 詳しくは、親メッセージを参照してください。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 44 付録 表 7. 分離デザイン・フローのメッセージ （9/17） メッセージと説明 MSG = "Pin \"%1!s!\" with securty level \"%2!s!\" of secured region \"%3!s!\" at the pin location %4!s! (%5!s!)" CAUSE = 詳しくは、親メッセージを参照してください。 ACTION = 詳しくは、親メッセージを参照してください。 MSG = "Pin \"%1!s!\" with security level \"%2!s!\" of secured region \"%3!s!\" cannot be placed at the pin location %4!s! (%5!s!) because the pin location is too close to %6!d! pin(s) of incompatible secured region(s)" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、ピン・ロケーションが互換性の ない保護領域のピンに隣接しているため、Fitter はピンをそのロケーションに配置することができません。 ACTION = ロケーション・アサインメントまたはセキュリティ・アサインメントを削除するか、変更してく ださい。 MSG = "Pin %1!s! with security level \"%2!s!\" of secured region %3!s! cannot be placed in the I/O bank %4!s! because the bank is covered by incompatible secured region(s)" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、バンクが互換性のない保護領域 によってカバーされているため、Fitter はピンをそのロケーションに配置することができません。 ACTION = ロケーション・アサインメントを削除するか、変更してください。 MSG = "Pin %1!s! with security level \"%2!s!\" cannot be placed in the I/O bank %3!s! because the bank is covered by incompatible secured region(s)" CAUSE = 指定されたピン・ロケーションにピンを割り当てました。しかし、バンクが互換性のない保護領域 によってカバーされているため、Fitter はピンをそのロケーションに配置することができません。 ACTION = ロケーション・アサインメントを削除するか、変更してください。 MSG = "Engineering Change Order (ECO) Fitter does not support designs with secured regions" CAUSE = デザインに対して ECO 変更を行った後、Fitter にすべてのネットリストの変更内容をチェックして 保存するように指示しましたが、デザインに保護領域が含まれているため、ECO Fitter は処理できません。 ACTION = 処置は不要です。 MSG = "Separation design flow failed due to the following %1!d! errors" CAUSE= このメッセージは、分離デザイン・フロー・コンパイル時に 1 つ以上のエラーが発生したために表 示されます。エラーはサブメッセージとしてリストされます。 ACTION= サブメッセージを参照して処置を決定してください。 MSG = "Secured region \"%1!s!\"" CAUSE= この情報メッセージでは、エラー・メッセージに関連している保護領域をリストします。 ACTION= エラー・メッセージを参照して処置を決定してください。 MSG = "Region \"%1!s!\"" CAUSE= この情報メッセージでは、エラー・メッセージに関連する領域をリストします。 ACTION= エラー・メッセージを参照して処置を決定してください。 MSG = "Assignment of security level \"%1!s!\" to signal \"%2!s!\"" CAUSE= この情報メッセージでは、信号名とそれらのアサインメントをリストします。 ACTION= エラー・メッセージを参照して処置を決定してください。 MSG = "Signal \"%1!s!\" %2!s! security level \"%3!s!\", but feeds node \"%4!s!\" which is in a region with a lower security level of \"%5!s!\"" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。指定された信号は、少なく とも供給先の領域のセキュリティ・レベルよりも低くなければなりません。 ACTION= 信号に LL_SIGNAL_SECURITY_LEVEL アサインメントを追加してから、デザインのコンパイル を再度実行してください。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 45 付録 表 7. 分離デザイン・フローのメッセージ （10/17） メッセージと説明 MSG = "The signal \"%1!s!\" %2!s! security level \"%3!s!\", but feeds node \"%4!s!\" which is in a region with a lower security level of \"%5!s!\"" 内容 = ACTION= 信号に LL_SIGNAL_SECURITY_LEVEL アサインメントを追加してください。 MSG = "Signal \"%1!s!\" has an LL_SIGNAL_SECURITY_LEVEL assignment to region \"%2!s!\", but is an output of a different region" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。指定された信号は、 LL_SIGNAL_SECURITY_LEVEL が参照する LogicLock 領域の出力ではありません。 ACTION= 正しくない LL_SIGNAL_SECURITY_LEVEL アサインメントを削除してから、デザインのコンパ イルを再実行してください。 MSG = "The signal \"%1!s!\" has a LL_SIGNAL_SECURITY_LEVEL assignment to region \"%2!s!\", but is an output of a different region." CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。指定された信号は、 LL_SIGNAL_SECURITY_LEVEL が参照する LogicLock 領域の出力ではありません。 ACTION= 正しくない LL_SIGNAL_SECURITY_LEVEL アサインメントを削除してください。 MSG = "Found multiple LL_SIGNAL_SECURITY_LEVEL assignments to names that refer to signal \"%1!s!\"" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。同じ信号に対して複数のア サインメントがあり、異なる名前のエイリアスが付いています。使用されている名前がリストされていま す。 ACTION= 1 つまたは複数の正しくない LL_SIGNAL_SECURITY_LEVEL アサインメントを削除してから、デ ザインのコンパイルを再実行してください。 MSG = "Found multiple LL_SIGNAL_SECURITY_LEVEL assignments to names that refer to signal \"%1!s!\"." CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。同じ信号に対して複数のア サインメントがあり、異なる名前のエイリアスが付いています。使用されている名前がリストされていま す。 ACTION= 正しくない 1 つまたは複数の LL_SIGNAL_SECURITY_LEVEL アサインメントを削除してくださ い。 MSG = "Found multiple conflicting LL_SIGNAL_SECURITY_LEVEL assignments to names that refer to signal \"%1!s!\"" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。同じ信号に対して複数の競 合するアサインメントがあり、異なる名前のエイリアスが付いています。使用されている名前がリストされ ています。 ACTION= 1 つまたは複数の正しくない LL_SIGNAL_SECURITY_LEVEL アサインメントを削除してから、デ ザインのコンパイルを再実行してください。 MSG = "Found multiple conflicting LL_SIGNAL_SECURITY_LEVEL assignments to names that refer to signal \"%1!s!\"." CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。同じ信号に対して複数の競 合するアサインメントがあり、異なる名前のエイリアスが付いています。使用されている名前がリストされ ています。 ACTION= 正しくない 1 つまたは複数の LL_SIGNAL_SECURITY_LEVEL アサインメントを削除してくださ い。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 46 付録 表 7. 分離デザイン・フローのメッセージ （11/17） メッセージと説明 MSG = "Signal \"%1!s!\" is an output of secured region \"%2!s!\", and is missing a security routing interface assignment to route from region \"%2!s!\" to node \"%3!s!\" in secured region \"%4!s!\"" CAUSE= 不完全なアサインメントのデザインをコンパイルしようとしました。指定された信号は、保護領域 に対して、あるいは保護領域によって供給されます。また、1 つ以上のセキュリティ配線インタフェースの メンバとして割り当てる必要があります。欠落しているセキュリティ配線インタフェースは、2 つの指定領 域と隣接する必要があります。 ACTION= 正しい LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE アサインメントを追加してから、デ ザインのコンパイルを再実行してください。 MSG = "The signal \"%1!s!\" is the output of secure region \"%2!s!\", and is missing an interface assignment to route from region \"%2!s!\" to node \"%3!s!\" in secure region \"%4!s!\"" ACTION= 正しい LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE アサインメントを追加してくださ い。 MSG = "Signal \"%1!s!\" is an output of secured region \"%2!s!\", and is missing a security routing interface assignment to route from region \"%2!s!\" to unsecured logic node \"%3!s!\"" CAUSE= 不完全なアサインメントのデザインをコンパイルしようとしました。指定された信号は、保護領域 に対して、あるいは保護領域によって供給されます。また、1 つ以上のセキュリティ配線インタフェースの メンバとして割り当てる必要があります。欠落しているセキュリティ配線インタフェースは、2 つの指定領 域と隣接する必要があります。 ACTION= 正しい LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE アサインメントを追加してから、デ ザインのコンパイルを再実行してください。 MSG = "The signal \"%1!s!\" is the output of secure region \"%2!s!\", and is missing an interface assignment to route from region \"%2!s!\" to unsecure logic node \"%3!s!\"" ACTION= 正しい LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE アサインメントを追加してくださ い。 MSG = "Signal \"%1!s!\" is an output of unsecured logic, and is missing a security routing interface assignment to route from unsecured logic to node \"%2!s!\" in secured region \"%3!s!\"" CAUSE= 不完全なアサインメントのデザインをコンパイルしようとしました。指定された信号は、保護領域 に対して、あるいは保護領域によって供給されます。また、1 つ以上のセキュリティ配線インタフェースの メンバとして割り当てる必要があります。欠落しているセキュリティ配線インタフェースは、2 つの指定領 域と隣接する必要があります。 ACTION= 正しい LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE アサインメントを追加してから、デ ザインのコンパイルを再実行してください。 MSG = "The signal \"%1!s!\" is the output of unsecure logic, and is missing an interface assignment to route from unsecure logic to node \"%2!s!\" in secure region \"%3!s!\"" CAUSE= 不完全なアサインメントのデザインをコンパイルしようとしました。指定された信号は、保護領域 に対して、あるいは保護領域によって供給されます。また、1 つ以上の配線インタフェースのメンバとして 割り当てる必要があります。欠落している配線インタフェースは、2 つの指定領域と隣接する必要がありま す。 ACTION= 正しい LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE アサインメントを追加してくださ い。 MSG = "Security routing interface \"%1!s!\" does not abut one or two secured regions" CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。 LL_SECURITY_ROUTING_INTERFACE 領域は、保護領域との入出力に使用されるため、1 つまたは 2 つの 保護領域と隣接する必要があります。 ACTION=LL_SECURITY_ROUTING_INTERFACE 領域のロケーションまたはサイズを変更してから、デザイ ンのコンパイルを再実行してください。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 47 付録 表 7. 分離デザイン・フローのメッセージ （12/17） メッセージと説明 MSG = "Routing interface \"%1!s!\" does not abut any secure region." CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。 LL_SECURITY_ROUTING_INTERFACE 領域は、保護領域との入出力に使用されるため、少なくとも 1 つの 保護領域と隣接する必要があります。 ACTION= LL_SECURITY_ROUTING_INTERFACE 領域のロケーションまたはサイズを変更してください。 MSG = "Security routing interface \"%1!s!\" abuts more than two secured regions" CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。 LL_SECURITY_ROUTING_INTERFACE 領域は、保護領域との入出力に使用されるため、1 つまたは 2 つの 保護領域と隣接する必要があります。 ACTION=LL_SECURITY_ROUTING_INTERFACE 領域のロケーションまたはサイズを変更してから、デザイ ンのコンパイルを再実行してください。 MSG = "Routing interface \"%1!s!\" abuts more than two secure regions." CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。 LL_SECURITY_ROUTING_INTERFACE 領域は、多くて 2 つの保護領域との入出力に使用されるため、2 つ の保護領域とのみ隣接できます。 ACTION= LL_SECURITY_ROUTING_INTERFACE 領域のロケーションまたはサイズを変更してください。 MSG = "Security routing interface \"%1!s!\" abuts two secured regions as well as one or more unsecured regions" CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。2 つの保護領域に隣接する LL_SECURITY_ROUTING_INTERFACE 領域は、同時に保護されていない領域と隣接することはできません。 ACTION=LL_SECURITY_ROUTING_INTERFACE 領域のロケーションまたはサイズを変更してから、デザイ ンのコンパイルを再実行してください。 MSG = "Routing interface \"%1!s!\" abuts two secure regions as well as one or more unsecure regions." CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。2 つの保護領域と隣接する LL_SECURITY_ROUTING_INTERFACE 領域は、同時に保護されていない領域と隣接することはできません。 ACTION= LL_SECURITY_ROUTING_INTERFACE 領域のロケーションまたはサイズを変更してください。 MSG = "Fencing for region \"%1!s!\" is violated by %2!d! other regions" CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。指定された領域には周囲に フェンスがあり、そのフェンス内には他の領域を配置できません。 ACTION=LL_SECURITY_ROUTING_INTERFACE 領域のロケーションまたはサイズを変更してから、デザイ ンのコンパイルを再実行してください。 MSG = "The fencing for region \"%1!s!\" is violated by %2!d! other regions" CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。指定された領域には周囲に フェンスがあり、そのフェンス内には他の領域を配置できません。 ACTION= LL_SECURITY_ROUTING_INTERFACE 領域または周辺の領域のロケーションまたはサイズを変更 してください。 MSG = "Region \"%1!s!\" and region \"%2!s!\" overlap, but this overlap is not allowed" CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。指定された領域がオーバラッ プしていますが、1 つ以上のセキュリティ設定により、このオーバラップは許可されません。 ACTION= 領域のロケーションまたはサイズを変更してオーバラップを削除してから、デザインのコンパイ ルを再実行してください。 MSG = "Region \"%1!s!\" and region \"%2!s!\" overlap, but this overlap is not allowed" CAUSE= 正しくないフロアプランのデザインをコンパイルしようとしました。指定された領域がオーバラッ プしていますが、セキュリティ設定により、このオーバラップは許可されません。 ACTION= 領域のロケーションまたはサイズを変更してオーバラップを削除してください。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 48 付録 表 7. 分離デザイン・フローのメッセージ （13/17） メッセージと説明 MSG = "Region \"%1!s!\" has its size set to Auto, but this functionality is not supported in the separation design flow" CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域のサイ ズが Auto に設定されていますが、この機能はサポートされていません。 ACTION= 指定された領域のサイズを Fixed に設定してから、デザインのコンパイルを再実行してください。 MSG = "Region \"%1!s!\" has its size set to "auto," but this functionality is not supported in a secure compile." CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域が auto サイズに設定されていますが、この機能はサポートされていません。 ACTION= 指定された領域のサイズを固定に設定してください。 MSG = "Region \"%1!s!\" has its state set to Floating, but this functionality is not supported in the separation design flow" CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域の状態 が Floating に設定されていますが、この機能はサポートされていません。 ACTION= 指定された領域の原点を固定してから、デザインのコンパイルを再実行してください。 MSG = "Region \"%1!s!\" has its state set to "floating," but this functionality is not supported in a secure compile." CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定領域は固定原点を 持っていませんが、この機能はサポートされていません。 ACTION= 指定された領域の原点を固定してください。 MSG = "Secured region \"%1!s!\" is less than eight units tall or eight units wide" CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された保護領域 は、8X8 ユニットの最小サイズより小さいです。 ACTION= 指定された領域の高さまたは幅を大きくしてから、デザインのコンパイルを再実行してください。 MSG = "Secure region \"%1!s!\" is less than eight units tall or eight units wide." CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された保護領域は 8X8 ユニットの最小サイズより小さいです。 ACTION= 指定された領域の高さまたは幅を大きくしてください。 MSG = "Secured region \"%1!s!\" has nodes assigned to it that are neither pins nor design partitions" CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域は保護 領域であるため、単一のデザイン・パーティションとピンのみを含むことができます。 ACTION= ピンでもデザイン・パーティションでもないメンバをすべて領域から削除して、デザインのコン パイルを再実行してください。 MSG = "Secure region \"%1!s!\" has nodes assigned to it that are neither pins nor design partitions." CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域は保護 領域であるため、単一のデザイン・パーティションとピンのみを含むことができます。 ACTION= ピンでもデザイン・パーティションでもないメンバをすべて領域から削除してください。 MSG = "Secured region \"%1!s!\" has %2!d! design partitions assigned to it, but only one partition is supported" CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域は保護 領域であるため、単一のデザイン・パーティションとピンのみを含むことができます。 ACTION= 保護されたデザイン・パーティションごとに新規の保護領域を作成してから、デザインのコンパ イルを再実行してください。 MSG = "Secure region \"%1!s!\" has %2!d! design partitions assigned to it, but only one partition is supported." CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域は保護 領域であるため、単一のデザイン・パーティションとピンのみを含むことができます。 ACTION= 保護デザイン・パーティションごとに新規の保護領域を作成してください。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 49 付録 表 7. 分離デザイン・フローのメッセージ （14/17） メッセージと説明 MSG = "Secured region \"%1!s!\" has path member assignments, but this feature is not supported" CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域は保護 領域であるため、パス・メンバのアサインメントを含むことはできません。 ACTION= 正しくないパス・メンバのアサインメントを削除してから、デザインのコンパイルを再実行して ください。 MSG = "Secure region \"%1!s!\" has path member assignments, but this feature is not supported." CAUSE= 正しくない領域アサインメントのデザインをコンパイルしようとしました。指定された領域は保護 領域であるため、パス・メンバのアサインメントを含むことはできません。 ACTION= 正しくないパス・メンバのアサインメントを削除してください。 MSG = "LL_MEMBER_OF_SECURITY_ROUTING_INTERFACE assignment of signal \"%1!s!\" to region \"%2!s!\" was ignored" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。信号名が正しくない可能性 があるため、リストされている特定のアサインメントを使用することができませんでした。 ACTION= 正しくないアサインメントを削除してから、デザインのコンパイルを再実行してください。 MSG = "LL_SIGNAL_SECURITY_LEVEL assignment of signal \"%1!s!\" to region \"%2!s!\" was ignored" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。信号名が正しくない可能性 があるため、リストされている特定のアサインメントを使用することができませんでした。 ACTION= 正しくないアサインメントを削除してから、デザインのコンパイルを再実行してください。 MSG = "The LL_SIGNAL_SECURITY_LEVEL assignment of signal \"%1!s!\" to region \"%2!s!\" was ignored." ACTION= 正しくないアサインメントを削除してください。 MSG = "Found pin \"%1!s!\" in secured region \"%2!s!\", but that pin is not connected to a port in \"Top\"" CAUSE= 保護領域アサインメントのデザインをコンパイルしようとしました。しかし、保護領域のパーティ ションには、トップレベル・デザインのポートに接続されていない I/O 素子が含まれています。 ACTION= HDL を修正して問題を解決してから、再度コンパイルしてください。 MSG = "Found unconnected pin \"%1!s!\" in secure partition \"%2!s!\"." CAUSE= 保護パーティション・アサインメントのデザインをコンパイルしようとしました。しかし、この パーティションには、トップレベル・デザインに接続されていない I/O 素子が含まれています。 MSG = "Secured region \"%1!s!\" is invalid - assigning the top partition to a secured region is not allowed" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。トップ・パーティション は、保護領域に割り当てることができません。 ACTION= 正しくないアサインメントを削除してから、デザインのコンパイルを再実行してください。 MSG = "Secure region \"%1!s!\" is invalid - assigning the Top partition to a secure region is not supported." CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。トップ・パーティション は、保護領域に割り当てることができません。 ACTION= 正しくないアサインメントを削除してください。 MSG = "Secured region \"%1!s!\" is invalid - assigning a non-leaf partition \"%2!s!\" to a secured region is not allowed" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。子のないパーティションの みを保護領域に割り当てることができます。 ACTION= 正しくないアサインメントを削除してから、デザインのコンパイルを再実行してください。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 50 付録 表 7. 分離デザイン・フローのメッセージ （15/17） メッセージと説明 MSG = "Secure region \"%1!s!\" is invalid - assigning non-leaf partition \"%2!s!\" to a secure region is not supported." CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。子のないパーティションの みを保護領域に割り当てることができます。 ACTION= 正しくないアサインメントを削除してください。 MSG = "Found logic belonging to the same composite I/O group in multiple secured regions" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。I/O グループは、複数の保 護領域にまたがることはできません。 ACTION= 正しくないアサインメントを削除してから、デザインのコンパイルを再実行してください。 MSG = "Found logic belonging to the same composite IO group in multiple secure regions." CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。IO グループは、複数の保護 領域にまたがることはできません。 ACTION= 正しくないアサインメントを削除してください。 MSG = "Node \"%1!s!\" belongs to secured region \"%2!s!\"" CAUSE= 正しくないアサインメントのデザインをコンパイルしようとしました。I/O グループは、複数の保 護領域にまたがることはできません。 ACTION= 正しくないアサインメントを削除してから、デザインのコンパイルを再実行してください。 MSG = "Adding node \"%1!s!\" to secured region \"%2!s!\"" CAUSE= デバイス制約により、指定されたノードを指定された保護領域に追加しています。 ACTION = 処置は不要です。 MSG = "Found conflicting placement constraints for node \"%1!s!\" CAUSE = 指定されたノードには競合する配置制約があります。この競合の最も可能性の高い原因は、パー ティション保持アサインメントです。 ACTION = パーティション保持アサインメントおよびロケーション・アサインメントを変更して、競合を解 決してください。 MSG = "Conflicting placement constraints found for node \"%1!s!\" assigned to secure region \"%2!s!\"" CAUSE = 指定されたノードには競合する配置制約があります。この競合の最も可能性の高い原因は、パー ティション保持アサインメントによるものです。 ACTION = パーティション保持アサインメントおよびロケーション・アサインメントを変更して、競合を解 決してください。 MSG = "Found wire connection between input port \"%1!s!\" and output port \"%2!s!\" in partition \"%3!s!\"" CAUSE = Fitter では、保護領域アサインメントを適用するために、ロジックはパーティションを通ってすべ てのパスに沿って存在しなければなりません。 ACTION = 処置は不要です。警告を回避するには、デザイン HDL を修正して指定ポート間にロジックを追加 するか、指定パーティションのインタフェースを変更するか、あるいはパーティション・アサインメントを 修正してください。 MSG = "Found wire connections through partitions -- inserting buffer nodes to ensure that the secured region assignments are honored" CAUSE = Fitter では、保護領域アサインメントを適用するために、ロジックはパーティションを通ってすべ てのパスに沿って存在しなければなりません。 ACTION = 処置は不要です。警告を回避するには、デザイン HDL を修正して指定ポート間にロジックを追加 するか、指定パーティションのインタフェースを変更するか、あるいはパーティション・アサインメントを 修正してください。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 51 付録 表 7. 分離デザイン・フローのメッセージ （16/17） メッセージと説明 MSG = "Found wire connections through partitions -- inserting buffer nodes to ensure secure region assignments are honored" CAUSE = Fitter では、保護領域アサインメントを適用するために、ロジックはパーティションを通ってすべ てのパスに沿って存在しなければなりません。 ACTION = 処置は不要です。警告を削除するには、デザイン HDL を修正して指定ポート間にロジックを追加 するか、指定パーティションのインタフェースを変更するか、あるいはパーティション・アサインメントを 修正してください。 MSG = "Signal \"%1!s!\" has %2!d! destinations in secured region \"%3!s!\" with different PAD_TO_CORE_DELAY settings.Only one setting is allowed." CAUSE= 正しくない PAD_TO_CORE_DELAY 設定のデザインをコンパイルしようとしました。領域間の信号 は、保護デスティネーション領域ごとに 1 つのみの PAD_TO_CORE_DELAY 設定を行うことができます。 ACTION= 正しくない PAD_TO_CORE_DELAY 設定を削除してください。 MSG = "Signal \"%1!s!\" has %2!d! destinations in unsecured logic with different PAD_TO_CORE_DELAY settings.Only one setting is allowed." CAUSE= 正しくない PAD_TO_CORE_DELAY 設定のデザインをコンパイルしようとしました。領域間の信号 は、保護デスティネーション領域ごとに 1 つのみの PAD_TO_CORE_DELAY 設定を行うことができます。 ACTION= 正しくない PAD_TO_CORE_DELAY 設定を削除してください。 MSG = "Previous placement for node \"%1!s!\" conflicts with current secured region assignments." CAUSE= 指定ノードに対する前回の配置は、現在の保護領域アサインメントと互換性がありません。保護領 域アサインメントを変更する際は、前回の配置は保護されていない可能性があるので、影響を受けたパー ティションをリセットして、Post-Synthesis ネットリストを使用し、Fitter がデザインを再配置できるように することが推奨されます。 ACTION= パーティションのネットリスト・タイプを Post-Synthesis にするか、または保護領域のアサインメ ントを修正して競合を解決します。 MSG = "Node %1!s! is assigned to a secured region, but it is automatically promoted to use global routing" CAUSE = 指定されたノードは保護領域に割り当てられますが、Fitter は、グローバル配線を使用するために 自動的にそのノードをプロモートします。例えば、クロック出力の少なくとも 1 つにグローバル信号アサイ ンメントがない場合、保護領域に割り当てられている PLL がこの警告をトリガする場合があります。PLL ク ロック出力がドライブできるのは、グローバル配線のみだからです。 ACTION = ノードがグローバル配線をドライブする場合は、グローバル信号アサインメントを追加すると、 この警告が抑制されます。それ以外の場合は、ノードを保護領域に割り当てないでください。 MSG = "Node %1!s! is assigned to a secure partition but is automatically promoted to use global routing" CAUSE = 指定されたノードは保護パーティションに割り当てられますが、Fitter は、グローバル配線を使用 するために自動的にそのノードをプロモートします。例えば、クロック出力の少なくとも 1 つにグローバル 信号アサインメントがない場合、保護パーティションに割り当てられている PLL がこの警告をトリガする場 合があります。PLL クロック出力がドライブできるのは、グローバル配線のみだからです。 ACTION = ノードがグローバル配線をドライブする場合は、グローバル信号アサインメントを追加すると、 この警告が抑制されます。それ以外の場合は、ノードを保護パーティションに割り当てないでください。 MSG = "Skipped processing of the Auto Global Clock logic options because the separation design flow is on" CAUSE = デザイン内に保護領域があるため、Fitter は各種の Auto Global のオプション（例えば、Auto Global Clock ロジック・オプション、および Auto Global Register Control Signals ロジック・オプション）の処理をス キップしました。 ACTION = 保護領域を使用しない場合は、デザインから削除してください。保護領域を使用する場合は、グ ローバル信号アサインメントを使用して、グローバル配線を使用するために特定の信号をプロモートしま す。 © 2009 年 3 月 Altera Corporation 暫定 Quartus II 分離デザイン・フロー ページ 52 付録 表 7. 分離デザイン・フローのメッセージ （17/17） メッセージと説明 MSG = "Skipped processing of the Auto Global options because there are secure partitions in the design" CAUSE = デザイン内に保護パーティションがあるため、Fitter は、各種の Auto Global オプション（例えば、 Auto Global Clock、Auto Global Register Control Signals）の処理をスキップしました。 ACTION = 保護パーティションを使用しない場合は、デザインから削除してください。保護パーティション を使用する場合は、グローバル信号アサインメントを使用して、グローバル配線を使用するために特定の信 号をプロモートします。 MSG = "Separation design flow is enabled. Support for this feature is preliminary in this release." CAUSE = Fitter がセキュリティ設定を持つ 1 つ以上の領域を検出しました。実行された配線処理ではこれら のセキュリティ設定を適用します。 ACTION = 処置は不要です。 MSG = "Secure routing is enabled. Support for this feature is preliminary in this release" ACTION = 処置は不要です。 MSG = "Routing constraints are not available for designs that use the separation design flow. No routing will be preserved." CAUSE = Fitter は配線制約を検出しました。ただし、本リリースでは、配線制約を分離デザイン・フローと ともに使用することはできません。 ACTION = 配線制約を削除してください。 MSG = "Routing constraints are not available for designs that use security settings. No routing will be preserved" CAUSE = Fitter は配線制約を検出しましたが、本リリースでは配線制約は保護配線とともに使用することは できません。 Quartus II 分離デザイン・フロー 暫定 © 2009 年 3 月 Altera Corporation ページ 53 改訂履歴 改訂履歴 表 8 に、このアプリケーション・ノートの改訂履歴を示します。 表 8. 改訂履歴 日付およびリビジョン 変更内容 2009 年 3 月 v1.0 初版 © 2009 年 3 月 Altera Corporation 概要 — 暫定 Quartus II 分離デザイン・フロー ページ 54 101 Innovation Drive San Jose, CA 95134 www.altera.com Technical Support www.altera.com/support 改訂履歴 Copyright © 2009 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. 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