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28nm トランシーバ技術におけるリーダーシップの拡大
ホワイトペーパー 28nm トランシーバ技術におけるリーダーシップの拡大 高速シリアル・プロトコルのデータ・レートは高まり、機能は拡張され、さらに高いネットワーク・バン ド幅の要求に対応しています。より高いデータ・レートを実現し、さらなるインテグレーションを進める ことでシステム帯域幅の向上に効果的に対応することが、かつてないほど重要な課題になっています。こ の課題には、電力効率を維持し、設計生産性を最適化しながら、ビット・エラー・レート（BER）の低減 を目指し、シグナル・インテグリティとパワー・インテグリティを確保することも含まれています。この ホワイトペーパーでは、12.5 Gbps のバックプレーンと 28 Gbps の次世代光モジュールを実現する上での、 SERDES の課題とその解決法について、アーキテクチャ面から解き明かします。また、10 ～ 28 Gbps トラ ンシーバの技術トレンドの解説、課題のハイライト、こうした課題に対処するための 28nm シリコンと生 産性を向上させるソリューションについても、解説します。 はじめに 集積回路のトランジスタ集積度は約 2 年ごとに 2 倍になるというムーアの法則が、半導体業界において技 術を進歩させる原動力となっています。ムーアの法則は、フィーチャ・サイズまたはプロセス・ノードの 縮小によって実現されます。フィーチャ・サイズが小さいほど、機能の増加、演算の高速化、ロジック集 積度の向上、機能の統合、およびロジック・ファンクションあたりの消費電力の低減が可能になります。 データ・レートの高速化は、最新のデザイン手法とプロセス手法を駆使して実現されることが多く、有線 / 無線通信、コンピュータ、ストレージ、軍用および放送用電子システムにおける大量データの送受信を 可能にします。 現在の 40nm プロセス・テクノロジは、最先端の ASIC、マイクロプロセッサ、FPGA などで使用され、電 力効率のよい 10 Gbps 高速トランシーバに優れた機能を提供するものです。28nm 世代では、この機能がさ らに進歩しています。フィーチャ・サイズが小さくなると、トランジスタではチャネル長、ロジック・ゲー トでは内部接続がそれぞれ短縮されるため、スイッチング時間が短縮され内部伝播遅延が減少します。プ ロセス・ノードの縮小の結果、電力効率が最適化されるのと同時に、ロジック動作、高集積化、データ伝 送の高速化、その他の高度な機能が改善されます。 今日の通信規格や I/O 規格に使用されている最新トランシーバのデータ・レートは、比較的確立された市 場では 5 ～ 6 Gbps、新興市場では 8 ～ 12 Gbps の範囲になっています。5 ～ 6 Gbps のデータ・レートを使 用するアプリケーションの例としては、次のようなものがあります。 ネットワーク通信 － CEI/OIF 6G、6G Interlaken、および CPRI 4.0 コンピュータ I/O バス － PCI Express®（PCIe）Gen2（5 Gbps）、QPI、および HyperTransport™ ストレージ・エリア・ネットワーク － ファイバ・チャネル 4G（4.25 Gbps） および SATA III/SAS II （6 Gbps） 8 ～ 12 Gbps のデータ・レートを使用するアプリケーションの例としては、次のようなものがあります。 ネットワーク通信 － IEEE 10G イーサネット、IEEE 40G/100G イーサネット（802.3ba、4X/10X 10.3125 Gbps、比較的短距離のチップ間およびチップ - 光モジュール間通信から、バックプレーンやケーブル を介した長距離通信まで）、および CEI/OIF 11G（9.95 ～ 11.1 Gbps） コンピュータ I/O バス － PCIe Gen3（8.0 Gbps）および QPI ストレージ・エリア・ネットワーク － 8Gファイバ・チャネル（8.5 Gbps）およびSATA IV/SAS III（12 Gbps） 光モジュールは、電気信号を光信号に変換してから光ファイバ・チャネルをドライブするために、通信お よびコンピュータ・システムのホスト・トランスミッタが使用します。同様に、ホスト・レシーバ側でも、 光信号を電気信号に変換してから電気チャネルをドライブするのに光モジュールを使用します。光モ WP-01130-1.0 2010 年 5 月 ver. 1 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation ジュールはデータ・レートの高速化、低消費電力化、モジュールからコンポーネントを取り除いてフォー ム・ファクタの削減を図るといったことに重点を置いて進化してきました。光モジュールの例としては次 のようなものがあります。 10G フォーム・ファクタ・プラガブル（XFP） スモール・フォーム・ファクタ・プラガブル（SFP）および SFP+ 40G（4 x 10G）クワッド・スモール・フォーム・ファクタ・プラガブル（QSFP） 100G（10 x 10G および 4 x 25G）100G フォーム・ファクタ・プラガブル（CFP） アルテラの 28nm Stratix® V FPGA は、ハイエンド・アプリケーションに対して、最高のバンド幅と最高レ ベルのシステム・インテグレーション、柔軟性をシングルチップで提供します。このデバイス・ファミリ は、最大 28 Gbps の内蔵トランシーバ、独自の統合ハード IP（Intellectual Property）ブロック群を持ち、コ ア・アーキテクチャの画期的な技術革新によってムーアの法則を超える利点をもたらします。こうした技 術革新により、Stratix V FPGA は、以下のアプリケーションに最適化された新基準のデバイスとなります。 PCIe Gen3 など、バンド幅を重視する高性能アプリケーション 40G/100G そしてそれ以上の（例えば 400G イーサネット）大量データを扱うアプリケーション 超広バンド幅のバックプレーンおよびスイッチ 高性能・高精度デジタル信号処理（DSP）アプリケーション 高速シリアル I/O プロトコルのサポート Stratix V FPGA は、最小ビット・エラー・レート（BER）で 600 Mbps ～ 28 Gbps のデータ・レートと最高 の電力効率（28 Gbps で 200 mW/ チャネル）を備えたトランシーバをサポートします。Stratix V FPGA は、 有線、無線、コンピュータ・ストレージ、放送、軍用、テストおよび計測、医療分野におけるアプリケー ションをカバーする、幅広い高速 I/O 規格をサポートする専用ハードウェアと IP を搭載しています。Stratix V FPGA がサポートする 8 Gbps、 10 Gbps、 および 28 Gbps の高速規格を表 1、表 2、および表 3 に示します。 表 1. Stratix V FPGA がサポートする高速規格およびプロトコル （~8Gbps） 規格 PCIe 3.0 電気シリアル・ライン速度 リンク レーン 8 Gbps チップ間およびバックプレーン 1, 2, 4, 8 PCIe 2.0 5 Gbps チップ間およびバックプレーン 1, 2, 4, 8 Interlaken 4.976 Gbps ～ 6.375 Gbps チップ間およびバックプレーン 1 ～ 24 1.25、2.5、3.125、5 ～ 6.25 Gbps チップ間およびバックプレーン 1, 2, 4 0.6144、1.2288、2.4576、3.072、 4.9152、6.144 Gbps チップ間 1～N 0.768、1.536、3.072、6.144 Gbps チップ間およびバックプレーン 1～N Serial RapidIO® 2.0+ CPRI 4.0+ OBSAI 4.0+（RP3） SATA 3.0 6 Gbps チップ間およびバックプレーン 1～N SAS 2.0 6 Gbps チップ間およびバックプレーン 1～N 6.375 Gbps チップ間およびバックプレーン 4 または 6 SPAUI DDR-XAUI QPI HyperTransport 3.0+ HighGig+、HighGig2+ 8G FC OIF/CEI 6G-SR 2 6.25 Gbps チップ間およびバックプレーン 4 4、4.8、6.4、8 Gbps チップ間 (5, 10, 20)+1 0.4、2.4、2.8、3.2 Gbps チップ間およびバックプレーン (2, 4, 8)+2, (16)+4 3.75、6.25 Gbps チップ間およびバックプレーン 4 8.5 Gbps チップ間およびチップ モジュール間 1～N 4.976 ～ 6.375 Gbps チップ間 I/O テクノロジ Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 表 1. Stratix V FPGA がサポートする高速規格およびプロトコル （~8Gbps）（続き） 規格 OIF/CEI 6G-LR 4G FC 電気シリアル・ライン速度 リンク レーン 4.976 ～ 6.375 Gbps バックプレーン I/O テクノロジ 4.25 Gbps チップ間およびチップ - モジュー ル間 1～N 表 2. Stratix V FPGA がサポートする高速規格およびプロトコル（~11.3 Gbps） 電気シリアル・ライン速度 リンク IEEE 802.3ba 40G 規格 10.3125 Gbps チップ間、バックプレーン 4 IEEE 802.3ba 100G 10.3125 Gbps チップ - モジュール間 10 IEEE 802.3ba 10GBASE-R 10.3125 Gbps チップ - モジュール間 1～N IEEE 802.3ba 10GBASE-KR 10.3125 Gbps バックプレーン 1～N 10 Gbps チップ間、チップ - モジュール間 1～N OIF SFI-S 9.95 ～ 11.1 Gbps チップ - モジュール間 (8, 10, 12, 16)+1 OIF SFI-5.2（40G） 9.95 ～ 11.1 Gbps チップ - モジュール間 5 10.6921 Gbps チップ間、ケーブル 1～N 10G GPON/EPON 10G Interlaken レーン SONET/SDH OC-192（10G） 9.95 Gbps チップ間 1～N SONET/SDH OC-192（40G） 9.95 Gbps チップ間 4 SFP+ 8.5 ～ 11.32 Gbps 光モジュール規格 1～N XFP 9.95328 ～ 1 1/32 Gbps 光モジュール規格 1～N OIF/CEI 11G-SR 9.95 ～ 11.1 Gbps チップ間 I/O テクノロジ OIF/CEI 11G-LR 9.95 ～ 11.1 Gbps バックプレーン I/O テクノロジ OTU2 10.709 Gbps チップ間 SFI-S を参照 OTU3 10.7545 Gbps SFI-S SFI-S を参照 OTU4 11.2 Gbps SFI-S SFI-S を参照 10.6921 Gbps チップ間、ケーブル 1～N 10 Gbps チップ間、チップ - モジュール 間、ケーブル、バックプレーン 1～N 10G SDI 10G InfiniBand 表 3. Stratix V FPGA がサポートする高速規格およびプロトコル（~28Gbps） 電気シリアル・ライン速度 リンク レーン OIF/CEI 28G-SR 規格 19.9 ～ 28 Gbps チップ間 1～N OIF/CEI 28G-VSR 19.9 ～ 28 Gbps チップ - モジュール間 1～N IEEE 802.3ba 100G 25 Gbps チップ間、チップ - モジュール 間、ケーブル 4 32G FibreChannel 28 Gbps チップ - モジュール間 1～N 25G InfiniBand 25 Gbps チップ間、チップ - モジュール 間、ケーブル 1～N 28nm トランシーバ・ブロックのアーキテクチャ アルテラの 28nm トランシーバは、最大 66 のトランシーバ・チャネルからなる連続したバンクによって、 拡 張 が 容 易 か つ 柔 軟 な ア ー キ テ ク チ ャ を 提 供 し ま す。各 チ ャ ネ ル は、完 全 な PMA（Physical Media Attachment）と PCS（Physical Coding Sublayer）を備えたトランスミッタ（TX）とレシーバ（RX）のペア から構成されます。各チャネルは、独立して動作させることも、共通のクロック・ソースによる結合モー 3 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation ドで動作させることもできます。さらに、各チャネルの TX と RX のペアを独立して動作させることがで きるため、柔軟性がさらに高まります。TX クロックには、次の 3 つのソースを使用できます。 LC オシレータによる PLL（LC PLL）－ 周波数調整レンジの改善により、最高のジッタ性能（サブピ コ秒のランダム・ジッタ）を提供します。 リング・オシレータによる PLL（CMU PLL）－ トランシーバ・チャネルとしても使用できるクロッ ク・マルチプリケーション・ユニット（CMU）チャネルからのリング・オシレータ。最も広い周波数 調整レンジで優れたジッタ性能を発揮します。 Fractional PLL（fPLL）－ 広範な周波数の出力用に整数乗算器と小数乗算器の両方を提供し、トラン シーバの送信クロックとしても使用できます。 28nm トランシーバの電力効率 テクノロジがより高データレート化へ移行をする主な利点の 1 つに、Gbps あたりの電力効率が挙げられ ます。Stratix V トランシーバではチャネル (TX/RX) あたり、12.5 Gbps で 168 mW、28 Gbps で約 200 mW となります。28 Gbps 時の電力効率を正規化すると、約 7 mW/Gbps になります（図 1）。 ࠴ࡖࡀ࡞㧔PMA㧕ߚࠅߩᶖ⾌㔚ജ㧔mW㧕 図 1. 28nm Stratix V トランシーバの消費電力 250 200 150 100 50 0 6.5 8.5 10.3 11.3 12.5 28 ࠺࠲࠻㧔Gbps㧕 28nm トランシーバでは、低消費電力と高性能のニーズに対応するために、電源電圧オプションを 3 つの 基本コンフィギュレーションに分類します（図 2）。 4 低消費電力（0.85 V）－ このコンフィギュレーションは、送信プリエンファシス / ディエンファシス や連続時間リニアイコライザ（CLTE）などの基本イコライゼーション技法を使用する伝送距離が短い チップ間およびチップ - モジュール間アプリケーションで、6 Gbps 以下のデータ・レートに使用され ます。 高性能（1.0 V）－ このコンフィギュレーションは、基本的なリニア・イコライゼーション回路に加え て、ディシジョン・フィードバック・イコライゼーション（DFE）や ADCE（Automatic Dispersion Compensation Engine）などのより高度なイコライゼーション回路ブロックを使用し、データ・レート が 6 Gbps を超える長い伝送距離やバックプレーン・アプリケーションなど、ノイズと損失の多いチャ ネルで使用されます。 オフ（0 V）－ トランシーバをオフにするこのオプションは、使用されていないチャネルの電力を節 約します。 Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 図 2. 3 つの電源電圧オプション 1.0 V 0.85 V Off ࠻ࡦࠪࡃ PMA ハイブリッド・クロック・アーキテクチャ Stratix V FPGA のアーキテクチャは、2 つの動作モードとそのクロック・リカバリ・ユニット（CRU）に 対するデジタル制御を可能にすることにより、従来のデータ駆動アーキテクチャを強化します。2 つの動 作モードは lock-to-data と lock-to-clock と呼ばれ、自動または手動で使用可能です。一般的なモードでは、 リファレンス・クロックを入力として使用して目的の周波数にロックしたのち、入力をデータ信号に切り 換えて位相にロックします。この処理により、周波数と位相が揃ったビット・クロックをリカバリできま す。このようなハイブリッド・アーキテクチャは、データ駆動アーキテクチャの利点のほとんどを維持し ながら、ロック時間の短縮、消費電力の最適化、およびジッタ・トレランスと遷移密度変動のトレランス を改善します。このアーキテクチャの概要図を図 3 に示します。 図 3. Stratix V FPGA のハイブリッド・クロック・アーキテクチャ + -TX ࠴ࡖࡀ࡞ RX ࠕࠗ ࠢࡠࠫࡖ RX ࠺࠲ D PLL PLL /CR Q ࠺࠲ജ C ࡈࠔࡦࠬ ࠢࡠ࠶ࠢ ࡈࠔࡦࠬࠢࡠ࠶ࠢ Stratix V FPGA のハイブリッド・クロック・アーキテクチャには、トランスミッタからのジッタやリファ レンス・クロックからのジッタをフィルタリングして低減する高度な機能が含まれています。この機能に より、リンク・システムで実現可能な最高の BER 性能を実現できます。ハイブリッド・クロック・アーキ 5 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation テクチャでは、リファレンス・クロックをトランスミッタと同じリファレンス・クロックから得る場合と、 何 ppm（parts per million）か誤差を許容した別のクロックから得る場合があります。RX リファレンス・ク ロックは初期の lock-to-clock 段階でしか使用されないため、そのジッタはレシーバのクロック・データ・ リカバリ（CDR）に影響しません。この機能は、性能をまったく低下させずにリファレンス・クロック・ ソースを提供するという柔軟性を提供します。ハイブリッド・クロック・アーキテクチャでは、リファレ ンス・クロックのジッタがシステムの BER にまったく影響を与えないため、デザインにおいて大きなジッ タ・マージンを確保できます。 これとは対照的に、共通クロック・アーキテクチャでは、クロックとデータのいずれのリカバリにもリ ファレンス・クロックを直接使用します。したがって、このアーキテクチャではリファレンス・クロック のジッタがシステムの BER に影響し、システムのジッタ・バジェットを消費します。従来のデータ駆動 アーキテクチャでは、レシーバのデータ入力に過剰なジッタがあると、CRU はビット・クロックのリカ バリをまったく行わないか、着信データのロックに長い時間がかることがあります。ハイブリッド・アー キテクチャでは周波数ロックされたビット・クロックがデータのリカバリ開始時にすでに存在するため、 これらの問題の影響を受けません。 最新のクロックおよびタイミング生成 高速トランシーバでは、クロッキングとタイミングの生成が重要な役割を果たします。ジッタは、クロッ クの品質を判断するのに使用される重要な指標です。クロック・ジッタはトランスミッタとレシーバ（方 式によっては）のいずれのジッタ性能にも影響するため、リンク・システムの BER にも影響を及ぼしま す。トランスミッタ側では、クロック・ジッタによって出力のアイ開口部が劣化します。レシーバ側でク ロック・ジッタが発生すると、レシーバが受信データを正しくラッチできず、データ・ラッチのセット アップおよびホールド時間が短くなり、リンクが使用可能なジッタ・バジェットの一部が消費されます。 その結果、トランスミッタとチャネルのジッタ・バジェットが減少します。 トランシーバ内のどのクロック生成および分配回路でも一定量のジッタが発生します。クロック・ジェネ レータには通常、PLL 回路を使用します。PLL の主要コンポーネントはオシレータで、オシレータもジッ タの主な発生源です。現在、マルチ GHz PLL で使用されている 2 種類の主な CMOS ベース・オシレータ はリング・オシレータ（RO）と LC タンク（LC）ですが、それぞれに長所と短所があります。 電圧制御リング・オシレータ（VCRO）は通常、10 ～ 100 MHz から 1 ～ 10 GHz の幅広い周波数調整レン ジを持っています。この機能により、トランシーバは多くの異なるデータ・レートに対応できますが、同 時にゲインも極めて大きくなります。VCRO のゲインが高いため、PLL はフロントエンド・ノイズの影響 を受けやすくなります。さらに、リング・オシレータは電源およびサブストレート・ノイズにも敏感な場 合があります。VCRO の位相ノイズやジッタは一般に、電源電圧変動除去比（PSRR）の高い電圧レギュ レータがない場合は、電源ノイズ・インジェクションによって支配されます。また、リング・オシレータ の位相ノイズやジッタは適切なサブストレート絶縁で改善ができます。 システムの信頼性は、送信ビットあたりのエラー数（BER）に関連します。プロセス、電圧、および温度 （PVT）の変化に対してシステムの信頼性を維持するのに重要なことは、システムの（無限分布を持つ）ラ ンダム・ジッタ・コンポーネントを維持することです。LC オシレータは、高選択性の高 Q の LC タンクを 備えているため、卓越した位相ノイズ性能を提供します。ディスクリート LC オシレータは、長期間にわ たって RF アプリケーションに使用されてきましたが、近年になってからミックスト・シグナル IC での使 用が一般的になりました。LC オシレータが統合トランシーバ・デザインで使用されるようになった背景に は、2 つの要因があります。。1 つ目は、システムの信頼性を向上させる必要から、ジッタを低減させるた めです。2 つ目は、プロセスのフィーチャ・サイズの縮小により、LC オシレータの周波数が上昇する一方、 インダクタがダイに集積できるほど小型化されたことです。Stratix V FPGA では、LC タンクがピコ秒以下 （RJ-rms）の送信ジッタと、3.25 Gbps ～ 12.5 Gbps および 20 Gbps ～ 28 Gbps のトランシーバ・アプリケー ションに対応する、より広いデータ・レート範囲を提供します。 6 Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 エンド・ツー・エンド・イコライゼーション バックプレーンや損失の多いチャネルで高データ・レートの通信を行うと、減衰、反射、およびカップリ ングの増加によって信号が通過する媒体のバンド幅が制限されます。図 4 に、RX デバイスに信号を送信 するために TX デバイスが使用する標準的なバックプレーンの図を示します。TX ドライバを出た信号は、 TX の I/O カード、I/O カード・コネクタ、バックプレーン・トレース、RX の I/O カード・コネクタ、そ して最後に RX の I/O カードを通過しなければなりません。このシステムのバンド幅は、I/O カード、コネ クタ、および FR-4 の 40 インチを超えることもあるバックプレーン自体によって制限されます。媒体での 表皮効果、誘電損失、およびビアにより発生する反射により、TX から RX に向かう信号に大きな歪みが 生じます。10 ～ 12.5 Gbps バックプレーンを適用できるように、損失の多いバックプレーンの制限を克服 するための改善が規格に盛り込まれました。それが、CEI-11G を含む IEEE 802.3ap 10GBASE-KR です。 図 4. 2 チップ間の標準的なバックプレーン通信 ฃା࠺ࡃࠗࠬ ㅍା࠺ࡃࠗࠬ ㄭ┵ࠕࠗ TX RX ജ ㆙┵ࠕࠗ RX I/O ࠞ࠼ ࠦࡀࠢ࠲ ࡃ࠶ࠢࡊࡦ 10GBASEKR バックプレーンを TX と RX 間での通信に使用すると仮定し、図 5 に TX 信号が受けるさま ざまな影響を示します。リンクの近端のポイント A で最初に観測される差動信号は良質です。信号が、I/O カード、コネクタ、およびバックプレーンを通して伝播されると、信号は減衰、反射、放射、およびカッ プリングによって歪みます。リンクの遠端のポイント B では信号が劣化します。極端な場合、信号の減衰 が大き過ぎて 2 つの差動信号が交差すらしないことがあります。このような現象は、入射信号が大きく劣 化する長いバックプレーンで発生する可能性が非常に高くなります。同じバックプレーンでは、データ・ レートが高いほど劣化量が増えます。しかし、歪みの大きい信号であっても、何らかの方法で処理しなけ ればなりません。通常は、シグナル・コンディショニングや補償 / イコライゼーションを使用します。 図 5. 送信媒体の影響を受けた送信信号 A B TX RX ᷫ + + + ࠞ࠶ࡊࡦࠣ 7 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation シグナル・コンディショニング シグナル・コンディショニングや補償 / イコライゼーションには多くのタイプがあり、それぞれに長所と 短所があります。この節では、最も一般的な実装のいくつかを概説します。 送信プリエンファシス / ディエンファシス 送信プリエンファシス / ディエンファシスは、チャネルに送り出す前の信号を TX ドライバで事前にコン ディショニングすることによって行います。その目的は、信号の高周波成分を増幅（プリエンファシス） する、もしくは信号の低周波成分を低減（ディエンファシス）することです。プリエンファシスとディエ ンファシスは、どちらも高周波成分を低周波成分より強調するという意味において、同じ効果があります。 この方法の利点は、シンプルで消費電力が少ないことです。プリエンファシスは FIR フィルタ構成であり、 送信デバイスは、シリアル・データ・ビットをクロックでサンプリングして保持する複数のレジスタを用 意することにより、比較的容易に生成することができます。このレジスタを用意することによって、過去 のサンプルデータと、将来のサンプルデータを両方使用できることから、このシグナル・コンディショニ ング技法は、pre-cursor と post-cursor の両方の符号間干渉（ISI）に対応します。 連続時間リニアイコライザ 連続時間リニアイコライザ（CTLE）は RX 側に実装されます。非サンプリング（連続時間）実装で十分な ため、この部分にはリニアイコライザが適しています。その結果、CTLE ベースのシグナル・コンディショ ニングは通常、消費電力の低減が必要な場合の選択肢となります。送信プリエンファシスと同様に、CTLE は pre-cursor ISI と post-cursor ISI に対応しますが、事前に設定された送信プリエンファシスのようなタッ プ数に制限されることなく、連続時間での対応となります。 図 6 に、1 次 CTLE 伝達関数の例を示します。チャネルの伝達関数の極を補償するためにゼロ点が挿入さ れます。この実装は、シンプルかつ低消費電力です。幅広いデータレートに対応するために、より多くの イコライザ・ステージを追加することもできます。複数のイコライザ・ステージにより、結果として生じ るイコライザの次数が増加するだけでなく、一定の周波数間隔で達成される最大ブースト量も増加しま す。ただし、CTLE を設計するには寄生極とその位置を慎重に検討することが重要です。 図 6. CTLE の伝達関数の例 ነ↢ᭂ ࠥࠗࡦ ࠗࠦࠗࠩᭂ ࠗࠦࠗࠩࡠὐ ᵄᢙ 同じ近端での TX 信号の場合、内部 CTLE がイネーブルされているときは、遠端でアイが開いていること が分かります。送信プリエンファシス / ディエンファシス・システムと比べて、受信 CTLE 側で補償する システムでは、TX ドライバでの高周波成分を低く抑えられるため、クロストークの量は増加しません。最 後に、CTLE を備えたシステムは、RX での処理や再調整のためにチャネル後の信号情報をすぐに利用で きるため、リアルタイム適応に最適であることに留意してください。Stratix V FPGA の CTLE 帯域幅はプ ログラム可能で、最大 6.25 GHz（12.5 Gbps）の周波数成分に対応します。 8 Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 ディシジョン・フィードバック・イコライザ 前のイコライゼーション方式とは異なり、DFE は非線形システムです（図 7 を参照）。一般的な DFE では、 データのサンプリングが必要なだけでなく、次のサンプルの前に新しい係数の計算も行います。このため、 タイミング・クロージャが困難になります。DFE は適切なデータ・サンプルを必要としており、トラン シーバのイコライゼーション・セクションとリカバリ・セクションが組み合わされた複雑なデザインにな ります。 図 7. DFE 方式の図 ࠾ࠕࠗࠦࠗࠩ߆ࠄ RX ࠾ࠕ ࠗࠦࠗࠩ ADCE + - CDR ߳ _ Z -1 Z -1 Z -1 Z -1 Z -1 C1 DFE C2 C3 C4 C5 DFE の主な利点は、とりわけ加算性白色ガウス雑音（AWGN）とみなされるクロストークの処理が改善さ れることです。AWGN システムにおける DFE の利点は、信号対ノイズ比（SNR）です。ただし、相関性を 持つクロストークの場合、DFE は CTLE ほど効果的ではありません。システムは多く post-cursor ISI を持っ ているという点で、DFE は pre-cursor ISI には対応しません。SNR は、ノイズ・パワーに対する信号パワー の比として計算されます。DFE は SNR を改善する一方で、CTLE は時間的に連続であり、着信信号のスペ クトル密度を実際に「知らない」か「知る必要がない」ため、信号とノイズの両方を同じ量だけブースト します。そのため、実質的にオリジナル・リンクの SNR が維持されます。 受信したビットの履歴に基づいて着信ビットに対する係数を計算する DFE エンジンの推定能力が、DFE を魅力的なものにしています。事実、3 Gbps を超えるデータ・レートの場合、アダプティブ・イコライ ゼーション機能は、トランシーバ・ベンダが提供する機能の中でも注目に値します。ただし、汎用 DFE や アダプティブ・イコライザ・システム（電子離散補正（EDC）、アダプティブ離散補正エンジン（ADCE） など）と「プログラマブル」DFE システムの間には明らかな相違点があるため、注意が必要です。重要な 違いはリアルタイム適応です。プログラマブル DFE システムは、あらかじめ各チャネルの情報から、DFE 係数に値をセットしておくことを想定しています。ADCE など他のすべてのシステムは、チャネルやデー タ・パターンの予備知識がなくてもリアルタイムで係数を計算し、多くのプログラマブルなシグナル・コ ンディショニングの設定に対応できます。Stratix V FPGA はアダプティブな自動適応機能を備えた 5 タッ プの DFE を提供し、CEI-11G-LR などの広範なバックプレーン適用規格に対応しています。 9 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation パワー・インテグリティ、ジッタ、および BER 新しい規格やアプリケーションに対応するには、より高速化するデータ・レートのサポートが重要ですが、 電源ノイズが回路の性能に影響しないよう設計することも重要です。 Stratix V FPGA のトランシーバでは、送信パスと受信パスの高速アナログ・セクションが分離されていま す。これは、トランシーバが TX パス用に選択したパスから完全に独立した周波数を RX パス用に使用で きるようにするためです。電源を分離することで、非相関のノイズ源からのインジェクションを防止でき ます。バンド・ギャップ、電流バイアス、オンチップ電圧レギュレータなどの高精度アナログ・ブロック は、1 つの専用電源から電力を受け取ります。オンチップ電圧レギュレータは、VCO、チャージ・ポンプ、 ループ・フィルタなど、影響を受けやすい TX および RX PLL 回路を分離するために追加されます（図 8 を参照） 。TX ドライバには専用の電源 VccEH があり、さまざまな電源レベルを提供します。トランシーバ は、オンチップとオンパッケージの両方のデカップリングを使用して、ボードに必要なデカップリング・ コンデンサの数を削減しながら、外部電源に対して必要なノイズ・フィルタリングを提供します。 図 8. TX PLL および CDR の VCO/CP/LF 用レギュレータ VccEH ࠡࡘ࠲ VCO CP LF PLL ジッタおよびノイズの基礎 トランシーバの性能を測定するための重要な指標となるのがジッタとノイズの 2 つです。ジッタは、一般 に理想的なタイミング（理想的なビット・クロックなど）からの何らかの偏差として定義されます。一方、 ノイズは一般にリファレンス電圧またはリファレンス電源からの何らかの偏差として定義されます。過剰 なジッタやノイズが発生すると、リンク・システムの BER が悪化します。 ジッタは、有限の確定的ジッタ（DJ）と無限のランダム・ジッタ（RJ）に分類することができます。確定 的ジッタには、データ依存ジッタ（DDJ）、周期ジッタ（PJ）、および有限非相関ジッタ（BUJ）の各成分 が含まれることがあります。DDJ は通常、高損失チャネルなどの帯域制限の影響によって発生します。PJ はスイッチング電源のカップリングなどの周期変調が原因で発生し、BUJ はクロストークによって発生し ます。DDJ には、ISI やデューティ・サイクル歪み（DCD）の成分が含まれることがあります。ISI と DCD は帯域制限の影響で発生します。ただし、DCD はリファレンス電圧のシフトによって発生することもあり ます。RJ は通常、熱ノイズによって発生し、その分布はガウス分布によって最も良く表されます。 同様の分類はノイズにも適用できます。ジッタとノイズの統計的性質は、図 9 に示すように、アイ・ダイ グラムで最も適切に示すことができる確率密度関数（PDF）で説明されます。 10 Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 図 9. アイ・ダイアグラムとジッタ PDF およびノイズ PDF との関係 10-12 BER ࠦࡦࡊࠗࠕࡦࠬ࠱ࡦ ࡁࠗ࠭ PDF ࠫ࠶࠲ PDF ジッタやノイズが過剰に発生すると BER が悪化し、データ・サンプルつまり受信データが BER コンプラ イアンス・ゾーン内に入ってリンクに失敗する可能性が高くなります。したがって、リンクに対して優れ た BER 性能を達成するには、良好なジッタおよびノイズ性能を維持することが重要です。 ジッタおよびノイズの発生 優れたトランスミッタはジッタやノイズの発生が最小であることが期待されます。すなわち、トランス ミッタ出力で測定したアイ・ダイアグラムは大きく広がっていなければなりません。多くの高速 I/O 規格 （PCIe、CEI/OIF、FC など）では、トランスミッタ出力のジッタ、ノイズ、および信号が要件に適合して いるかどうか判断するためにアイ・マスクが定義されています。アイ・マスクは通常、10-12 以下の BER に なっています。 チャネル損失により、レシーバ側に到達する信号には歪みが発生しています。たとえば、方形波が正弦波 になる場合もあります。多くの規格では、この歪みを考慮して、RX のワースト・ケースの信号およびジッ タ・コンプライアンスにダイアモンド形のアイ・マスクを使用します。バックプレーンなどの一部のアプ リケーションでは、チャネルに起因する大きな損失によって RX 入力で信号アイが完全に閉じられます。 一方、優れたレシーバは最低限のジッタとノイズに耐えることができなければなりません。レシーバをテ ストするための 2 つの重要なサブシステムは、クロック・リカバリとイコライゼーション（CLTE、DFE など）です。レシーバ CRU が必要なジッタ・トラッキング機能を備えているかどうか検証するために、 ジッタ周波数マスクやトレランス・マスクを規格で定義する場合がよくあります。ジッタ・トレランス・ マスク曲線は、レシーバのジッタ伝達関数の逆（相反）です。優れた CRU を持つレシーバは、規格で要 求される以上のジッタを許容します。図 10 に 40nm Stratix IV GT FPGA のトランシーバのジッタ・トレラ ンス性能を示します。28nm Stratix V FPGA の RX では、高性能に改善された CRU、CTLE、および DFE 機 能により、ジッタとノイズのトレランス値がさらに改善されることが期待されます。 11 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation 図 10. Stratix IV GT FPGA での XLAUI/CAUI レシーバのジッタ・トレランス・コンプライアンス結果 10000 ࠫ࠶࠲࠻ࡦࠬ୯ޔ10.3125 GbpsޔPRBS2^31-1 ࠫ࠶࠲ᝄ㧔UIp-p㧕 1000 100 10 1 XLAUI/CAUI ࡑࠬࠢ 0.1 0.01 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07 1.E+08 ᱜᒏࠫ࠶࠲ᵄᢙ㧔Hz㧕 システム性能とビット・エラー・レート BER はリンクのシステム指標の 1 つです。したがって、BER はリンク・システム・アーキテクチャおよび サブシステムの性能と密接に関係しています。定量的かつ正確なシステム・モデルとそれについての理解 が、システムの BER の見積もりと測定に不可欠です。リンク・システムの他の残りの特性を定義すると、 サブシステムの BER も定義できる場合があります。 BER は、ジッタ、ノイズ、またはその両方によって影響されます。定義上、BER はジッタとノイズの PDF のインテグレーションの合計であり、性能指標の 2 次元特性を示します。したがって、BER は累積分布関 数（CDF）と言うことができます。BER は、ゼロ交差点または 50% の振幅レベルなどの特定のリファレン ス電圧のときのサンプリング時間の関数、または UI データ・セルの中央などの特定のリファレンス・タ イム位置のときのサンプリング電圧の関数として見積りおよび認識されることがよくあります。図 11 に、 アイ・ダイアグラムとゼロ交差レベル点におけるジッタ PDF、そしてサンプリング時間の関数としての BER（バスタブ曲線とも呼ばれる）を示します。 12 Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 図 11. アイ・ダイアグラム、ジッタ PDF、および BER CDF の相関図 ts ࠕࠗ࠳ࠗࠕࠣࡓ ࡠࡌ࡞ Ul PDF t BER (ddf) 0.5 0.5 opening ts リンク・システム全体の BER は、トランスミッタ、チャネル、レシーバなどのサブシステムのジッタ、ノ イズ、および信号伝達性能に依存します。アルテラの画期的なデザインにより、トランシーバはさまざま な高速 I/O 規格が求める要件を満たし、あるいはそれを超える性能を実現できます。また、ジッタおよび ノイズに対して十分なマージンがあるため、優れた BER システム性能を備えた低コストなシステムを設 計することも可能です。 28 Gbps の高度なトランシーバ・テクノロジ 1 レーンあたりのデータ・レートも、ムーアの法則に密接に関係して約 2 年ごとに倍増します。1 レーンあ たりのデータ・レートが倍増すると、100G イーサネットや OTN などのリンク・システムでは SOC （System-On-Chip）デバイス上のピン数とリンクの幅が半減します。たとえば、100G イーサネットの 1 レー ンあたりの次世代の信号レートは 25 Gbps で、現在の 10.3125 Gbps レーンの信号レートの約 2.5 倍です。 プリント基板上のトランシーバ・ピンと物理チャネルの数が 10 から 4 に減るため、リンクの幅が減少し ます。電力とフォーム・ファクタの制約により、25 Gbps のチップ - モジュール間インタフェースはおそら く非対称になるかもしれません。また、CDR およびイコライゼーション回路ブロックが光モジュールから 取り外されて、その機能は 25 ～ 28 Gbps FPGA トランシーバなどのホスト SOC デバイスが提供すること になるでしょう。 28 Gbps でターゲットとなるチャネル損失は短距離伝送で 15 dB、長距離伝送では 25 dB です。短距離伝送 と長距離伝送のいずれのアプリケーションにも対応するには、TX イコライゼーションだけでは不十分で す。チャネル挿入損失や非相関性の歪み（クロストークや反射など）を補償するには、TX と RX のいずれ のイコライゼーションも必要です。図 12 に、Stratix V FPGA の 28 Gbps TX のアーキテクチャを示します。 13 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation 図 12. Stratix V FPGA の 28 Gbps TX のアーキテクチャ ࡃࠬ࡞ࡊࡃ࠶ࠢ ࡃࠗࡄࠬㆬᛯ 20-28G LB 14 GHz MUX DRV 128 b SER 128:1 ࠪࠕ࡞࡞ࡊࡃ࠶ࠢ 28 Gbps シリアライザのクロッキング方式には、28nm Stratix V FPGA の 12.5 Gbps チャネルに使用するも のと同様のアーキテクチャを使用します。Stratix V FPGA では、LC PLL を使用して 14 GHz のクロックを 生成します。TX ドライバに 128 b-to-1 b のデータをドライブするために副位相が生成されます。注意深く 設計されたバッファとディバイダによって、クロックの信号品質や負荷バランスが維持されます。最終段 の 2 対 1 マルチプレクサのクロックとデータ・タイミングには、レイアウト・マッチングと遅延が極めて 重要です。図 13 に Stratix V FPGA のトランシーバのクロッキング・アーキテクチャを示します。 図 13. Stratix V FPGA の 28 Gbps トランシーバのクロッキング 14-GHz LC PLL 7 GHz/14 GHz 㜞ㅦ࠺ࠖࡃࠗ࠳ ࠪࠕ࡞⋧ࠢࡠ࠶ࠢ CDR ࡈࠔࡦࠬࠢࡠ࠶ࠢ 28 Gbps ࠢࡠ࠶ࠠࡦࠣ TX ドライバには、12 Gbps チャネルと同様のアーキテクチャを使用します。CEI-25/28 仕様に準拠にする 範囲で、サポートする出力振幅の数を減らしてデザインの簡素化を図っています。出力ドライバの構造は、 柔軟な出力コモン・モードと、CML タイプのデザインよりさらに低い消費電力という利点を持つ H ブリッ ジ・デザインです。プリエンファシス / ディエンファシス機能は TX ドライバに簡単に統合できますが、こ のことはトレース長が長くなる場合や光モジュール・インターコネクトに重要です。低ジッタの TX 特性 を実現するには、出力の寄生容量を減らすことが重要です。このような高いデータ・レートでは電流源の セトリング問題による確定的ジッタも問題になりますが、これはさまざまなデザイン技法で軽減できま す。 Stratix V FPGA は、12.5 Gbps と 28 Gbps のいずれの CRU にも、アナログ PLL ベースの CRU とフェーズ・ インタポレータ・ベースの CRU の利点を持ち合わせた混合クロック・リカバリ・アーキテクチャを使用 しています。そのため、同様のジッタ・トレランス値とトラッキング、ラン・レングスと遷移密度の許容 値、およびロック時間が得られるものと予想されます。図 14 に、Stratix V FPGA の 28 Gbps RX のアーキ テクチャを示します。 14 Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 図 14. Stratix V FPGA の 28 Gbps RX のアーキテクチャ DLB ࡃࠬ࡞ࡊࡃ࠶ࠢ 2:128 nT DFE CDR DES ER EQZ 20-28G 128 b ᄸᢙ／ᢙ 14 GHz ࠪࠕ࡞࡞ࡊࡃ࠶ࠢ 高速信号シミュレーション、診断、および検証ツール アルテラのトランシーバ内蔵デバイスを使用した、さらに高レベルのシステム回路シミュレーションを可 能にするために、トランシーバ HPSICE モデルが用意されています。トランスミッタの TX モジュールに は、データ・パターン、クロック、出力電圧、プリエンファシス、コモン・モード電圧、終端抵抗、およ びスルー・レート・コントロール用の入力ピンを使用できます。レシーバの RX モジュールには、差動入 力信号、イコライゼーション・コントロール（AC および DC ゲイン） 、コモン・モード電圧、および終端 抵抗コントロールを使用できます。TX と RX のドライバ・モデルに加えて、TX と RX のパッケージ・モ デルも S パラメータの形で提供されます。 HSPICE トランシーバ・モデルはバッファとその特性を正確に表現しますが、必要なシミュレーション時 間が長いため、統計的関連性を確立するのに十分なビット数をシミュレートすることは困難です。リンク の統計的信頼性を決定するバッファやその他のコンポーネント（CDR など）の振る舞い（ビヘイビア）と してトランシーバの性能をシミュレートするために、IBIS オープン・フォーラムは高速シリアル・リンク 解析用に IBIS-AMI 規格を策定しました。このモデルを使うと高速に解析ができるため、何百万ビットを もシミュレートして一定の精度で統計的関連性を判断できます。アルテラは、28nm トランシーバ向けに HSPICE モデルと IBIS-AMI モデルの両方を提供します。 標準的なシミュレーション手法を超えて 何千種類ものイコライゼーション設定の組合せが用意されているため、ボードおよびシステム設計者に とって、使用するトランシーバに最適なイコライゼーション設定を見つけるのが難しいことがあります。 HSPICE や IBIS-AMI のシミュレーションには長い時間がかかる上、効率的かつ包括的な最適化アルゴリ ズムがないため、この課題を簡単に解決することはできません。もう 1 つの課題は、トランシーバのサプ ライヤによって提供される特性評価レポートに最も正確に表されていますが、PVT の変動も考慮したすべ てのジッタ要素をトランシーバ・リンク解析に組み入れることです。これらの課題を克服するために、ア ルテラは、リンク・シミュレーションの最適設定やシミュレーション環境への特性データ組込みに役立つ、 さまざまなリンク解析ソフトウェア・ツールを提供しています。 アルテラの柔軟な PELE（Pre-emphasis and Equalization Link Estimator）は、さまざまな TX 観測ポイントで の最適なイコライゼーション係数とそれに対応する確定的アイ・ダイアグラムを提供するスタンドアロン のツールです。観測ポイントは、TX 出力部、チャネル出力部、受信側の CLTE 出力部、および DFE 出力 部などが可能です。イコライゼーション係数の一部（例えば TX のプリエンファシス FIR 係数など）だけ が提供される場合、PELE は、残りのイコライゼーション係数（RX CTLE 係数や DFE 係数など）を対応 する確定的アイ・ダイアグラムとともに自動的に提供します。考えられる多くの設定の中から最適設定を 見つけ出すのに必要なシミュレーション時間は、一般に PELE を使用するとわずか数分ですが、HSPICE を使用するとはるかに長くなります。 15 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation アルテラの高速通信リンク・デザイン・ツールキット（HST） （図 15）は、リンク内のジッタと BER を把 握して、ターゲットとする BER レベルで高速リンクが相互運用可能であることを確認するために作成さ れました。HST は、リンク・サブシステムのジッタ成分が与えられたときに BER の見積り値を提供する とともに、コストと性能を考慮して TX と RX のジッタ・マージンを消費するか、BER を改善するための TX と RX のジッタ・マージンを設定して、チャネル・デザインを最適化します。 図 15. HST のユーザ・インタフェース HST の BER 見積りツールは、対応する PDF を畳み込み処理することでトランスミッタ、チャネル、およ びレシーバによって発生するジッタを統計的に扱います。ジッタ PDF は、ピーク・ツー・ピークの値を持 つ DJ を定量化するようなデュアル・ディラック・モデルや、ガウス分布を持つ RJ などによってさらに簡 略化されます。TX と RX の DJ 値および RJ 値は、出力差動電圧レベル、PVT 変動、チャネル間偏差、ワー スト・ケースのコア・ロジック・ノイズ、隣接トランシーバ・チャネルや、シングルエンド I/O、LVDS I/O などからのクロストーク・カップリングといった、あらゆるトランシーバ使用条件で測定されます。 診断と検証：オンチップ解析ツール イコライゼーション機能はレシーバに内蔵されているため、ロジック・ドメインで信号がラッチされる前 に 実 際 の ア イ 開 口 を 把 握 す る の は 困 難 で す。 ア ル テ ラ の オ ン チ ッ プ 解 析 ツ ー ル（ODI : On-Die Instrumentation）は、トランシーバ内の各種信号ノードにおける本来の位置での信号とジッタの生成およ び測定機能を提供します。この情報は外部装置では簡単に生成または測定できませんが、TX と RX のイコ ライゼーションおよびクロック・リカバリの診断とデバッグ、そしてリンクの特性評価および検証にとっ て極めて重要です。ODI の機能と性能は、外部装置またはテスタとほとんど同じですが、追加コストは不 16 Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 要です。また、ODI はトランシーバ内部に常駐して内部信号ノードに直接アクセスするため、外部装置が 直面する高速インタフェース問題は必然的に解決されます。 第 1 世代の ODI は、図 16 に示す EyeQ アイ幅のビューワとして Stratix IV GX と Stratix IV GT FPGA の 40nm テクノロジを使用して実装されました。この ODI は、差動信号のゼロ交差電圧レベルか、またはシングル エンド信号で言うと 50% の電圧レベルでアイ幅とジッタを測定します。新しく追加された電圧リファレン ス、サンプラ、ビット・コンパレータ・ブロック、およびエラー・カウンタ・ブロックは丸で囲まれた青 字で示されています。サンプリング時間は、グレーで示される位相インタポレータ（PI）を通るパラレル・ データ・パスが提供します。測定されたアイ・ダイアグラムと 2D の BER カウンタも図示しています。 図 16. オンチップ解析ツール：EyeQ のアーキテクチャ RX ࢧࣥࣉࣛ A ࣞࢩ࣮ࣂ ධຊ 0 ࣐ࣝࢳ ࣜ࢝ࣂࣜࡉࢀࡓ ࣉࣞࢡࢧ ࢹ࣮ࢱ EQ PD 1 CDR CP ࢹࢩࣜࣛࢨ ಶࡢᆶ┤᪉ྥࢫࣞࢵࢩࣙࣝࢻ࣭ࣞ࣋ࣝ ಶࡢỈᖹ᪉ྥ┦ࢫࢸࢵࣉ ࣮ࣘࢨ࣮ࡀ㑅ᢥྍ⬟࡞ࢫࣞࢵࢩࣙࣝࢻ㸭 PI タᐃ VCO EYE OUT 0 ࣟࢪࢵࢡ PI ࣐ࣝࢳ ࣜ࢝ࣂࣜࡉࢀࡓ ࣉࣞࢡࢧ ࢡࣟࢵࢡ 1 VREF_G EN ࢧࣥࣉࣛ B BIT ࢳ࢙ࢵ࢝ Vs BitErr ࡢ᪂ࡋ࠸ࣈࣟࢵࢡ s 注： （1） EQ：イコライザ、PD：位相検出器、CP：チャージ・ポンプ、VCO：電圧制御オシレータ、PI：位相インタポレータ ODI の重要な機能の 1 つは、イコライズ後の RX データの有効なアイ幅を測定して表示することです。こ の情報は、RX 信号の状態をモニタするのに使用できるだけでなく、外部装置では困難なイコライゼーショ ンの量や設定の調整にも使用できます。EyeQ は、特殊なデータ・パターンや固定データ・パターンを必要 としないため、フィールドでのシステム・レベルのデバッギングやトラフィック観測にも役立ちます。 28nm の Stratix V ODI は、最大 12.5 Gbps のタイミングと電圧サンプリングを提供することによって、前世 代のデバイスを超え、EyeQ によってアイ・ダイアグラムの完全な再構築を可能にします。さらに、ODI は デシリアライザより前でシリアル BER 測定機能も提供するため、メイン回路に干渉を与えないインタ フェースによる高速トランシーバのほとんどのテスト、検証、特性評価、およびデバッグ上の課題の解決 に役立ちます。 17 28nm トランシーバ技術におけるリーダーシップの拡大 Altera Corporation 結論 次世代の高速シリアル・リンクとトランシーバにおける技術トレンドと課題の高まりに対処するために は、トランシーバ・デザインのバランスを注意深く考慮する必要があります。消費電力を最小限に抑え、 設計生産性を向上させると同時に、ジッタ、ノイズ、パワー・インテグリティ、および BER に対する厳 しい性能要件をすべて満たさなければなりません。アルテラの Stratix V FPGA はこれらの要件を満たすか、 あるいはそれを超えるものです。Stratix V FPGA の 28nm プロセス・テクノロジは、実現可能な最高のロ ジック集積度、メモリ速度、および容量を実現します。さらに、トランシーバの技術革新により、最適な 電力効率で最大 28 Gbps のデータ・レートを優れたジッタ、ノイズ、シグナル・インテグリティ、および BER 性能を実現し、12.5 Gbps バックプレーン機能も提供します。 Quartus® II 開発ソフトウェアに加え、PELE、HST などのアルテラ独自のシステム・ツールも、高速かつ 正確なリンク・デザイン・シミュレーションを提供するものです。そのため、Stratix V FPGA トランシー バを使って、コストに最適化された高性能リンク・チャネル・デザイン向けのトランシーバ・ジッタ・ マージンを高い信頼性で迅速に設計できます。28 Gbps トランシーバによって強化された Stratix V FPGA は、広範な高速規格をサポートする 28nm プロセス・ノードの最先端デザインにより、速度、性能、電力 消費、および内蔵測定機能における業界最高水準のデバイスです。 詳細情報について 18 『Stratix V FPGA：すべてはバンド幅のために』： www.altera.co.jp/products/devices/stratix-fpgas/stratix-v/stxv-index.jsp 『Stratix V FPGA トランシーバ』： www.altera.co.jp/products/devices/stratix-fpgas/stratix-v/transceivers/stxv-transceivers.html オンラインセミナー：『28nm トランシーバ技術におけるリーダーシップの拡大』： www.altera.co.jp/education/webcasts/all/wc-2010-transceiver-leadership-28nm.html 関連文献：『Stratix V デバイス』： www.altera.co.jp/products/devices/stratix-fpgas/stratix-v/literature/stv-literature.jsp 『Stratix IV GX および HardCopy IV GX トランシーバの概要』： www.altera.co.jp/products/devices/stratix-fpgas/stratix-iv/transceivers/stxiv-transceivers.html M.Li, A. Martwick, G. Talbot, J. Wilstrup, “Transfer Functions for the Reference Clock Jitter in a Serial Link: Theory and Applications,” ITC/IEEE, 2004. M. Li, “Jitter and Signaling Test for High-Speed Links,” an Invited Paper, CICC/IEEE, 2006. B. Razavi (編者), Monolithic Phase-Locked Loops and Clock Recovery Circuits: Theory and Design, Wiley-IEEE Press, 1996 V. Stojanovic, M. Horowitz, “odeling and Analysis of High-Speed Links,” Stanford University lecture. B. Casper, P.Pupalaikis, J. Zerbe, “Serial Data Equalization,” DesignCon 2007. W. Wong et al., “Digitally Assisted Adaptive Equalizers in 90-nm With Wide-Range Support From 2.5 Gbps to 6.5 Gbps,” DesignCon, 2007. M. Li, Jitter, Noise, and Signal Integrity at High-Speed, Prentice Hall, ISBN-10: 0132429616, 2007. M. Li, “Statistical and System Approaches for Jitter, Noise, and Bit Error Rate (BER) Tests for High-Speed Serial Links and Devices,” ITC/IEEE, 2005. Altera Corporation 28nm トランシーバ技術におけるリーダーシップの拡大 謝辞 Weichi Ding, Design Manager, Analog Design Group, Altera Corporation Tim Hoang, IC Design Manager, Analog Design Group, Altera Corporation Salman Jiva, Product Marketing Manager, Altera Corporation Mike Peng Li, Ph.D., Principle Architect/Distinguished Engineer, Product Engineering, Altera Corporation Sriram Narayan, Principle Design Engineer, Analog Design Group, Altera Corporation Sergey Shumareyev, Director of Engineering, Analog Design Group, Altera Corporation Wilson Wong, Principle Design Engineer, Analog Design Group, Altera Corporation 101 Innovation Drive San Jose, CA 95134 www.altera.com Copyright © 2010 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. 19