最適な SelectIO インターフェイス VREF 生成回路, アプリケーション

ア プ リ ケーシ ョ ン ノ ー ト : 7 シ リ ーズ FPGA
SelectIO イ ン タ ー フ ェ イ スの最適な VREF 生成
回路
XAPP1087 (v1.0) 2013 年 4 月 24 日
著者 : Kavitha Nagarajan
概要
FPGA デザ イ ン では、 さ ま ざ ま な PCB SelectIO™ イ ン タ ーフ ェ イ ス VREF 生成回路が使用 さ れ ま す。
以前のデザ イ ンで問題のなか っ た PCB VREF 生成回路を使用 し て も 、VREF ピ ンに大 き な ノ イ ズ (200 ～
400mV) が生 じ る 場合があ り ま す。 VREF に大 き な ノ イ ズが あ る 場合、 広帯域 DDR3 メ モ リ イ ン タ ー
フ ェ イ ス な ど の高性能 SelectIO イ ン タ ーフ ェ イ ス を含むデザ イ ン ではマージ ン が失われ る こ と があ り
ます。 こ のアプ リ ケーシ ョ ン ノ ー ト では、 VREF ノ イ ズの発生源について考察 し 、 PCB SelectIO イ ン
タ ーフ ェ イ ス の最適化 さ れた推奨 VREF 生成回路について説明 し ます。
VREF 入力
図 1 に FPGA 内部の VREF 回路の簡略図を示 し ます。 こ の回路は、 VREF ピ ン を含む SelectIO バン ク の
VCCO レールに よ っ て電源が供給 さ れ ます。 FPGA の コ ンパレー タ 回路は、 (DC 側か ら 見た ) 入力負荷
の イ ン ピーダ ン ス が高 く な っ てい ます。
X-Ref Target - Figure 1
VCCO
SelectIO
+
VREF
–
X1087_01_040813
図 1 : FPGA の VREF 回路の簡略図
ト ラ ッ キン グの
要件
一般に、 SelectIO 帯域の VCCO 電圧には、 複数の発生源 (SelectIO の ス イ ッ チン グ動作やス イ ッ チン グ
電源の高調波な ど ) か ら の低振幅、高周波 ノ イ ズが発生 し ます。最大の ノ イ ズ マージ ン を得 る には、PCB
回路に よ っ て生成 さ れ る VREF 電圧が、 VCCO の変動を リ アル タ イ ム で ト ラ ッ キ ン グす る 必要があ り ま
す (VREF == VCCO/2 の ト ラ ッ キ ン グ )。 こ れは、 図 2 に示す よ う な抵抗分圧器で簡単に実現で き ます。
X-Ref Target - Figure 2
VCCO
R1
100Ω
VREF
R2
100Ω
X1087_02_040813
図 2 : VREF 生成用の抵抗分圧器
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1
VREF ノ イ ズの根本原因
標準電圧レ ギ ュ レー タ は VREF の生成に使用 し ないで く だ さ い。 電圧レ ギ ュ レー タ は、 出力電圧の変動
を入力電圧の変動の関数 と し て除去す る よ う に設計 さ れてい ます。通常の電圧レ ギ ュ レー タ アプ リ ケー
シ ョ ン では、 こ れは望ま し い機能です。 し か し 、 VREF 出力が VCCO の変動を ト ラ ッ キ ン グす る 必要が
あ る VREF アプ リ ケーシ ョ ンにおいては不要な特性です。
標準電圧レ ギ ュ レー タ の場合、 ト ラ ッ キ ン グ機能がないためにパフ ォーマ ン ス が低下す る 上、 追加 コ ス
ト がかか り ます。標準電圧レ ギ ュ レー タ は、非常に小 さ い VREF 電流負荷 (標準値約 1µA) の供給には不
要であ り 、 VREF ノ イ ズの発生を防止す る わけではあ り ません。
Texas Instruments 社の TPS51200 な ど、VREF 電圧の生成 と VCCO の変動の ト ラ ッ キ ン グ用に設計 さ れ
た特別な DDR3 基準電圧レ ギ ュ レー タ ーがあ り ます。 こ れ ら を使用す る こ と も で き ますが、 不必要な コ
ス ト がかか る 場合があ り ます。
VREF ノ イ ズの
根本原因
ノ イ ズの問題には、 ア グ レ ッ サー ノ イ ズ ソ ース、 カ ッ プ リ ン グ メ カ ニズ ム、 いわゆ る ビ ク テ ィ ム回路
と い う 一般的な特性があ り ます。 SelectIO の VREF ノ イ ズの場合、 その発生源の多 く は、 SelectIO イ ン
タ ーフ ェ イ ス の ス イ ッ チン グ動作の ス イ ッ チン グ周波数 (お よ び高調波) です。
カ ッ プ リ ン グ メ カ ニズ ムは、 電圧レール と 、 FPGA の VREF ピ ンに至 る VREF ト レースへの直接カ ッ プ
リ ン グに よ っ て形成 さ れます。
VREF ノ イ ズの根本原因は、 図 3 の ビ ク テ ィ ム回路 (VREF 入力) の詳細な分析か ら わか り ます。 VREF 入
力の詳細図は、 FPGA ダ イ お よ びパ ッ ケージの寄生素子を示 し てい ます。
X-Ref Target - Figure 3
VCCO
SelectIO
+
L1
VREF
–
C1
X1087_03_040813
図 3 : FPGA ダ イ および VREF 入力のパ ッ ケージ寄生要素
L1 は、 FPGA ボールか ら ダ イ ま でのパ ッ ケージ イ ン ダ ク タ ン ス であ り 、 パ ッ ケージ タ イ プに よ っ て大
き く 異な り ます ( ワ イ ヤ ボ ン ド CSG パ ッ ケージお よ びフ リ ッ プチ ッ プ FFG パ ッ ケージ な ど )。 こ れは
ピ ンに よ っ て も 異な り ます。 C1 はダ イ の入力容量であ り 、 その値は FPGA プ ロ セ ス ノ ー ド 間で多少変
化 し ます。 L1 の値はパ ッ ケージ フ ァ イ ルか ら 、 C1 の値は RLGC IBIS モデルか ら 取得で き ます。 例 と
し て、 表 1 に、 28nm プ ロ セ ス ノ ー ド を採用 し てい る 7 シ リ ーズ XC7VX485T-FFG1761 デバ イ ス、 フ
リ ッ プチ ッ プ パ ッ ケージの VREF ピ ンにおけ る 値を示 し ます。
表 1 : XC7VX485t-FFG1761 上の VREF ピ ンの代表的な L1 と C1 の値
ピン
ネッ ト
SelectIO の タ イ プ
L1 (nH)
C1 (pF)
(HP SelectIO) (1)
B18
IO_L6N_T0_VREF_38
HP (2)
6.9
4.67
L11
IO_L19N_T3_VREF_39
HP
3.8
4.67
注記 :
1.
2.
28nm ノ ー ド の 7 シ リ ーズ デバ イ ス におけ る HR SelectIO の平均ダ イ 容量は約 7.5pF です。
High Performance の略です。
さ ら に、 PCB 構造に よ っ て、 ビ ア構造、 PCB ス タ ッ ク ア ッ プ、 グ ラ ン ド ク リ ア ラ ン ス ト ポ ロ ジか ら 少
量の追加 イ ン ダ ク タ ン スお よ び容量が発生 し ます (標準値は イ ン ダ ク タ ン ス が約 1/2nH、容量が約 1pF)。
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2
ビ ク テ ィ ム回路の標準共振周波数
こ の よ う な PCB に よ る わずかな追加の影響を無視する と 、 L1 と C1 は 1 つの共振ビ ク テ ィ ム回路を形
成 し ます。 L1 お よ び C1 に よ っ て定義 さ れ る 共振周波数に近い周波数を持つ、 小 さ な持続信号が入力 さ
れ る と 、 その共振が励起 さ れて電圧振幅が増大 し ます。 こ の振幅は、 主に リ ア ク テ ィ ブ構造に組み込ま
れ る 抵抗寄生素子に よ っ てのみ制限 さ れ ます。 こ の よ う な L1 と C1 の共振動作が、 過度の VREF ノ イ
ズの根本原因です。
ビ ク テ ィ ム回路の
標準共振周波数
表 2 に、 XC7VX485T-FFG1761 デバ イ ス の VREF ピ ンにおけ る 標準共振周波数を示 し ます。 LC 回路の
共振周波数は 1/(2(LC)1/2) です。
表 2 : XC7VX485T-FFG1761 の代表的な VREF ピ ンの標準共振周波数
ピン
ネッ ト
SelectIO の タ イ プ
L1
(nH)
C1 (pF)
(HP SelectIO)
共振周波数
B18
IO_L6N_T0_VREF_38
HP
6.9
4.67
887
L11
IO_L19N_T3_VREF_39
HP
3.8
4.67
1195
(MHz)
約 800MHz の共振周波数が最 も 問題です。 DDR3 イ ン タ ーフ ェ イ ス の動作レー ト は、 こ の周波数付近
に多 く の周波数成分を持ち ます。 た と えば、 DDR1600 はベース ク ロ ッ ク レー ト が 800MHz の一般的
な イ ン タ ーフ ェ イ ス レー ト ですが、 こ れは表 2 に示す よ う に VREF ピ ン B18 の ビ ク テ ィ ム共振周波数
887MHz に非常に近い値です。 こ のため、 大量のエネルギーが ビ ク テ ィ ム共振回路にカ ッ プ リ ン グ し 、
相当量の VREF ノ イ ズ を発生 さ せ る こ と があ り ます。
VREF ノ イ ズの発生が観察 さ れ る も う 1 つのアプ リ ケーシ ョ ン と し て、 高速 LVDS イ ン タ ーフ ェ イ ス が
挙げ ら れます。 こ の イ ン タ ーフ ェ イ スは、 1.2Gb/s ～ 1.5Gb/s の範囲で動作 し ます。 ベース ク ロ ッ ク 周
波数 と 、 ベー ス ク ロ ッ ク の 3 倍 の 周波数 (3 次高調波周波数) に 大 き な 周波数成分が 存在 し ま す。
800Mb/s の DDR イ ン タ ーフ ェ イ ス は、 1.2GHz で 3 次高調波を発生 し ます。 表 2 か ら 、 LVDS DDR イ
ン タ ーフ ェ イ ス では VREF ノ イ ズが増大する こ と がわか り ます。
デザイ ン間の差異
こ こ ま での説明で、 VREF ノ イ ズの有無に影響を与え る い く つかの変数を特定 し ま し た。 SelectIO の ス
イ ッ チン グ周波数、 パ ッ ケージの寄生素子 ( ピ ン間で変動)、 IC プ ロ セ ス のパ ラ メ ー タ ーな ど一部の変数
はデザ イ ンの世代間で異な り ますが、 変量は明確ではあ り ません。 こ う し た差異のため、 あ る デザ イ ン
で ノ イ ズの少ない VREF 基準レールを実現す る PCB 回路で も 、 別のデザ イ ン では VREF ピ ン の ノ イ ズ
が多 く な る こ と があ り ます。
最適な VREF 回路
こ のセ ク シ ョ ンでは、 DDR3 イ ン タ ーフ ェ イ ス が 1.6Gb/s で動作する こ と を想定 し て、 VREF ピ ン B18
上の共振周波数 887MHz の例について説明 し ま す。 VREF ノ イ ズ を最小限に抑え る 1 つの手法は、 約
887MHz の最小 イ ン ピーダ ン ス を持つキ ャ パシ タ を VREF ピ ンに接続す る こ と です。こ のキ ャ パシ タ は、
可能な限 り VREF ピ ンの近 く に配置す る 必要があ り ます。 図 4 に、 こ の よ う な キ ャ パシ タ の特性を示 し
ます。
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最適な VREF 回路
X-Ref Target - Figure 4
Impedance (Ω)
0.7
887
Frequency (MHz)
X1087_04_040813
図 4 : 村田製作所製キ ャパシ タ (GRM033B11C151KA01) のイ ン ピーダ ン ス と 周波数特性
図 4 に示す村田製作所製 150pF 0201 サ イ ズ キ ャ パシ タ (GRM033B11C151KA01) は、キ ャ パシ タ の自
己共振周波数で あ る 約 887MHz 付近で非常に低い イ ン ピ ーダ ン ス (0.7) を持ち ま す (村田製作所は、
キ ャ パシ タ の自己共振特性お よ びその他のキ ャ パシ タ 特性を表示す る オン ラ イ ン ツールを
http://www.murata.com/products/design_support/simsurfing/index.html で 提供)。 こ の キ ャ パ シ タ は
887MHz 付近の高周波 ノ イ ズ を除去 し ますが、 共振周波数はそれで も 残存 し 、 ほかの周波数帯に移動 し
ます。 こ の移動 し た共振周波数範囲が、 カ ス タ マー独自のデー タ パ タ ーンに よ っ て励起 さ れ、 デバ ッ グ
の困難な問題を引 き 起 こ す可能性があ り ます。 こ の手法は、 あ る 範囲の容量値 と それに対応す る 最小 イ
ン ピーダ ン ス の範囲を持つ一連のキ ャ パシ タ に拡張可能です。 ただ し 、 FPGA の VREF ボール/ ピ ンに十
分に近い位置に、 必要な数のキ ャ パシ タ を配置で き ません。
図 5 に推奨回路図を、 図 6 に対応する 物理的レ イ ア ウ ト を示 し ます。
X-Ref Target - Figure 5
VCCO
R1
100Ω
R3
R2
100Ω
C2
VREF
FPGA Pin
X1087_05_040813
図 5 : VREF の推奨回路図
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最適な VREF 回路
X-Ref Target - Figure 6
9
8
7
5
6
4
3
1
2
A
B
C
D
E
R3
F
C2
VREF
G
R1
H
R2
GND
J
Zynq XC7Z020 CLG484
(Corner of Package - Bottom View)
X1087_06_040813
図 6 : VREF の推奨物理レ イ アウ ト
こ の回路では、抵抗素子 R3 を導入 し て リ ア ク テ ィ ブな振動を抑制 し てい ます。 キ ャ パシ タ C2 は C1 よ
り も 大 き いので、 R3 の一端で有効に短絡 し て高い周波数でグ ラ ン ド 接続 し 、 FPGA 内部の L1 と C1 で
構成 さ れ る リ ア ク テ ィ ブ回路に R3 を挿入 し ます。 こ の回路の高周波数の動作は、 図 7 に示す回路で近
似的に表現 さ れます。
X-Ref Target - Figure 7
PCB
FPGA
R3
VREF
L1
C1
X1087_07_040813
図 7 : 高周波数の VREF 回路の表現
ボール ピ ッ チ 0.8mm のパ ッ ケージでは、VREF ピ ンの近 く に 0201 サ イ ズの個別キ ャ パシ タ を配置す る
スペース を作 る ために、 一部の FPGA ボールの使用を避けなければな ら ない こ と があ り ます。
レ イ ア ウ ト が完成 し た ら 、 R3 お よ び C2 の値を アプ リ ケーシ ョ ン に合わせて調整で き ま す。 こ の回路
は、 2 次共振回路を近似的に表現 し てい ます。 回路が臨界減衰 さ れ る か、 それが不可能な場合は過減衰
さ れ る よ う に R3 と C2 を選択 し て く だ さ い。 不足減衰状態は避けて く だ さ い。
こ こ では、 回路が臨界減衰 と な る よ う な R3 の値を選択で き ま す。 こ の場合は、 R3 = 2 (L/C)1/2 です。
前の例の VREF ピ ン B18 では、 R3 = 2 x (6.9nH/4.67pF)1/2 = 77 と な り ます。
こ の回路の物理レ イ ア ウ ト は重要です。図 7 に示す よ う に、R3 と C2 は可能な限 り FPGA の VREF ボー
ルの近 く に配置す る 必要があ り ます。 表 3 に、 XC7VX485T-FFG1761 デバ イ ス の VREF ピ ン B18 お よ
び L11 で臨界減衰の特性を実現する コ ン ポーネ ン ト の仕様を示 し ます。
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ま とめ
表 3 : VREF ピ ン B18 お よび L11 で臨界減衰の特性を実現する コ ンポーネ ン ト の仕様
C1 (pF)
(HP SelectIO)
共振周波数
フ ェ イ スの タ イ プ
L1
(nH)
(MHz)
臨界減衰
抵抗 R3 ()
IO_L6N_T0_VREF_38
HP
6.9
4.67
887
77
IO_L19N_T3_VREF_39
HP
3.8
4.67
1195
57
ピン
ネッ ト
B18
L11
SelectIO イ ン タ ー
ま とめ
FPGA の SelectIO ピ ンの周波数が高 く な る につれて、 VREF ピ ンで ノ イ ズが発生 し やす く な り ます。 こ
のア プ リ ケーシ ョ ン ノ ー ト で説明 し た最適化 さ れた VREF 生成回路を使用す る こ と で、 SelectIO の ス
イ ッ チン グ レー ト が改善 さ れ、 デザ イ ンにおけ る VREF ノ イ ズの問題がな く な り ます。
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2013 年 4 月 24 日
1.0
内容
初版
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