(A ) V - 岩井・角嶋研究室

2012年3月10日
計算物質科学イニシャティブ(CMSI)勉強会
CMOS集積回路の現状
東京大学本郷キャンパス工学部６号館１階大会議室
東京工業大学
フロンティア研究機構
（兼）大学院総合理工学研究科
岩井 洋
1
節電に向けて集積回路の果たす役割
2
世界最初の電算機 Eniac: 多くの真空管で形成 1946年
重厚長大, 大消費電力, 真空管のフィラメントの寿命が短時間
真空管：17,468本の、抵抗器：70,000個の、コンデンサ：10,000個
幅24m、高さ2.5m、奥行き0.9m、総重量30トン、消費電力：150kW
今日のpocket PC
は遥かに高性能で、
尚且つ極めて低消
費電力
3
最近のSDカード
4
最近のSDカード
128GB = 128Gbite
= 128G X 8bit = 1024Gbit
= 1.024T(Tera)bit
(1bit: 最小の情報 “0” 又は “1”)
1T = 1012 = １兆個
世界人口：60億人
脳細胞（人間)：100∼1000億個
銀河系 恒星：1000億個
5
最近のSDカード
6
2.4cm(幅） X 3.2cm(長さ） X 0.21cm(厚さ）
重さ：2g
体積：1. 6cm³
電圧：2.7 - 3.6V
昔の真空管 １個：
5cm X 5cm X 10cm、 100g、100W
1Tbit = 1兆個
重さ = 0.1 kgX1012 = 0.1X109ton = 1億ton
体積 = ？
7
真空管（1個）：
5cm X 5cm X 10cm
1Tbit = 10,000 X 10,000 X 10,000 bit
体積 = (5cm X 10,000) X (5cm X 10,000)
X (5cm X 10,000)
= 0.5km X 0.5km X 1km
Pingan Intenational Indian Tower
Finance Center
Mumbai, India
Shanghai, China
(Year 2016)
(Year 2016)
Burji Khalifa
Dubai, UAE
(Year 2010)
500 m
真空管（1兆個）
1,000 m
828 m
700 m
700 m
1Tbit
2.4cm(幅） X 3.2cm(長さ） X 0.21cm(厚さ）
体積：1. 6cm³
重さ：2g
電圧：2.7 - 3.6V
昔の真空管 １個：
5cm X 5cm X 10cm、 100g、100W
1Tbit = 1兆個
消費電力 = ？
9
真空管（1個）： 100W
原子炉（１基）
100万ｋW=1MkW=1GW
1Tbit = 1012bit
真空管（１兆個）電力 = 0.1kWX1012=50 TW
50,000 基の原子炉が128 GB メモリに必要
日本の現状：僅か５４基の原子炉
昨年(2011年）夏の東電の電力
供給能力 5500万kW=55GW.
128 GBメモリ１個（フル動作）の
為に東電が約１０００個必要
将来１人が128GBを同時に使うと仮
定すると世界中で50TWの６０億人倍
で５０X1012X60X108=3X1021=30垓W
=300 Zetta W
4
8, 12, 16, 20, 24, 28 32, 36, 40, 44, 48
万, 億, 兆, 京, 垓, 秭, 穣, 溝, 澗, 正, 載, 極
52
56,
60,
64,
68,
恒河沙, 阿僧祇, 那由他, 不可思議、 無量大数
10290768624077950347197707794436325376
不可思
101163074496311801388790831177745301504
不可量
1018609191940988822220653298843924824064
不可説不可説
1037218383881977644441306597687849648128
不可説不可説転
11
集積回路：トランジスタの微細化は節電に有効
集積回路の電力（P）はトランジスタの
キャパシタンス（C)の充放電で決まる。
電源電圧をVとすると：
P=
2
CV /2
微細化によって、C、Vとも減少
トランジスタ当たりの消費電力激減
東電管内での
全PCの消費電力：100万ｋW
全データセンターでの消費電力：数10万ｋW
ちなみに、スーパーコンピュータ：Cray XT6(本体）：7000kW12
集積回路：トランジスタの微細化は高性能化にも有効
①
トランジスタのスイッチング時間（τ）は
キャパシタンス（C)の充放電で決まる。
電源電圧をV,電流をIとすると：
τ= Q/I=CV/I
Q：キャパシタに
蓄えられた電荷
微細化によって、C、Vとも減少
トランジスタのτ激減
② 一方、微細化によってトランジスタ数激増
Æ 多数の並列演算が可能 Æ 演算速度の向上
①、②で一石二鳥の効果
13
微細化が集積回路発展の駆動力
寸法
1900
1950
真空管
Transistor
10 cm
（ゲート長、
フィラメント） 10-1m
1960
1970
2000
IC
LSI
ULSI
cm
mm
10 µm
10-2m
10-3m
10-5m
100 nm
10-7m
過去100年足らずの間に百万分の一に縮小
石器時代から人類は数々の道具を発明して来たが、この
ような急激な微細化は、人類史の中で空前絶後の出来事
14
微細化によりトランジスタ当たりのコストも激減
128GB SDカード 4万円
Æ 1bit 当たり4X10-8円 Æ 4沙円
Æ 40 n円Æ これが本当のナノテク？？
-1 -2, -3, -4, -5, -6, -7 -8, -9,-10,-11,-12
分, 厘, 毛, 糸, 惚, 微, 繊 ,沙, 塵, 埃, 緲, 漠
-20 -21, -22,-23,
・・・・・・
虚, 空, 清, 浄
-9: nano, -12:pico, -15: femoto,
-18: atto, -21: zept, -24: yocto
nm =塵米
(中国は別）
15
節電に向けて集積回路が果たすもう一つ
の役割
16
言うまでもないが
集積回路は、
今や我々人類社会に必要不可欠なものとなっている
我々の社会はCMOS集積回路の補助無してはやっていけない
家庭、オフィス, 生産, 金融, 通信, 運輸, 医療, 教育, 娯楽等
仮に、CMOS集積回路が動かなければ
銀行のコンピュータが停止 → 世界経済が直ちに停止
携帯電話を含め世界の通信が停止
→ 情報が全く入らない状況
原発の制御も当然不可能
今後、少子高齢化社会において、人間の知的作業を代行・
補助する機器が重要で、このためにも集積回路が重要
17
省エネの為には、集積回路を制御素子として、ありとあら
ゆる所に用いて
１．あらゆるシステムの高効率化・省エネ化
自動車エンジン制御
都市交通網制御
スマートグリッド（送電制御）
製造マシン
２．電力供給能力状況に対応した、システム・機器の
省エネモード動作化、一時停止
エアコン、家電
18
各種電子デバイスの省エネに対する重要性
脳：集積回路
目・耳：センサー
口：RF/光デバイス
消化器官：太陽電池
手足：パワーデバイス
19
集積回路の省エネへの貢献（まとめ）
2通りの貢献：いづれも微細化が鍵
１．Green by IC (IC: Integrated Circuit)
集積回路を用いたシステムの高効率化・省エネ化
集積回路の低消費電力化も勿論であるが、
更なる高性能化も重要
２．Green of IC
集積回路自身の低消費電力化
PC, データセンター, 携帯電話など
20
集積回路微細化の歴史
21
1906: 真空管 : ３極管
2006年はその100周年
この100年前後にされた発明
の中でも最も重要なもの
1996年 コンピュータ50周年
1997年 電子発見 100周年
トランジスタ50周年
2005年 物理年 アインシュタイン
Lee De Forest (1873-1961)
電子回路は３極管
がその始まり
彼が長生きしていれば
ノーベル賞を受賞
したであろう
22
Lee De Forestの4人の妻
1906 Lucille Sheardown
1907 Nora Blatch
1912 Mary Mayo, singer
1930 Marie Mosquini, silent film actress
Mary
Marie
23
真空管（3極管）の原理
グリッドの電位で
電子の流れを制御
（オン・オフを制御）
Lee De Forest
熱電子放出
Cathode
(heated)
Grid
Anode
(Positive bias)
現在のトランジスタと同じメカニズム
24
J. E. LILIENFELD
DEVICES FOR CONTROLLED ELECTRIC CURRENT
Filed March 28, 1928
最初のトランジスタ
（MOSFETのアイデア）
J.E.LILIENFELD
25
25
キャパシタ構造（基板に楔入り）
負電圧
ゲート電極
ゲート絶縁膜
半導体基板
電子
電子は流れない（楔を超えない）
正電圧
電界
電子が流れる
26
26
MOSFET (Metal Oxide Semiconductor Field Effect Transistor)
断面図
断面図
回路図
metal or n+-Si
ゲート電極
SiO2 (ゲート絶縁膜）
n+-Si
ソース
チャネル
p-Si（基板）
n+-Si
回路図
G (可変電圧）
ゲート
Si表面
ドレイン
S (0V)
ソース
電子流
オン・オフ
D (1V)
(ドレイン）
‘MOS’： 材料に由来
‘FET’： 動作原理に由来
NMOSの例
27
MOSFET動作原理
断面図
metal or n+-Si
SiO2 (ゲート絶縁膜）
n+-Si
チャネル
p-Si（基板）
n+-Si
Si表面電位 (ゲート電圧=0V)
0V
n+-Si
- 0.7V
(built in
Potential)
1V
n+-Si
G (可変電圧）
ゲート
Si表面
S (0V)
ソース
ドレイン
ソース
負電位
回路図
ゲート電極
電子流
オン・オフ
D (1V)
(ドレイン）
Si表面電位 (ゲート電圧=正電圧)
0V
n+-Si
正電位
ソース
チャネル
1V
n+-Si
p-Si
p-Si
正電位
ソース
チャネル
ドレイン
電子流 オフ 即ち, ドレイン電流オフ
ドレイン
電子流 オン 即ち, ドレイン電流オン
28
Liliendfeldの1928年のMOSFETタイプの
トランジスタの提案以来多くの研究者が
MOSFETの実現を目指すも30年以上に
亘って誰も成功しなかった。
ベル研のShockleyすら！
29
半導体、ゲート絶縁膜界面の電気的性質
界面固定電荷の発生
GeO
ゲートからの
電界を遮蔽
Ge
半導体表面
電位制御困難
e
界面の固定電荷が
半導体の可動電子を散乱
30
しかし、Ge半導体の表面の特性評価中に電気信号の増幅作用を発見
MOSFETとは全く異なるトランジスタ：バイポーラトランジスタ
1950-70年代までは主流のトランジスタ
3人は1956年にノーベル賞受賞
J. Bardeen
W. Bratten,
1947
Bipolar using Ge
W. Shockley
31
31
Jack S. Kilby
1958: 最初の集積回路
２つのGeバイポーラトランジスタを
ワイヤで配線（空中配線）
Texas Instruments
2001年 ノーベル賞
32
32
1959: 最初のプレーナ型集積回路
金属パタンを集積回路上にプリントして使用
Robert N. Noyce
Intel
33
最初のMOSFET
Kahng
D. Kahng and M. Atalla
（ベル研）
Siを半導体として選択
平面図
i
S
e
c
r
u
o
S
G
l
A
e
t
a
Al
n
i
a
r
D
Si
SiO2
Si
Si/SiO2 の界面特性
が例外的に良好
34
1970年代初めからMOS集積回路が本格化
DRAM Intel 1103
MPU
Intel 4004
35
35
Ｓｉ集積回路は毎年のように集積度を上げてきた
年代
名称
トランジスタ数
1960年代 IC (Integrated Circuits) ~ 10
1970年代 LSI (Large Scale Integrated Circuit) ~1,000
1980年代 VLSI (Very Large Scale IC) ~10,000
1990年代 ULSI (Ultra Large Scale IC) ~1,000,000
2000年代 ?LSI (? Large Scale IC) ~1000,000,000
これ以降は、10年毎に新たな名前を考え出すことは難しいので、世界で通じる名前は無い
36
N‐MOS (N‐type MOSFET)
Gate
Source
Drain
Electron flow
Current flow
P‐MOS (P‐type MOSFET)
Gate
Source
Drain
Hole flow
Current flow
37
37
CMOS (Complementary MOS) 回路
C. T. Sah
1963 C. T. Sah and F. Wanlass (Fairchild)
CMOS回路：低消費電力回路
入力：NMOSとPMOSのゲート共通
出力：NMOSとPMOSのドレイン共通
例： CMOS Inverter回路： 電源から接地への貫通電流流れない
電源電圧
ゲート
ソース
出力
ドレイン
ゲート
接地
NMOS
ソース
入力=“0” 1V
の場合
1V
オフ
PMOS
ドレイン
入力
入力=“1”
の場合
オン
入力
出力
入力
出力
1V
0V
0V
1V
反転
反転
オン
オフ
0V
0V
38
集積回路微細化の微細化限界
39
1970年代から微細化限界の予想
幸いにして皆外れた
予想した
年代
1970年代後半
1980年代前半
1980年代前半
1980年代後半
2000 年頃
限界
理由
1µm: SCE（短チャネル効果）
0.5µm: S/D resistance
0.25µm: Direct‐tunneling of gate SiO2
0.1µm: ‘0.1µm brick wall’(various)
50nm: ‘Red brick wall’ (various)
40
VLSI の教科書 1979年発行
41
42
VLSI textbook
Finally, there appears to be a fundamental limit 10 of approximately quarter micron channel length, where certain physical effects such as the tunneling through the gate oxide ..... begin to make the devices of smaller dimension unworkable.
43
直接トンネル効果
ゲート電極
ゲート絶縁膜
Si 半導体基板
ポテンシャル障壁
D
直接トンネル電流
S
G
波動関数
ゲート絶縁膜
絶縁膜厚3nm以下で流れ始める
44
Lg(ゲート長）
G
ゲート絶縁膜
直接トンネル効果はゲート長
を短くすると
膜厚1.5nmでも問題にならない
D
S
ゲート膜厚1.5 nm のMOSFET
Lg = 10 µm
0.03
Lg = 5 µm
Lg = 1.0 µm
0.4
0.08
Vg = 2.0V
1.6
Vg = 2.0V
0.02
Vg = 2.0V
1.2
1.5 V
1.5 V
1.5 V
0.8
Id (mA / μm)
1.0 V
1.0 V
0.4
0.5 V
0.5 V
0.5 V
0.5
Vd (V)
1.0
1.5
0.0 V
‐0.1
‐0.02
0.0
0.0
0.0 V
0.0 V
‐0.4
0.5 V
0.0
0.00
0.0 V
1.0 V
0.1
0.02
0.01
1.5 V
0.2
0.04
1.0 V
0.00
Vg = 2.0V
0.3
0.06
0.01
Lg = 0.1µm
0.0
0.5
Vd (V)
1.0
1.5
‐0.4
0.0
0.5
Vd (V)
1.0
1.5
0.0
0.5
1.0
1.5
Vd (V)
45
G
D
S
Ig Id
Gate leakage: Ig ∝ Gate Area ∝ Gate length (Lg)
Drain current: Id ∝ 1/Gate length (Lg)
Lg Æ small, Then, Ig Æ small, Id Æ large, Thus, Ig/Id Æ very small
Lg = 10 µm
0.03
Lg = 5 µm
0.08
Vg = 2.0V
Lg = 1.0 µm
0.4
1.6
Vg = 2.0V
Id
1.2
1.5 V
1.5 V
0.04
0.01
1.5 V
0.2
1.0 V
0.8
1.0 V
1.0 V
0.02
0.00
Vg = 2.0V
0.3
1.5 V
Id (mA / μm)
Vg = 2.0V
0.06
0.02
Lg = 0.1µm
1.0 V
0.1
0.4
0.5 V
0.5 V
0.5 V
0.5 V
0.00
0.01
0.0
0.0 V
-0.02
-0.4
0.0
0.5
1.0
Vd (V)
0.0
0.0 V
0.0 V
1.5
0.0 V
-0.1
0.0
0.5
1.0
Vd (V)
1.5
-0.4
0.0
0.5
1.0
Vd (V)
1.5
0.0
0.5
1.0
Vd (V)
1.5
46
Qi Xinag, ECS 2004, AMD 47
微細化はどこまで行くか？
48
微細化の進行
Mooreの法則：1世代で線幅0.7倍、面積半分、集積度2倍
1970年：10µm Æ 8µm Æ 6µm Æ 4µm Æ 3µm Æ 2µm Æ
1.2mm Æ 0.8µm Æ 0.5µm Æ 0.35µm Æ 0.25µm Æ 180nm
Æ 130nm Æ 90nm Æ 65nm Æ 45nm Æ 32nm：現在 2012年
1970 Æ 2011： 40年で17世代、線幅 1/300、面積 1/100,000に
メモリ： 1kbit DRAM Æ 64Gbit Flash、
マイクロプロセッサクロック周波数： 75kHZ Æ 3GHz
49
今後どこまで行くか？
2世代先までは集積化プロセス確立に近い
4世代先まではMOSFET性能検証済み
32nm（現在） Æ 22nm Æ 16nm Æ 11.5 nm Æ 8nm Æ
5.5nm? Æ 4nm? Æ 3nm? Æ - - - - Æ 0.3nm（究極の限界）
究極の限界：原子1列 (Si結晶の原子の間隔=0.3 nm）
究極の限界まで後14世代
しかし、その前に限界が！
50
微細化を律則する要因
1) MOSETがオフしなくなる
2) MOSETの性能が却って悪化
3) 配線の微細化が困難
4) リソグラフィーが困難
5) 集積回路の発熱の増大
6) MOSETの特性バラつきの増大
7) 欠陥などによる歩留まりや信頼性の劣化
8) 開発や製造コストの増大
9) 膨大な数のMOSFETを回路設計で取扱い不能
51
９）膨大な数のMOSFETを回路設計で取扱い不能？
解決手段
Multi-coreによる階層設計効率化
E-CAD toolの進展
Nehalem (Intel)
2,4 or 8 Cores
52
８）開発や製造コストの増大？
最先端のファブをつくるのに数１０００億円
しかし、 集積回路は巨大マーケット
今後も年間数％で成長し、高い利益が見込める
巨額の投資をして、開発先行すれば独占的巨額の利益
開発で遅れれば、脱落の可能性
微細化で先行できる会社も少なくなってきた
インテル（MU)、サムソン（フラッシュ、DRAM)、東芝（フラッシュ）
TSMC（ファンドリ）が代表格
その他、エルピーダ、ハイニクス、グローバル、STマイクロなど
これをSMIC（中国）が追う
他の会社は22nm以降はファブレスやファブライトでTSMCなどの
ファンドリに委託予定
53
By SMIC @CSTIC 2011, Shanghai
54
By SMIC @CSTIC 2011, Shanghai
55
By Seon Young Cha, IEDM Short Course 2011
56
By SMIC @CSTIC 2011, Shanghai
57
7）欠陥などによる歩留まりや信頼性の劣化
6） MOSETの特性バラつきの増大
解決手段
無限に近いトランジスタ数を使える
回路・システムのレベルで救済
誤り訂正符号、冗長回路、多数決論理
トランジスタやブロックの選択や置き換え
将来は寧ろトランジスタのばらつきの個性を
活かした設計の方向に
58
5）集積回路の発熱の増大
解決手段
冷却技術の開発
クロック周波数増大の抑制
冷却が可能な範囲、冷却コストが十分ペイする範囲で
性能の向上を図る
2001年からの単純外挿 （LSIの単位面積当たりの熱発生量）
2002
2006
2010
2016
10W/cm2 Hot plate
100W/cm2 Surface of nuclear reactor
1000W/cm2 rocket nozzle
10000W/cm2 Sun surface
P. P. Gelsinger, ISSCC 2001
59
60
4）リソグラフィーが困難
解決手段
22∼16nm世代
波長193nmのArF + 超解像技術
11nm∼世代
波長13.5nmのEUV + (超解像技術)
リソグラフィーの波長と光源
EUV露光装置
1台80億円
EUV
436nm Æ 365nm Æ 248nm Æ 193nm Æ 13.5nm
Hg g線
Hg i線
KrF
Excimer
ArF
Excimer
Sn
Plasma
超解像技術: 波長の数分の1の線幅を解像
近接効果補正，位相シフト、変形照明，二重露光、液浸技術など
61
The Sub-λ Litho Challenge
Complex designs, shrinking process windows
Sub-wavelength Litho
365 nm
248 nm
Wave length (I) Deep Sub-wavelength Litho
Line width
Immersion
Lithography
139 nm
350 nm
180 nm
130 nm
OPC at
180 nm
90 nm
65 nm
45 nm
Aggressive OPC
at < 130 nm
Process window shrinking
on average >30%
for each node
PROCESS CONTROL: THE INVESTMENT THAT YIELDS
Ref:KLA Tencor
62
63
64
65
66
67
68
3）配線の微細化限界
解決手段
後数世代で微細化限界に到達するかも？
配線を微細化しない設計
配線の空気分離（配線間容量削減）
更なる多層化？
E-CADの更なる最適化）
69
2） MOSETの性能が却って悪化
微細化により、寄生の抵抗とキャパシタンスが増大するが
解決できそう
1） MOSETがオフしなくなる
最も厳しい問題である
微細化を律則するであろう
70
5 nm gate length CMOS
Is a Real Nano Device!!
5 nm
Length of 18 Si atoms
H. Wakabayashi et.al, NEC
IEDM, 2003
71
71
トンネルによる限界 ゲート長 3nmあたり
Tunneling
distance
3 nm
Gate Oxd
Channel
究極の限界
Atom
distance
0.3 nm
72
Subthresholdリーク電流増大による限界
5 nm 当たりで厳しい
Log Id (A)
10-3
.5V
0
=
Vd
Id
Ion
Vd(電源電圧）
Vg=0V
Vth (閾値電圧)
3.3桁
増大
Ioff
@Vd=1.5V
10-9
Subthreshold
領域
Vg = 0V
Vd(電源電圧)1/3
0.5V
1.5V
Vth (閾値電圧） 1/3
300mV
Vg
Ioff
10-7
100mV
Id
-
Vg
Ioff
@Vd=0.5V
60m
V/d
ec
10-5
オフ領域 オン領域
.5V
1
=
Vd
Vg (V)
73
NanoCMOSの進化
74
High-kゲート絶縁膜技術
（k：比誘電率）
75
ゲート長を短くする時、ドレインからの空乏層の延びを
抑えないとsubthresholdリーク電流が更に増大
これを抑制するにはゲート絶縁膜を薄くして、ゲート電圧による
チャネル電位の制御をよくする必要がある。
0V
0V
ゲート電極
ゲート絶縁膜
ソース
1V
ドレイン
チャネル
電位0V
空乏層
0V ＜電位＜1V
深いところを流れる
基板 0V
リーク電子流
76
Downscaling of MOSFET
Lg: Gate length, Wg: Gate width, tox: Gate oxide thickness, Vdd: Supply voltage
Lg, Wg, tox, V shrink with same factor k~0.7 about every 3 years Drain current: Id = vinjWgCo (Vg‐Vth) = Wgtox ‐1(Vg‐Vth)
= KK‐1K=K
Gate Capacitance : Cg = εoεoxLgWg/tox = KK/K = K
Switching time: τ = CgVdd/Id = KK/K = K
Clock frequency: f = 1/τ = 1/K
Power for MOSFET: P = fCV2/2 = K‐1K (K1 )2 = K2 (P per cycle = CV2/2 = K3) 77
Every 6 years
k= 0.72 =0.5 Ideally;
Vdd
0.5
tox
0.5
Id
0.5
Cg
τ
0.5
f 2
P
(P per cycle
Downscaling decrease the power consumption
and increase the performance of MOSFET 0.5
0.52 = 0. 25 0.53 = 0. 125) Lgate and tox(EOT) scaling trend
A. Toriumi (Tokyo Univ), IEDM 2006, Short Course
tox (
(
78
Why tox thinning
Region governed
by gate bias
0V
Region governed DL touch with S
By drain bias
Region (DL)
Gate metal
0V
Source
Gate oxide
0V
Vdd
1V
Large IOFF
1V
Drain
0V
No tox
thinning
0V < Vdep＜1V
0V < Vdep＜1V
Channel
Large IOFF
tO
Substrate 0V
0V
Depletion
Region (DL)
X
th
inn
ing
0V
0V
0V
Vdd
0.5V
0V
tox and Vdd have to be decreased for better
channel potential control Æ IOFF Suppression
79
Why tox thinning
K. Henson, et al., (IBM) IEDM 2008, p.645
K. J. Kuhn (Intel), IEDM 2007, p.471
DIBL (Drain Induced Barrier Lowering)
Vth (Threshold Voltage) variation
tOX thinning
Normalzed C2 to 180nm
1.1
1
Minimal
0.9
oxide scale HiK + MG
(Metal
0.8
gate)
0.7 Tox scaling
0.6
0.5
tOX thinning
⎛ 4 4q 3ε φ
si B
⎜
2
⎝
σVTran = ⎜
⎞ T
⎟ ⋅ ox
⎟ ε ox
⎠
4
⎛
N
⋅⎜
⎜ Leff ⋅ Weff
⎝
⎞ 1 ⎛
c2
⎟=
⎜
⎟
⎜
2 ⎝ Leff ⋅ Weff
⎠
⎞
⎟
⎟
⎠
0.4
180nm 130nm 90nm 65nm 45nm
Better control of channel potential
80
Suppression of SCE & Vth variability
Why tox thinning
1V
1V
Gate oxide
Inversion layer
Small Cox
Æ Low inversion electron density
Æ Small ION
tOX thinning
Gate oxide
Inversion layer
Large Cox
Æ High inversion electron density
Æ Large ION
81
Limit in tox thinning
Gate oxide should be thicker than mono atomic layer
0.8 nm gate oxide thickness MOSFETs operate
0.8 nm Æ Distance of 3 Si atoms Æ 2 mono layers
R.Chau, et al., (Intel) IWGI 2003
82
Limit in tox thinning
W.F.Clark, (IBM) VLSI 2007 Short Course
R.Chau, et al., (Intel) IWGI 2003
Power Density [W/cm2]
1000
100
Active Power
10
1
Passive Power
Gate
Leakage
0.1
0.01
0.001
1
0.1
0.01
Gate Length [µm]
Gate Leakage Power Density becomes significantly large
with Lg reduction, and thus, with tox thinning!!
83
Solution
To use high‐k dielectrics
K: Dielectric Constant
Thin SiO2
SiO2
Thick high‐k dielectrics
High‐k
K=4
K=20
Almost the same electric characteristics
84
5 times thicker
Small leakage
Current
However, very difficult and big challenge!
From SiO2 to High-k dielectrics
“SiO2 is at the very heart of the transistor, and replacing
it is like performing a heart transplant,” said Robin
Degraeve, a researcher at the IMEC in Leuven, Belgium.
EE Times. 4/8/03, “High-k insulators line up at the gate”
“High-k is a very tough problem,” he [Bijan Davari, vice
president of tech development at IBM Microelectronics] said.
“People have started working on it, but not enough attention
has been paid to it. Silicon dioxide is this amazing material,
the interface with silicon is so good, it will take more time
to develop alternatives.”
EE Times. 6/11/02, “Technologist sketches IBM’s silicon
road map”
85
Equivalent Oxide Thickness (EOT)
Combination of high-k and metal gate is important
K. Natori, et al., (Tsukuba Univ) SSDM 2005, p.286
Metal
Poly-Si
Poly-Si(1020cm-3)
C Poly
(EOT: 0.3 nm)
S
COX
CSi
Cmetal
Depletion
SiO2
D
CMetal
(EOT: 0.1 nm)
S
Silicon Substrate
COX
CSi
High-k
D
Silicon Substrate
Equivalent Oxide Thickness (EOT): gate dielectrics itself, Cox
Capacitance Equivalent Thickness (CET): entire gate stack,
Metal gate can eliminate the poly-Si depletion.
Inversion CET = Tinv ≈ EOT + 0.4nm
86
with metal gate electrode
Cmetal is finite because of
quantum effect. In other words
electron is not a point charge
located at the interface but
distributed charge.
High-k gate dielectrics
J. Robertson (Cambridge Univ),
Rep. Prog. Phys. 69, 327, 2006
A. Toriumi (Tokyo Univ), IEDM 2006, Short Course
⎛
⎞
k
⎜
J g ∝ exp − A m ∗ Φ B ⋅
⋅ EOT ⎟
⎜
⎟
k SiO2
⎝
⎠
Band gap of high-k materials are inversely
proportional to the k-value
87
Figure of merit
-log(Jg)∝
Too Large k enhances SCE
Comparison of High-k
and SiO2 MOSFETs
Lg =40 nm, Vd = 0.1V, EOT = 2nm
0.05
Id (mA)
SiO2
0.04
0.03
0.02
ε r = 3.9
Source
Drain
Substrate
k = 390
Too large
High-k
Vg (V)
0.01
Too large
high-k
K = 3.9
SiO2
Gate
ε r = 390
Source
0
-2
SiO2
0
Vg= 0V, Vd=0.5V
gate
ε r=
3.9
Oxide
film
88
Gate
Source
Magnified
100 times
in vertical
direction
Drain
2
Drain
Substrate
4
Vg= 0V, Vd=0.5V
Too large
high-k
outside
ε r = 3.9
gate
oxide
film
ε r=
390
Penetration of lateral
field from Drain through
high-k causes
significant short channel
effects
R. Fujimura., (Tokyo Tech.) et al.,
ECS Symp. on ULSI Process
Integration II, Volume 2001-2,
pp.313-323, 2001,
Choice of high-k
High-k film: amorphous and flat Æ not like perovskite-type compoud
●
H
Candidates
● Gas or liquid
at 1000 K
Unstable at Si interface
○ Radio active ●
He
① Si + MOX M + SiO2
Li Be ② Si + MO MSi + SiO
X
X
2
● ● ● ● ● ●
B C N O F Ne
① Mg ③ Si
Na
②
K Ca Sc Ti
●
Rh Sr Y Zr
● ③
Hf
Cs Ba ★
○ ○
○
Fr Ra ☆ Rf
● ● ●
Al Si ●
P S Cl Ar
+ MOX M + MSiXOY
①
V
①
Nb
①
Ta
○
Ha
① ①
Cr Mn
①
Mo Tc
① ①
W Re
○ ○
Sg Ns
①
Fc
①
Ru
①
Os
○
Hs
①
Co
①
Rb
①
Ir
○
Mt
①
Ni
①
Pd
●
Pt
①
Cu
●
Ag
●
Au
①
Zn
①
Cd
●
Hg
①
Ga
①
In
●
Tl
①
Ge
①
Sn
①
Pb
●
As
①
Sb
①
Bi
●
Se
①
Te
○
Po
●
Br
●
I
○
At
○
★ La Ce Pr Nd Pm Sm Eu Gd Tb Dy Ho Er Tm Yｂ Lu
○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○
☆ Ac Th Pa U Np Pu Am Cm Bk Cf Es Fm Md No Lr
89
R. Hauser, IEDM Short Course, 1999
Hubbard and Schlom, J Mater Res 11 2757 (1996)
●
Kr
●
Xe
○
Rn
Band offset
J. Robertson (Cambridge Univ),
Rep. Prog. Phys. 69, 327, 2006
Offset
Si
Insulator
Offset
Conduction
Band bottom
Band Offset is desirable as high as possible
to suppress the tunneling leakage
Valence
Band top
90
Comparison of calculated various high-k oxide
band offset against Si
Conduction band offset vs. Dielectric constant
Oxide
SiO2
Band offset
Si
Band Discontinuity [eV]
Leakage Current by Tunneling
4
Best
2
2nd Best
0
-2
-4
-6
0 10 20 30 40
Dielectric Constant
T. Hattori,(Musashi Inst. Tech.), 91 Microelecron. Eng. 2004. vol. 72, p.283
50
Choice of high-k
●
H
Candidates
● Gas or liquid
at 1000 K
Unstable at Si interface
○ Radio active ●
He
① Si + MOX M + SiO2
Li Be ② Si + MO MSi + SiO
X
X
2
● ● ● ● ● ●
B C N O F Ne
① Mg ③ Si
Na
②
K Ca Sc Ti
●
Rh Sr Y Zr
● ③
Hf
Cs Ba ★
○ ○
○
Fr Ra ☆ Rf
● ● ●
Al Si ●
P S Cl Ar
+ MOX M + MSiXOY
①
V
①
Nb
①
Ta
○
Ha
① ①
Cr Mn
①
Mo Tc
① ①
W Re
○ ○
Sg Ns
①
Fc
①
Ru
①
Os
○
Hs
①
Co
①
Rb
①
Ir
○
Mt
①
Ni
①
Pd
●
Pt
①
Cu
●
Ag
●
Au
①
Zn
①
Cd
●
Hg
①
Ga
①
In
●
Tl
①
Ge
①
Sn
①
Pb
●
As
①
Sb
①
Bi
●
Se
①
Te
○
Po
●
Br
●
I
○
At
○
★ La Ce Pr Nd Pm Sm Eu Gd Tb Dy Ho Er Tm Yｂ Lu
○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○
☆ Ac Th Pa U Np Pu Am Cm Bk Cf Es Fm Md No Lr
92
R. Hauser, IEDM Short Course, 1999
Hubbard and Schlom, J Mater Res 11 2757 (1996)
●
Kr
●
Xe
○
Rn
HfO2 based dielectrics
are selected as the
first generation
materials, because of
their merit in
1) band-offset,
2) dielectric constant
3) thermal stability
La2O3 based
dielectrics are
thought to be the next
generation materials,
which may not need a
thicker interfacial
layer
Some difficulty was
yygroscopicity or
moisture absorbency
Æ Solved by in-situ
process and also by
La silicate formation
EOT can be larger for MG (Multiple gate)
MG (Multiple Gate)
Bulk (Planar)
(Fin, Tri-gate Ω-gate, nanowire)
0V
Larger EOT
0V
Gate
0V
1V
Gate
1V
0V
Gate
0V
Better control of channel potential by double gate.
93
Choice of metal for gate
T. Skotnicki, et al.,
(STMicroelectronics)
T-ED, vol. 55, no. 1, p. 96, 2008
Gate metal information is
not published so much;
Metal names are hidden in
some papers by naming
the metals such as M1, M2
Metal properties
Low workfunction
(~4.1eV)
94
≒ Small electronegativity
≒ High reactivity
Thermally unstable
High workfunction ≒ Large electronegativity
(~5.1eV)
≒ Low reactivity
Poor contact (easily removed)
Issues in high-k/metal gate stack
Oxygen concentration control
for prevention of EOT
increase and oxygen vacancy
formation in high-k
Suppression of gate
leakage current
Endurance for high
temperature process
Flat metal/high-k
interface for better
mobility
Suppression of
metal diffusion
Suppression of
oxygen vacancy
formation
Small interfacial state
density at high-k/Si
Control of interface reaction
and Si diffusion to high-k
95
Reliability: PBTI,
NBTI, TDDB
O
Metal
Oxygen diffusion control for
prevention of EOT increase
and oxygen vacancy
formation in high-k
Workfunction engineering for
Vth control
Suppression of FLP
High-k
SiO2-IL
Interface dipole control
for Vth tuning
Remove contamination
introduced by CVD
Si-sub.
Thinning or removal of
SiO2-IL for small EOT
Back to 2003 ~ Fermi Level Pinning ~
C. Hobbs, et al., (Motorola) VLSI 2003, p.9
Poly-Si/HfO2
Difficulty in controlling Vth
K. Shiraishi, et al., (Tsukuba Uni) VLSI 2004, p.108
96
Mechanisms of Fermi Level Pinning
K. Shiraishi, et al., (Tsukuba Univ) VLSI 2004, p.108
Because of FLP, Vth of pMOSFET becomes too high
97
Back to 2003 ~ a landmark the year ~
R.Chau, et al., (Intel) IWGI 2003
R.Chau, et al., (Intel) Electron Device Lett.,
vol.25, no.6, p.408, 2004
Dual Metal Gate with High-k (Intel)
By using a new material combination of high-k gate dielectrics
and metal gates, Intel's 45nm transistors significantly improve
performance.
Intel
is on track for 45nm production in the second half of 2007.
98
45nm High-k + Metal Gate Transistors
High-k-First,
Metal-Last
K. Mistry, et al., (Intel) IEDM 2007, p.247
Benefits compared to 65nm node
>25x lower gate oxide leakage
>30% lower switching power
~30% higher drive current, or
>5x lower source-drain leakage
“The implementation of high-k and metal materials
marks the biggest change in transistor technology
since the introduction of polysilicon transistors in the
late 1960s,” said Intel's co-founder Gordon Moore.
99
45nm High-k needs IL(Interfacial Layer)
(S
Metal
ca
lin
g)
Power per MOSFET (P)
Metal
SiO2/SiON
HfO2
Si
SiO2
45nm node
Lg=22nm
IL
0.5∼0.7nm
Si
Introduction of High-k
Still SiO2 IL (Interfacial Layer)
is used at Si interface to realize
good mobility
EOT=1.0nm
Metal
High-k
EOT Limit
~0.7 nm
Si
EOT=0.5nm
100
Year
Technology for
direct Contact
of high-k and Si
is necessary
Why high mobility channel materials?
Arming higher performance at lower supply voltage
Both 1) and 2) are important
1) High injection
Velocity of carriers
2) High mobility of carriers
vinj
D
S
III-V (n-channel) or Ge (p-channel)
Problems: Technologies and Cost
Interfacial properties at the gate insulator/semiconductor
Contact resistance at Source/Drain and semiconductor
Different semiconductors for n- and p- channel FETs
101
Integration
on Si wafer
High mobility channel materials
S. Takagi, et al., (Tokyo Univ) T-ED, vol. 55, no. 1, p. 21, 2008.
electron mob.
(cm2/Vs)
Si
Ge
GaAs
InP
InAs
InSb
1600
3900
9200
5400
40000
77000
0.067
0.082
0.023
0.014
200
500
850
electron effective mt: 0.19
mass (/m0)
ml: 0.916
mt: 0.082
ml: 1.467
hole mob.
(cm2/Vs)
430
1900
400
hole effective
mass (/m0)
mHH: 0.49
mLH: 0.16
mHH: 0.28
mLH: 0.044
mHH: 0.45
mLH: 0.082
band gap (eV)
1.12
0.66
1.42
1.34
0.36
0.17
permittivity
11.8
16
12
12.6
14.8
17
mHH: 0.45 mHH: 0.57 mHH: 0.44
mLH: 0.12 mLH: 0.35 mLH: 0.016
Better carrier transport
Higher drive current at low power supply
102
What ITRS 2011 says?
2016 (4 years from now)
Si Multi gate MOSFET (Tri-gate etc.)
Manufacturing solutions are known
Lg = 15.3 nm, EOT = 0.76 nm
2018 (6 years from now)
Si Multi gate MOSFET
Manufacturing solutions are almost known
Lg=12.8nm, EOT=0.68nm, Vdd=0.73V, Idsat=1.80mA/µm
vinj=18.2Mcm/s, CV/I= 0.24ps, CV2=0.31fV/µm
III-V MOSFET (Only 6 years from now!!)
Manufacturing solutions are not known
Lg=14nm, EOT=0.68nm, Vdd=0.63V, Idsat=2.2mA/µm
vinj=42.9Mcm/s, CV/I= 0.13ps, CV2=0.18fV/µm
103
What ITRS 2011 says?
2026 (14 years from now)
Si Multi gate MOSFET
Manufacturing solutions are not known
Lg=5.9nm, EOT=0.45nm, Vdd=0.57V, Idsat=1.80mA/µm
vinj=26.7Mcm/s, CV/I= 0.10ps, CV2=0.14fV/µm
III-V MOSFET
Manufacturing solutions are not known
Lg=5.8nm, EOT=0.45nm, Vdd=0.54V, Idsat=2.51mA/µm
vinj=66.4Mcm/s, CV/I= 0.06ps, CV2=0.09fV/µm
104
ITRS 2011 for Si (HP: High Performance Logic)
∗1: Thicker EOT for MG(Multiple gate : Fin/Tri gate, nanowire)
2012
2014
2016
2018
2020
2022
2024
2026
Lg (nm)
22
18
15.3
12.8
10.6
8.9
7.4
5.9
Vdd (V)
0.87
0.82
0.77
0.73
0.68
0.64
0.61
0.57
0.84
0.73
0.8
0.61
0.72
0.76
0.63
0.68
0.54
0.62
0.56
0.50
0.45
1.8
1.8
1.8
1.8
1.8
0.429
0.409
0.393
0.362
0.320
0.284
0.238
234
223
242
225
228
231
237
0.24
0.24
0.20
0.19
0.16
0.13
0.10
Year of Production
EOT (nm)
Bulk
FD SOI
∗1: MG
Mobility enhancement
factor due to strain
Bulk
FD SOI
MG
Bulk
Vt,sat (mV) FD SOI
MG
Bulk
CV/I (ps)
FD SOI
NMOS
MG
Cg Ideal
(fF/µm)
1.8
1.8
1.8
0.658
0.611
0.529
0.576
289
0.57
Manufacturing solutions
105 or is being optimized
exist
302
222
0.47
0.38
0.455
310
227
217
0.38
0.30
0.29
Manufacturing solutions
are known
Manufacturing solutions
are NOT known
ITRS 2011 for Si (HP),contd
Year of Production
Lg (nm)
Bulk
FD SOI
MG
Bulk
Id,sat
FD SOI
(mA/µm)
MG
Isd,leak (nA/µm)
Bulk
Rsd
FD SOI
(Ω-µm)
MG
Bulk
CV2
FD SOI
(fJ/µm)
MG
Equivalent
Injection velocity
Vinj (107 cm/s)
2012
2014
2016
2018
2020
2022
2024
2026
22
18
15.3
12.8
10.6
8.9
7.4
5.9
1.09
1.18
1.37
1.33
1.51
1.68
1.670
1.654
1.685
100
149
228
257
0.49
0.38
0.38
1.63
1.82
1.83
2.05
2.26
2.38
2.67
1.791
1.805
100
1.942
1.916
100
2.030
100
2.152
100
2.308
100
187
218
153
186
160
133
104
0.32
0.31
0.26
0.25
0.21
0.17
0.14
1.367
100
232
0.68
Manufacturing solutions
exist
or is being optimized
106
1.496
1.530
100
183
274
0.57
0.47
Manufacturing solutions
are known
Manufacturing solutions
are NOT known
ITRS 2011 for III-V/Ge
Year of Production
2018
2020
2022
2024
2026
Lg (nm)
14
11.7
9.3
7.4
5.8
Vdd (V)
0.63
0.68
8
4
0.28
0.41
229
230
0.13
0.21
0.61
0.62
8
4
0.24
0.36
230
231
0.11
0.17
0.58
0.56
8
4
0.20
0.30
238
241
0.09
0.13
0.56
0.50
8
4
0.16
0.25
245
249
0.07
0.10
0.54
0.45
8
4
0.13
0.21
251
254
0.06
0.08
EOT (nm)
Mobility enhancement
factor due to
channel material
III-V
Cg Ideal
(fF/µm)
III-V
Ge
Vt,sat (mV)
III-V
Ge
CV/I (ps)
III-V
Ge
Ge
Manufacturing solutions
are NOT known
107
ITRS 2011 for III-V/Ge,Contd
Year of Production
Lg (nm)
Equivalent
Injection velocity
Vinj (107 cm/s)
III-V
Id,sat
(mA/µm)
III-V
Ge
Ge
Isd,leak (nA/µm)
Rsd
(Ω-µm)
III-V
Ge
CV2
(fJ/µm)
III-V
Ge
2018
2020
2022
14
4.29
2.26
2.200
1.769
100
11.7
4.58
2.44
2.343
1.932
100
9.3
7.4
5.32 5.93
2.86 3.19
2.523 2.703
2.121 2.330
100
100
5.8
6.64
3.63
2.884
2.555
100
131
149
0.18
0.23
113
126
0.15
0.20
96
105
0.13
0.16
70
72
0.09
0.11
Manufacturing solutions
are NOT known
108
2024
82
85
0.11
0.14
2026
ゲート絶縁膜薄膜化はそろそろ限界？
By Robert Chau, IWGI 2003109
Cluster tool for high-k thin film deposition
Sputter for metal
5 different target
Preparation
Room
E-Beam Evaporation
8 different target
Flash Lamp
Anneal
Robot
Micro to mille-seconds
room
110
研究風景
111
111
Reports on direct contact of high-k/Si
Our approach
IL scavenging
500 oC, 30 min
K. Kakushima, et al.,
ESSDERC2009
T. Ando, et al., IEDM. p.423 (2009).
W
La2O3 k=23
La-silicate
k=8~14
1 nm
La2O3+Si+nO2
→ La2SiO5, La10(SiO4)6O3
La9.33Si6O26, La2Si2O7
Control of oxygen atoms
Direct HfO2/Si structure
2012‐4‐23
Silicate formation
La2O3 can easily achieve
direct contact of high-k/Si
Event, Venue information
112
112
Gate Leakage vs EOT, (Vg=|1|V)
Al2O3
1.E+01
HfAlO(N)
HfO2
HfSiO(N)
1.E+00
Current density ( A/cm
2
)
HfO2
HfTaO
1.E-01
La2O3
La2O3
Nd2O3
Pr2O3
1.E-02
PrSiO
PrTiO
SiON/SiN
1.E-03
Sm2O3
SrTiO3
1.E-04
Ta2O5
TiO2
1.E-05
ZrO2(N)
0
0.5
1
1.5
EOT ( nm )
2
2.5
3
ZrSiO
ZrAlO(N)
113
113
EOT=0.37nm（世界レコード）
La2O3
EOT=0.37nm
W/L = 50µm /2.5µm
3.5E-03
Vg=0V
Vg=0.2V
3.0E-03
Id (V)
EOT=0.40nm
2.5E-03
2.0E-03
EOT=0.48nm
W/L = 50µm /2.5µm
Vg=0V
Vth=-0.06V
Vg=0.2V
W/L = 50µm /2.5µm
Vg=0V
Vth=-0.05V
Vth=-0.04V
Vg=0.2V
Vg=0.4V
Vg=0.4V
Vg=0.4V
Vg=0.6V
Vg=0.6V
Vg=0.6V
Vg=0.8V
Vg=0.8V
Vg=0.8V
Vg=1.0V
Vg=1.0V
Vg=1.0V
Vg=1.2V
Vg=1.2V
Vg=1.2V
1.5E-03
1.0E-03
5.0E-04
0.0E+00
0
0.2
0.4
0.6
Vd (V)
0.8
10
0.2
0.4
0.6
0.8
10
0.2
Vd (V)
0.4
0.6
0.8
1
Vd (V)
0.48 Æ0.37nm Increase of Id at 30%
114
114
Si benchmark (nMOSFET)
Gate stack
EOT
Mobility
Vth
SS
DIBL
Ref.
90mV/dec
147mV/V
IBM
VLSI2011
TiN/Cap/HfO2
110cm2/Vs
~0.4V
0.52nm
13
-2
(at 1x10 cm ) (Lg=24nm)
TiN/Cap/HfO2
0.55nm
140cm2/Vs
(at 1MV/cm)
0.5nm
110cm2/Vs
(at 0.8MV/cm)
0.3V
(Lg=1um)
Metal/HfO2
0.59nm
130cm2/Vs
(at 1MV/cm)
0.45V
(Lg=1um)
Metal/Hf-based
0.65nm
0.3~0.4V
90mV/dec
(Lg=~30nm)
100mV/V
Samsung
VLSI2011
Metal/Hf-based
0.95nm
~0.3V
100mV/dec ~200mV/V
(Lg=30nm)
Intel
IEDM2009
Metal(A)/Cap/HfO
W/La-silicate
115
2
0.62nm
155cm2/Vs
(at 1MV/cm)
IBM
VLSI2009
IMEC
IEDM2009
Sematech
VLSI2009
75mV/dec
-0.08V
~70mV/dec
(Lg=10um)
Tokyo Tech.
T-ED2012
InGaAs Performance Benchmark Structure
In0.53Ga0.47As
(Purdue Univ)
Y. Xuan, et al.,
IEDM2007,
p.637.
Planar
(Purdue Univ)
Y. Wu, et al.,
IEDM2009,
p.323.
(Intel)
M. Radosavljevic,
et al., IEDM2011,
p.765.
(Purdue Univ)
P. D. Ye, et al.,
IEDM2011,
p.769.
(Tokyo Univ)
S. Takagi, et al.,
VLSI2011,
p.58.
FinFET
Tri-gate
GAA
MOSFET
Metal S/D
Dielectric/EOT
8nm ALD
Al2O3
5nm ALD
Al2O3
notreported
10nm ALD
Al2O3
10nm ALD
Al2O3
Mobility/gm
1200
(cm2/Vs)
~700
(µS/µm)
notreported
701
(µS/µm)
2810
(cm2/Vs)
Lch (nm)
500nm
100nm
DIBL
(mV/V)
350
180
~50
210
-
SS
(mV/dec)
240
145
~90
150
103
116
50nm
50nm
(Wfin=30 nm) (Wfin=30 nm)
(66 mV/dec
at Lg=20µm)
Long channel
Si nanowire FET 技術
117
ドレインからの空乏層の延びを抑制する為には、チャネルを囲むように
ゲート電極を設けるのが効果的
この構造でゲート絶縁膜の薄膜化を２、3世代後戻りできる。
0V
0V
ゲート電極
ゲート絶縁膜
ドレイン
ソース
チャネル
1V
ゲート絶縁膜
Si nanowire
空乏層
ゲート電極
基板 0V
118
118
SOI Wafer
Si
長方形
Nanowire
リソグラフィー
Si
円形
Nanowire
酸化
または
H2アニール
Si
SiO2
SiO2
SiO2
Si
Si
Si
119
119
Because of off-leakage control,
Planar Æ ＦｉｎÆ Nanowire
1
S
D
Wdep
Leakage current
Gate
Source
Drain
Planar FET
Fin FET
Nanowire FET
120
Nanowire FET
2015
2020
22 or 16nm node
11 or 8nm node
Multiple Gate (Fin) FET
ITRS 2009
Nanowire FET
Bulk → Fin → Nanowire
SiSiナノワイヤ
Nanowire
Bulk or SOI
Fin
121
1
Si nanowire FET as a strong candidate
S
1. Compatibility with
current CMOS process
2. Good controllability of IOFF
D
Wdep
カットオフ
Leakage current
3. High drive current
1D ballistic
conduction
Off電流の
cut-off
Drain
source
Multi quantum
Channel
バンド図
Source
drain
Gate:OFF
Gate:
OFF
High integration
of wires
E
Quantum
channel
量子チャネル
Quantum
channel
量子チャネル
量子チャネル
Quantum
channel
量子チャネル
Quantum channel
k
122
122
Increase the Number of quantum channels
By Prof. Shiraishi of Tsukuba univ.
4 channels can be used
Eg
Eg
Energy band of Bulk Si
Energy band of 3 x 3 Si wire
123
123
Device fabrication
( )
Si/Si0.8Ge0.2
superlattice
epitaxy on SOI
Anisotropic
etching
of these layers
Isotropic
etching
of SiGe
SiN HM
The NW diameter
is controllable
down to 5 nm
by self limited oxidation.
SiN
SiGe
Si
SiGe
Si
SiGe
Si
BOX
BOX
BOX
Gate depositions Gate etching
HfO2 (3nm)
TiN (10nm)
Poly-Si (200nm)
Gate
Gate
S/D implantation
Spacer formation
Activation anneal
Salicidation
Standard
Back-End
of-Line
Process
Process Details :
C. Dupre et al.,
IEDM Tech. Dig., p.749, 2008
BOX
BOX
7
124
3D-stacked Si NWs with Hi-k/MG
Cross-section
SiN HM
Drain
Source
Top view
Gate
500 nm
<110>
Wire direction : <110>
50 NWs in parallel
3 levels vertically-stacked
Total array of 150 wires
EOT ~2.6 nm
NWs
50nm
BOX
8
125
SiNW Band structure calculation
126
Cross section of Si NW
First principal calculation,
D=1.96nm
[001]
D=1.94nm
[011]
D=1.93nm
[111]
127
Si nanowire FET with 1D Transport
Energy (eV)
Orientation
[001]
Diameter (nm) 0.86
1
[111]
0.89
[011]
0.94
0
0
-1
G
Z G
Energy (eV)
Orientation
[001]
Diameter (nm) 3.00
1
Wave Number
(a)
Z G
Z
Small mass with [011]
[111]
1.93
[011]
3.94
Large number of
quantum channels
with [001]
0
0
-1
G
ZG
Wave Number
(b)
Z G
Z
128
Atomic models of a Si quantum dot and Si nanowires
6.6 nm diameter SiQD
（ 8651 atoms）
20 nm diameter Si(100)NW
（ 8941 atoms ）
10 nm diameter Si(100)NW
（ 2341 atoms）
129
Band Structure and DOS of Si(100)NWs (D=1nm, 4nm, and 8nm)
D=1nm
D=4nm
D=8nm
1.2
1.0
1.1
0.9
1.0
0.8
3.4
3.0
(eV)
(eV)
(eV)
3.2
0.9
0.7
2.8
0.8
0.6
0.7
0.5
2.6
0.5
0.4
0.0
-0.5
(eV)
0.0
(eV)
(eV)
0.0
-0.4
-0.2
-0.4
-1.0
-0.8
-0.6
0.8
0.6
0.4
0.2
0.0
-10
-8
-6
-4
-2
(eV)
0
2
4
6
D=1 nm
Si21H20（41 atoms)
KS band gap=2.60eV
1.0
DOS ( States / eV atom )
1.0
DOS ( States / eV atom )
DOS ( States / eV atom )
-1.5
0.8
0.6
0.4
0.2
0.0
-12
-10
-8
-6
-4
(eV)
-2
0
2
D = 4 nm
Si341H84（425 atoms)
KS band gap = 0.81eV
1.0
0.8
0.6
0.4
0.2
0.0
-12
-10
-8
-6
-4
(eV)
-2
0
2
D=8 nm
Si1361H164 (1525 atoms)
KS band gap=0.61eV
130
KS band gap of bulk (LDA) = 0.53eV
SiNW Band compact model
131
Landauer Formalism for Ballistic FET
Qf
µS
Energy
E2max
Qb
µD
O
xmax
xmin
x
E2min
E2min
µD
qVD
E1
µS
E0
k
Qb
From xmax to xmin
Qf
⎧ 1 + exp[( µ S − Ei 0 ) / k BT ] ⎫
⎛ k BT ⎞
⎟⎟∑ g i ln ⎨
I D = G0 ⎜⎜
⎬
⎝ q ⎠ i
⎩1 + exp[( µ D − Ei 0 ) / k BT ]⎭
132
IV Characteristics of Ballistic SiNW FET
40
Vg-Vt=1.0 V
Current (uA)
35
30
25
T=1K
T=300K
0.7 V
20
15
10
0.3 V
5
0.05 V
0
0
0.1
0.2
0.3
Drain Bias (V)
0.4
0.5
Small temperature dependency
35µA/wire for 4 quantum channels
133
Model of Carrier Scattering
Linear Potential Approx. ： Electric Field E
F(0)
ε~kBT
Elastic Backscatt.
＋（Optical Phonon Emission）
Elastic Backscatt.
G(0)
*
ε
Optical
V(x)
Source
Transmission
Probability
to Drain
Phonon
Channel
0
Initial Elastic
Zone
Transmission
Probability : Ti
x0
Optical Phonon
Emission Zone
x
To Drain
F ( 0) − G ( 0) ⎞
⎟⎟
T (ε ) =
F ( 0)
⎠ Injection from Drain =0
134
Résumé of the Compact Model
q
I=
gi ∫ [ f (ε , µ s ) − f (ε , µ D ) ] Ti d ε
∑
πh i
(VG − Vt ) − α
µS − µ0
q
=
Q f + Qb
CG
.
CG =
q
π
T (ε ) =
∑
i
2π ε ox
⎛ r + t ox
ln⎜
⎝ r
⎞
⎟
⎠
.
.
Planar
Gate
GAA
⎤
⎡
⎧
⎫
⎥
⎢∞
⎪
0 ⎪
dk
1
1
⎪
⎪
−∫⎨
−
gi ⎢ ∫
Ti (ε i (k ))dk ⎥
⎬
⎥
⎢ −∞
⎧ ε i (k ) − µ S ⎫ −∞ ⎪
⎧ ε i (k ) − µ S ⎫
⎧ ε i (k ) − µ D ⎫ ⎪
1 + exp ⎨
⎥
⎢ 1 + exp ⎨
⎬
⎬ 1 + exp ⎨
⎬⎪
⎪
k
T
k
T
k
T
B
B
B
⎩
⎭
⎩
⎭
⎩
⎭⎭
⎣⎢
⎩
⎦⎥
2 D0 qE
(
⎧⎪ 2r + t ox + t ox ⎫⎪
ln ⎨
⎬
⎪⎩ 2r + t ox − t ox ⎪⎭
µ S − µ D = qVD C =
G
(Electrostatics requirement)
Q f + Qb =
2π ε ox
⎛ qEx0 + ε ⎞
B0 + D0 + D0 qE + 2mD0 B0 ln ⎜
⎟
ε
⎝
⎠
)
(Carrier distribution
in Subbands)
Unknowns are ID, (µS-µ0), (µD-µ0), (Qf+Qb)
135
I-VD Characteritics (RT)
45
Current [uA]
40
35
VG-Vt=0.1V,Bal.
30
VG-Vt=0.1V,Qbal
VG-Vt=0.4V,Bal.
25
VG-Vt=0.4V,Qbal.
20
VG-Vt=0.7V,Bal.
VG-Vt=0.7V,Qbal.
15
VG-Vt=1.0V,Bal.
10
VG-Vt=1.0V,Qbal.
5
0
0
0.1
0.2
0.3
0.4
0.5
0.6
Drain Bias [V]
‡ Electric current ２０∼25 µA
‡ No satruration at Large VD
136
SiNW FET Fabrication
137
J. W. Sleight, IEDM Short Course 2011
138
J. W. Sleight, IEDM Short Course 2011
139
J. W. Sleight, IEDM Short Course 2011
140
J. W. Sleight, IEDM Short Course 2011
141
J. W. Sleight, IEDM Short Course 2011
142
J. W. Sleight, IEDM Short Course 2011
143
J. W. Sleight, IEDM Short Course 2011
144
J. W. Sleight, IEDM Short Course 2011
145
J. W. Sleight, IEDM Short Course 2011
146
J. W. Sleight, IEDM Short Course 2011
147
J. W. Sleight, IEDM Short Course 2011
148
149
150
Fabricated SiNW FET
SiNW
SiN support
a
N
ire
w
no
Poly-Si
SiN
30nm
151
Recent results to be presented by ESSDERC 2010 next week in Sevile
7.E-05
70
6.E-05
60
(a)
Vg-Vth=1.0 V
0.8 V
5.E-05
50
4.E-05
40
30
3.E-05
0.6 V
Vg-Vth= -1.0 V
2.E-05
20
0.4 V
0.2 V
1.E-05
10
1.E-03
-3
10
Drain Current (A)
Drain Current (µA)
Wire cross-section: 20 nm X 10 nm
0
0.E+00
1.E-04
-4
10
(b) Vd=-1V
Vd=1V
1.E-05
-5
10
1.E-06
-6
10
Vd=-50mV
1.E-07
-7
10
pFET
1.E-08
-8
10
Vd=50mV
nFET
1.E-09
-9
10
1.E-10
-10
10
1.E-11
-11
10
1.E-12
-12
10
-1.0 -0.5 0.0
0.5
1.0
Drain Voltage (V)
-1.5 -1.0 -0.5 0.0 0.5 1.0
Gate Voltage (V)
On/Off>106、60uA/wire
Lg=65nm, Tox=3nm
152
Bench Mark
(10x20)
102µA
70
VDD: 1.0~1.5 V
nMOS
60
(12x19)
pMOS
括弧内は寸法
を示す
40
(10)
ION (µA / wire)
50
(13x20)
Our Work
本研究で
得られた
オン電流
(12) (12)
(9x14)
30
(10)
(16)
20
(34)
(12x19) (5)
(8)
(10)
(13)
10
(8)
0
1
(10)
(12)
(10)
(5)
(3)
(3)
10
100
Gate Length (nm)
(30)
(19)
1000
153
Bench Mark
NW Cross-section (nm)
NW Size (nm)
Lg (nm)
EOT or Tox (nm)
Vdd (V)
Ion(uA) per wire
Ion(uA/um) by dia.
Ion(uA/um) by cir.
SS (mV/dec.)
DIBL (mV/V)
Ion/Ioff
This work Ref[11] Ref[12] Ref[13] Ref[14] Ref[15] Ref[4]
Rect.
Rect.
Rect.
Cir.
Cir. Elliptical Elliptical
10x20
10x20
14
10
10
12
13x20
65
25
100
30
8
65
35
3
1.8
1.8
2
4
3
1.5
1.0
1.1
1.2
1.0
1.2
1.2
1.0
60.1
102
30.3
26.4
37.4
48.4
43.8
3117
5010
2170
2640
3740
4030
2592
1609
2054
430
841
1191
1283
825
70
79
68
71
75
~75
85
62
56
15
13
22
40-82
65
~1E6
>1E6
>1E5
~1E6
>1E7
>1E7
~2E5
Ref[11] by Stmicro Lg=25nm,Tox=1.8nm
This work Lg=65nm,Tox=3nm
154
ION/IOFF Bench mark
Planer FET
1.0∼1.1V
S. Kamiyama, IEDM 2009, p. 431
P. Packan, IEDM 2009, p.659
is
h
T
Lg=500∼65nm
rk
o
w
1.2∼1.3V
SiナノワイヤFET
Y. Jiang, VLSI 2008, p.34
H.-S. Wong, VLSI 2009, p.92
S. Bangsaruntip, IEDM 2009, p.297
C. Dupre, IEDM 2008, p. 749
S.D.Suk, IEDM 2005, p.735
G.Bidel, VLSI 2009, p.240
155
156
Electron Density
電子濃度(x1019cm-3)
6 .E6
+19
角の部分
5 .E5
+19
Edge portion
4
4 .E + 1 9
平らな部分
Flat portion
3
3 .E + 1 9
2
2 .E + 1 9
1
1 .E + 1 9
0
0 .E + 0 0
0
2
4
6
8
Distance from SiNW Surface (nm)
157
Primitive estimation !
Compact model
コンパクトモデルの完成
12000
ION (µA/µm)
10000
SiNW (12nm×19nm)
Na
no
wi
re
低EOT実現技術
Small
EOT for high-k (33)
pMOSの高性能化
P-MOS
improvement
8000
(26)
Low S/D resistance
S/D寄生抵抗低減技術
6000
(20)
(15)
4000
(11)
2000
0
2008
2010
ION∝Lg-0.5×Tox-1
1µm当たり
# of wires /1µm
の本数
FD
bulk
2012
Assumptionの仮定
今回用いたI
ON
2014
2016
MG
ITRS
2018
2020
2022
2024
2026
Year
158
159
160
161
162
163
164
165
ご参考（中国のＩＣファブ）
6000
5410
3800
4000
3000
2000
351
1000
5634.7
4600
5000
3023
2147
702
1251
545
1247
1006
0
2003
2004
2005
Industry Scale (100M RMB)
2006
2007
2008
Market Scale (100M RMB)
166
例えば中国大連の例
大連のインテルFab 68 300mm
大連理工大学ＩＣプロセスプラットフォーム 200mm
大連理工大学ＩＣデザイン・テストセンター
インテルから44M USD (約40億円）の装置の寄付
167
Our roadmap for R &D
Source: H. Iwai, IWJT 2008
Current Issues
Si Nanowire
Control of wire surface property
Source Drain contact
Optimization of wire diameter
Compact I-V model
III-V & Ge Nanowire
High-k gate insulator
Wire formation technique
CNT:
Growth and integration of CNT
Width and Chirality control
Chirality determines conduction
types: metal or semiconductor
Graphene:
Graphene formation technique
Suppression of off-current
Very small bandgap or
no bandgap (semi-metal)
Control of ribbon edge structure
which affects bandgap 168
168
結論
CMOS集積回路とその技術開発は、今後節電社会に
おいて重要な役割を果たす
また、その市場は今後も毎年数％の勢いで増加が見
込まれている
Nano CMOS技術の最近の研究開発により、従来の限
界は打破され、今後少なくとも数世代は進化を遂げ
ると見られている
アジア諸国（台、韓、シンガポール、中国、インド）と欧
米でNano CMOS技術の研究に再び力を入れ始めて
いる
169
By Roberto Bez, IEDM Short Course 2010
170
By Roberto Bez, IEDM Short Course 2011
171
By Roberto Bez, IEDM Short Course 2011
172
By Roberto Bez, IEDM Short Course 2011
173
By Seon Young Cha, IEDM Short Course 2011
174
By Seon Young Cha, IEDM Short Course 2011
175
By Seon Young Cha, IEDM Short Course 2011
176
By Seon Young Cha, IEDM Short Course 2011
177
By Seon Young Cha, IEDM Short Course 2011
178
By Seon Young Cha, IEDM Short Course 2011
179
By Seon Young Cha, IEDM Short Course 2011
180
By Seon Young Cha, IEDM Short Course 2011
181
By Seon Young Cha, IEDM Short Course 2011
182
By Seon Young Cha, IEDM Short Course 2011
183
By Seon Young Cha, IEDM Short Course 2011
184
By Seon Young Cha, IEDM Short Course 2011
185
By Seon Young Cha, IEDM Short Course 2011
186
By Seon Young Cha, IEDM Short Course 2011
187
By Seon Young Cha, IEDM Short Course 2011
188
189
Young-Joon Choi, IEDM Short Course 2011
190
Young-Joon Choi, IEDM Short Course 2011
191
Rainer Waser. IEDM Short Course 2011
192
193
194
195
196
197
198
199
200
201
202
203
IBM eDRAM
Trench cell capcitor
204
IBM Server
205
SRAM cell scaling
206
Intel’s SRAM test chip trend SRAM down-scaling trend
has been kept until 32nm
and probably so to 22nm
Source: B. Krzanich, S. Natrajan, Intel Developer’s Forum 2007
http://download.intel.com/pressroom/kits/events/idffall_2007/Briefing
Silicon&TechManufacturing.pdf
P1264
65nm
2005
P1266
45nm
2007
P1268
32nm
2009
P1270
22nm
2011
Only schedule has been published
Technology
Cell size
Capacity
Chip area
Functional Si
90 nm Process
1.0 µm2cell
50 Mbit
109 mm2
February ‘02
10
180nm
Cell area (µm2)
Process Lithography 1st production
name
130nm
1
0.
5
90nm
X
ev
er
y2
ye
65nm
ar
s
45nm
0.1
1995
65 nm Process
0.57 µm2cell
70 Mbit
110 mm2
April ‘04
32nm
2000
Year
45 nm Process
0.346 µm2cell
153 Mbit
119 mm2
January ‘06
2005
2010
32 nm Process
0.182 µm2cell
291 Mbit
118 mm2
September ‘07
207
22 nm technology 6T SRAM Cell: Size = 0.1µm
Source: http://www-03.ibm.com/press/us/en/
pressrelease/24942.wss
Announced on Aug 18, 2008
Static noise margin
of 220 mV at 0.9 V
Consortium: IBM (NYSE) , AMD,
Freescale, STMicroelectronics, Toshiba
and the College of Nanoscale Science
and Engineering (CNSE)
0.1µm cell size is almost
on the down-scaling trend
New technologies introduced
- High-NA immersion lithography
- High-K metal gate stacks
- 25 nm gate lengths
- Thin composite oxide-nitride spacers
- Advanced activation techniques
- Extremely thin silicide
Source: IEDM2008 Pre-conference Publicity
- Damascene copper contacts
http://www.btbmarketing.com/iedm/
208
Cell size reduction trends
1/2 or 2/3 per cycle?
Cell area (µm2)
1
Functional Si
65nm Apr.2004
45nm Jan.2006
0.57µm2
0.5
Intel
Int
el
32nm Sep.2007
0.35µm2
TSMC
Conference (IEDM)
45nm Dec.2007
0.24µm2
0.2
0.1
1/
2
0.18µm2
32nm Dec.2007
TS
MC
IBM Alliance
pe
0.15µm2
2
r c /3 p IBM
(Consortium)
er
yc
All
cy
ian 0.1µm2 Conference (IEDM)
le
cle
ce
32nm Dec.2007
65nm 45nm 32nm 22nm
Press release
22nm Aug.2008
209
Normalized
to 180nm
NMOS Mismatch Coefficient (C2)
improvement with technology scaling
C2
Source: K.J.Kuhn
IEDM 2007
210
Mismatch improvement “tall” design
90nm :1.0 µm2
by layout (Intel)
“wide”
design
65nm :
0.57 µm2
Source: K. J. Kuhn
IEDM2007 Tech. Dig. pp.471
“wide” design
(Square endcaps)
45nm 0.346 µm2
211
Double patterning for square endcap
Cell evolution is similar
TSMC 32nm
TSMC 45nm
IEDM 2007
IEDM 2007
IBM Alliance 32nm
Source: M. Bohr, ICSICT2008
IEDM 2004
IEDM 2008
IBM Alliance 22nm
TSMC 45nm
TSMC 32nm
IBM Gr. 32nm
212
Most Difficult part of SRAM down-scaling is
Vdd down-scaling
Density of on-chip cache SRAM memory is high
and thus, Vth cannot be down-scaled too much
because of large Isd-leak
Also, under low Vdd, read- and write margin
degrades, data retention degrade.
Thus, Vdd down-scaling is more severe in SRAM
than logic part of the circuits
213
Intel® Xeon® 7400 Series
(Dunnington)
45 nm high-k6 cores
16MB shared L3 cache
Source: Intel Developer Forum 2008
Cache occupies huge area
Æ Cell size of SRAM should be minimized
Æ Isd-leak should be minimized
Æ Vth are often designed to be higher than Min. logic Vth
Æ Lg are often designed to be larger than Min. logic Lg
214
Future Directions For Improving Vmin
• Application
– Improvement in voltage and temperature tolerance
• Package
– Separated array / logic voltage to minimize logic noise effect on SRAM
• Design
– Higher array VDD and improved on-chip supply robustness
– Increased redundancy
– Improved timings
– Cells per BL hierarchical BL structure
– Write/Read assist and sense-amp design
• Cell and Process
– Improved bit cell optimization
• NFET/PFET centering and Beta/Gamma control
• Minimize device fluctuation by limiting device-geometry scaling
larger cell
• Lpoly, Weff, LER
– Leakage / defect mechanisms
Source: Harold Pilo IEDM2006 Short Course
215
Nehalem (Intel) 2,4 or 8 Cores
Voltage/Frequency
Partitioning
DDR Vcc
Core Vcc
Uncore Vcc
Chip
Dynamic Power
Management
8T SRAMCell
32kB L1 I -cache
32kB L1 D-cache
256kB L2 -cache
Core
6T SRAMCell
8 MB L3 cache
Source: Intel Developer Forum 2008
216
6T and 8T Cell
6T Cell
Cell size is small
For high density use
Add separate
read function
8T Cell
Cell size
increase 30%
For low voltage use
Source: Morita et. al, Symp. on VLSI Circ. 2007
217