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Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ
Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 2000年6月30日 DS022 (v1.3) 暫定製品仕様 3 −クロックの逓倍と分周 特 長 −高速LVPECL/LVDSクロックから任意のI/O標準へのゼロ遅延 ●高速高集積度の1.8V FPGAファミリ 変換 −システム・ゲート数58 k∼4 Mの集積度 ●スピードと集積度を調和させるフレキシブルなアーキテクチャ −130 MHzの内部性能(LUTレベル： 4) −高速演算用の専用キャリ・ロジック −低消費電力動作用にデザイン −専用乗算器をサポート −32/64ビット、33/ 66MHz、3.3VのPCI標準に準拠 −ワイド入力関数用のカスケード・チェーン ●非常にフレキシブルなSelectIO+TM技術を採用 −クロック・イネーブルおよびデュアル同期/非同期のセット/リ −20種類の高性能インターフェイス標準をサポート セットを持つ豊富なレジスタ/ラッチ −最大804本のシングルエンドI/Oまたは344本の差動I/O対に より、合計100 Gb/sを超える帯域幅 −内部スリーステート・バス −IEEE 1149.1バウンダリスキャン・ロジック ●差動シグナリングをサポート −チップ温度センサ・ダイオード −LVDS (622 Mb/s)、BLVDS (Bus LVDS)、LVPECL ●ザイリンクスFoundationTMとAllianceTMシリーズ開発システム −差動I/O信号は入力、出力、I/Oが可能 によるサポート −標準差動デバイスと互換 −さらにコンパイル時間50%短縮 −300MHz以上のクロックに対するLVPECLおよびLVDSク −百万以上のゲート規模デザインに最適なインターネット・チー ロック入力 ム・デザイン(ITD)ツール ●当社独自の高性能SelectLinkTM技術 −PCおよびワークステーション・プラットフォームの幅広い選 −Virtex-Eリンクに対するダブル・データ・レート(DDR) 択肢 −WebベースのHDL生成方法 ●SRAMベースのイン・システム・コンフィギュレーション ●極めて高性能のSelectRAM+TMメモリ階層 −無制限のプログラム回数 −1 Mbのコンフィギャブルな分散型内部RAM ●最新のパッケージ・オプション −最大832Kのシンクロナス内部BlockRAM −0.8 mmチップ・スケール −True Dual-PortTMBlockRAM機能 −1.0 mm BGA −最大1.66 Tb/sのメモリ帯域幅(100 RAMBUSチャンネルを −1.27 mm BGA 超える等価帯域幅) −HQ/PQ −外部メモリに対する高性能インターフェイス向けにデザイン ●0.18μm −200 MHzのZBT* SRAM 6層メタル・プロセス ●100%の出荷テスト −200 Mb/sのDDR SDRAM −無償の論理合成可能な参考デザインによるサポート ●高性能クロック・マネジメント回路を内臓 −8個のデジタル・デレイ・ロック・ループ(DLL) −ダブル・データ・レート(DDR)アプリケーション向けのデジタ ル的に合成した50%デューティ・サイクル 表1： Virtex-Eフィールド・プログラマブル・ゲートアレイ・ファミリのメンバｰ Device XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E XCV2600E XCV3200E System Gates 71,693 128,236 306,393 411,955 569,952 985,882 1,569,178 2,188,742 2,541,952 3,263,755 4,074,387 Logic Gates 20,736 32,400 63,504 82,944 129,600 186,624 331,776 419,904 518,400 685,584 876,096 CLB Array 16 x 24 20 x 30 28 x 42 32 x 48 40 x 60 48 x 72 64 x 96 72 x 108 80 x 120 92 x 138 104 x 156 Logic Cells 1,728 2,700 5,292 6,912 10,800 15,552 27,648 34,992 43,200 57,132 73,008 Differential I/O Pairs 83 83 119 137 183 247 281 344 344 344 344 User I/O 176 176 284 316 404 512 660 724 804 804 804 BlockRAM Bits 65,536 81,920 114,688 131,072 163,840 294,912 393,216 589,824 655,360 753,664 851,968 Distributed RAM Bits 24,576 38,400 75,264 98,304 153,600 221,184 393,216 497,664 614,400 812,544 1,038,336 * ZBTはIntegrated Device Technology, Inc.の商標です。 Advance Product Specification 3-5 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ Virtex-EデバイスとVirtexデバイスの比較 Virtex*-Eファミリは最大43,200ロジック・セルを提供し、 Virtexファミリより最大30%高速です。 ソース同期データ転送アーキテクチャを使ってI/O性能を622 Virtex-Eファミリは最大規模で、かつ最も複雑なデザインにも対応 することができます。 Virtex-E FPGAはSRAMをベースとしており、内部メモリ・セル にコンフィギュレーション・データをロードすることによりカスタ マイズします。コンフィギュレーション・データを外付けの Mb/sに強化し、シングルエンドSelectIO技術を使って同期システ SPROMから読み出すことができ(マスタ・シリアル・モード)、 ム性能を最大240 MHzに強化しました。特に、1つの信号に2本の FPGAに書き込むことができます(SelectMAP*、スレーブ・シリア ピンを使うLVPECL、LVDS、BLVDSなど、I/O標準のサポートを ル、JTAGモード)。 追加しました。ほとんどの信号ピンは、これらの新しい標準に対し て使用できます。. 標準のザイリンクスFoundationシリーズ TM 開発システムと AllianceシリーズTM開発システムは、シミュレーション、自動デザ Virtex-Eデバイスは最大832Kbの高速な(250 MHz)ブロック イン変換、自動インプリメンテーションでのビヘイビアル入力や回 SelectRAMを持っていますが、個々のRAMのサイズと構造は 路図入力からコンフィギュレーション・ビット・ストリームの生成 Virtexファミリと同じです。また、DLLはVirtexデバイスが4個に とダウンロードまでのすべての面でVirtex-Eのデザインをサポート 対して、8個内蔵しています。個々のDLLは、使い易くなったクロ しています。 ック・ミラリングと4倍の周波数逓倍機能により改善されています。 内部ロジックとメモリの電源電圧VCCINTは1.8Vです(Virtexデバ イスは2.5V)。最新製造技術と0.18 μmデザイン・ルールにより、 チップが小型化、高速化、低消費電力化されています。 I/Oピンは3Vであり、外付けの100Ω抵抗により5Vにも対応で 性能の向上 Virtex-Eデバイスは、前の世代のFPGAより優れた性能を提供し ます。デザインでは、I/Oを含み最大240 MHzの同期システム・ク ロック・レートを達成することができ、また、ソース同期データ転 きます。5VのPCIはサポートしていません。該当する外付け抵抗を 送アーキテクチャを使うと、622 Mb/sを達成することができます。 追加すると、すべてのピンが任意の電圧に対応することができます。 Virtex-E I/Oは3.3V PCI仕様に準拠しており、33 MHzまたは66 バンキング・ルールは、異なっています。 MHzで動作するインターフェイスをインプリメントすることができ Virtexデバイスでは、全入力バッファがVCCINT電源を使っていま ます。 す。Virtex-Eデバイスでは、LVTTL、LVCMOS2、PCI入力バッフ ァがVCCO I/O電源を使っています。 Virtex-EファミリはVirtexファミリとビットストリーム互換性を 持っていませんが、Virtexデザインは等価なVirtex-Eデバイス向け 性能はデザインに依存しますが、多くのデザインは内部的に133 MHzを超えるスピードで動作し、311 MHzを達成することができ ました。表2に、ワースト・ケースのタイミング・パラメータを使 用する代表的な回路に対する性能データを示します。 にコンパイルすることができます。 Virtex-EとVirtexファミリの同一パッケージを使用する同一デバ イスは若干の例外を除いてピン互換です。詳細については、データ 表2：共通回路機能の性能 Function シートのピン配置の節を参照してください。 Bits Virtex-E -7 16 64 4.3 ns 6.3 ns 8x8 16 x 16 4.4 ns 5.1 ns 16 64 3.8 ns 5.5 ns Register-to-Register Adder 概 要 Virtex-E FPGAファミリは、高性能で大規模なプログラマブル・ Pipelined Multiplier ロジック・ソリューションを提供します。配置・配線効率の最適化 を行う新しいアーキテクチャと6層メタル0.18μm CMOSプロセ Address Decoder スの採用により、大幅なシリコン利用率の向上が得られました。こ れらの進歩により、Virtex-E FPGAはマスク・プログラム・ゲー 16:1 Multiplexer ト・アレイの強力でフレキシブルな置換品になっています。Virtex- Parity Tree Eファミリは、表1に示す9種類のメンバーから構成されています。 Virtex FPGAにおける実績を基に構築されたVirtex-Eファミリ は、プログラマブル・ロジック・デザインにおける革命的な新段階 Chip-to-Chip を示しています。多様なプログラマブル・システム機能、高速でフ HSTL Class IV レキシブルなインターコネクト・リソースの階層構造、最新の製造 LVTTL,16mA, fast slew 技術を組み合わせることにより、Virtex-Eファミリはフレキシブル なデザインとタイム・トウ・マーケットの短縮を可能にする高速で 大規模なプログラマブル・ロジック・ソリューションを提供します。 4.6 ns 9 18 36 3.5 ns 4.3 ns 5.9 ns LVDS LVPECL Virtex-Eのアーキテクチャ Virtex-Eデバイスは、コンフィギャブル・ロジック・ブロック (CLB)のアレイ、およびこれらを取り囲むプログラマブル入力/出力 ブロック(IOB)、ならびにこれらすべてを相互接続する高速で融通性 のある配線リソースの階層構造から構成されるフレキシブルで規則 的なアーキテクチャを採用しています。豊富な配線リソースにより、 3-6 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 入力/出力ブロック(IOB) アーキテクチャの説明 図2に示すVirtex-E IOBは、多様な入出力信号標準をサポートす Virtex-Eアレイ るSelectIO+TM入力と出力を内蔵しています(表3)。 図1に示すVirtex-Eユーザー・プログラマブル・ゲートアレイは、 コンフィギャブル・ロジック・ブロック(CLB)と入力/出力ブロック 図2：Virtex入力/出力ブロック(IOB) 3 (IOB)の2つの主要なコンフィギャブル要素から構成されています。 ●CLBは、ロジックを構成する機能エレメントを提供します。 Q T D TCE CE Weak Keeper ●IOBは、パッケージ・ピンとCLBとの間のインターフェイスを提 SR 供します。 CLBは、ゼネラル配線マトリクス(GRM)を経由して相互接続され ます。GRMは、水平配線チャンネルと垂直配線チャンネルの交点で 配線スイッチのアレイを構成します。各CLBはVersaBlockTMに組 PAD D OCE CE み込まれています。このVersaBlockは、CLBをGRMに接続する ローカル配線リソースも提供します。 Q O OBUFT SR I VersaRingTM I/Oインターフェイスは、デバイスの周辺でさらに 配線リソースを提供します。この配線は、I/O配線性を向上させ、ま IQ Q D CE Programmable Delay IBUF たピン固定機能を可能にします。 Vref SR Virtex-Eアーキテクチャには、GRMに接続する次の回路も含まれ SR ています。 CLK ICE ●各々4096ビットの専用ブロック・メモリ ds022_02_121099 ● クロック分配遅延補償とクロック・ドメイン制御用のクロック DLL 3個のIOB記憶エレメントは、エッジ・トリガのD型フリップフ ●分割可能な専用水平配線リソースを駆動する各CLBに対応するス リーステート・バッファ(BUFT) IOBには、3個のフリップフロップに共通なクロック信号(CLK)と各 コンフィギャブル・ロジック・エレメントとインターコネクト・ リソースは、スタティック・メモリ・セルに格納された値により制 御されます。パワーアップ時に、これらの値がメモリ・セルにロー ドされます。また、必要に応じて、デバイスの機能を変更するため に、これらの値をロードし直すこともできます。 図1：Virtexアーキテクチャの概要 DLLDLL DLLDLL BRAMs CLBs BRAMs CLBs CLBs BRAMs CLBs BRAMs IOBs IOBs VersaRing VersaRing DLLDLL ロップまたはレベル・センシティブ・ラッチとして機能します。各 フリップフロップに対して独立なクロック・イネーブル信号があり ます。 表3：サポートしているSelect I/O標準 I/O Standard LVTTL LVCMOS2 LVCMOS18 SSTL3 I & II SSTL2 I & II GTL GTL+ HSTL I HSTL III & IV CTT AGP-2X PCI33_3 PCI66_3 BLVDS & LVDS LVPECL Output Input VCCO VCCO 3.3 2.5 1.8 3.3 2.5 N/A N/A 1.5 1.5 3.3 3.3 3.3 3.3 2.5 3.3 3.3 2.5 1.8 N/A N/A N/A N/A N/A N/A N/A N/A 3.3 3.3 N/A N/A Input VREF Board Termination Voltage (VTT ( N/A N/A N/A 1.50 1.25 0.80 1.0 0.75 0.90 1.50 1.32 N/A N/A N/A N/A N/A N/A N/A 1.50 1.25 1.20 1.50 0.75 1.50 1.50 N/A N/A N/A N/A N/A CLK信号とCEコントロール信号の他に、3個のフリップフロップ はセット/リセット(SR)を共用しています。各フリップフロップに DLLDLL 対して、この信号は独立に同期セット、同期リセット、非同期プリ ds022_01_121099 セット、または非同期クリアとしてコンフィギュレーションするこ とができます。 Advance Product Specification 3-7 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 出力バッファとすべてのIOBコントロール信号では、独立に極性 を制御することができます。 ために相互に電圧を一致させなければならないという制約が生じま す。8ページの「I/Oバンク」を参照してください。 すべてのパッドは、静電放電(ESD)と過渡過電圧に対して保護さ オプションのウィークキーパー回路を各出力に接続することがで れています。3.3V対応が必要な場合は、出力電源電圧VCCOに従来 きます。この回路を選択すると、回路がパッド電圧を監視し、ピン 型のクランプ・ダイオードが接続されます。 をHighまたはLowに弱く駆動して、入力信号に一致させます。ピン オプションのプルアップ抵抗とプルダウン抵抗、およびオプショ に複数の信号源が接続されている場合には、すべてのドライバがデ ンのウィークキーパ回路が各パッドに接続されます。コンフィギュ ィスエーブルされているとき、ウィークキーパー回路が信号を直前 レーションの前には、コンフィギュレーションに関係しないすべて の状態に維持します。この方法を使って有効なロジック・レベルを の出力が強制的にハイ・インピーダンス状態にされます。プルダウ 維持すると、バス・チャッタを無くすることができます。 ン抵抗とウィークキーパー回路は動作しませんが、必要に応じてI/O をプルアップすることができます。 ウィークキーパー回路はIOB入力バッファを使って入力レベルを 監視しているため、信号方式でVREF電圧が必要とされる場合には、 プルアップ抵抗の使用は、コンフィギュレーションの前にコンフ ウィークキーパー回路にも該当するVREF電圧が必要となります。こ ィギュレーション・モード・ピンによりグローバルに制御されます。 の電圧を与える際には、 I/Oバンクのルールを満たす必要があります。 プルアップ抵抗を使用しない場合は、すべてのピンがハイ・インピ ーダンス状態になります。そのため、外付けのプルアップ抵抗また はプルダウン抵抗を必要とするピンのロジック・レベルは、コンフ ィギュレーションの前に正しく定まっている必要があります。 すべてのVirtex-E IOBはIEEE 1149.1準拠のバウンダリ・スキ ャン・テストをサポートしています。 I/Oバンク 上述のI/O規格によっては、VCCO電圧および/またはVREF電圧を 必要とするものがあります。これらの外部電圧は、バンクと呼ばれ るIOBのグループに接続されるデバイス・ピンに接続されます。こ のため、バンク内で組み合わせることができるI/O規格に関して制約 があります。 入力パス FPGAの各辺を2つのバンクに分割すると、8個のI/Oバンクがで Virtex-E IOB入力パス内にあるバッファは、入力信号を内部ロジ きます(図3)。各バンクには複数のVCCOピンが存在し、これらの全 ックに直接および/またはオプションの入力フリップフロップを経由 ピンを同一電位に接続する必要があります。この電圧は使用する出 して配線します。 力規格により決定されます。 このフリップフロップのD入力にあるオプションの遅延エレメン トは、パッドとパッドの間のホールド・タイムを不要にします。こ 図3：Virtex-EのI/Oバンク の遅延はFPGAの内部クロック分配遅延に一致しており、これを使 Bank 0 各入力バッファは、サポートされているいずれの低電圧信号規格 にも適合するようにコンフィギュレーションすることができます。 これらの規格によっては、ユーザー指定のスレッショルド電圧 Bank 7 することができます。 VREFを入力バッファに入力する必要がある場合があります。VREF Bank 1 GCLK3 GCLK2 Bank 2 用すると、確実にパッドとパッドの間のホールド・タイムをゼロに VirtexE Device を与えるときには、規格を使うために相互に電圧を一致させなけれ ばならないという制約が生じます。8ページの「I/Oバンク」を参照 してください。 出力パス 出力パスには、出力信号をパッドへ駆動するスリーステート出力 Bank 3 らの値は50∼100Ωの範囲です。 Bank 6 各入力には、コンフィギュレーション後に使用するためのオプシ ョンのプルアップ抵抗とプルダウン抵抗が用意されています。これ GCLK1 GCLK0 Bank 5 Bank 4 バッファが内蔵されています。出力信号は、内部ロジックから直接 バッファへ、またはオプションのIOB出力フリップフロップを経由 して、それぞれ配線することができます。 ds022_03_121799 また、出力に対するスリーステート・コントロール信号は、内部 ロジックから直接配線することができます。あるいは、同期イネー バンク内では、同一VCCOを使用している限り、出力規格を混在さ ブルと同期ディスエーブルを提供するフリップフロップを経由して せることができます。表4に、互換性のある規格を示します。GTL 配線することもできます。 とGTL+のオープン・ドレイン出力はVCCOに依存しないため、すべ 各出力ドライバは、様々な低電圧信号規格に対応できるように個 ての電圧に対してこれらの電圧を示してあります。 別に設定することができます。各出力バッファには、最大24 mAの ソース電流または最大48mAのシンク電流を流すことができます。 駆動電流とスルー・レートを制御することにより、バスの過渡電圧 を最小にすることができます。 大部分の信号方式では、出力電圧のHighレベルは外部から供給さ れるVCCO電圧に依存します。VREFを与えるときには、規格を使う 3-8 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ある与えられたパッケージ内では、VREFとVCCOのピン数はデバ 表4：互換性のある出力標準 イスのサイズに応じて変わります。大規模なデバイスでは、より多 Compatible Standards VCCO 3.3 V PCI, LVTTL, SSTL3 I, SSTL3 II, CTT, AGP, GTL, GTL+, LVPECL 2.5 V SSTL2 I, SSTL2 II, LVCMOS2, GTL, GTL+, BLVDS, LVDS 1.8 V LVCMOS18, GTL, GTL+ 1.5 V HSTL I, HSTL III, HSTL IV, GTL, GTL+ くのI/OピンがVREFピンとして使用されます。小型デバイスで使用 されるVREFピンの集合は、必ず大規模デバイスのVREFピン集合の 部分集合となっているため、必要に応じて大規模なデバイスへ移行 可能なPCBをデザインすることができます。大規模デバイスで VREFピンと見なされるすべてのピンは、VREF電圧に接続して、I/O として使用しないようにする必要があります。 小型デバイスでは、大規模デバイスで使用されるいくつかのVCCO ピンがパッケージ内で接続されないことがあります。これらの未接 続ピンは外部で開放のままにしておくか、またはVCCO電圧に接続し 入力規格によっては、ユーザー指定のスレッショルド電圧VREFを て、必要な場合に大規模デバイスへ移行できるようにしておきます。 必要とするものもあります。この場合、特定のユーザーI/Oピンが自 動的にVREF電圧の入力ピンに設定されます。このルールでは、バ コンフィギャブル・ロジック・ブロック(CLB) ンク内の6本のI/Oピンに対して約1本のVREF電圧入力ピンが必要と Virtex-E CLBの基本ビルティング・ブロックは、ロジック・セル されます。 (LC)です。1個のLCには、4個の入力ファンクション・ジェネレー 1つのバンク内にある複数のVREFピンは内部で接続されるため、 各バンク内では1つのVREF電圧しか使用できません。バンク内のす タ、キャリ・ロジック、記憶エレメントが内蔵されています。各LC べてのVREFピンは、外部電圧ソースに接続する必要があります。 内のファンクション・ジェネレータ出力は、フリップフロップの バンク内では、VREFを必要とする入力を、VREFを必要としない CLB出力とD入力を駆動します。各Virtex-E CLBには、図4に示す 入力と混在させることができます。ただし、1つのバンク内では1つ 2つのスライスとして構成された4個のLCが内蔵されています。図 のVREF電圧しか使用できません。 5に、1つのスライスについて詳細を示します。 Virtex-Eでは、LVTTL, LVCMOS2, LVCMOS18, PCI33_3, PCI66_3標準の入力バッファは、VCCINTではなく、VCCOから電源 を得ます。これらの標準に対しては、同じVCCOを使う入力バッファ と出力バッファのみが混在できます。 各バンクのVCCOピンとVREFピンは、デバイスのピン配置表とピ ン配置図に示してあります。この図には、各I/Oのバンクに対する割 り当ても示してあります。 図4：Virtex-E CLBの2個のスライス COUT COUT YB Y G4 G3 G2 LUT Carry & Control SP D Q CE G3 YQ G1 YB Y G4 LUT G2 Carry & Control SP D Q CE G1 RC BY RC BY XB X F4 F3 YQ LUT F2 Carry & Control F1 SP D Q CE RC BX XB F3 XQ X F4 F2 LUT Carry & Control XQ F1 RC BX Slice 1 CIN SP D Q CE Slice 0 CIN ds022_04_121799 Advance Product Specification 3-9 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図5：VirtexE-スライスの詳細図 COUT YB CY I3 I2 I1 I0 G4 G3 G2 G1 Y O LUT 0 INIT D Q CE 1 REV DI WE YQ BY XB F5IN F6 CY F5 F5 CK WE A4 BY DG WSO X WSH BX DI INIT D Q CE BX F4 F3 F2 F1 I3 I2 I1 I0 WE LUT XQ DI REV O 0 1 SR CLK CE CIN ds022_05_121099 4個の基本LCの他に、Virtex-E CLBにはファンクション・ジェネ は、ストレージエレメントをコンフィギュレーション時に指定され レータを結合して5入力または6入力の関数を提供するロジックが内 た初期状態に設定します。BYはストレージエレメントをその反対の 蔵されています。したがって、デバイス内に用意されているシステ 状態に設定します。代わりに、これらの信号を非同期動作にコンフ ム・ゲート数を計算する際には、各CLBカウンを4.5 LCとしてカ ィギュレーションすることもできます。すべてのコントロール信号 ウントします。 は、独立に反転することができ、同一スライス内の2個のフリップ フロップにより共用されます。 ルックアップ・テーブル(LUT) Virtex-Eファンクション・ジェネレータは、4入力ルックアッ その他のロジック プ・テーブルとしてインプリメントされます。ファンクション・ジ 各スライス内にあるF5マルチプレクサは、複数のファンクショ ェネレータとしての動作の他に、各LUTは16×1ビットのシンクロ ン・ジェネレータ出力を結合するときに使います。この結合を使う ナスRAMを提供することができます。さらに、同一スライス内の2 と、5入力関数、4：1マルチプレクサ、または最大9入力の選択し 個のLUTを組み合わせて、16×2ビットまたは32×1ビットのシ た関数をインプリメント可能なファンクション・ジェネレータを構 ンクロナスRAM、または16×1ビットのデュアル・ポートシンク 成することができます。 ロナスRAMを構成することができます。 Virtex-EのLUTは、高速モードまたはバースト・モードのデータ 同様に、F6マルチプレクサは、複数のF5マルチプレクサ出力か ら1つを選択することにより、同一CLB内にある4個の全ファンク 入力に最適な16ビット・シフトレジスタを提供することもできま ション・ジェネレータ出力を結合するときに使います。これにより、 す。このモードを使用して、デジタル信号処理のようなアプリケー 6入力関数、8：1マルチプレクサ、最大19入力の選択した関数の ションのデータを格納することもできます。 インプリメンテーションが可能です。 ストレージエレメント ルー・パスがあります。これらのパスは、追加データ入力ラインま 各CLB内には、各スライスに2本ずつ合計4本の直接フィードス Virtex-Eスライス内のストレージエレメントは、エッジ・トリガ D型フリップフロップまたはレベル・センシティブ・ラッチとして たはロジック・リソースを消費しない追加ローカル配線として使う ことができます。 コンフィギュレーションすることができます。D入力は、同一スラ イス内のファンクション・ジェネレータまたはファンクション・ジ ェネレータをバイパスしてスライス入力から直接駆動することがで きます。 クロック信号とクロック・イネーブル信号の他に、各スライスは 同期セット信号と同期リセット信号(SRとBY)を持っています。SR 3-10 演算ロジック 専用キャリ・ロジックは、高速演算機能に対して高速演算キャリ 機能を提供します。Virtex-E CLBは、各スライス当たり1個ずつ2 個のキャリ・チェーンをサポートしています。キャリ・チェーンは 1CLB当たり2ビットです。 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 演算ロジックは、1個のスライス内で2ビットの全加算器を構成で きるXORゲートを内蔵しています。さらに、専用ANDゲートを使 って、乗算器のインプリメンテーション効率を改善します。 また、専用キャリ・パスを使用して、ファンクション・ジェネレ ータをカスケード接続した多入力ロジック関数をインプリメントす ることもできます。 表6：Virtex-EブロックSelectRAM+の大きさ Virtex-E Device # of Blocks XCV2000E 160 XCV2600E 184 XCV3200E 208 Block SelectRAM Bits 655,360 753,664 851,968 図6に示す各ブロック内のSelectRAMセルはデュアル・ポート BUFT 各Virtex-E CLBは、オンチップ・バスを駆動できる2個のスリー (True Dual PortTMの4096ビット・シンクロナスRAMで、各ポー ステート・ドライバ(BUFT)を内蔵しています。ページ12の「専用 トに対して独立なコントロール信号を持っています。2つのポー 配線機能」を参照してください。各Virtex-E BUFTは独立なスリー ト・データ幅は独立に設定することができ、これにより内蔵バス幅 ステート・コントロール・ピンと独立な入力ピンを持っています。 変換機能を提供しています。 図6：デュアル・ポートSelectRAM ブロックSelectRAM RAMB4_S#_S# Virtex-E FPGAは、大きなブロックSelectRAMメモリを使用し ています。これらは、CLB内にインプリメントされる浅いRAM構 WEA ENA RSTA CLKA ADDRA[#:0] DIA[#:0] 造を提供する分散型SelectRAMメモリを補完します。 ブロックSelectRAMメモリ・ブロックは列状に構成され、左(列 0)と右の外辺を先頭にし、CLBの各12列毎に挿入されています(小 型のデバイスについては注を参照してください)。各メモリ・ブロッ DOA[#:0] クはCLBの4個分の高さがあり、各メモリ列はチップの高さまで延 びており、表5に示すCLB列のロケーションに隣接(列0以外は右側 WEB ENB RSTB CLKB ADDRB[#:0] DIB[#:0] に)しています。 表5：CLB/Block RAM列のロケーション Device/Col. XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E XCV2600E XCV3200E 0 12 24 36 48 60 72 84 96 108 120 Columns 0, 6, 18, & 24 Columns 0, 12, 18, & 30 Columns 0, 12, 30, & 42 表7に、Block SelectRAMの深さと幅の比を示します。Virtex-E 効率良いインターフェイスを提供する専用配線も含まれています。 表7：Block SelectRAM+ポートの深さと幅の比 TBD TBD モリの大きさを示します。 表6：Virtex-EブロックSelectRAM+の大きさ Advance Product Specification ds022_06_121699 ブロックSelectRAMには、CLBと他のブロックSelectRAMとの 表6に、各Virtex-Eデバイス内に存在するブロックSelectRAMメ Virtex-E Device # of Blocks XCV50E 16 XCV100E 20 XCV200E 28 XCV300E 32 XCV400E 40 XCV600E 72 XCV1000E 96 XCV1600E 144 DOB[#:0] Block SelectRAM Bits 65,536 81,920 114,688 131,072 163,840 294,912 393,216 589,824 Width Depth ADDR Bus Data Bus 1 2 4096 2048 ADDR<11:0> ADDR<10:0> DATA<0> DATA<1:0> 4 8 16 1024 512 256 ADDR<9:0> ADDR<8:0> ADDR<7:0> DATA<3:0> DATA<7:0> DATA<15:0> プログラマブル配線マトリクス ワースト・ケース・デザインでのスピードを制限するのは、最長 の遅延パスです。このため、Virtex-E配線アーキテクチャと配置・ 配線ソフトウェアは、統合されて1つの最適化プロセス内で定義さ れています。この統合された最適化により、長いパス遅延を最小化 して、最善のシステム性能を得ています。 この統合された最適化では、アーキテクチャとソフトウェアとの 協調性が優れているため、デザイン・コンパイル時間も短くなって います。デザイン繰り返し時間の短縮に対応してデザイン・サイク ルが短くなっています。 3-11 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ローカル配線 ●24本のシングル・レングス・ラインは、GRM信号をその上下左 VersaBlockは図7に示すローカル配線リソースを提供し、次の3 種類の接続が可能です。 右の隣接GRMに配線します。 ●72本のバッファHexラインは、GRM信号をその上下左右に6ブ ●LUT、フリップフロップ、GRM間の相互接続 ロック離れた別のGRMに配線します。ずらしたパターンで配置さ ● 同一CLB内の複数LUT間の高速接続を提供し、最小配線遅延で れたHexラインは、それらの端点でのみ駆動可能になっています。 チェーン接続する内部CLBフィードバック・パス Hexラインの信号は、端点または中点(駆動源から3ブロック離れ ●水平方向の隣接CLB間の高速接続を提供して、GRMの遅延を無 た点)でアクセスすることができます。Hexラインの1/3の部分は くする直接パス 双方向性で、残りの2/3は単方向性です。 ●12本のロングラインは、信号をデバイス内で迅速に効率よく分配 図7：Virtex-Eのローカル配線 するバッファ双方向線です。垂直ロングラインはデバイスの高さ To Adjacent GRM に達する長さを持ち、水平ロングラインはデバイス幅に達する長 さを持っています。 To Adjacent GRM GRM I/Oの配線 To Adjacent GRM Virtex-Eデバイスはその周辺に別の配線リソースも持っており、 このリソースによりCLBアレイとIOBとの間のインターフェイスを 構成します。VersaRingと呼ばれるこの配線は、ロジックのデザイ ン変更を既存のPCBレイアウトに合わせる場合などに使用するピン To Adjacent GRM Direct Connection To Adjacent CLB のスワッピングとピンのロッキングを可能にします。ロジック・デ CLB Direct Connection To Adjacent CLB XCVE_ds_007 ザインの進行中にも、PCBと他のシステム・コンポーネントを製造 することが可能になるため、タイム・トウ・マーケット時間を短縮 することができます。 専用配線機能 汎用配線機能 信号のクラスによっては、最適性能を得るために専用配線リソー 大部分のVirtex-Eの信号は汎用の配線機能を使って配線されるた め、主要なインターコネクト・リソースは配線階層のこのレベルに スを必要とする場合があります。Virtex-Eアーキテクチャでは,専用 配線リソースは2つの信号クラスに対して用意されています。 対応しています。ゼネラル配線リソースは、行CLBと列CLBに対応 ●水平配線リソースは、オンチップ・スリーステート・バス用に用 した水平配線チャンネルと垂直配線チャンネル内に配置されていま 意されています。1CLB行当たり4本の分割可能なバス・ライン す。汎用配線リソースを次にリストします。 が用意されており、図8に示すように1行内に複数のバスを配線す ● 各CLBに隣接して配置されているのがゼネラル配線マトリクス (GRM)です。GRMはスイッチ・マトリクスであり、これを経由 ることが可能になっています。 ●1CLB当たり2本の専用ネットが、隣接のCLB.グローバルクロッ して水平配線リソースと垂直配線リソースが接続されます。また、 ク・分配ネットワークに対するキャリ信号の伝搬用に用意されて CLBが汎用配線をアクセスする手段としてこれを使用してい ます。 います。 ●DLLのロケーション 図8: 専用水平バス・ラインに対するBUFTの接続 Tri-State Lines CLB CLB CLB CLB buft_c.eps 3-12 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ クロック配線 デジタル・デレイ・ロック・ループ(DLL) クロック配線リソースは、クロック信号とデバイス内で多くのフ 1個のデバイスに8個のDLL (デレイ・ロック・ループ)があり、 ァンアウトを持つその他の信号を分配するために用意されています。 上部と下部にそれぞれ4個ずつ配置されています(図10)。これらの Virtex-Eデバイスには、グローバル・クロック配線リソースおよび DLLを使うと、デバイス内部におけるクロック入力パッドと内部ク ローカル・クロック配線リソースと呼ばれる2種類のクロック配線 ロック入力ピンの間でスキューを除去することができます。各DLL リソースがあります。 は、2つのグローバル・クロック・ネットワークを駆動することが ●グローバル配線リソースは、ファンアウトの多いクロック信号を できます。DLLは入力クロックと分配されたクロックを監視して、 最小のスキューで分配するようにデザインされた専用入力ピンを クロック遅延要素を自動的に調整します。クロック・エッジは入力 持つ4つの専用グローバル・ネットで構成されています。各グ に到着してから正確に１クロック周期送れて内部フリップフロップ ローバル・クロック・ネットは、すべてのCLBピン、IOBピン、 に到着するように、遅延が追加されています。 ブロックRAMクロック・ピンを駆動することができます。グロー クロック分配遅延を無くする他に、このDLLは複数のクロック・ バル・バッファのみが、グローバル・ネットを駆動することがで ドメインに対する制御機能も提供します。このDLLは、ソース・ク きます。各グローバル・ネットに対して1個ずつ合計4個のグロー ロックから互いに90度ずれた4種類のクロック、2倍のクロック、 バル・バッファが用意されています。 または1.5、2、2.5、3、4、5、8、または16分周したクロック ●ローカル・クロック配線リソースは、チップ上部の12本とチップ をそれぞれ発生し、6個の出力が得られます。 下部の12本の合計24本のバックボーン・ラインで構成されてい このDLLは、クロック・ミラーとしても動作します。DLL出力を ます。1列当たり最大12本の信号を列内にある12本のロングラ 一旦チップ外部に出力した後にチップ内部に戻す場合には、この インを経由してこれらのラインから分配することができます。こ DLLを使って、複数のデバイス間におけるボード・レベルでのク れらのローカル・リソースはクロック・ピンに対する配線に限定 ロック・スキューを除くことができます。 されていないため、グローバル・リソースよりフレキシブルです。 コンフィギュレーション後に、FPGAの起動に先立ってシステ ム・クロックを正常に動作させるために、DLLがロックされるまで、 グローバル・クロックの分配 DLLがコンフィギュレーション処理の完了を遅らせることができま Virtex-Eでは、前述のグローバル配線リソースを使って高速で ロー・スキューのクロック分配機能を提供しています。図9に、代 表的なクロック分配ネットを示します。 す。 DLLの機能の詳細については、データシートのデザイン考慮事項 の節を参照してください。 図10：DLLのロケーション 図9：グローバル・クロック分配ネットワーク GCLKPAD3 GCLKPAD2 GCLKBUF3 GCLKBUF2 DLLDLL DLLDLL Global Clock Rows GCLKBUF0 GCLKPAD1 GCLKPAD0 Primary DLLs DLLDLL Secondary DLLs Global Clock Spine GCLKBUF1 Secondary DLLs Global Clock Column DLLDLL XCVE_009 XCVE_0010 デバイスの中央上部と下部中央にそれぞれ2個の合計4個のグロー バル・バッファが用意されています。これらのバッファは、クロッ ク・ピンを駆動する4個のグローバル・ネットを駆動しています。 各グローバル・バッファに隣接して4個の専用クロック・パッド バウンダリ・スキャン Virtex-Eデバイスは、IEEE標準1149.1で規定されている必須な バウンダリ・スキャン・インストラクションをすべてサポートして が用意されています。グローバル・バッファに対する入力は、汎用 います。EXTEST、INTEST、SAMPLE/PRELOAD、BYPASS、 配線内のパッドまたは信号から選択して入力することができます。 IDCODE、USERCODE、HIGHZの各インストラクションに必要 なテスト・アクセス・ポート(TAP)とレジスタが用意されています。 TAPは、2つの内部スキャン・チェーンとデバイスのコンフィギュ レーション/リードバックもサポートしています。 Advance Product Specification 3-13 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ JTAG入力ピン(TDI、TMS、TCK)にはVCCO条件がないため、 2.5 Vまたは3.3 Vの入力シグナリング・レベルで動作します。出 力ピン(TDO)はバンク2のVCCOから駆動されるので、3.3 Vの 表8：バウンダリ・スキャン・インストラクション バウンダリ・スキャン コマンド ２進コード (4: 0) EXTEST 00000 バウンダリ・スキャンの EXTEST動作をイネーブル SAMPLE/PRELOAD 00001 バウンダリ・スキャンの SAMPLE/PRELOAD動作 をイネーブル USER1 00010 ユーザー定義のレジスタ1 をアクセス USER2 00011 ユーザー定義のレジスタ2 をアクセス CFG_OUT 00100 読み出し動作のためにコン フィギュレーション・バス をアクセス CFG_IN 00101 書き込み動作のためにコン フィギュレーション・バス をアクセス INTEST 00111 バウンダリ・スキャン INTEST動作をイネーブル USERCODE 01000 ユーザー・コードのシフト 出力をイネーブル IDCODE 01001 IDコードのシフト出力をイ ネーブル HIGHZ 01010 バイパス・レジスタのイネ ーブル中出力ピンをスリー ステート状態にする JSTART 01100 起動クロックがTCKの場合 に起動シーケンスをクロッ ク駆動する BYPASS 11111 バイパスをイネーブル RESERVED その他の 全コード ザイリンクスの予約インス トラクション 説 明 LVTTLレベルの正常動作のためには、バンク2には3.3Vを接続す る必要があります。 バウンダリ・スキャン動作は、個々のIOBコンフィギュレーショ ンに無関係で、パッケージ・タイプに影響されません。未接続を含 むすべてのIOBがシングル・スキャン・チェーン内の独立なスリー ステート双方向ピンとして扱われます。コンフィギュレーション後 に双方向テスト機能を維持することにより、外部の相互接続をテス トすることができます。 表8に、Virtex-E FPGAでサポートしているバウンダリ・スキャ ン・インストラクションを示します。未接続または未使用のIOBに 内部信号を接続すると、EXTESTの実行時に、それらの内部信号を 取り込むことができます。これらは、単方向入力ピンとして定義さ れたIOBの未使用出力に接続することもできます。 デバイスのコンフィギュレーション前は、USER1とUSER2以外 のすべてのインストラクションが使用できます。コンフィギュレー ション後は、全インストラクションが使用できます。コンフィギュ レーション中は、バウンダリ・スキャン・レジスタ(SAMPLE/ PRELOAD、INTEST、EXTEST)を使用する動作を実行しないこ とをお奨めします。 上に概要を示したテスト・インストラクションの他に、バウンダ リ・スキャン回路は、FPGAのコンフィギュレーションとコンフィ ギュレーション・データのリードバックにも使うことができます。 図11に、Virtex-Eシリーズ・バウンダリ・スキャン回路図を示し ます。1IOB当り3ビットのデータ・レジスタ、IEEE 1149.1テス ト・アクセス・ポート・コントローラ、デコーダ付きのインストラ クション・レジスタなどが示してあります。 3-14 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図11：Virtex-Eファミリのバウンダリ・スキャン・ロジック DATA IN IOB.T 0 1 0 IOB IOB IOB IOB sd D D Q 1 3 LE IOB IOB Q IOB 1 sd D Q D Q 0 IOB IOB LE IOB IOB IOB IOB IOB IOB IOB IOB 1 IOB.I 0 1 IOB BYPASS REGISTER 0 sd D Q D Q LE 1 0 IOB.Q IOB IOB.T TDI INSTRUCTION REGISTER M TDO U X 0 1 0 sd D Q D Q 1 LE 1 0 sd D Q D Q LE 1 IOB.I 0 DATAOUT SHIFT/ CLOCK DATA CAPTURE REGISTER UPDATE EXTEST X9016 インストラクション・セット Virtex-Eシリーズのバウンダリ・スキャン・インストラクショ 該当する2本のピン(TDO1とTDO2)を使うと、スキャン・データ をTDOへシフト出力することができます。 ン・セットには、デバイスのコンフィギュレーションとコンフィギ ュレーション・データのリードバックを行うインストラクションが 同様に、各ユーザー・レジスタに対して個別のクロック・ピン 含まれています(CFG_IN、CFG_OUT、JSTART)。インストラク (DRCK1とDRCK2)があります。TAPコントローラの状態(RESET、 ション・セットは表8に示すようにコード化されています。 SHIFT、UPDATE)を表示する共通の入力ピン(TDI)と共用出力ピン があります。 データ・レジスタ 重要なデータ・レジスタはバウンダリ・スキャン・レジスタです。 ビット・シーケンス FPGA内の各IOBピン(接続または未接続によらず)に対して、In、 各IOB内の順序は、In、Out、スリーステートの順です。入力専用 Out、スリーステートの制御を行う3ビットが用意されています。 ピンはバウンダリ・スキャンI/Oデータ・レジスタに対して入力ビッ 入力専用または出力専用の場合、非IOBピンは該当するビットのみ トとして機能し、一方、出力専用ピンはこれら3ビットすべてとし を持っています。各EXTEST CAPTURED-OR stateは、すべての て機能します。 In, Out,スリーステート・ピンを取り込みます。 その他の標準データ・レジスタは、フリップフロップ１つからな るBYPASSレジスタです。このレジスタは、FPGAを通過して下流 に接続されている次のバウンダリ・スキャン・デバイスに渡される データを同期化します。 このFPGAでは、BSCANマクロを使って指定できる内部スキャ チップのキャビティアップ側から見た場合(EPIC参照)、チップ右 上から始まるバウンダリ・スキャン・レジスタ・ビットは、図12に 示す順序で並でいます。 Virtex-Eシリーズ・デバイスのBSDL (Boundary Scan Description Language)は、Xilinx webサイトのファイル・ダウ ンロード・エリアから配布しています。 ン・チェーンをさらに２個追加することができます。マクロは２本 のユーザー・ピン(SEL1とSEL2)を提供します。この２本のピンは、 それぞれUSER1インストラクションとUSER2インストラクション をデコードしたものです。これらのインストラクションに対して、 Advance Product Specification 3-15 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 回路図でのバウンダリ・スキャンの指定 図12：ウンダリ・スキャンのビット・シーケンス バウンダリ・スキャン・ピンは専用であるため、内部データ・レ Bit 0 ( TDO end) Bit 1 Bit 2 Right half of top-edge IOBs (Right to Left) LK2 GCLK3 別なエレメントを追加する必要はありません。 Left half of top-edge IOBs (Right to Left) 内部データ・レジスタが必要な場合は、バウンダリ・スキャン・ シンボルを挿入して、必要に応じて必要なピンに接続します。 Left-edge IOBs (Top to Bottom) M1 M0 M2 開発システム Left half of bottom-edge IOBs (Left to Right) Virtex-E FPGAは、ザイリンクスのFoundationシリーズ CAEツ GCLK1 GCLK0 ールとAllianceシリーズ CAEツールによりサポートされています。 Right half of bottom-edge IOBs (Left to Right) Virtex-Eデザインの基本的な方法は、相互に関係するデザイン入力、 インプリメンテーション、検証の3ステップで構成されています。 DONE PROG デザイン入力とシミュレーションでは、業界標準のツールを使うこ とができます(例えば、Synopsys社のFPGA Express)。一方、ザ Right-edge IOBs (Bottom to Top) (TDI end) ジスタ(USER1またはUSER2)を必要としない限り、デザインに特 イリンクスはアーキテクチャ固有な当社独自のインプリメンテーシ CCLK 990602001 ョン用ツールを提供します。 ザイリンクスの開発システムは、ザイリンクス・デザイン・マネ 識別レジスタ ージャ(XDMTM)ソフトウェアの中に統合されており、選択した入力 IDCODEレジスタをサポートします。IDCODEを使うと、JTAG ポートに接続されたデバイスを認識することができます。 IDCODEレジスタは次のバイナリ・フォーマットを持っていま す。 ツールと検証ツールに無関係な共通ユーザー・インターフェイスを 提供しています。XDMソフトウェアでは、プルダウン・メニューと オンライン・ヘルプを使うことによりインプリメンテーション・オ プションの選択を簡単に行うことができます。 vvvv: ffff: fffa: aaaa: aaaa: cccc: cccc: ccc1ここで 回路図入力から配置・配線(PAR)までのアプリケーション・プロ v =チップのバージョン番号 f =ファミリ・コード(Virtex-Eファミリは05) a = CLB行数(XCV50Eの16からXCV3200Eの104までの グラムは、XDMソフトウェアを経由してアクセスします。実行前に プログラム・コマンド・シーケンスが発生されて、ドキュメント用 に保存されます。 範囲) Virtex-Eデザインではいくつかの最新ソフトウェア機能を使いま c =会社コード(ザイリンクスの場合49h) USERCODEレジスタをサポートしています。USERCODEを 使って、ユーザー・プログラマブルな識別コードをロードすること ができ、またシフト出力して調べることもできます。ビット・スト リーム生成時に識別コードがビット・ストリームに組み込まれ、コ す。例えば、RPMは回路図ベースのマクロであり、相対位置条件を 使って配置を行います。これらのソフトウェアにより、共通機能の 最適インプリメンテーションを支援します。 HDLデザイン入力に対しては、ザイリンクスFPGA Foundation 開発システムにより、次の論理合成デザイン環境に対するインター ンフィギュレーション後に有効になります。 フェイスを提供します。 表9：Virtex-E FPGAに割り当てられたIDCODE FPGA XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E XCV2600E XCV3200E IDCODE v0A10093h v0A14093h v0A1C093h v0A20093h v0A28093h v0A30093h v0A40093h v0A48093h v0A50093h v0A5C093h v0A68093h ●Synopsys ●Exemplar (FPGAコンパイラ、FPGA Express) (Spectrum) ●Synplicity (Synplify) 回路図デザイン入力に対しては、ザイリンクスFPGA Foundation 開発システムとAlliance開発システムにより、次の回路図入力デザ イン環境に対するインターフェイスを提供します。 ●Mentor Graphics V8 (Design Architect、QuickSim II) ●Viewlogic Systems (Viewdraw) サード・パーティ・ベンダもその他の多くの環境をサポートして います。 標準インターフェイス・ファイル仕様のEDIF (Electronic Design Interchange Format)を使うと、開発システムに対する ファイル転送が簡単になります。 Virtex-E FPGAは、標準機能のユニファイド・ライブラリにより サポートされています。このライブラリには、2入力ANDゲートか ら16ビット・アキュムレータまでの400を超えるプリミティブと マクロが収容されており、演算機能、コンパレータ、カウンタ、 データ・レジスタ、デコーダ、エンコーダ、I/O機能、ラッチ、ブー ル関数、マルチプレクサ、シフトレジスタ、バレル・シフタも含ま れています。 3-16 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ライブラリの”ソフト・マクロ”部分には、共通ロジック関数の イン・サーキット・デバッグに対しては、オプションのダウン 詳細ディスクリプションが含まれていますが、分割または配置の情 ロードおよびリードバック・ケーブルを使用することができます。 報は含まれていません。これらのマクロの性能は、インプリメンテ このケーブルは、ターゲット・システム内のFPGAをPCまたはワー ーション時に得られた分割と配置に依存します。 クステーションに接続します。デザインをFPGAへダウンロードし 一方、RPMにはこれら機能の最適インプリメンテーションを可能 た後、ロジックをシングル・ステップで実行し、フリップフロップ にする定義済みの分割と配置のディスクリプションが含まれていま の内容をリードバックして、内部ロジック状態を検証します。簡単 す。ユーザーは、標準ライブラリ内のマクロとプリミティブをベー な変更は数分間でシステムにダウンロードすることができます。 スにして、ユーザー固有のソフト・マクロまたはRPMのライブラリ を作成することができます。 このデザイン環境では、主要な機能ブロックを構成する上位レベ ル回路図による階層的なデザイン入力をサポートしています。一方、 コンフィギュレーション Virtex-Eデバイスは、コンフィギュレーション・データを内部コ 下位レベルの回路図では、これらブロック内のロジックを定義しま ンフィギュレーション・メモリにロードすることにより、コンフィ す。これらの階層的なデザイン・エレメントは、インプリメンテー ギュレーションされます。この作業に使用されるいくつかのピンは ション・ツールと自動的に組み合わせられます。別のデザイン入力 専用コンフィギュレーション・ピンであり、他のピンはコンフィギ ツールを階層的なデザイン内で組み合わせることができるため、デ ュレーション後に汎用の入力ピンまたは出力ピンとして使用するこ ザインの各部分に対して最も便利な入力方法を使うことができます。 とができます。 デザインのインプリメンテーション ィギュレーション・クロック・ピン(CCLK)、INITピン、DONEピ この専用ピンとしては、モード・ピン(M2、M1、M0)、コンフ 配置・配線ツール(PAR)は、この節で説明するインプリメンテー ン、バウンダリ・スキャン・ピン(TDI、TDO、TMS、TCK)があり ション・フローを提供します。パーティショナは、デザインのEDIF ます。選択したコンフィギュレーション・モードに応じて、CCLK ネットリストを読み込み、ロジックをFPGAの階層的なリソース(例 はFPGA内で発生された出力、または外部発生、またはFPGAに対 えば、CLBやIOB)に割り当てます。プレーサは、相互接続と所望性 する入力になります。 能に基づいてこれらのブロックに対する最適配置を決定します。最 後に、ルータがブロックを相互接続します。 正常動作のためには、これらのピンにLVTTL動作を可能にするた め3.3VのVCCOが必要となることがあります。これらのすべてのピ PARアルゴリズムでは、大部分のデザインに対して自動インプリ ンは、バンク2またはバンク3になります。 メンテーションをサポートしています。ただし、複雑なアプリケー ションに対しては、ユーザーが処理に対してある程度の制御を行う 必要があります。デザイン入力処理時に、ユーザーは分割、配置、 配線の情報をオプションとして指定することができます。高度に構 コンフィギュレーション・モード Virtex-Eでは次の4つのコンフィギュレーション・モードをサ ポートしています。 造化されたデザインのインプリメンテーションは、多くの点で基本 ●スレーブ・シリアル・モード フロア・プランに依存します。 ●マスタ・シリアル・モード インプリメンテーション・ソフトウェアは、タイミングドリブン ® の配置・配線プログラムであるTiming Wizard を採用しています。 デザイン入力時に、パス全体に沿ってタイミング条件を指定するこ ●SelectMAPモード ●バウンダリ・スキャン・モード(JTAG) コンフィギュレーション前に、IOBピンをプルアップしておくか、 とができます。PAR内のタイミング・パス解析ルーチンは、これら フローティングのままにしておくオプションを使って、コンフィ のユーザー指定の条件を認識してそれに対応することができます。 ギュレーション・モード・ピン(M2、M1、M0)によりこれらのコ タイミング条件は、ターゲットのクロック周波数や2つのレジス タ間の最大許容遅延のようなシステム条件に直接関係する形式で回 ンフィギュレーション・モードを選択します。この選択コードを表 10に示します。 路図に入力することができます。この方法では、信号パス全体に沿 バウンダリ・スキャン・ポートを介するコンフィギュレーション うシステム全体性能がユーザー指定の仕様通りに自動的に調整され は、モードの選択とは無関係に、常に可能です。バウンダリ・ス ます。個々のネットに対する情報は不要です。 キャン・モードを選択すると、他のモードは単純にターンオフされ ます。3本のモード・ピンは内部プルアップ抵抗を持っており、未 デザインの検証 接続の場合はデフォルトとしてロジックHighになります。 従来型のソフトウェア・シミュレーションの他に、FPGAのユー ザーはインサーキット・デバッグ技術を使用することができます。 ザイリンクス・デバイスには書き換え回数の制限がないため、デザ インをリアルタイムに検証することができ、ソフトウェア・シミュ レーション・ベクタを用意する必要はありません。 開発システムでは、ソフトウェア・シミュレーション技術とイン サーキット・デバッグ技術の両方をサポートしています。シミュ レーションに対しては、システムがデザイン・データベースからポ スト・レイアウト・タイミング情報を抽出し、シミュレータで使用 できるようにこの情報をネットリストにバックアノテーションしま す。代わりに、スタティック・タイミング・アナライザTRCE ®を 使って、ユーザーがデザインのタイミング・クリティカルな部分を 検証することもできます。 Advance Product Specification 3-17 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 表10：コンフィギュレーション・コード Configuration Mode M2 M1 M0 CCLK Direction Data Width Serial Dout Configuration Pull-ups Master-serial mode 0 0 0 Out 1 Yes No Boundary-scan mode 1 0 1 N/A 1 No No SelectMAP mode 1 1 0 In 8 No No Slave-serial mode 1 1 1 In 1 Yes No Master-serial mode 1 0 0 Out 1 Yes Yes Boundary-scan mode 0 0 1 N/A 1 No Yes SelectMAP mode 0 1 0 In 8 No Yes Slave-serial mode 0 1 1 In 1 Yes Yes 表11に、各デバイスをコンフィギュレーションする際に必要な合 計ビット数を示します。 ります。シリアル・ビット・ストリームは、外部で発生された CCLKの各立ち上がりエッジより前にDIN入力ピンに入力される必 要があります。 表11： Virtex-Eビットストリームの長さ 複数のFPGAをディジー・チェーン接続して、1つのソースから コンフィギュレーションすることができます。1つのFPGAのコン Device # of Configuration Bits フィギュレーションが済んだら、次のデバイスに対するデータが XCV50E 630,048 DOUTピンに出力されます。DOUTピン上のデータは、CCLKの立 XCV100E 863,840 ち上がりエッジで変化します。 XCV200E 1,442,106 XCV300E 1, 875,648 XCV400E 2,693,440 XCV600E 3,961,632 XCV1000E 6,587,520 図13に、マスタ/スレーブ・システムの全体を示します。スレー XCV1600E 8,308,992 ブ・シリアル・モードのVirtex-Eデバイスは、左から３番目に示す XCV2000E 10,159,648 XCV2600E TBD XCV3200E TBD CCLKの立ち上がりエッジでのDOUTのデータの取り込みは、こ れまでのファミリとは異なっていますが、混在したコンフィギュレ ーション・チェーンで問題が生ずることはありません。この変更は、 Virtex-Eのみで構成されるチェーン接続に対してシリアル・コン フィギュレーション・レートを改善するために行われました。 デバイスのように接続する必要があります。 スレーブ・シリアル・モードは、モード・ピン(M2、M1、M0) に<111>または<011>を入力して選択します。ピンが開放のまま である場合には、モード・ピンの弱いプルアップ抵抗により、スレー ブ・シリアルをデフォルト・モードに設定します。図14に、スレー スレーブ・シリアル・モード ブ・シリアル・コンフィギュレーションのタイミングを示します。 スレーブ・シリアル・モードでは、FPGAはシリアルPROMまた 表12に、図14に対する詳しい特性を示します。すべてのディ は他のシリアル・コンフィギュレーション・データ・ソースから ジー・チェーン接続されたFPGAのINITピンがHighになるまで、コ ビット・シリアル形式でコンフィギュレーション・データを受け取 ンフィギュレーションを遅延させる必要があります。 表12：Master/Slaveシリアル・モード・プログラミング・スイッチング Figure 14 References Symbol Values Units DIN setup/hold, slave mode 1/2 TDCC/TCCD 5.0/0.0 ns, min DIN setup/hold, master mode 1/2 TDSCK/TSCKD 5.0/0.0 ns, min 3 TCCO 12.0 ns, max CCLK High time 4 TCCH 5.0 ns, min Low time 5 TCCL 5.0 ns, min FCC 66 MHz, max Description DOUT Maximum Frequency Frequency Tolerance, master mode with respect to nominal 3-18 +45% -30% Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図13：マスタ/スレーブ・シリアル・モードの回路図 N/C 3.3V 4.7 K M0 M1 M2 N/C DOUT DIN 3 DOUT CCLK VIRTEX-E MASTER SERIAL VIRTEX-E, XC4000XL, XC1701L CCLK SLAVE CLK DATA DIN CEO CE PROGRAM DONE M0 M1 M2 RESET/OE INIT PROGRAM DONE INIT (Low Reset Option Used) PROGRAM XCVE_ds_013 図14：スレーブ・シリアル・モードのプログラミング・スイッチング特性 DIN 1 TDCC 2 TCCD 5 TCCL CCLK 4 TCCH 3 TCCO DOUT (Output) X5379_a マスタ・シリアル・モード ConfigRateオプションを使って設定します。選択可能な最大 マスタ・シリアル・モードでは、FPGAのCCLK出力がビット・ CCLK周波数は、60MHzです。CCLK周波数を選択するときは、シ シリアル・データをDIN入力へ出力するザイリンクス・シリアル リアルPROMとディジー・チェーン接続されるFPGAがそのレート PROMを駆動します。FPGAは、このデータをCCLKの各立ち上が に対応できるよう十分高速であることを確認してください。 りエッジで受け取ります。FPGAのロードが終了すると、ディ パワーアップ時のCCLK周波数は約2.5MHzです。選択した ジー・チェーン内の次のデバイスに対するデータがCCLKの立ち上 ConfigRateに対して周波数を変更するためにConfigRateビットを がりエッジの後にDOUTピンに出力されます。 ロードするまで、この周波数が使われます。デザインで別の周波数 インターフェイスはスレーブ・シリアルの場合と同じですが、コ が指定されるまで、デフォルトのConfigRateは4 MHzのままです。 ンフィギュレーション・クロック(CCLK)の発生に内部発振器が使 図13に、マスタ/スレーブ・システムの全体を示します。このシ われている点が異なります。CCLKとしては広い範囲の周波数が選 ステムでは、最も左側のデバイスがマスタ・シリアル・モードで動 択できます。CCLKは必ず低速のデフォルト周波数から動作を開始 作します。残りのデバイスはスレーブ・シリアル・モードで動作し します。後で、コンフィギュレーション・ビットによりCCLKを高 ます。SPROM RESETピンはINITにより、CE入力はDONEにより、 い周波数に切り替えて、その後のコンフィギュレーションを実行し それぞれ駆動されます。選択したスタートアップ・シーケンス・オ ます。低い周波数側への切り替えはできません。 プションによって、DONEピンで競合が発生する可能性があります。 CCLK周波数は、ビット・ストリーム生成ソフトウェア内の Advance Product Specification 3-19 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図15に、シリアルにVirtex-E FPGAをコンフィギュレーション するときに必要な動作シーケンスを示します。 SelectMAPポートの維持は、デザイン毎にビット・ストリーム の生成時に選択することができます。維持を選択する場合は、 SelectMAP-ポート・ピンがユーザーI/Oとして使用されるのを防 図15：シリアル・コンフィギュレーションのフローチャート 止するために、PROHIBIT制約条件が必要になります。 Apply Power SelectMAPモードを使うと、複数のVirtex-E FPGAをコンフィ FPGA starts to clear configuration memory. ギュレーションして、同時にスタートアップさせることができます。 Set PROGRAM = High FPGA makes a final clearing pass and releases INIT when finished. 複数のデバイスをこの方法でコンフィギュレーションするときは、 すべてのデバイスのCCLKピン、Dataピン、＊WRITEピン、 If used to delay configuration Release INIT BUSYピンを並列接続します。各デバイスの＊CSピンを順にア サートして該当するデータを書き込むことにより、個々のデバイス INIT? は個別にロードされます。表13に、SelectMAPの書き込みタイミ Low ング特性を示します。 High 書き込み Load a Configuration Bit 書き込み動作では、コンフィギュレーション・データのパケット Once per bitstream, FPGA checks data using CRC and pulls INIT Low on error. をFPGAに送信します。複数サイクル書き込み動作の動作シーケン End of Bitstream? If no CRC errors found, FPGA enters start-up phase causing DONE to go High. No スを次に説明します。コンフィギュレーション・パケットは、この ような多数のシーケンスに分割できることに注意してください。パ Yes ケットはCSの1回のアサート内で終わる必要はありません(図17)。 Configuration Completed 1.WRITEとCSをLowにアサートします。連続するCCLKでCSを ds009_15_111799 アサートすると、WRITEはアサート状態またはディ・アサート 状態を維持することに注意してください。その他の場合は、後 図16に、マスタ・シリアル・コンフィギュレーションのタイミン グを示します。モード・ピン(M2、M1、M0)に<000>または で説明するようにアボート状態になります。 2.データをD[7: 0]に出力します。競合を回避するために、CSが <100>を入力すると、マスタ・シリアル・モードが選択されます。 Lowで、かつWRITEがHighのときは、データ・ソースをイ 表12に、図16のタイミング情報を示します。 ネーブルしないように注意してください。同様に、WRITEが Highのときは、複数回のCSアサートは避けてください。 図16：マスタ・シリアル・モードのプログラミング・ スイッチング特性 3.CCLKの立ち上がりエッジで、BUSYがLowの場合、このク ロックでデータが受け取られます。前のWRITE以後BUSYが Highのままである場合は、データは受け取られません。代わり CCLK (Output) に、BUSYがLowになった後の最初のクロックで受け取られる 2 TCKDS 1 TDSCK ため、データはこのタイミングまで保持しておく必要があり Serial Data In ます。 4.すべてのデータが送信されるまで、ステップ2とステップ3を繰 Serial DOUT (Output) X3223_a り返します。 5.CSとWRITEのアサートを解除します。 パワーアップ時、Vccは50ms以内に1,0 VからVccに立ち上が る必要があります。そうでない場合は、Vccが有効になるまで PROGRAMをLowに駆動して、コンフィギュレーションを遅延さ せます。 SelectMAPモード SelectMAPモードは、最も高速なコンフィギュレーション・オ プションです。バイト幅のデータがFPGAに書き込まれます。 外部データ・ソースから、バイト・ストリーム、CCLK、チッ プ・セレクト(CS)信号、ライト信号(WRITE)が与えられます。 FPGAがBUSYをアサート(High)すると、BUSYがLowになるまで、 データを保持する必要があります。 SelectMAPモードを使ってデータを読み出すこともできます。 ＊WRITEがアサートされていないときは、リードバック動作の一部 として、コンフィギュレーション・データをFPGAから読み出すこ とができます。 コンフィギュレーション後、SelectMAPポートのピンは追加 ユーザーI/Oとして使うことができます。代わりに、高速8ビット・ リードバックを行うために、ポートを維持しておくこともできます。 3-20 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 表13： SelectMAPの書き込みタイミング特性 Description 1/2 D0-7 Setup/Hold CS Setup/Hold CCLK WRITE Setup/Hold BUSY Propagation Delay Maximum Frequency 5.0/0.0 Units ns, min 3/4 Symbol TSMDCC/TSMCCD TSMCSCC/TSMCCCS 7.0/0.0 ns, min 5/6 7 TSMCCW/TSMWCC TSMCKBY 7.0/0.0 12.0 ns, min ns, max FCC 66 MHz, max FCCNH 50 MHz, max Maximum Frequency with no handshake 図17：書き込み動作 図18：書き込み動作のSelectMAPフローチャート Apply Power CCLK CS WRITE FPGA starts to clear configuration memory. 3 4 5 Set PROGRAM = High FPGA makes a final clearing pass and releases INIT when finished. 6 1 If used to delay configuration Release INIT 2 DATA[7:0] INIT? 7 Low High BUSY No Write Write No Write Set WRITE = Low Write X8796_b Enter Data Source Sequence A 書き込み動作のフローチャートを図18に示します。CCLKが FCCNHより低速の場合、FPGAはBUSYをアサートしないことに注 On first FPGA Set CS = Low 意してください。この場合、上のハンドシェークは不要で、データ は各CCLKサイクルで単純にFPGAに入力されます。 アボート Apply Configuration Byte Once per bitstream, FPGA checks data using CRC and pulls INIT Low on error. CSのアサート中は、書き込みから読み出しへ切り替えることはで のパケット・コマンドがアボートされます。デバイスは、アボート データのワード境界が不整列であるものと見なして、FPGAは新し High Low きません。逆の切り替えもできません。この動作を行うと、実行中 された動作が完了するまでBUSY状態になります。アボートの後、 Busy? End of Data? If no errors, first FPGAs enter start-up phase releasing DONE. くワード同期をとった後に新しいパケットを受信します。 If no errors, later FPGAs enter start-up phase releasing DONE. No Yes Set CS = High Repeat Sequence A On first FPGA For any other FPGAs Disable Data Source Set WRITE = High When all DONE pins are released, DONE goes High and start-up sequences complete. Configuration Completed ds009_18_111799 Advance Product Specification 3-21 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 書き込み動作中にアボートを起動するときは、WRITEをディ・ア サートします。CCLKの立ち上がりエッジで、アボートが開始され ます(図19)。 コンフィギュレーション信号のパワーアップ・タイミングを図20 に示します。対応するタイミング特性は表14に示します。 図20：パワーアップ・タイミング・コンフィギュレーション信号 図19：SelectMAP書き込みのアボート時の波形 TPOR Vcc CCLK PROGRAM TPL CS INIT WRITE TICCK CCLK OUTPUT or INPUT DATA[7:0] M0, M1, (Required) BUSY Abort VALID X8797_c 表14：パワーアップ・タイミング特性 Description バウンダリ・スキャン・モード バウンダリ・スキャン・モードでは非専用ピンは不要で、コン フィギュレーションはIEEE 1149.1テスト・アクセス・ポートを CCLK (output) Delay Symbol TPOR TPL TICCK Program Pulse Width TPROGRAM Power-on Reset Program Latency Value Units 2.0 100.0 μs, max 0.5 μs, min 4.0 300 μs, max 使って行われます。 TAPを使うコンフィギュレーションでは、CFG_INインストラク ションを使用します。このインストラクションを使うと、TDIに入 ms, max ns, min 力されたデータは内部コンフィギュレーション・バスで使用する データ・パケットに変換されます。 遅延コンフィギュレーション バウンダリ・スキャン・ポートを使ってFPGAをコンフィギュ オープン・ドレイン・ドライバを使って＊INITをLowに維持する レーションするときは(TCKをスタートアップ・クロックとして使用 こともできます。＊INITは、コンフィギュレーション・メモリのク の場合)、次のステップを実行する必要があります。 リア中にFPGAがLowに維持する双方向のオープン・ドレイン・ピ 1.CFG_INインストラクションをバウンダリ・スキャン・インス トラクション・レジスタ(IR)にロードします。 ンであるため、ここでオープン・ドレイン・ドライバが必要になり ます。ピンのLow時間を延ばすことにより、コンフィギュレーショ 2.Shift-DR (SDR)状態に入ります。 ン・シーケンスを遅らせることができます。こうして、コンフィ 3.標準コンフィギュレーション・ビット・ストリームをTDIへシ ギュレーションを遅延させて、データをロードするフェーズに入っ フトします。 てしまうのを防止します。 4.Run-Test-Idle (RTI)に戻ります。 5.JSTARTインストラクションをIRへロードします。 6.SDR状態に入ります。 スタートアップ・シーケンス デフォルトのスタートアップ・シーケンスでは、DONEがHighに 7.起動シーケンスを使ってTCKクロックを入力。 なった後の1CCLKサイクルで、グローバル・スリーステート信号 8.RTIに戻ります。 (GTS)が解除されます。このシーケンスでは、必要に応じてデバイ TAPを使うコンフィギュレーションとリードバックは常に使用可 ス出力をターンオンすることができます。 能です。モード・ピン(M2、M1、M0)に<101>または<001>を 入力すると、バウンダリ・スキャン・モードが選択されます。 1CCLKサイクル後に、グローバル・セット/リセット(GSR)信号 とグローバル・ライト・イネーブル(GWE)信号が解除されます。こ のため、ロジックとユーザー・クロックに応答して、内部記憶エレ コンフィギュレーション・シーケンス メントがその状態を変更することができます。 Virtex-Eデバイスのコンフィギュレーションは、3つのフェーズ これらイベントの相対タイミングは変更することができます。さ から構成されるプロセスです。先ず、コンフィギュレーション・メ らに、GTS、GSR、GWEの各イベントが複数デバイスの全DONE モリをクリアします。次に、コンフィギュレーション・データをメ ピンがHighになることに依存するようにして、全デバイスが同期し モリにロードします。最後に、スタートアップ・プロセスにより、 て起動するようにすることもできます。すべてのDLLがロックする ロジックが起動されます。 まで、シーケンスを任意のステージで停止させることもできます。 前述のように、ユーザーがコンフィギュレーションを遅延させな い限り、パワーアップ時にコンフィギュレーションは自動的に開始 されます。コンフィギュレーション・プロセスは、Programをア サートして起動することもできます。メモリ・クリア・フェーズが 終了すると、＊INITがHighになり、プロセス全体の完了は、DONE がHighになることにより表示されます。 3-22 Advance Product Specification Virtex-E 1.8V フィー リードバック Virtex-Eコンフィギュレーション・メモリに格納されているコンフィギュレーション・データをリードバックして検証することができます。コ ンフィギュレーション・データと一緒に、すべてのフリップフロップ/ラッチ、LUT RAM、ブロックRAMの内容もリードバックすることができ ます。この機能は、リアルタイム・デバッグで使用されます。詳細については、アプリケーション・ノート『XAPP138 Virtex FPGAシリーズ のコンフィギュレーションとリードバック』を参照してください。 Virtex-Eの電気的特性 用語の定義 データシートには、アドバンスまたは暫定の区別があります。これらデータシートの仕様ステータスは次の通りです。 アドバンス情報：シミュレーションおよび/または他のスピード・グレード、他のデバイス、または他のファミリからの外挿に基づいた初期予測値。 値は変更されることがあります。製品性能の予測目的のみに使用し、量産製品には使用しないでください。 暫 定 情 報：暫定的なキャラクタライゼーションに基づきます。変更されることがありますが、その可能性は稀です。 特別な表示なし：アドバンスまたは暫定と表示されていないデータシートは最終版と見なされます。 すべての仕様は、ワースト・ケースの電源電圧と接合温度を反映しています。記載されているパラメータは、広く行われているデザインと代表 的なアプリケーションに共通なものです。詳細情報を必要とするデザインについては、最寄りのザイリンクスにご相談ください。 すべての仕様は予告無く変更されることがあります。 DC特性 絶対最大定格 Symbol Description VCCINT Units Internal Supply voltage relative to GND -0.5 to 2.0 V VCCO Supply voltage relative to GND -0.5 to 4.0 V VREF Input Reference Voltage -0.5 to 4.0 V VIN Input voltage relative to GND -0.5 to 4.0 V VTS Voltage applied to 3-state output -0.5 to 4.0 V VCC Longest Supply Voltage Rise Time from 0 V - 1.71 V 50 ms TSTG Storage temperature (ambient) -65 to +150 ℃ TSOL Maximum soldering temp. (10 s @ 1/16 in. = 1.5 mm) +260 ℃ +125 ℃ TJ Junction temperature Plastic packages 注： 1：上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久的な損傷を与えることがあります。この規定はストレス定格の規定のみを目的とするもので あり、この仕様の動作条件に記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長時間絶対最大定格状態に置くとデバイスの信 頼性に影響を与えます。 電源は任意の順序でターンオンすることができます。 推奨動作条件 Symbol VCCINT VCCO TIN Description Min Max Units Internal Supply voltage relative to GND, TJ = 0 ℃ to +85 ℃ Commercial 1.8 - 5% 1.8 + 5% V Internal Supply voltage relative to GND, TJ = -40 ℃ to +10 0 ℃ Industrial 1.8 - 5% 1.8 + 5% V Supply voltage relative to GND, TJ = 0 ℃ to +85 ℃ Commercial 1.2 3.6 V Supply voltage relative to GND, TJ = -40 ℃ to +100 ℃ Industrial 1.2 3.6 V 250 ns Input signal transition time Advance Product Specification 3-23 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 推奨動作条件におけるVirtexのDC特性 Symbol Device Min VDRINT Data Retention VCCINT Voltage (below which configuration data may be lost) All 1.5 V VDRIO Data Retention VCCO Voltage (below which configuration data may be lost) All 1.2 V ICCINTQ Description Quiescent VCCINT supply current (1) Max Units XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E XCV2600E XCV3200E ICCOQ Quiescent VCCO supply current (1) XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E XCV2600E XCV3200E IREF IL VREF current per VREF pin All μA Input or output leakage current All All All (2) μA pF mA (2) mA CIN IRPU Input capacitance (sample tested) BGA, PQ, HQ, packages Pad pull-up (when selected) @ Vin = 0 V, VCCO = 3.3 V (sample tested) IRPD Pad pull-down (when selected) @ Vin = 3.6 V (sample tested) 注： 1: 負荷電流出力なし、入力プルアップ抵抗なし、すべてのI/Oピンはスリーステートでフローティング状態。 2: 未接続入力ピンのロジック・レベルは、内部プルアップ抵抗と内部プルダウン抵抗が保証。入力ピンが他の回路に接続されている場合は、これらのプル 3-24 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ DC入力レベルとDC出力レベル VILとVIHの値は、推奨入力電圧の場合についてです。IOLとIOHの値は、VOLとVOHのテスト・ポイントにおける推奨動作条件で保証します。選 択された規定のみをテストします。すべての規定がそれぞれの仕様を満たすように規定を選択します。選択した標準は、最小VCCOで、表示した VOL電圧レベルとVOH電圧レベルについてテストします。その他の規定値に対してはサンプリング・テストを行います。 Input/Output Standard LVTTL(1) LVCMOS2 LVCMOS18 PCI, 3.3 V GTL GTL+ HSTL I HSTL III HSTL IV SSTL3 I SSTL3 II SSTL2 I SSTL2 II CTT AGP VIH VIL V, min - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 - 0.5 V, max 0.8 0.7 20% VCCO 30% VCCO VREF - 0.05 VREF - 0.1 VREF - 0.1 VREF - 0.1 VREF - 0.1 VREF - 0.2 VREF - 0.2 VREF - 0.2 VREF - 0.2 VREF - 0.2 VREF - 0.2 VOL V, min V, max V, Max 2.0 3.6 0.4 1.7 3.6 0.4 70% VCCO 1.95 0.4 50% VCCO VCCO + 0.5 10% VCCO VREF + 0.05 3.6 0.4 VREF + 0.1 3.6 0.6 VREF + 0.1 3.6 0.4 VREF + 0.1 3.6 0.4 VREF + 0.1 3.6 0.4 VREF + 0.2 3.6 VREF - 0.6 VREF + 0.2 3.6 VREF - 0.8 VREF + 0.2 V 3.6 REF - 0.61 VREF + 0.2 3.6 VREF - 0.80 VREF + 0.2 VREF - 0.4 3.6 VREF + 0.2 3.6 10% VCCO VOH IOL IOH V, Min 2.4 1.9 VCCO - 0.4 90% VCCO mA 24 12 8 Note 2 40 36 8 24 48 8 16 mA - 24 - 12 -8 Note 2 n/a n/a -8 -8 -8 -8 -16 7.6 15.2 8 -7.6 -15.2 -8 (2) (2) n/a n/a VCCO - 0.4 VCCO - 0.4 VCCO - 0.4 VREF + 0.6 VREF + 0.8 VREF + 0.61 VREF + 0.80 VREF + 0.4 90% VCCO 注： 1: 小さい駆動電流に対するVOLとVOHは、サンプル・テストによります。 2: 関連仕様に従いテストします。 LVDSのDC仕様 DC Parameter Supply Voltage Output High Voltage for Q and Q Output Low Voltage for Q and Q Differential Output Voltage (Q - Q), Q = High (Q - Q), Q = High Output Common-Mode Voltage Differential Input Voltage (Q - Q), Q = High (Q - Q), Q = High Input Common-Mode Voltage Symbol VCCO VOH VOL VODIFF VOCM VIDIFF VICM Conditions Min 2.375 1.25 0.9 250 Typ 2.5 1.425 1.075 350 Max 2.625 1.6 1.25 450 Units V V V mV RT = 100 Ω across Q and Q signals 1.125 Common-mode input voltage = 1.25 V 100 1.25 350 1.375 NA V mV Differential input voltage =±350 mV 1.25 2.2 V RT = 100 Ω across Q and Q signals RT = 100 Ω across Q and Q signals RT = 100 Ω across Q and Q signals 0.2 注: 終端の回路図については、デザイン考慮事項の節を参照してください。 LVPECLのDC仕様 これらの値は、100Ωの差動負荷、すなわち2本のレシーバ・ピンの間に接続した100Ωの抵抗を駆動する場合にのみ有効です。このVOHレ ベルは標準LVPECLレベルより200 mV低くなっており、低いコマンド・モード範囲で動作するデバイスと互換性を持っています。次の表に、 LVPECLのDC出力仕様をまとめます。 DC Parameter Min VCCO VOH VOL VIH VIL Differential Input Voltage Advance Product Specification Max Min 3.0 Max Min 3.3 Max Units 3.6 1.8 2.11 1.92 2.28 2.13 2.41 V V 0.96 1.49 1.27 2.72 1.06 1.49 1.43 2.72 1.30 1.49 1.57 2.72 V V 0.86 0.3 2.125 - 0.86 0.3 2.125 - 0.86 0.3 2.125 - V V 3-25 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ Virtex-Eのスイッチング特性 スイッチング・パラメータのテストは、MIL-M-38510/605に規定されているテスト方法に従いモデル化されています。全デバイスは 100%機能テストされています。内部タイミング・パラメータは、内部テスト・パターンの測定から導出されたものです。下記の値は代表値で す。個別の正確なデータとワースト・ケース保証データに対しては、スタティック・タイミング・アナライザ(ザイリンクス開発システムの TRCE)から報告された値とシミュレーション・ネットリストにバック・アノテーションされた値を使ってください。タイミング・パラメータは、 すべてワースト・ケース動作条件(電源電圧と接合温度)での値です。特に別の注記がない限り、値はすべてのVirtex-Eデバイスに適用されます。 IOB入力のスイッチング特性 パッドに対応する入力遅延は、LVTTLレベルに対して規定します。他の標準の場合は、28ページの｢IOB入力スイッチング特性標準の調整｣に 示す値により遅延を調整します。 Speed Grade Description Propagation Delays Pad to I output, no delay Pad to I output, with delay 3-26 Device Symbol All XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E TIOPI TIOPID -8 -7 -6 Units 0.8 1.0 1.0 1.0 1.0 1.0 1.0 1.1 1.1 1.1 0.8 1.0 1.0 1.0 1.0 1.0 1.0 1.1 1.1 1.1 ns, max ns, max ns, max ns, max ns, max ns, max ns, max ns, max ns, max ns, max Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ IOB入力スイッチング特性(続き) パッドに対応する入力遅延は、LVTTLレベルに対して規定します。他の標準の場合は、28ページの｢IOB入力スイッチング特性標準の調整｣に 示す値により遅延を調整します。 Description Propagation Delays Pad to output IQ via transparent latch, no delay Pad to output IQ via transparent latch, with delay Speed Grade -7 -6 Units TIOPLI 1.5 1.6 ns, max TIOPLID 3.0 3.0 3.2 3.2 3.3 3.6 3.6 3.7 3.7 3.1 3.1 3.3 3.3 3.4 3.7 3.7 3.8 3.8 ns, max ns, max ns, max ns, max ns, max ns, max ns, max ns, max ns, max 0.7 0.7 ns, max 1.4 / 0 2.9 / 0 2.9 / 0 3.1 / 0 3.1 / 0 3.2 / 0 3.5 / 0 3.5 / 0 3.6 / 0 3.6 / 0 1.5 / 0 2.9 / 0 2.9 / 0 3.1 / 0 3.1 / 0 3.2 / 0 3.5 / 0 3.5 / 0 3.6 / 0 3.6 / 0 ns, min ns, min ns, min ns, min ns, min ns, min ns, min ns, min ns, min ns, min 0.7 / 0 0.9 0.7 / 0 1.0 ns, min ns, min 1.2 8.5 1.4 9.7 ns, max ns, max Device Symbol All XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E Sequential Delays Clock CLK to output IQ All TIOCKIQ Setup and Hold Times with respect to Clock at IOB Input Register Pad, no delay Pad, with delay ICE input SR input (IFF, synchronous) Set/Reset Delays SR input to IQ (asynchronous) GSR to output IQ All TIOPICK/TIOICKP XCV50E TIOPICKD/TIOICKPD XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E TIOICECK/TIOCKICE All TIOSRCKI All All All TIOSRIQ TGSRQ -8 注 1: 表示されているゼロ・ホールド・タイムは、ホールド・タイムなしか、負のホールド・タイムを表します。負の値は“ベスト・ケース”を保証するもの ではありませんが、“0”が記載されている場合、正のホールド・タイムはありません。 LVTTLの入力タイミングは1.4 Vで測定。その他のI/O標準については、表16を参照してください。 Advance Product Specification 3-27 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図21：Virtex入力/出力ブロック(IOB) Q T D TCE CE Weak Keeper SR PAD Q O D OCE CE OBUFT SR I IQ Q D CE Programmable Delay IBUF Vref SR SR CLK ICE ds022_02_121099 IOB入力スイッチング特性特性の調整 Speed Grade Description Symbol Standard -8 -7 -6 Units 0.0 0.0 ns Data Input Delay Adjustments Standard-specific data input delay adjustments TILVTTL LVTTL TILVCMOS2 LVCMOS2 0.0 0.0 ns TILVCMOS18 LVCMOS18 +0.20 +0.20 ns TILVDS LVDS +0.15 +0.15 ns TILVPECL LVPECL +0.15 +0.15 ns TIPCI33_3 PCI, 33 MHz, 3.3 V +0.08 +0.08 ns TIPCI66_3 PCI, 66 MHz, 3.3 V -0.11 -0.11 ns TIGTL GTL +0.14 +0.14 ns TIGTLPLUS GTL+ +0.14 +0.14 ns TIHSTL HSTL +0.04 +0.04 ns TIHSTL2 SSTL2 +0.04 +0.04 ns TIHSTL3 SSTL3 +0.04 +0.04 ns TICTTL CTT +0.10 +0.10 ns TIAGP AGP +0.04 +0.04 ns 注: LVTTLの入力タイミング1.4 Vで測定。その他のI/O標準については、表16を参照してください。 3-28 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ IOB出力スイッチングの特性、図21 パッドに接続されている出力の遅延は、12mA駆動で高速スルー・レートを持つLVTTLに対して規定します。他の標準の場合は、30ページ の｢IOB出力スイッチング特性標準の調整｣に示す値により遅延を調整します。 Description Symbol -8 Speed Grade -7 -6 Units Propagation Delays O input to Pad O input to Pad via transparent latch TIOOP TIOOLP 2.7 3.1 2.9 3.4 ns, max ns, max 3-State Delays T input to Pad high-impedance (1) T input to valid data on Pad TIOTHZ TIOTON 1.7 2.9 1.9 3.1 ns, max ns, max 2.0 2.2 ns, max 3.2 4.6 3.4 4.9 ns, max ns, max 2.8 2.0 3.2 2.9 2.2 3.4 ns, max ns, max ns, max 1.0 / 0 0.7 / 0 0.9 / 0 0.6 / 0 0.7 / 0 1.1 / 0 0.7 / 0 1.0 / 0 0.7 / 0 0.8 / 0 ns, min ns, min ns, min ns, min ns, min 0.9 / 0 1.0 / 0 ns, min 3.3 2.4 3.7 8.5 3.5 2.7 3.9 9.7 ns, max ns, max ns, max ns, max T input to Pad high-impedance via transparent TIOTLPHZ latch(1) T input to valid data on Pad via transparent latch TIOTLPON GTS to Pad high impedance (1) TGTS Sequential Delays Clock CLK to Pad TIOCKP Clock CLK to Pad high-impedance (synchronous)(1) TIOCKHZ TIOCKON Clock CLK to valid data on Pad (synchronous) Setup and Hold Times before/after Clock CLK O input TIOOCK/TIOCKO OCE input TIOOCECK/TIOCKOCE SR input (OFF) TIOSRCKO/TIOSRCKO 3-State Setup Times, T input TIOTCK/TIOCKT 3-State Setup Times, TCE input TIOTCECK/TIOCKTCE TIOSRCKT/TIOCKTSR 3-State Setup Times, SR input (TFF) Set/Reset Delays SR input to Pad (asynchronous) TIOSRP (1) SR input to Pad high-impedance (asynchronous) TIOSRHZ SR input to valid data on Pad (asynchronous) TIOSRON GSR to Pad TIOGSRQ 注: 表示されているゼロ・ホールド・タイムは、ホールド・タイムなしか、負のホールド・タイムを表します負の値は“ベスト・ケース”を保証するものでは ありませんが、“0”が記載されている場合、正のホールド・タイムはありません。 1: スリーステート・ターンオフ遅延は調整できません。 Advance Product Specification 3-29 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ IOB出力スイッチング特性標準の調整 パッドに接続されている出力の遅延は、12mA駆動で高速スルー・レートを持つLVTTLに対して規定します。他の標準の場合は、表示した値 を使って遅延を調整します。 Description Output Delay Adjustments Standard-specific adjustments for output delays terminating at pads (based on standard capacitive load, Csl) Speed Grade -8 -7 -6 Units LVTTL, Slow,2 mA TOLVTTL_S4 4 mA TOLVTTL_S6 6 mA TOLVTTL_S8 8 mA TOLVTTL_S12 12 mA TOLVTTL_S16 16 mA TOLVTTL_S24 24 mA TOLVTTL_F2 LVTTL, Fast,2 mA +14.7 +7.5 +4.8 +3.0 +1.9 +1.7 +1.3 +13.1 +14.7 +7.5 +4.8 +3.0 +1.9 +1.7 +1.3 +13.1 ns ns ns ns ns ns ns ns TOLVTTL_F4 4 mA 6 mA +5.3 +3.1 +5.3 +3.1 ns ns 8 mA 12 mA 16 mA 24 mA +1.0 0.0 -0.05 -0.20 +1.0 0.0 -0.05 -0.20 ns ns ns ns Symbol TOLVTTL_S2 TOLVTTL_F6 TOLVTTL_F8 TOLVTTL_F12 TOLVTTL_F16 TOLVTTL_F24 TOLVCMOS_2 LVCMOS2 +0.09 +0.09 ns LVCMOS18 LVDS LVPECL +0.7 -1.2 -0.41 +0.7 -1.2 -0.41 ns ns ns TOPCI_33_3 TOPCI_66_3 TOGTL PCI, 33 MHz, 3.3 V PCI, 66 MHz, 3.3 V GTL +2.3 -0.41 +0.49 +2.3 -0.41 +0.49 ns ns ns TOGTLP TOHSTL_I GTL+ HSTL I +0.8 -0.51 +0.8 -0.51 ns ns TOLVCMOS_18 TOLVDS TOLVPECL TOHSTL_IIII TOHSTL_IV TOSSTL2_I TOSSTL2_II TOSSTL3_I TOSSTL3_II 3-30 Standard HSTL III -0.9 -0.9 ns HSTL IV SSTL2 I -1.0 -0.51 -1.0 -0.51 ns ns TOCTT SSTL2 II SSTL3 I SSTL3 II CTT -1.0 -0.51 -0.9 -0.6 -1.0 -0.51 -0.9 -0.6 ns ns ns ns TOAGP AGP -0.9 -0.9 ns Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ Tioopの容量の関数としての計算 表16：遅延の測定方法 Tioopは、IOBのO入力からパッドまでの伝搬遅延です。Tioopの値 は、表15に示す各IO標準の標準容量負荷(Csl)に基づきます。 他の容量負荷に対しては、次式を使って対応するTioopを計算して ください。 Tioop = Tioop + Topadjust + (Cload - Csl) * fl ここで、 Topadjustは、前記出力遅延調整の節で報告されます。 Cloadはデザインの容量負荷。 表15：Tioopの計算で使用する定数 Standard Csl (pF) fl (ns/pF) LVTTL Fast Slew Rate, 2mA drive 35 0.41 LVTTL Fast Slew Rate, 4mA drive 35 0.20 LVTTL Fast Slew Rate, 6mA drive 35 0.13 LVTTL Fast Slew Rate, 8mA drive 35 0.079 LVTTL Fast Slew Rate, 12mA drive 35 0.044 LVTTL Fast Slew Rate, 16mA drive 35 0.043 LVTTL Fast Slew Rate, 24mA drive 35 0.033 LVTTL Slow Slew Rate, 2mA drive 35 0.41 LVTTL Slow Slew Rate, 4mA drive 35 0.20 LVTTL Slow Slew Rate, 6mA drive 35 0.10 LVTTL Slow Slew Rate, 8mA drive 35 0.086 LVTTL Slow Slew Rate, 12mA drive 35 0.058 LVTTL Slow Slew Rate, 16mA drive 35 0.050 LVTTL Slow Slew Rate, 24mA drive 35 0.048 LVCMOS2 35 0.041 LVCMOS18 35 0.050 PCI 33MHZ 3.3 V 10 0.050 PCI 66 MHz 3.3 V 10 0.033 GTL 0 0.014 GTL+ 0 0.017 HSTL Class I 20 0.022 HSTL Class III 20 0.016 HSTL Class IV 20 0.014 SSTL2 Class I 30 0.028 SSTL2 Class II 30 0.016 SSTL3 Class I 30 0.029 SSTL3 Class II 30 0.016 CTT 20 0.035 AGP 10 0.037 VREF VREF (Typ)2 0.80 VREF +0.2 VREF 1.0 VREF -0.5 VREF +0.5 VREF 0.75 VREF -0.5 VREF +0.5 VREF 0.90 HSTL Class IV VREF -0.5 VREF +0.5 VREF 0.90 SSTL3 I & II VREF -1.0 VREF +1.0 VREF 1.5 SSTL2 I & II VREF -0.75 VREF +0.75 VREF 1.25 CTT VREF -0.2 Standard VL 1 VH 1 LVTTL LVCMOS2 PCI33_5 PCI33_3 PCI66_3 GTL 0 0 3 2.5 Per PCI Spec Per PCI Spec Per PCI Spec VREF -0.2 VREF +0.2 GTL+ VREF -0.2 HSTL Class I HSTL Class III Meas. Point 1.4 1.125 VREF +0.2 VREF 1.5 AGP VREF + VREF (0.2xVCCO) (0.2xVCCO) VREF Per AGP Spec LVDS LVPECL 1.2 - 0.125 1.2 + 0.125 1.6 - 0.3 1.6 + 0.3 1.2 1.6 注： 1: 入力波形はVLとVHの間で変化します。 2 : 測 定 は 、 V REF ( T y p ) 、 最 大 、 最 小 で 実 施 。 ワ ー ス ト ・ ケ ー ス 値 は レポートを使います。 3: IOパラメータの測定は、表14に示す容量値を使って実施。適切な 終端方法については、62ページのアプリケーション例を参照して ください。 4: IO標準の測定には、IBISフォーマットが除外されている場合を除 いて、IBISモデル情報が反映されています。 注： 1:IOパラメータの測定は、上に示す容量値を使用して実施。該当す る終端については、62ページのアプリケーション例を参照してく ださい。 2:IO標準の測定には、IBISフォーマットが除外されている場合を除い て、IBISモデル情報が反映されています。 Advance Product Specification 3-31 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ クロック分配のスイッチング特性 Speed Grade Description Symbol GCLK IOB and Buffer Global Clock PAD to output. Global Clock Buffer I input to O output -8 TGPIO TGIO -7 -6 Units 0.7 0.7 0.7 0.7 ns, max ns, max CLBのスイッチング特性 F/G入力で発生する遅延は、使用する入力に応じて僅かに変化します(図22)。次に記載する値はワースト・ケースです。正確な値は、タイミ ング・アナライザにより与えられます。 Speed Grade Description Combinatorial Delays 4-input function: F/G inputs to X/Y outputs 5-input function: F/G inputs to F5 output 5-input function: F/G inputs to X output 6-input function: F/G inputs to Y output via F6 MUX 6-input function: F5IN input to Y output Incremental delay routing through transparent latch to XQ/YQ outputs Symbol BY input to YB output Sequential Delays FF Clock CLK to XQ/YQ outputs Latch Clock CLK to XQ/YQ outputs Setup and Hold Times before/after Clock CLK 4-input function: F/G Inputs 5-input function: F/G inputs 6-input function: F5IN input 6-input function: F/G inputs via F6 MUX BX/BY inputs CE input SR/BY inputs (synchronous) Clock CLK Minimum Pulse Width, High Minimum Pulse Width, Low Set/Reset Minimum Pulse Width, SR/BY inputs Delay from SR/BY inputs to XQ/YQ outputs (asynchronous) Toggle Frequency (MHz) (for export control) -8 -7 -6 Units TILO TIF5 TIF5X TIF6Y TF5INY TIFNCTL 0.42 0.8 0.8 0.9 0.16 0.6 0.47 0.9 0.9 1.0 0.17 0.7 ns, max ns, max ns, max ns, max ns, max ns, max TBYYB 0.46 0.51 ns, max TCKO TCKLO 0.9 0.9 1.0 1.0 ns, max ns, max TICK/TICK TIF5CK/TCKIF5 TF5INCK/TCKF5IN TIF6CK/TCKIF6 TDICK/TCKDI TCECK/TCKCE TRCK/TCKR 0.9 / 0 1.3 / 0 0.7 / 0 1.4 / 0 0.6 / 0 0.7 / 0 0.52 / 0 1.0 / 0 1.4 / 0 0.8 / 0 1.6 / 0 0.7 / 0 0.7 / 0 0.6 / 0 ns, min ns, min ns, min ns, min ns, min ns, min ns, min TCH TCL 1.3 1.3 1.4 1.4 ns, min ns, min TRPW TRQ 2.1 0.9 2.4 1.0 ns, min ns, max FTOG 384 357 MHz 注： 1：表示されているゼロ・ホールド・タイムは、ホールド・タイムなしか、負のホールド・タイムを表します。負の値は“ベスト・ケース”を保証するものでは ありませんが、“0”が記載されている場合、正のホールド・タイムはありません。 3-32 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図22：VirtexE-スライスの詳細図 COUT 3 YB CY G4 G3 G2 G1 I3 I2 I1 I0 Y O LUT 0 INIT D Q CE 1 REV DI WE YQ BY XB F5IN F6 CY F5 F5 CK WE A4 BY DG WSO X WSH BX DI INIT D Q CE BX F4 F3 F2 F1 I3 I2 I1 I0 WE LUT XQ DI REV O 0 1 SR CLK CE CIN Advance Product Specification ds022_05_121099 3-33 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ CLB演算回路のスイッチング特性 記載されていないセットアップ・タイムは、表に示すセットアップ・タイム調整値を組み合わせ遅延から減算することにより、近似することが できます。正確な値は、タイミング・アナライザにより与えられます。 Description Combinatorial Delays F operand inputs to X via XOR F operand input to XB output F operand input to Y via XOR F operand input to YB output F operand input to COUT output G operand inputs to Y via XOR G operand input to YB output G operand input to COUT output BX initialization input to COUT CIN input to X output via XOR CIN input to XB CIN input to Y via XOR CIN input to YB CIN input to COUT output Multiplier Operation F1/2 operand inputs to XB output via AND F1/2 operand inputs to YB output via AND F1/2 operand inputs to COUT output via AND G1/2 operand inputs to YB output via AND G1/2 operand inputs to COUT output via AND Setup and Hold Times before/after Clock CLK CIN input to FFX CIN input to FFY Speed Grade -7 -6 Units 0.8 0.8 1.4 1.3 1.0 0.8 1.3 1.0 0.48 0.8 0.9 1.5 1.4 1.1 0.9 1.5 1.1 0.54 ns, max ns, max ns, max ns, max ns, max ns, max ns, max ns, max ns, max TCINXB TCINY TCINYB 0.6 0.07 0.7 0.36 0.7 0.08 0.7 0.40 ns, max ns, max ns, max ns, max TBYP 0.10 0.11 ns, max TFANDXB TFANDYB 0.22 0.8 0.25 0.9 ns, max ns, max TFANDCY TGANDYB TGANDCY 0.49 0.45 0.19 0.55 0.50 0.21 ns, max ns, max ns, max TCCKX/TCKCX TCCKY/TCKCY 1.1 / 0 1.2 / 0 1.2 / 0 1.3 / 0 ns, min ns, min Symbol TOPX TOPXB TOPY TOPYB TOPCYF TOPGY TOPGYB TOPCYG TBXCY TCINX -8 注： 1： 表示されているゼロ・ホールド・タイムは、ホールド・タイムなしか、負のホールド・タイムを表します。負の値は“ベスト・ケース”を保証するものでは ありませんが、“0”が記載されている場合、正のホールド・タイムはありません。 3-34 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ CLB分散型RAMのスイッチング特性 Speed Grade Description Symbol Sequential Delays Clock CLK to X/Y outputs (WE active) Shift-Register Mode Clock CLK to X/Y outputs Setup and Hold Times before/after Clock CLK F/G address inputs BX/BY data inputs (DIN) CE input (WE) Shift-Register Mode BX/BY data inputs (DIN) CE input (WS) Clock CLK Minimum Pulse Width, High Minimum Pulse Width, Low Minimum clock period to meet address write cycle time Shift-Register Mode Minimum Pulse Width, High Minimum Pulse Width, Low -7 -6 Units 1.7 1.9 ns, max 1.7 1.9 ns, max TAS/TAH TDS/TDH TWS/TWH 0.42 / 0 0.53 / 0 0.7 / 0 0.47 / 0 0.6 / 0 0.8 / 0 ns, min ns, min ns, min TSHDICK TSHCECK 0.53 / 0 0.7 / 0 0.6 / 0 0.8 / 0 ns, min ns, min TWPH TWPL TWC 2.1 2.1 4.2 2.4 2.4 4.8 ns, min ns, min ns, min TSRPH TSRPL 2.1 2.1 2.4 2.4 ns, min ns, min TSHCKO -8 注： 1: 表示されているゼロ・ホールド・タイムは、ホールド・タイムなしか、負のホールド・タイムを表します。負の値は“ベスト・ケース”を保証するものではあ りませんが、“0”が記載されている場合、正のホールド・タイムはありません。 図23：デュアル・ポートSelectRAM RAMB4_S#_S# WEA ENA RSTA CLKA ADDRA[#:0] DIA[#:0] WEB ENB RSTB CLKB ADDRB[#:0] DIB[#:0] DOA[#:0] DOB[#:0] ds022_06_121699 Advance Product Specification 3-35 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ブロックRAMのスイッチング特性 Speed Grade -7 -6 Units TBCKO 2.6 2.9 ns, max TBACK/TBCKA TBDCK/TBCKD TBECK/TBCKE 1.0 / 0 1.0 / 0 2.2 / 0 1.1 / 0 1.1 / 0 2.5 / 0 ns, min ns, min ns, min RST input WEN input Clock CLK Minimum Pulse Width, High TBRCK/TBCKR TBWCK/TBCKW 2.1 / 0 2.0 / 0 2.3 / 0 2.2 / 0 ns, min ns, min TBPWH 1.4 1.5 ns, min Minimum Pulse Width, Low TBPWL 1.4 1.5 ns, min Description Symbol -8 Sequential Delays Clock CLK to DOUT output Setup and Hold Times before Clock CLK ADDR inputs DIN inputs EN input 注: 表示されているゼロ・ホールド・タイムは、ホールド・タイムなしか、負のホールド・タイムを表します負の値は“ベスト・ケース”を保証するものではあり ませんが、“0”が記載されている場合、正のホールド・タイムはありません。 TBUFのスイッチング特性 Description Combinatorial Delays IN input to OUT output TRI input to OUT output high-impedance TRI input to valid data on OUT output Symbol -8 TIO TOFF TON Speed Grade -7 -6 0 0.10 0.10 0 0.11 0.11 Units ns, max ns, max ns, max Virtexテスト・アクセス・ポートのスイッチング特性 Speed Grade Description TMS and TDI Setup times before TCK TMS and TDI Hold times after TCK Output delay from clock TCK to output TDO Maximum TCK clock frequency 3-36 Symbol TTAPTK TTCKTAP TTCKTDO FTCK -8 -7 -6 4.0 2.0 11.0 33 Units ns, min ns, min ns, max MHz, max Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ Virtex-E Pin-to-Pin出力パラメータのガイドライン スイッチング・パラメータのテストは、MIL-M-38510/605に規定されているテスト方法に従いモデル化されています。全デバイスは 100%機能テストされています。下記の値は代表的なピン位置と通常のクロック負荷に対する代表値です。別に注記がない限り、値はnsで示し てあります。 3 グローバル・クロック入力から出力までの遅延、LVTTL、12 mA、高速スルー・レート、DLLあり Description Symbol 出力フリップフロップを使った場合のLVTTLグローバル・ TICKOFDLL クロック入力から出力までの遅延、12 mA 、高速スルー・ レート、DLLなし。別の標準による他のデータ出力の場合 は、30ページの｢IOB出力スイッチング特性標準の調整｣に 示す値を使って遅延を調整します。 Speed Grade -8 -7 -6 Device Max Max Max XCV50E 3.1 3.1 ns XCV100E 3.1 3.1 ns XCV200E 3.1 3.1 ns XCV300E 3.1 3.1 ns XCV400E 3.1 3.1 ns XCV600E 3.1 3.1 ns XCV1000E 3.1 3.1 ns XCV1600E 3.1 3.1 ns XCV2000E 3.1 3.1 ns Units 注： 1：上に記載する値は、1つのグローバル・クロック入力が各アクセス可能な列内にある１本の垂直クロック・ラインを駆動し,すべてのアクセス可能なIOBと CLBフリップフロップがグローバルクロック・ネットからクロック駆動されている場合の代表的な値です。 2：出力タイミングは、35pFの容量性外部負荷を接続して、V CC の約50%のスレッショルドで測定しています。その他のI/O標準については、別の負荷を 使用(表15と表16参照)。 3：DLL出力ジッタは、タイミング計算に既に含まれています。 グローバル・クロック入力から出力までの遅延、LVTTL、12 mA、高速スルー・レート、DLLなし Speed Grade -8 -7 -6 Description Symbol Device Max Max Max 出力フリップフロップを使った場合のLVTTLグローバル・ クロック入力から出力までの遅延、12 mA 、高速スルー・ レート、DLLなし。別の標準による他のデータ出力の場合 は、30ページの｢IOB出力スイッチング特性標準の調整｣に 示す値を使って遅延を調整します。 TICKOF XCV50E 4.4 4.6 ns XCV100E 4.4 4.6 ns XCV200E 4.5 4.7 ns XCV300E 4.5 4.7 ns XCV400E 4.6 4.8 ns XCV600E 4.7 4.9 ns XCV1000E 4.8 5.0 ns XCV1600E 4.9 5.1 ns XCV2000E 5.0 5.2 ns Units 注： 1：上に記載する値は、1つのグローバル・クロック入力が各アクセス可能な列内にある１本の垂直クロック・ラインを駆動し,すべてのアクセス可能なIOBと CLBフリップフロップがグローバルクロック・ネットからクロック駆動されている場合の代表的な値です。 2：出力タイミングは、35pFの容量性外部負荷を接続して、V CC の約50%のスレッショルドで測定しています。その他のI/O標準については、別の負荷を 使用(表15と表16参照)。 Advance Product Specification 3-37 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ Virtex-E Pin-to-Pin入力パラメータのガイドライン スイッチング・パラメータのテストは、MIL-M-38510/605に規定されているテスト方法に従いモデル化されています。全デバイスは 100%機能テストされています。下記の値は代表的なピン位置と通常のクロック負荷に対する代表値です。特に注記がない限り、値はnsecであ らわします。 LVTTL標準に対するグローバル・クロックのセットアップおよびホールド・タイム、DLLあり Description Symbol Speed Grade Device -8 Min -7 Min -6 Min Units 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 1.5 / -0.4 ns ns ns ns ns ns ns ns ns 入力セットアップ・タイムとホールド・タイムは、LVTTL標準のグローバル・ クロック入力信号を基準とします。 別の標準による他のデータ出力の場合は、28ページの｢IOB入力スイッチング特 性標準の調整｣に示す値を使ってセットアップ・タイム遅延を調整します。 No Delay Global Clock and IFF, with DLL TPSDLL/TPHDLL XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E IFF = 入力フリップフロップまたはラッチ 注： 1：セットアップ・タイムは、最高速ルートと最小負荷を持つグローバル・クロック入力信号を基準として測定。ホールド・タイムは、最低速ルートと最大負荷 を持つグローバル・クロック入力信号を基準として測定。 2：DLL出力ジッタは、タイミング計算に既に含まれています。 LVTTL標準に対するグローバル・クロックのセットアップおよびホールド・タイム、DLLなし Description Symbol Speed Grade Device -8 Min -7 Min -6 Min Units 2.3 / 0 2.3 / 0 2.4 / 0 2.5 / 0 2.5 / 0 2.6 / 0 2.8 / 0 3.0 / 0 3.2 / 0 2.3 / 0 2.3 / 0 2.4 / 0 2.5 / 0 2.5 / 0 2.6 / 0 2.8 / 0 3.0 / 0 3.2 / 0 ns ns ns ns ns ns ns ns ns 入力セットアップ・タイムとホールド・タイムは、LVTTL標準のグローバル・ クロック入力信号を基準とします。 別の標準による他のデータ出力の場合は、28ページの｢IOB入力スイッチング特 性標準の調整｣に示す値を使ってセットアップ・タイム遅延を調整します。 Full Delay Global Clock and IFF, without DLL TPSFD/TPHFD XCV50E XCV100E XCV200E XCV300E XCV400E XCV600E XCV1000E XCV1600E XCV2000E IFF = 入力フリップフロップまたはラッチ 注：セットアップ・タイムは、最高速ルートと最小負荷を持つグローバル・クロック入力信号を基準として測定。ホールド・タイムは、最低速ルートと最大負荷 を持つグローバル・クロック入力信号を基準として測定。 表示されているゼロ・ホールド・タイムは、ホールド・タイムなしか、負のホールド・タイムを表します。負の値は“ベスト・ケース”を保証するものでは ありませんが、“0”が記載されている場合、正のホールド・タイムはありません。 3-38 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ DLLのタイミング・パラメータ スイッチング・パラメータ・テストはMIL-M-38510/605により規定されているテスト方法に従いモデル化。全デバイスには100%の機能 テストを実施。多くの内部タイミング・パラメータを直接測定することは困難なため、これらのパラメータはベンチマーク・タイミング・パタ ーンから導出してあります。次のガイドラインは、推奨動作条件でのワースト・ケース値を反映しています。 Speed Grade Description Symbol FCLKIN -8 Min -7 Max 3 -6 Min Max Min Max Units Input Clock Frequency (CLKDLLHF) FCLKINHF 60 320 60 260 MHz Input Clock Frequency (CLKDLL) FCLKINLF 25 160 25 130 MHz Input Clock Low/High Pulse Width TDLLPW > — 25 MHz > — 50 MHz > — 100 MHz 5.0 3.0 3.0 ns 2.4 2.4 ns > — 150 MHz > — 200 MHz > — 250 MHz > — 300 MHz 2.0 2.0 ns 1.8 1.8 ns 1.5 1.5 ns 1.3 NA ns 5.0 ns 注： 1: すべての仕様は、コマーシャル動作温度に対応します(0℃∼+ 85℃)。 DLLクロックの許容偏差、ジッタ、位相情報 すべてのDLL出力ジッタと位相の仕様はクロック・ミラー・コンフィギュレーションと一致したドライバを使って、パッケージ・ピンで測定 したデータを使って規定してあります。 CLKDLLHF CLKDLL Min Max Min Max Units Input Clock Period Tolerance TIPTOL - 1.0 - 1.0 ns Input Clock Jitter Tolerance (Cycle to Cycle) TIJITCC - ± 150 - ± 300 ps Time Required for DLL to Acquire Lock TLOCK Description Symbol FCLKIN > 60 MHz - 20 - 20 μs 50 - 60 MHz - - - 25 μs 40 - 50 MHz - - - 50 μs 30 - 40 MHz - - - 90 μs 25 - 30 MHz - - - 120 μs TOJITCC ± 60 ± 60 ps TPHIO ± 100 ± 100 ps TPHOO ± 140 ± 140 ps TPHIOM ± 160 ± 160 ps Maximum Phase Difference between Clock Outputs on the DLL5 TPHOOM ± 200 ± 200 ps 1 Output Jitter (cycle-to-cycle) for any DLL Clock Output Phase Offset between CLKIN and CLKO 2 Phase Offset between Clock Outputs on the DLL3 Maximum Phase Difference between CLKIN and CLKO 4 注： 1: 出力ジッタはDLL出力クロック上で測定したサイクル間のジッタであり、入力クロックジッタを含みません。 2: CLKINとCLKOの間の位相オフセットは、CLKINとCLKOの立ち上がりエッジの間のワースト・ケース固定位相差であり、 出力ジッタと入力・クロック・ジ ッタを含みません。 3: DLL上の出力クロック間の位相オフセットは、任意の２本のDLL出力の立ち上がりエッジ間のワースト・ケース固定位相差であり、出力ジッタと入力・クロッ ク・ジッタを含みません。 4: CLKINとCLKOの間の最大位相差は、CLKINとCLKOの間の出力ジッタと位相オフセットの和です。あるいは、CLKINの立ち上がりエッジとCLKOの立ち上 がりエッジの間の、DLLだけに起因する最大の差(入力クロック・ジッタは含まない)です。 5: DLL上の出力クロック間の最大位相差は、任意のDLLクロック出力間の出力ジッタと位相オフセットの和です。あるいは、任意の２本のDLL出力の立ち上がり エッジ間の、DLLだけに起因する最大の差(入力クロック・ジッタは含まない)です。 6: すべての仕様は、コマーシャル動作温度に対応します(0℃∼+ 85℃)。 Advance Product Specification 3-39 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図24：DLLタイミングの波形 Period Tolerance: the allowed input clock period change in nanoseconds. TCLKIN +_ TIPTOL TCLKIN Output Jitter: the difference between an ideal reference clock edge and the actual design. Phase Offset and Maximum Phase Difference Ideal Period Actual Period + Jitter +/- Jitter + Maximum Phase Difference + Phase Offset ds022_24_110399 3-40 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ベル・デザインを簡単化して向上させることができます。 デザイン時の考慮事項 この節には、次の機能に関する詳しいデザイン情報を記載します。 ●デレィ・ロック・ループ(DLL). ●BlockRAM ●Select . 41ページ ライブラリDLLシンボル 図25に、簡略化したザイリンクス・ライブラリのDLLマクロ・シ .. . 46ページ ンボルBUFGDLLを示します。このマクロは、デバイス内でシステ I/O .. . 52ページ ム・クロックのゼロ伝搬遅延を可能にする迅速かつ効率良い方法を 提供します。図26と図27に、2つのライブラリDLLプリミティブ デレィ・ロック・ループの使い方 Virtex-E FPGAファミリは、最大8個のデジタル専用オンチッ を示します。これらのシンボルは、さらに複雑なアプリケーション をインプリメントする際にDLL機能の全セットをアクセスする手段 を提供します。 プ・デレィ・ロック・ループ(DLL)回路を提供します。この回路は、 デバイス内に配線される出力クロック信号間および最新のクロッ 図25：簡単化したDLLマクロ・シンボルBUFGDLL ク・ドメイン制御でゼロ伝搬遅延と低クロック・スキューを提供し ます。これらの専用DLLを使うと、システム・レベル・デザインを 向上させ、かつシンプルにする回路をインプリメントすることがで I O 0ns きます。 ds022_25_121099 はじめに FPGAのサイズが大きくなると、オンチップクロック分配の品質 がますます重要になります。クロック・スキューとクロック遅延は デバイス性能に悪影響を与え、従来型のクロック・ツリーによるク 図26：標準DLLシンボルCLKDLL CLKDLL ロック・スキューとクロック遅延の管理は大規模デバイスでは困難 になります。Virtex-Eシリーズのデバイスでは、最大8個のデジタ ル専用オンチップ・デレィ・ロック・ループ(DLL)回路を提供して、 この問題を解消します。この回路は、デバイス内に配線される出力 CLKIN CLKFB クロック信号間でゼロ伝搬遅延と低クロック・スキューを提供し CLK0 CLK90 CLK180 CLK270 ます。 各DLLは、デバイス内で最大2個のグローバル・クロック配線ネ CLK2X ットワークを駆動することができます。グローバル・クロック分配 ネットワークは、負荷の差に起因するクロック・スキューを最小に CLKDV します。DLLは、DLL出力クロックをサンプルして、配線ネットワ ークの遅延を補償することにより、外部入力ポートからデバイス内 RST LOCKED の個々のクロック負荷までの遅延を実効的になくします。 ds022_26_121099 DLLはユーザー・ソース・クロックに対してゼロ遅延を提供する 他に、ソース・クロックの複数の位相も提供します。DLLはクロッ ク・ダブラとして動作することもでき、またユーザー・ソース・ク ロックを最大16分周することもできます。 図27：高周波DLLシンボルCLKDLLHF クロックの逓倍機能により、設計者は多くの選択肢を得ることが CLKDLLHF できます。例えば、DLLで２倍にした50MHzのソース・クロック は、100MHzで動作するFPGAデザインを駆動することができます。 この技術を使うと、ボード上のクロック・パスはこのような高速信 CLKIN CLKFB CLK0 CLK180 号を分配する必要がなくなるため、ボード・デザインをシンプルに することができます。また、逓倍されたクロックは、クロック・サ イクル毎に1つの回路を時分割多重使用するオプションを提供し,同 じ回路を2つ設けるより小さいスペースで済むようにします。2つの CLKDV DLLを直列に接続して、実行クロック倍率を４倍にすることもでき ます。 RST LOCKED このDLLは、クロック・ミラーとしても動作します。DLL出力を 一旦チップ外部に出力した後にチップ内部に戻す場合には、この ds022_027_121099 DLLを使って、複数のデバイス間におけるボード・レベルでのクロ ック・スキューを除くことができます。 FPGAの起動に先立ってシステム・クロックを正常に動作させる ために、DLLがロックされるまで、DLLがデバイス・コンフィギュ レーション・プロセスの完了を遅らせることができます。 DLLの長所を利用して、オンチップ・クロック遅延をなくすこと によって、高ファンアウトと高性能クロックを使い、システム・レ Advance Product Specification 3-41 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 可能なDLL入力ピンは合計8本になります。 BUFGDLLピンの説明 外部入力からの高ファンアウト・オンチップ・クロックに対する ゼロ伝搬遅延を実現する最もシンプルな方法としてBUFGDLLマク フィードバック・クロック入力ーCLKFB ロを使います。このマクロは、IBUFG、CLKDLL、BUFGプリミテ DLLは遅延補償済み出力を提供するために基準信号すなわちフィ ィブを使って、図28に示すような多くの基本DLLアプリケーショ ードバック信号を必要とします。CLK0出力またはCLK2X DLL出 ンをインプリメントします。 力をフィードバック・クロック入力(CLKFB)ピンに接続して、必要 なフィードバックをDLLに与えます。フィードバック・クロック入 図28：BUFGDLL回路図 力は、次のピンを使って与えることもできます。 IBUFG I O CLKDLL CLKIN CLKFB CLK0 CLK90 CLK180 CLK270 BUFG I IBUFG―グローバル・クロック入力パッド O IBUFGがCLKFBピンを駆動する場合、次の特別な規則が適用さ れます。 1.IBUFG Iピンを駆動するのは、外部入力ポートからの信号だけ CLK2X にします。 CLKDV RST IO_LVDS_DLL―IBUFに隣接するピン 2.CLK0出力とCLK2X出力の両方がチップ外のデバイスを駆動し LOCKED ている場合は、CLK2X出力をデバイスへフィードバックする 必要があります。 ds022_28_121099 3.その信号は直接OBUFのみを駆動し、他は駆動しないようにし ます。 このシンボルは、最新のクロック・ドメイン制御機能またはDLL のクロック逓倍機能またはクロック分周機能に対するアクセスは提 これらの規則により、CLKFBピンを駆動しているDLLクロック出 力ソースをソフトウェアが識別できるようになります。 供しません。また、このシンボルは、DLLのRSTピンまたは LOCKEDピンに対するアクセスも提供しません。これらの機能をア クセスするときは、次の節で説明するライブラリDLLプリミティブ を使う必要があります。 リセット入力ーRST リセット・ピンRSTがアクティブになると、LOCKED信号は ソース・クロックの4サイクル以内に非アクティブになります。ア クティブHighのRSTピンは、ダイナミックな信号に接続するか、ま ソース・クロック入力ーI たはグランドに固定します。DLL遅延タップがゼロにリセットされ IピンはBUFGDLLに対するユーザー・ソース・クロックです。こ ると、DLLクロック出力ピンにグリッチが発生することがあります。 のクロック信号でDLLが動作します。BUFGDLLマクロに対しては、 RSTピンをアクティブにすると、クロック出力ピンのデューティ・ ソース・クロックの周波数はデータシートで規定する低い周波数範 サイクルにも大きな影響を与えることがあります。さらに、DLL出 囲内にある必要があります。BUFGDLLは、外部の信号ソース・ク 力クロックは互いにスキューを除くことができなくなります。これ ロックを必要とします。したがって、外部入力ポートからの信号だ らの理由により、デバイスのリコンフィギュレーションまたは入力 けがBUFGDLL Iピンを駆動することができます。 周波数の変更を行わない限り、リセット・ピンを使わないようにし てください。 クロック出力ーO クロック出力ピンOは、ソース・クロック(I)信号の遅延補償済み 2×クロック出力ー CLK2X 信号を表します。グローバル・バッファBUFGシンボルから出力さ 出力ピンCLK2Xは、50/50の自動デューティ・サイクル補正が れるこの信号は、デバイスの専用グローバル・クロック配線リソー 行われた２倍周波数のクロックを出力します。CLKDLLがロックす スを利用しています。 るまで、CLK2X出力には25/75のデューティ・サイクルを持つ入 出力クロックは、デューティ・サイクル補正属性の指定を解除し ない限り、50：50デューティ・サイクルになっています。 力クロックの1倍周波数が出力されます。この動作により、DLLは ソース・クロックの正しいエッジにロックできるようになります。 このピンはCLKDLLHFプリミティブにはありません。 CLKDLLプリミティブのピン説明 CLKDLLプリミティブは、さらに複雑なアプリケーションをDLL を使ってインプリメントする際に、DLL機能の全セットをアクセス する手段を提供します。 クロック分周出力ーCLKDV クロック分周出力ピンCLKDVは、ソース・クロックを分周した 信号を出力します。CLKDV_DIVIDE属性はCLKDVを制御して、 ソース・クロックをN分周します。ここで、N = 1.5、2、2.5、3、 ソース・クロック入力ーCLKIN 4、5、8、16です。 CLKINピンはDLLに対するユーザー・ソース・クロックです。こ のクロック信号でDLLが動作します。CLKINの周波数はデータシー トで規定する周波数範囲内にある必要があります。別のCLKDLL、 グローバル・クロック入力バッファ(IBUFG)の1つ、またはデバイ スの同じ辺上にある(上部または下部) IO_LVDS_DLLピンから駆動 されるグローバル・バッファ(BUFG)が、このクロック信号を出力 する必要があります。DLLの入力として使用できるIO_LVDS_DLL 入力ピンは4本あります。したがって、Virtex-Eファミリでの使用 3-42 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ この機能では自動デューティ・サイクル補正を行い、CLKDV出 DLLはすべての1×クロック出力に対してデューティ・サイクル 力ピンが常に50/50のデューティ・サイクルを出力するようにし 補正を行い、すべての1×クロック出力がデフォルトとして50/50 ます。 デューティ・サイクルを持つようにします。DUTY_CYCLE_ CORRECTION属性(デフォルトはTRUE)がこの機能を制御します。 1×クロック出力ーCLK[0l90l180l270] DLLのデューティ・サイクル補正を無効にするときは、DUTY_ 1×クロック出力ピンCLK0は、遅延補償済みのソース・クロッ CYCLE_CORRECTION=FALSE属性をDLLシンボルにアタッチし ク(CLKIN)信号を表します。CLKDLLプリミティブは３種類の位相 ます。デューティ・サイクル補正が無効にされると、出力クロック シフトしたCLK0信号を出力し、CLKDLLHFは180゜位相シフト はソース・クロックと同じデューティ・サイクルになります。 した信号を出力します。位相シフトと対応する周期のシフトの関係 を表17に示します。 DLLクロック出力はOBUF、BUFGを駆動することができます。 あるいは、直接デスティネーション・クロック・ピンに接続するこ とができます。DLLクロック出力は、チップの同じ辺(上部または下 表17：位相シフトされた出力クロックと周期シフトの関係 Phase (degrees) 0 90 180 270 Period Shift (percent) 0% 25% 50% 75% 部)に存在するBUFGのみを駆動することができます。 ロック済み出力ーLOCKED ロックするためには、DLLは数千クロック・サイクルのサンプル を必要とします。DLLがロックすると、LOCKED信号がアクティブ になります。データシートのDLLタイミング・パラメータの節に、 ロック・タイミングの計算値が記載してあります。 FPGAの起動に先立ってシステム・クロックを正常に動作させる 図29に、DLLクロック出力特性のタイミング図を示します。 ために、DLLがロックされるまで、DLLがデバイス・コンフィギュ レーション・プロセスの完了を遅らせることができます。 STARTUP_WAIT属性を使ってこの機能を有効にします。 図29：DLLの出力特性 0 90 180 270 0 90 180 270 t LOCKED信号がアクティブになるまで、DLL出力クロックは無効 であり、グリッチ、スパイク、またはその他の変化が生じることが あります。特に、CLK2X出力には、25/75のデューティ・サイク CLKIN ルをもつ1×クロックが出力されます。 CLK2X DLL属性 CLKDV_DIVIDE=2 属性は、Virtex-EシリーズのいくつかのDLL機能(例えば、クロッ CLKDV ク分周やデューティ・サイクル補正)に対するアクセスを提供し ます。 DUTY_CYCLE_CORRECTION=FALSE CLK0 デューティ・サイクル補正属性 1×クロック出力、CLK0、CLK90、CLK180、CLK270はデ CLK90 フォルトとしてデューティ・サイクル補正を使用し、50/50の CLK180 デューティ・サイクルを持ちます。DUTY_CYCLE_CORRECTION CLK270 属性(デフォルトはTRUE)がこの機能を制御します。1×クロック出 力のデューティ・サイクル補正を無効にするときは、DUTY_ DUTY_CYCLE_CORRECTION=TRUE CYCLE_CORRECTION=FALSE属性をDLLシンボルにアタッチし CLK0 ます。デューティ・サイクル補正が無効にされると、出力クロック はソース・クロックと同じデューティ・サイクルになります。 CLK90 CLK180 クロック分周属性 CLKDV_DIVIDE属性は、CLK0ピンに対するCLKDVピン信号の CLK270 周波数分周比を指定します。1.5、2、2.5、3、4、5、8、または ds022_29_121099 16をこの属性で指定することができ、デフォルト値は2になってい ます。 スタートアップ遅延属性 STARTUP_WAIT属性は、TRUEまたはFALSE (デフォルト値) の値をとります。TRUEの場合、デバイス・コンフィギュレーショ ンDONE信号は、DLLがロックするまでHighになりません。 Advance Product Specification 3-43 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ Virtex-E DLLロケーションの制約 す。ほとんどの場合は2∼3クロック出力されます。 図30に示すように、Virtex-Eデバイスでは4個のDLLが追加され 同様に、入力クロックの位相シフトも発生します。位相シフトは て、Virtex-Eデバイス1個当たり合計8個になります。これらのDLL もとのシフトから1∼4クロック後に出力に届き、CLKDLLの制御 はシリコン上にあり、最も内側の2つのブロックSelectRAM列の上 を乱すことはありません。 部と下部に存在しします。数値識別子DLL0S、DLL0P、DLL1S、 DLL2S、DLL2P、DLL3S、またはDLL3Pと一緒にDLLシンボル にアタッチされるロケーション制約LOCは、DLLのロケーションを 制御します。 出力クロック DLLピン説明の節で説明したように、出力ピンの接続性に関して いくつかの制約があります。DLLクロック出力はOBUF、グローバ LOC属性は次のフォームを使います。 ル・クロック・バッファBUFGを駆動することができます。あるい LOC = DLL0P は、直接デスティネーションむ・クロック・ピンに接続することが できます。DLLクロック出力は、チップの同じ辺(上部または下部) 図30：VirtexシリーズのDLL に存在する2個のBUFGのみを駆動することができます。さらに、2 DLL-3S DLL-3P DLL-2P つ目のDLLCLK2X出力は、同じ角にある1つ目のDLLのCLKINに DLL-2S 接続することができます。 LOCKED信号がアクティブになるまで、DLL出力クロック信号を B R A M B R A M B R A M B R A M DLL-1S DLL-1P DLL-0P DLL-0S 使用しないでください。LOCKED信号がアクティブになるまで、 DLL出力クロックは無効であり、グリッチ、スパイク、またはその 他の変化が生じることがあります。 Bottom Right Half Edge x132_14_100799 便利なアプリケーションの例 Virtex-E DLLは、多様なアプリケーションで応用することができ ます。次の例に、一般的ないくつかのアプリケーションを示します。 VerilogとVHDLのファイル例は次URLから配布しています。 ftp: //ftp.xilinx.com/pub/applications/xapp/xapp132.zip デザイン・ファクタ 次に示すデザイン考慮事項を使って、落とし穴を回避して、ザイ リンクス・デバイスによるデザインを成功させてください。 標準的な使用例 図31に示す回路は、CLKDLL.のRSTピンとLOCKEDピンにアク セスを提供するためにインプリメントされたBUFGDLLマクロに似 入力クロック ています。 DLLの出力クロック信号は入力クロック信号を遅延したものであ り、入力クロックの不安定さが出力波形に反映されます。このため、 DLL入力クロックの品質がDLL.で発生される出力クロック波形の品 図31：標準DLLのインプリメンテーション CLKDLL IBUFG 質に直接関係します。DLL入力クロックの条件は、データシートで CLKIN 規定されています。 CLKFB BUFG CLK0 CLK90 CLK180 CLK270 多くのシステムでは、水晶発振器がシステム・クロックを発生し ています。DLLでは、市販されている水晶発振器を使用することが できます。例えば、多くの水晶発振器は、周波数偏差100 PPMか つクロック周期変化平均0.01％の出力波形を発生します。DLLは、 CLK2X CLKDV OBUF IBUF RST LOCKED 最大1 nsの周波数ドリフトを持つ入力波形で信頼性の高い動作を行 います。必要とされるこの値を超えている市販の水晶発振器をサ ds022_028_121099 ポートしています。ただし、サイクル毎のジッタは、低周波数で 300 psに、高周波数で150 psに収まっている必要があります。 入力クロックの変化 最大ドリフトを超えて入力クロックが変化すると、CLKDLLのマ ニュアル・リセットが必要になります。DLLのリセットに失敗する と、不安定なロック信号と出力クロックが発生します。 DLLに影響を与えることなく入力クロックを停止させることがで きます。クロックの停止は、デバイスの冷却を最小に抑えるため 100 ms以下に制限する必要があります。 Low位相でクロックを停止すると、再開されたときHigh周期が出 力されます。ロック期間中、LOCKEDはHighのままで、クロック が再開されるまでHighを維持します。 クロックを停止するときは、遅延ラインをリセットするために、 １∼4クロックが出力されます。クロックが再開されるときは、出 力クロックに遅延ラインを満たす間に１∼4クロックが出力されま 3-44 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 複数の非Virtex-Eデバイスのボード・レベルのスキュー除去 図33：クロックと2倍クロックからのDLLによるスキュー除去 図32に示す回路は、同一ボード上にあるVirtex-Eチップと他の非 CLKDLL IBUFG Virtex-Eチップの間で、システム・クロックのスキューを除去する CLKIN ときに使うことができます。このアプリケーションは、SRAMや CLKFB BUFG CLK0 CLK90 CLK180 CLK270 DRAMデバイスのような他の標準製品と組み合わせてVirtex-Eデバ BUFG イスを使用する際に広く使われています。ボード・レベルのルート 3 CLK2X をデザインするときは、信号源までのリターン回路の遅延が関係す CLKDV IBUF る他のチップまでの遅延に等しくなるようにすることが大切です。 RST OBUF LOCKED ボード・レベルでのスキュー除去は、ファンアウトの少ないクロ ック・ネットワークでは不要です。クロック・ネットワークのファ ds022_030_121099 ンアウトに制限があるシステム、またはクロック分配チップが負荷 に対応できない場合に、この回路の使用が推奨されます。 LOCKED信号がアクティブになるまで、DLL出力クロック信号を 使用しないでください。LOCKED信号がアクティブになるまで、 Virtex-Eの4×クロック 同じ半辺(左上,右上,右下,左下)に配置されている2個のDLLを、 DLL出力クロックは無効であり、グリッチ、スパイク、またはその CLKDLL間にBUFGを使用せずに直接相互接続して、4×クロック 他の変化が生じることがあります。 を発生することができます(図34)。Virtexデバイスと同様にVirtex- xapp132.zipファイル内のdll_mirror_1ファイルに、この回路の VHDLとVerilogインプリメンテーションが記載してあります。 Eデバイスも、4個のクロック・ネットワークを持っており、クロッ クの内部でのスキュー除去に使用することができます。各8個の DLLは、4個のクロック・ネットワークの内の2つをアクセスする 図32：ボード・レベル・クロックのDLLスキュー除去 Vitex-E Device ことができます。すべてのDLLは内部でのスキュー除去に使うこと ができますが、GCLKBUFが上部に2個、下部に2個存在すること CLKDLL IBUFG CLKIN OBUF CLK0 CLK90 CLK180 CLK270 CLKFB IBUFG は、上部にある4個のDLLの内の2個のみ(および下部にある4個の DLLの内の2個のみ)がこの目的に使用できることを意味してい ます。 xapp132.zipファイル内のdll_4xeファイルに、Virtex-Eデバイ CLK2X ス用のVerilogによるDLLインプリメンテーションが記載してあり CLKDV ます。これらのファイルは次のURLから配布しています。 ftp: //ftp.xilinx.com/pub/applications/xapp/xapp132.zip LOCKED RST BUFG CLKDLL CLKIN CLKFB CLK0 CLK90 CLK180 CLK270 図34：Virtex-Eデバイスでの4×クロックのDLLの発生 CLKDLL-S IBUFG CLKIN CLK2X CLKFB CLKDV RST CLK0 CLK90 CLK180 CLK270 LOCKED CLK2X CLKDV RST LOCKED Q WCLK Non-Vitex-E Chip Non-Vitex-E Chip Other Non_Vitex-E Chips INV SRL16 D CLKDLL-P CLKIN CLKFB CLK0 CLK90 CLK180 CLK270 A3 A2 A1 A0 BUFG クロックとその2倍クロックのスキュー除去 CLK2X 図33に示す回路は2倍クロックのマルチプレクサを構成し、同一 チップ上にあるレジスタ間でスキューのないCLK0クロック出力も CLKDV RST OBUF LOCKED 使っています。同様の接続を使って、代わりに、クロック分周回路 を構成することもできます。 1つのDLLは2個までのBUFGしかアクセスできないため、高速 パックボーン配線におけるこの例では、出力クロック信号をDLLか ds022_031_121099 ら追加配線する必要があります。 xapp132.zipファイル内のdll_2xファイルに、この回路のVHDL とVerilogインプリメンテーションが記載してあります。 Advance Product Specification 3-45 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ブロックSelectRAM+機能の使い方 Virtex FPGAファミリは、4096個のメモリ・セルを持つオンチ ップ・デュアル・ポート・シンクロナスRAMの専用ブロックを提供 ライブラリ・プリミティブ 図35と図36に、一般的な2つのライブラリ・ブロック SelectRAM+プリミティブを示します。表18に、論理合成とシ ミュレーションで使用可能なすべてのプリミティブを示します。 しています。ブロックSelectRAM+メモリの各ポートは独立に読み 出し/書き込みポート、読み出しポート、書き込みポートとしてコン 図35：デュアル・ポート・ブロックSelectRAM+メモリ フィギュレーションすることができ、特定のデータ幅にコンフィギ ュレーションすることができます。ブロックSelectRAM+メモリは FPGAデザインをシンプルにする新しい機能を提供します。 動作モード VIrtex-EのブロックSelectRAM+メモリは、次の2つの動作モー RAMB4_S#_S# WEA ENA RSTA CLKA ADDRA[#:0] DIA[#:0] DOA[#:0] ドをサポートします。 ●リード・スルー ●ライト・バック リード・スルー(1クロック・エッジ) 読み出しアドレスは読み出しポート・クロックのエッジでレジス WEB ENB RSTB CLKB ADDRB[#:0] DIB[#:0] DOB[#:0] タに入力され、データはRAMアクセス・タイム経過後に出力されま ds022_032_121399 す。メモリによっては、高速なセットアップ・タイムに対してクロ ックから出力までの高速出力を望むか否かに応じて、ラッチ/レジス タを出力に配置するものもあります。この方式は、読み出し動作を、 図36：シングル・ポート・ブロックSelectRAM+メモリ 読み出しパルス・クロックの発生時にアドレス/コントロール・ライ RAMB4_S# ンの変化を見失う可能性を持つ非同期機能に変えてしまうため、一 WE EN RST CLK ADDR[#:0] DI[#:0] 般に優れたソリューションとは見なされていません。 ライト・バック(1クロック・エッジ) 書き込みアドレスは書き込みポート・クロックのエッジでレジス DO[#:0] タに入力され、データ入力はメモリへ書き込まれて、書き込みポー ds022_033_121399 ト入力へミラー出力されます。 ブロックSelectRAM+の特性 1.すべての入力はポート・クロックでレジスタに入力され、クロ ック・タイミング仕様に従ってセットアップされます。 2.すべての出力は、ポートのWEピンの状態に応じて、リード・ スルー機能またはライト・バック機能を持ちます。ポート・ク ロックを基準とする出力が、clock-to-outタイミング仕様に従 い出力されます。 3.ブロックSelectRAMは真のSRAMメモリであり、アドレスか ら出力までの間に組み合わせ回路パスを持ちません。この機能 と一緒にCLB内のLUT SelectRAM+セルも使用可能です。 4.各ポートは相互に独立しており、アービトレーションは不要で す(すなわち、クロック、制御、アドレス、読み出し/書き込み 表18：使用可能なライブラリ・プリミティブ Primitive RAMB4_S1 RAMB4_S1_S1 RAMB4_S1_S2 RAMB4_S1_S4 RAMB4_S1_S8 RAMB4_S1_S16 RAMB4_S2 RAMB4_S2_S2 RAMB4_S2_S4 RAMB4_S2_S8 RAMB4_S2_S16 Port A Width 1 2 Port B Width N/A 1 2 4 8 16 N/A 2 4 8 16 の各機能、データ幅)。 5.書き込み動作は1クロック・エッジだけで済みます。 6.読み出し動作は1クロック・エッジだけで済みます。 出力ポートはグリッチのない読み出しを保証するセルフタイム回 路でラッチされます。出力ポートのステータスは、ポートが次の読 み出しまたは書き込み動作を実行するまで、変化しません。 3-46 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 表18：使用可能なライブラリ・プリミティブ Primitive RAMB4_S4 RAMB4_S4_S4 RAMB4_S4_S8 RAMB4_S4_S16 RAMB4_S8 RAMB4_S8_S8 RAMB4_S8_S16 RAMB4_S16 RAMB4_S16_S16 Port A Width 4 8 16 データ入力バスーDI[AlB]<#: 0> Port B Width N/A 4 8 16 N/A 8 16 N/A 16 データ入力バスは、AMに書き込む新しいデータ値を与えます。 このバスとポートは、同じ幅を持っています(表19)。 データ出力バスーDO[AlB]<#: 0> データ出力バスは、直前のアクティブ・クロック・エッジでアド レス・バスにより指定されたメモリ・セルの内容を出力します。書 き込み動作時、データ出力バスはデータ入力バスの値を出力します。 このバスの幅はポート幅と同一になります。使用可能な幅を表19に 示します。 反転制御ピン ポート信号 各ポートの4本のコントロール・ピン(CLK、EN、WE、RST)が、 4096個のメモリ・セルの同一セットをアクセスするとき、各ブ ロックSelectRAM+ポートは相互に独立に動作します。 コンフィギュレーション・オプションとして独立に反転を制御し ます。 表19に、ブロックSelectRAM+メモリの深さと幅の比を示し アドレスのマッピング ます。 各ポートはポート幅に応じたアドレス方式を使って、4096個の 表19：ブロックSelectRAM+ポートの深さと幅の比 Width 1 2 4 8 16 Depth 4096 2048 1024 512 256 ADDR Bus ADDR<11:0> ADDR<10:0> ADDR<9:0> ADDR<8:0> ADDR<7:0> Data Bus DATA<0> DATA<1:0> DATA<3:0> DATA<7:0> DATA<15:0> ClockーCLK[AlB] 各ポートは、独立なクロック・ピンに同期しています。すべての ポート入力ピンは、ポートのCLKピンを基準とするセットアップ・ タイムを持ちます。データ出力バスは、CLKピンを基準とする clock-to-outタイムを持ちます。 EnableーEN[AlB] イネーブル・ピンは、ポートの読み出し、書き込み、リセット機 能に影響を与えます。アクティブでないイネーブル・ピンを持つ メモリ・セルの同一セットをアクセスします。特定の幅に対する RAMの物理ロケーション・アドレスは、次の式で表されます(2つ のポートが異なる縦横比を使う場合のみ重要)。 Start = ((ADDRport +1) * Widthport) -1 End = ADDRport * Widthport 表20に、各ポート幅に対する下位アドレスのマッピングを示し ます。 表20：ポート・アドレスのマッピング Port Width 1 4095... 2 4 8 16 2047... 1023... 511... 255... Port Addresses 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 07 06 05 04 03 02 01 00 03 02 01 00 01 00 00 ポートは出力ピンの前のステータスを維持し、データをメモリ・セ ルに書き込みません。 大規模なRAM構造の生成 ブロックSelectRAM+の列には、最小の配線遅延でブロックの相 Write EnableーWE[AlB] 互接続を可能にする特別な配線があります。これを使用すると、通 ライト・イネーブル・ピンをアクティブにすると、ポートのメモ 常の配線チャンネルを使う場合よりタイミングの犠牲が少なく、か リ・セルに対する書き込みが可能になります。アクティブになると、 つより幅の大きいまたはより深いRAM構造を生成することができま データ入力バスの内容がRAMに書き込まれ(アドレスはアドレス・ す。 バスが指定)、新しいデータがデータ出力バスにも出力されます。非 アクティブのときは、読み出し動作が行われ、アドレスバスの指定 するメモリ・セルの内容がデータ出力バスに出力されます。 ResetーRST[AlB] リセット・ピンは同期的にデータ出力バス・ラッチをゼロに設定 します。この動作は、RAMのメモリ・セルに影響を与えず、他の ポート上での書き込み動作も阻害しません。 アドレス・バスーADDR[AlB]<#: 0> アドレス・バスは読み出しまたは書き込みの対象となるメモリ・ セルを選択します。ポートの幅がこのバスに必要とされる幅を決め ます(表19)。 Advance Product Specification 3-47 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ロケーションの制約 ブロックSelectRAM+インスタンスは、配置を制限するためにア デュアル・ポートのタイミング 図38に、デュアル・ポート・ブロックSelectRAM+メモリの読 タッチするLOC属性を持つことができます。ブロック み出し/書き込みタイミング図を示します。ポートAのクロックは、 SelectRAM+の配置ロケーションはCLBロケーションの名前規約 ポートBのクロックより長い周期を持っています。この図に、タイ とは別であり、LOC属性をアレイ間で容易に移動することができ ミング・パラメータTBCCS (clock-to-clock set-up)を示してありま ます。 す。この図では、パラメータTBCCSに対する違反が1回あります。 LOC属性は次のフォームを使います。 他のすべてのタイミング・パラメータは、図37に示すシングル・ LOC = RAMB4_R#C# ポートの場合と同じです。 RAMB4_R0C0は、デバイスの左上のRAMB4ロケーションです。 両ポートのアドレスが同じで、少なくとも一方のポートが書き込 み動作を行う場合のみ、TBCCSは重要です。WRITE-WRITE状態で 競合の解消 clock-to-clock・セットアップ・パラメータに関する違反がある場 ブロックSelectRAM+メモリは、両ポートから同一メモリ・セル 合、そのメモリ・ロケーションの内容は無効になります。WRITE- の同時アクセスを可能にする真のデュアル・ポートRAMです。一方 READ状態でclock-to-clock・セットアップ・パラメータに関する のポートが、あるメモリ・セルに書き込みを行っているとき、他の 違反がある場合、そのメモリ・ロケーションの内容は有効ですが、 ポートはclock-to-clockセットアップ・ウインドウ内でそのメモ 読み出しポートのデータは無効です。CLKAの最初の立ち上がりエ リ・セルをアドレス指定することはできません(書き込みまたは読み ッジで、メモリ・ロケーション0x00に値0xAAAAが書き込まれ、 出しのために)。ポートとメモリ・セル書き込み競合の解消について この値がDOAバスにも出力されます。ポートBの直前の動作は同一 の詳細を次に示します。 メモリ・ロケーション0x00からの読み出しです。ポートBのDOB ●両ポートがclock-to-clockセットアップ条件に違反して同一メモ バスはポートAの新しい値で変更されず、直前の読み出し値を保持 リ・セルに同時に書き込む場合は、保存されるデータは無効と見 しています。まもなく,ポートBはメモリ・ロケーション0x00に対 なします。 して次の読み出しを実行し、DOBバスにはポートAから書き込まれ ●一方のポートがclock-to-clockセットアップ条件に違反して、他 方のポートが書き込もうとしている同一メモリ・セルを読み出そ うとすると、次の状態が発生します。 た新しいメモリ値が出力されるようになります。 CLKAの2番目の立ち上がりエッジで,メモリ・ロケーション 0x7Eに値0x9999が書き込まれ、この値がDOAバスにも出力され −書き込みは正常に行われます。 ます。ポートBはその後でパラメータT BCCSに違反することなく、 −書き込みポートのデータ出力には、書き込まれた正しいデータ 同一メモリメモリ・ロケーションに対する読み出し動作を実行し、 が出力されます。 −読み出しポートのデータ出力は無効になります。 DOBにはポートAから書き込まれた新しいメモリ値が出力され ます。 この競合により、物理的な損傷は生じません。 シングルポート・モード 図37に、ブロックSelectRAM+メモリのシングル・ポートのタ イミング図を示します。ブロックSelectRAM+のAC特性は、デー タシートで規定されています。ブロックSelectRAM+メモリは、初 期時にはディスエーブルされています。 CLKピンの最初の立ち上がりエッジで、ADDR、DI、EN、WE、 RSTの各ピンがサンプルされます。ENピンがHigh、かつWEピン がLowの場合は、読み出し動作を表します。DOバスには、ADDR バスにより指定されたメモリ・ロケーション0x00の内容が出力さ れています。 CLKピンの2番目の立ち上がりエッジで、ADDR、DI、EN、WR、 RSTの各ピンが再度サンプルされます。ENピンとWEピンがHigh の場合は、書き込み動作を表します。DOバスはDIバスと同じ内容 を出力します。DIバスの内容がメモリ・ロケーション0x0Fに書き 込まれます。 CLKピンの3番目の立ち上がりエッジで、ADDR、DI、EN、WR、 RSTの各ピンが再度サンプルされます。ENピンがHigh、かつWE ピンがLowの場合は、読み出し動作を表します。DOバスには、 ADDRバスにより指定されたメモリ・ロケーション0x7Eの内容が 出力されます。 CLKピンの4番目の立ち上がりエッジで、ADDR、DI、EN、WR、 RSTの各ピンが再度サンプルされます。ENピンがLowになり、ブ ロックSelectRAM+メモリがディスエーブルされたことを表しま す。DOバスは直前の値を保持します。 3-48 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図37：シングル・ポート・ブロックSelectRAM+メモリのタイミング図 TBPWH TBPWL CLK TBACK ADDR 00 0F 7E 8F CCCC BBBB 2222 3 TBDCK DDDD DIN TBCKO DOUT MEM (00) CCCC MEM (7E) TBECK EN RST TBWCK WE DISABLED READ WRITE READ DISABLED ds022_0343_121399 図38：デュアル・ポート読み出し/書き込みブロックSelectRAM+メモリのタイミング図 TBCCS VIOLATION CLK_A PORT A ADDR_A 00 EN_A 7E 0F 0F 7E TBCCS TBCCS WE_A DI_A AAAA DO_A 9999 AAAA AAAA 9999 1111 0000 AAAA UNKNOWN 2222 CLK_B PORT B ADDR_B 00 00 7E 0F 0F 7E 1A 1111 1111 1111 BBBB 1111 2222 FFFF EN_B WE_B DI_B DO_B MEM (00) AAAA 9999 BBBB UNKNOWN 2222 FFFF ds022_035_121399 Advance Product Specification 3-49 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ CLKAの3番目の立ち上がりエッジで、メモリ・ロケーション VerilogとSynopsysにおける初期化 0x0Fに対する2回の書き込みでTBCCSパラメータに対する違反が ブロックSelectRAM+構造は、シミュレーションと論理合成用に 発生します。DOAバスとDOBバスには、DIAバスとDIBバスの値が Verilog内で初期化して、EDIF出力ファイルに含めることができま 出力されますが、0x7Eに保存された値は無効になります。 す。Verilogコードのシミュレーションでは、defparamを使って初 CLKAの4番目の立ち上がりエッジで、メモリ・ロケーション 期値を渡します。Synopsys FPGAコンパイラは現在defparamを 0x0Fに対して読み出し動作が実行され、無効なデータがDOAバス サポートしていません。代わりに、組み込みのSynopsys に出力されます。ポートBは、メモリ・ロケーション0x0Fに対する dc_scriptを使って、RAMに初期値を属性としてアタッチします。 読み出し動作も実行し、無効なデータも読み出します。 translate_offステートメントが、defparamステートメントの論理 CLKAの5番目の立ち上がりエッジで、TBCCSパラメータに対す る違反なしで読み出し動作がポートBにより書き込まれた0x7Eに対 合成変換を停止させます。これらの技術を使うモジュールをのコー ドを次に示します。 して実行されます。DOAバスには、ポートBから書き込まれた直前 の値が出力されます。 デザイン例 32ビットのシングル・ポートRAMの生成 初期化 ブロックSelectRAM+メモリのデュアル・ポート機能を使うと、 ブロックSelectRAM+メモリは、デバイス・コンフィギュレー ション・シーケンス中に初期化することができます。16進値で 1つのブロックSelectRAM+セルを使って、深さ128×幅32ビッ トのシングル・ポートRAMを生成することができます(表39)。 64(合計4096ビット)の16種類の各初期化属性が、各RAMの初期 メモリ・スペースをインターリーブし、ポートAのアドレス・バ 化を設定します。これらの属性を表21に示します。明確に設定され スのLSBを1 (VCC)に設定し、ポートBのアドレス・バスのLSBを0 ない初期化属性はゼロとしてコンフィギュレーションされます。部 (GND)に設定すると、32ビット幅のシングル・ポートRAMを生成 分的な初期化文字列には、ゼロが埋め込まれます。値64( hex)より することができます。 大きい初期化文字列はエラーになります。RAMは、VHDLシミュレ ータのgenericとVerilogシミュレータのパラメータを使って初期値 図39：シングル・ポート128×32 RAM RAMB4_S16_S16 によりシミュレーションすることができます。 VHDLとSynopsysにおける初期化 ブロックSelectRAM+構造は、シミュレーションと論理合成用に VHDL内で初期化して、EDIF出力ファイルに含めることができます。 WE EN RST CLK ADDR[6:0], V CC DI[31:16] WEA ENA RSTA CLKA ADDRA[7:0] DIA[3:0] WE EN RST CLK ADDR[6:0], GND DI[15:0] WEB ENB RSTB CLKB ADDRB[7:0] DIB[15:0] DOA[15:0] DO[31:16] DOB[15:0] DO[15:0] VHDLコードのシミュレーションでは、genericを使って初期値を 渡します。Synopsys FPGAコンパイラは現在genericをサポート していません。代わりに、組み込みのSynopsys dc_scriptを使っ て、RAMに初期値を属性としてアタッチします。translate_offス テートメントが、genericステートメントの論理合成変換を停止さ せます。これらの技術を使うモジュールをのコードを次に示します。 ds022_036_121399 表21：RAM初期化属性 Property INIT_00 INIT_01 INIT_02 INIT_03 INIT_04 INIT_05 INIT_06 INIT_07 INIT_08 INIT_09 INIT_0a INIT_0b INIT_0c INIT_0d INIT_0e INIT_0f 3-50 Memory Cells 255 to 0 511 to 256 767 to 512 1023 to 768 1279 to 1024 1535 to 1280 1791 to 2047 2047 to 1792 2303 to 2048 2559 to 2304 2815 to 2560 3071 to 2816 3327 to 3072 3583 to 3328 3839 to 3584 4095 to 3840 2つのシングル・ポートRAMの生成 ブロックSelectRAM+メモリの読み出し/書き込み可能なデュア ル・ポート機能を使うと、1つのRAMを2つの2Kビット・シング ル・ポート・メモリに分割することができます(表40)。 この例では、1つのブロックSelectRAM+から512K×4 RAM (ポートA)と128×16 RAM (ポートB)が生成されます。RAMのア ドレス空間は、上位2Kビットに対してポートAのMSBを1 (VCC)に 固定し、下位2Kビットに対してポートBのMSBを0 (GND)に固定 することにより、分割されます。 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図40：512×4 RAMと128×16 RAM ブロック・メモリの生成 RAMB4_S4_S16 WE1 EN1 RST1 CLK1 V CC , ADDR1[8:0] DI1[3:0] WEA ENA RSTA CLKA ADDRA[9:0] DIA[3:0] WE2 EN2 RST2 CLK2 GND, ADDR2[6:0] DI2[15:0] WEB ENB RSTB CLKB ADDRB[7:0] DIB[15:0] CoreGenプログラムは、ブロックSelectRAM+機能を使ってメ モリ構造を生成します。このプログラムは、デザインに含める DOA[3:0] DO1[3:0] VHDLまたはVerilogのシミュレーション・コード・テンプレートと EDIFファイルを出力します。 DOB[15:0] 3 DO2[15:0] ds022_037_121399 VHDL初期化の例 library IEEE; use IEEE.std_logic_1164.all; entity MYMEM is port (CLK, WE:in std_logic; ADDR: in std_logic_vector(8 downto 0); DIN: in std_logic_vector(7 downto 0); DOUT: out std_logic_vector(7 downto 0)); end MYMEM; architecture BEHAVE of MYMEM is signal logic0, logic1: std_logic; component RAMB4_S8 --synopsys translate_off generic( INIT_00,INIT_01, INIT_02, INIT_03, INIT_04, INIT_05, INIT_06, INIT_07, INIT_08, INIT_09, INIT_0a, INIT_0b, INIT_0c, INIT_0d, INIT_0e, INIT_0f : BIT_VECTOR(255 downto 0) := X”0000000000000000000000000000000000000000000000000000000000000000”); --synopsys translate_on port (WE, EN, RST, CLK: in STD_LOGIC; ADDR: in STD_LOGIC_VECTOR(8 downto 0); DI: in STD_LOGIC_VECTOR(7 downto 0); DO: out STD_LOGIC_VECTOR(7 downto 0)); end component; --synopsys dc_script_begin --set_attribute ram0 INIT_00 “0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF” -type string --set_attribute ram0 INIT_01 “FEDCBA9876543210FEDCBA9876543210FEDCBA9876543210FEDCBA9876543210” -type string --synopsys dc_script_end begin logic0 <=’0’; logic1 <=’1’; ram0: RAMB4_S8 --synopsys translate_off generic map ( Advance Product Specification 3-51 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ INIT_00 => X”0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF”, INIT_01 => X”FEDCBA9876543210FEDCBA9876543210FEDCBA9876543210FEDCBA9876543210”) --synopsys translate_on port map (WE=>WE, EN=>logic1, RST=>logic0, CLK=>CLK,ADDR=>ADDR, DI=>DIN, DO=>DOUT); end BEHAVE; Verilog初期化の例 module MYMEM (CLK, WE, ADDR, DIN, DOUT); input CLK, WE; input [8:0] ADDR; input [7:0] DIN; output [7:0] DOUT; wire logic0, logic1; //synopsys dc_script_begin //set_attribute ram0 INIT_00 “0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF” -type string //set_attribute ram0 INIT_01 “FEDCBA9876543210FEDCBA9876543210FEDCBA9876543210FEDCBA9876543210” -type string //synopsys dc_script_end assign logic0 = 1’b0; assign logic1 = 1’b1; RAMB4_S8 ram0 (.WE(WE), .EN(logic1), .RST(logic0), .CLK(CLK), .ADDR(ADDR), .DI(DIN), .DO(DOUT)); //synopsys translate_off defparam ram0.INIT_00 = 256h’0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF; defparam ram0.INIT_01 = 256h’FEDCBA9876543210FEDCBA9876543210FEDCBA9876543210FEDCBA9876543210; //synopsys translate_on endmodule Select I/Oの使い方 Virtex-E FPGAシリーズには、SelectI/O TMと呼ばれる高度にコ ンフィギャブルな高性能I/Oリソースが内蔵されており、多様なI/O 標準をサポートすることができます。SelectI/Oリソースは、出力 駆動能力のプログラマブルな制御、スルー・レート、入力遅延、 ホールド・タイムなどの強力な機能セットです。柔軟性と SelectI/O機能を利用し、かつこのドキュメントに記載するデザイ ン考慮事項に従うと、システム・レベル・デザインを向上し、シン プルにすることができます。 はじめに FPGAの大規模化と大容量化が進むと、システム・デザインの大 規模化と複雑化が進み、I/O標準の多様化も要求されます。さらに、 所とを組み合わせています。 各SelectI/Oブロックは最大20種類のI/O標準をサポートするこ とができます。多様なI/O標準をサポートすることにより、汎用標準 アプリケーションから高速低電圧メモリ・バスまでの多様なアプリ ケーションをサポートすることができます。 SelectI/Oブロックは、選択可能な出力駆動能力、LVTTL出力 バッファのプログラマブルなスルー・レート、オプションのプログ ラマブルな弱いプルアップ、弱いプルダウン、または外部バス・ア プリケーションに最適な弱い“キーパ”回路も提供しています。 各I/Oブロック(IOB)には3個のレジスタが内蔵されており、それ ぞれIOB内で入力、出力、スリーステート信号用に使用されます。 これらのレジスタは、エッジ・トリガのD型フリップフロップまた はレベル・センシティブ・ラッチとしてコンフィギュレーションす ることができます。 システム・クロック・スピードが大きくなると、高性能I/Oに対する 需要が重要になります。 チップ間遅延のシステム・スピード全体に対する影響はますます 大きくなっていますが、システム性能の達成は低電圧I/O標準の登場 により、ますます難しくなっています。 Virtex-Eデバイスの革新的な入力/出力リソースであるSelectI/O は、従来型プログラマブル・デバイスのI/Oリソースに対して高度に コンフィギャブルで高性能な代替手段を提供することにより、この 問題を解消しました。Virtex-EのSelectI/O機能では、プログラマ ブル・ロジックが持っている柔軟性と短いtime-to-market時間の長 所と、以前はASICとカスタムICでしか実現できなかった高性能の長 3-52 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 入力バッファには、オプションの遅延エレメントが用意されてお り、IOB内の入力信号レジスタに対するゼロ・ホールド・タイム条 件を保証するために使うことができます。 サポートしているI/O標準の概要 この節では、すべてのVirtex-EデバイスがサポートしているI/O標 準について概要を説明します。 Virtex-EのSelectI/O機能は、入力基準電圧(VREF)と出力電源電 多くのI/O標準は許容電圧範囲を規定していますが、このドキュメ 圧(VCCO)用の専用リソースおよびボード・デザインをシンプルにす ントでは代表的な電圧値のみ記載します。各仕様の詳細については、 る従来型のバンク・システムも提供します。 Electronic Industry Alliance Jedecのwebサイトhttp: //www. SelectI/O機能が提供する組み込み機能と広範囲なI/O標準のサ jedec.orgをご覧ください。 ポートを利用すると、システム・レベル・デザインとボード・デザ インを大幅にシンプル化して性能を向上させることができます。 LVTTL ー低電圧TTL 背景事情 シュプル出力バッファを使用する3.3Vアプリケーションに対する汎 低電圧TTLすなわちLVTTL標準は、LVTTL入力バッファとプッ デジタル電子機器大手の会社が開発した多くのモデム・バス・ア 用のEIA/JESDSA標準です。この標準では3.3Vの出力電源電圧 プリケーションは共同で、そのアプリケーションを対象に特別な新 (VCCO)が必要ですが、基準電圧(VREF)または終端電圧(VTT)の使用 しいI/O標準を制定しました。このバスI/O標準は、これらのアプリ は必要ありません。 ケーションにインターフェイスするようにデザインされた製品を製 造する他のベンダに仕様を提供しています。各標準は、その時点の 電圧、I/Oバッファ、終端技術に対して固有な仕様を持っていること もあります。 LVCMOS2 ー2.5V用低電圧CMOS 2.5V以下の低電圧CMOSすなわちLVCMOS2標準はLVCMOS 標準(JESD 8.-5)を拡張したもので、汎用の2.5Vアプリケーション プログラマブル・ロジックの長所である柔軟性と短いtime-to- に使われています。この標準では2,5Vの出力電源電圧(VCCO)が必 market時間を提供する能力は、多様化の進むI/O標準をサポートす 要ですが、基準電圧(VREF)またはボード終端電圧(VTT)の使用は必要 るプログラマブル・ロジック・デバイスの能力にますます依存する ありません。 ようになっています。 SelectI/Oリソースは、多様なI/O標準をサポートすることができ る高度にコンフィギャブルな入力バッファと出力バッファを持って LVCMOS18ー1.8 V用低電圧CMOS この標準はLVCMOS標準を拡張したものです。汎用1.8 Vアプリ います。表22に示すように、各バッファ・タイプは多様な電圧条件 ケーションで使われます。基準電圧(VREF)またはボード終端電圧 をサポートすることができます。 (VTT)は不要です。 表22：Virtex-EでサポートしているI/O標準 PCIーペリフェラル・コンポーネント・インターフェイス Output VCCO Input VCCO Input VREF Board Termination Voltage (VTT) LVTTL 3.3 3.3 N/A N/A LVCMOS2 2.5 2.5 N/A N/A LVCMOS18 1.8 1.8 N/A N/A SSTL3 I & II 3.3 N/A 1.50 1.50 I/O Standard ペリフェラル・コンポーネント・インターフェイスすなわちPCI 標準は、33 MHzと66 MHzのPCIバス・アプリケーションのサ ポートを規定しています。この標準では、LVTTL入力バッファとプ ッシュプル出力バッファを使用しています。この標準では基準電圧 (VREF)またはボード終端電圧(VTT)の使用は必要ありませが、3.3V の出力電源電圧(VCCO)が必要です。 GTLーガンニング・トランシーバ・ロジック終端あり SSTL2 I & II 2.5 N/A 1.25 1.25 ガンニング・トランシーバ・ロジックすなわちGTL標準は、 GTL N/A N/A 0.80 1.20 Xerox社が導入した高速バス標準(JESD8.3)です。ザイリンクスは、 GTL+ N/A N/A 1.0 1.50 この標準の終端ありをサポートしています。この標準は、差動増幅 HSTL I 1.5 N/A 0.75 0.75 HSTL III & IV 1.5 N/A 0.90 1.50 CTT 3.3 N/A 1.50 1.50 AGP-2X 3.3 N/A 1.32 N/A PCI33_3 3.3 3.3 N/A N/A PCI66_3 3.3 3.3 N/A N/A BLVDS & LVDS 2.5 N/A N/A N/A LVPECL 3.3 N/A N/A N/A Advance Product Specification 器入力バッファとオープン・ドレイン出力バッファを必要とします。 3-53 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ GTL+ ーガンニング・トランシーバ・ロジック・プラス ガンニング・トランシーバ・ロジック・プラスすなわちGTL+標 す。基準電圧(V REF )またはボード終端電圧(V TT )は不要です。 LVPECL標準では外付けの終端抵抗が必要です。 準は、Pentium Proプロセッサが最初に使用した高速バス標準 (JESD8.3)です。 ライブラリ・シンボル HSTLーハイ・スピード・トランシーバ・ロジック ストが含まれており、多様なSelectI/O機能をサポートしています。 ザイリンクス・ライブラリにはシンボル・デザインの広範囲なリ ハイ・スピード・トランシーバ・ロジックすなわちHSTL標準は、 IBMが提唱した汎用の高速1.5Vバス標準(EIA/JESD 8-6)です。こ これらの多くのシンボルは、5種類の一般的なSelectI/Oシンボル の派生を表しています。 の標準には、4つの派生すなわちクラスがあります。SelectI/Oデ ●IBUF バイスは、クラスI、III、IVをサポートしています。この標準は、差 ●IBUFG (入力バッファ) 動増幅器入力バッファとプッシュプル出力バッファを必要とします。 ●OBUF (グローバル・クロック入力バッファ) (出力バッファ) ●OBUFT SSTL3ー3.3V用スタブ直列終端ロジック ●IOBUF (スリーステート出力バッファ) (入出力バッファ) 3.3Vスタブ直列終端ロジックすなわちSSTL3標準は、汎用の 3.3Vメモリバス標準であり、日立とIBMも提唱しています IBUF (JESD8-8)。この標準にはクラスIとクラスIIがあります。 Virtex-Eデバイスに対する入力として使われる信号は、外部入力 SelectI/Oデバイスは、SSTL3標準の両クラスをサポートしていま ポートを経由して入力バッファ(IBUF)を駆動する必要があります。 す。この標準は、差動増幅器入力バッファとプッシュプル出力バッ 一般的なVirtex-EのIBUFシンボルを図41に示します。基本名の拡 ファを必要とします。 張子によりIBUFが使用するI/O標準を指定します。一般的なIBUFに 拡張子が指定されていない場合は、LVTTL標準と見なされます。 SSTL2ー2,5V用スタブ直列終端ロジック 2,5Vスタブ直列終端ロジックすなわちSSTL2標準は、汎用の 図41：入力バッファ(IBUF)のシンボル IBUF 2,5Vメモリバス標準であり、日立とIBMも提唱しています (JESD8-9)。この標準にはクラスIとクラスIIがあります。 I O SelectI/Oデバイスは、SSTL2標準の両クラスをサポートしていま す。この標準は、差動増幅器入力バッファとプッシュプル出力バッ x133_01_111699 ファを必要とします。 CTTーセンタ・タップ終端 センタ・タップ終端すなわちCTT標準は3.3Vのメモリバス標準 で、富士通が提唱しています(JESD8-4)。この標準は、差動増幅器 入力バッファとプッシュプル出力バッファを必要とします。 IBUFシンボルの派生を次に示します。 ● ● ● AGP-2Xーアドバンスド・グラフィックス・ポート ● Intel AGP標準は3.3Vアドバンスド・グラフィックス・ポート- ● 2Xバス標準であり、グラフィックス・アプリケーション向けの ● Pentium IIプロセッサで使用しています。この標準は、差動増幅器 ● 入力バッファとプッシュプル出力バッファを必要とします。 ● ● LVDSー低電圧差動信号 ● LVDSは差動のI/O標準です。1ビットのデータを2本の信号線で ● 伝送します。すべての差動信号標準と同様に、LVDSは本来シング ● ルエンドI/O標準より優れたノイズ耐性を持っています。2本の信号 線間の電圧振幅は約350mVです。基準電圧(VREF)またはボード終 端電圧(VTT)は不要です。LVDSでは、1本の入力または出力に2本 のピンを使う必要があります。LVDSでは外付けの抵抗終端が必要 です。 ● ● ● ● ● ● IBUF IBUF_LVCMOS2 IBUF_PCI33_3 IBUF_PCI66_3 IBUF_GTL IBUF_GTLP IBUF_HSTL_I IBUF_HSTL_III IBUF_HSTL_IV IBUF_SSTL3_I IBUF_SSTL3_II IBUF_SSTL2_I IBUF_SSTL2_II IBUF_CTT IBUF_AGP IBUF_LVCMOS18 IBUF_LVDS IBUF_LVPECL BLVDSーBus LVDS この標準では、複数のデバイス間で双方向LVDS通信が可能です。 外付け終端抵抗は、標準LVDSの値と異なります。 LVPECLー低電圧正論理エミッタ結合ロジック LVPECLはもう1つの差動I/O標準です。1ビットのデータ転送に 2本の信号線を使います。この標準では、1本の入力または出力に2 本のピンを必要とします。2本の信号線間の電圧振幅は約850Vで 3-54 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ IBUFシンボルが差動増幅器入力を必要とするI/O標準をサポート 図42：Virtex-EのI/Oバンク する場合、IBUFは自動的に差動増幅器入力バッファとしてコンフィ ギュレーションされます。差動増幅器入力を持つ低電圧I/O標準は、 Bank 7 基準電圧信号は、Virtex-Eデバイス内部で各1/2辺毎に“バンク 化”されており、パッケージ全体では8個の独立したVREFバンク Bank 1 GCLK3 GCLK2 Bank 2 Bank 0 外部基準電圧入力(VREF)を必要とします。 3 が存在します。Virtex-EのI/Oバンクについては図42を参照してく ださい。各バンク内でほぼ6本のI/Oピン当たりにつき1本のVREF Virtex-E Device 入力が自動的にコンフィギュレーションされます。VREFバンク内 Bank 6 としてコンフィギュレーションされたすべてのI/Oピンを駆動する必 要があります。 IBUF配置制約により、バンク内にあるすべての差動増幅器入力信 号は同じ標準を持つことが要求されます。LOC属性を使ってIBUF GCLK1 GCLK0 Bank 5 Bank 3 に差動増幅器入力信号を配置したら、同じ外部電源からVREF入力 Bank 4 のロケーションを指定する方法を次に説明します。.表23に、 Virtex-E入力標準の互換条件をまとめます。 オプションの遅延エレメントは各IBUFに対応させます。IOB内で ds022_42_012100 IBUFがフリップフロップを駆動する場合、遅延エレメントは、デフ ォルトでアクティブにされて、ゼロ・ホールド・タイム条件を満た 表23：ザイリンクスの入力標準互換条件 すようにします。NODELAY=TRUE属性はこのデフォルトを上書 きします。 IOB内でIBUFがフリップフロップを駆動しない場合、遅延エレメ ントは、性能をより重視するため、デフォルトで非アクティブにさ ルール1 バンク内のすべての差動増幅器入力信号は、同一 標準である必要があります。 ルール2 シングルエンド入力バッファを必要とする標準の 入力に対しては、配置制約はありません。 れます。入力信号を遅延させるときは、DELAY=TRUE属性を使っ て遅延エレメントをアクティブにします。 IBUFG Virtex-Eデバイスに対するファンアウト数が大きいクロック入力 として使う信号は、4個の専用グローバル・クロック分配ネット ワークの内の1つを利用するために、外部入力ポートを経由してグ ローバル・クロック入力バッファ(IBUFG)を駆動する必要がありま す。IBUFGシンボルの出力は、CLKDLLシンボル、CLKDLLHFシ ンボル、またはBUFGシンボルしか駆動できません。図43に、一般 的なVirtex-EのIBUFGシンボルを示します。 図43：Virtex-Eグローバル・クロック入力バッファ(IBUFG)の シンボル IBUFG I O x133_03_111699 ベース名の拡張子は、IBUFGが使用するI/O標準を決定します。 一般的なIBUFGシンボルに拡張子がない場合は、LVTTL.標準と見 なされます。 IBUFGシンボルの派生を次に示します。 ● ● Advance Product Specification IBUFG IBUFG_LVCMOS2 3-55 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ IBUFG_PCI33_3 IBUFG_PCI66_3 ● IBUFG_GTL ● IBUFG_GTLP ● IBUFG_HSTL_I ● IBUFG_HSTL_III ● IBUFG_HSTL_IV ● IBUFG_SSTL3_I ● IBUFG_SSTL3_II ● IBUFG_SSTL2_I ● IBUFG_SSTL2_II ● IBUFG_CTT ● IBUFG_AGP ● IBUFG_LVCMOS18 ● IBUFG_LVDS ● IBUFG_LVPECL ● ● OBUF OBUFは外部出力ポートを経由して出力を駆動する必要がありま す。図44に、一般的な出力バッファ(OBUF)のシンボルを示します。 図44：Virtex-E出力バッファ(OBUF)のシンボル OBUF I O x133_04_111699 ベース名の拡張子は、OBUFGが使用するI/O標準を決定します。 一般的なIBUFGシンボルに拡張子がない場合は、スルー・レートを 制限した12 mA駆動能力を持つLVTTL.標準と見なされます。 さらに、LVTTL OBUFは、バスの過渡電圧を最小にする2種類の スルー・レート・モードのいずれかをサポートすることができます。 IBUFGシンボルが差動増幅器入力を必要とするI/O標準をサポー デフォルトとして、各出力バッファのスルー・レートを小さくして、 トする場合、IBUFGは自動的に差動増幅器入力バッファとしてコン 非クリティカル信号のスイッチングによる電力バス・トランジェン フィギュレーションされます。差動増幅器入力を持つ低電圧I/O標準 トを最小化しています。 は、外部基準電圧入力VREF)を必要とします。 基準電圧信号は、Virtex-Eデバイス内部で各1/2辺毎に“バンク 化”されており、パッケージ全体では8個の独立したVREFバンク が存在します。Virtex-EのI/Oバンクについては図42を参照してく LVTTL出力バッファの駆動能力は選択可能です。 LVTTL OBUFシンボル名のフォーマットは次のようになります。 OBUF_<slew_rate>_<drive_strength> <slew_rate>は F (高 速 )、 ま た は S (低 速 )が 指 定 で き 、 ださい。各バンク内でほぼ6本のI/Oピン当たりにつき1本のVREF入 <drive_strength>はmA値で表し(2、4、6、8、12、16、また 力が自動的にコンフィギュレーションされます。VREFバンク内に差 は24)が指定できます。 動増幅器入力信号を配置したら、同じ外部電源からVREF入力とし てコンフィギュレーションされたすべてのI/Oピンを駆動する必要が OBUFGシンボルの派生を次に示します。 あります。 IBUFG配置制約により、バンク内にあるすべての差動増幅器入力 信号は同じ標準を持つことが要求されます。LOC属性はIBUFGのロ ケーションを指定することができます。 BUFGPを使って、ファンアウトの大きいクロック入力をインス タンス化することができるため、便利になっています。BUFGPシ ● ● ● ● ● ● ンボルは、LVTTL IBUFGシンボルとBUFGシンボルの組み合わせ ● を表し、デザイン内ではBUFGPの出力を直接クロック・ピンに接 ● 続できないようになっています。 ● これまでのアーキテクチャとは異なり、Virtex-EのBUFGPシン ● ボルは、グローバル・クロック・パッド・ロケーションにのみ配置 ● できます。LOC属性はBUFGPのロケーションを指定することがで ● きます。 ● ● ● ● ● ● ● ● ● ● ● ● 3-56 OBUF OBUF_S_2 OBUF_S_4 OBUF_S_6 OBUF_S_8 OBUF_S_12 OBUF_S_16 OBUF_S_24 OBUF_F_2 OBUF_F_4 OBUF_F_6 OBUF_F_8 OBUF_F_12 OBUF_F_16 OBUF_F_24 OBUF_LVCMOS2 OBUF_PCI33_3 OBUF_PCI66_3 OBUF_GTL OBUF_GTLP OBUF_HSTL_I OBUF_HSTL_III OBUF_HSTL_IV OBUF_SSTL3_I Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ● ● ● ● ● ● ● ● OBUF_SSTL3_II OBUF_SSTL2_I OBUF_SSTL2_II OBUF_CTT OBUF_AGP OBUF_LVCMOS18 OBUF_LVDS OBUF_LVPECL Virtex-Eシリーズは、HQパッケージとPQパッケージに対して8 図45：スリーステート出力バッファのシンボル(OBUFT) T I OBUFT O 3 x133_05_111699 OBUFTシンボルの派生を次に示します。 個のバンクをサポートします。CSパッケージでは、4個のVCCOバ ンクをサポートします。 OBUFの配置制約により、VCCOバンク内にある各OBUFは同一の 駆動電圧を出力する必要があります。任意のタイプの入力バッファ とVCCOを必要としない出力バッファは、任意のVCCOバンクに配置 することができます。表24に、Virtex-E出力標準の互換条件をまと ● OBUFT ● OBUFT_S_2 ● OBUFT_S_4 ● OBUFT_S_6 ● OBUFT_S_8 ● OBUFT_S_12 めます。LOC属性はOBUFのロケーションを指定することができ ● OBUFT_S_16 ます。 ● OBUFT_S_24 ● OBUFT_F_2 表24：ザイリンクスの出力標準互換条件 ルール1 VCCOを共用する標準を持つ出力のみ、同一バンク 内で使用することができます。 ルール2 VCCOを必要としない標準の出力に対しては、配置 制約はありません。 VCCO 互換性を持つ標準 3.3 LVTTL、SSTL3_I、SSTL3_II、CTT、AGP、 GTL、GTL+、PCI33_3、PCI66_3 2.5 SSTL2_I、SSTL2_II、LVCMOS2、GTL、 GTL+ 1.5 HSTL_I、HSTL_III、HSTL_IV、GTL、GTL+ ● OBUFT_F_4 ● OBUFT_F_6 ● OBUFT_F_8 ● OBUFT_F_12 ● OBUFT_F_16 ● OBUFT_F_24 ● OBUFT_LVCMOS2 ● OBUFT_PCI33_3 ● OBUFT_PCI66_3 ● OBUFT_GTL ● OBUFT_GTLP ● OBUFT_HSTL_I ● OBUFT_HSTL_III ● OBUFT_HSTL_IV ● OBUFT_SSTL3_I OBUFT 一般的なスリーステート出力バッファOBUFT(図45)は、通常、 スリーステート出力または双方向I/Oを内臓しています。 ベース名の拡張子は、OBUFGが使用するI/O標準を決定します。 ● OBUFT_SSTL3_II ● OBUFT_SSTL2_I ● OBUFT_SSTL2_II ● OBUFT_CTT ● OBUFT_AGP 一般的なOBUFTシンボルに拡張子がない場合は、スルー・レート ● OBUFT_LVCMOS18 を制限した12 mA駆動能力を持つLVTTL.標準と見なされます。 ● OBUFT_LVDS さらに、LVTTL OBUFTは、バスの過渡電圧を最小にする2種類 ● OBUFT_LVPECL のスルー・レート・モードのいずれかをサポートすることができま す。デフォルトとして、各出力バッファのスルー・レートを小さく Virtex-Eシリーズは、HQパッケージとPQパッケージに対して8 して、非クリティカル信号のスイッチングによる電力バス・トラン 個のバンクをサポートします。CSパッケージでは、4個のVCCOバ ジェントを最小化しています。 ンクをサポートします。 LVTTLスリーステート出力バッファの駆動能力は選択可能です。 SelectI/O OBUFTの配置制約により、VCCOバンク内にある各 LVTTL OBUFTシンボル名のフォーマットは次のようになり OBUFTは同一の駆動電圧を出力する必要があります。任意のタイ ます。 OBUFT_<slew_rate>_<drive_strength> プの入力バッファとVCCOを必要としない出力バッファは、同一の VCCOバンク内に配置することができます。 <slew_rate>は F (高 速 )、 ま た は S (低 速 )が 指 定 で き 、 <drive_strength>はmA値で表し(2、4、6、8、12、16、また は24)が指定できます。 Advance Product Specification 3-57 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ LOC属性はBUFGTのロケーションを指定することができます。 スリーステート出力バッファと双方向バッファは、弱いプルアッ プ抵抗、弱いプルダウン抵抗、または弱い“キーパ”回路のいずれ かを持つことができます。この機能は、OBUFTの出力ネットに該 IOBUFシンボルの派生を次に示します。 ● ● ● 当するシンボル(PULLUP、PULLDOWN、またはキーパ)をアタッ ● チして制御します。 ● 弱い“キーパ”回路を使用すると、IOB内で入力バッファがI/O信 ● 号をサンプルする必要があります。したがって、VREFを必要とす ● るI/O標準が指定されたOBUFTには、弱い“キーパ”回路が指定さ ● れてコンフィギュレーションされたOBUFTを持つバンク内に配置 ● され、かつVREFが自動配置されます。弱い“キーパ”を持つよう ● にコンフィギュレーションされたOBUFTを使うアプリケーション ● は、一般に、双方向I/Oを使っているため、この制約は多くの回路デ ザインに悪影響を与えることはありません。この場合、IBUF (およ び対応するVREF)は明示的に配置されます。 LOC属性はBUFGTのロケーションを指定することができます。 ● ● ● ● ● ● IOBUF ● 入力バッファとアクティブHighのスリーステート・ピンを持つス ● リーステート出力バッファの両方を必要とする双方向信号に対して ● は、IOBUFシンボルを使ってください。図46に、入出力バッファ ● IOBUFのシンボルを示します。 ● ベース名の拡張子は、IOBUFが使用するI/O標準を決定します。 一般的なIOBUFシンボルに拡張子がない場合は、入力はLVTTL入 力バッファと見なされ、かつ出力はスルー・レートを制限した12 mA駆動能力を持つLVTTL.標準のバッファと見なされます。 さらに、LVTTL IOBUFは、バスの過渡電圧を最小にする2種類 ● ● ● ● ● ● のスルー・レート・モードのいずれかをサポートすることができま ● す。デフォルトとして、各出力バッファのスルー・レートを小さく ● して、非クリティカル信号のスイッチングによる電力バス・トラン ● ジェントを最小化しています。 ● IOBUF IOBUF_S_2 IOBUF_S_4 IOBUF_S_6 IOBUF_S_8 IOBUF_S_12 IOBUF_S_16 IOBUF_S_24 IOBUF_F_2 IOBUF_F_4 IOBUF_F_6 IOBUF_F_8 IOBUF_F_12 IOBUF_F_16 IOBUF_F_24 IOBUF_LVCMOS2 IOBUF_PCI33_3 IOBUF_PCI66_3 IOBUF_GTL IOBUF_GTLP IOBUF_HSTL_I IOBUF_HSTL_III IOBUF_HSTL_IV IOBUF_SSTL3_I IOBUF_SSTL3_II IOBUF_SSTL2_I IOBUF_SSTL2_II IOBUF_CTT IOBUF_AGP IOBUF_LVCMOS18 IOBUF_LVDS IOBUF_LVPECL LVTTL双方向バッファの出力駆動能力は選択可能です。 LVTTL IOBUFシンボル名のフォーマットは次のようになります。 IOBUF_<slew_rate>_<drive_strength> <slew_rate>は F (高 速 )、 ま た は S (低 速 )が 指 定 で き 、 使用するIOBUFシンボルが差動増幅器入力を必要とするI/O標準 <drive_strength>はmA値で表し(2、4、6、8、12、16、また をサポートする場合、IOBUFは自動的に差動増幅器入力バッファと は24)が指定できます。 してコンフィギュレーションされます。差動増幅器入力バッファを 持つ低電圧I/O標準は、外部基準電圧入力(VREF)を必要とします。 図46：入出力バッファのシンボル(IOBUF) T I 基準電圧信号は、Virtex-Eデバイス内部で各1/2辺毎に“バンク 化”されており、パッケージ全体では8個の独立したVREFFバンク IOBUF が存在します。Virtex-E I/Oバンクについては55ページの図42を IO 参照してください。各バンク内でほぼ6本のI/Oピン当たりにつき1 本のVREF入力が自動的にコンフィギュレーションされます。VREF バンク内に差動増幅器入力信号を配置したら、同じ外部電源から VREF入力としてコンフィギュレーションされたすべてのI/Oピンを 駆動する必要があります。 O IOBUF配置制約により、バンク内にあるすべての差動増幅器入力 信号は同じ標準を持つことが要求されます。 x133_06_111699 Virtex-Eシリーズは、HQパッケージとPQパッケージに対して8 個のバンクをサポートします。CSパッケージでは4個のVCCOバン クをサポートしています。 Virtex-E SelectI/OのIOBUF配置に関して追加された制約によ り、VCCOバンク内にある各IOBUFは同一の駆動電圧を出力する必 要があります。任意のタイプの入力バッファとVCCOを必要としない 出力バッファは、同一のVCCOバンク内に配置することができます。 LOC属性はIOBUFのロケーションを指定することができます。 3-58 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ オプションの遅延エレメントは各IOBUF内の入力パスに接続しま バッファ(OBUF、OBUFT、IOBUF)の場合、スルー・レートの制 す。IOB内でIOBUFが入力フリップフロップを駆動する場合、遅延 御は、SLEW=属性を使って指定することもできます。デフォルト エレメントがデフォルトでアクティブにされて、ゼロ・ホールド・ として、各出力バッファのスルー・レートを小さくして、非クリテ タイム条件を満たすようにしています。NODELAY=TRUE属性は ィカル信号のスイッチングによる電力バス・トランジェントを最小 このデフォルトを上書きします。 化しています。SLEW=属性は次のいずれかの値を持ちます。 IOB内でIOBUFが入力フリップフロップを駆動しない場合、遅延 エレメントは、性能をより重視するため、デフォルトで非アクティ 3 SLEW=SLOW SLEW=FAST ブにされます。入力信号を遅延させるときは、DELAY=TRUE属性 を使って遅延エレメントをアクティブにします。 スリーステート出力バッファと双方向バッファは、ウィークプル 出力駆動能力属性 該当するライブラリ・シンボルを選択することにより、出力駆動 アップ抵抗、ウィークプルダウン抵抗、または“ウィークキーパ” 能力を指定することができます。また、ザイリンクス・ライブラリ 回路のいずれかを持つことができます。この機能は、IOBUFの出力 はこの機能を指定する別の方法も提供しています。LVTTL出力バッ ネットに該当するシンボル(PULLUP、PULLDOWN、またはキー ファ(OBUF、OBUFT、IOBUF)に対しては、DRIVE=属性を使って パ)をアタッチして制御します。 駆動能力を指定することもできます。この属性は次のいずれかの値 を持ちます。 Select I/Oの属性 DRIVE=2 SelectI/Oのいくつかの機能(例えば、ロケーション制約、入力遅 DRIVE=4 延、出力駆動能力、スルー・レートなど)に対するアクセスは、これ DRIVE=6 らの機能に接続された属性を使って行います。 DRIVE=8 DRIVE=12 (デフォルト) 入力遅延属性 オプションの遅延エレメントは各IBUFに対応させます。IOB内で DRIVE=16 DRIVE=24 IBUFがフリップフロップを駆動する場合、遅延エレメントは、デ フォルトでアクティブにされて、ゼロ・ホールド・タイム条件を満 デザイン時の考慮事項 たすようにします。このデフォルトを上書きするときは、 基準電圧(VREF)ピン NODELAY=TRUE属性を使います。 IOB内でIBUFがフリップフロップを駆動しない場合、遅延エレメ ントは、性能をより重視するため、デフォルトで非アクティブにさ れます。入力信号を遅延させるときは、DELAY=TRUE属性を使っ て遅延エレメントをアクティブにします。 差動増幅器入力バッファを持つ低電圧I/O標準は、入力基準電圧 (VREF)を必要とします。VREFを外部信号としてデバイスに入力し てください。 基準電圧信号は、デバイス内部で各1/2辺毎に“バンク化”され ており、パッケージ全体では8個の独立したVREFバンクが存在し ます。Virtex-E I/Oバンクについては55ページの図42を参照して IOB Flip-Flop/Latch属性 ください。各バンク内でほぼ6本のI/Oピン当たりにつき1本のVREF Virtex-EシリーズのI/Oブロック(IOB)は、入力パスにオプショ 入力が自動的にコンフィギュレーションされます。VREFバンク内に ン・レジスタを、出力パスにオプション・レジスタを、スリース 差動増幅器入力信号を配置したら、同じ外部電源からVREF入力とし テート・コントロール・ピンにオプション・レジスタを、それぞれ てコンフィギュレーションされたすべてのI/Oピンを駆動する必要が 内蔵しています。デザイン・インプリメンテーション・ソフトウェ あります。 アは、プログラムに対して次のオプションが指定されると、自動的 にこれらのレジスタを利用します。 各VREFバンク内では、VREF信号を必要とする入力バッファはす べて同一タイプである必要があります。任意のタイプの出力バッ map -pr b <filename> ファと入力バッファは、基準電圧なしで、同一VREFバンクに配置す 代わりに、IOB = TRUE属性をレジスタに指定して、マッパに対 ることができます。 してレジスタをIOB内に強制的に配置させるように指示することが できます。 ロケーションの制約 SelectI/O I/Oシンボルに対してロケーション制約のLOCをア タッチして、各SelectI/Oシンボルのロケーションを指定します。 外部ポート識別子は、ロケーション制約の値を指定します。ポート 識別子のフォーマットは、デザインに対して選択したパッケージに 依存します。 LOC属性は次のフォームを使います。 LOC=A42 LOC=P37 出力スルー・レート属性 前述のように、様々なシンボル名を使って、出力バッファのス ルー・レートを選択するオプションを提供しています。LVTTL出力 Advance Product Specification 3-59 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 出力駆動電源電圧(VCCO)ピン SelectI/Oがサポートしている多くの低電圧I/O標準は、様々な出 力駆動電源電圧(VCCO)を必要とします。そのため、各デバイスは、 複数の出力駆動電源電圧をサポートできる必要があります。 Virtex-Eシリーズは、HQパッケージとPQパッケージに対して8 これらの終端技術は組み合わせて使用することができます。図47 に、終端方法の各組み合わせの一般的な例を示します。 図47：標準の入力と出力に対する終端方法の概要 Double Parallel Terminated Unterminated VTT 個のバンクをサポートします。CSパッケージでは4個のVCCOバン Z=50 クをサポートしています。 VCCOバンク内の出力バッファは、同一の出力駆動電源電圧を共用 する必要があります。LVTTL、LVCMOS2、LVCMOS18、 VREF Unterminated Output Driving a Parallel Terminated Input Series Terminated Output Driving a Parallel Terminated Input VTT VTT PCI33_3、PCI 66_3の入力バッファは、入力VCCO電圧に対して VCCO電圧を使います。 Z=50 Z=50 VREF VREF 伝送線効果 導線を伝わる信号の遅延は、信号が短距離を伝送する場合、立ち VTT Z=50 Series-Parallel Terminated Output Driving a Parallel Terminated Input VTT Series Terminated Output 上がりタイミングと立ち下がりタイミングで支配されます。伝送遅 VTT Z=50 Z=50 延はインダクタンスとキャパシタンスにより変化しますが、良くデ VREF VREF ザインされたボードでは、1インチ当たり約180psの遅延になり x133_07_111699 ます。 伝送線効果すなわち反射は、一般に、高速の立ち上がり時間と立 ち下がり時間(1.5ns)に対して1.5インチ以上で現れます。不適切な 終端(または終端なし)または伝送線インピーダンスの変化により、 同時スイッチングのガイドライン 高速デジタルICで複数の出力が同時に状態を変化させるとき、グ 反射が発生して、長いパターンでは遅延が増加してしまうことがあ ランド・バウンスが発生することがあり、出力や内部ロジックに望 ります。システム・スピードが大きくなると、I/O遅延の影響は制約 ましくない過渡動作を生じさせます。この問題は、同時スイッチン 要因になるため、伝送線の終端がますます重要になります。 グ出力(SSO)問題とも呼ばれます。 終端技術 グ・ワイヤ、グランド・メタル配線のインダクタンスの組み合わせ グランド・バウンスは、基本的に、グランド・ピン、ボンディン 様々な技術により、伝送線効果の影響を解消させます。 の中における電流変化に起因します。複数の出力が同時に状態を変 出力終端技術のリストを次に示します。 えた後の短い時間(数ns)、ICの内部グランド・レベルが外部のシス 無終端 テム・グランド・レベルと一致しなくなります。 直列終端 グランド・バウンスは、安定なLow出力とすべての入力に影響を 並列終端(シャント) 与えます。これはこれらの信号が内部グランドを基準として判定さ 直並列終端(直列-シャント) れるためです。グランド・バウンス振幅が実際の瞬時ノイズ・マー 入力終端技術には次のようなものがあります。 ジンを超える場合、変化していない入力がグランド・バウンスと反 無終端 対の極性を持つ狭いパルスとして判定されてしまいます。 並列終端(シャント) 表25に、グランド・バウンスの影響を回避するために出力電源/ グランド対当たりに許容される最大同時スイッチング出力数のガイ ドラインを示します。各Virtex-Eデバイスとパッケージの組み合わ せの出力電源/グランド対の実質的な数については、表26を参照し てください。 表25：電源/グランド対当たりの同時スイッチング出力数のガイドライン Standard LVTTL Slow Slew Rate, 2 mA drive LVTTL Slow Slew Rate, 4 mA drive LVTTL Slow Slew Rate, 6 mA drive 3-60 BGA, CS, FGA 68 41 29 Package HQ 49 31 22 PQ, TQ 36 20 15 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 表25：電源/グランド対当たりの同時スイッチング出力数のガイドライン Standard LVTTL Slow Slew Rate, 8 mA drive LVTTL Slow Slew Rate, 12 mA drive LVTTL Slow Slew Rate, 16 mA drive LVTTL Slow Slew Rate, 24 mA drive LVTTL Fast Slew Rate, 2 mA drive LVTTL Fast Slew Rate, 4 mA drive LVTTL Fast Slew Rate, 6 mA drive LVTTL Fast Slew Rate, 8 mA drive LVTTL Fast Slew Rate, 12 mA drive LVTTL Fast Slew Rate, 16 mA drive LVTTL Fast Slew Rate, 24 mA drive LVCMOS2 PCI GTL GTL+ HSTL Class I HSTL Class III HSTL Class IV SSTL2 Class I SSTL2 Class II SSTL3 Class I SSTL3 Class II CTT AGP BGA, CS, FGA 22 17 14 9 40 24 17 13 10 8 5 10 8 4 4 18 9 5 15 10 11 7 14 9 Package HQ 17 12 10 7 29 18 13 10 7 6 4 7 6 4 4 13 7 4 11 7 8 5 10 7 PQ, TQ 12 9 7 5 21 12 9 7 5 4 3 5 4 4 4 9 5 3 8 5 6 4 7 5 注: この解析では、各出力に35 pFの負荷を使用しています。 表26：Virtex-Eの等価電源/グランド対の数 Pkg/Part CS144 PQ240 HQ240 BG432 BG560 FG256(1) FG456 FG676 FG680(2) FG860 FG900 FG1156 v100e 12 20 v200e 12 20 v300e v400e 20 20 32 20 24 40 40 v600e v1000e v1600e v2000e 20 40 20 56 58 60 56 58 56 60 56 64 96 104 120 24 40 54 56 46 注： 1: FG256パッケージのVirtex-Eデバイスには、Virtexシリーズ・デバイスより多くのVCCOがあります。 2: FG680の数は暫定です。 Advance Product Specification 3-61 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ GTL+ アプリケーション例 SelectI/O機能を使うデザインを生成するときは、デザイン・コ ード内にライブラリ・シンボルをインスタンス化する必要がありま GTL+に対する有効な終端技術を説明する回路例を図49に示しま す。表28に、DC電圧仕様を示します。 す。ボード・レベルでは、各I/O標準に対して必要な終端技術を知っ 図49：GTL+の終端 ておくことが必要です。 GTL+ VTT = 1.5V VTT = 1.5V この節では、いくつかの一般的なアプリケーション例を示して、 SelectI/O機能がサポートしている各標準に対して推奨される終端 技術について説明します。 50Ω VCCO = N/A 終端の例 50Ω Z = 50 VREF = 1.0V 各SelectI/O標準の代表的な終端技術を使用する回路例を以下に 示します。各標準のDC電圧仕様の許容範囲の値については、各図 x133_09_012400 に対応する表を参照してください。 各終端技術例で使用されている抵抗と図示された伝送線は、ボー ド・レベル・コンポーネントを表しており、デバイス内のコンポー ネントを表すものではありません。 GTL GTLに対する有効な終端技術を説明する回路例を図48に示しま す。表27に、DC電圧仕様を示します。 GTL VTT = 1.2V 50Ω 50Ω VCCO = N/A Parameter VCCO VREF = N × VTT (1) VTT VIH = VREF + 0.1 VIL = VREF – 0.1 VOH VOL IOH at VOH (mA) IOLat VOL (mA) at 0.6V IOLat VOL (mA) at 0.3V 図48：GTLの終端 VTT = 1.2V 表28：GTL+の電圧仕様 Z = 50 Min Typ Max 0.88 1.35 0.98 0.3 36 - 1.0 1.5 1.1 0.9 0.45 - 1.12 1.65 1.02 0.6 48 注： 1: 0.68≧N≧ 0.653 VREF = 0.8V x133_08_111699 HSTL 表27：GTLの電圧仕様 Parameter VCCO VREF = N × VTT (1) HSTL_Iに対する有効な終端技術を説明する回路例を図50に示し Min Typ Max - N/A - 0.74 0.8 0.86 VTT 1.14 1.2 1.26 VIH = VREF + 0.05 0.79 0.85 - VIL = VREF – 0.05 - 0.75 - 0.81 VOH VOL - 0.2 0.4 IOH at VOH(mA) - 40 IOLat VOL(mA) at 0.4V 32 - IOLat VOL(mA) at 0.2V - - ます。HSTL_IIIに対する有効な終端技術を説明する回路例を図51 に示します。 - - 注： 1: 0.68≧N≧ 0.653 3-62 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 図50：HSTL Class Iの終端 HSTL_IVに対する有効な終端技術を説明する回路例を図52に示 します。 HSTL Class I 図52：HSTL Class IVの終端 VTT= 0.75V VCCO = 1.5V HSTL Class IV 3 50Ω VCCO = 1.5V VTT= 1.5V VTT= 1.5V Z = 50 VREF = 0.75V 50Ω 50Ω x133_10_111699 Z = 50 VREF = 0.9V 表29：HSTLクラスIの電圧仕様 Parameter Min 1.40 VCCO 0.68 VREF VTT VREF + 0.1 VIH VIL VOH VCCO – 0.4 VOL –8 IOH at VOH (mA) 8 IOLat VOL (mA) x133_12_111699 Typ 1.50 0.75 VCCO × 0.5 - Max 1.60 0.90 VREF – 0.1 0.4 - 図51: HSTL Class IIIの終端 Parameter VCCO VREF VTT VIH VIL VOH VOL IOH at VOH (mA) IOLat VOL (mA) Min 1.40 VREF + 0.1 VCCO – 0.4 –8 48 Typ 1.50 0.90 Max 1.60 VREF – 0.1 0.4 - VCCO - 注: EIA/JESD8-6の規定による「ユーザ指定の使用条件における最適ノイ ズ・マージンを得るためにユーザが選択するVREFの値」です。 HSTL Class III VTT= 1.5V VCCO = 1.5V 表31：HSTLクラスIVの電圧仕様 SSTL3_I 50Ω SSTL3_Iに対する有効な終端技術を説明する回路例を図53に示 します。表32に、DC電圧仕様を示します。 Z = 50 VREF = 0.9V 図53：SSTL3 Class Iの終端 x133_11_111699 SSTL3 Class I Parameter VCCO VREF (1) VTT VIH VIL VOH VOL IOH at VOH (mA) IOLat VOL (mA) Min 1.40 VREF + 0.1 VCCO – 0.4 –8 24 VTT= 1.5V VCCO = 3.3V 表30：HSTLクラスIIIの電圧仕様 Typ 1.50 0.90 VCCO - Max 1.60 VREF – 0.1 0.4 - 注: EIA/JESD8-6の規定による「ユーザー指定の使用条件における最適ノ イズ・マージンを得るためにユーザーが選択するVREFの値」です。 50Ω 25Ω Z = 50 VREF = 1.5V x133_13_111699 表32：SSTL3_Iの電圧仕様 Parameter VCCO VREF = 0.45 × VCCO VTT = VREF VIH = VREF + 0.2 VIL = VREF – 0.2 VOH = VREF + 0.6 VOL = VREF – 0.6 IOH at VOH (mA) IOLat VOL (mA) Min 3.0 1.3 1.3 1.5 – 0.3(2) 1.9 –8 8 Typ 3.3 1.5 1.5 1.7 1.3 - Max 3.6 1.7 1.7 3.9(1) 1.5 1.1 - 注： 1: VIHの最大はVCCO + 0.3です。 2: VILの最小は式に一致しません。 Advance Product Specification 3-63 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ SSTL3_II 表34：SSTL2_Iの電圧仕様 SSTL3_IIに対する有効な終端技術を説明する回路例を図54に示 します。表33に、DC電圧仕様を示します。 VCCO VREF = 0.5 × VCCO VTT = VREF + N(1) VIH = VREF + 0.18 VIL = VREF – 0.18 VOH = VREF + 0.61 VOL= VREF – 0.61 IOH at VOH (mA) IOLat VOL (mA) 図54：SSTL3 Class IIの終端 SSTL3 Class II VCCO = 3.3V 25Ω VTT= 1.5V VTT= 1.5V 50Ω 50Ω Z = 50 VREF = 1.5V 表33：SSTL3_IIの電圧仕様 VCCO VREF = 0.45 × VCCO VTT = VREF VIH = VREF + 0.2 VIL= VREF – 0.2 VOH = VREF + 0.8 VOL= VREF – 0.8 IOH at VOH (mA) IOLat VOL (mA) Min Typ Max 2.3 1.15 1.11 1.33 – 0.3(3) 1.76 – 7.6 7.6 2.5 1.25 1.25 1.43 1.07 - 2.7 1.35 1.39 3.0(2) 1.17 0.74 - 注： 1: 0,04≧N≧ -0,04 2: VIHの最大はVCCO + 0.3です。 3: VILの最小は式に一致しません。 x133_14_111699 Parameter Parameter Min 3.0 1.3 1.3 Typ 3.3 1.5 1.5 Max 3.6 1.7 1.7 1.5 1.7 3.9(1) – 0.3(2) 2.1 –16 16 1.3 - 1.5 0.9 - SSTL2_II ISSTL2_IIに対する有効な終端技術を説明する回路例を図56に示 します。表35に、DC電圧仕様を示します。 図56：SSTL2 Class IIの終端 SSTL2 Class II VCCO = 2.5V 25Ω VTT= 1.25V VTT= 1.25V 50Ω 50Ω Z = 50 注： 1: VIHの最大はVCCO + 0.3です。 2: VILの最小は式に一致しません。 VREF = 1.25V x133_16_111699 SSTL2_I 表35：SSTL2_IIの電圧仕様 SSTL2_Iに対する有効な終端技術を説明する回路例を図55に示 します。表34に、DC電圧仕様を示します。 図55：SSTL2 Class Iの終端 SSTL2 Class I VTT= 1.25V VCCO = 2.5V 50Ω 25Ω Z = 50 VREF = 1.25V xap133_15_011000 Parameter VCCO VREF = 0.5 × VCCO VTT = VREF + N(1) VIH = VREF + 0.18 VIL = VREF – 0.18 VOH = VREF + 0.8 VOL = VREF - 0.8 IOH at VOH (mA) IOLat VOL (mA) Min 2.3 1.15 1.11 1.33 – 0.3(3) 1.95 –15.2 15.2 Typ 2.5 1.25 1.25 1.43 1.07 - Max 2.7 1.35 1.39 3.0(2) 1.17 0.55 - 注： 1: 0,04≧N≧ -0,04 2: VIHの最大はVCCO + 0.3です。 3: VILの最小は式に一致しません。 3-64 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ LVTTL CTT CTTに対する有効な終端技術を説明する回路例を図57に示しま す。表36に、DC電圧仕様を示します。 表38：LVTTLの電圧仕様 図57：CTTの終端 Parameter VCCO VREF VTT VIH VIL VOH VOL IOH at VOH (mA) IOLat VOL (mA) CTT VCCO = 3.3V VTT = 1.5V 50Ω Z = 50 VREF= 1.5V x133_17_111699 表36：CTTの電圧仕様 Parameter VCCO VREF VTT VIH = VREF + 0.2 VIL = VREF – 0.2 VOH = VREF + 0.4 VOL= VREF – 0.4 IOH at VOH (mA) IOLat VOL (mA) LVTTLでは終端は不要です。DC電圧仕様を表38に示します。 Min Typ Max 2.05(1) 1.35 1.35 1.55 1.75 –8 8 3.3 1.5 1.5 1.7 1.3 1.9 1.1 - 3.6 1.65 1.65 1.45 1.25 - 注： 1: タイミング遅延は、VCCO最小値3.0Vで計算しています。 PCI33_3およびPCI66_3 PCI33_3またはPCI66_3では終端は必要ありません。DC電圧仕 様を表37に示します。 Min 3.0 2.0 – 0.5 2.4 – 24 24 Typ 3.3 - Max 3.6 3.6 0.8 0.4 - 注：小さい駆動電流に対するVOLとVOHは、サンプル・テストによります。 LVCMOS2 LVCMOS2では終端は不要です。DC電圧仕様を表39に示します。 表39：LVCMOS2の電圧仕様 Parameter VCCO VREF VTT VIH VIL VOH VOL IOH at VOH (mA) IOLat VOL (mA) Min 2.3 1.7 – 0.5 1.9 – 12 12 Typ 2.5 - Max 2.7 3.6 0.7 0.4 - 表37：PCI33_3とPCI66_3の電圧仕様 Parameter VCCO VREF VTT VIH = 0.5 × VCCO VIL = 0.3 × VCCO VOH = 0.9 × VCCO VOL= 0.1 × VCCO IOH at VOH (mA) IOLat VOL (mA) 注： 1：関連仕様に従いテストします。 Min 3.0 1.5 —0.5 2.7 (1) (1) Typ 3.3 1.65 0.99 - Max 3.6 VCCO+ 0.5 1.08 0.36 - LVCMOS18 LVCMOS18では終端は不要です。表40に、DC電圧仕様を示し ます。 表40：LVCMOS18の電圧仕様 Parameter VCCO VREF VTT VIH VIL VOH VOL IOH at VOH (mA) IOLat VOL (mA) Advance Product Specification Min Typ Max 1.70 0.7 x VCCO – 0.5 VCCO – 0.4 –8 8 1.80 - 1.90 1.95 0.2 x VCCO 0.4 - - 3-65 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 表42：LVDSの電圧仕様 AGP-2X AGP-2X標準の仕様では、推奨終端技術をドキュメント化してい ません。DC電圧仕様を表41に示します。 表41：AGP-2Xの電圧仕様 Parameter VCCO VREF = N × VCCO(1) VTT VIH = VREF + 0.2 VIL = VREF – 0.2 VOH = 0.9 × VCCO VOL = 0.1 × VCCO IOH at VOH (mA) IOLat VOL (mA) Min 3.0 1.17 1.37 2.7 - Typ 3.3 1.32 1.52 1.12 3.0 0.33 Max 3.6 1.48 1.28 0.36 (2) - - (2) Parameter VCCO VICM(2) VOCM(1) VIDIFF (1) VODIFF (1) VOH(1) VOL(1) Min 2.375 0.2 1.125 0.1 0.25 1.25 - Typ 2.5 1.25 1.25 0.35 0.35 - Max 2.625 2.2 1.375 0.45 1.25 注： 1: QとQの間に100Ωの抵抗を接続して測定。 2: 差動入力電圧= +/- 350 mVで測定。 LVPECL デバイスがLVPECL信号を送信しているかまたは受信しているか 注： 1: 0.41≧N≧ 0.39 2：関連仕様に従いテストします。 によって、LVPECLの終端には2通りの回路があります。LVPECL 信号の送信に有効な終端技術を説明する回路例を図60に示します。 LVPECL信号の受信に有効な終端技術を説明する回路例を図61に 示します。表43に、DC電圧仕様を示します。特定の終端抵抗パッ LVDS デバイスがLVDS信号を送信しているかまたは受信しているかに よって、LVDSの終端には2通りの回路があります。LVDS信号の 送信に有効な終端技術を説明する回路例を図58に示します。LVDS 信号の受信に有効な終端技術を説明する回路例を図59に示します。 表42に、DC電圧仕様を示します。特定の終端抵抗パックの詳細に クの詳細については、表44を参照してください。 図60：LVPECL信号回路の送信 1/4 of Bourns Part Number CAT16-PC4F12 Virtex-E FPGA Q ついては、表44を参照してください。 3.3V RS DATA Transmit RS 図58：LVDS信号回路の送信 Z0 = 50Ω LVPECL_OUT to LVPECL Receiver 100 Q RDIV 187 Z0 = 50Ω 100 to LVPECL Receiver LVPECL_OUT 1/4 of Bourns Part Number CAT16-LV4F12 Virtex-E FPGA x133_20_122799 Q 2.5V RS Z0 = 50Ω to LVDS Receiver 165 DATA Transmit RDIV 140 RS Q 図61：LVPECL信号回路の受信 Z0 = 50Ω VIRTEX-E FPGA to LVDS Receiver 165 Q VCCO = 2.5V LVDS Output x133_19_122799 Z0 = 50Ω LVPECL_IN + from LVPECL Driver RT 100Ω Z0 = 50Ω Q – DATA Receive LVPECL_IN 図59：LVDS信号回路の受信 x133_21_122799 Q Z0 = 50Ω from LVDS Driver VIRTEX-E FPGA LVDS_IN 表43：LVPECLの電圧仕様 + RT 100Ω Z0 = 50Ω Q – DATA Receive LVDS_IN x133_29_122799 Parameter VCCO VREF VTT VIH VIL VOH VOL Min 3.0 1.49 0.86 1.8 - Typ 3.3 - Max 3.6 2.72 2.125 1.57 注: 詳細については、25ページを参照してください。 3-66 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ HDLのインスタンス化 各種終端抵抗パック 抵抗パックは、LVDSとLVPECLの終端に必要な値と構成で デザイン内では1個のグローバル・クロック入力バッファのみを Bourns, Inc.社が提供しています(次の表参照)。価格と供給状況に インスタンス化する必要があり、適切なGCLKPADロケーションに ついては、直接www.bourns.comにお尋ねください。 配置します。バッファのN側は予約されるため、他のIOBをこのロ ケーションに配置することはできません。 表44：Bourns社のLVDS/LVPECL抵抗パック 実際のデバイスの中で、パッド・ワイヤをGCLKIOBにある差動 Term. Pairs/ Pins for: Pack Driver 2 8 CAT16– LV2F6 LVDS Driver 4 16 CAT16– LV4F12 LVDS Driver 2 8 CAT16– PC2F6 LVPECL Driver 4 16 CAT16– PC4F12 LVPECL 2 8 CAT16– PT2F2 LVDS/LVPECL Receiver 4 16 CAT16– PT4F4 LVDS/LVPECL Receiver Part Number I/O Standard 入力バッファに配線するコンフィギュレーション・オプションがイ ネーブルされます。このバッファの出力がGCLKIOBセルの出力を 駆動します。EPICでは、2つ目のバッファは未使用に見えます。こ のロケーションを他の目的に使用しようとすると、ソフトウェアで DRCエラーが発生します。 VHDLのインスタンス化 gclk0_p : IBUFG_LVDS port map (I=>clk_external, O=>clk_internal); LVDSのデザイン・ガイド SelectI/Oライブラリ・エレメントは、Virtex-Eデバイスのため Verilogのインスタンス化 に新しいLVDS派生標準を含むように拡張されました。現時点で、 すべてのセルは論理合成ライブラリに含まれていません。Alliance IBUFG_LVDS gclk0_p (.I(clk_external), .O(clk_internal)); およびFoundationソフトウェアの2.1i-サービスパック2アップデ ートでは、これらのセルはVHDLライブラリとVerilogライブラリに 含まれています。入力、出力、スリーステート、双方向の各節で説 明したように、これらのセルを組み合わせてP側(正)とN側(負)を生 ロケーションの制約 すべてのLVDSバッファは、明示的にデバイスに配置される必要 があります。グローバル・クロック入力バッファの場合は、.ucf 成する必要があります。 ファイルまたは.ncfファイル内で次の制約を使って行うことができ 図62：LVDSエレメント IBUF_LVDS ます。 OBUF_LVDS IOBUF_LVDS NET clk_external LOC = GCLKPAD3; I O I O T I IO GCLKPAD3は、BG432パッケージのD17のようなパッケー ジ・ピン名と一緒に配置することができます。 IBUFG_LVDS I OBUFT_LVDS T O I オプションN側 O 設計者によっては、グローバル・バッファのN側バッファもイン O スタンス化する場合があります。これにより、PCBレイアウトとシ x133_22_122299 ステム・レベルの両ネット接続を最上位レベルのネットリストに含 めることが可能になります。この場合、接続が必要なのは、P側出 力のIBUFGだけです。N側IBUFGはEDIFネットリスト内で接続を 持っていないため、MAP内でデザインを調整します。 LVDSグローバル・クロック入力バッファの生成 グローバル・クロック入力バッファを隣接IOBと組み合わせて、 LVDSクロック入力バッファを作ることができます。P側は GCLKPADロケーションに存在し、N側は隣接するIO_LVDS_DLL サイト内に存在します。 表45：グローバル・クロック入力バッファのロケーション Package CS144 PQ240 BG432 BG560 FG256 FG456 FG676 FG680 FG860 FG900 FG1156 GCLK PAD3 C6 P215 C17 C18 A7 B11 B13 C22 A22 A15 C17 Advance Product Specification GCLK PAD2 B7 P209 B16 E17 A8 D11 F14 A19 D22 E16 J18 GCLK PAD1 M6 P87 AL17 AM18 T8 AA11 AF13 AT22 AW21 AH16 AL17 GCLK PAD0 N8 P93 AH15 AM17 N9 U12 AC14 AT21 AW20 AF16 AM18 VHDLのインスタンス化 gclk0_p : IBUFG_LVDS port map (I=>clk_p_external, O=>clk_internal); gclk0_n : IBUFG_LVDS port map (I=>clk_n_external, O=>clk_internal); Verilogのインスタンス化 IBUFG_LVDS gclk0_p (.I(clk_p_external), .O(clk_internal)); IBUFG_LVDS gclk0_n (.I(clk_n_external), .O(clk_internal)); 3-67 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ ロケーションの制約 すべてのLVDSバッファは、明示的にデバイスに配置される必要 があります。グローバル・クロック入力バッファの場合は、.ucf ファイルまたは.ncfファイル内で次の制約を使って行うことができ ます。 NET clk_p_external LOC = GCLKPAD3; NET clk_n_external LOC = C17; VHDLのインスタンス化 data0_p : IBUF_LVDS port map (I=>data_p(0), O=>data_int(0)); data0_n : IBUF_LVDS port map (I=>data_n(0), O=>open); Verilogのインスタンス化 IBUF_LVDS data0_p (.I(data_p[0]), .O(data_int[0])); GCLKPAD3は、BG432パッケージのD17のようなパッケー ジ・ピン名と一緒に配置することができます。 IBUF_LVDS data0_n (.I(data_n[0]), .O()); LVDS入力バッファの生成 LVDS入力バッファは、広範囲なIOBロケーションに配置するこ ロケーションの制約 とができます。正確なロケーションは、使用するパッケージに依存 すべてのLVDSバッファは、明示的にデバイスに配置される必要 します。Virtex-Eパッケージ情報には、可能なロケーションを、P があります。グローバル・クロック入力バッファの場合は、.ucf 側に対してはIO_L#Pで、N側に対してはIO_L#Nで記載してありま ファイルまたは.ncfファイル内で次の制約を使って行うことができ す。ここで、#は対の番号です。 ます。 NET data_p<0> LOC = D28; # IO_L0P HDLのインスタンス化 デザイン内では1個の入力バッファのみをインスタンス化する必 NET data_n<0> LOC = B29; # IO_L0N 要があり、適切なIO_L#Pロケーションに配置します。バッファのN 側は予約されるため、他のIOBをこのロケーションに配置すること 入力レジスタの追加 はできません。実際のデバイスの中で、パッド・ワイヤをIO_L#N すべてのLVDSバッファが、IOB内で入力レジスタを持つことが IOBからロケーションIO_L#P IOBにある差動入力バッファに配線す できます。入力レジスタは、P側のIOBのみに配置されます。通常 るコンフィギュレーション・オプションがイネーブルされます。こ のすべてのIOBレジスタ・オプションが使用できます(FD、FDE、 のバッファの出力がIO_L#Pセルの出力またはIO_L#P IOBにある入 FDC、FDCE、FDP、FDPE、FDR、FDRE、FDS、FDSE、LD、 力レジスタを駆動します。EPICでは、2つ目のバッファは未使用に LDE、LDC、LDCE、LDP、LDPE)。レジスタ・エレメントは、 見えます。このロケーションを他の目的に使用しようとすると、ソ HDLコード内で自動的にまたは明示的にインスタンス化されます。 フトウェアでDRCエラーが発生します。 レジスタ・エレメントは、レジスタに対するIOB属性のTRUE指 “i”は入力 定を使って、または“Mappr [iIoIb]”を使って(ここで、 VHDLのインスタンス化 data0_p : IBUF_LVDS port map (I=>data(0), O=>data_int(0)); 専用、 “o”は出力専用、 “b”は入出力)、IOBにパックすることがで きます。 デザインのコーディング時間を短縮するため、VHDLとVerilog論 理合成マクロ・ライブラリを使用して、これらの構造体を明示的に Verilogのインスタンス化 IBUF_LVDS data0_p (.I(data[0]), .O(data_int[0])); ロケーションの制約 すべてのLVDSバッファは、明示的にデバイスに配置される必要 があります。入力バッファの場合は、.ucfファイルまたは.ncfファ イル内で次の制約を使って行うことができます。 NET data<0> LOC = D28; # IO_L0P N側オプション 設計者によっては、入力バッファのN側バッファもインスタンス 指定することができます。表46に、入力ライブラリ・マクロを示し ます。マクロのI入力とIB入力は外部ネット接続です。 表46：入力ライブラリ・マクロ Name IBUFDS_FD_LVDS IBUFDS_FDE_LVDS IBUFDS_FDC_LVDS IBUFDS_FDCE_LVDS IBUFDS_FDP_LVDS IBUFDS_FDPE_LVDS IBUFDS_FDR_LVDS IBUFDS_FDRE_LVDS IBUFDS_FDS_LVDS IBUFDS_FDSE_LVDS Inputs I, IB, C I, IB, CE, C I, IB, C, CLR I, IB, CE, C, CLR I, IB, C, PRE I, IB, CE, C, PRE I, IB, C, R I, IB, CE, C, R I, IB, C, S I, IB, CE, C, S Outputs Q Q Q Q Q Q Q Q Q Q 化する場合があります。これにより、PCBレイアウトとシステム・ レベルの両ネット接続を最上位レベルのネットリストに含めること が可能になります。この場合、接続が必要なのは、P側出力のIBUF だけです。N側IBUFはEDIFネットリスト内で接続を持っていない ため、MAP内でデザインを調整します。 3-68 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 表46：入力ライブラリ・マクロ Name IBUFDS_LD_LVDS IBUFDS_LDE_LVDS IBUFDS_LDC_LVDS IBUFDS_LDCE_LVDS IBUFDS_LDP_LVDS IBUFDS_LDPE_LVDS 同期出力と非同期出力 Inputs I, IB, G I, IB, GE, G I, IB, G, CLR I, IB, GE, G, CLR I, IB, G, PRE I, IB, GE, G, PRE Outputs Q Q Q Q Q Q 出力が同期である場合(IOB内のレジスタ)は、任意のIO_L#P|N対 を使うことができます。出力が非同期である場合(非出力レジスタ) は、これらはデバイス内のROWまたはCOLUMNの端にある同一 IOBグループの一部である対の内の1つを使う必要があります。 非同期出力として使用できるLVDSの対をVirtex-Eピン配置表に 示します。いくつかの対はそのパッケージ内の全デバイスで使用可 能な非同期としてマークしてあり、他の対はそのパッケージ内のそ のデバイスに対してのみ使用可能とマークしてあります。製品寿命 のある時点でデバイス・サイズの変更が予想される場合は、すべて LVDS出力バッファの生成 のパッケージに共通な対のみを使う必要があります。 LVDS出力バッファは、広範囲なIOBロケーションに配置するこ とができます。正確なロケーションは、使用するパッケージに依存 します。Virtex-Eパッケージ情報には、可能なロケーションを、P 側に対してはIO_L#Pで、N側に対してはIO_L#Nで記載してありま す。ここで、#は対の番号です。 入力レジスタの追加 すべてのLVDSバッファが、IOB内で出力レジスタを持つことが できます。出力レジスタは、P側IOBとN側IOBの両方に存在する必 要があります。通常のすべてのIOBレジスタ・オプションが使用で きます(FD、FDE、FDC、FDCE、FDP、FDPE、FDR、FDRE、 HDLのインスタンス化 FDS、FDSE、LD、LDE、LDC、LDCE、LDP、LDPE)。レジス デザイン内では両出力バッファをインスタンス化する必要があり、 適切なロケーションIO_L#PとIO_L#Nに配置します。IOBは、ク ロック(C)、セット/リセット(SR)、出力(O)、出力クロック・イ ネーブル(OCE)の各ピンは、同じネット・ソースを持つ必要があり ます。さらに、2本の出力(O)ピンは互いに反転している必要があり、 出力レジスタを使用する場合は、INIT状態は反対の値を持つ必要が あります(一方がHIGHで他方がLOW)。ルールに違反すると、ソフ トウェアでDRCエラーが発生します。 レジスタのDピンが反転し、かつレジスタのINIT状態が反対であ ることに、特に注意する必要があります。クロック・ピン(C)、ク ロック・イネーブル(CE)、セット/リセット(CLR/PREまたはS/R) ピンは、同じソースに接続する必要があります。ルールに違反する と、ソフトウェアでDRCエラーが発生します。 レジスタ・エレメントは、レジスタに対するIOB属性のTRUE指 専用、 “o”は出力専用、 “b”は入出力)、IOBにパックすることがで : OBUF_LVDS port map (I=>data_int(0), タンス化されます。 “i”は入力 定を使って、または“Mappr [iIoIb]”を使って(ここで、 VHDLのインスタンス化 data0_p タ・エレメントは、HDLコード内で自動的にまたは明示的にインス O=>data_p(0)); data0_inv: INV port map (I=>data_int(0), O=>data_n_int(0)); きます。 デザインのコーディング時間を短縮するため、VHDLとVerilog論 理合成マクロ・ライブラリが開発されており、これらを使用して、 これらの構造体を明示的に指定することができます。表47に、出力 ライブラリ・マクロを示します。マクロのO入力とOB入力は外部 data0_n : OBUF_LVDS port map (I=>data_n_int(0), O=>data_n(0)); ネット接続です。 表47：出力ライブラリ・マクロ Verilogのインスタンス化 OBUF_LVDS data0_p .O(data_p[0])); (.I(data_int[0]), INV data0_inv (.I(data_int[0], .O(data_n_int[0]); OBUF_LVDS data0_n .O(data_n[0])); (.I(data_n_int[0]), ロケーションの制約 すべてのLVDSバッファは、明示的にデバイスに配置される必要 があります。出力バッファの場合は、.ucfファイルまたは.ncfファ イル内で次の制約を使って行うことができます。 NET data_p<0> LOC = D28; # IO_L0P Name OBUFDS_FD_LVDS OBUFDS_FDE_LVDS OBUFDS_FDC_LVDS OBUFDS_FDCE_LVDS OBUFDS_FDP_LVDS OBUFDS_FDPE_LVDS OBUFDS_FDR_LVDS OBUFDS_FDRE_LVDS OBUFDS_FDS_LVDS OBUFDS_FDSE_LVDS OBUFDS_LD_LVDS OBUFDS_LDE_LVDS OBUFDS_LDC_LVDS OBUFDS_LDCE_LVDS OBUFDS_LDP_LVDS OBUFDS_LDPE_LVDS Inputs D, C DD, CE, C D, C, CLR D, CE, C, CLR D, C, PRE D, CE, C, PRE D, C, R D, CE, C, R D, C, S D, CE, C, S D, G D, GE, G D, G, CLR D, GE, G, CLR D, G, PRE D, GE, G, PRE Outputs O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB O, OB NET data_n<0> LOC = B29; # IO_L0N Advance Product Specification 3-69 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ LVDS出力スリーステート・バッファの生成 LVDS出力スリーステート・バッファは、広範囲なIOBロケー のある時点でデバイス・サイズの変更が予想される場合は、すべて のパッケージに共通な対のみを使う必要があります。 ションに配置することができます。正確なロケーションは、使用す るパッケージに依存します。Virtex-Eパッケージ情報には、可能な ロケーションを、P側に対してはIO_L#Pで、N側に対しては IO_L#Nで記載してあります。ここで、#は対の番号です。 出力とスリーステート・レジスタの追加 すべてのLVDSバッファが、IOB内で出力レジスタを持つことが できます。出力レジスタは、P側IOBとN側IOBの両方に存在する必 要があります。通常のすべてのIOBレジスタ・オプションが使用で HDLのインスタンス化 きます(FD、FDE、FDC、FDCE、FDP、FDPE、FDR、FDRE、 デザイン内では両出力スリーステート・バッファをインスタンス FDS、FDSE、LD、LDE、LDC、LDCE、LDP、LDPE)。レジス 化する必要があり、適切なロケーションIO_L#PとIO_L#Nに配置し タ・エレメントは、HDLコード内で自動的にまたは明示的にインス ます。IOBは、クロック(C)、セット/リセット(SR)、スリーステー タンス化されます。 ト(T)、出力(O)、スリーステート・クロック・イネーブル(TCE)、 レジスタのDピンが反転し、かつレジスタのINIT状態が反対であ 出力(O)の各ピンは、同じネット・ソースを持つ必要があります。さ ることに、特に注意する必要があります。スリーステート(T)、ス らに、2本の出力(O)ピンは互いに反転している必要があり、出力レ リーステート・クロック・イネーブル(CE)、クロック・ピン(C)、 ジスタを使用する場合は、INIT状態は反対の値を持つ必要がありま 出力クロック・イネーブル(CE)、セット/リセット(CLR/PREまた す(一方がHIGHで他方がLOW)。スリーステート・レジスタを使用 はS/R)ピンは、同じソースに接続する必要があります。ルールに違 する場合は、同じ状態に初期化する必要があります。ルールに違反 反すると、ソフトウェアでDRCエラーが発生します。 すると、ソフトウェアでDRCエラーが発生します。 レジスタ・エレメントは、レジスタに対するIOB属性のTRUE指 定を使って、または“Mappr [iIoIb]”を使って(ここで、 “i”は入力 VHDLのインスタンス化 専用、 “o”は出力専用、 “b”は入出力)、IOBにパックすることがで data0_p: OBUFT_LVDS port map (I=>data_int(0), T=>data_tri, O=>data_p(0)); きます。 data0_inv: INV port map (I=>data_int(0), O=>data_n_int(0)); これらの構造体を明示的に指定することができます。入力ライブラ data0_n: OBUFT_LVDS port map (I=>data_n_int(0), T=>data_tri, O=>data_n(0)); デザインのコーディング時間を短縮するため、VHDLとVerilog論 理合成マクロ・ライブラリが開発されており、これらを使用して、 リ・マクロを次に示します。GSRでスリーステートはスリーステー トにコンフィギュレーションされ、PRE、CLR、SまたはRがア サートされたとき、そのクロック・イネーブルが出力レジスタと共 用されます。これが望ましくない場合は、ユーザーはライブラリを 望ましい機能に更新することができます。マクロのO入力とOB入力 Verilogのインスタンス化 OBUFT_LVDS data0_p (.I(data_int[0]), .T(data_tri), .O(data_p[0])); INV data0_inv (.I(data_int[0], .O(data_n_int[0]); OBUFT_LVDS data0_n (.I(data_n_int[0]), .T(data_tri), .O(data_n[0])); ロケーションの制約 すべてのLVDSバッファは、明示的にデバイスに配置される必要 は外部ネット接続です。 LVDS双方向バッファの生成 LVDS双方向バッファは、広範囲なIOBロケーションに配置する ことができます。正確なロケーションは、使用するパッケージに依 存します。Virtex-Eパッケージ情報には、可能なロケーションを、 P側に対してはIO_L#Pで、N側に対してはIO_L#Nで記載してあり ます。ここで、#は対の番号です。 HDLのインスタンス化 デザイン内では両双方向バッファをインスタンス化する必要があ があります。出力バッファの場合は、.ucfファイルまたは.ncfファ り、適切なロケーションIO_L#PとIO_L#Nに配置します。IOBは、 イル内で次の制約を使って行うことができます。 クロック(C)、セット/リセット(SR)、スリーステート(T)、出力(O)、 NET data_p<0> LOC = D28; # IO_L0P スリーステート・クロック・イネーブル(TCE)、出力(O)の各ピンは、 同じネット・ソースを持つ必要があります。さらに、2本の出力(O) NET data_n<0> LOC = B29; # IO_L0N ピンは互いに反転している必要があり、出力レジスタを使用する場 合は、INIT状態は反対の値を持つ必要があります(一方がHIGHで他 同期スリーステート出力と非同期スリーステート出力 出力が同期である場合(IOB内のレジスタ)は、任意のIO_L#P|N対 を使うことができます。出力が非同期である場合(非出力レジスタ) 方がLOW)。スリーステート・レジスタを使用する場合は、同じ状 態に初期化する必要があります。ルールに違反すると、ソフトウェ アでDRCエラーが発生します。 は、これらはデバイス内のROWまたはCOLUMNの端にある同一 IOBグループの一部である対の内の1つを使う必要があります。こ れは、スリーステート・ピンまたはデータ出力ピンに適用されます。 非同期出力として使用できるLVDSの対をVirtex-Eピン配置表に 示します。いくつかの対はそのパッケージ内の全デバイスで使用可 能な非同期としてマークしてあり、他の対はそのパッケージ内のそ のデバイスに対してのみ使用可能とマークしてあります。製品寿命 3-70 Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ VHDLのインスタンス化 ケージ内のそのデバイスに対してのみ使用可能とマークしてありま data0_p: IOBUF_LVDS port map (I=>data_out(0), T=>data_tri, IO=>data_p(0), O=>data_int(0)); す。製品寿命のある時点でデバイス・サイズの変更が予想される場 data0_inv: INV port map (I=>data_out(0), O=>data_n_out(0)); 出力とスリーステート・レジスタの追加 合は、すべてのパッケージに共通な対のみを使う必要があります。 すべてのLVDSバッファが、IOB内で出力レジスタと入力レジス タを持つことができます。出力レジスタは、P側IOBとN側IOBの両 data0_n : IOBUF_LVDS port map (I=>data_n_out(0), T=>data_tri, IO=>data_n(0), O=>open); 方に存在する必要があり、入力レジスタはP側にのみ存在する必要 があります。通常のすべてのIOBレジスタ・オプションが使用でき ます(FD、FDE、FDC、FDCE、FDP、FDPE、FDR、FDRE、 Verilogのインスタンス化 FDS、FDSE、LD、LDE、LDC、LDCE、LDP、LDPE)。レジス IOBUF_LVDS data0_p(.I(data_out[0]), .T(data_tri), .IO(data_p[0]), .O(data_int[0]); タ・エレメントは、HDLコード内で自動的にまたは明示的にインス タンス化されます。レジスタのDピンが反転し、かつレジスタの INIT状態が反対であることに、特に注意する必要があります。ス リーステート(T)、スリーステート・クロック・イネーブル(CE)、ク INV data0_inv (.I(data_out[0], .O(data_n_out[0]); IOBUF_LVDS data0_n(.I(data_n_out[0]),.T(data_tri),.IO( data_n[0]).O()); ロック・ピン(C)、出力クロック・イネーブル(CE)、セット/リセッ ト(CLR/PREまたはS/R)ピンは、同じソースに接続する必要があり ます。 ルールに違反すると、ソフトウェアでDRCエラーが発生します。 レジスタ・エレメントは、レジスタに対するIOB属性のTRUE指 定を使って、または“Mappr [iIoIb]”を使って(ここで、 “i”は入力 ロケーションの制約 専用、 “o”は出力専用、 “b”は入出力)、IOBにパックすることがで すべてのLVDSバッファは、明示的にデバイスに配置される必要 きます。デザインのコーディング時間を短縮するため、VHDLと があります。出力バッファの場合は、.ucfファイルまたは.ncfファ Verilog論理合成マクロ・ライブラリが開発されており、これらを使 イル内で次の制約を使って行うことができます。 用して、これらの構造体を明示的に指定することができます。双方 向I/Oライブラリ・マクロを表48に示します。GSRでスリーステー NET data_p<0> LOC = D28; # IO_L0P トはスリーステートにコンフィギュレーションされ、PRE、CLR、 SまたはRがアサートされたとき、そのクロック・イネーブルが出力 NET data_n<0> LOC = B29; # IO_L0N レジスタと共用されます。これが望ましくない場合は、ユーザーは 同期双方向バッファと非同期双方向バッファ ライブラリを望ましい機能に更新することができます。マクロのIO 双方向バッファの出力側が同期である場合(IOB内のレジスタ)は、 入力とIOB入力は外部ネット接続です。 任意のIO_L#P|N対を使うことができます。双方向バッファの出力 側が非同期である場合(非出力レジスタ)は、これらはデバイス内の ROWまたはCOLUMNの端にある同一IOBグループの一部である対 の内の1つを使う必要があります。これは、スリーステート・ピン またはデータ出力ピンに適用されます。 非同期双方向バッファとして使用できるLVDSの対をVirtex-Eピ ン配置表に示します。いくつかの対はそのパッケージ内の全デバイ スで使用可能な非同期としてマークしてあり、他の対はそのパッ 表48：双方向I/Oライブラリ・マクロ Name IOBUFDS_FD_LVDS IOBUFDS_FDE_LVDS IOBUFDS_FDC_LVDS IOBUFDS_FDCE_LVDS IOBUFDS_FDP_LVDS IOBUFDS_FDPE_LVDS IOBUFDS_FDR_LVDS IOBUFDS_FDRE_LVDS IOBUFDS_FDS_LVDS IOBUFDS_FDSE_LVDS Advance Product Specification Inputs D, T, C D, T, CE, C D, T, C, CLR D, T, CE, C, CLR D, T, C, PRE D, T, CE, C, PRE D, T, C, R D, T, CE, C, R D, T, C, S D, T, CE, C, S Bidirectional IO, IOB IO, IOB IO, IOB IO, IOB IO, IOB IO, IOB IO, IOB IO, IOB IO, IOB IO, IOB Outputs Q Q Q Q Q Q Q Q Q Q 3-71 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ 表48：双方向I/Oライブラリ・マクロ Name IOBUFDS_LD_LVDS IOBUFDS_LDE_LVDS IOBUFDS_LDC_LVDS IOBUFDS_LDCE_LVDS IOBUFDS_LDP_LVDS IOBUFDS_LDPE_LVDS 3-72 Inputs D, T, G D, T, GE, G D, T, G, CLR D, T, GE, G, CLR D, T, G, PRE D, T, GE, G, PRE Bidirectional IO, IOB IO, IOB IO, IOB IO, IOB IO, IOB IO, IOB Outputs Q Q Q Q Q Q Advance Product Specification Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ Virtex-Eのピン定義 ピン名 専用ピン 方向 入力 説明 GCK0、GCK1、 GCK2、GCK3 Yes グローバル・バッファに接続するクロック入力ピン。クロックとして使用し ない場合は、これらのピンはユーザー入力になります。 M0、M1、M2 Yes 入力 モード・ピンは、コンフィギュレーション・モードの指定に使います。 CCLK Yes 入力または出力 コンフィギュレーション・クロックI/Oピン: SelectMAPとスレーブ・シリア ル・モードでは入力、マスタ・シリアル・モードでは出力 PROGRAM Yes 入力 Lowにアサートされると、コンフィギュレーション・シーケンスを開始します。 DONE Yes 双方向 コンフィギュレーションのローディングが完了し、スタートアップ・シーケ ンスが開始されたことを表示します。出力をオープン・ドレインにすること ができます。 INIT No 双方向 (オープン・ドレイン) Lowの場合、コンフィギュレーション・メモリのクリア中を表します。コン フィギュレーション後このピンはユーザーI/Oになります。 BUSY/DOUT No 出力 SelectMAPモードで、BUSYはコンフィギュレーション・データをロードす る速度を制御します。SelectMAPポートが維持されていない限り、このピン はコンフィギュレーション後ユーザーI/Oになります。 ビット・シリアル・モードで、DOUTはディジー・チェーン内の下流にある デバイスにプリアンブルとコンフィギュレーション・データを提供します。 コンフィギュレーション後このピンはユーザーI/Oになります。 D0/DIN、 D1、D2、 D3、D4、 D5、D6、 D7 No 入力または出力 SelectMAPモードでは、D0-7はコンフィギュレーション・データ・ピンに なります。SelectMAPポートが維持されていない限り、これらのピンはコン フィギュレーション後ユーザーI/Oになります。 ビット・シリアル・モードでは、DINは１本のデータ入力になります。コン フィギュレーション後、このピンはユーザーI/Oになります。 WRITE No 入力 SelectMAPモードでは、アクティブlowの書き込みイネーブル信号になりま す。SelectMAPポートが維持されていない限り、このピンはコンフィギュ レーション後ユーザーI/Oになります。 CS No 入力 SelectMAPモードでは、アクティブlowのチップ・セレクト信号になります。 SelectMAPポートが維持されていない限り、このピンはコンフィギュレー ション後ユーザーI/Oになります。 TDI、TDO、 TMS、TCK Yes 混在 IEEE 1149.1で規定されたバウンダリ・スキャンテスト・アクセス・ポート ピンです。 DXN、DXP Yes N/A 温度検出ダイオード・ピン(陽極: DXP、陰極: DXN) VCCINT Yes 入力 内部コア・モジュール・ロジックに対する電源ピン VCCO Yes 入力 出力ドライバに対する電源ピン(バンキング・ルール適用) VREF No 入力 入力スレッショルド電圧ピン.外部スレッショルド電圧を使用しない場合は ユーザーI/Oになります(バンキング・ルール適用)。 GND Yes 入力 グランド パッケージピン配置を含む最新の英語版Virtex-Eのデータシー トについては、CD-ROMまたは次のザイリンクスのwebサイト をご覧ください。www.xilinx.com/partinfo/databook.htm Advance Product Specification 3-73 3 Virtex-E 1.8V フィールド・プログラマブル・ゲートアレイ Virtex-Eのオーダ情報 Example : XC300E -6 PQ 240 C デバイス・タイプ スピード・グレード -6 -7 -8 温度範囲 C =コマーシャル(TJ = 0℃∼+85℃) I =インダストリアル(TJ = -40℃∼+100℃) ピン数 パッケージ・タイプ BG =ボール・グリッド・アレイ CS =チップ・スケール・パッケージ FG =微小ピッチ・ボール・グリッド・アレイ HQ =高熱放散型QFP PQ =プラスチック・クワッド・フラット・パック 改定履歴 Version 1.0 (12/7/1999) 1.1 (1/10/2000) 1.2 (1/20/2000) 1.3 (2/28/2000) Description Initial Release of comprehensive data sheet with electrical specifications and packaging information. Re-rleased with spd.txt v. 1.18, FG860/900/1156 package information, and additional DLL, Select RAM and Select I/Oinformation. Updated Figures 54 & 55, text explaining Table 5, corrected Table 44 and buffered Hex Line info, p. 8. Updated Figure 20, Absolute Max Ratings: Vcc = 50 ms. すべてのザイリンクス商標、登録商標、特許、免責事項は、http: //www.xilinx.com/legal.htmに記載してあります。その他の商標と登録商標はそれぞれの所 有者が所有しています。 3-74 Advance Product Specification