複数のRFIDタグ規格に対応したリーダライタシステム

特 別 研 究 報 告
題
目
複数の RFID タグ規格に対応したリーダライタシステム
A Reader/Writer System supporting multiple RFID Tag
specifications
指 導 教 員
矢野 政顕 教授
報 告 者
学籍番号： 1095321
氏名：
山岡 大祐
平成
19 年
2月
19 日
高知工科大学 電子・光システム工学コース
目次
第1章
はじめに・・・・・・・・・・・・・・・・・・・・・・1
第2章
RFID リーダライタシステムの概要・・・・・・・・・・2
2.1 RFID リーダライタシステムとは・・・・・・・・・・・・・・・・2
2.2 非接触 IC カード(タグ)の国際標準規格・・・・・・・・・・・・・・2
2.3 近接型 ISO/IEC14443・・・・・・・・・・・・・・・・・・・・・・3
2.3.1 TypeA のリーダライタから IC カードへのデータ伝送方法・・・・3
2.3.2 TypeA の IC カードからリーダライタへのデータ伝送方法・・・・5
2.3.3 TypeB のリーダライタから IC カードへのデータ伝送方法・・・・6
2.3.4 TypeB の IC カードからリーダライタへのデータ伝送方法・・・・7
2.4 近傍型 ISO/IEC15693・・・・・・・・・・・・・・・・・・・・・・9
2.4.1 リーダライタから IC カードへのデータ伝送方法・・・・・・・・9
2.4.2 IC カードからリーダライタへのデータ伝送方法・・・・・・・・11
第3章
RFID リーダライタシステムの仕様・・・・・・・・・13
3.1 RFID リーダライタシステムの全体の構成と動作・・・・・・・・・13
3.2 RFID リーダライタシステムの仕様・・・・・・・・・・・・・・・14
3.2.1 PC とコントロール信号符号・復号回路間の通信方法・・・・・・14
3.2.2 コントロール信号符号・復号回路の制御方法・・・・・・・・・15
3.2.3 コントロールレジスタの設定内容・・・・・・・・・・・・・・17
第4章
コントロール信号符号・復号回路の設計・・・・・・・24
4.1 コントロール信号符号・復号回路の構成・・・・・・・・・・・・・24
4.2 調歩同期式シリアル通信回路・・・・・・・・・・・・・・・・・・24
4.2.1 調歩同期式シリアル通信回路の構成・・・・・・・・・・・・・24
4.2.2 通信クロック生成回路・・・・・・・・・・・・・・・・・・・25
4.2.3 調歩同期式シリアル受信回路・・・・・・・・・・・・・・・・26
4.2.4 調歩同期式シリアル送信回路・・・・・・・・・・・・・・・・27
4.2.5 パリティチェック回路・・・・・・・・・・・・・・・・・・・28
4.3 メモリ-レジスタ回路・・・・・・・・・・・・・・・・・・・・・・30
4.3.1 メモリ-レジスタ回路の構成・・・・・・・・・・・・・・・・・30
4.3.2 RS232 メモリ-レジスタアクセス回路・・・・・・・・・・・・・31
i
4.3.3 メモリアクセス選択回路・・・・・・・・・・・・・・・・・・32
4.3.4 送受信メモリ回路・・・・・・・・・・・・・・・・・・・・・34
4.3.5 コントロールレジスタ回路・・・・・・・・・・・・・・・・・35
4.4 送信符号化回路・・・・・・・・・・・・・・・・・・・・・・・・37
4.4.1 送信符号化回路の構成・・・・・・・・・・・・・・・・・・・37
4.4.2 変形ミラー符号化回路・・・・・・・・・・・・・・・・・・・37
4.4.3 NRZ 符号化回路・・・・・・・・・・・・・・・・・・・・・・40
4.4.4 高速パルス位置符号化回路・・・・・・・・・・・・・・・・・41
4.4.5 低速パルス位置符号化回路・・・・・・・・・・・・・・・・・42
4.4.6 符号化信号選択回路・・・・・・・・・・・・・・・・・・・・43
4.5 振幅変調回路・・・・・・・・・・・・・・・・・・・・・・・・・45
4.5.1 振幅変調回路の構成・・・・・・・・・・・・・・・・・・・・45
4.5.2 搬送波生成回路・・・・・・・・・・・・・・・・・・・・・・46
4.5.3 信号波生成回路・・・・・・・・・・・・・・・・・・・・・・46
4.5.4 デジタル乗算器・・・・・・・・・・・・・・・・・・・・・・47
4.5.5 DA コンバータ出力回路・・・・・・・・・・・・・・・・・・47
4.6 受信復号化回路・・・・・・・・・・・・・・・・・・・・・・・・48
4.6.1 受信復号化回路の構成・・・・・・・・・・・・・・・・・・・48
4.6.2 OOK-マンチェスタ復号化回路・・・・・・・・・・・・・・・48
4.6.3 BPSK-NRZ 復号化回路・・・・・・・・・・・・・・・・・・・51
4.6.4 単一副搬送波復号化回路・・・・・・・・・・・・・・・・・・53
4.6.5 双副搬送波復号化回路・・・・・・・・・・・・・・・・・・・54
4.6.6 復号化信号選択回路・・・・・・・・・・・・・・・・・・・・56
4.7 電圧比較回路・・・・・・・・・・・・・・・・・・・・・・・・59
4.8 RFID 送受信クロック生成回路・・・・・・・・・・・・・・・・59
4.8.1 RFID 送受信クロック生成回路の構成・・・・・・・・・・・59
4.8.2 PLL 回路・・・・・・・・・・・・・・・・・・・・・・・・60
4.8.3 送信ビットレート生成回路・・・・・・・・・・・・・・・・60
4.8.4 送信コントロールエラー検出回路・・・・・・・・・・・・・61
4.8.5 受信クロック生成回路・・・・・・・・・・・・・・・・・・62
4.9 制御回路・・・・・・・・・・・・・・・・・・・・・・・・・・62
第5章
電波インターフェース・・・・・・・・・・・・・・・65
5.1 電波インターフェースの構成・・・・・・・・・・・・・・・・・・65
5.1.1 受信回路・・・・・・・・・・・・・・・・・・・・・・・・・65
5.1.2 送信回路・・・・・・・・・・・・・・・・・・・・・・・・・67
ii
5.1.3 アンテナ回路・・・・・・・・・・・・・・・・・・・・・・・68
5.2 電源回路・・・・・・・・・・・・・・・・・・・・・・・・・・・68
5.3 13.56MHz 発振回路・・・・・・・・・・・・・・・・・・・・・・69
第6章
RFID リーダライタの製作と評価・・・・・・・・・・70
6.1 RFID リーダライタの製作・・・・・・・・・・・・・・・・・・・70
6.2 RFID リーダライタの評価・・・・・・・・・・・・・・・・・・・70
6.2.1 調歩同期式シリアル通信回路の動作検証・・・・・・・・・・・・70
6.2.2 デジタル振幅変調回路の動作検証・・・・・・・・・・・・・・・74
6.2.3 RFID リーダライタシステムの送信部分の動作検証・・・・・・・76
6.2.4 受信回路の動作検証・・・・・・・・・・・・・・・・・・・・・82
6.2.5 RFID リーダライタシステムの受信部分の動作検証・・・・・・・85
第7章
おわりに・・・・・・・・・・・・・・・・・・・・・94
謝辞・・・・・・・・・・・・・・・・・・・・・・・・・・・95
参考文献・・・・・・・・・・・・・・・・・・・・・・・・・96
iii
第1章
はじめに
近年，自動認識技術は，半導体超微細化技術と高集積システム LSI 技術の急
速な進化により，販売業，製造業，および物流などの分野で広く使われるよう
になった。それは，自動認識技術の一時代を築いたバーコードに取って代わる
新たなネットワークデバイスが誕生したからである。それが，RFID(Radio
Frequency Identification)タグである。この RFID タグがバーコードより優れて
いる点として，汚れに強いこと，データの書き込みが可能こと，様々な形状に
加工可能こと，そして，アンチコリジョン(複数読み出し)が可能なことが挙げら
れる。
現在，これらの特長を活かし，主に物流管理，物品管理，生産工程管理，顧
客管理，そして，入退場管理等の分野で RFID 技術が利用されている。たとえ
ば，我々の身近なところでは，首都圏のラッシュアワーや高速道路の渋滞を緩
和するために考えられた Suica 自動改札機や ETC(Electronic Toll Collection
System)等で利用されている[1]。
我々が身近に使用している RFID タグは，主に短波帯(13.56MHz)を採用して
いる。それは，コイルの巻き数が 3～5 ターンでよく，カードサイズに小型化す
ることができるからである[1]。この短波帯(13.56MHz)の RFID タグは，標準化
作業が活発に行われ汎用性と利便性が高く，これから先もっとも多く利用され
ると考えられるため，本研究で取りあげた。
本研究では，13.56MHz の周波数帯の RFID タグに対応したリーダライタを
設計することを目的とする。また，将来新たな 13.56MHz の RFID タグの国際
標準規格ができる可能性があるので，そのような事態に柔軟に対応できる最適
なハードウェア・ソフトウェアを設計することである。
本報告書は，7 章から構成されている。第 2 章では，RFID リーダライタシス
テムとその国際標準規格について述べる。第 3 章では，本研究で設計する RFID
リーダライタシステムの仕様について説明する。第 4 章では，コントロール信
号符号・復号回路についての説明をする。第 5 章では，電波インターフェース，
電源回路，および，発振回路について説明する。第 6 章では，本研究で設計し
た RFID リーダライタの動作検証について述べる。 第 7 章で全体をまとめる。
1
第2章
リーダライタシステムの概要
この章では，本研究で取りあげた RFID リーダライタシステムとその国際標
準規格について説明する。
2.1
RFID リーダライタシステムとは
RFID(Radio Frequency Identification)とは，カード状またはタグ状の媒体に，
電波を用いてデータを記録または読み出しを行い，アンテナを介して通信を行
う認識方法のことである。
そのシステムは，図 2.1 に示すように，コンピュータ，リーダライタ，および
IC カードで構成される。
リーダライタ
アンテナ
電波
ICタグ
コントローラ
電波
コンピュータ
図 2.1 RFID リーダライタシステムの構成
2.2
非接触 IC カード(タグ)の国際標準規格
現在，国際標準化された非接触 IC カード(タグ)の規格は，通信距離の違いか
ら表 2.1 に示すように 3 種類ある。それらは，密着型 ISO/IEC10536(通信距離：
～ 2mm) ， 近 接 型 ISO/IEC14443( 通 信 距 離 ： ～ 10cm) ， お よ び 近 傍 型
ISO/IEC15693(通信距離：～70cm)である[1]。
表 2.1 非接触 IC カード国際標準規格の概要
形式
標準書番号
密着型
近接型
近傍型
ISO/IEC10536 ISO/IEC14443 ISO/IEC15693
通信距離
～2mm
～10cm
～70cm
クロック周波数
4.91MHz
13.56MHz
13.56MHz
初期通信速度
9.6kb/s～
106kb/s～
～26kb/s
2
本研究では，表 2.1 に示している規格の中で，近接型 ISO/IEC14443 と近傍
型 ISO/IEC15693 を対象とする。その理由は，現在もっとも多くの分野で利用
されており，これから先も短波帯(13.56MHz)を採用する非接触 IC カードが増
えると考えられるからである。
2.3
近接型 ISO/IEC14443
近接型 ISO/IEC14443 の信号インターフェースは，データ伝送の変調方式と
符号化方式の違いから TypeA と TypeB の 2 種類がある(表 2.2，表 2.3 参照)[2]。
表 2.2 リーダライタ(PCD)から IC カード(PICC)へのデータ伝送
TypeA
PCD→PICC
0
1
0
TypeB
0
1
0
1
0
0
1
信号波形
変調
ASK100%
ASK10%
符号化
変形ミラー
NRZ
伝送速度
106kbit/s
106kbit/s
表 2.3 IC カード(PICC)からリーダライタ(PCD)へのデータ伝送
TypeA
PICC→PCD
0
1
0
TypeB
0
1
0
1
0
0
1
信号波形
2.3.1
変調
負荷変調
負荷変調
符号化
OOK-マンチェスタ
BPSK-NRZ
伝送速度
106kbit/s
106kbit/s
TypeA のリーダライタから IC カードへのデータ伝送方法
TypeA のリーダライタから IC カードへのデータ伝送の変調方式は ASK100%
であり，符号化方式は，変形ミラー符号化方式である。次に，ASK100%と変形
ミラー符号化方式について説明する。
3
●ASK100%(Amplitude Shift Keying：振幅変位)
ASK100%とは，図 2.2 に示すようにデジタル信号が「1」の場合，搬送波を
そのまま出力し，
「0」の場合，搬送波を完全にオフの状態(振幅０)にして出力す
る振幅変調のことである。この ASK100%は，搬送波が出ているかいないかで判
断できるので信号の認識度が高い反面，パッシブ型 IC タグ(電池を内蔵してい
ない IC タグ)では，電力が途切れる可能性がある。このため，リーダライタか
らの電力が途切れている時間(デジタル信号が「0」である時間)は，IC カードの
電力を保持するために，2～3us に制限されている[1]。
“1”
“0”
デジタル信号
ASK100%
y
x
x:搬送波の振幅 y:変調時の振幅
図 2.2 ASK100%の変調波形
●変形ミラー符号化方式
変形ミラー符号は，ミラー符号化信号を微分して作られる。このミラー符号
化では，論理値が「1」の場合，ビット間隔の中央でどちらかのレベルに変化す
る。論理値が「0」の場合，
「1」に続く場合はそのレベルを維持し，
「0」に続く
場合はビット間隔のはじめで変化する。変形ミラー符号化は，このミラー符号
化方式の信号レベルの変化点を微分するとともに，負方向の狭い幅のパルスを
作り出す符号化方式である[1]。図 2.3 にミラー／変形ミラー符号化方式の波形
を示す。
この符号化方式の利点は，パルス幅をできるだけ狭くすることが可能なので，
ASK100%の変調でリーダライタの電力が途切れても IC カードの電圧をキャパ
シタで保持できることである[1]。
4
1
0
1
1
0
0
1
ミラー
微分
変形ミラー
図 2.3 ミラー／変形ミラー符号化方式の波形
2.3.2
TypeA の IC カードからリーダライタへのデータ伝送方法
TypeA の IC カードからリーダライタへのデータ伝送は，IC カード側で副搬
送波(847kHz)，マンチェスタ符号化信号，および，搬送波(13.56MHz)の 3 つの
信号を用いて負荷変調を行う。次に，マンチェスタ符号化と OOK-マンチェスタ
符号化を用いた負荷変調について説明する。
●マンチェスタ符号化方式
マンチェスタ符号化は，論理値が「1」の場合，ビット間隔の中央で負方向に
変化し，論理値が「0」の場合，ビット間隔の中央で正方向に変化する符号化方
式である[1]。図 2.4 にマンチェスタ符号化方式の波形を示す。この符号化方式
は，必ず 1 ビット内に高低変化があるため，IC カードとリーダライタの距離が
変動するという状況下でもビットを検出しやすくノイズにも強いことが特長で
ある[2]。
1
0
1
1
0
マンチェスタ
図 2.4 マンチェスタ符号化方式の波形
5
0
1
●OOK(On/OffKeying)-マンチェスタ符号化を用いた負荷変調
TypeA の負荷変調は，まず，副搬送波(847kHz)とマンチェスタ符号化信号で
変調を行い，その変調した信号と搬送波(13.56MHz)を ASK 変調している[1]。
図 2.5 に OOK-マンチェスタ符号化を用いた負荷変調を示す。
副搬送波
マンチェスタ
符号化信号
変調
ＯＯＫ－マンチェ
スタ符号化信号
OOK -マンチェスタ
負荷変調
搬送波
負荷変調波
ＡＳＫ
図 2.5 OOK-マンチェスタ符号化を用いた負荷変調
2.3.3
TypeB のリーダライタから IC カードへのデータ伝送方法
TypeB のリーダライタから IC カードへのデータ伝送の変調方式は ASK10%
であり，符号化方式は NRZ 符号化方式である。次に，ASK10%と NRZ 符号化
方式について説明する。
●ASK10% (Amplitude Shift Keying：振幅変位)
ASK10%は，論理値が「1」の場合，搬送波をそのまま出力させ，論理値が「0」
の場合，搬送波の振幅を論理値「1」で出力した振幅の 90%に変化させて出力す
る振幅変調のことである。図 2.6 に ASK10%の変調波形を示す。この ASK10%
は，ASK100%と違い，リーダライタと IC カード間の通信中に電力がつきない
ことが特長としている[2]。
6
“1”
“0”
デジタル信号
ASK10%
y
x
x:搬送波の振幅 y:変調時の振幅
図 2.6 ASK10%の変調波形
●NRZ(Non Return to Zero：非ゼロ復帰)符号化方式
NRZ 符号は，論理値が「1」の場合，ハイレベル，論理値が「0」の場合，ロ
ウレベルとなり，論理値が変化するまでそのレベルを保ち続ける符号化方式で
ある。図 2.7 に NRZ 符号化方式の波形を示す。この符号化方式は，論理状態が
変化したときのみ側波帯に現れるので，帯域が最小ですむことが特長である[2]。
1
0
1
1
0
0
1
ＮＲＺ
図 2.7 NRZ 符号化方式の波形
2.3.4
TypeB の IC カードからリーダライタへのデータ伝送方法
TypeB の IC カードからリーダライタへのデータ伝送は，IC カード側で副搬
送波(847kHz)，BPSK 符号化信号，および，搬送波(13.56MHz)を用いて負荷変
調を行う。次に，BPSK 符号化方式と BPSK-NRZ-L 符号化を用いた負荷変調に
ついて説明する。
●BPSK(Binary-Phase Shift Keying：バイナリー位相偏移)符号化方式
BPSK 符号化とは、デジタル信号が「1」の場合，搬送波(副搬送波)をそのま
ま送出し，
「0」の場合は，搬送波(副搬送波)の位相を 180°反転させて送出する
符号化方式である[1]。図 2.8 に BPSK 符号化方式の波形を示す。
7
“1”
“0”
デジタル信号
ＢＰＳＫ
図 2.8 BPSK 符号化方式の波形
●BPSK-NRZ 符号化を用いた負荷変調
TypeB の負荷変調は，まず，副搬送波(847kHz)とデジタル信号と BPSK で変
調をし，その変調した信号と搬送波(13.56MHz)を ASK 変調している[1]。図 2.9
に BPSK-NRZ 符号化を用いた負荷変調を示す。
副搬送波
ＮＲＺ
符号化信号
変調
BPSK-NRZ-L
符号化信号
BPSK-NRZ-L
負荷変調
搬送波
負荷変調波
ＡＳＫ
図 2.9 BPSK-NRZ 符号化を用いた負荷変調
8
2.4
近傍型 ISO/IEC15693
2.4.1
リーダライタから IC カードへのデータ伝送方法
近傍型 ISO/IEC15693 のリーダライタから IC カードへのデータ伝送の変調方
式には，ASK(振幅変位)を採用しており，変調度は 100%と 10%の 2 種類ある。
符号化方式には，低速パルス位置符号化方式と高速パルス位置符号化方式があ
る。ISO/IEC15693 のリーダライタから IC カードへのデータ伝送を図 2.10 示
す。次に，高速パルス位置符号化方式と低速パルス位置符号化方式について説
明する[2]。
ASK100%
変
調
度
１０％
１００ ％
低速パルス位置符号化
高速パルス位置符号化
符
号
化
ASK10%
図 2.10
0 1
225
B1B2=”01”
B3B4=”00”
B5B6=”10”
255
B7B8=”11”
ISO/IEC15693 のリーダライタから IC カードへのデータ伝送
9
●低速パルス位置符号化方式
低速パルス位置符号化は，１バイトに相当する 0~255 の時間ポジションを設
定し，１バイトの値が N とすると，第 N 番目の位置にパルスを発生させて符号
化を行う[1]。図 2.11 に低速パルス位置符号化方式の波形を示す。この符号化は，
伝送速度が遅いが，それに対応して側波帯の広がりが小さいため，伝送距離が
長くなることが特長である[2]。
0
1
2
N
低速パルス
位置符号化
255
Nt
256t
t
t：時間[s]
N:バイト値(0～255)
図 2.11 低速パルス位置符号化方式の波形
●高速パルス位置符号化方式
高速パルス位置符号化は，2 ビットに相当する 4 相のポジションを設定し，2
ビットの論理値が「00」の場合は 0 相，「01」の場合は 1 相，「10」の場合は 2
相，そして，
「11」の場合は 3 相にパルスを発生させて符号化を行う[1]。図 2.12
に高速パルス位置符号化方式の波形を示す。この符号化は，低速パルス位置符
号化方式とは逆で，伝送速度は速いが，それに対応して側波帯の広がりが大き
いため，伝送距離が短いことが特徴である[2]。
2ビット
00
01
10
11
t
2t
3t
4t
ｔ：時間[s]
図 2.12
高速パルス位置符号化方式の波形
10
2.4.2
IC カードからリーダライタへのデータ伝送方法
近傍型 ISO/IEC15693 の IC カードからリーダライタへのデータ伝送は，マン
チェスタ符号化の信号を副搬送波にのせ，振幅 10mVp-p 以上の負荷変調を行っ
ている。このデータ伝送は，副搬送波が一つの場合の単一副搬送波と二つの場
合の双副搬送波がある。ISO/IEC15693 の IC カードからリーダライタへのデー
タ伝送を図 2.13 示す。次に，単一服搬送と双服搬送の符号化方式について説明
する[2]。
変
調
度
符
号
化
・
伝
送
速
度
負荷変調振幅＞10mV
単
一
副
搬
送
波
双
副
搬
送
波
図 2.13
“0”
“1”
“0”
“1”
ISO/IEC15693 の IC カードからリーダライタへのデータ伝送
●単一副搬送波の符号化方式
単一副搬送波の符号化は，論理値が「0」の場合，前半に約 423.75kHz の 8
パルスを発生し，後半の約 18.88us は変調しない。論理値が「1」の場合，前半
の約 18.88us は変調せず，後半に約 423.75kHz の 8 パルスを発生する[1]。図
2.14 に単一副搬送波の波形を示す。
11
論理値 “0”
8パルス（423.75kHz）
無変調（18.88us）
無変調(18.88us)
8パルス（423.75kHz）
論理値 “1”
図 2.14
単一副搬送波の波形
●双副搬送波の符号化方式
双副搬送波の符号化は，論理値が「0」の場合，前半に約 423.75kHz の 8 パ
ルスを発生し，後半に約 484.28kHz の 9 パルスを発生する。論理値が「1」の
場合，前半に約 484.28kHz の 9 パルスを発生し，後半に約 423.75kHz の 8 パ
ルスを発生する[1]。図 2.15 に双副搬送波の波形を示す。
論理値 “0”
8パルス（423.75kHz）
9パルス（484.28kHz）
9パルス（484.28kHz）
8パルス（423.75kHz）
論理値 “1”
図 2.15
双副搬送波の波形
12
第3章
RFID リーダライタシステムの仕様
本 研 究 で は ， 第 2 章 で 説 明 し た 国 際 標 準 規 格 の ISO/IEC14443 と
ISO/IEC15693 に対応した RFID リーダライタを設計した。この章では，本研
究で設計した RFID リーダライタシステムの構成，動作，および仕様について
説明する。
3.1 RFID リーダライタシステムの全体の構成と動作
本研究で設計する RFID リーダライタシステムは，図 3.1 に示すように PC(パ
ソコン)，コントロール信号符号・復号回路，および電波インターフェースで構
成する。
RFIDリーダライタシステム
コマンド
コントロール信号
符号・復号回路
PC
応答
受信信号
送信信号
電波
インターフェース
電波
ICカード
図 3.1 本研究で設計する RFID リーダライタシステムの構成
PC は，コントロール信号符号・復号回路とデータ通信をすることで，コント
ロール信号符号・復号回路の動作制御を行う部分である。この部分は，Visual
Basic を用いて設計する。
コントロール信号符号・復号回路は，PC から送られてくる信号に従って，各
13
規格に対応した送信信号の生成と受信信号の復号を行う回路である。この回路
は，FPGA を用いてデジタル回路で構成する。この回路については，第 4 章で
説明する。
電波インターフェースは，コントロール信号符号・復号回路の送信信号の電
力増幅と IC カードから送られてくる電波を受信し，その受信した信号の搬送波
成分を除去する回路である。この回路は，アナログ回路で構成される。この回
路については，第 5 章で説明する。
次に，本研究で設計する RFID リーダライタシステムの動作について説明す
る。まず，PC からコントロール信号符号・復号回路へコマンドが送られてくる
と，コントロール信号符号・復号回路は，送られてきたコマンドに従って，各
規格に対応した送信信号を生成し，電波インターフェースへ送信する。電波イ
ンターフェースは，送られてきた送信信号を電力増幅し，電波に変換して IC カ
ードへ送る。そして，IC カードは，送られてきた送信信号をデコードし，デコ
ードした信号に従って応答信号を通すので，その信号を電波インターフェース
で受け取る。IC カードからの信号を受け取ると，電波インターフェースは検波
して LPF(ローパスフィルタ)を通じ，ベースバンド信号を取り出し，コントロー
ル信号符号・復号回路へ送る。コントロール信号符号・復号回路が，ベースバ
ンド信号を復号し，PC へ受信したデータを送ると，RFID リーダライタシステ
ムの動作が終了する。
3.2 RFID リーダライタシステムの仕様
本研究では，他の機器にも流用できるようにするために符号化，変調，復号
化の部分に柔軟性を持たせる必要がある。そのために，本研究ではコントロー
ル信号符号・復号回路のコントロールレジスタと送受信メモリにデータを格納
することで，様々な動作ができるようにする。コントロールレジスタと送受信
メモリへのアクセス方法とコントロールレジスタの設定内容について次節以降
で述べる。
3.2.1 PC とコントロール信号符号・復号回路間の通信方法
PC とコントロール信号符号・復号回路間の通信は，調歩同期式シリアル通信
で行う。図 3.2 に調歩同期式シリアル通信のプロトコルを示す。調歩同期式シリ
アル通信では，データが送られてないときはアイドル状態になっており，常に
14
“1”が送られる。データを送る場合，まず，スタートビットの“0”を送る。
続いてデータを下位ビットから順番に 8 ビット送る。データを送り終わるとパ
リティビット，そして，最後にストップビットの“1”を送り，以降はアイドル
状態になる。
本研究での調歩同期式シリアル通信の通信速度は，115.2kbps とする。これは，
Visual Basic で設計できる最高速度であるからである。また，パリティビット
は，偶数パリティビットとする。
“0”
アイドル期間
データ
ビット0
データ
ビット1
スタート
ビット
データ
ビット2
データ
ビット3
データ
ビット4
データ
ビット5
データ
ビット6
データ
ビット7
データビット
偶数
パリティ
“1”
パリティ
ビット
ストップ
ビット
アイドル期間
図 3.2 調歩同期式シリアル通信のプロトコル
3.2.2 コントロール信号符号・復号回路の制御方法
前節では，PC とコントロール信号符号・復号回路の通信方法について説明し
た。ここでは，調歩同期式シリアル通信を用いて，コントロール信号符号・復
号回路の中にあるコントロールレジスタと，送受信メモリにアクセスする方法
について説明する。
PC からコントロール信号符号・復号回路へのデータ伝送は，図 3.3 に示すよ
うにモード，アドレス，データ，そして LRC(水平冗長検査)の順番に行う。そ
うすると，コントロール信号符号・復号回路は，図 3.4 から図 3.6 に示すように
送信されたモード，アドレス，データに従って，コントロールレジスタ，また
は送受信メモリに書き込み，または読み込みを行う。
1キャラクタ
スタートビ
ット
モード(8ビット)
2キャラクタ
パリティ ストップ
ビット
ビット
スタートビ
ット
3キャラクタ
スタートビ
ット
データ(8ビット)
アドレス(8ビット)
パリティ ストップ
ビット
ビット
4キャラクタ
パリティ ストップ
ビット
ビット
スタートビ
ット
LRC(8ビット)
パリティ ストップ
ビット
ビット
図 3.3 PC からコントロール信号符号・複合回路へのデータ伝送
15
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
0：レジスタ
1：メモリ
リザ ー ブ
0：リー ド
1：ライト
0：送 信 メモリ
1：受 信 メモリ
図 3.4 モードの設定内容
ビ ッ ト7 ビ ッ ト6 ビ ッ ト5 ビ ッ ト4 ビ ッ ト3 ビ ッ ト2 ビ ッ ト1 ビ ッ ト0
ア ドレ ス
図 3.5 アドレスの設定内容
ビ ッ ト7 ビ ッ ト6 ビ ッ ト5 ビ ッ ト4 ビ ッ ト3 ビ ッ ト2 ビ ッ ト1 ビ ッ ト0
データ
図 3.6 データの設定内容
コントロール信号符号・復号回路から PC へのデータ伝送は，図 3.7 に示すよ
うにステータス，データ，そして LRC の順番に行う。このデータ転送は，各エ
ラーチェック，送受信状態，およびメモリから呼び出したデータ等を PC で確認
するために行っている。図 3.7 にステータスの設定内容について示す。データに
ついては図 3.6 と同様である。
16
1キャラクタ
スタートビ
ット
2キャラクタ
パリティ ストップ
ビット
ビット
ステータス(8ビット)
スタートビ
ット
データ(8ビット)
パリティ ストップ
ビット
ビット
3キャラクタ
スタートビ
ット
パリティ ストップ
ビット
ビット
LRC(8ビット)
図 3.7 コントロール信号符号・復号回路から PC へのデータ伝送
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
パリティエラー
0：エラーなし
1：エラーあり
送信状態
0：送信完了
1：送信エラー
ＬＲＣエラー
0：エラーなし
1：エラーあり
受信状態
0：受信完了
1：受信エラー
振幅設定エラー
0：エラーなし
1：エラーあり
遅延時間設定エラー
0：エラーなし
1：エラーあり
送信タイムアウト
0：なし
1：タイムアウト
受信タイムアウト
0：なし
1：タイムアウト
図 3.8 ステータスの設定内容
3.2.3 コントロールレジスタの設定内容
本研究では，符号化，変調，および復号化に柔軟に対応できるように，表 3.1
17
に示す設定ができるようにしている。
表 3.1 コントロールレジスタの設定
名称
アドレス
説明
最大振幅
H“00”
振幅変調の最大振幅の設定
最小振幅
H“01”
振幅変調の最小振幅の設定
送信ビットレート
H“02”
送信符号化信号の通信速度
ポーズ時間
H“03”
変形ミラー符号化信号のポーズ幅の設定
送信データバッファ
H“04”
送信データの送信回数の設定
送信符号化方式
H“05”
送信符号化信号を選択する設定
受信用比較電圧
H“07”
受信信号と比較する電圧の設定
受信データバッファ
H“09”
受信データの受信回数の設定
受信符号化方式
H“0A”
受信符号化信号を選択する設定
最大振幅と最小振幅の設定値は，図 3.8 と図 3.9 に示すように 8 ビットとして
いる。最大振幅と最小振幅を設定することで変調度を自由に設定ができる。図
3.10 に最大振幅を H“FF”，最小振幅を H“80”に設定した例を示す。最大振
幅が最小振幅より小さい場合は，エラーとなる。
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
最大振幅
図 3.8 最大振幅の設定値
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
最小振幅
図 3.9 最小振幅の設定値
18
最大振幅
H“FF”
最小振幅
H“80”
図 3.10 最大振幅と最小振幅の設定
送信ビットレートは，送信符号化方式によって異なる。N を送信ビットレー
ト の 設 定 値 と し た と き ， ISO/IEC14443 の 送 信 ビ ッ ト レ ー ト は 式 (3.1) ，
ISO/IEC15693 高速パルス位置符号化の送信ビットレートは式(3.2)，そして，
ISO/IEC15693 低速パルス位置符号化の送信ビットレートは式(3.3)で求めたビ
ットレートとなる。また，送信ビットレートの設定値は，図 3.11 に示すように
8 ビットとしている。
ISO / IEC14443 =
13.5 × 10 6
[bps ]
N +1
(3.1)
ISO / IEC15693高速パルス位置符号化 =
13.5 × 10 6
[bps ]
4 × ( N + 1)
(3.2)
ISO / IEC15693低速パルス位置符号化 =
13.5 × 10 6
[bps ]
64 × ( N + 1)
(3.3)
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
送信ビットレート
図 3.11 送信ビットレートの設定値
ポーズ時間の設定は，図 3.12 に示すように変形ミラー符号化のポーズ時間を
決める設定である。ポーズ時間は，ポーズ時間の設定値を N としたとき，式(3.4)
19
で求めた値となる。また，ポーズ時間の設定値は，図 3.13 に示すように 8 ビッ
トとしている。
変形ミラー符号化のポーズ時間 =
N +1
[ s]
54 × 10 6
(3.4)
ポーズ時間
図 3.12 ポーズ時間
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
ポーズ時間
図 3.13 ポーズ時間の設定値
送信データバッファの設定は，バイト単位で送信するデータ数を決める設定
である。たとえば，送信データバッファの設定値が N であれば，N+1 バイトの
データ送信を行う。送信データバッファの設定値は，図 3.14 に示すように 8 ビ
ットとしている。
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
送信データバッファ
図 3.14 送信データバッファの設定値
20
送信符号化方式の設定は，変形ミラー符号化方式，NRZ 符号化方式，高速パ
ルス位置符号化方式，および低速パルス位置符号化方式を選択するための設定
である。図 3.15 に送信符号化方式の設定値を示す。また，複数の符号化方式が
選択した場合は，優先順位が高い符号化方式が選択される。優先順位は高いほ
うから、変形ミラー符号化方式，NRZ 符号化方式，高速パルス位置符号化方式，
低速パルス位置符号化方式としている。
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
変形ミラー符号化方式
0：無効
1：イネーブル
リザーブ
NRZ符号化方式
0：無効
1：イネーブル
高速パルス位置符号化方式
0：無効
1：イネーブル
低速パルス位置符号化方式
0：無効
1：イネーブル
図 3.15 送信符号化方式の設定値
受信用比較電圧は，図 3.16 に示すように入力された受信信号の電圧と比較し，
受信用比較電圧が受信信号より大きいかどうかで“0”と“1”を判断する設定
である。受信用比較電圧値は，図 3.17 に示すように 8 ビットとする。
受信信号
受信用比較電圧値
H“80”
図 3.16 受信信号と受信用比較電圧の比較
21
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
受信用比較電圧
図 3.17 受信用比較電圧の設定値
受信データバッファの設定は，バイト単位で受信するデータ数を決める設定
である。たとえば，受信データバッファの設定値が N であれば，N+1 バイトの
データ受信を行う。受信データバッファの設定値は，図 3.18 に示すように 8 ビ
ットとする。
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
受信データバッファ
図 3.18 受信データバッファの設定値
受信符号化方式の設定は，OOK-マンチェスタ符号化方式，BPSK-NRZ 符号
化方式，単一副搬送波符号化方式，および双副搬送波符号化方式を選択するた
めの設定である。図 3.19 に受信符号化方式の設定値を示す。また，複数の符号
化方式が選択した場合は，優先順位が高い符号化方式が選択される。優先順位
は高いほうから OOK-マンチェスタ符号化方式，BPSK-NRZ 符号化方式，単一
副搬送波符号化方式，双副搬送波符号化方式とする。
22
ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0
OOK-マンチェスタ符号化方式
0：無効
1：イネーブル
リザーブ
BPSK-NRZ符号化方式
0：無効
1：イネーブル
単一副搬送波符号化方式
0：無効
1：イネーブル
双幅搬送波符号化方式
0：無効
1：イネーブル
図 3.19 受信符号化方式の設定値
23
第4章
コントロール信号符号・復号回路の設計
この章では，第 3 章で説明したコントロール信号符号・復号回路について説
明する。
4.1 コントロール信号符号・復号回路の構成
コントロール信号符号・復号回路は，図 4.1 に示すように調歩同期式シリアル
通信回路，メモリ-レジスタ回路，送信符号化回，振幅変調回路，受信復号化回
路，電圧比較回路，RFID 送受信クロック生成回路，および制御回路で構成され
ている。これらの回路について次節以降で説明する。
RFID
送信データ
調歩同期式
シリアル通信回路
RS232
送受信データ
符号化信号
振幅変調回路
送信符号化回路
メモリ-レジスタ
回路
RFID
受信データ
受信信号
電圧比較回路
受信復号化回路
制御信号
制御信号
制御信号
制御信号
制御回路
動作クロック
動作
クロック
動作クロック
RFID送受信
クロック生成回路
図 4.1 コントロール信号符号・復号回路の構成
4.2 調歩同期式シリアル通信回路
4.2.1 調歩同期式シリアル通信回路の構成
調歩同期式シリアル通信回路は，PC とデータ通信を行うための回路である。
本回路は，図 4.2 に示すようにクロック生成回路，パリティチェック回路，調歩
同期式シリアル受信回路，および調歩同期式シリアル送信回路で構成されてい
る。
24
通信クロック
生成回路
30MHz
のクロック
115.2kHzの
クロック
パリティ
ビット
パリティチェック
回路
エラー信号
送信データ
受信データ
調歩同期式
シリアル受信回路
RS232
受信信号
調歩同期式
シリアル送信回路
RS232
送信信号
制御信号
受信データ
制御信号
送信データ
図 4.2 調歩同期式シリアル通信回路の構成
4.2.2 通信クロック生成回路
通信クロック生成回路は，調歩同期式シリアル通信を行うためのクロックを
生成する回路である。本回路では，30MHz のクロックを分周して，115.2kHz
のクロックを生成する。図 4.3 に通信クロック生成回路のブロック図を，また表
4.1 に通信クロック生成回路の信号ピンの定義を示す。この回路で生成するクロ
ックは、正確には，115.385kHz である。したがって，通信クロックの誤差 0.2%
の割合で通信エラーが生じるため，長時間の連続通信はできない。そのため，
本研究では，ブロックデータごとのデータ転送を行うことにした。
CORE_CLK
通信クロック生成回路
BAUDRATE
RESET
図 4.3 通信クロック生成回路のブロック図
表 4.1 通信クロック生成回路の信号ピンの定義
信号名
入出力方向
定義
CORE_CLK
入力
30MHz のクロック
RESET
入力
リセット信号(0：リセット)
BAUDRATE
出力
115.2kHz のクロック
25
4.2.3 調歩同期式シリアル受信回路
調歩同期式シリアル受信回路は，PC から送られてくるモード，アドレス，デ
ータ，LRC，およびパリティビットを抽出する回路である。本回路では，図 4.4
に示すように RxD_ENABLE に“1”が入力されると，BAUDRATE に同期さ
せて，スタートビットを検出するまで待機する。スタートビット(①)を検出する
と，8 ビットのデータビット(②)，パリティビット(③)を 1 ビットずつ順番に抽
出する。最後にストップビット(④)を検出する。後は，これを 4 回繰り返すと
RxD_STATUS に“0”を出力する。図 4.5 に調歩同期式シリアル受信回路のブ
ロック図を，また表 4.2 に調歩同期式シリアル受信回路の信号ピンの定義を示す。
①
②
③
④
③
RxD_SIGNAL
BAUDRATE
RxD_ENABLE
RxD_STATUS
図 4.4 調歩同期式シリアル受信回路の動作
BAUDRATE
8
RESET
RxD_SIGNAL
調歩同期式
シリアル受信回路
8
8
8
4
RxD_ENABLE
RxD_STATUS
RxD_MODE
RxD_ADDRESS
RxD_DATA
RxD_LRC
RxD_PARITY
図 4.5 調歩同期式シリアル受信回路のブロック図
表 4.2 調歩同期式シリアル受信回路の信号ピンの定義
信号名
入出力方向
定義
BAUDRATE
入力
115.2kHz のクロック
RESET
入力
リセット信号(0：リセット)
RxD_SIGNAL
入力
PC から送られてくる受信信号
26
④
表 4.2 調歩同期式シリアル受信回路の信号ピンの定義(続き)
1：開始)
RxD_ENABLE
入力
動作開始信号(0：停止
RxD_STATUS
出力
動作状態信号(0：受信完了 1：受信中 or 待機中)
RxD_MODE
出力
モードデータ(8 ビット)
RxD_ADDRESS
出力
アドレスデータ(8 ビット)
RxD_DATA
出力
データ(8 ビット)
RxD_LRC
出力
水平冗長チェックデータ(8 ビット)
RxD_PARITY
出力
パリティ信号(4 ビット)
4.2.4 調歩同期式シリアル送信回路
調歩同期式シリアル送信回路は，PC へデータを送るための回路である。本回
路では，図 4.6 に示すように TxD_ENABLE に“1”が入力されると，BAUDRATE
の立ち上がりに同期して，TxD_SIGNAL にスタートビット(①)の“0”を出力
する。それに続き，TxD_DATA の下位ビットから順番に 1 ビットずつ 8 ビット
のデータビット(②)を出力する。その次に，TxD_PARITY のパリティビット(③)
を出力し，最後にストップビット(④)の“1”を出力する。ストップビットを出
力し終わると，TxD_STATUS に“0”を出力する。図 4.7 に調歩同期式シリア
ル送信回路のブロック図を，また，表 4.3 に調歩同期式シリアル送信回路の信号
ピンの定義を示す。
②
①
TxD_SIGNAL
BAUDRATE
TxD_ENABLE
TxD_STATUS
図 4.6 調歩同期式シリアル送信回路の動作
27
③
④
BAUDRATE
TxD_STATUS
RESET
調歩同期式
シリアル送信回路
TxD_ENABLE
TxD_DATA
8
TxD_SIGNAL
TxD_PARITY
図 4.7 調歩同期式シリアル送信回路のブロック図
表 4.3 調歩同期式シリアル送信回路の信号ピンの定義
信号名
入出力方向
定義
BAUDRATE
入力
115.2kHz のクロック
RESET
入力
リセット信号(0：リセット)
TxD_ENABLE
入力
動作開始信号(0：停止 1：開始)
TxD_DATA
入力
送信データ(8 ビット)
TxD_PARITY
入力
パリティビット
TxD_STATUS
出力
動作状態信号(0：送信完了 1：送信中 or 待機中)
TxD_SIGNAL
出力
PC へ送る送信信号
4.2.5 パリティチェック回路
パリティチェック回路は，受信データの誤り検出と，送信データのパリティ
ビット生成のための回路である。本回路は，垂直パリティチェック回路，水平
パリティチェック回路，およびパリティビット生成回路で構成される。図 4.8
にパリティチェック回路のブロック図を，また表 4.4 にパリティチェック回路の
信号ピンの定義を示す。
RxD_MODE
RxD_ADDRESS
RxD_DATA
RxD_LRC
RxD_PARITY
TxD_DATA
8
RxD_PARITY_ERROR
8
8
8
パ リテ ィチ ェック回 路
RxD_LRC_ERROR
4
TxD_PARITY
8
図 4.8 パリティチェック回路のブロック図
28
表 4.4 パリティチェック回路の信号ピンの定義
信号名
入出力方向
定義
RxD_MODE
入力
モードデータ(8 ビット)
RxD_ADDRESS
入力
アドレスデータ(8 ビット)
RxD_DATA
入力
データ(8 ビット)
RxD_LRC
入力
水平冗長チェックデータ(8 ビット)
RxD_PARITY
入力
パリティ信号(4 ビット)
TxD_DATA
入力
送信データ(8 ビット)
RxD_PARITY_ERROR
出力
受信パリティビットエラー(1：エラー検出)
RxD_LRC_ERROR
出力
受信 LRC エラー(1：エラー検出)
TxD_PARITY
出力
送信パリティビット
受信データの誤り検出方法は，垂直パリティチェックと水平パリティチェッ
クの 2 段階で行い，垂直パリティチェックでエラーが検出されると，
RxD_PARITY_ERROR から“1”を出力し，水平パリティチェックからエラー
が検出されると，RxD_LRC_ERROR から“1”を出力する。図 4.9 に垂直パリ
ティチェック回路を，また図 4.10 に水平パリティチェック回路を示す。
RxD_XXX[0]
RxD_XXX[1]
RxD_XXX[2]
RxD_XXX[3]
RxD_PARITY
_ERROR
RxD_XXX[4]
RxD_XXX[5]
RxD_XXX[6]
RxD_XXX[7]
RxD_PARITY
図 4.9 垂直パリティチェック回路
パ リ テ ィ ビ ッ ト 生 成 回 路 は ， TxD_DATA の “ 1 ” の 数 が 偶 数 の 場 合 ，
TxD_PARITY に“0”を出力し，その反対の場合は，TxD_PARITY に“1”を
出力する回路である。図 4.11 にパリティビット生成回路を示す。
29
RxD_MODE[0]
RxD_ADDRESS[0]
RxD_DATA[0]
RxD_LRC[0]
一致回路
RxD_LRC
_ERROR
RxD_MODE[7]
RxD_ADDRESS[7]
RxD_DATA[7]
RxD_LRC[7]
図 4.10 水平パリティチェック回路
TxD_DATA[0]
TxD_DATA[1]
TxD_DATA[2]
TxD_DATA[3]
TxD_PARITY
TxD_DATA[4]
TxD_DATA[5]
TxD_DATA[6]
TxD_DATA[7]
図 4.11 パリティビット生成回路
4.3 メモリ-レジスタ回路
4.3.1 メモリ-レジスタ回路の構成
メモリ-レジスタ回路は，コントロールレジスタと送受信メモリにアクセスし，
データの書き込み・読み出しを行う回路である。本回路は，図 4.12 に示すよう
に RS232 メモリ-レジスタアクセス回路，メモリアクセス回路，送受信メモリ回
路，およびコントロールレジスタ回路で構成されている。
30
選択信号
送信メモリ
アクセス信号
メモリアクセス
回路
受信メモリ
アクセス信号
選択されたメモリ
アクセス信号
動作開始
信号
RS232レジスタ
アクセス信号
RS232メモリ-レジスタ
アクセス回路
送信メモリ
データ
送受信メモリ
データ
RS232メモリ
アクセス信号
RS232受信
データ
送受信メモリ
回路
コントロール
レジスタ回路
各コントロール
レジスタデータ
レジスタデータ
メモリ&レジスタデータ
図 4.12 メモリ-レジスタ回路の構成
4.3.2 RS232 メモリ-レジスタアクセス回路
RS232 メモリ-レジスタアクセス回路は，PC から送られてきたモードに従っ
て，コントロールレジスタと送受信メモリにアクセスする信号を生成する回路
である。本回路は，MEM_REG_ENABLE に“1”が入力されると，RxD_MODE
に従って，送受信メモリかコントロールレジスタに，データの書き込み，また
は読み出しを行うための信号を出力する。図 4.13 に RS232 メモリ-レジスタア
クセス回路のブロック図を，また表 4.5 に RS232 メモリ-レジスタアクセス回路
の信号ピンの定義を示す。
BUADRATE
RESET
MEM_REG_ENABLE
RxD_MODE
RxD_ADDRESS
RxD_DATA
TRANSFER_MEMORY
RECEIVER_MEMORY
CONTROL_REGISTAR
8
8
8
8
8
RS232メモリ-レジスタ
アクセス回路
8
8
8
8
DATA
ADDRESS
MEMORY_SEL
MEMORY_WREN
MEMORY_PULSE
REGISTAR_WREN
REGISTAR_PULSE
MEM_REG_STATUS
MEM_REG_DATA
図 4.13 RS232 メモリ-レジスタアクセス回路のブロック図
31
表 4.5 RS232 メモリ-レジスタアクセス回路の信号ピンの定義
信号名
入出力方向
定義
BUADRATE
入力
115.2kHz のクロック
RESET
入力
リセット信号(0：リセット)
MEM_REG_ENABLE
入力
動作開始信号(0：停止 1：開始)
RxD_MODE
入力
モードデータ(8 ビット)
RxD_ADDRESS
入力
アドレスデータ(8 ビット)
RxD_DATA
入力
データ(8 ビット)
TRANSFER_MEMORY
入力
送信メモリのデータ(8 ビット)
RECEIVER_MEMORY
入力
受信メモリのデータ(8 ビット)
CONTROL_REGISTAR
入力
コントロールレジスタのデータ(8 ビット)
DATA
出力
メモリ-レジスタにアクセスするデータ
ADDRESS
出力
メモリ-レジスタにアクセスするアドレス
MEMORY_SEL
出力
メモリ選択信号(0：送信メモリ 1：受信メモリ)
MEMORY_WREN
出力
MEMORY_PULSE
出力
REGISTAR_WREN
出力
REGISTAR_PULSE
出力
レジスタアクセスパルス
MEM_REG_STATUS
出力
動作状態信号(0：動作完了 1：動作中 or 待機中)
MEM_REG_DATA
出力
メモリ-レジスタデータ(8 ビット)
メモリのリードライドイネーブル信号
(0：リード 1：ライト)
メモリアクセスパルス
レジスタのリードライトイネーブル信号
(0：リード 1：ライト)
4.3.3 メモリアクセス選択回路
メモリアクセス選択回路は，メモリアクセス選択信号に従って，RS232 メモ
リ-レジスタアクセス回路で生成されたメモリアクセス信号，送信符号化回路か
らのメモリアクセス信号，または受信復号化回路からのメモリアクセス信号の
うちどれかを選択する回路である。本回路は，MEMORY_ACCESS_SEL が“00”
か“01”の場合は，RS232 メモリ-レジスタアクセス回路で生成されたメモリア
クセス信号を，MEMORY_ACCESS_SEL が“10”の場合は，送信符号化回路
からのメモリアクセス信号を，MEMORY_ACCESS_SEL が“11”の場合は，
受信複合化回路からのメモリアクセス信号が選択する。図 4.14 にメモリアクセ
ス選択回路のブロック図を，また表 4.6 にメモリアクセス選択回路の信号ピンの
定義を示す。
32
MEMORY_ACCESS_SEL
TRANSFER_ADDRESS
TRANSFER_PULSE
RECEIVER_DATA
RECEIVER_ADDRESS
RECEIVER_PULSE
RS232_DATA
RS232_ADDRESS
RS232_MEMORY_SEL
RS232_WREN
RS232_PULSE
1
8
8
DATA
WREN
8
8
メモリアクセス選択回路
8
ADDRESS
8
8
PULSE_TR
PULSE_RE
図 4.14 メモリアクセス選択回路のブロック図
表 4.6 メモリアクセス選択回路の信号ピンの定義
信号名
MEMORY_ACCESS_
SEL
入出力方向
定義
メモリアクセス選択信号
入力
(00：なし 01：RS232 通信 10：送信符号化
回路 11：受信復号化回路)
TRANSFER_ADDRESS
入力
メモリアドレス(送信符号化回路)(8 ビット)
TRANSFER_PULSE
入力
メモリアクセスパルス(送信符号化回路)
RECEIVER_DATA
入力
メモリデータ(受信復号化回路)(8 ビット)
RECEIVER_ADDRESS
入力
メモリアドレス(受信復号化回路)(8 ビット)
RECEIVER_PULSE
入力
メモリアクセスパルス(受信復号化回路)
RS232_DATA
入力
メモリデータ(RS232 通信)(8 ビット)
RS232_ADDRESS
入力
メモリアドレス(RS232 通信)(8 ビット)
RS232_MEMORY_SEL
入力
RS232_WREN
入力
RS232_PULSE
入力
メモリアクセスパルス(RS232 通信)
DATA
出力
メモリデータ(8 ビット)
WREN
出力
メモリリードライトイネーブル信号
ADDRESS
出力
メモリアドレス(8 ビット)
PULSE_TR
出力
送信メモリアクセスパルス
PULSE_RE
出力
受信メモリアクセスパルス
RS232 通信メモリ選択信号(0：送信メモリ
1：受信メモリ)
RS232 通信メモリリードライトイネーブル信
号(0：送信メモリ 1：受信メモリ)
33
4.3.4 送受信メモリ回路
送受信メモリ回路は，4096(8×256×2)ビットの送受信データを格納する回路
である。図 4.15 に送受信メモリ回路のブロック図を，また表 4.7 に送受信メモ
リ回路の信号ピンの定義を示す。
DATA_TR
8
WREN_TR
ADDRESS_TR
8
PULSE_TR
DATA_RE
Q_TR
8
Q_RE
送 受 信 メモ リ回 路
8
WREN_RE
ADDRESS_RE
8
8
PULSE_RE
図 4.15 送受信メモリ回路のブロック図
表 4.7 送受信メモリ回路の信号ピンの定義
信号名
入出力方向
定義
DATA_TR
入力
送信メモリデータ(8 ビット)
WREN_TR
入力
送信メモリライトリードイネーブル
ADDRESS_TR
入力
送信メモリアドレス(8 ビット)
PULSE_TR
入力
送信メモリアクセスパルス
DATA_RE
入力
受信メモリデータ(8 ビット)
WREN_RE
入力
受信メモリライトリードイネーブル
ADDRESS_RE
入力
受信メモリアドレス(8 ビット)
PULSE_RE
入力
受信メモリアクセスパルス
Q_TR
出力
送信メモリ出力データ
Q_RE
出力
受信メモリ出力データ
メモリへデータを書き込む方法は，まず，任意の DATA と ADDRESS をセッ
トし，WREN を“1”にする。続いて，PULSE を“0”から“1”に立ち上げる
と，セットした ADDRESS へ DATA を書き込むことができる。図 4.16 にデー
タの書き込み方法を示す。
34
DATA
書き込むデータ
WREN
ADDRESS
書き込み先のアドレス
PULSE
図 4.16 データの書き込み方法
メモリのデータを読み出す方法は，任意の ADDRESS をセットし，WREN
を“0”にする。続いて，PULSE を“0”から“1”に立ち上げると，セットし
た ADDRESS 先のデータが Q から読み出される。図 4.17 にデータの読み出し
方法を示す。
WREN
ADDRESS
読み出し先のアドレス
PULSE
Q
読み出されたデータ
図 4.17 データの読み出し方法
4.3.5 コントロールレジスタ回路
コントロールレジスタ回路は，各コントロールレジスタを格納している回路
である。図 4.18 にコントロールレジスタ回路のブロック図を，また表 4.8 にコ
ントロールレジスタの信号ピンの定義を示す。
35
8
RESET
REGISTAR_DATA_IN
8
8
8
REGISTAR_ADDRESS 8
8
8
コントロールレジスタ回路
8
4
REGISTAR_WREN
8
8
REGISTAR_PULSE
4
REGISTAR_DATA_OUT
TRANSFER_TIME
DELAY_TIME
MAX_AMPLITUDE
MIN_AMPLITUDE
TRANSMITTER_BYTE_BUFFER
TRANSMITTER_ENCODE
RECEIVER_BYTE_BUFFER
COMPARISON _AMPLITUDE
RECEIVER_DECODE
図 4.18 コントロールレジスタ回路のブロック図
表 4.8 コントロールレジスタの信号ピンの定義
信号名
入出力方向
RESET
入力
リセット信号(0：リセット)
REGISTAR_DATA_IN
入力
入力レジスタデータ(8 ビット)
REGISTAR_ADDRESS
入力
レジスタアドレス(8 ビット)
REGISTAR_WREN
入力
レジスタライトリードイネーブル
REGISTAR_PULSE
入力
レジスタアクセスパルス
REGISTAR_DATA_OUT
出力
出力レジスタデータ(8 ビット)
TRANSFER_TIME
出力
送信ビットレートレジスタ
DELAY_TIME
出力
ポーズ時間レジスタ
MAX_AMPLITUDE
出力
最大振幅レジスタ
MIN_AMPLITUDE
出力
最小振幅レジスタ
出力
送信データバッファレジスタ
出力
送信符号化方式レジスタ
出力
受信データバッファレジスタ
出力
受信用電圧比較レジスタ
出力
受信符号化方式レジスタ
TRANSMITTER_BYTE_
BUFFER
TRANSMITTER_
ENCODE
RECEIVER_BYTE_
BUFFER
COMPARISON_
VOLTAGE
RECEIVER_DECODE
定義
コントロールレジスタへのデータの書き込みと読み出し方法は，メモリの書
き込みと読み出し方法と同じである。
36
4.4 送信符号化回路
4.4.1 送信符号化回路の構成
送信符号化回路は，送信メモリデータに従って，変形ミラー符号化信号，NRZ
符号化信号，高速パルス位置符号化信号，および低速パルス位置符号化信号を
生成する回路である。本回路は，図 4.19 に示すように変形ミラー符号化回路，
NRZ 符号化回路，高速パルス位置符号化回路，低速パルス位置符号化回路，お
よび符号化信号選択回路で構成されている。
メモリデータ
変形ミラー
イネーブル信号
メモリデータ
NRZ
イネーブル信号
メモリデータ
高速パルス位置
イネーブル信号
メモリデータ
低速パルス位置
イネーブル信号
変形ミラー
出力信号
変形ミラー
符号化回路
NRZ
符号化回路
高速パルス位置
符号化回路
低速パルス位置
符号化回路
NRZ
出力信号
高速パルス位置
出力信号
選択された
動作状態信号
符号化信号
選択回路
低速パルス位置
出力信号
選択された
符号化信号
選択された
メモリアドレス&
アクセスパルス
図 4.19 送信符号化回路の構成
4.4.2 変形ミラー符号化回路
変形ミラー符号化回路は，送られてくる送信メモリデータに従って，変形ミ
ラー符号化信号を生成する回路である。本回路は，MIRROR_ENABLE に“1”
が入力されると，図 4.22 に示すように通信開始ビット(SB)，MEMORY_DATA
37
をパラレルデータからシリアルデータに変換した論理信号(D)，奇数パリティビ
ット(OP)，通信終了ビット(EB)の順に出力する。そして，奇数パリティビット
の出力が完了すると，MIRROR_STATUS に“0”を出力する。図 4.20 に変形
ミラー符号化回路のブロック図を，また表 4.9 に変形ミラー符号化回路の信号ピ
ンの定義を示す。
SYSTEM_CLK
TRANSFER_CLK
RESET
MIRROR_ENABLE
DELAY_TIME
TRANSMITTER_BYTE_BUFFER
MEMORY_DATA
MIRROR_STATUS
MIRROR_SIGNAL
変形ミラー符号化回路
8
8
MIRROR_ADDRESS
8
8
MIRROR_PULSE
図 4.20 変形ミラー符号化回路のブロック図
表 4.9 変形ミラー符号化回路の信号ピンの定義
信号名
入出力方向
SYSTEM_CLK
入力
54MHz のクロック
TRANSFER_CLK
入力
送信ビットレート
RESET
入力
リセット信号(0：リセット)
MIRROR_ENABLE
入力
動作開始信号(0：停止 1：開始)
DELAY_TIME
入力
遅延時間レジスタ(8 ビット)
入力
送信データバッファレジスタ(8 ビット)
MEMORY_DATA
入力
メモリデータ(8 ビット)
MIRROR_STATUS
出力
動作状態信号(0：動作完了 1：動作中 or 待機中)
MIRROR_SIGNAL
出力
変形ミラー符号化信号
MIRROR_ADDRESS
出力
送信メモリアドレス(8 ビット)
MIRROR_PULSE
出力
送信メモリアクセスパルス
TRANSMITTER_BYTE_
BUFFER
定義
次に，変形ミラー符号化信号の生成方法について説明する。図 4.21 に変形ミ
ラー符号化回路の中の変形ミラー符号化信号を生成している部分の回路を，ま
た図 4.22 に変形ミラー符号化信号の波形を示す。
まず，論理データ信号と送信ビットレートをクロックの立ち上がりに同期さ
せ，XOR を用いてマンチェスタ符号化信号を生成する。次に，マンチェスタ符
号化信号の立ち上がりで DFF の現在の論理値を反転させながらミラー符号化信
38
号を生成する。後は，シフトレジスタで生成した遅延信号とミラー符号化信号
の XOR と OR を用いて変形ミラー符号化信号を生成する。
論理データ
信号
D
SET
CLR
ミラー
符号化信号
マンチェスタ
符号化信号
Q
Q
D
D
SET
SET
CLR
送信
ビットレート
D
SET
Q
CLR
Q
変形ミラー
符号化信号
Q
Q
Q
シフトレジスタ
CLR
Q
クロック
遅延信号
ステータス
信号
図 4.21 変形ミラー符号化信号生成回路
クロック
送信
ビットレート
論理データ
信号
SB“00”
OP“1” EB“0”
D”00110011”
マンチェスタ
符号化信号
ミラー
符号化信号
遅延信号
変形ミラー
符号化信号
SB
D0
D1
D2
D3
D4
D5
D6
D7
ステータス信号
図 4.22 変形ミラー符号化信号の波形
39
OP
EB
4.4.3 NRZ 符号化回路
NRZ 符号化回路は，送られてくる送信メモリデータに従って，NRZ 符号化信
号を生成する回路である。本回路は，NRZ_ENABLE に“1”が入力されると，
送信ビットレートの立ち上がりに同期させて，図 4.23 に示すように通信開始フ
レーム(SOF)，MEMORY_DATA をパラレルデータからシリアルデータに変換
した論理信号(D)，通信終了フレーム(EOF)の順に出力する。出力が終了すると，
NRZ_STATUS に“0”を出力する。図 4.24 に NRZ 符号化回路のブロック図を，
また表 4.10 に NRZ 符号化回路の信号ピンの定義を示す。
送信
ビットレート
NRZ
符号化信号
D“00110011”
SOF“1110000000000”
ステータス
信号
EOF“0000000000”
図 4.23 NRZ 符号化信号の波形
TRANSFER_CLK
RESET
NRZ_ENABLE
TRANSMITTER_BYTE_BUFFER
MEMORY_DATA
NRZ_STATUS
NRZ符号化回路
8
NRZ_SIGNAL
8
8
NRZ_ADDRESS
NRZ_PULSE
図 4.24 NRZ 符号化回路のブロック図
表 4.10 NRZ 符号化回路の信号ピンの定義
信号名
入出力方向
TRANSFER_CLK
入力
送信ビットレート
RESET
入力
リセット信号(0：リセット)
NRZ_ENABLE
入力
動作開始信号(0：停止 1：開始)
入力
送信データバッファレジスタ(8 ビット)
MEMORY_DATA
入力
メモリデータ(8 ビット)
NRZ_STATUS
出力
動作状態信号(0：動作完了 1：動作中 or 待機中)
NRZ_SIGNAL
出力
NRZ 符号化信号
NRZ_ADDRESS
出力
送信メモリアドレス(8 ビット)
NRZ_PULSE
出力
送信メモリアクセスパルス
TRANSMITTER_BYTE_
BUFFER
定義
40
4.4.4 高速パルス位置符号化回路
高速パルス位置符号化回路は，送られてくる送信メモリデータに従って，高
速パルス位置符号化信号を生成する回路である。本回路は，
HIGH_SPEED_ENABLE に“1”が入力されると，送信ビットレートの立ち上
がりに同期して，図 4.25 に示すように 8 ビットの通信開始フレーム(SOF)を出
力する。次に MEMORY_DATA の 8 ビットを 1 ビット目と 2 ビット目(D01)，3
ビット目と 4 ビット目(D23)，5 ビット目と 6 ビット目(D45)，そして，7 ビット
目と 8 ビット目(D67)というように 2 ビットずつに分け，下位ビットの 2 ビット
のデータから順番に，図 2.12 に示す波形を出力する。送信メモリから送られて
きたデータをすべて出力し終わると，通信終了フレーム(EOF)を出力する。通信
終了フレームを出力し終わると，HIGH_SPEED_STATUS に“0”を出力する。
図 4.26 高速パルス位置符号化回路のブロックを，また表 4.11 に高速パルス位置
符号化回路の信号ピンの定義を示す。
送信
ビットレート
高速パルス
位置符号化信号
SOF“11011110”
D01“11111101”
D23
D67
EOF“1011”
ステータス
信号
図 4.25 高速パルス位置符号化信号の波形
TRANSFER_CLK
RESET
HIGH_SPEED_ENABLE
TRANSMITTER_BYTE_BUFFER
MEMORY_DATA
HIGH_SPEED_STATUS
高速パルス位置
符号化回路
8
HIGH_SPEED_SIGNAL
8
8
HIGH_SPEED_ADDRESS
HIGH_SPEED_PULSE
図 4.26 高速パルス位置符号化回路
表 4.11 高速パルス位置符号化回路の信号ピンの定義
信号名
入出力方向
TRANSFER_CLK
入力
送信ビットレート
RESET
入力
リセット信号(0：リセット)
入力
動作開始信号(0：停止 1：開始)
HIGH_SPEED_
ENABLE
定義
41
表 4.11 高速パルス位置符号化回路の信号ピンの定義(続き)
TRANSMITTER_BYTE_
入力
送信データバッファレジスタ(8 ビット)
MEMORY_DATA
入力
メモリデータ(8 ビット)
HIGH_SPEED_STATUS
出力
動作状態信号(0：動作完了 1：動作中 or 待機中)
HIGH_SPEED_SIGNAL
出力
高速パルス位置符号化信号
出力
送信メモリアドレス(8 ビット)
出力
送信メモリアクセスパルス
BUFFER
HIGH_SPEED_
ADDRESS
HIGH_SPEED_PULSE
4.4.5 低速パルス位置符号化回路
低速パルス位置符号化回路は，送られてくる送信メモリデータに従って，低
速パルス位置符号化信号を生成する回路である。本回路は，
LOW_SPEED_ENABLE に“1”が入力されると，送信ビットレートの立ち上
がりに同期して，図 4.27 に示すように通信開始フレーム(SOF)を出力する。次
に，第 2 章の 2.4 節で説明したように送信メモリデータを N としたときに第 N
番目に相当するところにパルスを発生させる。送信メモリのデータを出力し終
わると，通信終了フレーム(EOF)を出力する。通信終了フレームを出力し終わる
と，LOW_SPEED_STATUS に“0”を出力する。図 4.28 に低速パルス位置符
号化回路のブロック図を，また表 4.12 に低速パルス位置符号化回路の信号ピン
の定義を示す。
送信
ビットレート
低速パルス
位置符号化信号
SOF“01111110”
D“00000000”
ステータス
信号
図 4.27 低速パルス位置符号化信号の波形
42
EOF“1011”
TRANSFER_CLK
RESET
LOW_SPEED_ENABLE
TRANSMITTER_BYTE_BUFFER
MEMORY_DATA
LOW_SPEED_STATUS
低速パルス位置
符号化回路
8
LOW_SPEED_SIGNAL
8
8
LOW_SPEED_ADDRESS
LOW_SPEED_PULSE
図 4.28 低速パルス位置符号化回路のブロック図
表 4.12 低速パルス位置符号化回路の信号ピンの定義
信号名
入出力方向
TRANSFER_CLK
入力
送信ビットレート
RESET
入力
リセット信号(0：リセット)
LOW_SPEED_ENABLE
入力
動作開始信号(0：停止 1：開始)
入力
送信データバッファレジスタ(8 ビット)
MEMORY_DATA
入力
メモリデータ(8 ビット)
LOW_SPEED_STATUS
出力
動作状態信号(0：動作完了 1：動作中 or 待機中)
LOW_SPEED_SIGNAL
出力
低速パルス位置符号化信号
出力
送信メモリアドレス(8 ビット)
出力
送信メモリアクセスパルス
TRANSMITTER_BYTE_
BUFFER
LOW_SPEED_
ADDRESS
LOW_SPEED_PULSE
定義
4.4.6 符号化信号選択回路
符 号 化 信 号 選 択 回 路 は ， MIRROR_ENABLE ， NRZ_ENABLE ，
HIGH_SPEED_ENABLE，および，LOW_SPEED_ENABLE に従って、それ
ぞれの符号化回路の出力信号を選択する回路である。本回路で複数の符号化信
号が選択された場合は，優先順位に従って選択される。優先順位は、高いほう
から変形ミラー符号化信号，NRZ 符号化信号，高速パルス位置符号化信号，低
速パルス一符号化信号の順としている。図 4.29 に符号化信号選択回路のブロッ
ク図を，また，表 4.13 に符号化信号選択回路の信号ピンの定義を示す。
43
SYSTEM_CLK
RESET
MIRROR_ENABLE
NRZ_ENABLE
HIGH_SPEED_ENABLE
LOW_SPEED_ENABLE
MIRROR_STATUS
MIRROR_SIGNAL
MIRROR_ADDRESS
MIRROR_PULSE
NRZ_STATUS
NRZ_SIGNAL
NRZ_ADDRESS
NRZ_PULSE
HIGH_SPEED_STATUS
HIGH_SPEED_SIGNAL
HIGH_SPEED_ADDRESS
HIGH_SPEED_PULSE
LOW_SPEED_STATUS
LOW_SPEED_SIGNAL
LOW_SPEED_ADDRESS
LOW_SPEED_PULSE
TRANSFER_STATUS
TRANSFER_SIGNAL
8
符号化信号選択回路
8
8
TRANSFER_ADDRESS
8
8
TRANSFER_PULSE
図 4.29 符号化信号選択回路のブロック図
表 4.13 符号化信号選択回路の信号ピンの定義
信号名
入出力方向
定義
SYSTEM_CLK
入力
54MHz のクロック
RESET
入力
リセット信号(0：リセット)
MIRROR_ENABLE
入力
変形ミラー符号化回路のイネーブル信号
NRZ_ENABLE
入力
NRZ 符号化回路のイネーブル信号
HIGH_SPEED_ENABLE
入力
高速パルス位置符号化回路のイネーブル信号
LOW_SPEED_ENABLE
入力
低速パルス位置符号化回路のイネーブル信号
MIRROR_STATUS
入力
変形ミラー符号化回路の動作状態信号
MIRROR_SIGNAL
入力
変形ミラー符号化信号
MIRROR_ADDRESS
入力
変形ミラー符号化回路の送信メモリアドレス
MIRROR_PULSE
入力
NRZ_STATUS
入力
NRZ 符号化回路の動作状態信号
NRZ_SIGNAL
入力
NRZ 符号化信号
NRZ_ADDRESS
入力
NRZ 符号化回路の送信メモリアドレス
NRZ_PULSE
入力
NRZ 符号化回路の送信メモリアクセスパルス
HIGH_SPEED_STATUS
入力
高速パルス位置符号化回路の動作状態信号
HIGH_SPEED_SIGNAL
入力
高速パルス位置符号化信号
変形ミラー符号化回路の送信メモリアクセス
パルス
44
表 4.13 符号化信号選択回路の信号ピンの定義(続き)
高速パルス位置符号化回路の送信メモリアド
HIGH_SPEED_ADDRESS
入力
HIGH_SPEED_PULSE
入力
LOW_SPEED_STATUS
入力
低速パルス位置符号化回路の動作状態信号
LOW_SPEED_SIGNAL
入力
低速パルス位置符号化信号
LOW_SPEED_ADDRESS
入力
LOW_SPEED_PULSE
入力
TRANSFER_STATUS
出力
選択した動作状態信号
TRANSFER_SIGNAL
出力
選択した符号化信号
TRANSFER_ADDRESS
出力
選択した送信メモリアドレス
TRANSFER_PULSE
出力
選択した送信メモリアクセスパルス
レス
高速パルス位置符号化回路の送信メモリアク
セスパルス
低速パルス位置符号化回路の送信メモリアド
レス
低速パルス位置符号化回路の送信メモリアク
セスパルス
4.5 振幅変調回路
4.5.1 振幅変調回路の構成
振幅変調回路は，送信符号化信号からの符号化信号と 13.5MHz の搬送波とで
振幅変調を行うための回路である。本回路は，図 4.30 に示すように搬送波生成
回路，信号波生成回路，デジタル乗算器，および DA コンバータ出力回路で構
成されている。
54MHzのクロック
搬送波
生成回路
搬送波データ
デジタル
乗算器
符号化信号
コントロール
レジスタデータ
信号波
生成回路
変調
データ
信号波データ
図 4.30 振幅変調回路の構成
45
DAコンバータ
出力回路
DACクロック
DACデータ
4.5.2 搬送波生成回路
搬送波生成回路は，DA コンバータで搬送波を出力するための 9 ビットのデー
タを生成する回路である。図 4.31 に搬送波生成回路のブロック図を，また表 4.14
に搬送波生成回路の信号ピンの定義を示す。
SYSTEM_CLK
搬送波生成回路
9
CARRIER_WAVE
RESET
図 4.31 搬送波生成回路ブロック図
表 4.14 搬送波生成回路の信号ピンの定義
信号名
入出力方向
定義
SYSTEM_CLK
入力
54MHz のクロック
RESET
入力
リセット信号(0：リセット)
CARRIER_WAVE
出力
搬送波データ(9 ビット)
4.5.3 信号波生成回路
信号波生成回路は，送信符号化回路から出力された送信信号を設定された最
大振幅と最小振幅に従って， 9 ビットの信号波データを生成する回路である。
図 4.32 に信号波生成回路のブロック図を，また表 4.15 に信号波生成回路の信号
ピンの定義を示す。
SYSTEM_CLK
RESET
TRANSFER_SIGNAL
MAX_AMPLITUDE
MIN_AMPLITUDE
信号波生成回路
9
8
8
図 4.32 信号波生成回路のブロック図
46
SIGNAL_WAVE
表 4.15 信号波生成回路の信号ピンの定義
信号名
入出力方向
定義
SYSTEM_CLK
入力
54MHz のクロック
RESET
入力
リセット信号(0：リセット)
TRANSFER_SIGNAL
入力
送信符号化回路の信号
MAX_AMPLITUDE
入力
最大振幅レジスタ
MIN_AMPLITUDE
入力
最小振幅レジスタ
SIGNAL_WAVE
出力
信号波データ(9 ビット)
4.5.4 デジタル乗算器
デジタル乗算器は，搬送波データと信号波データを乗算して振幅変調を行う
ための回路である。図 4.33 にデジタル乗算器を，また表 4.16 にデジタル乗算器
の信号ピンの定義を示す。
CARRIER_WAVE
9
SIGNAL_WAVE
9
デジタル乗算器
10
ASK_WAVE
図 4.33 デジタル乗算器のブロック図
表 4.16 デジタル乗算器の信号ピンの定義
信号名
入出力方向
定義
CARRIER_WAVE
入力
搬送波データ(9 ビット)
SIGNAL_WAVE
入力
信号波データ(9 ビット)
ASK_WAVE
出力
振幅変調信号データ(10 ビット)
4.5.5 DA コンバータ出力回路
DA コ ン バ ー タ 出 力 回 路 は ， デ ジ タ ル 乗 算 器 か ら 出 力 し た 信 号 を
SYSTEM_CLK に同期して DA コンバータに出力するための回路である。図 4.34
に DA コンバータ出力回路のブロック図を，また表 4.17 に DA コンバータ出力
回路の信号ピンの定義を示す。
47
SYSTEM_CLK
RESET
VOLTAGE_AMPLIFIER
ASK_WAVE
DAC_CLK
DAコンバータ出力回路
8
10
DAC_DATA
図 4.34 DA コンバータ出力回路のブロック図
表 4.17 DA コンバータ出力回路の信号ピンの定義
信号名
入出力方向
定義
SYSTEM_CLK
入力
54MHz のクロック
RESET
入力
リセット信号(0：リセット)
VOLTAGE_AMPLIFIER
入力
電圧調整信号(0：1Vp-p 1：2Vp-p)
ASK_WAVE
入力
振幅変調信号データ(10 ビット)
DAC_CLK
出力
DA コンバータへ出力するクロック
DAC_DATA
出力
DA コンバータへ出力するデータ(10 ビット)
4.6 受信復号化回路
4.6.1 受信復号化回路の構成
受信復号化回路は，電波インターフェースから送られてくる受信信号を復号
して，受信メモリへ送るための回路である。本回路は，図 4.35 に示すように，
OOK-マンチェスタ復号化回路，BPSK-NRZ 復号化回路，単一副搬送波復号化
回路，双副搬送波復号化回路，および復号化信号選択回路で構成されている。
4.6.2 OOK-マンチェスタ復号化回路
OOK-マンチェスタ復号化回路は，電圧比較回路から送られてくる OOK-マン
チェスタ符号化信号を復号し，受信メモリへ格納する回路である。本回路は，
OOK_MANCHESTER_ENABLE に“1”が入力されると，OOK-マンチェスタ
符号化信号の復号を行う。復号が終わると，受信したデータを受信メモリへ格
納し，OOK_MANCHESTER_STATUS に“0”を出力する。図 4.36 に OOKマンチェスタ復号回路のブロック図を，また表 4.18 に OOK-マンチェスタ復号
化回路の信号ピンの定義を示す。
48
受信信号
OOK-マンチェスタ
復号化回路
OOK-マンチェスタ
イネーブル信号
BPSK-NRZ
復号化回路
BPSK-NRZ
イネーブル信号
単一副搬送波
復号化回路
単一副搬送波
イネーブル信号
双副搬送波
復号化回路
双副搬送波
イネーブル信号
OOK-マンチェスタ
出力信号
BPSK-NRZ
出力信号
単一副搬送波
出力信号
選択された
動作状態信号
復号化信号
選択回路
選択された
メモリデータ，
メモリアドレス，
アクセスパルス
双副搬送波
出力信号
図 4.35 受信復号化回路の構成
SUB_CARRIER
BIT_RATE
RESET
OOK_MANCHESTER_ENABLE
OOK_MANCHESTER_SIGNAL
RECEIVER_BYTE_BUFFER
OOK_MANCHESTER_STATUS
OOK-マンチェスタ
復号化回路
8
OOK_MANCHESTER_DATA
8
OOK_MANCHESTER_ADDRESS
8
OOK_MANCHESTER_PULSE
図 4.36 OOK-マンチェスタ復号化回路のブロック図
表 4.18 OOK-マンチェスタ復号化回路の信号ピンの定義
信号名
入出力方向
SUB_CARRIER
入力
1.695MHz のクロック
BIT_RATE
入力
212kHz のクロック
RESET
入力
リセット信号(0：リセット)
入力
動作開始信号(0：停止 1：開始)
OOK_MANCHESTER_
ENABLE
定義
49
表 4.18 OOK-マンチェスタ復号化回路の信号ピンの定義(続き)
OOK_MANCHESTER_
SIGNAL
RECEIVER_BYTE_
BUFFER
OOK_MANCHESTER_
STATUS
OOK_MANCHESTER_
DATA
OOK_MANCHESTER_
ADDRESS
OOK_MANCHESTER_
PULSE
入力
OOK-マンチェスタ信号
入力
受信データバッファレジスタ(8 ビット)
出力
動作状態信号(0：動作完了 1：動作中 or 待機中)
出力
受信データ(8 ビット)
出力
受信メモリアドレス(8 ビット)
出力
受信メモリアクセスパルス
OOK-マンチェスタ符号化信号の復号は，まず，XNOR を用いて OOK-マンチ
ェスタ符号化信号と OOK-マンチェスタ符号化信号を DFF で遅延させた信号を
マンチェスタ符号化信号に変換する。次に，XOR を用いてマンチェスタ符号化
信号と受信ビットレートから論理データ信号に復号する。図 4.37 に OOK-マン
チェスタ符号化信号の復号波形を，また図 4.38 に OOK-マンチェスタ符号化信
号から論理データ信号を復号するための回路を示す。
“0”
“0”
“1”
OOK-マンチェスタ
符号化信号
1.695MHzのクロック
OOK-マンチェスタ
符号化信号’
マンチェスタ
符号化信号
受信ビットレート’
論理データ信号
図 4.37 OOK-マンチェスタ符号化信号の復号波形
50
“0”
OOK-マンチェスタ
符号化信号
D
SET
マンチェスタ
符号化信号
Q
D
CLR
Q
SET
OOK-マンチェスタ
符号化信号’
CLR
D
受信ビットレート
SET
CLR
Q
Q
論理データ信号
Q
Q
受信ビットレート’
1.695MHzのクロック
図 4.38 OOK-マンチェスタ符号化信号の復号回路
4.6.3 BPSK-NRZ 復号化回路
BPSK-NRZ 復号化回路は，電圧比較回路から送られてくる BPSK-NRZ 符号
化信号を復号し，受信メモリへ格納する回路である。本回路は，
BPSK_NRZ_ENABLE に“1”が入力されると，BPSK-NRZ 符号化信号の復号
を行う。復号が終わると，受信したデータを受信メモリへ格納し，
BPSK_NRZ_STATUS に“0”を出力する。図 4.39 に BPSK-NRZ 復号回路の
ブロック図を，また表 4.19 に BPSK-NRZ 復号化回路の信号ピンの定義を示す。
CARRIER_4
SUB_CARRIER
BIT_RATE
RESET
BPSK_NRZ_ENABLE
BPSK_NRZ_SIGNAL
RECEIVER_BYTE_BUFFER
BPSK_NRZ_STATUS
BPSK-NRZ
復号化回路
8
BPSK_NRZ_DATA
8
BPSK_NRZ_ADDRESS
8
BPSK_NRZ_PULSE
図 4.39 BPSK-NRZ 復号化回路のブロック図
表 4.19 BPSK-NRZ 復号化回路の信号ピンの定義
信号名
入出力方向
定義
SUB_CARRIER
入力
1.695MHz のクロック
BIT_RATE
入力
212kHz のクロック
RESET
入力
リセット信号(0：リセット)
51
表 4.19 BPSK-NRZ 復号化回路の信号ピンの定義(続き)
BPSK_NRZ_ENABLE
入力
動作開始信号(0：停止 1：開始)
BPSK_NRZ _SIGNAL
入力
BPSK-NRZ 信号
入力
受信データバッファレジスタ(8 ビット)
BPSK_NRZ _STATUS
出力
動作状態信号(0：動作完了 1：動作中 or 待機中)
BPSK_NRZ _DATA
出力
受信データ(8 ビット)
BPSK_NRZ _ADDRESS
出力
受信メモリアドレス(8 ビット)
BPSK_NRZ _PULSE
出力
受信メモリアクセスパルス
RECEIVER_BYTE_
BUFFER
BPSK-NRZ 符号化信号の復号では，まず，BPSK-NRZ 符号化信号と 847kHz
のクロックを 1.695MHz のクロックの立ち上がりに同期させる。後は，XOR を
用いて，論理データ信号へ復号する。同期した BPSK-NRZ 符号化信号と 847kHz
のクロックから論理データ信号を復号している。図 4.40 に BPSK-NRZ 符号化
信号の復号波形を，また図 4.41 に BPSK-NRZ 符号化信号の復号回路を示す。
“0”
“0”
“1”
“0”
BPSK-NRZ
符号化信号
847kHzの
クロック
論理データ
信号
図 4.40 BPSK-NRZ 符号化信号の復号波形
BPSK-NRZ
符号化信号
D
SET
CLR
Q
Q
論理データ
信号
847kHzの
クロ ック
D
SET
CLR
Q
Q
1.695MHzの
クロ ック
図 4.41 BPSK-NRZ 符号化信号の復号回路
52
4.6.4 単一副搬送波復号化回路
単一副搬送波復号化回路は，電圧比較回路から送られてくる単一副搬送波符
号化信号を復号し，受信メモリへ格納する回路である。本回路は，
SINGLE_SUBCARRIER_ENABLE に“1”が入力されると，単一副搬送波符
号化信号を復号する。復号が終わると，受信したデータを受信メモリへ格納し，
SINGLE_SUBCARRIER _STATUS に“0”を出力する。図 4.42 に単一副搬送
波復号回路のブロック図を，また表 4.20 に単一副搬送波復号化回路の信号ピン
の定義を示す。
SUB_CARRIER
BIT_RATE
RESET
SINGLE_SUBCARRIER_ENABLE
SINGLE_SUBCARRIER_SIGNAL
RECEIVER_BYTE_BUFFER
SINGLE_SUBCARRIER_STATUS
単一副搬送波
復号化回路
8
SINGLE_SUBCARRIER_DATA
8
SINGLE_SUBCARRIER_ADDRESS
8
SINGLE_SUBCARRIER_PULSE
図 4.42 単一副搬送波復号化回路のブロック図
表 4.20 単一副搬送波復号化回路の信号ピンの定義
信号名
入出力方向
SUB_CARRIER
入力
1.695MHz のクロック
BIT_RATE
入力
212kHz のクロック
RESET
入力
リセット信号(0：リセット)
入力
動作開始信号(0：停止 1：開始)
入力
単一副搬送波信号
入力
受信データバッファレジスタ(8 ビット)
出力
動作状態信号(0：動作完了 1：動作中 or 待機中)
出力
受信データ(8 ビット)
出力
受信メモリアドレス(8 ビット)
出力
受信メモリアクセスパルス
SINGLE_SUBCARRIER
_ENABLE
SINGLE_SUBCARRIER
_SIGNAL
RECEIVER_BYTE_
BUFFER
SINGLE_SUBCARRIER
_STATUS
SINGLE_SUBCARRIER
_DATA
SINGLE_SUBCARRIER
_ADDRESS
SINGLE_SUBCARRIER
_PULSE
定義
53
単一副搬送波符号化信号の復号は，まず，NOT を用いて単一副搬送波符号化
信号を反転させ，後は，OOK-マンチェスタ符号化信号のときと同じ方法で行う。
ただし，OOK-マンチェスタ符号化信号では，1.695MHz のクロックのところを
単一副搬送波符号化信号では 847kHz のクロックに変更して行う。図 4.43 に単
一副搬送波の復号波形を，また図 4.44 に単一副搬送波信号の復号回路を示す。
“0”
“1”
“0”
単一副搬送波
符号化信号
単一副搬送波
符号化信号の反転信号
847kHzのクロック
単一副搬送波
符号化信号の反転信号’
マンチェスタ
符号化信号
受信ビットレート’
論理データ信号
図 4.43 単一副搬送波信号の復号波形
単一副搬送波符号化
信号の反転信号
単一副搬送波
符号化信号
D
SET
マンチェスタ
符号化信号
Q
D
CLR
SET
単一副搬送波符号化
Q
信号の反転信号’
CLR
D
受信ビットレート
SET
CLR
Q
Q
論理データ信号
Q
Q
受信ビットレート’
847kHzのクロック
図 4.44 単一副搬送波信号の復号回路
4.6.5 双副搬送波復号化回路
双副搬送波復号化回路は，電圧比較回路から送られてくる双副搬送波符号化
信号を復号し，受信メモリへ格納する回路である。本回路は，
54
PLURAL_SUBCARRIER_ENABLE に“1”が入力されると，双副搬送波符号
化信号を復号する。復号が終わると，受信したデータを受信メモリへ格納し，
PLURAL_SUBCARRIER _STATUS に“0”を出力する。図 4.45 に単一副搬送
波復号回路のブロック図を，また表 4.21 に単一副搬送波復号化回路の信号ピン
の定義を示す。
PLURAL_SUBCARRIER_STATUS
CARRIER_2
RESET
PLURAL_SUBCARRIER_ENABLE
PLURAL_SUBCARRIER_SIGNAL
RECEIVER_BYTE_BUFFER
双副搬送波
復号化回路
8
PLURAL_SUBCARRIER_DATA
8
PLURAL_SUBCARRIER_ADDRESS
8
PLURAL_SUBCARRIER_PULSE
図 4.45 双副搬送波復号化回路のブロック図
表 4.21 双副搬送波復号化回路の信号ピンの定義
信号名
入出力方向
CARRIER_2
入力
6.78MHz のクロック
RESET
入力
リセット信号(0：リセット)
入力
動作開始信号(0：停止 1：開始)
入力
双副搬送波信号
入力
受信データバッファレジスタ(8 ビット)
PLURAL_SUBCARRIER
_ENABLE
PLURAL_SUBCARRIER
_SIGNAL
RECEIVER_BYTE_
BUFFER
PLURAL_SUBCARRIER
_STATUS
PLURAL_SUBCARRIER
_DATA
PLURAL_SUBCARRIER
_ADDRESS
PLURAL_SUBCARRIER
_PULSE
出力
定義
動作状態信号(0：動作完了 1：動作中 or 待機
中)
出力
受信データ(8 ビット)
出力
受信メモリアドレス(8 ビット)
出力
受信メモリアクセスパルス
双副搬送波符号化信号の復号は，まず，484.28kHz と 423.75kHz の 2 つの副
搬送波を 6.78MHz のクロックを用いて，カウントして識別する。カウント数が
14 であれば，484.28kHz の副搬送波となるので“1”とし，カウント数が 16 で
あれば，423.75kHz の副搬送波となるので“0”とすることによって，マンチェ
55
スタ符号化信号ができる。この部分の処理をしている回路が図 4.47 に示す FSK
識別回路である。後は，XOR を用いて 847kHz のクロックと FSK 識別信号を
論理データ信号に復号する。図 4.46 に双副搬送波信号の複合波形を，また図 4.47
に双副搬送波信号の復号回路を示す。
“0”
423.75kHz
“1”
484.28kHz
“0”
484.28kHz
423.75kHz
423.75kHz
484.28kHz
双副搬送波信号
FSK識別信号
212kHzのクロック’
論理データ信号
図 4.46 双副搬送波信号の復号波形
FSK識別信号
双副搬送波信号
FSK識別回路
D
SET
Q
論理データ信号
6.78MHzのクロック
CLR
212kHzのクロック
D
SET
Q
Q
212kHzのクロック’
CLR
Q
424kHzのクロック
図 4.47 双副搬送波信号の復号回路
4.6.6 復号化信号選択回路
復 号 化 信 号 選 択 回 路 は ， OOK_MANCHESTER_ENABLE ，
BPSK_NRZ_ENABLE ， SINGLE_SUBCARRIER_ENABLE ， お よ び
PLURAL_SUBCARRIER_ENABLE に従って，それぞれの復号化回路の出力信
号を選択する回路である。本回路で複数の復号化回路の信号が選択された場合
は，優先順位に従って選択される。優先順位は、高いほうから OOK-マンチェス
56
タ復号化回路，BPSK-NRZ 復号化回路，単一副搬送波復号化回路，双副搬送波
復号回路の順としている。図 4.48 に復号化信号選択回路のブロック図を，また
表 4.22 に復号化信号選択回路の信号ピンの定義を示す。
SYSTEM_CLK
RESET
OOK-MANCHESTER_ENABLE
BPSK-NRZ_ENABLE
SINGLE_SUBCARRIER_ENABLE
PLURAL_SUBCARRIER_ENABLE
OOK-MANCHESTER_STATUS
OOK-MANCHESTER_DATA
OOK-MANCHESTER_ADDRESS
OOK-MANCHESTER_PULSE
BPSK-NRZ_STATUS
BPSK-NRZ_DATA
BPSK-NRZ_ADDRESS
BPSK-NRZ_PULSE
SINGLE_SUBCARRIER_STATUS
SINGLE_SUBCARRIER_DATA
SINGLE_SUBCARRIER_ADDRESS
SINGLE_SUBCARRIER_PULSE
PLURAL_SUBCARRIER_STATUS
PLURAL_SUBCARRIER_DATA
PLURAL_SUBCARRIER_ADDRESS
PLURAL_SUBCARRIER_PULSE
RECEIVER_STATUS
8
8
RECEIVER_DATA
8
8
復号化信号選択回路
8
8
RECEIVER_ADDRESS
8
8
8
8
RECEIVER_PULSE
図 4.48 復号化信号選択回路
表 4.22 復号化信号選択回路の信号ピンの定義
信号名
入出力方向
SYSTEM_CLK
入力
54MHz のクロック
RESET
入力
リセット信号(0：リセット)
OOK_MANCHESTER_
ENABLE
BPSK_NRZ_ENABLE
SINGLE_SUBCARRIER
_ENABLE
PLURAL_SUBCARRIER
_ENABLE
OOK_MANCHESTER_
STATUS
定義
OOK-マンチェスタ復号化回路の動作開始
入力
信号(0：停止 1：開始)
BPSK-NRZ 復号化回路の動作開始信号
入力
(0：停止 1：開始)
単一副搬送波復号化回路の動作開始信号
入力
(0：停止 1：開始)
双副搬送波復号化回路の動作開始信号
入力
(0：停止 1：開始)
OOK-マンチェスタ復号化回路の動作状態
入力
信号(0：動作完了 1：動作中 or 待機中)
57
表 4.22 復号化信号選択回路の信号ピンの定義(続き)
OOK_MANCHESTER_
DATA
OOK_MANCHESTER_
ADDRESS
OOK_MANCHESTER_
PULSE
BPSK_NRZ _DATA
入力
BPSK_NRZ _ADDRESS
入力
BPSK_NRZ _PULSE
入力
SINGLE_SUBCARRIER
_DATA
SINGLE_SUBCARRIER
_ADDRESS
SINGLE_SUBCARRIER
_PULSE
PLURAL_SUBCARRIER
_STATUS
PLURAL_SUBCARRIER
_DATA
PLURAL_SUBCARRIER
_ADDRESS
PLURAL_SUBCARRIER
_PULSE
OOK-マンチェスタ復号化回路の受信メモ
リアドレス(8 ビット)
OOK-マンチェスタ復号化回路の受信メモ
入力
入力
_STATUS
タ(8 ビット)
入力
BPSK_NRZ _STATUS
SINGLE_SUBCARRIER
OOK-マンチェスタ復号化回路の受信デー
入力
リアクセスパルス
BPSK-NRZ 復号化回路の動作状態信号(0：
動作完了 1：動作中 or 待機中)
BPSK-NRZ 復号化回路の受信データ(8 ビッ
ト)
BPSK-NRZ 復号化回路の受信メモリアドレ
ス(8 ビット)
BPSK-NRZ 復号化回路の受信メモリアクセ
スパルス
単一副搬送波復号化回路の動作状態信号
入力
(0：動作完了 1：動作中 or 待機中)
単一副搬送波復号化回路の受信データ(8 ビ
入力
ット)
単一副搬送波復号化回路の受信メモリアド
入力
レス(8 ビット)
単一副搬送波復号化回路の受信メモリアク
入力
セスパルス
双副搬送波復号化回路の動作状態信号
入力
(0：動作完了 1：動作中 or 待機中)
双副搬送波復号化回路の受信データ(8 ビッ
入力
ト)
双副搬送波復号化回路の受信メモリアドレ
入力
ス(8 ビット)
双副搬送波復号化回路の受信メモリアクセ
入力
スパルス
RECEIVER_STATUS
出力
選択した動作状態信号
RECEIVER_DATA
出力
選択した受信データ(8 ビット)
RECEIVER_ADDRESS
出力
選択した受信メモリアドレス(8 ビット)
RECEIVER_PULSE
出力
選択した受信メモリアクセスパルス
58
4.7 電圧比較回路
電圧比較回路は，AD コンバータから送られてくる 10 ビットのデータと受信
用比較電圧の設定値と比較して，
“0”か“1”か判断する回路である。本回路は，
AD コンバータへクロックを出力して 10 ビットのデータを受信し，そのデータ
と COMPARISON_VOLTAGE の値と比較する。AD コンバータから入力された
データが COMPARISON_VOLTAGE の値より大きければ“1”，その逆であれ
ば“0”を出力する。図 4.49 に電圧比較回路のブロック図を，また表 4.24 に電
圧比較回路の信号ピンの定義を示す。
CARRIER
ADC_CLK
RESET
ADC_DATA
10
COMPARISON_VOLTAGE
8
電圧比較回路
RECEIVER_SIGNAL
図 4.49 電圧比較回路のブロック図
表 4.24 電圧比較回路の信号ピンの定義
信号名
入出力方向
CARRIER
入力
13.56MHz のクロック
RESET
入力
リセット信号(0：リセット)
ADC_DATA
入力
AD コンバータから入力されたデータ
入力
受信用比較電圧レジスタ
ADC_CLK
出力
AD コンバータ出力するクロック
RECEIER_SIGNAL
出力
受信シリアル信号
COMPARISON_
VOLTAGE
定義
4.8 RFID 送受信クロック生成回路
4.8.1 RFID 送受信クロック生成回路の構成
RFID 送受信クロック生成回路は，制御回路，送信符号化回路，および，受信
復号化回路の動作クロックを生成する回路である。本回路は，図 4.50 に示すよ
うに PLL 回路，送信ビットレート生成回路，送信コントロールレジスタエラー
検出回路，および受信クロック生成回路で構成されている。
59
54MHzの
クロック
送信クロック
PLL回路
30MHzのクロック
送信ビットレート生成回路
送信ビットレート
エラー信号
送信コントロールレジスタ
エラー検出回路
コントロール
レジスタのデータ
6.78MHzのクロック
13.56MHzの
クロック
受信クロック生成回路
1.695MHzのクロック
212kHzのクロック
図 4.50 RFID 送受信クロック生成回路の構成
4.8.2 PLL 回路
PLL 回路は，30MHz のクロックを 9/5 倍して 54MHz のクロックを生成する
回路である。図 4.51 に PLL 回路のブロック図を，また表 4.25 に PLL 回路の信
号ピンの定義を示す。
CORE_CLK
PLL回路
SYSTEM_CLK
図 4.51 PLL 回路のブロック図
表 4.25 PLL 回路の信号ピンの定義
信号名
入出力方向
定義
CORE_CLK
入力
30MHz のクロック
SYSTEM_CLK
出力
54MHz のクロック
4.8.3 送信ビットレート生成回路
送信ビットレート生成回路は，TRANSFER_TIME に従って，送信ビットレ
ートを生成する回路である。図 4.52 に送信ビットレート生成回路のブロック図
を，また表 4.26 に送信ビットレート生成回路の信号ピンの定義を示す。
60
SYSTEM_CLK
送信ビットレート生成回路
RESET
TRANSFER_CLK
8
TRANSFER_TIME
図 4.52 送信ビットレート生成回路のブロック図
表 4.26 送信ビットレート生成回路の信号ピンの定義
信号名
入出力方向
定義
SYSTEM_CLK
入力
54MHz のクロック
RESET
入力
リセット信号(0：リセット)
TRANSFER_TIME
入力
送信時間レジスタ
TRANSFER_CLK
出力
送信ビットレート
4.8.4 送信コントロールレジスタエラー検出回路
送 信 コ ン ト ロ ー ル レ ジ ス タ エ ラ ー 検 出 回 路 は ， TRANSFER_TIME ，
DELAY_TIME，MAX_AMPLITUDE，および MIN_AMPLITUDE の設定エラ
ーを検出する回路である。図 4.53 に送信コントロールレジスタエラー検出回路
のブロックを，また表 4.27 送信コントロールレジスタ検出回路の信号ピンの定
義を示す。
TRANSFER_TIME
DELAY_TIME
MAX_AMPLITUDE
MIN_AMPLITUDE
8
DELAY_ERROR
8
8
送信ビットレート生成回路
AMPLITUDE_ERROR
8
図 4.53 送信コントロールレジスタエラー検出回路のブロック図
表 4.27 送信コントロールレジスタエラー検出回路の信号ピンの定義
信号名
入出力方向
定義
TRANSFER_TIME
入力
送信時間レジスタ
DELAY_TIME
入力
ポーズ時間レジスタ
MAX_AMPLITUDE
入力
最大振幅レジスタ
MIN_AMPLITUDE
入力
最小振幅レジスタ
DELAY_ERROR
出力
ポーズ時間レジスタ設定エラー(1：エラー)
AMPLITUDE_ERROR
出力
振幅レジスタ設定エラー(1：エラー)
61
DELAY_ERROR には，TRANSFER_TIME が DELAY_TIME より小さけれ
ば“1”(エラー)が出力され，逆の場合には“0”が出力される。
AMPLITUDE_ERROR には，MAX_AMPLITUDE が MIN_AMPLITUDE 以
下であれば“1”(エラー)が出力され，逆の場合には“0”が出力される。
4.8.5 受信クロック生成回路
受信クロック生成回路は，13.56MHz のクロックを分周して，6.78MHz，
1.695MHz，および，212kHz のクロックを生成する回路である。図 4.54 に受
信クロック生成回路のブロック図を，また，表 4.28 に RFID クロック生成回路
の信号ピンの定義を示す。
CARRIER
受信クロック生成回路
RESET
CARRIER_2
SUB_CARRIER
BIT_RATE
図 4.54 受信クロック生成回路のブロック図
表 4.28 受信クロック生成回路の信号ピンの定義
信号名
入出力方向
定義
CARRIER
入力
13.56MHz のクロック
RESET
入力
リセット信号(0：リセット)
CARRIER_2
出力
6.78MHz のクロック
SUB_CARRIER
出力
1.695MHz のクロック
BIT_RATE
出力
212kHz のクロック
4.9 制御回路
制御回路は，調歩同期式シリアル通信回路，送信符号化回路，受信復号化回
路，およびメモリ-レジスタ回路を制御するための回路である。図 4.55 に制御回
路のブロック図を，図 4.56 に制御回路のフローチャートを，また表 4.29 に制御
回路の信号ピンの定義を示す。
62
SYSTEM_CLK
RESET
DELAY_ERROR
AMPLITUDE_ERROR
RxD_STATUS
PARITY_ERROR
LRC_ERROR
MEM_REG_STATUS
MEM_REG_DATA
TRANSFER_STATUS
TRANSMITION_ENCODE
RECEIVER_STATUS
RECEIVER_DECODE
TxD_STATUS
2
制御回路
8
4
4
8
RxD_ENABLE
MEMORY_CONTROL_SEL
MEM_REG_ENABLE
MIRROR_ENABLE
NRZ_ENABLE
HIGH_SPEED_ENABLE
LOW_SPEED_ENABLE
OOK-MANCHESTER_ENABLE
BPSK-NRZ_ENABLE
SINGLE_SUBCARRIER_ENABLE
PLURAL_SUBCARRIER_ENABLE
TxD_ENABLE
TxD_DATA
図 4.55 制御回路のブロック図
開始
RS232受 信
RS 232受 信 エ ラ ー チ ェ ッ ク
エラーあり
エラーなし
メ モ リ -レ ジ ス タ
アクセス
R F ID 送 信 開 始 イ ネ ー ブ ル
O F F (“ 0 ” )
R F ID 受 信 開 始 イ ネ ー ブ ル
O N (“ 1 ” )
O F F (“ 0 ” )
O N (“ 1 ” )
送信符号化回路の選択
受信復号化回路の選択
“0001”
変 形 ミラー 符 号 化
信号送信
“0001”
O O K-マ ン チ ェ ス タ
復号化信号受信
“0010”
NRZ符 号 化
信号送信
“0010”
BPSK-NRZ
復号化信号受信
“0100”
高速パルス位置
符号化信号送信
“0100”
単一副搬送波
復号化信号受信
“1000”
低速パルス位置
符号化信号送信
“1000”
双副搬送波
復号化信号受信
RS232送 信
設 定リセット
終了
図 4.56 制御回路のフローチャート
63
表 4.29 制御回路の信号ピンの定義
信号名
入出力方向
SYSTEM_CLK
入力
54MHz のクロック
RESET
入力
リセット信号(0：リセット)
DELAY_ERROR
入力
遅延時間レジスタ設定エラー(1：エラー)
AMPLITUDE_ERROR
入力
振幅レジスタ設定エラー(1：エラー)
RxD_STATUS
入力
調歩同期式シリアル受信回路の動作状態信号
PARITY_ERROR
入力
パリティエラー信号
LRC_ERROR
入力
LRC エラー信号
MEM_REG_STATUS
入力
メモリ-レジスタ回路の動作状態信号
MEM_REG_DATA
入力
メモリ-レジスタデータ(8 ビット)
TRANSFER_STATUS
入力
送信符号化回路の動作状態信号
TRANSMITION_ENCODE
入力
送信符号化回路のイネーブル信号
RECEIVER_STATUS
入力
受信復号化回路の動作状態信号
RECEIVER_DECODE
入力
受信復号化回路のイネーブル信号
TxD_STATUS
入力
調歩同期式シリアル送信回路の動作状態信号
RxD_ENABLE
出力
調歩同期式シリアル受信回路の動作開始信号
MEMORY_CONTROL_SEL
出力
メモリアクセス選択信号
MEM_REG_ENABLE
出力
メモリ-レジスタ回路の動作開始信号
MIRROR_ENABLE
出力
変形ミラー符号化回路の動作開始信号
NRZ_ENABLE
出力
NRZ 符号化回路の動作開始信号
HIGH_SPEED_ENABLE
出力
高速パルス位置符号化回路の動作開始信号
LOW_SPEED_ENABLE
出力
低速パルス位置符号化回路の動作開始信号
OOK_MANCHESTER
_ENABLE
出力
定義
OOK-マンチェスタ復号化回路の動作開始信
号
出力
BPSK-NRZ 復号化回路の動作開始信号
出力
単一副搬送波復号化回路の動作開始信号
出力
双副搬送波復号化回路の動作開始信号
TxD_ENABLE
出力
調歩同期式シリアル送信回路の動作開始信号
TxD_DATA
出力
調歩同期式シリアル送信回路の送信データ
BPSK_NRZ_ENABLE
SINGLE_SUBCARRIER
_ENABLE
PLURAL_SUBCARRIER
_ENABLE
64
第 5 章 電波インターフェースの設計
この章では，第 3 章で説明した電波インターフェースと，デジタル回路およ
びアナログ回路で構成された RFID リーダライタシステムを動作させるために
必要な電源回路と，13.56MHz 発振回路について説明する。
5.1 電波インターフェースの構成
電波インターフェースは，アンテナ回路，送信回路，および受信回路で構成
している。図 5.1 に電波インターフェースの構成を示す。
送信回路
DAC出力
ＬＰＦ
アンテナ
増幅
ADC入力
ダンピング
抵抗
ＬＰＦ
検波
増幅
受信回路
図 5.1 電波インターフェースの構成
5.1.1 受信回路
受信回路は，数十 mVp-p の電圧で入力される受信信号を検波できる電圧まで
増幅して検波を行い，その検波した信号から LPF を用いて搬送波を除去するま
での処理を行う回路である。このため，受信回路は，電圧増幅回路，検波回路，
およびリミッタ回路で構成される。図 5.2 に受信回路の回路図を示す。
65
+V
Rf
C1
Rg
受信信号
+
Rc
Rf
C2 Rg
+
C3
Rc
D1
D2
R1
Rf
R2
D3
R4
Rg
+
C4
ADC入力
R3
Rc
-V
図 5.2 受信回路の回路図
次に，本研究で設計した電圧増幅回路，検波回路，およびリミッタ回路につ
いて説明する。
電圧増幅回路は，数十 mVp-p の信号を数 Vp-p の信号に増幅させる回路であ
る。この回路の電圧増幅率は，Rg=22[Ω]，Rf=2.2[kΩ]を選択して，
Av =
Rf
22
=
= 100
Rg 2.2 × 10 3
(5.1)
としている。
検波回路は，ダイオードを用いて変調信号を整流し，LPF で 2MHz 以上の周
波数成分を除去する回路である。また，ダイオードで整流すると，電圧が数十
mVp-p になるため，増幅回路も追加している。検波回路では，式(5.1)，(5.2)よ
り，Rf=22[Ω]，Rg=2,2[kΩ]，C3=3300[pF]を選択している。
C3 =
1
1
=
= 3617 × 10 −12 ≒ 3300 × 10 −12
2 ×π× f × Rg 2 ×π× 2 × 10 6 × 22
(5.2)
リミッタ回路は，AD コンバータの入力範囲である 2Vp-p に収まるように検
波回路の出力電圧を制限する回路である。また，検波回路で除去しきれなかっ
た 2MHz 以上の周波数成分をさらに除去するための LPF と，2Vp-p まで電圧が
増幅されていない場合のための増幅回路の二つを追加している。リミッタ回路
では，式(5.1)，(5.3)，(5.4)，(5.5)に示すように Rg=22[Ω]，Rf=2.2[kΩ]，
R1=R3=1[kΩ]，R2=R4=160[Ω]，および C4=3300[pF]を選択している。
66
R 2 V+ L − 0.6 1 − 0.6 0.4 160
=
=
=
=
(+V )
2.5
2.5 10 3
R1
(5.3)
R 4 V− L + 0.6 − 1 + 0.6 0.4 160
=
=
=
=
(−V )
− 2.5
2.5 10 3
R3
(5.4)
C4 =
1
1
=
= 3617 × 10 −12 ≒ 3300 × 10 −12
6
2 ×π× f × Rg 2 ×π× 2 × 10 × 22
(5.5)
5.1.2 送信回路
送信回路は，
DA コンバータから出力される変調信号を LPF によって，15MHz
以上の高調波成分を除去し，電力増幅を行う回路である。このため，送信回路
は，LPF と電力増幅回路で構成されている。図 5.3 に送信回路の回路図を示す。
Vcc
Rf
C1
L1
Rg
DAC入力
C3
+
C2
C4
Rc
L2
C5
L3
アンテナへ出力
図 5.3 送信回路の回路図
次に，LPF と電力増幅について説明する。
送信回路の LPF は，15MHz 以上の周波数成分の除去を行う。従って，C2 の
値は，Rg=22[Ω]とする場合，C2 は式(5.6)より，470[pF]を選択する。
C2 =
1
1
=
= 482 × 10 −12 ≒ 470 × 10 −12
6
2 ×π× Rg × f 2 ×π× 22 × 15 × 10
(5.6)
送信回路の電力増幅回路は，まず，オペアンプで電圧を増幅し，さらに，コ
イル L1 とコンデンサ C4 を共振させ，電源電圧以上の電圧に電力・電圧を増幅
する。また，コイル L2，L3 とコンデンサ C5 で波形歪となる高調波成分を除去
している。ここでは，可変抵抗 Rf=1[kΩ]，L1=1.2[μH]，C4=47[pF]，L2=4.2[μ
H]，L3=5.6[μH]，および，C5=47[pF]を選択している。
67
5.1.3 アンテナ回路
アンテナ回路は，図 5.4 に示すようにコイルとコンデンサを共振させて電波を
送受信するための回路である。
送受信信号
入出力
C
L
図 5.4 アンテナ回路の回路図
本研究では，L=1.45[μH]とするので，C は，
C=
1
1
=
= 95 × 10 −12
2
6 2
−6
(2 ×π× f ) × L (2 ×π× 13.56 × 10 ) × 1.45 × 10
(5.7)
となる。本研究では，100[pF]の可変コンデンサを用いて共振周波数を調整でき
るようにした。
5.2 電源回路
電源回路は，三端子レギュレータを用いて，9V の直流電圧をデジタル回路で
必要な 3.3V の直流電圧とアナログ回路で必要な 5V の直流電圧を出力する回路
である。図 5.5 に電源回路の回路図を示す。
+5V
+9V
C1
D1
D2
三端子レギュレータ
(5V)
三端子レギュレータ
(3.3V)
C2
C3
図 5.5 電源回路の回路図
68
+3.3V
C4
コンデンサ C1，C2，C3，C4 は，電源の発振防止のために付けている。また，
ダイオード D1，D2 は，出力端子が入力端子より高電圧になった場合に電流が
逆流して各三端子レギュレータを破壊しないようにするために接続している。
5.3 13.56MHz 発振回路
13.56MHz 発振回路は，水晶振動子とインバータ(NOT)を用いて，13.56MHz
のクロックパルスを出力する回路である。図 5.6 に 13.56MHz 発振回路の回路
図を示す。
Rf
13.56MHzの
クロック出力
Rd
CL1
CL2
図 5.6 13.56MHz 発振回路の回路図
図 5.6 の回路のダンピング抵抗 Rd と 2 段目のインバータはなくても発振する
が，
インバータの 1 段目を出力にした場合に負荷容量の影響が受けやすいので、
それを防ぐためのバッファ代わり 2 段目のインバータを付加している。ダンピ
ング抵抗 Rd は，高周波になるとスプリアス周波数で発振しやすくなるので，ル
ープ利得を低下させる目的で付加している。
69
第 6 章 RFID リーダライタの製作と評価
この章では，第 4 章と第 5 章で説明した回路を実際に製作し，動作検証をし
た結果について述べる。
6.1 RFID リーダライタの製作
本研究で製作した RFID リーダライタシステムを図 6.1 に示す。
図 6.1 製作した RFID リーダライタシステム
6.2 RFID リーダライタの評価
6.2.1 調歩同期式シリアル通信回路の動作検証
●動作検証
調歩同期式シリアル通信回路の動作検証は，PC と RFID リーダライタ間のデ
ータ通信を連続で行い，正しくデータ通信ができているか調べるために行った。
調歩同期式シリアル通信回路の動作検証を行うためには，PC 側で自由に操作
できるようにしないといけない。このため，調歩同期式シリアル通信回路の送
受信に対応した専用アプリケーションを設計した。本研究で調歩同期式シリア
ル通信回路の動作検証用に設計したアプリケーションを図 6.2 に示す。このアプ
リケーションは，連続にデータ転送する回数をスクロールバーで設定し，開始
70
ボタンを押した後，送信ボタンを押すと設定した回数だけデータ通信を行うも
のである。また，送信するデータは，現在の転送回数としている。
図 6.2 調歩同期式シリアル通信回路の動作チェック用アプリケーション
●検証結果
まず，調歩同期式シリアル通信回路チェックアプリケーションが正常に動作
するか確認をするために，データの転送回数を“1”に設定し、送信を試みた。
図 6.3 に PC 側の RS232 送受信信号の波形を，また図 6.4 に RFID リーダライ
タ側の送受信信号の波形を示す。
図 6.3 の波形を見て分かるように，PC 側の送信信号は±6V 以上の電圧でモ
ード，アドレス，データ，および LRC を送信している。このままの PC 側の送
信信号を直接 RFID リーダライタに送ると RFID リーダライタの入力電圧の最
大定格を超えているため壊れる可能性がある。そのため，RS-232-C ドライバ/
レシーバを用いて，図 6.3 に示す PC 側の送信信号を図 6.4 に示す R/W の受信
信号に変換している。RFID リーダライタが R/W の受信信号を受け取ると，
RFID リーダライタは，図 6.4 に示すように，ステータス，データ，および LRC
の順に信号を送信する。この信号を直接 PC に送信すると，PC は“0”か“1”
を判断する電圧に達してないため受信することができない。このため，図 6.4
に示す R/W の送信信号を RS-232-C ドライバ/レシーバを用いて図 6.3 に示す
PC 側の受信信号に変換している。PC が PC 側の受信信号を受け取ると，ステ
ータス信号を調べ，アプリケーション上にエラー回数が表示される。本研究で
はデータの転送回数が“1”の場合では，エラーは発生しなかった。
71
PC側の送信信号
アドレス
モード
データ
LRC
データ
PC側の受信信号
ステータス
LRC
図 6.3 PC 側の RS232 送受信信号の波形
モード
アドレス
データ
LRC
R/Wの受信信号
ステータス
LRC
R/Wの送信信号
データ
図 6.4 RFID リーダライタ(R/W)側の RS232 送受信信号の波形
72
次に，データの転送回数を“10”に設定し，送信してみた。図 6.5 に 10 回連
続データ転送の PC 側の送受信波形を，
また図 6.6 に 10 回連続データ転送の R/W
側の送受信波形を示す。
データの転送回数を“10”に設定して送信して見た結果，エラー発生回数は，
平均して１回と表示された。これは，PC のボーレートが 115.2kbps に対して，
RFID リーダライタのボーレートが 115.385kbps であるため，誤差 0.2%ずつデ
ータ転送のずれが生じるためだと考えられる。しかし，RFID リーダライタのボ
ーレートはこれ以上 PC のボーレートに近づけることは難しい。このため，本研
究では，短時間で大量のデータを送る必要はないので，エラーが発生するとも
う一度同じデータを送信するように PC 側で操作すればよいと考えられる。
1回目の
データ転送
3回目の
データ転送
2回目の
データ転送
5回目の
データ転送
4回目の
データ転送
7回目の
データ転送
6回目の
データ転送
9回目の
データ転送
8回目の
データ転送
図 6.5 10 回連続データ転送の PC 側の送受信波形
73
10回目の
データ転送
1回目の
データ転送
3回目の
データ転送
2回目の
データ転送
5回目の
データ転送
4回目の
データ転送
7回目の
データ転送
6回目の
データ転送
9回目の
データ転送
8回目の
データ転送
10回目の
データ転送
図 6.6 10 回連続データ転送の R/W 側の送受信波形
6.2.2 デジタル振幅変調回路の動作検証
●動作検証
デジタル振幅変調回路の動作検証は，DA コンバータが最大 1MHz の信号波
を入力しても変調できるか確認するために行った。
デジタル振幅変調回路の動作検証方法は，AD コンバータにアナログ信号を入
力し，その信号と 13.56MHz の搬送波で振幅変調した信号を DA コンバータで
出力して確認した。
●検証結果
図 6.7 に 106kHz の信号波を入力した場合の変調信号を，図 6.8 に 1MHz の
信号波を入力した場合の変調波形を，また図 6.9 に 3MHz の信号波を入力した
場合の変調波形を示す。
74
図 6.7 106kHz の信号波を入力した場合の変調信号
図 6.8 1MHz の信号波を入力した場合の変調信号
75
図 6.9 3MHz の信号波を入力した場合の変調信号
図 6.7 から図 6.9 の波形を見て分かるように，106kHz と 1MHz の信号波では
正しくに振幅変調ができたが，3MHz 以上になると正しく振幅変調できなかっ
た。これは，AD コンバータの 13.56MHz のサンプリング周波数では 3MHz 以
上になると正しくデータを取ることができなくなるからである。したがって，
デジタル振幅変調回路自体が正常に動作していなかったわけではないと考えら
れる。また，本研究でのデジタル振幅変調回路の入力信号は，最大で 1MHz の
周波数を変調できれば良いので，問題はないと考えられる。
6.2.3 RFID リーダライタシステムの送信部分の動作検証
●検証方法
RFID リーダライタシステムの送信部分の動作検証は，変形ミラー符号化信号，
NRZ 符号化信号，高速パルス位置符号化信号，および低速パルス位置符号化信
号が正常に出力されているかどうかを調べるために行った。また，正しくそれ
ぞれの符号化信号を変調することができるかどうかを確認するために行った。
本研究では，RFID リーダライタシステムを自由にコントロールするために専
用のアプリケーションを設計した。図 6.10 に RFID 動作チェック用のアプリケ
ーションを示す。
次に，RFID リーダライタシステムの送信部分の動作検証方法について説明す
76
る。まず，RFID 動作チェックアプリケーションの開始ボタンを押し，その後に
初期値ボタンを押す。この初期値ボタンを押すと，PC から各コントロールレジ
スタデータと送信メモリデータが送られる。また，初期設定値は，表 6.1 に示す
設定値である。次に，モードを“2”
，アドレスを“5”に設定し，変形ミラー符
号化信号を送信したい場合はデータを“1”に，NRZ 符号化信号を送信したい
場合はデータを“1”に，高速パルス位置符号化信号を送信したい場合はデータ
を“4”に，低速パルス位置符号化信号を送信したい場合はデータを“8”に設
定する。そして，コマンドボタンを押すと，指定した符号化信号と指定した符
号化信号を振幅変調した送信信号が出力される。後は，出力された符号化信号
と送信信号をオシロスコープで確認する。
表 6.1 RFID 動作チェックアプリケーションの初期設定
変形ミラー
符号化
NRZ 符号化
高速パルス位置
低速パルス位置
符号化
符号化
メモリデータ
H“AA”
H“AA”
H“1F”
H“1B”
メモリバッファ
1
1
1
1
ビットレート
106kbit/s
106kbit/s
26.48kbit/s
1.65kbit/s
変調度
ASK100%
ASK10%
ASK100%
ASK10%
図 6.10 RFID 動作チェック用のアプリケーション
77
●検証結果
図 6.11 に変形ミラー符号化信号と変調した信号波形を，図 6.12 に NRZ 符号
化信号と変調した信号波形を，図 6.13 に高速パルス位置符号化信号と変調した
信号波形を，また図 6.14 に低速パルス位置符号化信号とその変調した信号波形
を示す。
図 6.11 に示す変形ミラー符号化の波形を見て分かるように，通信開始ビット
(SB)，8 ビットのデータビット(DATA[0]から DATA[7]，奇数パリティビット
(PARITY)，および通信終了ビット(EB)の信号が正しく出力されていることが確
認できる。また，変調信号も変形ミラー符号化信号を ASK100%で変調できてい
ることも確認できる。
変調信号
SB
“0”
DATA[1] DATA[3] DATA[5] DATA[7]
“1”
“1”
“1”
“1”
DATA[0]
“0”
符号化信号
SB
“0”
DATA[2] DATA[4]
“0”
“0”
DATA[6] PARITY
“0”
“1”
DATA[1] DATA[3] DATA[5] DATA[7]
“1”
“1”
“1”
“1”
DATA[0]
“0”
DATA[2] DATA[4]
“0”
“0”
EB
“0”
EB
“0”
DATA[6] PARITY
“0”
“1”
図 6.11 変形ミラー符号化信号とその変調信号の波形
図 6.12 の NRZ 符号化の波形を見て分かるように，通信開始フレーム(SOF)，
1 ビットのスタートビット(START)，8 ビットのデータビット(DATA)，1 ビット
のストップビット(STOP)，および通信終了フレーム(EOF)が正しく出力されて
いることが確認できる。また，変調信号も NRZ 符号化信号を ASK10%で変調
できていることも確認できる。
78
DATA
H“AA”
SOF
変調信号
START
“0”
STOP
“1”
DATA
H“AA”
SOF
符号化信号
EOF
START
“0”
EOF
STOP
“1”
図 6.12 NRZ 符号化信号とその変調信号の波形
SOF
変調信号
DATA[7]&DATA[6]
“00”
DATA[5]&DATA[4]
“01”
DATA[1]&DATA[0]
“11”
SOF
符号化信号
DATA[3]&DATA[2]
“11”
DATA[3]&DATA[2]
“11”
DATA[7]&DATA[6]
“00”
DATA[5]&DATA[4]
“01”
DATA[1]&DATA[0]
“11”
EOF
EOF
図 6.13 高速パルス位置符号化信号とその変調信号の波形
図 6.13 の高速パルス位置符号化の波形を見て分かるように，通信開始フレー
ム(SOF)，8 ビットのデータ(DATA)，および通信終了フレーム(EOF)が正しく出
79
力されていることが確認できる。また，変調信号も高速パルス符号化信号を
ASK100%で変調できていることも確認できる。
変調信号
SOF
EOF
DATA H“1B”
符号化信号
SOF
EOF
DATA H“1B”
図 6.14 低速パルス位置符号化信号とその変調信号の波形
変調信号
符号化信号
SOF
“00” “01” “02” “03” “04” “05” “06” “07” “08”
SOF
“00” “01” “02” “03” “04” “05” “06” “07” “08”
図 6.15 SOF 付近の低速パルス位置符号化信号の変調波形
80
“16”
“17”
“18”
“19”
“1A”
“1B”
“1C”
“1D”
“1E”
“17”
“18”
“19”
“1A”
“1B”
“1C”
“1D”
“1E”
変調信号
“16”
符号化信号
図 6.16 DATA 付近の低速パルス位置符号化信号の変調波形
“FC”
“FD”
“FE”
“FF”
EOF
“FD”
“FE”
“FF”
EOF
変調信号
“FC”
符号化信号
図 6.17 EOF 付近の低速パルス位置符号化信号の変調波形
図 6.14 の低速パルス位置符号化の波形は，通信開始フレーム(SOF)，8 ビッ
トのデータ(DATA)，および通信終了フレーム(EOF)が正しく出力されているこ
81
とが分かる。しかし，図 6.14 の変調信号は，本当に変調しているのか分からな
い。このため，図 6.15 から図 6.17 に示す SOF，H“1B”付近の DATA，およ
び EOF の部分を拡大した波形で確認すると，ASK10%で変調していることが確
認できる。
6.2.4 受信回路の動作検証
●動作検証
受信回路の動作検証は，IC カードから送られてくる信号の受信から搬送波の
除去までの動作が正しくできているか確認するために行った。
本研究の受信回路の動作検証は，テスト用の IC カードが手に入れることがで
きなかったため，受信回路チェック用のテスト回路を設計し，動作確認した。
図 6.18 に製作した受信回路チェック用テスト回路のブロック図を示す。
次に，受信回路チェック用のテスト回路について説明する。この回路は，図
6.18 に示すように OOK-マンチェスタ符号化回路，BPSK-NRZ 符号化回路，単
一副搬送波符号化回路，双副搬送波符号化回路，符号化信号選択回路，LPF，
負荷変調回路，およびアンテナで構成している。このテスト回路の動作は，ま
ず，各符号化回路のイネーブル(EN)信号に“1”が入力されると各符号化回路は，
送信データに従って符号化信号を生成する。そして，符号化信号選択回路は，
各イネーブル信号に従って符号化信号を選択する。ただし，二つ以上のイネー
ブル信号が“1”の場合とすべてのイネーブル信号が“0”の場合は，符号化信
号を出力しない。後は，13.56MHz のクロックを LPF(ローパスフィルタ)に通し
て 13.56MHz の正弦波にした信号と符号化信号選択回路からの符号化信号を負
荷変調回路で負荷変調し，アンテナから出力する。
13.56MHzのクロック
送信データ
OOK-マンチェスタ_EN
BPSK-NRZ_EN
単一副搬送波_EN
双副搬送波_EN
OOK-マンチェスタ
符号化信号
8
OOK-マンチェスタ
符号化回路
LPF
BPSK-NRZ
符号化回路
単一副搬送波
符号化回路
双副搬送波
符号化回路
BPSK-NRZ
符号化信号
単一副搬送波
符号化信号
13.56MHz
の正弦波
符号化信号
選択回路
負荷変調回路
符号化信号
双副搬送波
符号化信号
図 6.18 受信回路チェック用テスト回路
82
負荷変調
信号
アンテナ
●検証結果
図 6.19 に示すように，受信チェック用のテスト回路から信号が送られてくる
と，受信回路は 50mVp-p の小信号を受信している。そして，受信した信号を検
波できる電圧まで増幅した信号が図 6.20 に示す波形である。しかし，本研究で
設計した電圧増幅回路の増幅度 100 に対し，実際に増幅した信号の増幅度は約
10 となっている。これは，実際のオペアンプで増幅できる周波数には限度があ
り，本研究で使用したオペアンプに入力された信号が限度を超える高周波だっ
たため，設計した増幅度よりかなり低くなったと考えられる。次に，増幅した
受信信号を検波した波形が図 6.21 である。この波形を見て分かるように，搬送
波成分を除去し，ベースバンド信号が抽出されていることを確認できる。最後
に，検波した波形を AD コンバータの入力範囲まで増幅した波形が図 6.22 であ
る。この波形を見て分かるように，約 0.2Vp-p の検波した信号を AD コンバー
タの入力範囲である 0～2V に収まるように増幅できていることが確認できる。
テスト回路送信信号
受信信号
図 6.19 テスト回路の送信信号と受信した信号波形
83
テスト回路送信信号
受信信号を増幅した信号
図 6.20 受信した信号を増幅した信号波形
テスト回路の送信信号
受信信号の検波した信号
図 6.21 検波した信号波形
84
テスト回路送信信号
検波した信号を増幅した信号
図 6.22 検波した信号を増幅した信号波形
6.2.5 RFID リーダライタシステムの受信部分の動作検証
●検証方法
RFID リーダライタシステムの受信部分の動作検証は，図 6.18 に示す受信回
路チェック用テスト回路と図 6.10 に示す RFID 動作チェック用アプリケーショ
ンを用いて，受信回路チェック用テスト回路から送られてくる各符号化信号を
受信できるかどうかを確認するために行った。
RFID 受信回路の動作検証方法は，まず，RFID 動作チェック用アプリケーシ
ョンの設定をする。設定は，モードを“2”
，アドレスを“A”とし，OOK-マン
チェスタ符号化方式の場合はデータを“1”に，BPSK-NRZ 符号化方式の場合
はデータを“2”に，単一副搬送波符号化方式の場合はデータを“4”に，双副
搬送波符号化方式の場合はデータを“8”に設定する。後は，受信回路チェック
用テスト回路を電波インターフェースにかざして，動作検証を行った。また，
受信回路チェック用テスト回路のデータは H“AA”とする。
●検証結果
図 6.23 に OOK-マンチェスタ符号化方式の変調前の信号を，また，図 6.24 に
OOK-マンチェスタ符号化信号を検波した信号を示す。図 6.23 と図 6.24 の波形
を見て分かるように，OOK-マンチェスタ符号化信号を検波できていることを確
85
認できる。また，確認用のアプリケーションのほうでも，ある程度の確率でデ
ータを受信できた。
OOK-マンチェスタ符号化信号
SB
D1“1”
D0“0”
D3“1”
D2“0”
D5“1”
D4“0”
D7“1”
EB
D6“0”
OOK-マンチェスタ符号化信号の負荷変調前
SB
D1“1”
D0“0”
D3“1”
D2“0”
D5“1”
D4“0”
D7“1”
EB
D6“0”
図 6.23 OOK-マンチェスタ符号化信号の負荷変調前の信号
OOK-マンチェスタ符号化信号
SB
D1“1”
D0“0”
D3“1”
D2“0”
OOK-マンチェスタ符号化信号
を検波した信号
SB
D1“1”
D0“0”
D5“1”
D4“0”
D3“1”
D2“0”
D7“1”
D5“1”
D4“0”
EB
D6“0”
D7“1”
D6“0”
図 6.24 OOK-マンチェスタ符号化信号の検波信号
86
EB
図 6.25 に BPSK-NRZ 符号化方式の負荷変調前の信号を，図 6.26 に
BPSK-NRZ 符号化信号とその信号を検波した信号を，また図 6.27 と図 6.28 に
図 6.25 と図 6.26 の位相変化点をそれぞれ拡大した波形を示す。
BPSK-NRZ符号化信号
BPSK-NRZ符号化信号 の負荷変調前
図 6.25 BPSK-NRZ 符号化信号の負荷変調前の信号波形
BPSK-NRZ符号化信号
BPSK-NRZ符号化信号 を検波した信号
図 6.26 BPSK-NRZ 符号化信号を検波した信号波形
87
位相変化点
図 6.27 図 6.25 の位相変化点の部分を拡大した波形
位相変化点
図 6.28 図 6.26 の位相変化点の部分を拡大した波形
BPSK-NRZ 符号化信号の受信は，図 6.27 と図 6.28 の波形を見てみると分か
るように，位相変化点の検波ができていないため，復号できなかった。位相変
88
化点のところの検波ができていない理由は，おそらく，図 6.29 に示す検波回路
で C2 と Rg とで構成されているハイパスフィルタ(HPF)の影響だと考えられる。
Rf
HPF
C2
Rg
-
D1
+
C3
Rc
図 6.29 検波回路の回路図
図 6.30 に単一副搬送波の負荷変調前の信号波形を，また図 6.31 に単一副搬送
波符号化信号を検波した信号波形示す。
図 6.30 と図 6.31 の波形を見てみると分かるように，丸で囲んでいる部分が検
波できていないことから，単一副搬送波符号化信号の復号はできなかった。こ
の復号ができなかった原因は，BPSK-NRZ 符号化信号の復号の場合と同じよう
に，検波回路のハイパスフィルタの影響で，低周波信号がすべてカットされて
しまったからと考えられる。
単一副搬送波符号化信号
単一副搬送波符号化信号 の負荷変調前
図 6.30 単一副搬送波符号化信号の負荷変調前の信号波形
89
単一副搬送波符号化信号
単一副搬送波符号化信号 を検波した信号
図 6.31 単一副搬送波符号化信号を検波した信号波形
図 6.32 に双副搬送波符号化信号の負荷変調前の信号を，図 6.33 に双副搬送波
符号化信号を検波した信号を，また図 6.34 と図 6.35 に図 6.32 と図 6.33 の周波
数の変化点をそれぞれ拡大した信号波形を示す。
双副搬送波符号化信号
双副搬送波符号化信号の負荷変調前
図 6.32 双副搬送波符号化信号の負荷変調前の信号波形
90
双副搬送波符号化信号
双副搬送波符号化信号を検波した信号
図 6.33 双副搬送波符号化信号を検波した信号波形
双副搬送波符号化信号 を検波した信号
484.28kHz
423.75kHz
図 6.34 図 6.32 の周波数の変化点を拡大した信号波形
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双副搬送波符号化信号 を検波した信号
484.28kHz
423.75kHz
図 6.35 図 6.33 の周波数の変化点を拡大した信号波形
図 6.34 と図 6.35 を見て分かるように，484.28kHz と 423.75kHz のパルスが
検波できていることが確認できる。しかし，確認用のアプリケーションでは，
データを受信できなかった。これは，本研究で設計した FSK 識別回路が図 6.36
に示すようにパルスのデューティー比が 50%にならないと判断できない。すな
わち，図 6.35 に示す検波信号の波形は，デューティー比が 50%でないため，受
信できなかったと考えられる。また，このデューティー比は，図 6.37 に示すよ
うにリーダライタから IC カードの距離によって変わるため，これらに対応でき
る補正回路が必要になると考えられる。
484.28kHz
423.75kHz
“0”“0”“0”“0”“0”“0”“0”“1”“1”“1”“1”“1”“1”“1”
“0”“0”“0”“0”“0”“0”“0”“0”“1”“1”“1”“1”“1”“1”“1”“1”
図 6.36 FSK 識別回路の周波数の判断基準
92
双副搬送波符号化信号を検波した信号
484.28kHz
423.75kHz
図 6.37 図 6.35 の信号を計測したときより IC カードの距離を離したときの波形
93
第7章
おわりに
本研究では，他の機器にもコア部分として柔軟に対応ができる 13.56MHz の
周波数帯域の RFID リーダライタを設計することを目的に研究を行った。そし
て，RFID リーダライタを設計・製作し，動作検証を行った結果，受信符号化信
号の復号については正しく復号できなかった。その原因として，受信した信号
の副搬送波のデューティー比を 50%にする補正回路がなかったことと，検波回
路のハイパスフィルタの影響が出てしまったことが挙げられる。今後は，これ
らの問題点を解決するために，デューティー比を 50%にする補正回路の追加と，
検波回路のハイパスフィルタを考慮した回路を検討する必要があると考えられ
る。また，本研究の最終的な目標であったアンチコリジョン機能については，
時間の関係上できなかったのでこの機能の追加をすることも今後の課題となる。
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謝辞
本研究を進めるにあたり，日頃より懇切丁寧なご指導をしてくださいました，
高知工科大学工学部 電子・光システム工学科 矢野政顕教授に深く感謝いた
します。また，日頃から多くの助言を頂きお世話になりました橘 昌良 助教授，
他各先生方に厚くお礼申し上げます。
また，本研究を進めるあたりご協力，助言を頂きました石元啓一氏をはじめ
とする矢野・橘研究室の皆様に心から感謝し，お礼申し上げます。
最後に，本研究のテーマである RFID タグについてご教示いただきました
NEC インフロンティア株式会社の皆様に心から感謝いたします。
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参考文献
[1] 苅部浩 著，
“トコトンやさしい非接触 IC カードの本”
，日刊工業新聞社
[2] 苅部浩 著，
“非接触 IC カード設計入門”
，日刊工業新聞社
[3] 日本工業規格，
“JIS X6323: 外部端子なし IC カード-近接型- 第 2 部:電力伝
送及び信号インタフェース”
[4] 日本工業規格，
“JIS X6323: 外部端子なし IC カード-近傍型- 第 2 部:電波イ
ンタフェース及び初期化”
[5] 日本工業規格，
“JIS X6322: 外部端子なし IC カード-近接型- 第 3 部:初期化
及び衝突防止”
[6] 日本工業規格，
“JIS X6323: 外部端子なし IC カード-近傍型- 第 3 部:衝突防
止及び伝送プロトコル”
[7] 岩沢考治・大三宗康 共著，“見方・かき方オペアンプ回路”，株式会社オー
ム社
[8] 稲葉保 著，
“定本発振回路の設計と応用”，CQ 出版株式会社
[9] 長谷川裕恭 著，
“VHDL によるハードウェア設計入門”
，CQ 出版株式会社
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