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CMOS高速インタフェース技術
技術解説 CMOS高速インタフェース技術 高速（622Mbps∼10.7Gbps）でデータの送受信やクロックのリカバリ などを行う技術です。ASICのマクロおよびASSPとして開発を行っ ています。 156Mbpsの場合 概 要 ・320Gbps/156Mbps＝2048チャネル ・2048チャネル×2（入出力）＝4096本 インターネットは従来，モデムでのダイヤルアップ接続が主流でし 4096本の信号線が必要です。さらに制御用の信号と電源線も たが，ADSL，ケーブルテレビ，FTTH，無線等による1Mbps∼ 必要なため，6000∼7000ピンのパッケージが必要となります。これ 100Mbpsでの常時接続など，急速にブロードバンド化しています。 は，コスト面からみて現実的な値ではありません。消費電力も大き これに伴うバックボーンの要求データバンド幅の急激な増大に対応 くなり，システムコストの大幅な上昇につながります。また，これ以 するため，超高速インタフェースへの需要が高まってきています。 上の高データバンド幅化に対応することも不可能です。 データバンド幅とデータレート，チャネル数には次の関係がありま す。 5Gbpsの場合 ・320Gbps/5Gbps＝64チャネル データバンド幅＝チャネル当たりデータレート×チャネル数 データバンド幅が大きくなると，低い周波数でデータを扱うことが ・64チャネル×2（入出力）×2（差動）＝256本 256本の信号線が必要です。また制御用の信号と電源線も必要 困難になります。また，周波数とチャネル数には次のような関係が ですが，1000ピン程度のパッケージで十分に対応できます。これ以 あります。 上の高データバンド幅化にも十分対応可能です。 ・低い周波数で本数が多い（パラレル伝送） 図２に，それぞれの場合での比較を示します。 ・高い周波数で本数が少ない（シリアル伝送） 少ないチャネル本数が扱える超高速ASSPは既に市場に出回っ 図１にパラレル伝送とシリアル伝送の特長を示します。 ていますが，GaAsやSiGeなどの技術を使用しているため，集積 例えば，１チップで320Gbpsを扱うためには，周波数により次の 度や消費電力の点からチャネル数の多いものには向いていません。 ような違いがあります。 さらに特殊なプロセスを使用しているため，コストも高くなります。 図１ パラレル伝送とシリアル伝送 パラレル伝送 LSI LSI シリアル伝送 LSI LSI ■低速で多くの信号線 ■配線リミット ■スピードリミット ■双方向バス ■少数の高速信号線 ■配線数が少ない ■ポイント・ツー・ポイント ■パッケージ，ボードが 少ないスペースで済む シリアル・パラレル変換回路 （S/P，P/S，MUX/DEMUX，SERDES） FIND Vol.21 No.2/No.3 2003 9 CMOS高速インタフェース技術 本技術では，特殊なプロセスを必要としない通常のロジック用の り，超高速のポイント・ツー・ポイントのデータ伝送が可能です （図４）。 CMOS技術を使用しているため，低消費電力でASICに搭載可能 チャネルあたりの消費電力が0.18μm CDR＊1の場合は150mW なマクロを作ることができます。多チャネルを1チップに集積して，シ 以下，0.11μmの場合は100mW以下と小さいので，多チャネルの ステムのデータ幅を大きくするのに適しています。またASSPにした 集積が可能です。このため，LSIコストやボードコストもASSPを多 場合にも，CMOSであるため低消費電力・低コストが実現できます。 数使う場合よりも低くなります。 図３にCMOS化の利点を示します。 図５に同期型/非同期型の高速インタフェースの特長を，図６に CDRマクロのブロック図を示します。 特 長 16チャネルの16ビット156Mbpsの信号を1ビット2.5Gbpsにパラレル /シリアル変換，シリアル/パラレル変換します。 高速インタフェースマクロはASICおよびASSP用に開発されてお また，伝送路での損失に起因する信号間干渉を補償する回路 図２ 320Gbps入出力での比較 ・ピン数が多い（6000 以上） ・チップサイズが大きくなる ・パッケージが非現実的 ・消費電力が大きくなる ・ボードの設計・製造が困難 →システムとして成り立たない LSI （スイッチ，ルータ） 2048 ピン アウトプット 156 Mbps インプット 156 Mbps パワー/グランドピン ∼ 2000 ピン 2048 ピン シングルエンド 合計∼ 6400 ピン 256 ピン インプット 2.5 Gbps パワー/グランドピン ∼ 1000 ピン LSI （スイッチ，ルータ） コントロールピン ∼ 300 ピン アウトプット 2.5 Gbps コントロールピン ∼ 300 ピン ・FCBGA パッケージで扱えるピン数 ・ボードが設計・製造できる ・システムコストの削減 ・消費電力が許容範囲内 256 ピン 差動 合計∼ 1800 ピン 図３ CMOS化の利点 CMOS-ASIC 化した場合 ・コスト：CMOS ASSP×1/3 以下 CMOS ASSP チップの場合 ・消費電力：GaAs，SiGe×1/3 ・コスト：GaAs，SiGe×1/3 以下 2.5 G O/E 2.5 G I/F LSI 2.5 G O/E 2.5 G I/F LSI バイポーラ or GaAs 2.5 G O/E パケットエンジン と スイッチ 2.5 G I/F LSI 外付け ASSP を用いたシステム 10 16 ビット 155 Mbps 2.5 G O/E 2.5 G O/E 2.5 Gbps I/F I/F パケットエンジン と スイッチ I/F 2.5 G O/E 156 Mbps インタフェースを省略できるので， 消費電力の低減，ボード・パッケージコスト の低減が可能 CMOS I/F マクロによる 1 チップ化 FIND Vol.21 No.2/No.3 2003 CMOS高速インタフェース技術 （プリエンファシス） も採用しています（図７）。 クロを搭載しています。また，レシーバ64チャネル＋トランスミッタ64 図８に0.11μm SFI-5マクロのレイアウトを，図９にテストチップを 示します。 チャネル，約7MロジックゲートのASICも0.18μmでサンプル出荷済 みです。高速インタフェースが多数ある場合には，高速伝送特性 表１・表２にマクロのラインアップを示します。 に優れたFC-BGA（flip chip BGA）パッケージを使用しています。 図 1 1にロードマップを示します 。 0 . 1 1 μ m（ C S 9 0 A ）では 本製品には次のような特長があります。 ・電源電圧：1.8V/3.3V（0.18μm） ，1.2V/2.5V（0.11μm，90nm） 622Mbps∼10.7Gbpsに対応しています。さらに20Gbps∼40Gbps ・0.18μm CMOS（CS80A），0.11μm CMOS（CS90A） 対応の製品も開発予定です。 また当社では，高速化以外にもSFI-4＊2，SFI-5＊2，SPI-4P2＊2， ・標準のASIC設計フローに対応 ＊4，10GBASE-CX4＊5，PCI SPI-5＊2，XAUI（ 10Gイーサネット） ・Verilog，Synopsys DCライブラリ 図10に，実品種に高速インタフェースを適用した例を示します。 Express＊6，Serial ATA＊7，Fibre Channel＊8，Rapid IO＊9 当社では，既に十数品種の0.18μm ASICを実シリコンとして出 （LVDS，シリアル） ，HyperTransport＊10 等の，標準規格に沿っ 荷しています。この図の製品には，複数個の高速インタフェースマ た高速インタフェースのラインアップの充実も進めています。 ■ 図４ バスとポイント・ツー・ポイントの比較 バス（PCI 等） ポイント・ツー・ポイント デバイス A end node A デバイス B end node B スイッチ デバイス C end node C デバイス D end node D 同時には複数のデータ転送ができない。 実質データレートが上げられない。 同時に複数のデータ転送が可能。 実質データレートが上げられる。 図５ 同期型/非同期型の高速インタフェース A B 同期型（位相・周波数同期） clock_x_y n data_x_y［n-1：0］ LSI_x LSI_y clock_y_x n ■クロックにデータを同期させて送る。 ■同期型は 1 Gbps 程度までしか使えない。 ■データのビット数が増えるとクロックに同期 させるのが難しくなる。 ■622 Mbps でもボードでのスキュー合わせが 難しい。 ■回路が比較的単純。 data_y_x［n-1：0］ A B 非同期型 n LSI_x data_x_y［n-1：0］ LSI_y n data_y_x［n-1：0］ reference_clock1 FIND Vol.21 No.2/No.3 2003 ■クロックをデータを重畳させて送る。 ■受信側でクロックをデータから抽出。 ■40 Gbps 程度まで可能。 ■回路が複雑。 ■周波数同期型は回路的には非同期型とほとん ど同じ。特性面でも同様。多ビットの扱いが しやすいのが特長。 reference_clock2 11 CMOS高速インタフェース技術 図６ 非同期型マクロのブロック図 16 156 Mbps 16：4 MUX 4 4：1 MUX 4 データCLK 156 MHz 2.5 Gbps Rx Tx 625 MHz 4 4：1 MUX Rx Tx 16 Recovered CLK 156 MHz 1.25 GHz 4 4 Sync. Early/Late 156 MHz 4 625 MHz Up/Down Rx CLK gen D-フィルタ Tx CLK gen 156 Mbps マルチフェーズ PLL 4 1.25 GHz 4 156 MHz 4：16 DEMUX Sync. Early/Late 4 625MHz Up/Down Rx CLK gen D-フィルタ Tx CLK gen マルチフェーズ PLL 4 4 Ref. CLK 156 MHz Ref. CLK 送信側（Tx） 受信側（Rx） 図７ 送信側での信号間干渉の補償 送信側で信号を強調することにより受信側での波形を整形する。 320 ps Tx PCB（FR4） Rx 70 cm 送信側 受信側 図８ SFI-5マクロ（0.11μm）レイアウト 2.5 Gbps × 9 チャネル 1360μm PLL 2.5 Gbps × 9 チャネル 8 チャネル Tx アレイ ＋デスキュービット 8 チャネル Tx アレイ ＋クロックユニット 156 Mbps × 16 ビット× 8チャネル 送信側 156 Mbps × 16 ビット× 9 チャネル 4040μm 2.5 Gbps × 9 チャネル 1360μm PLL 8 チャネル Rx アレイ ＋デスキュービット 156 Mbps × 16 ビット× 8 チャネル 12 2.5 Gbps × 9 チャネル 8 チャネル Rx アレイ ＋クロックユニット 受信側 156 Mbps × 16 ビット× 9 チャネル FIND Vol.21 No.2/No.3 2003 CMOS高速インタフェース技術 図９ SFI-5テストチップ 16 ビットパラレル入力 （156∼195 Mbps） 2.5∼3.125 Gbps シリアル出力 （16＋1 チャネル） ＋622∼781 MHZ クロック 送 信 マ ク ロ デ ス キ ュ ー 回 路 ■0.11μm CMOS トリプルウェル ノ イ ズ 発 生 器 デ ス キ ュ ー 回 路 受 信 マ ク ロ ■PRBS 発生器，比較器内蔵 （チャネルごとおよび 256ビットデスキュー後） ■1 M ゲートノイズ発生器内蔵 ■SFI-5 デスキュー回路内蔵 ■チップサイズ 10 mm × 5 mm ■パッケージ：FC-BGA660（エリアバンプ） 2.5∼3.125 Gbps シリアル入力 （16＋1 チャネル） ＋622∼781 MHZ クロック 16 ビットパラレル出力 （156∼195 Mbps） 表１ 同期型インタフェースマクロ Telecom データレート （bps） 40G 10G SFI-4 622M∼781M ── SPI-4P2 622M∼800M NPSI 622M∼1.3G インタフェース ネットワーク ストレージ ○ ── ── ── ○ ○ ── ○ ○ Availability 0.18μm 0.11μm Now Now ── Now Now ── ── Now HyperTransport 500M∼800M ── ── ○ ○ 2003年12月 2003年6月 Rapid IO （LVDS） 500M∼800M ── ── ○ ○ 2003年12月 2003年6月 SFI-5 2.5G∼3.125G ○ ── ── ── ── Now SFI-4P2 2.5G∼3.125G ── ○ ── ── ── on request SPI-5 2.5G∼3.125G ○ ── ── ── ── on request 表２ 非同期型インタフェースマクロ Availability 40G 10G XAUI 3.125G ── ○ ○ ○ Now Now e-XAUI（10GBASE-CX4） 3.125G ── ○ ○ ○ ── 2003年9月 2.5G∼3.125G/ 1.25G∼1.56G/ 622M∼781M ○ ○ ○ ○ Now Now Backplane CDR ネットワーク ストレージ 0.18μm 0.11μm 156M∼833M ── ○ ○ ○ 2003年6月 ── Fiber channel 1G，2G ── ── ── ○ 2003年12月 2003年8月 Serial Raid IO 1.25G，2.5G， 3.125G ── ── ── ○ 2003年12月 2003年8月 1.5G，3G ── ── ── ○ 2004年3月 2003年12月 PCI Express 2.5G ── ── ○ ○ 2004年3月 2003年12月 10G serial（XFI/OIF） 10G ○ ○ ○ ○ ── Now 5G∼6.4G ○ ○ ○ ○ ── 2003年6月 10G ○ ── ── ── ── 2003年12月 Serial ATA/ATA-Ⅱ Backplane（HSBI/OIF） 10G×4 FIND Telecom データレート （bps） インタフェース Vol.21 No.2/No.3 2003 13 CMOS高速インタフェース技術 ＊６：PCI Express ＊１：CDR：Clock Data Recovery 信号からデータとクロックを取り出すこと。クロックを別途に送らなくて済み， 2.5GbpsのCDRを基本にしたインタフェース。 ＊７：Serial ATA クロックとのスキュー（ディレイの差） を気にしなくて済むので，超高速の信 ハードディスク等用のシリアルインタフェース。1.5Gbpsと3Gbpsがある。 号の伝送に適している。 ＊８：Fibre Channel ＊２：SFI-x：Serdes Framer Interface 1G，2G，4G，10Gのストレージシステム用のインタフェース。 SFI-4：622Mbps∼780Mbps×16で10Gbps∼12.5Gbpsのデータを扱う。 SFI-4P2：2.5Gbps∼3.125Gbps×4で10Gbps∼12.5Gbpsのデータを扱う。 ＊９：Rapid IO 同期型（∼2Gbps），非同期型（1.25Gbps，2.5Gbps，3.125Gbps）があ SFI-5：2.5Gbps∼3.125Gbps×16で40Gbps∼50Gbpsのデータを扱う。 る。主にプロセッサ用のインタフェース。 ＊３：SPI-x：System Packet Interface SPI-4P2：622Mbps∼780Mbps×16で10Gbps∼12.5Gbpsのデータを扱う。 SPI-5：2.5Gbps∼3.125Gbps×16で40Gbps∼50Gbpsのデータを扱う。 ＊10：HyperTransport 同期型（∼1.6Gbps），主にプロセッサ用のインタフェース。 ＊SERDES：SERializer DESerializer ＊４：XAUI：X（10）gigabit Attachment Unit Interface 10Gbpsイーサネット用のインタフェース。×4チャネルで10Gbpsを扱う。 パラレル←→シリアルの信号の変換。パラレル・シリアル変換， ＊５：10GBASE-CX4 MUX/DEMUXともいう。 10Gbpsイーサネット用の規格。現在策定中。銅線で15m程度の伝送を 行える。 ＊OIF：Optical Internetworking Forum 光通信関係のデバイスの規格を関係会社が集まり制定している国際団 体。 図10 0.18μm ASICの例 2.5 Gbps × 72 ビット 2.5 Gbps × 128 ビット 16 チャネル TX 16 チャネル RX RX（16 チャネル） コアロジック 9 M ゲート 16 チャネル RX ・エリア：14.962 mm-sq ・コアロジック：7.5 M ゲート ・パッケージ：FC-BGA1225 図11 16 チャネル TX TX（16 チャネル） 16 チャネル TX RX（4 チャネル） 16 チャネル RX TX（4 チャネル） 16 チャネル RX TX（16 チャネル）RX（16 チャネル） 16 チャネル TX ・エリア：16.283 mm-sq ・コアロジック：9 M ゲート ・パッケージ：FC-BGA1089 高速インタフェースのロードマップ データレート/ビット 0.18μm（CS80A） 0.11μm（CS90A） 90nm（CS100A） 非同期型 非同期型, XFI, OIF 10 Gbps 非同期型, OIF XAUI, backplane, Rapid IO serial, PCI Express, serial ATA 非同期型, XAUI, backplane DPA SFI-5/5s, SPI-5, SFI-4P2 非同期型, Fibre Channel 非同期型, backplane 1 Gbps SPI4P2 Asynchronous 非同期型 DPA (Dynamic Phase Alignment) SPI-4P2, NPSI 同期型 SFI-4, HyperTransport, Rapid IO (LVDS) ・156 Mbps から 40 Gbps を広くカバー ・各種標準規格に準拠 100 Mbps 14 FIND Vol.21 No.2/No.3 2003