CLC5526 Digital Variable Gain Amplifier (DVGA) (jp)

CLC5526
CLC5526 Digital Variable Gain Amplifier (DVGA)
Literature Number: JAJS944
CLC5526は高性能のデジタル制御式可変利得アンプ(DVGA)で
す。このデバイスは、システムのダイナミック・レンジを広げるため
に自動利得制御 (AGC) が必要となる移動無線装置、携帯電話
の基地局、バックチャネル・モデムなど、信号を混合するアプリ
ケーションやデジタル通信のアプリケーションで広範囲に使用でき
るよう設計されています。
CLC5526の電源電流は数mA
入力電圧シャットダウン機能により、
に低減されます。シャットダウン中も、入力の終端状態は維持さ
れ、電流減衰率の設定値が保持されます。
CLC5526 には差動入力と差動出力があり、これにより単一の 5V
レール上で大きな信号振幅が可能になります。入力インピーダンス
は 200kΩ です。 差動出力のインピーダンスは 600Ω で、1kΩ の
差動負荷をドライブするよう設計されています。出力アンプには非
常にすぐれた混変調性能があります。 CLC5526 は、RF 素子か
らの信号を受け入れ、常時あるインピーダンスにより終端された状
態を保つよう設計されています。
特長
CLC5526 は工業用温度範囲−40℃∼＋85℃全体にわたって動
作します。CLC5526 は 20ピン SSOP パッケージで供給されます。
■
■
■
■
■
CLC5526 は、＋ 30dB ∼− 12dB の利得および減衰率の全範囲
にわたって 350MHz の帯域幅を維持します。 内部クランプ機能
により、オーバードライブ・リカバリが非常に速くなっています。ツー
トーン混変調歪は 150MHz、1Vpp で− 64dBc と非常に小さくなっ
ています。
帯域幅 350MHz
差動入出力
利得制御方式 : データラッチ機能付きパラレル利得制御方式
電源電圧 : ＋ 5V
電源電流 : 48mA
主な仕様
■ 低いツートーン混変調 :
歪 : − 64dBc @ 1VPP、150MHz
24.5dBm IP3、150MHz
2.5nV/
( 最大利得 )
■ 低ノイズ :
雑音指数 9.3dB( 最大利得 )
■ 広い利得範囲 : ＋ 30dB ∼ − 12dB
■ 利得調整単位 : 6dB
CLC5526 への入力信号は、入力インピーダンスが 200Ω の、高
精度差動 R-2R の抵抗性ラダーによりスケーリングされます。ス
ケーリングされた入力はデジタル制御により選択され、内部アンプ
に送られます。入力同相レベルは、外部入力信号によりオーバー
ライドできるバンドギャップ基準バイアス・ジェネレータを介して 2.4V
に設定されます。
アプリケーション
この抵抗性ラダーの次の段に、利得が 30dB 固定のアンプがあり
ます。CLC5526 の出力段同相電圧は、内部の、正電源に接続
された抵抗により3V に設定されます。
■
■
■
■
■
■
■
■
CLC5526 のデジタル制御は、3 ビットのパラレル利得制御入力と、
データをラッチするためのデータ有効端子により行われます。デー
タがラッチされないと、DVGA は利得制御アップデートに対してトラ
ンスペアレントになります。 すべてのデジタル入力は TTL/CMOS
コンパチブルです。
携帯電話 /PHS 基地局
IF サンプリング受信器
赤外線 /CCD 画像処理
バックチャネル・モデム
電気光学装置
計測機器
医療用画像処理
高解像ビデオ
ブロック図
20001207
© National Semiconductor Corporation
1
Printed in Japan NSJ 7/2001
CLC5526 デジタル可変利得アンプ（DVGA）
Converted to nat2000 DTD
Final compose and release to web after edits done by Donnelley per Steve's request. CN
Updated template for Comlinear datasheets
ds015016
23900
19990316
概要
CLC
デジタル可変利得アンプ（DVGA）
5526
デジタル可変利得アンプ (DVGA)
CLC5526
2000 年 12 月
CLC5526
ピン配置図
製品情報
CLC5526MSA
20-Pin SSOP
CLC5526PCASM
Evaluation Board
端子説明
端子名
GND
端子番号
1, 5, 8, 10, 11, 13, 20
説明
回路グラウンド
Gain MSB
2
利得選択最上位ビット(MSB)
Gain ISB
3
利得選択データ・ビット
Gain LSB
4
利得選択最下位ビット(LSB)
In ＋
6
正差動入力
In −
7
負差動入力
9
基準電圧補償
Ref Comp
VCC
Shutdown
16, 19
正電源電圧
18
低電力スタンバイ制御 ( アクティブ high)
Latch Data
17
データ・ラッチ制御 ( アクティブ high)
Out ＋
15
正差動出力
Out −
14
負差動出力
Ref In
12
外付け基準電圧入力
http://www.national.com
2
推奨動作条件
本データシートには軍用・航空宇宙用の規格は記載されていません。
関連する電気的信頼性試験方法の規格を参照下さい。
正電源電圧 (VCC)
任意の 2 つのグラウンド端子間差動電圧
− 0.5V ∼＋ VCC
デジタル入力電圧範囲
− 0.5V ∼＋ VCC
出力短絡時間 (1 つの端子とグラウンド間 )
パッケージ
150 ℃
保存温度範囲
− 40 ℃∼＋ 85 ℃
パッケージ熱抵抗
無制限
接合部温度
± 0.5V
動作温度範囲
＜ 200 mV
アナログ入力電圧範囲
＜ 10 mV
アナログ入力電圧範囲、AC 結合
− 0.5V ∼＋ 6V
正電源電圧 (VCC)
＋ 5V ± 5％
任意の 2 つのグラウンド端子間差動電圧
20ピン SSOP
θJA)
(θ
(θJC)
90 ℃ /W
38 ℃ /W
− 65 ℃∼＋ 150 ℃
リード線ハンダ付け時間 ( ＋ 300 ℃ )
信頼性情報
10 秒
トランジスタ数
300 個
電気的特性
以下の仕様は、VCC ＝＋ 5V、RL ＝ 1kΩ の最大利得設定に対して適用されます。 太字のリミット値は TA ＝ (Tmin ＝− 40 ℃ ) ∼
ミット値は TA ＝ 25 ℃に対して適用されます (Note 2、3、4)。
(Tmax ＝＋ 85 ℃ ) にわたって適用され、その他のすべてのリ
にわたって適用
Symbol
Parameter
Conditions
Min
Typ
Max
Units
DYNAMIC PERFORMANCE
BW
Small-Signal Bandwidth
350
MHz
53
67
dBc
64
dBc
43
62
dBc
58
dBc
71
dBc
70
dBc
57
dBc
NOISE AND DISTORTION
fIN ＝ 150 MHz, 1 VPP
2nd Harmonic Distortion
fIN ＝ 250 MHz, 1 VPP
fIN ＝ 150 MHz, 2 VPP
fIN ＝ 250 MHz, 2 VPP
fIN ＝ 150 MHz, 1 VPP
3rd Harmonic Distortion
IMD
53
fIN ＝ 250 MHz, 1 VPP
fIN ＝ 150 MHz, 2 VPP
43
fIN ＝ 250 MHz, 2 VPP
56
dBc
f1 ＝ 149.9 MHz, f2 ＝ 150.1 MHz,
1 VPP Composite
64
dBc
f1 ＝ 149.9 MHz, f2 ＝ 150.1 MHz,
2 VPP Composite
61
dBc
f1 ＝ 249.9 MHz, f2 ＝ 250.1 MHz,
1 VPP Composite
63
dBc
f1 ＝ 249.9 MHz, f2 ＝ 250.1 MHz,
2 VPP Composite
54
dBc
150 MHz
24.5
dBm
Minimum Gain Setting
2.2
nV/
Maximum Gain Setting
2.5
nV/
Maximum Gain Setting
9.3
dB
Differential Input Impedance
200
Ω
Differential Output Impedance
600
Ω
Two Tone Intermodulation Distortion
Two Tone, 3rd Order Intermodulation
Thermal Noise
Noise Figure
ANALOG I/O
Input Signal Level (AC Coupled)
Maximum Gain
126
mV
Maximum Input Signal Level
Recommended
6
VPP
Maximum Output Signal Level
Recommended
Output Clipping
3
4
VPP
8
VPP
http://www.national.com
CLC5526
絶対最大定格 (Note 1)
CLC5526
電気的特性 （つづき）
以下の仕様は、VCC ＝＋ 5V、RL ＝ 1kΩ の最大利得設定に対して適用されます。 太字のリミット値は TA ＝ (Tmin ＝− 40 ℃ ) ∼
ミット値は TA ＝ 25 ℃に対して適用されます (Note 2, 3, 4)。
(Tmax ＝＋ 85 ℃ ) にわたって適用され、その他のすべてのリ
にわたって適用
Symbol
Parameter
Conditions
Min
Typ
Max
Units
GAIN PARAMETERS
Maximum Gain
30
dB
Minimum Gain
− 12
dB
Gain Step Size
6.02
dB
Gain Step Accuracy
(1 sigma)
0.03
dB
Cumulative Gain Step Error
(1 sigma)
0.085
dB
TTL/CMOS
V
DIGITAL INPUTS/TIMING
Logic Compatibility
0.8
VIL
Logic Input Low Voltage
VIH
Logic Input High Voltage
TSU
Setup Time
THOLD
Hold Time
3
ns
TPW
Minimum Pulse Width
3
ns
2.0
V
V
3
ns
POWER REQUIREMENTS
ICC
＋ 5V Supply Current
48
Shutdown
9
60
mA
mA
Note 1:
「絶対最大定格」とは、個別に適用されるべきリミット値で、それを超えると回路の使用性が損なわれる値を示します。 絶対最大定格の条件のもとで、
必ずしも機能が正常に動作するとは限りません。デバイスが絶対最大定格の状態に長時間さらされると、信頼性が損なわれる可能性があります。
Note 2:
リミット値は 25 ℃で全数試験されます。
Note 3:
代表的仕様値とは、現在までに試験された納入可能なアンプの分布の平均値のことです。
Note 4:
出荷品質レベルは試験されたパラメータから決定されます。
代表的な性能特性 特記のない限り、VCC ＝＋ 5V、RL ＝ 1kΩ、最大利得時の性能です。
Gain vs. Frequency
http://www.national.com
Transconductance vs. Frequency
4
CLC5526
代表的な性能特性 特記のない限り、VCC ＝＋ 5V、RL ＝ 1kΩ、最大利得時の性能です。( つづき )
2nd and 3rd Harmonic Distortion
vs. Frequency
2-Tone, 3rd Order Intermodulation
Output Intercept vs Frequency
Distortion vs. Gain Setting
Distortion vs. Temperature
6dB Gain Step, Time Domain Response
Gain Step Error Deviation
vs. Gain Setting
5
http://www.national.com
CLC5526
代表的な性能特性 代表的な性能特性特記のない限り、VCC ＝＋ 5V、RL ＝ 1kΩ、最大利得時の性能です。( つづき )
Input Referred Thermal Noise vs.
Gain Setting (Gain Block)
Noise Figure vs. Gain Setting
Differential ZIN vs. Frequency
Differential ZOUT vs. Frequency
http://www.national.com
6
CLC5526
タイミング図
真理表
Gain Word
MSB
ISB
LSB
Gain (dB)
0
0
0
0
− 12
1
0
0
1
−6
2
0
1
0
0
3
0
1
1
＋6
4
1
0
0
＋ 12
5
1
0
1
＋ 18
6
1
1
0
＋ 24
7
1
1
1
＋ 30
7
http://www.national.com
CLC5526
アプリケーション
概要
差動入出力について
CLC5526 はデジタル・プログラム可能な可変利得アンプで、以下
の特長があります。
アナログ入力 / 出力は AC 結合して、同相電圧の DC 成分が負
荷にかからないようにする必要があります。 CLC5526 をシングル
エンド 50Ω の信号源でドライブする必要がある場合は、1:2 のトラ
ンスを使用して差動入力信号を発生させて下さい。CLC5526 の
差動入力インピーダンスは 200Ωなので、インピーダンス比 1:4 で、
50Ω の信号源に対して最適なマッチングが取れるようになります。
このトランスの二次側出力は CLC5526 のアナログ入力に AC 結
合し、トランスの中間端子はシステムのグラウンドに直結して下さ
い。
• 利得は− 12dB ∼＋ 30dB の範囲で 6dB 単位で 8 段階に設
定可能
• 差動入出力 ( 外部 AC 結合 )
• 自己バイアス入力同相電圧
• 3 ビット・パラレル・デジタル制御
• 単一＋ 5V 電源
CLC5526 は、A/D コンバータ CLC5956 などの差動回路をドライ
ブするよう設計されています。 Figure 2 に、CLC5526 の代表的
なアプリケーションを示します。
• 低消費電力スタンバイ・モード
Figure 1 に、代表的なブロック図を示します。
FIGURE 2. Differential I/O Connections
負荷ドライブ
CLC5526 の実際の利得は出力の負荷により異なります。CLC5526
は、差動負荷が 1000Ωのときに最大利得＋ 30dBとなるよう設計さ
れています。
CLC5526 の各出力には、VCC レールへの内部抵抗 300Ω が含
まれています。実際の利得の計算では、外部接続される負荷抵
抗とともにこの内部抵抗も考慮する必要があります。 以下の式で
は、実効負荷抵抗値を使用して最大利得値を計算することがで
きます。
FIGURE 1. CLC5526 Block Diagram
利得の選択
利得のレベルは、3 ビットのデジタル入力により最大値から− 6dB
単位で減少させることができます。Table 1 は、
差動負荷が 1000Ω
の場合の利得選択真理値表です。
AV ＝ 20 log (0.0843*Rleff)
ここで、Rleff ＝ Rint || Rext(diff)
Rint ＝差動抵抗 600Ω です。
TABLE 1. Gain Selection Truth Table
Gain Word
MSB
ISB
LSB
Gain (dB)
0
0
0
0
− 12
1
0
0
1
−6
2
0
1
0
0
3
0
1
1
＋6
4
1
0
0
＋ 12
5
1
0
1
＋ 18
6
1
1
0
＋ 24
7
1
1
1
＋ 30
Chart 1 に、出力の負荷抵抗値と最大利得値の関係を示します。
抵抗値は差動負荷の場合です。
利得の設定値は、以下のように計算で求めることができます。
利得＝− 12dB ＋ ( ゲイン値 )*6.02dB
利得の選択には、トランスペアレントとラッチの 2 つの方法があり、
LATCH からの入力により決まります。LATCH を LOW にしておく
と、デバイスはトランスペアレント・モードになります。データ入力の
レベルを変えると利得の設定値が直接変わります。
Chart 1: Maximum Gain vs RLOAD
出力の浮遊容量と出力の負荷の値が極を形成し、それにより
CLC5526 の帯域幅が損なわれる場合があります。 帯域幅の狭
いアプリケーションでは、この問題は、すべての浮遊寄生容量を
共振回路に組み入れてしまう同調負荷を使用することにより緩和
することができます。 共振性の負荷を調整することにより、与えら
れた抵抗性負荷による最大利得を達成することができます。
LATCH が LOW から HIGH に変わると、入力データはラッチされ
ます。 LATCH が HIGH の間は、LATCH が再び LOW にスト
ローブされまるでデジタル・データは無視されます。
Note: 電源を投入すると、アナログ入力は内部アンプから切り離
されます。アナログ信号が入力される前にLATCHをLOW
にストローブしておく必要があります。
http://www.national.com
8
CLC5526
アプリケーション ( つづき )
Figure 3 に、代表的な同調負荷を示します。ここでは、共振周
波数が約 150MHz に同調されています。
この回路の 1000Ω の負荷は、A/D コンバータ CLC5956 の入力
インピーダンスに合わせてあります。コンデンサやコイルの実際の
値は、基板とデバイスの寄生要素のために若干変わる場合があ
ります。
FIGURE 3. CLC5526 Driving a Tuned Load
FIGURE 4. Diversity Receiver Chipset
SINAD vs Input Power
代表的なアプリケーション
CLC5526 は汎用の可変利得アンプとして使用できますが、
これは
本来ナショナル セミコンダクター社のダイバシティ受信器チップセッ
トに可変利得機能を持たせるために設計されたものです。このア
プリケーションでは、CLC5526 は調整された BPF( バンド・パス・
フィルタ ) と A/D コンバータ CLC5956 をドライブします。デジタル
化された IF データはダウンサンプルされ、デュアル・デジタル・
チューナ CLC5902 により調整されます。このチューナも自動利得
制御機能 (AGC) を備えています。 AGC により制御されたデータ
は CLC5526 にフィードバックされます。 CLC5526 の差動入力の
インピーダンスは 1000Ωなので、調整された負荷によりCLC5526
の最大利得が得られることになります。 Figure 4 に、ダイバシティ
受信器チップセットのアプリケーションのブロック図を示します。
Figure 5 には、ダイバシティ受信器チップセットの SINAD と入力
電力の関係を示します。 入力電力レベルが 0dB ∼− 110dB の
範囲の場合、このチップセットは代表的な GSM システムで必要な
9dB を超える S/N 比を実現します。
レイアウトについて
優れた周波数性能を達成するためには、プリント回路基板のレイ
アウトを適切にすることが重要です。ナショナル セミコンダクター社
では、CLC5526 用の評価基板を提供しています。この評価基
板は、インピーダンス・マッチングと単一差動信号変換のための
入出力トランスを備えています。
最高の性能を得るためには、適切な電源バイパスが必要です。
6.8μF のタンタル・コンデンサと 0.1μF のセラミック・コンデンサを
並列に接続して電源端子にできるだけ近い場所に配置して下さ
い。
さらに、100pF のセラミック・コンデンサを COMP 端子 ( 端子 9)
とシステム・グラウンドの間に入れて下さい。これにより、同相レ
ベルから高周波ノイズが除去されます。
セラミックのカップリング・コンデンサを使用して、入力と出力の両
方を AC 結合して下さい。
このコンデンサの実際の値は信号の周
波数により決まります。
FIGURE 3. Diversity Receiver Chipset Block Diagram
9
http://www.national.com
CLC5526
評価基板のレイアウトと等価回路
CLC5526 Layer 2
CLC5526 Layer 1
Evaluation Board Schematic
http://www.national.com
10
CLC5526 デジタル可変利得アンプ（DVGA）
外形寸法図 単位は millimeters
Millimeters only
20-Lead SSOP
NSC Package Number MSA20
生命維持装置への使用について
弊社の製品はナショナル セミコンダクター社の書面による許可なくしては、生命維持用の装置またはシステム内の重要な部品とし
て使用することはできません。
1. 生命維持用の装置またはシステムとは (a) 体内に外科的に使
用されることを意図されたもの、または (b) 生命を維持ある
いは支持するものをいい、ラベルにより表示される使用法に
従って適切に使用された場合に、これの不具合が使用者に身
体的障害を与えると予想されるものをいいます。
2. 重要な部品とは、生命維持にかかわる装置またはシステム内
のすべての部品をいい、これの不具合が生命維持用の装置ま
たはシステムの不具合の原因となりそれらの安全性や機能
に影響を及ぼすことが予想されるものをいいます。
ナショナル セミコンダクター ジャパン株式会社
本社／〒 135-0042 東京都江東区木場 2-17-16
技術資料（日本語 / 英語）はホームページより入手可能です。
http://www.national.com/JPN/
TEL.(03)5639-7300
その他のお問い合わせはフリーダイヤルをご利用下さい。
フリーダイヤル
0120-666-116
本資料に掲載されているすべての回路の使用に起因する第三者の特許権その他の権利侵害に関して、弊社ではその責を負いません。
また掲載内容は予告無く変更されることがありますのでご了承ください。
IMPORTANT NOTICE