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インテル・プラットフォームの 性能を引き出すノウハウ IA製品の最新事情
インテル・プラットフォームの 性能を引き出すノウハウ IA製品の最新事情と ソフトウェア開発支援ツールのご紹介 インテル株式会社 ソフトウェア&ソリューションズ統括部 シニア・アプリケーションエンジニア 清水 良直 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル® Core™ マイクロアーキテクチャー 2005年 2006 年 第 2 四半期 ワイド・ダイナミック・ エグゼキューション アドバンスト・デジタル・ メディア・ブースト + イノベーション インテル® Core™ マイクロアーキテクチャー スマート・メモリー・ アクセス アドバンスト・スマート・ キャッシュ インテリジェント・ パワー機能 モバイル・マイクロアーキテクチャー © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 2 サーバー向けインテル デュアル/クアッドコア プロセッサーのロードマップ 発表済 •2006 インテル® Itanium® 2 9000系 9000系 •2007 •将来 インテル® Itanium® 2 プラットフォーム インテル® Itanium® 2 プロセッサー9M デュアルコア Itanium® 2 プロセッサー 9000系 Richford*プラットフォーム Montvale** Tukwila* Tukwila** インテル® E8870およびサードパーティー製チップセット 将来チップセット ` インテl インテl® Xeon® MP 7000 系 インテル® Xeon® MP プラットフォーム *デュアルコア インテル ® Xeon® プロセッサー 7000系 Poulson* Poulson** Caneland*プラットフォーム インテル® *デュアルコア Xeon® プロセッサー 7100系 Tigerton** E8500/8501 およびサードパーティー製チップセット Dunnington** Clarksboro* / サードパーティー製チップセット インテル® Xeon® DP プラットフォーム インテル® Xeon® DP 5000 系 *インテル Xeon 将来プロセッサー 将来プロセッサー クアッドコア インテル Xeon プロセッサー 5300 系 デュアルコア インテル Xeon プロセッサー 5100系 プロセッサー *デュアルコア インテル Xeon プロセッサー5000 系 E7520 インテル 5000 P/V チップセット インテル® Xeon® UP プラットフォーム インテル® Xeon® UP 3000系 3000系 将来のUPプラットフォーム クアッドコア インテル Xeon プロセッサー 3200系 3200系 *インテル® Pentium® D プロセッサー E7230 デュアルコア インテル Xeon プロセッサー 3000系 将来プロセッサー インテル® 3000/3010チップセット 将来チップセット *= Intel NetBurst® Microarchitecture 4+ **= 開発コード名 インテル製品は、予告なく仕様が変更される場合があります。 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 将来プロセッサー Cores 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 3 インテル® Core™ マイクロアーキテクチャーとは • パフォーマンスと性能電力比を両立させる – – – 既存および最新のアプリケーションと使用方法 パフォーマンスと性能電力比の向上 インテル® マルチコア・プラットフォーム向けに最適化 • さまざまなセグメントや消費電力の条件向けに最適化された プロセッサーのための基盤を提供する – モバイル、デスクトップ、サーバーの各セグメント向けに最 適化 パフォーマンスと性能電力比の 優位性を推進 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 4 インテル® Core™ マイクロアーキテクチャーの特徴 命令フェッチ およびプリデコード 命令キュー 5 マイクロ コード ROM デコード 4 リネーム/割り当て リタイアメント・ユニット (リオーダーバッファー) 4 2M/4M ワイド・ダイナミック・エグゼキューション 共有 L2 キャッシュ アドバンスト・デジタル・メディア・ ブースト 最大 10.6GB/秒 のFSB スマート・メモリー・アクセス スケジューラー ALU 分岐 MMX/SSE FPmove ALU FAdd MMX/SSE FPmove ALU FMul MMX/SSE FPmove アドバンスト・スマート・キャッシュ ロード ストア インテリジェント・パワー機能 L1 データキャッシュと D-TLB © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 5 マクロフュージョンが ない場合 命令キュー inc ecx store [mem3], ebx jne targ cmp eax, [mem2] load eax, [mem1] 命令キューから 4 つの命令を読み取る 各命令が別々の μOP にデコードされる dec0 dec1 dec2 dec3 サイクル 1 サイクル 2 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 inc ecx store [mem3], ebx jne targ cmp eax, [mem2] load eax, [mem1] インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 6 マクロフュージョンを 使用した場合 命令キュー inc ecx store [mem3], ebx jne targ cmp eax, [mem2] load eax, [mem1] 命令キューから 5 つの命令を読み取る 結合可能な命令ペアを 1 つのデコーダー に送り込む 1 つの μOP で 2 つの命令を結合 dec0 dec1 dec2 dec3 サイクル 1 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 inc ecx store [mem3], ebx cmpjne eax, [mem2], targ load eax, [mem1] インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 7 命令フェッチ およびプリデコード 2M/4M 共有 L2 キャッシュ 命令キュー 5 マイクロ コード ROM デコード 4 リネーム/割り当て リタイアメント・ユニット (リオーダーバッファー) 最大 10.6GB/秒 のFSB 4 アドバンスト・デジタル・ メディア・ブースト 128ビット・パックド Add + 128ビット・パックド Multiply + 128ビット・パックド Load + 128ビット・パックド Store スケジューラー ALU 分岐 MMX/SSE FPmove ALU FAdd MMX/SSE FPmove ALU FMul MMX/SSE FPmove ロード ストア + ( CMPJCC ) L1 データキャッシュと D-TLB 1 クロック当たり 2 倍の演算スループット © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 8 プリフェッチャーとマルチコア 命令フェッチ およびプリデコード 命令フェッチ およびプリデコード 命令キュー 5 マイクロ コード ROM 命令キュー 2M/4M 共有 L2 キャッシュ デコード 5 デコード 4 4 リネーム/割り当て リタイアメント・ユニット (リオーダーバッファー) 最大 10.6GB/秒 のFSB 4 リネーム/割り当て 4 スケジューラー ALU ALU ALU FAdd FMul 分岐 MMX/SSE MMX/SSE MMX/SSE FPmove FPmove FPmove マイクロ コード ROM リタイアメント・ユニット (リオーダーバッファー) スケジューラー ロード ストア L1 データキャッシュと D-TLB ストア ロード ALU ALU ALU FMul FAdd 分岐 MMX/SSE MMX/SSE MMX/SSE FPmove FPmove FPmove L1 データキャッシュと D-TLB 動的に共有される 2 つの L2 プリフェッチャー © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 9 アドバンスト・スマート・キャッシュ ダイナミック・キャッシュ・アロケーション アドバンスト・ スマート・キャッシュ コア1 コア2 L2 キャッシュ 独立キャッシュ コア1 コア2 L2 L2 キャッシュ キャッシュ 共有キャッシュは2つのコアからの不均衡な負荷に適応。しかし 独立キャッシュは、一方のキャッシュの使用率が低く、キャッシュ が空いていても、もう一方の高負荷のアプリケーションはその空 きキャッシュを利用できずパフォーマンス向上が見込めない。 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 10 アドバンスト・スマート・キャッシュ 効率的なデータ共有 アドバンスト・ スマート・キャッシュ コア1 コア2 独立キャッシュ コア1 コア2 L2 キャッシュ L2 キャッシュ L2 キャッシュ FSB チップセット MCH FSB チップセット MCH L2 から L1 への 2 倍の帯域幅 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 11 クアッド・コア マイクロ コード ROM 命令フェッチ およびプリデコード 命令フェッチ およびプリデコード 命令フェッチ およびプリデコード 命令フェッチ およびプリデコード 命令キュー 命令キュー 命令キュー 命令キュー 5 5 5 5 2M/4M 共有 L2 キャッシュ デコード 4 リネーム/ リネーム/割り当て リタイアメント・ユニット (リオーダーバッファー) リオーダーバッファー) 最大 10.6GB/秒 10.6GB/秒 のFSB 4 マイクロ コード ROM リネーム/ リネーム/割り当て リネーム/ リネーム/割り当て リタイアメント・ユニット (リオーダーバッファー) リオーダーバッファー) リタイアメント・ユニット (リオーダーバッファー) リオーダーバッファー) L1 データキャッシュと D-TLB 最大 10.6GB/秒 10.6GB/秒 のFSB 4 スケジューラー スケジューラー ALU ALU ALU FMul FAdd 分岐 ストア ロード MMX/SSE MMX/SSE MMX/SSE FPmove FPmove FPmove © 2007 Intel Corporation. 無断での引用、転載を禁じます。 2M/4M 共有 L2 キャッシュ デコード 4 スケジューラー スケジューラー L1 データキャッシュと D-TLB マイクロ コード ROM 4 4 スケジューラー スケジューラー ALU ALU ALU FAdd FMul 分岐 ロード ストア MMX/SSE MMX/SSE MMX/SSE FPmove FPmove FPmove デコード ALU ALU ALU FAdd FMul 分岐 ロード ストア MMX/SSE MMX/SSE MMX/SSE FPmove FPmove FPmove L1 データキャッシュと D-TLB デコード マイクロ コード ROM 4 リネーム/ リネーム/割り当て 4 リタイアメント・ユニット (リオーダーバッファー) リオーダーバッファー) スケジューラー スケジューラー ALU ALU ALU FMul FAdd 分岐 ストア ロード MMX/SSE MMX/SSE MMX/SSE FPmove FPmove FPmove L1 データキャッシュと D-TLB インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 12 マイクロ アーキテクチャーの比較 Intel NetBurst™++ Pipeline Stages Intel® Core™ Micro architecture ** 31 14 2 1 L1 Cache Org. (12K uop Trace Cache/16K Data) (32K I/32K Data) L2 Cache Org. 2 x 2MB 1 x 4MB (shared) 1 4 2 (2x core freq) 3 (1x core freq) 2 x 64-bits 3 x 128-bits 1 3 3 (Add/Mul/Div) 3 (Add/Mul/Div) 1 Up to 2 Threads per core Instr. Decoders Integer Units SIMD Units SIMD Inst. Issued per Clock FP Units FP Inst. Issued per clock (Add + Mul or Div) Power/Socket ++ ** 135W 80W Cedar Mill/Dempsey Intel® Core™ Micro Architectuer = per core © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 13 命令フェッチ およびプリデコード インテル® Core™ マイクロ アーキテクチャーのまとめ 命令キュー 2M/4M 33% 広いパイプ ( 3 本に対して 5 共有 L2 マイクロ 4 本 ) と効率の向上 コード Cache デコード ROM 4 1 クロック当たり 2 倍の最大 リネーム/割り当て 演算スループット 10.6GB/秒 のFSB リタイアメント・ユニット 4 レイテンシーを低減 – (リオーダーバッファー) 必要な場所と時間にデータを提供 スケジューラー ALU マルチコアに最適化された ALU ALU FAdd FMul 分岐 2 倍の帯域幅の共有キャッシュ ロード ストア MMX/SSE MMX/SSE MMX/SSE FPmove FPmove ワイド・ダイナミック・エグゼキューション アドバンスト・デジタル・メディア・ ブースト スマート・メモリー・アクセス アドバンスト・スマート・キャッシュ FPmove エネルギー効率に優れた L1 データキャッシュと D-TLB パフォーマンスの向上 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテリジェント・パワー機能 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 14 現在出荷中の MP Server Dual-Core Intel® Xeon® 7100 processor C O R E 1 C O R E 2 C O R E 1 16M Cache C O R E 2 C O R E 1 16M Cache XMB XMB C O R E 2 16M Cache Truland Platform Intel 8501/8500 C O R E 1 C O R E 2 16M Cache XMB XMB 性能を犠牲にしないプラットフォーム拡張性と電力効率の実現 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 15 2007年 出荷予定の MP Server Quad-Core Tigerton processor on Caneland C O R E 1 TM O O O ® Core OO Intel R R R R R E E E E E Microarchitecture C C C O R E 1 4M Cache 16M Cache 4M Cache 4M Cache 16M Cache 4M Cache 1 2 C C C 3 2 4 C O R E 1 C O R E 2 C O R E 3 C O R E 2 Quad-Core C O R E 4 C O R E 1 C O R E 1 A M B A M B A M B A M B A M B A M B A M B A M B A M B A M B A M B C O R E 3 C O R E 2 C O R E 4 A M B A M B A M B A M B A M B A M B C O R E 2 A M B A M B A M B A M B A M B A M B A M B C O R E 1 4M Cache 16M L2 Cache 4M Cache Shared Caches >2X Memory Capacity A M B A M B Snoop Filter Cache Reduced System Truland Platform I/O Traffic IntelAcceleration 8501/8500 (IOAT2) CLARKSBORO A M B A M B C O R E 1 >2X Bandwidth A M B A M B C O R E 4 3 2 A M B A M B C C 2X O O R R CoresE E 4M Cache 16M Cache 4M Cache Dedicated High Speed Interconnects FBD Memory C O R E 2 性能を犠牲にしないプラットフォーム拡張性と電力効率の実現 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 16 Intel® Xeon® MP プラットフォーム 2003 - 2004 2005 - 2006 DIB FSB • Single-Core 400 • MP front-side bus • Large CPU cache • Centralized Memory MCH SW GCHE DDR-II, 200 800 • Dual-Core • Dual-independent bus • Cache per core • Memory capacity MCH TwinCastle DDR2 400 34.1 Total Theoretical Data Bandwidth (GB/s) 12.8 2007 - 2008 • Quad-Core • Dedicated buses • Shared CPU Caches • Chipset Snoop Filter • Next Gen Memory 10.7 3.2 400MT/s FSB (2002) 667MT/s DIB (2005) 800MT/s DIB (2006) 1066MT/s DHSI (2007) Gallatin/ GCHE Truland/ Twin Castle Truland/ Twin Castle Caneland/ Clarksboro FBD Dedicated High Speed Interconnect Snoop Filter Northbridge Next Generation Chipset マルチコアに最適化されたプラットフォーム © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 17 マルチコア化の価値 スループットの向上による ヘッドルームの確保 データベース エンタープライズ・ アプリケーション RISCの代替 バックエンド 仮想化に理想的 TCO、生産性 柔軟性 ワークロード管理 新しいサービスと機能を実現 データセンター内の 処理密度を増加 平方/m リソース使用率 ビジネスの成長 キャパシティ 性能だけでなく、柔軟なプラットフォームの統合/集約もサポート © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 18 仮想化により最適なクアッドコア クアッドコアのメリット: より高い性能が実現する より迅速な応答性 利用効率の軽減による ヘッドルームの向上が実現する vConsolidate ワークロード Xen リリース 3.0.3*、Red Hat Linux 4 update 4* 相対システム性能 数値が高いほど高性能 より迅速な応答性 より多くの仮想マシンの収容 1.15 1.0 システム利用効率 数値が低いほど高性能 ヘッドルームの向上 68% 68% vConsolidate ワークロードは、混合ワークロード環 境における仮想化性能を計測。 – – – – 33% サーバー・サイド Java MySQL* データベース 商用電子メール Apache* ウェブ・サーバー デュアルコア インテル Xeon 5160 クアッドコア インテル Xeon X5355 デュアルコア インテル Xeon 5160 クアッドコア インテル Xeon X5355 データの出典: インテル社内における計測(2006年11月現在) クアッドコア: より高い性能とさらに余裕のある性能のヘッドルーム インテル社内の仮想化ワークロードを使用した、デュアルコア インテル® Xeon® 5160、クアッドコア インテル® Xeon® 5300番台、デュアルコア AMD Opteron* 2218との性能比較。実際の性能は、システム の構成により異なります。インテル® バーチャライゼーション・テクノロジーを利用するには、同テクノロジーに対応したプロセッサー、チップセット、BIOS、バーチャル・マシン・モニター(VMM)、および同テクノロジーが 有効になっているアプリケーションを搭載したコンピューター・システムが必要です。機能性、性能もしくはその他のバーチャライゼーション・テクノロジーの特長は、ご使用のハードウェアやソフトウェアの構成によって 異なります。インテル® バーチャライゼーション・テクノロジーに対応したBIOS,バーチャル・マシン・モニター(VMM)アプリケーションは、現在開発中です。 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 19 バランスの取れたプラットフォーム・アプローチ プロセッサーのヘッドルーム 1 2 3 4 クアッドコア 2倍のコア数、スレッド数 8MB オンダイ・キャッシュ 業界最高水準の2-wayサーバー性能 メモリーのヘッドルーム 最大容量 64GB 以上 最大帯域幅 21GB/s 信頼性の向上 先進のFB-DIMMメモリー 1 2 ハードウェア・アシスト 業界初 修正なしのゲストOS 32ビット/64ビット対応 特権VMMアクセス ® インテル バーチャライゼーション ・テクノロジー 仮想化サポートの実装 I/O ヘッドルーム インテル® QuickData テクノロジー GbE 最大8ポート I/O スループット:2倍以上1 CPU負荷:40%減2 より高速なデータ移動 6ポート Linux構成と前世代64ビット インテル® Xeon® プロセッサー搭載サーバーとの比較 インテル QuickData テクノロジー非対応の前世代のインテル® Xeon® プロセッサー搭載サーバーとの比較 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 20 将来のプラットフォームへのビジョン 信頼性と安全性 レガシーOS コンテナー App App App OS Partitioned resources メディア・コンテナー App App OS Partitioned resources ビジョン・コンテナー App OS Partitioned resources 集積されたメモリー・コントローラー,グラフィクスなど 再コンフィギュレーション可能なキャッシュ 広いバンド幅を備えた システムメモリーとストレージ Small Small Small Small Small Small Small Small Core Core Core Core Core Core Core Core Small Small Small Small Small Small Small Small Core Core Core Core Core Core Core Core 高速ネットワーク Small Small Small Small Small Small Small Small Core Core Core Core Core Core Core Core Small Small Small Small Small Small Small Small Core Core Core Core Core Core Core Core 高機能オーディ・ビデオ スケーラブルなオンダイ通信網 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 21 ソフトウェア開発者支援… • インテル® ソフトウェア・ネットワーク • インテル® ソフトウェア開発製品 • インテル® ソフトウェア開発製品トレーニング • インテル・ソリューション・センター • 業界イニシアチブの支援 www.intel.co.jp/jp/software © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 22 アプリケーションのスレッド化により マルチコアによる性能を引き出す • ソフトウェアのスレッド化はアプリケーション・ レベルで行われなければいけない – 現状の処理を並列化できるように分割す る – プロセッサーの数に比例して性能を向上 させる • 高度なマルチスレッド・アプリケーションの開 発には、分析、導入、デバッグ、チューニング の各局面でツールの活用が不可欠 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 解析 スレッド化の 導入 デバッグ チューニング インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 23 マルチスレッド・アプリケーションの開発に 包括的で業界をリードするソリューション システム上で実行されている アプリケーションの状態を 視覚化 高度に最適化されたコンパイラー でスケーラブルなソリューション を実現 マルチスレッド特有の 問題点を検出 解析 導入 New デバッグ New パフォーマンスと スケーラビリティーに基づいて チューニング © 2007 Intel Corporation. 無断での引用、転載を禁じます。 チューニング New インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 24 インテル® ソフトウェア開発製品で実現する並列化 • インテル® コンパイラー – • インテル® VTune™ パフォーマンス・アナライザー – • 高度に最適化、スレッド化されたマルチメディア用および科学技術演算用のラ イブラリー インテル® スレッド化ツール – • パフォーマンス上のボトルネックをいち早く発見 インテル® パフォーマンス・ライブラリー – • インテル® プロセッサー上でアプリケーション性能向上を実現し、 開発生産性を向上 スレッディングのエラーを発見し、スレッド化アプリケーションを 最適化して性能を最大化 インテル® スレッディング・ビルディング・ブロック – マルチスレッド・アプリケーション開発でパフォーマンス向上とスケーラビリティ ーを簡素化する C++ テンプレート・ベースのランタイム・ライブラリー インテル® クラスターツール – クラスターベースのアプリケーションの作成、分析、最適化、そして実装を支援 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 25 インテル®ソリューション・センターの概要 常に最新のプラットフォームを準備 (評価システムを含む) インテル®ソフトウェア・ツール 評価版の利用 経験豊富なエンジニア による支援と協業各社と の連携の強化 センターの利用にはインテルとの秘密保持契約の締結が必要になります。 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 26 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 著作権/法律に基づく表示 • 本資料には、設計段階にある製品の情報が含まれています。本資料で提供される情報は、予告なしに変更されることがあります。本資料をもとに設計を行わないで ください。製品を注文する前に、販売代理店まで最新の仕様をお問い合わせください。 • 本資料に掲載されている情報は、インテル製品の概要説明を目的としたものです。製品に付属の売買契約書『Intel‘s Terms and conditions of Sales』に規定 されている場合を除き、インテルはいかなる責を負うものではなく、またインテル製品の販売や使用に関する明示または黙示の保証 (特定目的への適合性、商品性 に関する保証、第三者の特許権、著作権、その他、知的所有権を侵害していないことへの保証を含む) に関しても一切責任を負わないものとします。インテル製品 は、医療、救命、延命措置などの目的への使用を前提としたものではありません。 • インテル製品は、予告なく仕様が変更される場合があります。本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものであり、計画 以外の目的ではご利用になれません。 • 機能や命令の中に「予約済み」または「未定義」と記されているものがありますが、その機能が存在しない状態や何らかの特性を設計の前提にしてはなりません。こ れらの項目は、インテルが将来のために予約いるものです。インテルが将来これらの項目を定義したことにより、衝突が生じたり互換性が失われたりしても、インテ ルは一切責任を負わないものとします。 • 本資料に掲載されているインテル製品は、エラッタと呼ばれる設計上の不具合が含まれている可能性があり、公開されている仕様とは異なる動作をする場合があり ます。現在までに判明しているエラッタの情報については、インテルまお問い合わせください。 • 本資料に表記されている開発コード名は、一般向けに発表または出荷されていない製品、テクノロジー、およびサービスを識別するためにインテルによって使用さ れているものです。これらの名称は製品またはサービスの「商用」名ではなく、商標として機能するように意図されたものではありません。 • 本資料で参照されている資料で資料番号があるもの、およびその他のインテルの印刷物は、インテルの Web サイト (http://www.intel.com) から入手できま す。 • Intel、インテル、Intel ロゴ、Intel.さあ、その先へ。、Intel.さあ、その先へ。ロゴ、Intel Core、Intel NetBurst、Intel XScale、Itanium、Itanium Inside、 Xeon、Xeon Inside は、アメリカ合衆国およびその他の国における Intel Corporation またはその子会社の商標または登録商標です。 © 2006 Intel Corporation. 無断での引用、転載を禁じます。 • *その他の社名、製品名などは、一般に各社の商標または登録商標です。 © 2007 Intel Corporation. 無断での引用、転載を禁じます。 インテル製品は、予告なく仕様が変更される場合があります。 本資料に記載されているすべての製品、日付、および数値は、現在の予想に基づくものです。 28