データシート - Renesas

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データシート - Renesas

データシート
M16C/64A グループ
ルネサスマイクロコンピュータ
R01DS0032JJ0200
Rev.2.00
2011.02.07
概要
1.
1.1
特長
M16C/64A グループは、M16C/60 シリーズ CPU コアを搭載したフラッシュメモリ内蔵マイクロコン
ピュータです。M16C/60シリーズ CPU コアは、高機能命令を持ちながら高い命令効率を持ち、1 M バイト
のアドレス空間 (4Mバイトに拡張可能 ) と、命令を高速に実行する能力を備え、さらに、乗算器があるた
め高速な演算処理が可能です。
また、消費電力が少ない上、動作モードによるパワーコントロールが可能であり、ノイズ対策機構に
より不要輻射ノイズは小さく、ノイズ耐量は大きく設計されています。
多機能タイマ、シリアルインタフェースなど、多彩な周辺機能を内蔵しており、システムの部品点数
を少なくできます。
1.1.1
用途
オーディオ、カメラ、TV、家電、事務機器、通信機器、携帯機器、産業機器、他
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
1. 概要
仕様概要
1.2
M16C/64A グループには 100ピン版があります。
表 1.1~ 表 1.2 に仕様概要を示します。
表 1.1
仕様概要 (100 ピン版 ) (1/2)
分類
CPU
機能
中央演算処理装置
説明
M16C/60 シリーズコア (乗算器 : 16ビット×16 ビット→ 32ビット、
積和演算命令 : 16 ビット×16ビット＋ 32 ビット→ 32ビット )
• 基本命令数: 91
• 最小命令実行時間:40.0ns (f(BCLK)=25MHz、VCC1=VCC2=2.7 ~ 5.5V)
• 動作モード: シングルチップ、メモリ拡張、マイクロプロセッサ
メモリ
電圧検出
クロック
外部バス拡張
ROM、RAM、データ「表 1.3 製品一覧表」を参照してください
フラッシュ
電圧検出回路
• パワーオンリセット
• 電圧検出3点 (電圧検出0、電圧検出 1は検出レベル選択可能)
クロック発生回路
• 4回路
メインクロック、サブクロック、低速オンチップオシレータ (125kHz)、
PLL周波数シンセサイザ
バス
メモリ拡張機能
• 発振停止検出: メインクロック発振停止、再発振検出機能
• 周波数分周回路: 1, 2, 4, 8, 16 分周選択
• 低消費電力機構: ウェイトモード、ストップモード
• リアルタイムクロックあり
• アドレス空間: 1M バイト
• 外部バスインタフェース: 0~3ウェイト挿入可、チップセレクト 4出力、
メモリ空間拡張機能 (4M バイトまで拡張可)、3V、5Vインタフェース
• バス形式: セパレートバス/ マルチプレクスバス切り替え可、
I/Oポート
プログラマブル入出力
ポート
割り込み
ウォッチドッグタイマ
DMA
DMAC
データバス幅切り替え可(8ビット /16ビット )、
アドレスバス本数切り替え可(12本 /16本 /20 本 )
• CMOS入出力 : 85 (プルアップ抵抗設定可能 )
• Nチャネルオープンドレインポート : 3
割り込みベクタ数: 70
外部割り込み入力: 13 (NMI、INT×8、キー入力×4)
割り込み優先レベル: 7 レベル
15 ビット× 1( プリスケーラ付)
リセットスタート機能選択可能
• 4チャネル、サイクルスチール方式
• 起動要因数: 43
• 転送モード: 2 ( 単転送、リピート転送)
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
表 1.2
1. 概要
仕様概要 (100ピン版 ) (2/2)
分類
タイマ
機能
タイマA
説明
16 ビットタイマ× 5
タイマモード、イベントカウンタモード、ワンショットタイマモード、パ
ルス幅変調(PWM) モード
イベントカウンタ二相パルス信号処理 (二相エンコーダ入力 )× 3
プログラマブル出力モード× 3
タイマ B
16 ビットタイマ× 6
タイマモード、イベントカウンタモード、パルス周期測定モード、パルス
幅測定モード
三相モータ制御用タ三相インバータ制御 (タイマ A1、タイマA2、タイマA4、タイマB2使用)
イマ機能
短絡防止タイマ内蔵
リアルタイムクロッ秒、分、時、曜日をカウント
ク
PWM 機能
8 ビット×2
リモコン信号受信機 • 2回路
能
• 4パターン波形マッチング (ヘッダ、データ0、データ1、特殊データ判別)
• 受信バッファ 6バイト (1回路のみ)
• 32kHz 動作
シリアルインタ UART0~UART2、
フェース
UART5~UART7
クロック同期/ 非同期兼用×6チャネル
I2C-bus、IEBus、特殊モード2
SIM (UART2)
SI/O3、SI/O4
クロック同期専用×2 チャネル
マルチマスタI2C-bus インタフェース 1 チャネル
CEC機能 ( 注2)
CEC 送受信、アービトレーションロスト検出、ACK自動送出、32kHz動作
A/Dコンバータ
分解能10 ビット×26 チャネル　サンプル& ホールドあり　変換時間1.72μs
D/A コンバータ
分解能8 ビット×2
CRC演算回路
CRC-CCITT (X16 + X 12 + X5 + 1)、CRC-16 (X16 + X15 + X2 + 1) に準拠
フラッシュメモリ
• プログラム、イレーズ電圧: 2.7V~5.5V
• プログラム、イレーズ回数: 1,000回 (プログラム ROM1、プログラム
ROM2)、10,000回 (データフラッシュ )
• プログラムセキュリティ : ROM コードプロテクト、IDコードチェック
デバッグ機能
動作周波数/ 電源電圧
消費電流
動作周囲温度
パッケージ
注1.
注2.
オンチップデバッグ機能、オンボードフラッシュ書き換え機能、アドレス一
致割り込み×4
25MHz/VCC1=2.7~5.5V、VCC2=2.7V~VCC1
電気的特性に記載
-20 ℃ ~85℃、-40℃~85℃( 注1)
100ピン QFP: PRQP0100JD-B( 旧パッケージコード: 100P6F-A)
100ピン LQFP: PLQP0100KB-A(旧パッケージコード: 100P6Q-A)
動作周囲温度は、「表 1.3 製品一覧表」を参照してください。
CEC 機能は、HDMI (High-Definition Multimedia Interface) で規格化されている CEC 信号の送受信に対応した回
路です。HDMI及び High-Definition Multimedia Interface は、HDMI Licensing, LLCの商標または登録商標です。
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
1.3
1. 概要
製品一覧
表 1.3 に製品一覧表、図 1.1 に型名とメモリサイズ・パッケージ、図 1.2にフラッシュメモリ版のマーキ
ング図 ( 上面図) を示します。
表 1.3
製品一覧表
2010 年 12 月現在
型名
R5F364A6NFA
R5F364A6NFB
R5F364A6DFA
R5F364A6DFB
R5F364AENFA
R5F364AENFB
R5F364AEDFA
R5F364AEDFB
R5F364AKNFA
R5F364AKNFB
R5F364AKDFA
R5F364AKDFB
R5F364AMNFA
R5F364AMNFB
R5F364AMDFA
R5F364AMDFB
ROM容量
RAM 容量
パッケージ
プログラムデータ
ROM2
フラッシュ
128Kバイト 16Kバイト 4Kバイト
12Kバイト PRQP0100JD-B
PLQP0100KB-A
×2ブロック
PRQP0100JD-B
PLQP0100KB-A
256Kバイト 16Kバイト 4Kバイト
20Kバイト PRQP0100JD-B
PLQP0100KB-A
×2ブロック
PRQP0100JD-B
PLQP0100KB-A
31Kバイト PRQP0100JD-B
384Kバイト 16Kバイト 4Kバイト
PLQP0100KB-A
×2ブロック
PRQP0100JD-B
PLQP0100KB-A
512Kバイト 16Kバイト 4Kバイト
31Kバイト PRQP0100JD-B
PLQP0100KB-A
×2ブロック
PRQP0100JD-B
PLQP0100KB-A
プログラム
ROM1
備考
動作周囲温度
-20℃~85 ℃
動作周囲温度
-40℃~85 ℃
動作周囲温度
-20℃~85 ℃
動作周囲温度
-40℃~85 ℃
動作周囲温度
-20℃~85 ℃
動作周囲温度
-40℃~85 ℃
動作周囲温度
-20℃~85 ℃
動作周囲温度
-40℃~85 ℃
(開 ) : 開発中
(計 ) : 計画中
各パッケージの旧パッケージコードは以下のとおりです。
PRQP0100JD-B : 100P6F-A、PLQP0100KB-A : 100P6Q-A
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M16C/64A グループ
型名　R
1. 概要
5 F
3
64A
6 D
FA
パッケージ種類
FA: 外形　PRQP0100JD-B (100P6F-A)
FB: 外形　PLQP0100KB-A (100P6Q-A)
特性コード
N: 動作周囲温度　-20℃~85℃
D: 動作周囲温度　-40℃~85℃
メモリ容量
プログラムROM1/RAM
6: 128Kバイト/12Kバイト
E: 256Kバイト/20Kバイト
K: 384Kバイト/31Kバイト
M: 512Kバイト/31Kバイト
64Aグループ (100ピン)
16ビットマイコン
メモリの種類
F: フラッシュメモリ
ルネサスマイコン
ルネサス半導体
図 1.1
型名とメモリサイズ・パッケージ
M1 6 C
R 5 F 3 6 4 A6 DF A
XXXXXXX
型名 (「図 1.1 型名とメモリサイズ・パッケージ」参照)
ランニング番号 0-9、A-Z (I、O、Qを除く)
01から54までの週コード
西暦年号の末尾1桁
図 1.2
フラッシュメモリ版のマーキング図( 上面図 )
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
1. 概要
ブロック図
1.4
図 1.3 にブロック図を示します。
8
ポートP0
8
ポートP1
8
8
8
ポートP3
ポートP2
8
ポートP4
ポートP5
<VCC2系>
周辺機能
システムクロック発生
UARTまたは
クロック同期形シリアルI/O
(6チャネル)
タイマ(16ビット)
出力系(タイマA)5本
入力系(タイマB)6本
XIN-XOUT
XCIN-XCOUT
PLL周波数シンセサイザ
オンチップオシレータ(125kHz)
クロック同期形シリアルI/O
(8ビット×2チャネル)
三相モータ制御用回路
マルチマスタI2C-busインタフェース
(1チャネル)
リアルタイムクロック
CEC機能
DMAC
(4チャネル)
CRC演算回路
(CRC-CCITT方式またはCRC-16方式)
PWM機能 (8ビット×2)
電圧検出回路
リモコン信号受信機能
(2回路)
パワーオンリセット
オンチップデバッガ
ウォッチドッグタイマ
(15ビット×1)
M16C/60シリーズ CPUコア
A/Dコンバータ
(10ビット×26チャネル)
R0H
R1H
D/Aコンバータ
(8ビット×2回路)
R0L
R1L
SB
ROM
(注1)
USP
R2
R3
ISP
INTB
A0
A1
FB
メモリ
RAM
(注2)
PC
FLG
乗算器
<VCC1系>
ポートP10
ポートP9
8
8
ポートP8
8
ポートP7
8
ポートP6
8
注1. ROM容量は品種によって異なります。
注2. RAM容量は品種によって異なります。
図 1.3
ブロック図(100 ピン版 )
R01DS0032JJ0200 Rev.2.00
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注1.
注2.
注3.
図 1.4
R01DS0032JJ0200 Rev.2.00
2011.02.07
30
29
27
28
26
25
24
21
22
23
20
19
18
17
98
99
16
82
14
15
94
95
12
13
91
92
93
11
90
9
10
8
86
87
7
6
4
5
P0_7/AN0_7/D7
P0_6/AN0_6/D6
P0_5/AN0_5/D5
P0_4/AN0_4/D4
P0_3/AN0_3/D3
P0_2/AN0_2/D2
P0_1/AN0_1/D1
P0_0/AN0_0/D0
P10_7/AN7/KI3
P10_6/AN6/KI2
P10_5/AN5/KI1
P10_4/AN4/KI0
P10_3/AN3
P10_2/AN2
P10_1/AN1
AVSS
P10_0/AN0
VREF
AVCC
P9_7/ADTRG/SIN4
2
3
1
53
52
51
55
54
58
57
56
61
60
59
64
63
62
66
65
69
68
67
71
70
72
76
75
74
73
79
78
77
80
P1_0/CTS6/RTS6/D8
P1_1/CLK6/D9
P1_2/RXD6/SCL6/D10
P1_3/TXD6/SDA6/D11
P1_4/D12
P1_5/INT3/IDV/D13
P1_6/INT4/IDW/D14
P1_7/INT5/IDU/D15
P2_0/AN2_0/A0, [A0/D0], A0
P2_1/AN2_1/A1, [A1/D1], [A1/D0]
P2_2/AN2_2/A2, [A2/D2], [A2/D1]
P2_3/AN2_3/A3, [A3/D3], [A3/D2]
P2_4/INT6/AN2_4/A4, [A4/D4], [A4/D3]
P2_5/INT7/AN2_5/A5, [A5/D5], [A5/D4]
P2_6/AN2_6/A6, [A6/D6], [A6/D5]
P2_7/AN2_7/A7, [A7/D7], [A7/D6]
VSS
P3_0/A8 [A8/D7]
VCC2
P3_1/A9
P3_2/A10
P3_3/A11
P3_4/A12
P3_5/A13
P3_6/A14
P3_7/A15
P4_0/A16
P4_1/A17
P4_2/A18
P4_3/A19
1.5
P9_6/ANEX1/SOUT4
P9_5/ANEX0/CLK4
P9_4/DA1/TB4IN/PWM1
P9_3/DA0/TB3IN/PWM0
P9_2/TB2IN/PMC0/SOUT3
P9_1/TB1IN/PMC1/SIN3
P9_0/TB0IN/CLK3
BYTE
CNVSS
P8_7/XCIN
P8_6/XCOUT
RESET
XOUT
VSS
XIN
VCC1
P8_5/NMI/SD/CEC(注1)
P8_4/INT2/ZP
P8_3/INT1
P8_2/INT0
P8_1/TA4IN/U/CTS5/RTS5
P8_0/TA4OUT/U/RXD5/SCL5
P7_7/TA3IN/CLK5
P7_6/TA3OUT/TXD5/SDA5
P7_5/TA2IN/W
P7_4/TA2OUT/W
P7_3/CTS2/RTS2/TA1IN/V
P7_2/CLK2/TA1OUT/V
P7_1/RXD2/SCL2/SCLMM/TA0IN/TB5IN(注1)
P7_0/TXD2/SDA2/SDAMM/TA0OUT(注1)
M16C/64A グループ
1. 概要
ピン配置図
図 1.4~ 図 1.5にピン配置図 ( 上面図 ) を示します。また、表 1.4~ 表 1.5 に端子名一覧表を示します。
(注3)
81
<VCC2系>
83
84
85
50
49
48
M16C/64Aグループ
47
46
45
88
89
44
43
42
PRQP0100JD-B
(100P6F-A)
(上面図)
41
40
39
38
37
36
96
97
35
34
33
100
<VCC1系>
32
31
P4_4/CTS7/RTS7/CS0
P4_5/CLK7/CS1
P4_6/PWM0/RXD7/SCL7/CS2
P4_7/PWM1/TXD7/SDA7/CS3
P5_0/WRL/WR
P5_1/WRH/BHE
P5_2/RD
P5_3/BCLK
P5_4/HLDA
P5_5/HOLD
P5_6/ALE
P5_7/RDY/CLKOUT
P6_0/RTCOUT/CTS0/RTS0
P6_1/CLK0
P6_2/RXD0/SCL0
P6_3/TXD0/SDA0
P6_4/CTS1/RTS1/CTS0/CLKS1
P6_5/CLK1
P6_6/RXD1/SCL1
P6_7/TXD1/SDA1
Ｎチャネルオープンドレイン出力です。
パッケージの1ピンの位置は「外形寸法図」で確認してください。
端子名の［］ (大カッコ)は、その中が1つの信号機能名であることを示します。
100ピン版ピン配置図( 上面図)
Page 7 of 86
M16C/64A グループ
1. 概要
図 1.5
51
52
53
54
56
55
58
57
59
61
60
62
64
63
<VCC2系>
78
48
79
47
80
81
82
46
45
44
M16C/64Aグループ
83
84
85
43
42
41
40
86
87
88
39
38
PLQP0100KB-A
(100P6Q-A)
(上面図)
89
90
91
92
93
37
36
35
34
33
94
32
31
30
95
96
29
97
<VCC1系>
25
24
23
21
22
20
19
18
17
16
15
P4_2/A18
P4_3/A19
P4_4/CTS7/RTS7/CS0
P4_5/CLK7/CS1
P4_6/PWM0/RXD7/SCL7/CS2
P4_7/PWM1/TXD7/SDA7/CS3
P5_0/WRL/WR
P5_1/WRH/BHE
P5_2/RD
P5_3/BCLK
P5_4/HLDA
P5_5/HOLD
P5_6/ALE
P5_7/RDY/CLKOUT
P6_0/RTCOUT/CTS0/RTS0
P6_1/CLK0
P6_2/RXD0/SCL0
P6_3/TXD0/SDA0
P6_4/CTS1/RTS1/CTS0/CLKS1
P6_5/CLK1
P6_6/RXD1/SCL1
P6_7/TXD1/SDA1
P7_0/TXD2/SDA2/SDAMM/TA0OUT(注1)
P7_1/RXD2/SCL2/SCLMM/TA0IN/TB5IN(注1)
P7_2/CLK2/TA1OUT/V
RESET
XOUT
VSS
XIN
VCC1
P8_5/NMI/SD/CEC(注1)
P8_4/INT2/ZP
P8_3/INT1
P8_2/INT0
P8_1/TA4IN/U/CTS5/RTS5
P8_0/TA4OUT/U/RXD5/SCL5
P7_7/TA3IN/CLK5
P7_6/TA3OUT/TXD5/SDA5
P7_5/TA2IN/W
P7_4/TA2OUT/W
P7_3/CTS2/RTS2/TA1IN/V
9
10
8
7
6
4
5
14
26
13
100
12
28
27
11
99
98
P9_4/DA1/TB4IN/PWM1
P9_3/DA0/TB3IN/PWM0
P9_2/TB2IN/PMC0/SOUT3
P9_1/TB1IN/PMC1/SIN3
P9_0/TB0IN/CLK3
BYTE
CNVSS
P8_7/XCIN
P8_6/XCOUT
注1.
注2.
注3.
66
65
68
67
69
72
71
70
50
49
1
P10_1/AN1
AVSS
P10_0/AN0
VREF
AVCC
P9_7/ADTRG/SIN4
P9_6/ANEX1/SOUT4
P9_5/ANEX0/CLK4
76
77
2
3
P1_2/RXD6/SCL6/D10
P1_1/CLK6/D9
P1_0/CTS6/RTS6/D8
P0_7/AN0_7/D7
P0_6/AN0_6/D6
P0_5/AN0_5/D5
P0_4/AN0_4/D4
P0_3/AN0_3/D3
P0_2/AN0_2/D2
P0_1/AN0_1/D1
P0_0/AN0_0/D0
P10_7/AN7/KI3
P10_6/AN6/KI2
P10_5/AN5/KI1
P10_4/AN4/KI0
P10_3/AN3
P10_2/AN2
74
73
75
P1_3/TXD6/SDA6/D11
P1_4/D12
P1_5/INT3/IDV/D13
P1_6/INT4/IDW/D14
P1_7/INT5/IDU/D15
P2_0/AN2_0/A0, [A0/D0], A0
P2_1/AN2_1/A1, [A1/D1], [A1/D0]
P2_2/AN2_2/A2, [A2/D2], [A2/D1]
P2_3/AN2_3/A3, [A3/D3], [A3/D2]
P2_4/INT6/AN2_4/A4, [A4/D4], [A4/D3]
P2_5/INT7/AN2_5/A5, [A5/D5], [A5/D4]
P2_6/AN2_6/A6, [A6/D6], [A6/D5]
P2_7/AN2_7/A7, [A7/D7], [A7/D6]
VSS
P3_0/A8 [A8/D7]
VCC2
P3_1/A9
P3_2/A10
P3_3/A11
P3_4/A12
P3_5/A13
P3_6/A14
P3_7/A15
P4_0/A16
P4_1/A17
(注3)
Ｎチャネルオープンドレイン出力です。
パッケージの1ピンの位置は「外形寸法図」で確認してください。
端子名の［］ (大カッコ)は、その中が1つの信号機能名であることを示します。
100ピン版ピン配置図( 上面図)
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
表 1.4
1. 概要
100ピン版端子名一覧表 (1/2)
周辺機能の入出力端子
Pin No.
FA
FB
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
99
100
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
34
32
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
制御端子
ポート
割り込み
P9_6
P9_5
P9_4
P9_3
P9_2
P9_1
P9_0
BYTE
CNVSS
XCIN
XCOUT
RESET
XOUT
VSS
XIN
VCC1
シリアルインタフェース
SOUT4
CLK4
TB4IN/PWM1
TB3IN/PWM0
TB2IN/PMC0
TB1IN/PMC1
TB0IN
A/Dコンバータ
D/Aコンバータ
ANEX1
ANEX0
DA1
DA0
バス制御端子
SOUT3
SIN3
CLK3
P8_7
P8_6
P8_5
P8_4
P8_3
P8_2
P8_1
P8_0
P7_7
P7_6
P7_5
P7_4
P7_3
P7_2
P7_1
P7_0
P6_7
P6_6
P6_5
P6_4
CLKOUT
タイマ
P6_3
P6_2
P6_1
P6_0
P5_7
P5_6
P5_5
P5_4
P5_3
P5_2
P5_1
P5_0
P4_7
P4_6
P4_5
P4_4
R01DS0032JJ0200 Rev.2.00
2011.02.07
NMI
INT2
INT1
INT0
SD
ZP
CEC
TA4IN/U
TA4OUT/U
TA3IN
TA3OUT
TA2IN/W
TA2OUT/W
TA1IN/V
TA1OUT/V
TA0IN/TB5IN
TA0OUT
CTS5/RTS5
RXD5/SCL5
CLK5
TXD5/SDA5
RTCOUT
PWM1
PWM0
CTS2/RTS2
CLK2
RXD2/SCL2/SCLMM
TXD2/SDA2/SDAMM
TXD1/SDA1
RXD1/SCL1
CLK1
CTS1/RTS1/CTS0/
CLKS1
TXD0/SDA0
RXD0/SCL0
CLK0
CTS0/RTS0
TXD7/SDA7
RXD7/SCL7
CLK7
CTS7/RTS7
RDY
ALE
HOLD
HLDA
BCLK
RD
WRH/BHE
WRL/WR
CS3
CS2
CS1
CS0
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M16C/64A グループ
表 1.5
1. 概要
100ピン版端子名一覧表 (2/2)
周辺機能の入出力端子
Pin No.
FA
FB
制御端子
ポート
割り込み
タイマ
シリアルインタフェース
バス制御端子
A/D コンバータ
D/A コンバータ
51
49
P4_3
A19
52
50
P4_2
A18
53
51
P4_1
A17
54
52
P4_0
A16
55
53
P3_7
A15
56
54
P3_6
A14
57
55
P3_5
A13
58
56
P3_4
A12
59
57
P3_3
A11
60
58
P3_2
A10
61
59
P3_1
A9
62
60
63
61
P3_0
A8, [A8/D7]
VCC2
64
62
65
63
VSS
P2_7
AN2_7
A7, [A7/D7], [A7/D6]
66
64
P2_6
AN2_6
A6, [A6/D6], [A6/D5]
67
65
P2_5
INT7
AN2_5
A5, [A5/D5], [A5/D4]
68
66
P2_4
INT6
AN2_4
A4, [A4/D4], [A4/D3]
69
67
P2_3
AN2_3
A3, [A3/D3], [A3/D2]
70
68
P2_2
AN2_2
A2, [A2/D2], [A2/D1]
71
69
P2_1
AN2_1
A1, [A1/D1], [A1/D0]
AN2_0
A0, [A0/D0], A0
72
70
P2_0
73
71
P1_7
INT5
IDU
D15
74
72
P1_6
INT4
IDW
D14
INT3
IDV
75
73
P1_5
76
74
P1_4
D13
77
75
P1_3
TXD6/SDA6
D11
78
76
P1_2
RXD6/SCL6
D10
79
77
P1_1
CLK6
D9
CTS6/RTS6
D12
80
78
P1_0
81
79
P0_7
AN0_7
D7
82
80
P0_6
AN0_6
D6
83
81
P0_5
AN0_5
D5
84
82
P0_4
AN0_4
D4
85
83
P0_3
AN0_3
D3
86
84
P0_2
AN0_2
D2
87
85
P0_1
AN0_1
D1
88
86
P0_0
AN0_0
D0
89
87
P10_7
KI3
D8
AN7
90
88
P10_6
KI2
AN6
91
89
P10_5
KI1
AN5
KI0
92
90
P10_4
93
91
P10_3
AN3
AN4
94
92
P10_2
AN2
95
93
P10_1
AN1
96
94
97
95
P10_0
AN0
98
96
VREF
99
97
AVCC
100
98
AVSS
P9_7
R01DS0032JJ0200 Rev.2.00
2011.02.07
SIN4
ADTRG
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M16C/64A グループ
1. 概要
端子機能の説明
1.6
表 1.6
端子機能の説明(100ピン版 ) (1/3)
分類
電源入力
端子名
入出力電源系統
VCC1, VCC2 入力
VSS
アナログ電源入力 AVCC
AVSS
機能
－
VCC1、VCC2端子には、2.7V~5.5Vを入力してください。入
力条件は VCC1 ≧ VCC2です。
VSS端子には、0Vを入力してください。
入力
VCC1
A/Dコンバータ、D/Aコンバータの電源入力です。AVCC 端子
は VCC1 に接続してください。AVSS 端子は VSSに接続してく
ださい。
リセット入力
RESET
入力
VCC1
この端子に“L”を入力すると、マイクロコンピュータはリ
セット状態になります。
CNVSS
CNVSS
入力
VCC1
プロセッサモードを切り替えるための端子です。リセット後、
シングルチップモードで動作を開始する場合、抵抗を介して
VSSに接続してください。マイクロプロセッサモードで動作
を開始する場合 VCC1 に接続してください。
外部データバス幅 BYTE
切り替え入力
入力
VCC1
外部領域のデータバスを切り替えるための端子です。この端子
が“L”の場合16ビット、“H”の場合 8ビットになります。ど
ちらかに固定してください。シングルチップモードでは、VSS
に接続してください。
バス制御端子
D0~D7
入出力 VCC2
セパレートバスを選択している領域をアクセスしたときデータ
(D0~D7) の入出力を行います。
D8~D15
入出力 VCC2
外部データバスが16 ビットでセパレートバスを選択している
領域をアクセスしたときデータ (D8~D15)の入出力を行います。
A0~A19
出力
アドレスA0~A19 を出力します。
A0/D0~
A7/D7
入出力 VCC2
外部データバスが8 ビットでマルチプレクスバスを選択してい
る領域をアクセスしたときデータ (D0~D7) の入出力と、アドレ
ス (A0~A7)の出力を時分割で行います。
A1/D0~
A8/D7　入出力 VCC2
外部データバスが 16 ビットでマルチプレクスバスを選択して
いる領域をアクセスしたときデータ (D0~D7) の入出力と、アド
レス(A1~A8)の出力を時分割で行います。
CS0~CS3
出力
VCC2
チップセレクト信号でアクセス空間の指定に使用します。
WRL/WR
WRH/BHE
RD
出力
VCC2
WRL、WRH、(WR、BHE)、RD 信号を出力します。プログラ
ムでWRL、WRH または、BHE、WR を切り替えられます。
・WRL、WRH、RD選択時
外部データバスが16 ビットの場合、WRL 信号が“L”のとき
は偶数番地に、WRH信号が“L”のときは奇数番地に書きま
す。RD 信号が“L”のとき読み出します。
・WR、BHE、RD 選択時
WR 信号が“L”のとき書き込みます。RD 信号が“L”のとき
読み出します。BHE信号が“L”のとき奇数番地をアクセスし
ます。外部データバスが 8ビットのとき、このモードを使用し
てください。
ALE
出力
VCC2
アドレスをラッチするための信号です。
HOLD
入力
VCC2
HOLD 入力は使用できません。HOLD端子は抵抗を介して
VCC2 に接続 (プルアップ)してください。
HLDA
出力
VCC2
ホールド状態の期間、“L”を出力します。
RDY
入力
VCC2
入力が“L”の期間、マイクロコンピュータのバスはウェイト
状態になります。
VCC2
電源系統: 外部バス関連の端子の電源系統を分け VCC2 系としました。このため、VCC1系とは異なる電圧でインタ
フェースできます。
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
表 1.7
1. 概要
端子機能の説明(100ピン版 ) (2/3)
分類
メインクロック入力
XIN
メインクロック出力
XOUT
サブクロック入力
XCIN
サブクロック出力
XCOUT
BCLK出力
クロック出力
BCLK
CLKOUT
INT割り込み入力
INT0~INT2
INT3~INT7
NMI
KI0~KI3
TA0OUT~
TA4OUT
NMI割り込み入力
キー入力割り込み入力
タイマA
タイマB
三相モータ制御用
タイマ
端子名
TA0IN~TA4IN
ZP
TB0IN~TB5IN
U, U, V, V, W, W
SD
IDU, IDV, IDW
リアルタイムクロック出力 RTCOUT
PWM0, PWM1
PWM出力
リモコン信号受信入力
シリアルインタフェース
UART0~UART2,
UART5~UART7
UART0~UART2,
UART5~UART7
I2Cモード
シリアルインタフェース
SI/O3, SI/O4
注1.
注 2.
PMC0, PMC1
CTS0~CTS2,
CTS5
CTS6, CTS7
RTS0~RTS2,
RTS5
RTS6, RTS7
CLK0~CLK2,
CLK5
CLK6, CLK7
RXD0~RXD2,
RXD5
RXD6, RXD7
TXD0~TXD2,
TXD5
TXD6, TXD7
CLKS1
SDA0~SDA2,
SDA5
SDA6, SDA7
SCL0~SCL2,
SCL5
SCL6, SCL7
CLK3, CLK4
SIN3, SIN4
SOUT3, SOUT4
入出力電源系統
機能
VCC1
メインクロック発振回路の入出力です。XIN端子とXOUT端子
入力
の間にはセラミック共振子、または水晶発振子を接続してく
VCC1
出力
ださい(注1)。外部で生成したクロックを入力する場合は、
XIN端子からクロックを入力し、XOUT端子は開放にしてくだ
さい。
VCC1
サブクロック発振回路の入出力です。XCIN端子とXCOUT端
入力
子の間には水晶発振子を接続してください(注1)。外部で生成
VCC1
出力
したクロックを入力する場合は、XCIN端子からクロックを入
力し、XCOUT端子は開放にしてください。
VCC2
出力
BCLK信号を出力します。
VCC2
fC、f1、f8、またはf32と同じ周期のクロックを出力します。
出力
VCC1
入力
INT割り込みの入力です。
VCC2
入力
VCC1
入力
NMI割り込みの入力です。
VCC1
入力
入出力 VCC1
入力
入力
入力
出力
入力
入力
出力
出力
入力
入力
VCC1
VCC1
VCC1
VCC1
VCC1
VCC2
VCC1
VCC1,
VCC2
VCC1
VCC1
入力
出力
VCC2
VCC1
キー入力割り込みの入力です。
タイマA0~A4の入出力です (ただし、TA0OUTの出力は
Nチャネルオープンドレイン)。
タイマ A0~A4の入力です。
Z相の入力です。
タイマB0~B5の入力です。
三相モータ制御用タイマの出力です。
強制遮断入力です。
位置データの入力です。
リアルタイムクロックの出力です。
PWM出力です。
リモコン信号受信機能の入力です。
送信制御用入力です。
受信制御用出力です。
VCC2
出力
入出力 VCC1
送受信クロック入出力です。
入出力 VCC2
VCC1
入力
シリアルデータ入力です。
入力
出力
シリアルデータ出力です。(注 2)
VCC2
VCC1
VCC2
出力
VCC1
出力
入出力 VCC1
送受信クロック複数端子出力機能の出力です。
シリアルデータ入出力です。
入出力 VCC2
入出力 VCC1
送受信クロック入出力です。
入出力
入出力
入力
出力
送受信クロック入出力です。
シリアルデータ入力です。
シリアルデータ出力です。
VCC2
VCC1
VCC1
VCC1
発振特性は発振子メーカに問い合わせてください。
TXD2, SDA2, SCL2 の出力はＮチャネルオープンドレインです。TXDi (i=0, 1, 5~7)、SDAi, SCLiの出力はCMOS
出力で、プログラムで Nチャネルオープンドレイン出力に変更できます。
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
表 1.8
1. 概要
端子機能の説明(100ピン版 ) (3/3)
分類
端子名
SDAMM
マルチマスタ
I2C-bus
インタフェース SCLMM
入出力
電源系統
機能
入出力 VCC1
シリアルデータ入出力です。(出力は N チャネルオープンド
レイン)
入出力 VCC1
送受信クロック入出力です。(出力は N チャネルオープンド
レイン )
CEC入出力
CEC
入出力 VCC1
CEC 入出力です。(出力はNチャネルオープンドレイン)
基準電圧入力
VREF
入力
VCC1
A/DコンバータとD/A コンバータの基準電圧入力です。
入力
VCC1
アナログ入力です。
AN0_0~AN0_7
AN2_0~AN2_7
入力
VCC2
ADTRG
入力
VCC1
外部トリガ入力です。
ANEX0, ANEX1
拡張アナログ入力です。
D/Aコンバータの出力です。
A/Dコンバータ AN0~AN7
入力
VCC1
D/A コンバータ DA0,DA1
出力
VCC1
入出力ポート
P0_0~P0_7
P1_0~P1_7
P2_0~P2_7
P3_0~P3_7
P4_0~P4_7
P5_0~P5_7
入出力 VCC2
CMOS の 8ビット入出力ポートです。入出力を選択するた
めの方向レジスタを持ち、1端子ごとに入力ポート、また
は出力ポートにできます。
入力ポートは、4 ビット単位でプルアップ抵抗の有無を選
択できます。
P6_0~P6_7
P7_0~P7_7
P8_0~P8_7
P9_0~P9_7
P10_0~P10_7
入出力 VCC1
P0 と同等の機能を持つ8ビット入出力ポートです。ただ
し、P7_0, P7_1, P8_5の出力は N チャネルオープンドレイ
ン出力。プルアップはありません。
P8_5は、NMI と端子を共用しています。NMIの入力レベル
を確認できます。
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M16C/64A グループ
2.
2. 中央演算処理装置
中央演算処理装置
図 2.1 に CPUのレジスタを示します。CPU には 13 個のレジスタがあります。これらのうち、R0、R1、R2、
R3、A0、A1、FB はレジスタバンクを構成しています。レジスタバンクは 2 セットあります。
b31
b15
b8 b7
R2
R0H(R0の上位)
R0L(R0の下位)
R3
R1H(R1の上位)
R1L(R1の下位)
b0
データレジスタ(注1)
R2
R3
A0
アドレスレジスタ(注1)
A1
FB
b19
b15
フレームベースレジスタ(注1)
b0
割り込みテーブルレジスタ
INTBL
INTBH
INTBHはINTBの上位4ビット、 INTBLはINTBの
下位16ビットです。
b19
b0
PC
プログラムカウンタ
b15
b0
ユーザスタックポインタ
USP
ISP
割り込みスタックポインタ
SB
スタティックベースレジスタ
b15
b0
フラグレジスタ
FLG
b15
b8
IPL
b7
U I
b0
O B S Z D C
キャリフラグ
デバッグフラグ
ゼロフラグ
サインフラグ
レジスタバンク指定フラグ
オーバフローフラグ
割り込み許可フラグ
スタックポインタ指定フラグ
予約領域
プロセッサ割り込み優先レベル
予約領域
注1.　これらのレジスタは、レジスタバンクを構成しています。レジスタバンクは2セットあります。
図2.1
CPU のレジスタ
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
2. 中央演算処理装置
データレジスタ(R0、R1、R2、R3)
2.1
R0 は 16 ビットで構成されており、主に転送や算術、論理演算に使用します。R1~R3 は R0と同様です。
R0 は、上位 (R0H) と下位 (R0L)を別々に 8 ビットのデータレジスタとして使用できます。R1H、R1L は
R0H、R0L と同様です。R2 と R0 を組み合わせて 32 ビットのデータレジスタ (R2R0)として使用できます。
R3R1は R2R0と同様です。
アドレスレジスタ(A0、A1)
2.2
A0 は 16 ビットで構成されており、アドレスレジスタ間接アドレッシング、アドレスレジスタ相対ア
ドレッシングに使用します。また、転送や算術、論理演算に使用します。A1 は A0 と同様です。
A1 と A0を組み合わせて 32 ビットのアドレスレジスタ(A1A0) として使用できます。
フレームベースレジスタ(FB)
2.3
FB は 16ビットで構成されており、FB 相対アドレッシングに使用します。
割り込みテーブルレジスタ(INTB)
2.4
INTB は 20ビットで構成されており、可変割り込みベクタテーブルの先頭番地を示します。
プログラムカウンタ(PC)
2.5
PC は 20ビットで構成されており、次に実行する命令の番地を示します。
ユーザスタックポインタ(USP)、割り込みスタックポインタ (ISP)
2.6
スタックポインタ (SP) は、USP と ISP の 2 種類あり、ともに 16ビットで構成されています。
USP と ISP は FLG の U フラグで切り替えられます。
スタティックベースレジスタ(SB)
2.7
SB は 16ビットで構成されており、SB 相対アドレッシングに使用します。
フラグレジスタ(FLG)
2.8
FLG は 11ビットで構成されており、CPU の状態を示します。
2.8.1
キャリフラグ(C フラグ)
算術論理ユニットで発生したキャリ、ボロー、シフトアウトしたビットなどを保持します。
2.8.2
デバッグフラグ (D フラグ)
D フラグはデバッグ専用です。“0”にしてください。
2.8.3
ゼロフラグ(Z フラグ)
演算の結果が 0 のとき“1”になり、それ以外のとき“0”になります。
2.8.4
サインフラグ(S フラグ)
演算の結果が負のとき“1”になり、それ以外のとき“0”になります。
2.8.5
レジスタバンク指定フラグ (B フラグ )
B フラグが“0”の場合、レジスタバンク 0 が指定され、
“1”の場合、レジスタバンク 1 が指定されます。
R01DS0032JJ0200 Rev.2.00
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2. 中央演算処理装置
オーバフローフラグ (O フラグ )
2.8.6
演算の結果がオーバフローしたときに“1”になります。それ以外では“0”になります。
割り込み許可フラグ (I フラグ )
2.8.7
マスカブル割り込みを許可するフラグです。
I フラグが“0”の場合、マスカブル割り込みは禁止され、
“1”の場合、許可されます。
割り込み要求を受け付けると、I フラグは“0”になります。
スタックポインタ指定フラグ (Uフラグ)
2.8.8
U フラグが“0”の場合、ISP が指定され、
“1”の場合、USP が指定されます。
ハードウェア割り込み要求を受け付けたとき、またはソフトウェア割り込み番号 0~31 の INT 命令
を実行したとき、U フラグは“0”になります。
プロセッサ割り込み優先レベル (IPL)
2.8.9
IPL は 3 ビットで構成されており、レベル 0~7 までの 8 段階のプロセッサ割り込み優先レベルを指定
します。
要求があった割り込みの優先レベルが、IPLより大きい場合、その割り込み要求は許可されます。
2.8.10
予約領域
書く場合、
“0”を書いてください。読んだ場合、その値は不定。
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
3. アドレス空間
アドレス空間
3.
3.1
アドレス空間
アドレス空間は 00000h 番地から FFFFFh 番地までの 1M バイトあります。また、メモリ空間拡張機能を
用いてアドレス空間を 4M バイトに拡張できます。この場合、40000h 番地から BFFFFh 番地がバンク 0 か
らバンク 7 の外部領域として使用できます。図 3.1 にアドレス空間を示します。アクセスできる領域は、
プロセッサモードや、各制御ビットの状態によって違います。
メモリ拡張モード
00000h
SFR
00400h
内部RAM
予約領域
04000h
0D000h
アドレス空間
1Mバイト
外部領域
SFR
0D800h
外部領域
0E000h
内部ROM
(データフラッシュ)
内部ROM
(プログラムROM2)
10000h
14000h
27000h
内部RAMは
00400h番地から
上位方向に配置
4Mバイトモードの場合
データフラッシュ
有効の場合
バンク7
プログラムROM2
有効の場合
バンク6
バンク5
外部領域
バンク4
バンク3
バンク2
予約領域
28000h
バンク1
40000h
外部領域
バンク0
BFFFFh
D0000h
予約領域
内部ROM
(プログラムROM1)
FFFFFh
512Kバイト×8
プログラムROM1は
FFFFFh番地から
下位方向に配置
注1.　予約領域をアクセスしないでください。
注2.　上図は次の条件の場合です。
・PM1レジスタのPM13ビットが“0”(04000h~0CFFFh、80000h~CFFFFh番地は外部領域)
図 3.1
アドレス空間
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
3.2
3. アドレス空間
メモリ配置
SFR は、00000h 番地から 003FFh 番地と、0D000h 番地から 0D7FFh 番地に配置されています。ここには
周辺機能の制御レジスタが配置されています。SFR のうち何も配置されていない領域はすべて予約領域
のため、アクセスしないでください。
内部 RAM は 00400h 番地から上位方向に配置されます。たとえば 10K バイトの内部 RAM は、00400h 番
地から 02BFFh 番地に配置されます。内部 RAM はデータ格納以外に、サブルーチン呼び出しや割り込み
時のスタックとしても使用します。
内部 ROM はフラッシュメモリです。内部 ROM にはデータフラッシュ、プログラム ROM1、プログラム
ROM2 があります。
データフラッシュは、0E000h 番地から 0FFFFh 番地に配置されます。この領域は主にデータ格納用です
が、プログラムを格納することもできます。
プログラム ROM2 は、10000h番地から 13FFFh 番地に配置されます。プログラム ROM1 は、FFFFFh 番地
から下位方向に配置されます。たとえば 64K バイトのプログラム ROM1は、F0000h 番地から FFFFFh 番地
に配置されます。
スペシャルページベクタテーブルは FFE00h番地から FFFD7h 番地に配置されます。このベクタは JMPS
命令または JSRS 命令で使用します (「M16C/60、M16C/20、M16C/Tiny シリーズソフトウェアマニュアル」
参照 )。
割り込みの固定ベクタテーブルは FFFDCh 番地から FFFFFh 番地に配置されます。割り込みの可変ベク
タテーブルは、INTBレジスタに設定された先頭番地から 256 バイトの領域に配置されます。
図 3.2 にメモリ配置を示します。
00000h
内部RAM
00400h
SFR
内部RAM
XXXXXh
容量
XXXXXh番地
12Kバイト
033FFh
20Kバイト
053FFh
0D000h
31Kバイト
07FFFh
0D800h
外部領域
0E000h
内部ROM
(データフラッシュ)
内部ROM
(プログラムROM2)
予約領域 (注1)
10000h
14000h
27000h
SFR
13000h
13FF0h
13FFFh
予約領域 (注1)
可変ベクタテーブル
外部領域
128Kバイト
E0000h
256Kバイト
C0000h
384Kバイト
A0000h
512Kバイト
80000h
ユーザブート
コード領域
外部領域
28000h
プログラムROM1
YYYYYh番地
容量
オンチップデバッガ
モニタ領域
INTBレジスタの示す
番地から256バイト
80000h
予約領域 (注1)
FFE00h
FFFD8h
YYYYYh
内部ROM
(プログラムROM1)
FFFFFh
FFFDCh
FFFFFh
スペシャルページ
ベクタテーブル
予約領域 (注3)
固定ベクタテーブル
IDコード格納番地
OFS1番地
注1.　予約領域をアクセスしないでください。
注2.　図は次の条件の場合です。
・メモリ拡張モード
・PM1レジスタのPM10ビットが“1”(0E000h~0FFFFh番地はデータフラッシュ)
・PRG2CレジスタのPRG2C0ビットが“0”(プログラムROM2有効)
・PM1レジスタのPM13ビットが“1”(内部RAM全領域使用可能、 80000h番地以降のプログラム
ROM1全領域使用可能)
注3.　データは“FFh”にしておいてください。
図 3.2
メモリ配置
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
3.3
3. アドレス空間
プロセッサモードによる違い
アクセスできる領域は、プロセッサモードや、各制御ビットの状態によって違います。図 3.3 にプロ
セッサモードによる違いを示します。
シングルチップモードでは、SFR、内部 RAM、内部 ROM がアクセスできます。
メモリ拡張モードでは、SFR、内部 RAM、内部 ROM、外部領域がアクセスできます。また、メモリ空
間拡張機能を用いてアドレス空間を 4M バイトに拡張できます。
マイクロプロセッサモードでは、SFR、内部 RAM、外部領域がアクセスできます。また、メモリ空間
拡張機能を用いてアドレス空間を 4Mバイトに拡張できます。なお、固定ベクタテーブルに当たる FFFDCh
番地から FFFFFh 番地には ROMを配置してください。
シングルチップモード
00000h
SFR
00400h
内部RAM
メモリ拡張モード
00000h
00400h
内部RAM
予約領域
0D000h
0D800h
0E000h
10000h
SFR
SFR
予約領域
予約領域
0D000h
SFR
予約領域
0D800h
外部領域
内部ROM
(データフラッシュ)
0E000h
内部ROM
(データフラッシュ)
内部ROM
(プログラムROM2)
10000h
内部ROM
(プログラムROM2)
14000h
マイクロプロセッサモード
00000h
SFR
00400h
内部RAM
14000h
27000h
0D000h
SFR
0D800h
外部領域
外部領域
予約領域
27000h
予約領域
28000h
28000h
外部領域
予約領域
80000h
外部領域
または予約領域
内部ROM
(プログラムROM1)
FFFFFh
外部領域
内部ROM
(プログラムROM1)
FFFFFh
FFFFFh
注1.　予約領域をアクセスしないでください。
注2.　上図は次の条件の場合です。
シングルチップモード、メモリ拡張モード
・PM1レジスタのPM10ビットが“1”(0E000h~0FFFFh番地はデータフラッシュ)
・PRG2CレジスタのPRG2C0ビットが“0”(プログラムROM2有効)
・PM1レジスタのPM13ビットが“1”(内部RAM全領域使用可能、 80000h番地以降のプログラムROM1
全領域使用可能）
マイクロプロセッサモード
・PM10ビットが“0”(0E000h～0FFFFhはCS2領域)
・PRG2C0ビットが“1”(プログラムROM2無効)
図 3.3
プロセッサモードによる違い
R01DS0032JJ0200 Rev.2.00
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4.
4. SFR
SFR
4.1
SFR
SFR (Special Function Register) は、周辺機能の制御レジスタです。
表 4.1
SFR一覧 (1) ( 注 1)
番地
0000h
0001h
0002h
0003h
0004h
レジスタ
プロセッサモードレジスタ0
シンボル
PM0
リセット後の値
0000 0000b
(CNVSS端子が“L”)
0000 0011b
(CNVSS端子が“H”) (注2)
0005h
0006h
0007h
0008h
0009h
000Ah
000Bh
000Ch
000Dh
000Eh
000Fh
0010h
0011h
0012h
0013h
0014h
0015h
0016h
0017h
0018h
プロセッサモードレジスタ1
システムクロック制御レジスタ0
システムクロック制御レジスタ1
チップセレクト制御レジスタ
PM1
CM0
CM1
0000 1000b
0100 1000b
0010 0000b
CSR
01h
プロテクトレジスタ
データバンクレジスタ
発振停止検出レジスタ
PRCR
DBR
CM2
00h
00h
0X00 0010b (注 3)
プログラム2 領域制御レジスタ
PRG2C
XXXX XX00b
周辺クロック選択レジスタ
PCLKR
0000 0011b
時計用プリスケーラリセットフラグ
CPSRF
0XXX XXXXb
リセット要因判別レジスタ
RSTFR
XX00 001Xb
電圧検出 2 回路フラグレジスタ
電圧検出回路動作許可レジスタ
チップセレクト拡張制御レジスタ
PLL制御レジスタ 0
VCR1
VCR2
0000 1000b (注 5)
00h ( 注5)
CSE
PLC0
00h
0X01 X010b
プロセッサモードレジスタ2
PM2
XX00 0X01b
( ハードウェアリセット ) ( 注4)
0019h
001Ah
001Bh
001Ch
001Dh
001Eh
001Fh
X: 不定です。
注1.
注2.
注3.
注4.
注5.
空欄は予約領域です。アクセスしないでください。
次のビットは、ソフトウェアリセット、ウォッチドッグタイマリセット、発振停止検出リセット、電圧監視 1 リセッ
ト、電圧監視2 リセット時は変化しません。
PM0レジスタの PM00、PM01 ビット
CM20、CM21、CM27 ビットは発振停止検出リセット時は変化しません。
RSTFRレジスタの各ビットは、リセットの種類によって状態が異なります。
ハードウェアリセットの場合です。詳細は各レジスタの説明を参照してください。
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表 4.2
4. SFR
SFR一覧 (2) ( 注 1)
番地
0020h
0021h
0022h
0023h
0024h
0025h
0026h
0027h
0028h
レジスタ
シンボル
リセット後の値
電圧監視機能選択レジスタ
VWCE
00h
電圧検出 1 レベル選択レジスタ
VD1LS
0000 1010b (注 2)
0029h
002Ah
002Bh
電圧監視 0 回路制御レジスタ
電圧監視 1 回路制御レジスタ
VW0C
002Ch
電圧監視 2 回路制御レジスタ
1000 XX10b (注 2)
1000 1010b (注 2)
1000 0X10b (注 2)
VW1C
VW2C
002Dh
002Eh
002Fh
0030h
0031h
0032h
0033h
0034h
0035h
0036h
0037h
0038h
0039h
003Ah
003Bh
003Ch
003Dh
003Eh
003Fh
X: 不定です。
注1.
注2.
空欄は予約領域です。アクセスしないでください。
ハードウェアリセットの場合です。詳細は各レジスタの説明を参照してください
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表 4.3
4. SFR
SFR一覧 (3) ( 注 1)
番地
0040h
0041h
0042h
0043h
0044h
0045h
0046h
レジスタ
シンボル
リセット後の値
INT7IC
INT6IC
INT3IC
TB5IC
TB4IC
U1BCNIC
XX00 X000b
XX00 X000b
XX00 X000b
XXXX X000b
XXXX X000b
TB3IC
U0BCNIC
XXXX X000b
S4IC
INT5IC
XX00 X000b
S3IC
INT4IC
XX00 X000b
004Ah
004Bh
004Ch
004Dh
INT7割り込み制御レジスタ
INT6割り込み制御レジスタ
INT3割り込み制御レジスタ
タイマB5 割り込み制御レジスタ
タイマB4 割り込み制御レジスタ
UART1 バス衝突検出割り込み制御レジスタ
タイマB3 割り込み制御レジスタ
UART0 バス衝突検出割り込み制御レジスタ
SI/O4割り込み制御レジスタ
INT5割り込み制御レジスタ
SI/O3割り込み制御レジスタ
INT4割り込み制御レジスタ
UART2 バス衝突検出割り込み制御レジスタ
DMA0 割り込み制御レジスタ
DMA1 割り込み制御レジスタ
キー入力割り込み制御レジスタ
BCNIC
DM0IC
DM1IC
KUPIC
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
004Eh
004Fh
0050h
0051h
0052h
0053h
0054h
0055h
0056h
0057h
0058h
0059h
005Ah
005Bh
005Ch
005Dh
005Eh
005Fh
A/D 変換割り込み制御レジスタ
UART2 送信割り込み制御レジスタ
UART2 受信割り込み制御レジスタ
UART0 送信割り込み制御レジスタ
UART0 受信割り込み制御レジスタ
UART1 送信割り込み制御レジスタ
UART1 受信割り込み制御レジスタ
タイマA0 割り込み制御レジスタ
タイマA1 割り込み制御レジスタ
タイマA2 割り込み制御レジスタ
タイマA3 割り込み制御レジスタ
タイマA4 割り込み制御レジスタ
タイマB0 割り込み制御レジスタ
タイマB1 割り込み制御レジスタ
タイマB2 割り込み制御レジスタ
INT0割り込み制御レジスタ
INT1割り込み制御レジスタ
INT2割り込み制御レジスタ
ADIC
S2TIC
S2RIC
S0TIC
S0RIC
S1TIC
S1RIC
TA0IC
TA1IC
TA2IC
TA3IC
TA4IC
TB0IC
TB1IC
TB2IC
INT0IC
INT1IC
INT2IC
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XX00 X000b
XX00 X000b
XX00 X000b
0047h
0048h
0049h
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
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表 4.4
4. SFR
SFR一覧 (4) ( 注 1)
番地
0060h
0061h
0062h
0063h
0064h
0065h
0066h
0067h
0068h
0069h
006Ah
006Bh
006Ch
006Dh
006Eh
006Fh
0070h
0071h
0072h
0073h
0074h
0075h
0076h
0077h
0078h
0079h
007Ah
007Bh
007Ch
007Dh
007Eh
007Fh
0080h~
017Fh
レジスタ
シンボル
リセット後の値
DMA2 割り込み制御レジスタ
DMA3 割り込み制御レジスタ
UART5 バス衝突検出割り込み制御レジスタ
CEC1 割り込み制御レジスタ
UART5 送信割り込み制御レジスタ
CEC2 割り込み制御レジスタ
UART5 受信割り込み制御レジスタ
UART6 バス衝突検出割り込み制御レジスタ
リアルタイムクロック周期割り込み制御レジスタ
UART6 送信割り込み制御レジスタ
リアルタイムクロックコンペア割り込み制御レジスタ
UART6 受信割り込み制御レジスタ
UART7 バス衝突検出割り込み制御レジスタ
リモコン信号受信機能 0 割り込み制御レジスタ
UART7 送信割り込み制御レジスタ
リモコン信号受信機能 1 割り込み制御レジスタ
UART7 受信割り込み制御レジスタ
DM2IC
DM3IC
XXXX X000b
XXXX X000b
U5BCNIC
CEC1IC
S5TIC
CEC2IC
S5RIC
U6BCNIC
RTCTIC
S6TIC
RTCCIC
S6RIC
U7BCNIC
PMC0IC
S7TIC
PMC1IC
S7RIC
XXXX X000b
I2C-bus インタフェース割り込み制御レジスタ
SCL/SDA 割り込み制御レジスタ
IICIC
SCLDAIC
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
XXXX X000b
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
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表 4.5
4. SFR
SFR一覧 (5) ( 注 1)
番地
0180h
0181h
0182h
0183h
0184h
0185h
0186h
0187h
0188h
0189h
018Ah
018Bh
018Ch
018Dh
018Eh
018Fh
0190h
0191h
0192h
0193h
0194h
0195h
0196h
0197h
0198h
0199h
019Ah
019Bh
019Ch
019Dh
019Eh
019Fh
01A0h
01A1h
01A2h
01A3h
01A4h
01A5h
01A6h
01A7h
01A8h
01A9h
01AAh
01ABh
01ACh
01ADh
01AEh
01AFh
DMA0 ソースポインタ
レジスタ
シンボル
SAR0
リセット後の値
DMA0 ディスティネーションポインタ
DAR0
XXh
XXh
0Xh
DMA0 転送カウンタ
TCR0
XXh
XXh
DMA0 制御レジスタ
DM0CON
0000 0X00b
DMA1 ソースポインタ
SAR1
XXh
XXh
0Xh
DMA1 ディスティネーションポインタ
DAR1
XXh
XXh
0Xh
DMA1 転送カウンタ
TCR1
XXh
XXh
DMA1 制御レジスタ
DM1CON
0000 0X00b
DMA2 ソースポインタ
SAR2
XXh
XXh
0Xh
DMA2 ディスティネーションポインタ
DAR2
XXh
XXh
0Xh
DMA2 転送カウンタ
TCR2
XXh
XXh
DMA2 制御レジスタ
DM2CON
0000 0X00b
XXh
XXh
0Xh
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
R01DS0032JJ0200 Rev.2.00
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表 4.6
4. SFR
SFR一覧 (6) ( 注 1)
番地
01B0h
01B1h
01B2h
01B3h
01B4h
01B5h
01B6h
01B7h
01B8h
01B9h
01BAh
01BBh
01BCh
01BDh
01BEh
01BFh
01C0h
01C1h
01C2h
01C3h
01C4h
01C5h
01C6h
01C7h
01C8h
01C9h
01CAh
01CBh
01CCh
01CDh
01CEh
01CFh
01D0h
01D1h
01D2h
01D3h
01D4h
01D5h
01D6h
01D7h
01D8h
01D9h
01DAh
01DBh
01DCh
01DDh
01DEh
01DFh
DMA3 ソースポインタ
レジスタ
シンボル
SAR3
リセット後の値
DMA3 ディスティネーションポインタ
DAR3
XXh
XXh
0Xh
DMA3 転送カウンタ
TCR3
XXh
XXh
DMA3 制御レジスタ
DM3CON
0000 0X00b
タイマB0-1 レジスタ
TB01
タイマB1-1 レジスタ
TB11
タイマB2-1 レジスタ
TB21
パルス周期/ 幅測定モード機能選択レジスタ 1
PPWFS1
XXh
XXh
XXh
XXh
XXh
XXh
XXXX X000b
タイマB カウントソース選択レジスタ 0
タイマB カウントソース選択レジスタ 1
TBCS0
TBCS1
00h
X0h
タイマA カウントソース選択レジスタ 0
タイマA カウントソース選択レジスタ 1
タイマA カウントソース選択レジスタ 2
TACS0
TACS1
TACS2
00h
00h
X0h
16 ビットパルス幅変調モード機能選択レジスタ
タイマA 波形出力機能選択レジスタ
PWMFS
TAPOFS
0XX0 X00Xb
XXX0 0000b
タイマA 出力波形変更許可レジスタ
TAOW
XXX0 X00Xb
三相プロテクト制御レジスタ
TPRC
00h
XXh
XXh
0Xh
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
R01DS0032JJ0200 Rev.2.00
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M16C/64A グループ
表 4.7
4. SFR
SFR一覧 (7) ( 注 1)
番地
01E0h
01E1h
01E2h
01E3h
01E4h
01E5h
01E6h
01E7h
01E8h
01E9h
01EAh
01EBh
01ECh
01EDh
01EEh
01EFh
01F0h
01F1h
01F2h
01F3h
01F4h
01F5h
01F6h
01F7h
01F8h
01F9h
01FAh
01FBh
01FCh
01FDh
01FEh
01FFh
0200h
0201h
0202h
0203h
0204h
0205h
0206h
0207h
0208h
0209h
020Ah
020Bh
020Ch
020Dh
020Eh
020Fh
タイマB3-1 レジスタ
レジスタ
シンボル
TB31
タイマB4-1 レジスタ
TB41
タイマB5-1 レジスタ
TB51
パルス周期/ 幅測定モード機能選択レジスタ 2
PPWFS2
リセット後の値
XXh
XXh
XXh
XXh
XXh
XXh
XXXX X000b
タイマB カウントソース選択レジスタ 2
タイマB カウントソース選択レジスタ 3
TBCS2
TBCS3
00h
X0h
PMC0 機能選択レジスタ0
PMC0 機能選択レジスタ1
PMC0 機能選択レジスタ2
PMC0 機能選択レジスタ3
PMC0 ステータスレジスタ
PMC0 割り込み要因レジスタ
PMC0 コンペア制御レジスタ
PMC0 コンペア値設定レジスタ
PMC1 機能選択レジスタ0
PMC1 機能選択レジスタ1
PMC1 機能選択レジスタ2
PMC1 機能選択レジスタ3
PMC1 ステータスレジスタ
PMC1 割り込み要因レジスタ
PMC0CON0
PMC0CON1
PMC0CON2
PMC0CON3
PMC0STS
PMC0INT
PMC0CPC
PMC0CPD
PMC1CON0
PMC1CON1
PMC1CON2
PMC1CON3
PMC1STS
PMC1INT
00h
00XX 0000b
0000 00X0b
00h
00h
00h
XXX0 X000b
00h
XXX0 X000b
XXXX 0X00b
0000 00X0b
00h
X000 X00Xb
X000 X00Xb
割り込み要因選択レジスタ3
割り込み要因選択レジスタ2
割り込み要因選択レジスタ
IFSR3A
IFSR2A
IFSR
00h
00h
00h
アドレス一致割り込み許可レジスタ
アドレス一致割り込み許可レジスタ2
AIER
AIER2
XXXX XX00b
XXXX XX00b
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
表 4.8
4. SFR
SFR一覧 (8) ( 注 1)
番地
0210h
0211h
0212h
0213h
0214h
0215h
0216h
0217h
0218h
0219h
021Ah
021Bh
021Ch
021Dh
021Eh
021Fh
0220h
レジスタ
アドレス一致割り込みレジスタ0
シンボル
RMAD0
リセット後の値
アドレス一致割り込みレジスタ1
RMAD1
00h
00h
X0h
アドレス一致割り込みレジスタ2
RMAD2
00h
00h
X0h
アドレス一致割り込みレジスタ3
RMAD3
00h
00h
X0h
フラッシュメモリ制御レジスタ0
FMR0
0221h
0222h
0223h
0224h
0225h
0226h
0227h
0228h
0229h
022Ah
022Bh
022Ch
022Dh
022Eh
022Fh
0230h
0231h
0232h
0233h
0234h
0235h
0236h
0237h
0238h
0239h
023Ah
023Bh
023Ch
023Dh
023Eh
023Fh
フラッシュメモリ制御レジスタ1
フラッシュメモリ制御レジスタ2
FMR1
FMR2
0000 0001b ( ユーザブー
トモード以外)
0010 0001b ( ユーザブー
トモード )
00X0 XX0Xb
XXXX 0000b
フラッシュメモリ制御レジスタ6
FMR6
XX0X XX00b
00h
00h
X0h
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
表 4.9
SFR一覧 (9) ( 注 1)
番地
0240h
0241h
0242h
0243h
0244h
0245h
0246h
0247h
0248h
0249h
024Ah
024Bh
024Ch
024Dh
024Eh
024Fh
0250h
0251h
0252h
0253h
0254h
0255h
0256h
0257h
0258h
0259h
025Ah
025Bh
025Ch
025Dh
025Eh
025Fh
0260h
0261h
0262h
0263h
0264h
0265h
0266h
0267h
0268h
0269h
026Ah
026Bh
026Ch
026Dh
026Eh
026Fh
注1.
4. SFR
レジスタ
シンボル
UART0 特殊モードレジスタ4
UART0 特殊モードレジスタ3
UART0 特殊モードレジスタ2
UART0 特殊モードレジスタ
UART0 送受信モードレジスタ
UART0 ビットレートレジスタ
UART0 送信バッファレジスタ
U0SMR4
U0SMR3
U0SMR2
U0SMR
U0MR
U0BRG
U0TB
UART0 送受信制御レジスタ0
UART0 送受信制御レジスタ1
UART0 受信バッファレジスタ
U0C0
U0C1
U0RB
UART送受信制御レジスタ 2
UCON
UART1 特殊モードレジスタ4
UART1 特殊モードレジスタ3
UART1 特殊モードレジスタ2
UART1 特殊モードレジスタ
UART1 送受信モードレジスタ
UART1 ビットレートレジスタ
UART1 送信バッファレジスタ
U1SMR4
U1SMR3
U1SMR2
U1SMR
U1MR
U1BRG
U1TB
UART1 送受信制御レジスタ0
UART1 送受信制御レジスタ1
UART1 受信バッファレジスタ
U1C0
U1C1
U1RB
UART2 特殊モードレジスタ4
UART2 特殊モードレジスタ3
UART2 特殊モードレジスタ2
UART2 特殊モードレジスタ
UART2 送受信モードレジスタ
UART2 ビットレートレジスタ
UART2 送信バッファレジスタ
U2SMR4
U2SMR3
U2SMR2
U2SMR
U2MR
U2BRG
U2TB
UART2 送受信制御レジスタ0
UART2 送受信制御レジスタ1
UART2 受信バッファレジスタ
U2C0
U2C1
U2RB
リセット後の値
00h
000X 0X0Xb
X000 0000b
X000 0000b
00h
XXh
XXh
XXh
0000 1000b
00XX 0010b
XXh
XXh
X000 0000b
00h
000X 0X0Xb
X000 0000b
X000 0000b
00h
XXh
XXh
XXh
0000 1000b
00XX 0010b
XXh
XXh
00h
000X 0X0Xb
X000 0000b
X000 0000b
00h
XXh
XXh
XXh
0000 1000b
0000 0010b
XXh
XXh
X: 不定です。
空欄は予約領域です。アクセスしないでください。
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
表 4.10
SFR一覧 (10) ( 注 1)
番地
0270h
0271h
0272h
0273h
0274h
0275h
0276h
0277h
0278h
0279h
027Ah
027Bh
027Ch
027Dh
027Eh
027Fh
0280h
0281h
0282h
0283h
0284h
0285h
0286h
0287h
0288h
0289h
028Ah
028Bh
028Ch
028Dh
028Eh
028Fh
0290h
0291h
0292h
0293h
0294h
0295h
0296h
0297h
0298h
0299h
029Ah
029Bh
029Ch
029Dh
029Eh
029Fh
注1.
4. SFR
SI/O3送受信レジスタ
レジスタ
シンボル
S3TRR
XXh
リセット後の値
SI/O3制御レジスタ
SI/O3ビットレートレジスタ
SI/O4送受信レジスタ
S3C
S3BRG
S4TRR
0100 0000b
XXh
XXh
SI/O4制御レジスタ
SI/O4ビットレートレジスタ
SI/O3、4 制御レジスタ2
S4C
S4BRG
S34C2
0100 0000b
XXh
00XX X0X0b
UART5 特殊モードレジスタ4
UART5 特殊モードレジスタ3
UART5 特殊モードレジスタ2
UART5 特殊モードレジスタ
UART5 送受信モードレジスタ
UART5 ビットレートレジスタ
UART5 送信バッファレジスタ
U5SMR4
U5SMR3
U5SMR2
U5SMR
U5MR
U5BRG
U5TB
UART5 送受信制御レジスタ0
UART5 送受信制御レジスタ1
UART5 受信バッファレジスタ
U5C0
U5C1
U5RB
00h
000X 0X0Xb
X000 0000b
X000 0000b
00h
XXh
XXh
XXh
0000 1000b
0000 0010b
XXh
XXh
UART6 特殊モードレジスタ4
UART6 特殊モードレジスタ3
UART6 特殊モードレジスタ2
UART6 特殊モードレジスタ
UART6 送受信モードレジスタ
UART6 ビットレートレジスタ
UART6 送信バッファレジスタ
U6SMR4
U6SMR3
U6SMR2
U6SMR
U6MR
U6BRG
U6TB
UART6 送受信制御レジスタ0
UART6 送受信制御レジスタ1
UART6 受信バッファレジスタ
U6C0
U6C1
U6RB
00h
000X 0X0Xb
X000 0000b
X000 0000b
00h
XXh
XXh
XXh
0000 1000b
0000 0010b
XXh
XXh
X: 不定です。
空欄は予約領域です。アクセスしないでください。
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
表 4.11
4. SFR
SFR一覧 (11) ( 注 1)
番地
02A0h
02A1h
02A2h
02A3h
02A4h
02A5h
02A6h
02A7h
02A8h
02A9h
02AAh
02ABh
02ACh
02ADh
02AEh
02AFh
02B0h
02B1h
02B2h
02B3h
02B4h
02B5h
02B6h
02B7h
02B8h
02B9h
02BAh
02BBh
02BCh
02BDh
02BEh
02BFh
02C0h~
02FFh
レジスタ
シンボル
UART7 特殊モードレジスタ4
UART7 特殊モードレジスタ3
UART7 特殊モードレジスタ2
UART7 特殊モードレジスタ
UART7 送受信モードレジスタ
UART7 ビットレートレジスタ
UART7 送信バッファレジスタ
U7SMR4
U7SMR3
U7SMR2
U7SMR
U7MR
U7BRG
U7TB
UART7 送受信制御レジスタ0
UART7 送受信制御レジスタ1
UART7 受信バッファレジスタ
U7C0
U7C1
U7RB
I2C0データシフトレジスタ
S00
I2C0アドレスレジスタ 0
I2C0制御レジスタ 0
I2C0クロック制御レジスタ
I2C0スタート / ストップコンディション制御レジスタ
I2C0制御レジスタ 1
I2C0制御レジスタ 2
I2C0ステータスレジスタ 0
I2C0ステータスレジスタ 1
I2C0アドレスレジスタ 1
I2C0アドレスレジスタ 2
S0D0
S1D0
S20
S2D0
S3D0
S4D0
S10
S11
S0D1
S0D2
リセット後の値
00h
000X 0X0Xb
X000 0000b
X000 0000b
00h
XXh
XXh
XXh
0000 1000b
0000 0010b
XXh
XXh
XXh
0000 000Xb
00h
00h
0001 1010b
0011 0000b
00h
0001 000Xb
XXXX X000b
0000 000Xb
0000 000Xb
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
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表 4.12
4. SFR
SFR一覧 (12) ( 注 1)
番地
0300h
0301h
0302h
0303h
0304h
0305h
0306h
0307h
0308h
0309h
030Ah
030Bh
030Ch
030Dh
030Eh
030Fh
0310h
0311h
0312h
0313h
0314h
0315h
0316h
0317h
0318h
0319h
031Ah
031Bh
031Ch
031Dh
031Eh
031Fh
0320h
0321h
0322h
0323h
0324h
0325h
0326h
0327h
0328h
0329h
032Ah
032Bh
032Ch
032Dh
032Eh
032Fh
レジスタ
タイマB3, 4, 5カウント開始フラグ
シンボル
TBSR
リセット後の値
000X XXXXb
タイマA1-1 レジスタ
TA11
タイマA2-1 レジスタ
TA21
タイマA4-1 レジスタ
TA41
三相PWM 制御レジスタ0
三相PWM 制御レジスタ1
三相出力バッファレジスタ0
三相出力バッファレジスタ1
短絡防止タイマ
タイマB2 割り込み発生頻度設定カウンタ
位置データ保持機能制御レジスタ
INVC0
INVC1
IDB0
IDB1
DTT
ICTB2
PDRF
XXh
XXh
XXh
XXh
XXh
XXh
00h
00h
XX11 1111b
XX11 1111b
XXh
XXh
XXXX 0000b
タイマB3 レジスタ
TB3
タイマB4 レジスタ
TB4
タイマB5 レジスタ
TB5
ポート機能制御レジスタ
PFCR
0011 1111b
タイマB3 モードレジスタ
タイマB4 モードレジスタ
タイマB5 モードレジスタ
TB3MR
TB4MR
TB5MR
00XX 0000b
00XX 0000b
00XX 0000b
カウント開始フラグ
TABSR
00h
ワンショット開始フラグ
トリガ選択レジスタ
アップダウンフラグ
ONSF
TRGSR
UDF
00h
00h
00h
タイマA0レジスタ
TA0
タイマA1レジスタ
TA1
タイマA2レジスタ
TA2
タイマA3レジスタ
TA3
タイマA4レジスタ
TA4
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
XXh
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
R01DS0032JJ0200 Rev.2.00
2011.02.07
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表 4.13
4. SFR
SFR一覧 (13) ( 注 1)
番地
0330h
0331h
0332h
0333h
0334h
0335h
0336h
0337h
0338h
0339h
033Ah
033Bh
033Ch
033Dh
033Eh
033Fh
0340h
0341h
0342h
0343h
0344h
0345h
0346h
0347h
0348h
0349h
034Ah
034Bh
034Ch
034Dh
034Eh
034Fh
0350h
0351h
0352h
0353h
0354h
0355h
0356h
0357h
0358h
0359h
035Ah
035Bh
035Ch
035Dh
035Eh
035Fh
タイマB0レジスタ
レジスタ
シンボル
TB0
タイマB1レジスタ
TB1
タイマB2レジスタ
TB2
タイマA0 モ－ドレジスタ
タイマA1 モ－ドレジスタ
タイマA2 モ－ドレジスタ
タイマA3 モ－ドレジスタ
タイマA4 モ－ドレジスタ
タイマB0 モ－ドレジスタ
タイマB1 モ－ドレジスタ
タイマB2 モ－ドレジスタ
タイマB2 特殊モードレジスタ
TA0MR
TA1MR
TA2MR
TA3MR
TA4MR
TB0MR
TB1MR
TB2MR
TB2SC
リセット後の値
XXh
XXh
XXh
XXh
XXh
XXh
00h
00h
00h
00h
00h
00XX 0000b
00XX 0000b
00XX 0000b
X000 0000b
リアルタイムクロック秒データレジスタ
リアルタイムクロック分データレジスタ
リアルタイムクロック時データレジスタ
リアルタイムクロック日データレジスタ
リアルタイムクロック制御レジスタ1
リアルタイムクロック制御レジスタ2
リアルタイムクロックカウントソース選択レジスタ
RTCSEC
RTCMIN
RTCHR
RTCWK
RTCCR1
RTCCR2
RTCCSR
00h
X000 0000b
XX00 0000b
XXXX X000b
0000 X00Xb
X000 0000b
XXX0 0000b
リアルタイムクロック秒コンペアデータレジスタ
リアルタイムクロック分コンペアデータレジスタ
リアルタイムクロック時コンペアデータレジスタ
RTCCSEC
RTCCMIN
RTCCHR
X000 0000b
X000 0000b
X000 0000b
CEC 機能制御レジスタ 1
CEC 機能制御レジスタ 2
CEC 機能制御レジスタ 3
CEC 機能制御レジスタ 4
CEC フラグレジスタ
CEC 割り込み要因選択レジスタ
CEC 送信バッファレジスタ 1
CEC 送信バッファレジスタ 2
CEC 受信バッファレジスタ 1
CEC 受信バッファレジスタ 2
CEC 受信 Followerアドレス設定レジスタ1
CEC 受信 Followerアドレス設定レジスタ2
CECC1
CECC2
CECC3
CECC4
CECFLG
CISEL
CCTB1
CCTB2
CCRB1
CCRB2
CRADRI1
CRADRI2
XXXX X000b
00h
XXXX 0000b
00h
00h
00h
00h
XXXX XX00b
00h
XXXX X000b
00h
00h
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
R01DS0032JJ0200 Rev.2.00
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表 4.14
4. SFR
SFR一覧 (14) ( 注 1)
番地
0360h
0361h
0362h
0363h
0364h
0365h
0366h
0367h
0368h
0369h
036Ah
036Bh
036Ch
036Dh
036Eh
036Fh
0370h
0371h
0372h
0373h
0374h
0375h
0376h
0377h
0378h
0379h
037Ah
037Bh
037Ch
037Dh
037Eh
037Fh
0380h~
038Fh
プルアップ制御レジスタ0
プルアップ制御レジスタ1
レジスタ
シンボル
PUR0
PUR1
リセット後の値
プルアップ制御レジスタ2
PUR2
0000 0000b
( 注 2)
0000 0010b
00h
ポート制御レジスタ
PCR
0000 0XX0b
NMI/SD デジタルフィルタレジスタ
NMIDF
XXXX X000b
PWM制御レジスタ 0
PWMCON0
00h
PWM0プリスケーラ
PWM0レジスタ
PWM1プリスケーラ
PWM1レジスタ
PWM制御レジスタ 1
PWMPRE0
PWMREG0
PWMPRE1
PWMREG1
PWMCON1
00h
00h
00h
00h
00h
カウントソース保護モードレジスタ
CSPR
ウォッチドッグタイマリフレッシュレジスタ
ウォッチドッグタイマスタートレジスタ
ウォッチドッグタイマ制御レジスタ
WDTR
WDTS
WDC
00h
( 注 3)
XXh
XXh
00XX XXXXb
00h
X: 不定です。
注1.
注2.
注3.
空欄は予約領域です。アクセスしないでください。
ハードウェアリセット、パワーオンリセット、または電圧監視 0 リセットでは次のようになります。
•CNVSS 端子に“L”を入力している場合、
“00000000b”
•CNVSS 端子に“H”を入力している場合、
“00000010b”
電圧監視 1リセット、電圧監視 2 リセット、ソフトウェアリセット、ウォッチドッグタイマリセット、または発振停止
検出リセットでは次のようになります。
•PM0 レジスタのPM01~PM00 ビットが“00b”( シングルチップモード ) の場合、“00000000b”
•PM0 レジスタの PM01~PM00 ビットが“01b”( メモリ拡張モード ) または“11b”( マイクロプロセッサモード ) の場
合、“00000010b”
OFS1 番地のCSPROINI ビットが“0”の場合は“10000000b”になります。
R01DS0032JJ0200 Rev.2.00
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表 4.15
4. SFR
SFR一覧 (15) ( 注 1)
番地
0390h
0391h
0392h
0393h
0394h
0395h
0396h
0397h
0398h
0399h
039Ah
039Bh
039Ch
039Dh
039Eh
039Fh
03A0h
03A1h
03A2h
03A3h
03A4h
03A5h
03A6h
03A7h
03A8h
03A9h
03AAh
03ABh
03ACh
03ADh
03AEh
03AFh
03B0h
03B1h
03B2h
03B3h
03B4h
03B5h
03B6h
03B7h
03B8h
03B9h
03BAh
03BBh
03BCh
03BDh
03BEh
03BFh
DMA2 要因選択レジスタ
レジスタ
シンボル
DM2SL
00h
リセット後の値
DMA3 要因選択レジスタ
DM3SL
00h
DMA0 要因選択レジスタ
DM0SL
00h
DMA1 要因選択レジスタ
DM1SL
00h
断線検知アシスト機能レジスタ
AINRST
XX00 XXXXb
SFR 監視アドレスレジスタ
CRCSAR
CRC モードレジスタ
CRCMR
XXXX XXXXb
00XX XXXXb
0XXX XXX0b
CRC データレジスタ
CRCD
CRC インプットレジスタ
CRCIN
XXh
XXh
XXh
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
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表 4.16
4. SFR
SFR一覧 (16) ( 注 1)
番地
03C0h
03C1h
03C2h
03C3h
03C4h
03C5h
03C6h
03C7h
03C8h
03C9h
03CAh
03CBh
03CCh
03CDh
03CEh
03CFh
03D0h
03D1h
03D2h
03D3h
03D4h
03D5h
03D6h
03D7h
03D8h
03D9h
03DAh
03DBh
03DCh
03DDh
03DEh
03DFh
03E0h
03E1h
03E2h
03E3h
03E4h
03E5h
03E6h
03E7h
03E8h
03E9h
03EAh
03EBh
03ECh
03EDh
03EEh
03EFh
A/D レジスタ 0
レジスタ
シンボル
AD0
リセット後の値
XXXX XXXXb
0000 00XXb
XXXX XXXXb
0000 00XXb
XXXX XXXXb
0000 00XXb
XXXX XXXXb
0000 00XXb
XXXX XXXXb
0000 00XXb
XXXX XXXXb
0000 00XXb
XXXX XXXXb
0000 00XXb
XXXX XXXXb
0000 00XXb
A/D レジスタ 1
AD1
A/D レジスタ 2
AD2
A/D レジスタ 3
AD3
A/D レジスタ 4
AD4
A/D レジスタ 5
AD5
A/D レジスタ 6
AD6
A/D レジスタ 7
AD7
A/D 制御レジスタ 2
ADCON2
0000 X00Xb
A/D 制御レジスタ 0
A/D 制御レジスタ 1
D/A0レジスタ
ADCON0
ADCON1
DA0
0000 0XXXb
0000 X000b
00h
D/A1レジスタ
DA1
00h
D/A制御レジスタ
DACON
00h
ポートP0 レジスタ
ポートP1 レジスタ
ポートP0 方向レジスタ
ポートP1 方向レジスタ
ポートP2 レジスタ
ポートP3 レジスタ
ポートP2 方向レジスタ
ポートP3 方向レジスタ
ポートP4 レジスタ
ポートP5 レジスタ
ポートP4 方向レジスタ
ポートP5 方向レジスタ
ポートP6 レジスタ
ポートP7 レジスタ
ポートP6 方向レジスタ
ポートP7方向レジスタ
P0
P1
PD0
PD1
P2
P3
PD2
PD3
XXh
XXh
00h
00h
XXh
XXh
00h
00h
P4
P5
PD4
PD5
P6
P7
PD6
PD7
XXh
XXh
00h
00h
XXh
XXh
00h
00h
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
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表 4.17
4. SFR
SFR一覧 (17) ( 注 1)
番地
03F0h
03F1h
03F2h
03F3h
03F4h
03F5h
03F6h
03F7h
03F8h
03F9h
03FAh
03FBh
03FCh
03FDh
03FEh
03FFh
ポートP8 レジスタ
ポートP9 レジスタ
ポートP8 方向レジスタ
ポートP9 方向レジスタ
ポートP10 レジスタ
レジスタ
シンボル
P8
P9
PD8
PD9
P10
ポートP10 方向レジスタ
PD10
リセット後の値
XXh
XXh
00h
00h
XXh
00h
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
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表 4.18
4. SFR
SFR一覧 (18) ( 注 1)
番地
D080h
D081h
D082h
D083h
D084h
D085h
D086h
D087h
D088h
D089h
D08Ah
D08Bh
D08Ch
D08Dh
D08Eh
D08Fh
D090h
D091h
D092h
D093h
D094h
D095h
D096h
D097h
D098h
D099h
D09Ah
D09Bh
D09Ch
D09Dh
D09Eh
D09Fh
レジスタ
PMC0 ヘッダパターン設定レジスタ (MIN)
PMC0 ヘッダパターン設定レジスタ (MAX)
PMC0 データ 0 パターン設定レジスタ (MIN)
PMC0 データ 0 パターン設定レジスタ (MAX)
PMC0 データ 1 パターン設定レジスタ (MIN)
PMC0 データ 1 パターン設定レジスタ (MAX)
PMC0 測定結果レジスタ
シンボル
リセット後の値
PMC0HDPMIN 0000 0000b
XXXX X000b
PMC0HDPMAX 0000 0000b
XXXX X000b
PMC0D0PMIN 00h
PMC0D0PMAX 00h
PMC0D1PMIN 00h
PMC0D1PMAX 00h
PMC0TIM
00h
00h
PMC0 受信データ格納レジスタ0
PMC0 受信データ格納レジスタ1
PMC0 受信データ格納レジスタ2
PMC0 受信データ格納レジスタ3
PMC0 受信データ格納レジスタ4
PMC0 受信データ格納レジスタ5
PMC0 受信ビット数レジスタ
PMC0DAT0
PMC0DAT1
PMC0DAT2
PMC0DAT3
PMC0DAT4
PMC0DAT5
PMC0RBIT
PMC1 ヘッダパターン設定レジスタ (MIN)
PMC1HDPMIN 0000 0000b
XXXX X000b
PMC1HDPMAX 0000 0000b
XXXX X000b
PMC1D0PMIN 00h
PMC1D0PMAX 00h
PMC1D1PMIN 00h
PMC1D1PMAX 00h
PMC1TIM
00h
00h
PMC1 ヘッダパターン設定レジスタ (MAX)
PMC1 データ 0 パターン設定レジスタ (MIN)
PMC1 データ 0 パターン設定レジスタ (MAX)
PMC1 データ 1 パターン設定レジスタ (MIN)
PMC1 データ 1 パターン設定レジスタ (MAX)
PMC1 測定結果レジスタ
00h
00h
00h
00h
00h
00h
XX00 0000b
X: 不定です。
注1.
空欄は予約領域です。アクセスしないでください。
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4.2
4. SFR
SFR使用上の注意事項
4.2.1
レジスタ設定時の注意事項
表 4.19 に書き込みのみ可能なビットを含むレジスタ、読み出しと書き込みで機能が異なるレジスタ
を示します。これらのレジスタには即値を設定してください ( リードモディファイライト命令を使用し
ないでください ) 。前回の値を加工して次の値を決める場合は、レジスタに書く値を RAM にも書いて
おき、次の値は RAM の内容を変更した後、レジスタに転送してください。
なお、何も配置されていないビットは、リードモディファイライト命令が使用できます。
表 4.19
書き込みのみ可能なビットを含むレジスタ
アドレス
レジスタ名
シンボル
0249h
UART0ビットレートレジスタ
U0BRG
024Bh~024Ah
UART0送信バッファレジスタ
U0TB
0259h
UART1ビットレートレジスタ
U1BRG
025Bh~025Ah
UART1送信バッファレジスタ
U1TB
0269h
UART2ビットレートレジスタ
U2BRG
026Bh~026Ah
UART2送信バッファレジスタ
U2TB
0273h
SI/O3ビットレートレジスタ
S3BRG
0277h
SI/O4ビットレートレジスタ
S4BRG
0289h
UART5ビットレートレジスタ
U5BRG
028Bh~028Ah
0299h
029Bh~029Ah
02A9h
02ABh~02AAh
UART5送信バッファレジスタ
UART6ビットレートレジスタ
UART6送信バッファレジスタ
UART7ビットレートレジスタ
UART7送信バッファレジスタ
U5TB
U6BRG
U6TB
U7BRG
U7TB
02B6h
I2C0制御レジスタ 1
S3D0
02B8h
I2C0ステータスレジスタ 0
S10
0303h~0302h
タイマ A1-1レジスタ
TA11
0305h~0304h
タイマ A2-1レジスタ
TA21
0307h~0306h
タイマ A4-1レジスタ
TA41
030Ah
三相出力バッファレジスタ0
IDB0
030Bh
三相出力バッファレジスタ1
IDB1
030Ch
短絡防止タイマ
DTT
030Dh
タイマ B2割り込み発生頻度設定カウンタ
ICTB2
0327h~0326h
タイマ A0レジスタ
TA0
0329h~0328h
タイマ A1レジスタ
TA1
032Bh~032Ah
タイマ A2レジスタ
TA2
032Dh~032Ch
タイマ A3レジスタ
TA3
032Fh~032Eh
タイマ A4レジスタ
TA4
037Dh
ウォッチドッグタイマリフレッシュレジスタ
WDTR
037Eh
ウォッチドッグタイマスタートレジスタ
WDTS
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表 4.20
4. SFR
リードモディファイライト命令
機能
ニーモニック
転送
MOVDir
ビット処理
BCLR、BMCnd、BNOT、BSET、BTSTC、BTSTS
シフト
ROLC、RORC、ROT、SHA、SHL
算術演算
10 進演算
ABS、ADC、ADCF、ADD、DEC、DIV、DIVU、DIVX、EXTS、INC、MUL、MULU、NEG、SBB、
SUB
DADC、DADD、DSBB、DSUB
論理演算
AND、NOT、OR、XOR
ジャンプ
ADJNZ、SBJNZ
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5. 電気的特性
電気的特性
5.
電気的特性 (5V、3V 共通事項)
5.1
絶対最大定格
5.1.1
表 5.1
絶対最大定格
記号
項目
条件
定格値
単位
VCC1
電源電圧
VCC1=AVCC
-0.3~6.5
V
VCC2
電源電圧
VCC1=AVCC
-0.3~VCC1+ 0.1 ( 注 1)
V
AVCC
アナログ電源電圧
VCC1=AVCC
-0.3~6.5
V
VREF
アナログ基準電圧
VCC1=AVCC
-0.3~VCC1+ 0.1
(注 1)
VI
VO
入力電圧
出力電圧
RESET, CNVSS, BYTE,
P6_0~P6_7, P7_2~P7_7, P8_0~P8_4,
P8_6, P8_7, P9_0~P9_7, P10_0~P10_7,
XIN
P7_0, P7_1, P8_5
-0.3~6.5
P6_0~P6_7, P7_2~P7_7, P8_0~P8_4,
P8_6, P8_7, P9_0~P9_7, P10_0~P10_7,
XOUT
(注 1)
P7_0, P7_1, P8_5
-0.3~6.5
フラッシュ書き込み消去時
最大6.5Vです。
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V
V
V
-0.3~VCC1 + 0.3
(注 1)
動作周囲温度マイコン動作時
注1.
-0.3~VCC2 + 0.3
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7
Topr
保存温度
(注 1)
(注 1)
消費電力
Tstg
-0.3~VCC1 + 0.3
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7
Pd
V
-0.3~VCC2 + 0.3
-40℃＜Topr ≦85℃
300
プログラム領域
0~60
データ領域
-20~85/-40~85
V
V
V
mW
-20~85/-40~85
-65~150
℃
℃
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5.1.2
5. 電気的特性
推奨動作条件
表 5.2
推奨動作条件 (1/3)
指定のない場合は、VCC1=VCC2=2.7~5.5V、Topr= -20~85 ℃ /-40~85 ℃です。
記号
規格値
項目
VCC1 ,
VCC2
電源電圧(VCC1 ≧ VCC2)
AVCC
アナログ電源電圧
CEC機能未使用時
CEC機能使用時
最小
2.7
標準
5.0
2.7
最大
5.5
3.63
単位
V
V
VCC1
V
VSS
電源電圧
0
V
AVSS
アナログ電源電圧
0
V
VIH
“H”入力電圧 P3_1~P3_7, P4_0~P4_7, P5_0~P5_7
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0
(シングルチップモード時 )
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0
(メモリ拡張、マイクロプロセッサモード時のデータ入力 )
P6_0~P6_7, P7_2~P7_7, P8_0~P8_4, P8_6, P8_7,
P9_0~P9_7, P10_0~P10_7,
XIN, RESET, CNVSS, BYTE
P7_0, P7_1, P8_5
IOH(peak) “H” 尖頭出力電流
IOH(avg) “H” 平均出力電流
(注 1)
注1.
V
0.8VCC2
VCC2
V
0.5VCC2
VCC2
V
0.8VCC1
VCC1
V
0.8VCC1
6.5
V
V
0
0.2VCC2
V
0
0.2VCC2
V
0
0.16VCC2
V
0
0.2VCC1
V
0.26VCC1
V
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7のIOH(peak) の総和
-40
mA
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7のIOH(peak) の総和
-40
mA
P6_0~P6_7, P7_2~P7_7, P8_0~P8_4のIOH(peak) の総和
-40
mA
P8_6, P8_7, P9_0~P9_7, P10_0~P10_7のIOH(peak) の総和
-40
mA
-10.0
mA
-5.0
mA
“L”入力電圧 P3_1~P3_7, P4_0~P4_7, P5_0~P5_7
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0
(シングルチップモード時 )
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0
(メモリ拡張、マイクロプロセッサモード時のデータ入力 )
P6_0~P6_7, P7_0~P7_7, P8_0~P8_7,P9_0~P9_7,
P10_0~P10_7
XIN, RESET, CNVSS, BYTE
CEC
IOH(sum) “H” 尖頭総出力
電流
VCC2
0.7VCC1
CEC
VIL
0.8VCC2
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0~P3_7,
P4_0~P4_7, P5_0~P5_7, P6_0~P6_7, P7_2~P7_7,
P8_0~P8_4, P8_6, P8_7, P9_0~P9_7, P10_0~P10_7
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0~P3_7,
P4_0~P4_7, P5_0~P5_7, P6_0~P6_7, P7_2~P7_7,
P8_0~P8_4, P8_6, P8_7, P9_0~P9_7, P10_0~P10_7
平均出力電流は100msの期間内での平均値です。
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5. 電気的特性
表 5.3
推奨動作条件 (2/3)
指定のない場合は、VCC1=VCC2=2.7~5.5V、Topr= -20~85 ℃ /-40~85 ℃です。
記号
規格値
項目
最小
標準
最大
単位
IOL(sum)
“L” 尖頭総出力
電流
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P8_6, P8_7,
P9_0~P9_7, P10_0~P10_7のIOL(peak) の総和
80.0
mA
IOL(peak)
“L” 尖頭出力電流
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7,
P6_0~P6_7, P7_0~P7_7, P8_0~P8_7,
P9_0~P9_7, P10_0~P10_7
10.0
mA
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7,
P6_0~P6_7, P7_0~P7_7, P8_0~P8_7,
P9_0~P9_7, P10_0~P10_7
5.0
mA
“L” 平均出力電流
( 注1)
IOL(avg)
f(XIN)
メインクロック入力発振周波数
f(XCIN)
サブクロック発振周波数
VCC1=2.7V~5.5V
20
MHz
50
kHz
10
25
MHz
2
25
MHz
VCC1 = 5.0V
2
ms
VCC1 = 3.0V
3
ms
32.768
f(PLL)
PLLクロック発振周波数
f(BCLK)
CPU動作周波数
tsu(PLL)
PLL周波数シンセサイザ安定待ち時間
注1.
2
VCC1 = 2.7V~5.5V
平均出力電流は100msの期間内での平均値です。
表 5.4
推奨動作条件(3/3)
( 指定のない場合は、VCC1 = 2.7 ~ 5.5 V、VSS = 0 V、Topr = -20~85 ℃ /-40~85 ℃ ) ( 注 1)
電源リップルは Vr (VCC1)、dVr (VCC1)/dt のどちらか一方または両方を満たしてください。
記号
許容電源リップル電圧
Vr(VCC1)
dVr(VCC1)/dt
注1.
電源リップル立ち下がり勾配
最小
標準
最大
単位
VCC1=5.0V
0.5
Vp-p
VCC1=3.0V
0.3
Vp-p
VCC1=5.0V
0.3
V/ms
VCC1=3.0V
0.3
V/ms
推奨動作条件は、デバイスの動作を保証する範囲であり、この範囲を越えた場合、最大定格内であっても動作
は保証されません。
VCC1
図 5.1
規格値
項目
V r(VCC1)
電源リップル波形
R01DS0032JJ0200 Rev.2.00
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5.1.3
表 5.5
5. 電気的特性
A/D 変換特性
A/D変換特性 (1/2) ( 注1)
指定のない場合は、 VCC1=AVCC=3.0~5.5V ≧ VCC2 ≧ VREF、VSS=AVSS=0V、Topr= -20~85℃/-40~85 ℃です。
記号
項目
測定条件
AVCC = VCC1 ≧VCC2 ≧VREF
-
分解能
INL
積分非直線性誤差
10bit
VCC1 =
5.0V
VCC1 =
3.3V
VCC1 =
3.0V
絶対精度
-
10bit
VCC1 =
5.0V
VCC1 =
3.3V
VCC1 =
3.0V
注1.
注2.
最小
規格値
標準最大
10
AN0~AN7入力
AN0_0~AN0_7 入力
AN2_0~AN2_7 入力
ANEX0、ANEX1入力
(注 2)
AN0~AN7入力
AN0_0~AN0_7 入力
AN2_0~AN2_7 入力
ANEX0、ANEX1入力
(注 2)
AN0~AN7入力
AN0_0~AN0_7 入力
AN2_0~AN2_7 入力
ANEX0、ANEX1入力
(注 2)
AN0~AN7入力
AN0_0~AN0_7 入力
AN2_0~AN2_7 入力
ANEX0、ANEX1入力
(注 2)
AN0~AN7入力
AN0_0~AN0_7 入力
AN2_0~AN2_7 入力
ANEX0、ANEX1入力
(注 2)
AN0~AN7入力
AN0_0~AN0_7 入力
AN2_0~AN2_7 入力
ANEX0、ANEX1入力
(注 2)
単位
Bits
±3
LSB
±3
LSB
±3
LSB
±3
LSB
±3
LSB
±3
LSB
AVCC = VCC1 で使用してください。
フラッシュメモリ書き換え禁止。測定するアナログ入力端子以外は入力ポートにして VSS に接続。
「図 5.2 A/D 精度測定回路」を参照してください。
AN
P0~P10
図 5.2
アナログ入力
AN: アナログ入力端子のいずれか1本
P0~P10: AN 以外の入出力端子
A/D精度測定回路
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表 5.6
5. 電気的特性
A/D変換特性 (2/2) ( 注 1)
指定のない場合は、VCC1=AVCC=3.0~5.5V ≧ VCC2 ≧VREF、VSS=AVSS=0V、Topr= -20~85℃ /-40~85℃です。
記号
φAD
項目
A/D動作クロック周波数
測定条件
最小
2
AN0~AN7入力、 4.0V≦VCC1 ≦5.5V
ANEX0、ANEX1 3.2V≦V
CC1 ≦4.0V
入力
3.0V≦VCC1 ≦3.2V
AN0_0~AN0_7
入力、
AN2_0~AN2_7
入力
規格値
標準最大
25
単位
MHz
2
16
MHz
2
10
MHz
4.0V ≦VCC2 ≦5.5V
2
25
MHz
3.2V ≦VCC2 ≦4.0V
2
16
MHz
3.0V ≦VCC2 ≦3.2V
2
10
MHz
±1
±3
±3
kΩ
LSB
LSB
LSB
1.60
μs
DNL
許容信号源インピーダンス
微分非直線性誤差
(注 3)
tCONV
オフセット誤差
ゲイン誤差
変換時間 (10bit)
(注3)
(注 3)
VCC1=5V、φAD=25MHz
tSAMP
サンプリング時間
0.60
VREF
基準電圧
3.0
VCC1
μs
V
VIA
アナログ入力電圧 ( 注2、4)
0
VREF
V
注1.
AVCC = VCC1 で使用してください。
注2.
VCC1 ≧ VCC2 の場合、次のようにしてください。
3
アナログ入力電圧 (AN0~AN7、ANEX0、ANEX1) ≦VCC1
アナログ入力電圧 (AN0_0~AN0_7、AN2_0~AN2_7) ≦ VCC2
注3.
フラッシュメモリ書き換え禁止。測定するアナログ入力端子以外は入力ポートにしてVSS に接続。
「図 5.2 A/D 精度測定回路」を参照してください。
アナログ入力電圧が基準電圧を超えた場合、A/D変換結果は 3FFhになります。
注4.
5.1.4
D/A変換特性
表 5.7
D/A変換特性
指定のない場合は、VCC1=AVCC=VREF=3.0~5.5V、VSS =AVSS=0V、Topr= -20~85 ℃ /-40~85 ℃です。
記号
項目
tsu
分解能
絶対精度
設定時間
RO
出力抵抗
IVREF
基準電源入力電流
注1.
注 2.
測定条件
最小
5
( 注1、2)
規格値
標準
6
最大
8
2.5
3
単位
8.2
Bits
LSB
μs
kΩ
1.5
mA
D/Aコンバータ 1 本使用、使用していないD/AコンバータのD/A レジスタの値が“00h”の場合です。
A/Dコンバータの電流消費分は除きます。また、ADCON1 レジスタのADSTBYビットが“0”(A/D動作停止、ス
タンバイ) の場合でも、D/A コンバータのIVREF は流れます。
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5. 電気的特性
フラッシュメモリの電気的特性
5.1.5
表 5.8
フラッシュメモリ動作時のCPUクロック (f(BCLK))
指定のない場合は、VCC1=2.7~5.5V、Topr= -20~85 ℃ /-40~85 ℃です。
記号
-
項目
測定条件
規格値
標準
最小
MHz
MHz
kHz
2.7V ≦ VCC1 ≦3.0V
16 ( 注2)
MHz
3.0V ＜VCC1 ≦5.5V
20 ( 注2)
MHz
CPU書き換えモード
f(SLOW_R) スローリードモード
低消費電流リードモード
データフラッシュリード
注1.
注 2.
単位
最大
10 ( 注 1)
5 ( 注3)
35
fC(32.768)
PM1レジスタの PM17ビットは“1”(1ウェイト) にしてください。
この周波数を超える場合、または FMR1レジスタのFMR17ビットを“0”(1ウェイト )にするか、または PM1レ
ジスタの PM17ビットを“1”(1ウェイト)にしてください。
PM1レジスタの PM17ビットを“1”(1ウェイト )にしてください。125kHz オンチップオシレータクロックまた
はサブクロックがCPUクロックのクロック源の場合は、ウェイトは不要です。
注 3.
表 5.9
フラッシュメモリ(プログラム ROM1、2)の電気的特性
指定のない場合は、VCC1=2.7~5.5V、Topr=0 ℃~60℃ ( オプション : -40℃ ~85℃) です。
記号
項目
測定条件
最小
1,000 (注2)
規格値
標準
最大
単位
-
プログラム、イレーズ回数(注1、3、4) VCC1=3.3V、Topr=25℃
-
2ワードプログラム時間
VCC1=3.3V、Topr=25℃
150
4000
μs
ロックビットプログラム時間
VCC1=3.3V、Topr=25℃
70
3000
μs
-
ブロックイレーズ時間
VCC1=3.3V、Topr=25℃
-
書き込み、消去電圧
読み出し電圧
-
tPS
書き込み、消去時の温度
フラッシュメモリ回路安定待ち時間
-
データ保持時間(注 6)
-
注1.
注 2.
注 3.
注 4.
注5.
注 6.
Topr= -20~85℃/-40~85℃
周囲温度= 55℃
回
3.0
s
2.7
0.2
5.5
V
2.7
5.5
V
0
60
50
℃
μs
20
年
プログラム、イレーズ回数の定義
プログラム、イレーズ回数はブロックごとのイレーズ回数です。
プログラム、イレーズ回数が n 回 (n=1,000) の場合、ブロックごとに、それぞれ n 回ずつイレーズすることがで
きます。
たとえば、あるブロックについて、それぞれ異なる番地に2ワード書き込みを16,384回に分けて行った後に、そ
のブロックをイレーズした場合も、プログラム / イレーズ回数は 1 回と数えます。ただし、イレーズ 1 回に対し
て、同一番地に複数回の書き込みを行うことはできません(上書き禁止 )。
プログラム/イレーズ後のすべての電気的特性を保証する回数です。(保証は 1 ~“最小”値の範囲です。)
多数回の書き換えを実施するシステムの場合は、実効的な書き換え回数を減少させる工夫として、書き込み番
地を順にずらしていくなどして、ブランク領域ができるだけ残らないようにプログラム ( 書き込み ) を実施した
上で 1回のイレーズを行ってください。ブロックごとに何回イレーズを実施したかを情報として残し、制限回数
を設けていただくことをお勧めします。
ブロックイレーズでイレーズエラーが発生した場合は、イレーズエラーが発生しなくなるまでクリアステータ
スレジスタコマンド→ブロックイレーズコマンドを少なくとも 3回実行してください。
不良率につきましては、弊社営業窓口にお問い合わせください。
電源電圧またはクロックが印加されていない時間を含みます。
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表 5.10
5. 電気的特性
フラッシュメモリ(データフラッシュ )の電気的特性
指定のない場合は、VCC1=2.7~5.5V、Topr = -20℃ ~85℃/-40℃ ~85℃です。
記号
-
項目
プログラム、イレーズ回数
(注 1、3、4)
2ワードプログラム時間
測定条件
VCC1=3.3V、
Topr=25 ℃
最小
ロックビットプログラム時間
VCC1=3.3V、
VCC1=3.3V、
Topr=25 ℃
-
ブロックイレーズ時間
VCC1=3.3V、
Topr=25 ℃
tPS
書き込み、消去電圧
読み出し電圧
書き込み、消去時の温度
フラッシュメモリ回路安定待ち時間
-
データ保持時間(注6)
注1.
注 2.
注 3.
注 4.
注 5.
注 6.
最大
10,000
(注2)
Topr=25 ℃
-
規格値
標準
2.7
2.7
-20/-40
回
300
4000
μs
140
3000
μs
0.2
3.0
s
5.5
5.5
85
V
V
50
周囲温度 = 55 ℃
20
単位
℃
μs
年
プログラム/イレーズ回数の定義
プログラム /イレーズ回数はブロックごとのイレーズ回数です。
プログラム / イレーズ回数が n 回 (n=10,000) の場合、ブロックごとにそれぞれ n 回ずつイレーズすることができ
ます。
たとえば、4K バイトブロックのブロックについて、それぞれ異なる番地に2 ワード書き込みを 1,024回に分けて
行った後に、そのブロックをイレーズした場合も、プログラム / イレーズ回数は 1 回と数えます。ただし、イ
レーズ1回に対して、同一番地に複数回の書き込みを行うことはできません(上書き禁止)。
プログラム /イレーズ後のすべての電気的特性を保証する回数です。( 保証は1~“最小”値の範囲です。)
多数回の書き換えを実施するシステムの場合は、実効的な書き換え回数を減少させる工夫として、書き込み番
地を順にずらしていくなどして、ブランク領域ができるだけ残らないようにプログラム ( 書き込み ) を実施した
上で 1 回のイレーズを行ってください。たとえば一組 16 バイトをプログラムする場合、最大 256 組の書き込み
を実施した上で 1 回のイレーズをすることで、実効的な書き換え回数を少なくすることができます。加えてブ
ロックA とブロックB のイレーズ回数が均等になるようにすると、さらに実効的な書き換え回数を少なくするこ
とができます。また、ブロックごとに何回イレーズを実施したかを情報として残し、制限回数を設けていただ
くことをお勧めします。
ブロックイレーズでイレーズエラーが発生した場合は、イレーズエラーが発生しなくなるまでクリアステータ
スレジスタコマンド→ブロックイレーズコマンドを少なくとも3回実行してください。
不良率につきましては、弊社営業窓口にお問い合わせください。
電源電圧またはクロックが印加されていない時間を含みます。
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5. 電気的特性
電圧検出回路、電源回路の電気的特性
5.1.6
表 5.11
電圧検出0 回路の電気的特性
指定のない場合の測定条件は VCC1=2.7 ~ 5.5V、Topr = -20℃~85 ℃/-40℃~85 ℃です。
記号
項目
測定条件
電圧検出レベル Vdet0_0 (注1)
VCC1 立ち下がり時
最小
1.60
電圧検出レベルVdet0_2 (注1)
VCC1 立ち下がり時
2.55
電圧検出0回路反応時間 (注 3)
VCC1 を5Vから(Vdet0_0-0.1)V
-
電圧検出回路の自己消費電流
に下げたとき
VC25=1、VCC1=5.0V
td(E-A)
電圧検出回路動作開始までの待ち時間
( 注2)
Vdet0
-
注1.
注 2.
規格値
標準
1.90
最大
2.20
2.85
3.15
V
200
μs
単位
V
μA
1.8
100
μs
電圧検出レベルはOFS1番地の VDSEL1ビットで選択してください。
VCR2 レジスタの VC25 ビットを“0”にした後、再度“1”にした場合の、電圧検出回路が動作するまでに必要
な時間です。
Vdet0 を通過した時点から、電圧監視0リセットが発生するまでの時間です。
注 3.
表 5.12
電圧検出1 回路の電気的特性
指定のない場合の測定条件は VCC1=2.7 ~ 5.5V、Topr = -20℃~85 ℃/-40℃~85 ℃です。
記号
Vdet1
項目
測定条件
単位
VCC1 立ち下がり時
電圧検出レベル Vdet1_B (注1)
VCC1 立ち下がり時
3.54
3.84
4.14
V
電圧検出レベル Vdet1_F ( 注 1)
VCC1 立ち下がり時
3.94
4.44
4.94
V
電圧検出 1 回路のVCC1 立ち上がり時の
-
ヒステリシス幅
電圧検出 1 回路反応時間( 注 3)
VCC1 を5Vから(Vdet1_0 - 0.1)V
-
電圧検出回路の自己消費電流
に下げたとき
VC26=1、VCC1=5.0V
td(E-A)
電圧検出回路動作開始までの待ち時間
( 注2)
注3.
最大
3.39
電圧検出レベル Vdet1_6 ( 注 1)
-
注1.
注2.
規格値
標準
3.09
最小
2.79
0.15
V
V
200
μs
μA
1.8
100
μs
電圧検出レベルはVD1LSレジスタのVD1S0~VD1S3 ビットで選択してください。
VCR2レジスタの VC26 ビットを“0”にした後、再度“1”にした場合の、電圧検出回路が動作するまでに必要
な時間です。
Vdet1 を通過した時点から、電圧監視1リセットが発生するまでの時間です。
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表 5.13
5. 電気的特性
電圧検出2 回路の電気的特性
指定のない場合の測定条件は VCC1=2.7 ~ 5.5V、Topr = -20℃~85 ℃/-40℃~85 ℃です。
記号
項目
測定条件
電圧検出レベルVdet2_0
Vdet2
VCC1 立ち下がり時
-
電圧検出 2回路の VCC1 立ち上がり時の
-
ヒステリシス幅
電圧検出 2回路反応時間 (注 2)
VCC1 を5Vから(Vdet2_0 - 0.1)V
-
電圧検出回路の自己消費電流
に下げたとき
VC27=1、VCC1=5.0V
td(E-A)
電圧検出回路動作開始までの待ち時間
( 注1)
注1.
最小
3.50
規格値
標準
4.00
単位
最大
4.50
V
0.15
V
μs
200
μA
1.8
μs
100
VCR2 レジスタの VC27 ビットを“0”にした後、再度“1”にした場合の、電圧検出回路が動作するまでに必要
な時間です。
Vdet2 を通過した時点から、電圧監視2リセットが発生するまでの時間です。
注 2.
表 5.14
パワーオンリセット回路
指定のない場合の測定条件は VCC1=2.0 ~ 5.5V、Topr = -20℃~85 ℃/-40℃~85 ℃です。
記号
項目
測定条件
Vpor1
パワーオンリセットが有効になる電
圧( 注1)
trth
外部電源VCC1 の立ち上がり傾き
2.0
tw(por)
パワーオンリセットが有効になるた
めの保持時間
300
注1.
規格値
標準
最小
単位
最大
0.1
V
50000
mV/ms
ms
パワーオンリセットを使用する場合には、OFS1 番地の LVDASビットを“0”にして電圧監視0 リセットを有効
にしてください。また、VDSEL1ビットを“0”(Vdet0_2)にしてください。
Vdet0
(注1)
Vdet0
(注1)
t rth
t rth
VCC1
Vpor1
電圧検出0回路
反応時間
t w(por)
内部リセット信号
1
fOCO-S
注 1.
図5.3
× 32
1
fOCO-S
× 32
Vdet0 は電圧検出 0回路の電圧検出レベルを示します。
パワーオンリセット回路の電気的特性
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表 5.15
5. 電気的特性
電源回路のタイミング特性
指定のない場合の測定条件は VCC1=2.7 ~ 5.5V、Topr=25℃です。
記号
項目
測定条件
規格値
標準
単位
td(P-R)
電源投入時の内部電源安定時間 (注1)
最大
5
td(R-S)
STOP解除時間
150
μs
td(W-S)
低消費電力モードウェイトモード解除時間
150
μs
注1.
最小
ms
電源投入時に、内部電源発生回路が安定するまでの待ち時間です。
推奨動作電圧
t d(P-R)
VCC1
電源投入時内部電源安定時間
td(P-R)
CPUクロック
t d(R-S)
STOP解除時間
(a)ストップモード解除の
ための割り込み
(b)ウェイトモード解除の
ための割り込み
t d(W-S)
低消費電力モードウェイト
モード解除時間
CPUクロック
(a)
(b)
td(R-S)
td(W-S)
VC25、 VC26、 VC27
t d(E-A)
電圧検出回路動作時間
電圧検出回路
停止
動作
td(E-A)
図 5.4
電源回路のタイミング図
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発振回路の電気的特性
5.1.7
表 5.16
5. 電気的特性
125kHzオンチップオシレータ発振回路の電気的特性
指定のない場合は、VCC1=2.7~5.5V、Topr = -20℃ ~85℃/-40℃ ~85℃です。
記号
fOCO-S
tsu(fOCO-S)
項目
測定条件
125kHzオンチップオシレータ発振
周波数
125kHz オンチップオシレータ発振
安定待ち時間
10ms の期間での平均周波数
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最小
規格値
標準
最大
100
125
150
kHz
20
μs
単位
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5. 電気的特性
電気的特性(VCC1=VCC2=5V)
5.2
電気的特性
5.2.1
VCC1=VCC2=5V
表 5.17
電気的特性(1) ( 注1)
指定のない場合は、VCC1=VCC2=4.2~5.5V、VSS=0V、Topr= -20~85℃/-40~85℃、f(BCLK)=25MHz です。
記号
VOH
VOH
VOH
項目
“H”出力電圧
“H”出力電圧
P6_0~P6_7, P7_2~P7_7, P8_0~P8_4, P8_6, P8_7,
P9_0~P9_7, P10_0~P10_7
IOH = -5mA
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0~P3_7,
P4_0~P4_7, P5_0~P5_7
IOH = -5mA
P6_0~P6_7, P7_2~P7_7, P8_0~P8_4, P8_6, P8_7,
P9_0~P9_7, P10_0~P10_7
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0~P3_7,
P4_0~P4_7, P5_0~P5_7
“H”出力電圧　XOUT
“H”出力電圧　XCOUT
VOL
VOL
VOL
“L” 出力電圧
“L” 出力電圧
VCC1 - 2.0
VCC1
VCC2 - 2.0
VCC2
IOH = -200μA
VCC1 - 0.3
VCC1
IOH = -200μA
VCC2 - 0.3
VCC2
HIGH POWER
IOH = -1mA
VCC1 - 2.0
VCC1
LOW POWER
IOH = -0.5mA
VCC1 - 2.0
VCC1
HIGH POWER
無負荷時
2.6
LOW POWER
無負荷時
2.2
V
2.0
P6_0~P6_7, P7_0~P7_7, P8_0~P8_7, P9_0~P9_7,
P10_0~P10_7
IOL = 200μA
0.45
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0~P3_7,
P4_0~P4_7, P5_0~P5_7
IOL = 200μA
0.45
HIGH POWER
IOL = 1mA
2.0
LOW POWER
IOL = 0.5mA
2.0
HIGH POWER
無負荷時
0
LOW POWER
無負荷時
0
V
V
ヒステリシス HOLD, RDY, TA0IN~TA4IN,
TB0IN~TB5IN, INT0~INT7, NMI,
ADTRG, CTS0~CTS2, CTS5~CTS7,
SCL0~SCL2, SCL5~SCL7, SDA0~SDA2,
SDA5~SDA7, CLK0~CLK7, TA0OUT~TA4OUT,
KI0~KI3, RXD0~RXD2, RXD5~RXD7, SIN3, SIN4,
SD, PMC0, PMC1, SCLMM, SDAMM, CEC,
ZP, IDU, IDV, IDW
“H”入力電流
V
V
IOL = 5mA
ヒステリシス RESET
単位
V
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0~P3_7,
P4_0~P4_7, P5_0~P5_7
IIH
注1.
最大
2.0
“L” 出力電圧　XOUT
“L” 入力電流
標準
IOL = 5mA
VT+-VT-
IIL
規格値
最小
P6_0~P6_7, P7_0~P7_7, P8_0~P8_7, P9_0~P9_7,
P10_0~P10_7
“L” 出力電圧　XCOUT
VT+-VT-
測定条件
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0~P3_7,
P4_0~P4_7, P5_0~P5_7, P6_0~P6_7, P7_0~P7_7,
P8_0~P8_7, P9_0~P9_7, P10_0~P10_7
XIN, RESET, CNVSS, BYTE
VI=5V
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7, P3_0~P3_7,
P4_0~P4_7, P5_0~P5_7, P6_0~P6_7, P7_0~P7_7,
P8_0~P8_7, P9_0~P9_7, P10_0~P10_7
XIN, RESET, CNVSS, BYTE
VI=0V
V
V
0.5
2.0
V
0.5
2.5
V
5.0
μA
-5.0
μA
VCC1 ≠ VCC2 でご使用の場合は、それぞれの電圧に応じて 5Vまたは 3Vの規格を参照してください。
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5. 電気的特性
VCC1=VCC2=5V
表 5.18
電気的特性(2) ( 注1)
指定のない場合は、VCC1=VCC2=4.2~5.5V、VSS=0V、Topr= -20~85℃/-40~85℃、f(BCLK)=25MHz です。
記号
RPULLUP
項目
プルアップ
抵抗
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7,
P6_0~P6_7, P7_2~P7_7, P8_0~P8_4, P8_6, P8_7,
P9_0~P9_7, P10_0~P10_7
RfXIN
帰還抵抗　XIN
RfXCIN
帰還抵抗　XCIN
VRAM
注1.
RAM 保持電圧
測定条件
規格値
最小
標準
最大
30
50
100
単位
VI=0V
1.5
8
ストップモード時
1.8
kΩ
MΩ
MΩ
V
VCC1 ≠ VCC2 でご使用の場合は、それぞれの電圧に応じて 5Vまたは 3Vの規格を参照してください。
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5. 電気的特性
VCC1=VCC2=5V
表 5.19 電気的特性(3)
R5F364A6NFA、R5F364A6NFB、R5F364A6DFA、R5F364A6DFB
R5F364AENFA、R5F364AENFB、R5F364AEDFA、R5F364AEDFB
指定のない場合は、VCC1=VCC2=4.2~5.5V、VSS=0V、Topr= -20~85℃/-40~85℃、f(BCLK)=25MHz です。
記号
ICC
項目
電源電流
測定条件
高速モード
最小
規格値
標準
最大
単位
f(BCLK)=25MHz
XIN=4.2MHz ( 方形波 ) 、PLL6逓倍
125kHzオンチップオシレータ停止
20.0
mA
XIN=4.2MHz ( 方形波 ) 、PLL6逓倍
125kHzオンチップオシレータ停止
f(BCLK)=20MHz
20.7
mA
XIN=20MHz ( 方形波)
125kHzオンチップオシレータ停止
16.0
mA
500.0
μA
160.0
μA
45.0
μA
20.0
μA
11.0
μA
6.0
μA
メインクロック停止
125kHzオンチップオシレータ停止
周辺クロック停止
Topr=25℃
1.7
μA
フラッシュメモリ
プログラム中
f(BCLK)=10MHz、PM17=1(1 ウェイト )
VCC1=5.0V
20.0
mA
フラッシュメモリ
イレーズ中
f(BCLK)=10MHz、PM17=1(1 ウェイト )
VCC1=5.0V
30.0
mA
シングルチップモード
で、出力端子は開放、
その他の端子は VSS
f(BCLK)=25MHz、A/D 変換動作
125kHz オンチップメインクロック停止
オシレータモード 125kHzオンチップオシレータ発振、分周なし
FMR22=1 (スローリードモード )
低消費電力モード f(BCLK)=32kHz
低消費電力モード時
FMR22=FMR23=1
フラッシュメモリ上 ( 注 1)
f(BCLK)=32kHz
低消費電力モード時 RAM上 ( 注 1)
ウェイトモード
メインクロック停止
125kHzオンチップオシレータ発振
周辺クロック動作
Topr=25℃
f(BCLK)=32kHz ( 発振能力 High)
125kHzオンチップオシレータ停止
周辺クロック動作
Topr=25℃
f(BCLK)=32kHz ( 発振能力 Low)
125kHzオンチップオシレータ停止
周辺クロック動作
Topr=25℃
ストップモード
注1.
実行するプログラムが存在するメモリを示す。
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5. 電気的特性
VCC1=VCC2=5V
表 5.20 電気的特性(4)
R5F364AKNFA、R5F364AKNFB、R5F364AKDFA、R5F364AKDFB
R5F364AMNFA、R5F364AMNFB、R5F364AMDFA、R5F364AMDFB
指定のない場合は、VCC1=VCC2=4.2~5.5V、VSS=0V、Topr= -20~85℃/-40~85℃、f(BCLK)=25MHz です。
記号
ICC
項目
電源電流
測定条件
高速モード
規格値
標準
最大
単位
f(BCLK)=25MHz
XIN=4.2MHz ( 方形波 ) 、PLL6逓倍
125kHzオンチップオシレータ停止
シングルチップモード
で、出力端子は開放、そ
の他の端子はVSS
最小
22.0
mA
22.7
mA
17.0
mA
550.0
μA
170.0
μA
45.0
μA
20.5
μA
11.0
μA
6.0
μA
メインクロック停止
125kHzオンチップオシレータ停止
周辺クロック停止
Topr=25℃
1.7
μA
フラッシュメモリ
プログラム中
f(BCLK)=10MHz、PM17=1(1 ウェイト )
VCC1=5.0V
20.0
mA
フラッシュメモリ
イレーズ中
f(BCLK)=10MHz、PM17=1(1 ウェイト )
VCC1=5.0V
30.0
mA
f(BCLK)=25MHz、A/D 変換動作
XIN=4.2MHz ( 方形波 ) 、PLL6逓倍
125kHzオンチップオシレータ停止
f(BCLK)=20MHz
XIN=20MHz ( 方形波) 、
125kHzオンチップオシレータ停止
125kHz オンチップメインクロック停止
オシレータモード 125kHzオンチップオシレータ発振、分周なし
FMR22=1 (スローリードモード )
低消費電力モード f(BCLK)=32kHz
低消費電力モード時
FMR22=FMR23=1
フラッシュメモリ上 ( 注 1)
f(BCLK)=32kHz
ウェイトモード
低消費電力モード時
RAM上 ( 注 1)
メインクロック停止
125kHzオンチップオシレータ発振
周辺クロック動作
Topr=25℃
f(BCLK)=32kHz ( 発振能力 High)
125kHzオンチップオシレータ停止
周辺クロック動作
Topr=25℃
f(BCLK)=32kHz ( 発振能力 Low)
125kHzオンチップオシレータ停止
周辺クロック動作
Topr=25℃
ストップモード
注1.
実行するプログラムが存在するメモリを示す。
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5. 電気的特性
VCC1=VCC2=5V
タイミング必要条件( 周辺機能、他)
5.2.2
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85 ℃ )
リセット入力
5.2.2.1
表 5.21
リセット入力 (RESET 入力)
記号
tw(RSTL)
規格値
項目
最小
10
RESET 入力“L”パルス幅
最大
単位
μs
RESET input
t w(RTSL)
リセット入力 (RESET 入力)
図 5.5
5.2.2.2
表 5.22
外部クロック入力
外部クロック入力 (XIN 入力)( 注1)
記号
最小
50
20
20
外部クロック入力サイクル時間
外部クロック入力“H” パルス幅
外部クロック入力“L”パルス幅
外部クロック立ち上がり時間
外部クロック立ち下がり時間
tc
tw(H)
tw(L)
tr
tf
注1.
規格値
項目
最大
9
9
単位
ns
ns
ns
ns
ns
条件はVCC1=VCC2=3.0~5.0Vです。
XIN input
tr
t w(H)
tf
t w(L)
tc
図 5.6
外部クロック入力 (XIN 入力)
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1=VCC2=5V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85℃ )
タイマA入力
5.2.2.3
表 5.23
タイマA入力( イベントカウンタモードのカウント入力)
記号
規格値
項目
tc(TA)
TAiIN入力サイクル時間
tw(TAH)
TAiIN入力“H”パルス幅
40
ns
tw(TAL)
TAiIN入力“L” パルス幅
40
ns
表 5.24
最大
単位
最小
100
ns
タイマA入力( タイマモードのゲーティング入力)
記号
規格値
項目
tc(TA)
TAiIN入力サイクル時間
tw(TAH)
TAiIN入力“H”パルス幅
200
ns
tw(TAL)
TAiIN入力“L” パルス幅
200
ns
表 5.25
最大
単位
最小
400
ns
タイマA入力( ワンショットタイマモードの外部トリガ入力)
記号
規格値
項目
TAiIN入力サイクル時間
tw(TAH)
TAiIN入力“H”パルス幅
100
ns
tw(TAL)
TAiIN入力“L” パルス幅
100
ns
tc(TA)
表 5.26
最大
単位
最小
200
ns
タイマA入力( パルス幅変調モード、プログラマブル出力モードの外部トリガ入力)
記号
規格値
項目
tw(TAH)
TAiIN入力“H”パルス幅
最小
100
tw(TAL)
TAiIN入力“L” パルス幅
100
最大
単位
ns
ns
tc(TA)
t w(TAH)
TAiIN input
t w(TAL)
tc(UP)
t w(UPH)
TAiOUT input
t w(UPL)
図 5.7
タイマA入力
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5. 電気的特性
VCC1=VCC2=5V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85℃ )
表 5.27
タイマA入力( イベントカウンタモードの二相パルス入力)
記号
規格値
項目
最大
単位
tc(TA)
TAiIN入力サイクル時間
最小
800
tsu(TAIN-TAOUT)
TAiOUT 入力セットアップ時間
200
ns
tsu(TAOUT-TAIN)
TAiIN入力セットアップ時間
200
ns
ns
Two-phase pulse input in event counter mode
tc(TA)
TAiIN input
tsu(TAIN-TAOUT)
tsu(TAIN-TAOUT)
tsu(TAOUT-TAIN)
TAiOUT input
tsu(TAOUT-TAIN)
図 5.8
タイマA入力( イベントカウンタモードの二相パルス入力)
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5. 電気的特性
VCC1=VCC2=5V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85℃ )
タイマB入力
5.2.2.4
表 5.28
タイマB入力( イベントカウンタモードのカウント入力)
記号
規格値
項目
tc(TB)
TBiIN 入力サイクル時間(片エッジカウント )
tw(TBH)
TBiIN 入力 “H” パルス幅 (片エッジカウント )
40
tw(TBL)
TBiIN 入力 “L”パルス幅( 片エッジカウント )
40
ns
tc(TB)
TBiIN 入力サイクル時間(両エッジカウント )
200
ns
tw(TBH)
TBiIN 入力 “H” パルス幅 (両エッジカウント )
80
ns
tw(TBL)
TBiIN 入力 “L”パルス幅( 両エッジカウント )
80
ns
表 5.29
最大
単位
最小
100
ns
ns
タイマB入力( パルス周期測定モード)
記号
規格値
項目
tc(TB)
TBiIN 入力サイクル時間
tw(TBH)
TBiIN 入力 “H” パルス幅
200
ns
tw(TBL)
TBiIN 入力 “L”パルス幅
200
ns
表 5.30
最大
単位
最小
400
ns
タイマB入力( パルス幅測定モード)
記号
規格値
項目
最大
単位
tc(TB)
TBiIN 入力サイクル時間
最小
400
tw(TBH)
TBiIN 入力 “H” パルス幅
200
ns
tw(TBL)
TBiIN 入力 “L”パルス幅
200
ns
ns
tc(TB)
t w(TBH)
TBiIN input
t w(TBL)
図 5.9
タイマB入力
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1=VCC2=5V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85℃ )
5.2.2.5
表 5.31
シリアルインタフェース
シリアルインタフェース
記号
規格値
項目
tc(CK)
CLKi入力サイクル時間
最小
200
tw(CKH)
CLKi入力 “H”パルス幅
100
tw(CKL)
CLKi入力 “L” パルス幅
100
td(C-Q)
TXDi 出力遅延時間
最大
単位
ns
ns
ns
80
ns
th(C-Q)
TXDi ホールド時間
0
ns
tsu(D-C)
RXDi 入力セットアップ時間
70
ns
th(C-D)
RXDi 入力ホールド時間
90
ns
tc(CK)
t w(CKH)
CLKi
t w(CKL)
th(C-Q)
TXDi
td(C-Q)
tsu(D-C)
th(C-D)
RXDi
図 5.10
5.2.2.6
表 5.32
シリアルインタフェース
外部割り込みINTi入力
外部割り込み INTi 入力
記号
規格値
項目
最小
最大
単位
tw(INH)
INTi 入力“H”パルス幅
250
ns
tw(INL)
INTi 入力“L”パルス幅
250
ns
t w(INL)
INTi input
t w(INH)
図 5.11
外部割り込み INTi 入力
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5. 電気的特性
VCC1=VCC2=5V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85℃ )
マルチマスタI2C-bus
5.2.2.7
表 5.33
マルチマスタI2C-bus
記号
標準クロックモード
最小
最大
4.7
項目
tBUF
バスフリー時間
tHD;STA
スタートコンディションホールド時間
4.0
4.7
tLOW
SCLクロック“0”ステータスのホールド時間
tR
SCL、SDA信号立ち上がり時間
tHD;DAT
データホールド時間
tHIGH
SCLクロック“1”ステータスのホールド時間
Fast-mode
最小
最大
1.3
単位
μs
μs
0.6
20+0.1Cb
300
μs
ns
0
0
0.9
μs
4.0
0.6
300
μs
ns
1.3
1000
tF
SCL、SDA信号立ち下がり時間
tsu;DAT
データセットアップ時間
250
100
ns
tsu;STA
リスタートコンディションセットアップ時間
4.7
0.6
μs
tsu;STO
ストップコンディションセットアップ時間
4.0
0.6
μs
300
20+0.1Cb
SDA
t HD;STA
t BUF
t su;STO
t LOW
tR
SCL
p
t HD;STA
図 5.12
tF
Sr
s
t HD;DAT
t HIGH
t su;DAT
p
t su;STA
マルチマスタI2C-bus
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5. 電気的特性
VCC1=VCC2=5V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85℃ )
タイミング必要条件 ( メモリ拡張モード、マイクロプロセッサモード)
5.2.3
表 5.34
メモリ拡張モード、マイクロプロセッサモード
記号
項目
規格値
最小
最大
単位
tac1(RD-DB)
データ入力アクセス時間 (ウェイトなし設定)
(注 1)
ns
tac2(RD-DB)
データ入力アクセス時間 (1~3ウェイト設定)
(注 2)
ns
tac3(RD-DB)
データ入力アクセス時間 (マルチプレクスバス領域をアクセスした場合)
(注 3)
ns
tsu(DB-RD)
データ入力セットアップ時間
40
ns
tsu(RDY-BCLK)
RDY入力セットアップ時間
80
ns
th(RD-DB)
データ入力ホールド時間
0
ns
th(BCLK -RDY)
RDY 入力ホールド時間
0
ns
注1.
BCLKの周波数に応じて次の計算式で算出されます。
0.5 × 10 9
------------------------ – 45 [ ns ]
f ( BCLK )
注2.
BCLKの周波数に応じて次の計算式で算出されます。
( n + 0.5 ) × 10 9
--------------------------------------- – 45 [ ns ] nは 1ウェイト設定の場合“1”
、2ウェイト設定の場合“2”、3ウェイト設定の場合“3”
f ( BCLK )
注 3.
BCLKの周波数に応じて次の計算式で算出されます。
( n – 0.5 ) × 10 9
--------------------------------------- – 45 [ ns ] nは 2ウェイト設定の場合“2”
、3ウェイト設定の場合“3”
f ( BCLK )
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5. 電気的特性
Memory Expansion Mode and Microprocessor Mode
VCC1 = VCC2 = 5V
(Effective in wait state setting)
BCLK
RD
(Separate bus)
WR, WRL, WRH
(Separate bus)
RD
(Multiplexed bus)
WR, WRL, WRH
(Multiplexed bus)
RDY input
tsu(RDY-BCLK)
th(BCLK-RDY)
Measuring conditions
y VCC1 = VCC2 = 5V
y Input timing voltage: VIL = 1.0 V, VIH = 4.0 V
y Output timing voltage: VOL = 2.5 V, VOH = 2.5 V
図 5.13
タイミング図
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5. 電気的特性
VCC1=VCC2=5V
スイッチング特性 ( メモリ拡張モード、マイクロプロセッサモード)
5.2.4
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85 ℃ )
ウェイトなし設定の場合
5.2.4.1
表 5.35
メモリ拡張モード、マイクロプロセッサモード ( ウェイトなし設定の場合 )
記号
項目
測定条件
規格値
最小
最大
25
単位
td(BCLK-AD)
アドレス出力遅延時間
th(BCLK-AD)
アドレス出力保持時間 (BCLK 基準)
0
ns
th(RD-AD)
アドレス出力保持時間 (RD 基準)
0
ns
th(WR-AD)
アドレス出力保持時間 (WR 基準 )
(注 2)
td(BCLK-CS)
チップセレクト出力遅延時間
th(BCLK-CS)
チップセレクト出力保持時間 (BCLK 基準)
td(BCLK-ALE)
ALE 信号出力遅延時間
th(BCLK-ALE)
ALE 信号出力保持時間
td(BCLK-RD)
RD信号出力遅延時間
th(BCLK-RD)
RD信号出力保持時間
td(BCLK-WR)
WR 信号出力遅延時間
th(BCLK-WR)
WR 信号出力保持時間
td(BCLK-DB)
データ出力遅延時間 (BCLK 基準 )
ns
ns
25
ns
0
ns
15
図 5.14
ns
-4
ns
25
ns
0
ns
25
ns
40
ns
0
ns
th(BCLK-DB)
データ出力保持時間 (BCLK 基準 ) ( 注3)
0
ns
td(DB-WR)
データ出力遅延時間 (WR 基準 )
(注 1)
ns
th(WR-DB)
データ出力保持時間 (WR 基準 ) ( 注 3)
(注 2)
ns
注1.
BCLKの周波数に応じて次の計算式で算出されます。
9
0.5
--f-----×---10
------ – 40 [ ns ] f(BCLK) は 12.5MHz 以下
( BCLK )
注 2.
BCLKの周波数に応じて次の計算式で算出されます。
9
0.5
-------×---10
------ – 10 [ ns ]
f ( BCLK )
注 3.
この規格値は出力がオフするタイミングを示しており、データバスの
保持時間を示すものではありません。データバスの保持時間は付加容
量やプルアップ (プルダウン )抵抗値によって異なります。
右図の回路でデータバスの保持時間は、
t = -CR× ln (1 - VOL/VCC2)
R
DBi
で表されます。
たとえば、VOL=0.2VCC2、C=30pF、R=1kΩとすると、
C
出力“L”レベルの保持時間は、
t = -30pF× 1kΩ × ln (1 - 0.2VCC2/VCC2)
= 6.7ns
となります。
P0
P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
図 5.14
30pF
ポート P0~P10 の測定回路
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5. 電気的特性
VCC1 = VCC2 = 5V
Memory Expansion Mode and Microprocessor Mode
(in no wait state setting)
Read timing
BCLK
td(BCLK-CS)
th(BCLK-CS)
25ns(max.)
0ns(min.)
CSi
tcyc
td(BCLK-AD)
th(BCLK-AD)
25ns(max.)
ADi
BHE
td(BCLK-ALE)
15ns(max.)
0ns(min.)
th(BCLK-ALE)
th(RD-AD)
-4ns(min.)
0ns(min.)
ALE
th(BCLK-RD)
td(BCLK-RD)
25ns(max.)
0ns(min.)
RD
tac1(RD-DB)
(0.5×t cyc -45)ns(max.)
Hi-Z
DBi
tsu(DB-RD)
40ns(min.)
th(RD-DB)
0ns(min.)
Write timing
BCLK
td(BCLK-CS)
th(BCLK-CS)
25ns(max.)
0ns(min.)
CSi
tcyc
ADi
BHE
td(BCLK-AD)
th(BCLK-AD)
25ns(max.)
0ns(min.)
td(BCLK-ALE)
15ns(max.)
th(BCLK-ALE)
-4ns(min.)
th(WR-AD)
(0.5×t cyc -10)ns(min.)
td(BCLK-WR)
th(BCLK-WR)
ALE
25ns(max.)
WR, WRL,
WRH
0ns(min.)
td(BCLK-DB)
40ns(max.)
th(BCLK-DB)
0ns(min.)
Hi-Z
DBi
td(DB-WR)
(0.5×t cyc -40)ns(min.)
tcyc =
th(WR-DB)
(0.5×t cyc -10)ns(min.)
1
f(BCLK)
Measuring conditions
y VCC1 = VCC2 = 5V
y Input timing voltage: VIL = 0.8 V, VIH = 2.0 V
y Output timing voltage: VOL = 0.4 V, VOH = 2.4 V
図 5.15
タイミング図
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1=VCC2=5V
スイッチング特性
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85℃ )
5.2.4.2
表 5.36
1~3ウェイト設定、外部領域をアクセスした場合
メモリ拡張モード、マイクロプロセッサモード
(1~3 ウェイト設定、外部領域をアクセスした場合 )
記号
項目
測定条件
規格値
最小
単位
最大
td(BCLK-AD)
アドレス出力遅延時間
th(BCLK-AD)
アドレス出力保持時間 (BCLK 基準)
0
ns
th(RD-AD)
アドレス出力保持時間 (RD 基準)
0
ns
th(WR-AD)
アドレス出力保持時間 (WR 基準)
(注 2)
ns
td(BCLK-CS)
チップセレクト出力遅延時間
th(BCLK-CS)
チップセレクト出力保持時間 (BCLK 基準 )
td(BCLK-ALE)
ALE 信号出力遅延時間
th(BCLK-ALE)
ALE 信号出力保持時間
td(BCLK-RD)
RD信号出力遅延時間
th(BCLK-RD)
RD信号出力保持時間
td(BCLK-WR)
WR 信号出力遅延時間
th(BCLK-WR)
WR 信号出力保持時間
td(BCLK-DB)
データ出力遅延時間 (BCLK 基準 )
th(BCLK-DB)
データ出力保持時間 (BCLK 基準 ) ( 注3)
td(DB-WR)
th(WR-DB)
注1.
注 3.
ns
25
ns
0
ns
15
ns
-4
図 5.14
ns
25
ns
0
ns
25
ns
0
ns
40
ns
0
ns
データ出力遅延時間 (WR 基準)
(注 1)
ns
データ出力保持時間 (WR 基準) ( 注3)
( 注2)
ns
BCLKの周波数に応じて次の計算式で算出されます。
9
-(-n---–---0.5
------)--×
----10
----- – 40 [ ns ]
f ( BCLK )
注2.
25
n は 1 ウェイト設定の場合“1”、2 ウェイト設定の場合“2”、
3 ウェイト設定の場合“3”
n =1 の場合は、f(BCLK) は 12.5MHz 以下
9
BCLKの周波数に応じて次の計算式で算出されます。 0.5
-------×---10
------ – 10 [ ns ]
f ( BCLK )
この規格値は出力がオフするタイミングを示しており、データバスの
保持時間を示すものではありません。データバスの保持時間は付加容
量やプルアップ ( プルダウン)抵抗値によって異なります。
右図の回路でデータバスの保持時間は、
t = -CR× ln (1 - VOL/VCC2)
で表されます。
たとえば、VOL=0.2VCC2、C=30pF、R=1kΩとすると、
R
DBi
C
出力“L”レベルの保持時間は、
t = -30pF× 1kΩ × ln (1 - 0.2VCC2/VCC2)
=6.7ns
となります。
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5. 電気的特性
VCC1 = VCC2 = 5V
Memory Expansion Mode and Microprocessor Mode
(in 1 to 3 waits setting and when accessing external area)
Read timing
BCLK
td(BCLK-CS)
th(BCLK-CS)
25ns(max.)
0ns(min.)
CSi
tcyc
ADi
BHE
td(BCLK-AD)
th(BCLK-AD)
25ns(max.)
0ns(min.)
td(BCLK-ALE)
15ns(max.)
th(BCLK-ALE)
th(RD-AD)
-4ns(min.)
0ns(min.)
ALE
th(BCLK-RD)
td(BCLK-RD)
0ns(min.)
25ns(max.)
RD
tac2(RD-DB)
{(n+0.5) × tcyc -45}ns(max.)
Hi-Z
DBi
th(RD-DB)
tsu(DB-RD)
0ns(min.)
40ns(min.)
Write timing
BCLK
td(BCLK-CS)
th(BCLK-CS)
25ns(max.)
0ns(min.)
CSi
tcyc
th(BCLK-AD)
td(BCLK-AD)
0ns(min.)
25ns(max.)
ADi
BHE
td(BCLK-ALE)
15ns(max.)
th(BCLK-ALE)
th(WR-AD)
-4ns(min.)
(0.5 × t cyc-10)ns(min.)
ALE
th(BCLK-WR)
td(BCLK-WR)
0ns(min.)
25ns(max.)
WR, WRL,
WRH
td(BCLK-DB)
th(BCLK-DB)
40ns(max.)
0ns(min.)
Hi-Z
DBi
td(DB-WR)
{(n-0.5) × tcyc -40}ns(min.)
tcyc =
(0.5 × t cyc-10)ns(min.)
1
f(BCLK)
Measuring conditions
y VCC1 = VCC2 = 5V
y Input timing voltage: VIL = 0.8 V, VIH = 2.0 V
y Output timing voltage: VOL = 0.4 V, VOH = 2.4 V
図 5.16
th(WR-DB)
n: 1 (when 1 wait)
2 (when 2 waits)
3 (when 3 waits)
タイミング図
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5. 電気的特性
VCC1=VCC2=5V
スイッチング特性
( 指定のない場合は、VCC1=VCC2=5V、VSS=0V、Topr= -20~85℃ /-40~85℃ )
5.2.4.3
表 5.37
2~3ウェイト設定、外部領域をアクセスし、かつマルチプレクスバスを選択した場合
メモリ拡張モード、マイクロプロセッサモード
(2~3 ウェイト設定、外部領域をアクセスし、かつマルチプレクスバスを選択した場合 )　( 注 5)
記号
項目
td(BCLK-AD)
アドレス出力遅延時間
th(BCLK-AD)
アドレス出力保持時間 (BCLK基準 )
th(RD-AD)
測定条件
規格値
最小
最大
25
単位
ns
0
ns
アドレス出力保持時間 (RD基準 )
( 注1)
ns
th(WR-AD)
アドレス出力保持時間 (WR基準 )
( 注1)
ns
td(BCLK-CS)
チップセレクト出力遅延時間
th(BCLK-CS)
チップセレクト出力保持時間 (BCLK基準 )
th(RD-CS)
25
ns
0
ns
チップセレクト出力保持時間 (RD基準 )
( 注1)
ns
th(WR-CS)
チップセレクト出力保持時間 (WR基準 )
( 注1)
ns
td(BCLK-RD)
RD信号出力遅延時間
th(BCLK-RD)
RD信号出力保持時間
td(BCLK-WR)
WR信号出力遅延時間
th(BCLK-WR)
WR信号出力保持時間
td(BCLK-DB)
データ出力遅延時間 (BCLK基準 )
th(BCLK-DB)
データ出力保持時間 (BCLK基準 )
td(DB-WR)
25
0
ns
25
図 5.14
ns
0
ns
ns
40
ns
0
ns
データ出力遅延時間 (WR基準 )
( 注2)
ns
th(WR-DB)
データ出力保持時間 (WR基準 )
( 注1)
ns
td(BCLK-ALE)
ALE 出力遅延時間 (BCLK基準)
th(BCLK-ALE)
ALE 出力保持時間 (BCLK基準)
td(AD-ALE)
15
ns
-4
ns
ALE 出力遅延時間 (アドレス基準)
( 注3)
ns
th(ALE-AD)
ALE 出力保持時間 (アドレス基準)
( 注4)
ns
td(AD-RD)
アドレス後 RD信号出力遅延時間
0
ns
td(AD-WR)
アドレス後 WR信号出力遅延時間
0
ns
tdZ(RD-AD)
アドレス出力フローティング開始時間
注1.
8
ns
BCLKの周波数に応じて次の計算式で算出されます。
0.5 × 10 9
------------------------ – 10 [ ns ]
f ( BCLK )
注2.
BCLKの周波数に応じて次の計算式で算出されます。
( n – 0.5 ) × 10 9
、3 ウェイト設定の場合“3”
--------------------------------------- – 40 [ ns ] n は 2ウェイト設定の場合“2”
f ( BCLK )
注 3.
BCLKの周波数に応じて次の計算式で算出されます。
0.5 × 10 9
------------------------ – 25 [ ns ]
f ( BCLK )
注 4.
BCLKの周波数に応じて次の計算式で算出されます。
0.5 × 10 9
------------------------ – 15 [ ns ]
f ( BCLK )
注 5.
マルチプレクスバスを使用する場合、f(BCLK) は12.5MHz 以下にしてください。
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5. 電気的特性
VCC1 = VCC2 = 5V
Memory Expansion Mode and Microprocessor Mode
(in 2 or 3 waits setting, and when accessing external area and using multiplexed bus )
Read timing
BCLK
th(BCLK-CS)
td(BCLK-CS)
th(RD-CS)
tcyc
25ns(max.)
0ns(min.)
(0.5×t cyc -10)ns(min.)
CSi
td(AD-ALE)
(0.5×t cyc -25ns(min.)
ADi
/DBi
th(ALE-AD)
(0.5×t cyc -15ns(min.)
Address
Address
Data input
tdz(RD-AD)
8ns(max.)
tsu(DB-RD)
tac3(RD-DB)
{(n-0.5)×tcyc -45}ns(max.) 40ns(min.)
th(RD-DB)
0ns(min.)
td(AD-RD)
td(BCLK-AD)
0ns(min.)
25ns(max.)
th(BCLK-AD)
0ns(min.)
ADi
BHE
td(BCLK-ALE)
15ns(max.)
th(BCLK-ALE)
th(RD-AD)
(0.5×t cyc -10)ns(min.)
-4ns(min.)
ALE
td(BCLK-RD)
25ns(max.)
th(BCLK-RD)
0ns(min.)
RD
Write timing
BCLK
td(BCLK-CS)
tcyc
25ns(max.)
th(WR-CS)
(0.5×t cyc -10)ns(min.)
th(BCLK-CS)
0ns(min.)
CSi
td(BCLK-DB)
th(BCLK-DB)
40ns(max.)
ADi
/DBi
Address
0ns(min.)
Address
Data output
td(DB-WR)
{(n-0.5)×tcyc -40}ns(min.)
td(AD-ALE)
(0.5×t cyc -25ns(min.)
th(WR-DB)
(0.5×t cyc -10)ns(min.)
td(BCLK-AD)
th(BCLK-AD)
25ns(max.)
ADi
BHE
td(BCLK-ALE)
15ns(max.)
0ns(min.)
th(BCLK-ALE)
td(AD-WR)
-4ns(min.)
0ns(min.)
th(WR-AD)
(0.5×t cyc -10)ns(min.)
ALE
WR, WRL,
WRH
Measuring conditions
y VCC1 = VCC2 = 5V
y Input timing voltage: VIL = 0.8 V, VIH = 2.0 V
y Output timing voltage: VOL = 0.4 V, VOH = 2.4 V
th(BCLK-WR)
td(BCLK-WR)
25ns(max.)
0ns(min.)
n: 2 (when 2 waits)
3 (when 3 waits)
図 5.17タイミング図
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5. 電気的特性
電気的特性(VCC1=VCC2=3V)
5.3
電気的特性
5.3.1
表 5.38
VCC1=VCC2=3V
電気的特性 (1) ( 注 1)
指定のない場合は、VCC1=VCC2=2.7~3.3V、VSS=0V、Topr= -20~85℃/-40~85℃、f(BCLK)=25MHz です。
記号
VOH
VOH
項目
“H” 出力電圧 P6_0~P6_7, P7_2~P7_7, P8_0~P8_4,
P8_6, P8_7, P9_0~P9_7, P10_0~P10_7
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7
IOH= -1mA
“H” 出力電圧　XOUT
HIGH POWER
“H” 出力電圧　XCOUT
VOL
“L” 出力電圧　XCOUT
VT+-VT-
IIH
―
IIL
RPULLUP
規格値
標準
最大
VCC1
VCC2 - 0.5
VCC2
IOH= -0.1mA
VCC1 - 0.5
VCC1
LOW POWER
IOH= -50μA
VCC1 - 0.5
VCC1
HIGH POWER
無負荷時
2.6
LOW POWER
無負荷時
2.2
“L” 出力電圧 P6_0~P6_7, P7_0~P7_7, P8_0~P8_7,
P9_0~P9_7, P10_0~P10_7
P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7
“L” 出力電圧　XOUT
最小
VCC1 - 0.5
CEC　VOL
測定条件
IOH= -1mA
V
IOL=1mA
0.5
IOL=1mA
0.5
V
IOL=1mA
0
0.5
IOL=0.1mA
0.5
LOW POWER
IOL=50μA
0.5
HIGH POWER
無負荷時
0
LOW POWER
無負荷時
0
“L” 入力電流 P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7,
P6_0~P6_7, P7_0~P7_7, P8_0~P8_7,
P9_0~P9_7, P10_0~P10_7
XIN, RESET, CNVSS, BYTE
プルアップ P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7,
抵抗
P6_0~P6_7, P7_2~P7_7, P8_0~P8_4, P8_6,
P8_7, P9_0~P9_7, P10_0~P10_7
V
V
HIGH POWER
ヒステリシス HOLD, RDY, TA0IN~TA4IN, TB0IN~TB5IN,
INT0~INT7, NMI, ADTRG, CTS0~CTS2,
CTS5~CTS7, SCL0~SCL2, SCL5~SCL7,
SDA0~SDA2, SDA5~SDA7, CLK0~CLK7,
TA0OUT~TA4OUT, KI0~KI3, RXD0~RXD2,
RXD5~RXD7, SIN3, SIN4, SD, PMC0, PMC1,
SCLMM, SDAMM, ZP, IDU, IDV, IDW
CEC
RESET
“H” 入力電流 P0_0~P0_7, P1_0~P1_7, P2_0~P2_7,
P3_0~P3_7, P4_0~P4_7, P5_0~P5_7,
P6_0~P6_7, P7_0~P7_7, P8_0~P8_7,
P9_0~P9_7, P10_0~P10_7
XIN, RESET, CNVSS, BYTE
Power OFF 時の端子電流 CEC
単位
0.2
0.2
0.2
0.5
V
V
V
1.0
V
1.0
1.8
V
V
4.0
μA
1.8
μA
-4.0
μA
150
kΩ
VI=3V
VCC1=0V
VI=0V
VI=0V
50
80
RfXIN
帰還抵抗　XIN
3.0
MΩ
RfXCIN
帰還抵抗　XCIN
16
VRAM
RAM 保持電圧
MΩ
V
注 1.
ストップモード時
1.8
VCC1 ≠ VCC2 でご使用の場合は、それぞれの電圧に応じて 5V または 3V の規格を参照してください。
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5. 電気的特性
VCC1=VCC2=3V
表 5.39 電気的特性 (2)
R5F364A6NFA、R5F364A6NFB、R5F364A6DFA、R5F364A6DFB
R5F364AENFA、R5F364AENFB、R5F364AEDFA、R5F364AEDFB
指定のない場合は、VCC1=VCC2=2.7~3.3V、VSS=0V、Topr= -20~85℃/-40~85℃、f(BCLK)=25MHz です。
記号
ICC
項目
電源電流
測定条件
高速モード
最小
規格値
標準
最大
単位
f(BCLK)=25MHz
XIN=4.2MHz ( 方形波 )、PLL6 逓倍
125kHz オンチップオシレータ停止
20.0
mA
XIN=4.2MHz ( 方形波 ) 、PLL6 逓倍
125kHz オンチップオシレータ停止
f(BCLK)=20MHz
20.7
mA
XIN=20MHz ( 方形波 )
125kHz オンチップオシレータ停止
16.0
mA
450.0
μA
160.0
μA
40.0
μA
20.0
μA
8.0
μA
4.0
μA
メインクロック停止
125kHz オンチップオシレータ停止
周辺クロック停止
Topr=25 ℃
1.6
μA
フラッシュメモリ
プログラム中
f(BCLK)=10MHz、PM17=1(1 ウェイト )
VCC1=3.0V
20.0
mA
フラッシュメモリ
イレーズ中
f(BCLK)=10MHz、PM17=1(1 ウェイト )
VCC1=3.0V
30.0
mA
シングルチップモード
で、出力端子は開放、そ
の他の端子は VSS
f(BCLK)=25MHz、A/D 変換動作
125kHz オンチップメインクロック停止
オシレータモード 125kHz オンチップオシレータ発振、分周なし
FMR22=1 ( スローリードモード )
低消費電力モード f(BCLK)=32kHz
低消費電力モード時
FMR22=FMR23=1
フラッシュメモリ上 ( 注 1)
f(BCLK)=32kHz
低消費電力モード時
RAM 上 ( 注 1)
ウェイトモード
メインクロック停止
125kHz オンチップオシレータ発振
周辺クロック動作
Topr=25 ℃
f(BCLK)=32kHz ( 発振能力 High)
125kHz オンチップオシレータ停止
周辺クロック動作
Topr=25 ℃
f(BCLK)=32kHz ( 発振能力 Low)
125kHz オンチップオシレータ停止
周辺クロック動作
Topr=25 ℃
ストップモード
注 1.
実行するプログラムが存在するメモリを示す。
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5. 電気的特性
VCC1=VCC2=3V
表 5.40 電気的特性 (3)
R5F364AKNFA、R5F364AKNFB、R5F364AKDFA、R5F364AKDFB
R5F364AMNFA、R5F364AMNFB、R5F364AMDFA、R5F364AMDFB
指定のない場合は、VCC1=VCC2=2.7~3.3V、VSS=0V、Topr= -20~85℃/-40~85℃、f(BCLK)=25MHz です。
記号
ICC
項目
電源電流
測定条件
高速モード
f(BCLK)=25MHz
XIN=4.2MHz ( 方形波 ) 、PLL6 逓倍
125kHz オンチップオシレータ停止
規格値
標準
最大
単位
22.0
mA
22.7
mA
17.0
mA
500.0
μA
170.0
μA
40.0
μA
メインクロック停止
125kHz オンチップオシレータ発振
周辺クロック動作
Topr=25 ℃
20.0
μA
f(BCLK)=32kHz ( 発振能力 High)
125kHz オンチップオシレータ停止
周辺クロック動作
Topr=25 ℃
8.0
μA
f(BCLK)=32kHz ( 発振能力 Low)
125kHz オンチップオシレータ停止
周辺クロック動作
Topr=25 ℃
4.0
μA
メインクロック停止
125kHz オンチップオシレータ停止
周辺クロック停止
Topr=25 ℃
1.6
μA
フラッシュメモリプ
ログラム中
f(BCLK)=10MHz、PM17=1(1 ウェイト )
VCC1=3.0V
20.0
mA
フラッシュメモリイ
レーズ中
f(BCLK)=10MHz、PM17=1(1 ウェイト )
VCC1=3.0V
30.0
mA
シングルチップモード
で、出力端子は開放、そ
の他の端子は VSS
f(BCLK)=25MHz、A/D 変換動作
XIN=4.2MHz ( 方形波 ) 、PLL6 逓倍
125kHz オンチップオシレータ停止
f(BCLK)=20MHz
XIN=20MHz ( 方形波 ) 、
125kHz オンチップオシレータ停止
125kHz オンチップオメインクロック停止
125kHz オンチップオシレータ発振、分周なし
シレータモード
FMR22=1 ( スローリードモード )
f(BCLK)=32kHz
低消費電力モード
低消費電力モード時、FMR22=FMR23=1
フラッシュメモリ上 ( 注 1)
f(BCLK)=32kHz
低消費電力モード時
RAM 上 ( 注 1)
ウェイトモード
ストップモード
注 1.
最小
実行するプログラムが存在するメモリを示す。
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5. 電気的特性
VCC1=VCC2=3V
タイミング必要条件 ( 周辺機能、他)
5.3.2
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr= -20~85 ℃ /-40~85 ℃ )
リセット入力
5.3.2.1
表 5.41
リセット入力 (RESET 入力 )
記号
tw(RSTL)
規格値
項目
最小
10
RESET入力 “L” パルス幅
最大
単位
μs
RESET input
t w(RTSL)
図 5.18
5.3.2.2
表 5.42
リセット入力 (RESET 入力 )
外部クロック入力
外部クロック入力 (XIN 入力 )( 注 1)
記号
規格値
項目
最小
50
最大
単位
tc
外部クロック入力サイクル時間
tw(H)
外部クロック入力 “H” パルス幅
20
ns
tw(L)
外部クロック入力 “L” パルス幅
20
ns
tr
外部クロック立ち上がり時間
9
ns
tf
外部クロック立ち下がり時間
9
ns
注1.
ns
条件はVCC1=VCC2=2.7~3.0Vです。
XIN input
tr
t w(H)
tf
t w(L)
tc
図 5.19
外部クロック入力 (XIN 入力 )
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5. 電気的特性
VCC1=VCC2=3V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85℃ /-40~85 ℃ )
タイマA入力
5.3.2.3
表 5.43
タイマ A 入力 ( イベントカウンタモードのカウント入力 )
記号
規格値
項目
tc(TA)
TAiIN入力サイクル時間
tw(TAH)
TAiIN入力“H”パルス幅
60
ns
tw(TAL)
TAiIN入力“L” パルス幅
60
ns
表 5.44
最大
単位
最小
150
ns
タイマ A 入力 ( タイマモードのゲーティング入力 )
記号
規格値
項目
tc(TA)
TAiIN入力サイクル時間
tw(TAH)
TAiIN入力“H”パルス幅
300
ns
tw(TAL)
TAiIN入力“L” パルス幅
300
ns
表 5.45
最大
単位
最小
600
ns
タイマ A 入力 ( ワンショットタイマモードの外部トリガ入力 )
記号
規格値
項目
TAiIN入力サイクル時間
tw(TAH)
TAiIN入力“H”パルス幅
150
ns
tw(TAL)
TAiIN入力“L” パルス幅
150
ns
tc(TA)
表 5.46
最大
単位
最小
300
ns
タイマ A 入力 ( パルス幅変調モード、プログラマブル出力モードの外部トリガ入力 )
記号
規格値
項目
tw(TAH)
TAiIN入力“H”パルス幅
最小
150
tw(TAL)
TAiIN入力“L” パルス幅
150
最大
単位
ns
ns
tc(TA)
t w(TAH)
TAiIN input
t w(TAL)
tc(UP)
t w(UPH)
TAiOUT input
t w(UPL)
図 5.20
タイマ A 入力
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
5. 電気的特性
VCC1=VCC2=3V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85℃ /-40~85 ℃ )
表 5.47
タイマ A 入力 ( イベントカウンタモードの二相パルス入力 )
記号
規格値
項目
最大
単位
tc(TA)
TAiIN入力サイクル時間
最小
2
tsu(TAIN-TAOUT)
TAiOUT入力セットアップ時間
500
μs
ns
tsu(TAOUT-TAIN)
TAiIN入力セットアップ時間
500
ns
Two-phase pulse input in event counter mode
tc(TA)
TAiIN input
tsu(TAIN-TAOUT)
tsu(TAIN-TAOUT)
tsu(TAOUT-TAIN)
TAiOUT input
tsu(TAOUT-TAIN)
図 5.21
タイマ A 入力 ( イベントカウンタモードの二相パルス入力 )
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
5. 電気的特性
VCC1=VCC2=3V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85℃ /-40~85 ℃ )
タイマB入力
5.3.2.4
表 5.48
タイマ B 入力 ( イベントカウンタモードのカウント入力 )
記号
規格値
項目
最大
単位
tc(TB)
TBiIN 入力サイクル時間 (片エッジカウント )
最小
150
tw(TBH)
TBiIN 入力 “H”パルス幅 (片エッジカウント)
60
ns
ns
tw(TBL)
TBiIN 入力 “L” パルス幅 (片エッジカウント)
60
ns
tc(TB)
TBiIN 入力サイクル時間 (両エッジカウント )
300
ns
tw(TBH)
TBiIN 入力 “H”パルス幅 (両エッジカウント)
120
ns
tw(TBL)
TBiIN 入力 “L” パルス幅 (両エッジカウント)
120
ns
表 5.49
タイマ B 入力 ( パルス周期測定モード )
記号
規格値
項目
tc(TB)
tw(TBH)
tw(TBL)
TBiIN 入力サイクル時間
TBiIN 入力 “H”パルス幅
TBiIN 入力 “L” パルス幅
表 5.50
タイマ B 入力 ( パルス幅測定モード )
記号
最小
600
300
300
最大
ns
ns
ns
規格値
項目
単位
最大
単位
tc(TB)
TBiIN 入力サイクル時間
最小
600
tw(TBH)
TBiIN 入力 “H”パルス幅
300
ns
tw(TBL)
TBiIN 入力 “L” パルス幅
300
ns
ns
tc(TB)
t w(TBH)
TBiIN input
t w(TBL)
図 5.22
タイマ B 入力
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
5. 電気的特性
VCC1=VCC2=3V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85℃ /-40~85 ℃ )
シリアルインタフェース
5.3.2.5
表 5.51
シリアルインタフェース
記号
規格値
項目
最小
300
最大
単位
tc(CK)
CLKi 入力サイクル時間
tw(CKH)
CLKi 入力 “H” パルス幅
150
ns
tw(CKL)
CLKi 入力 “L” パルス幅
150
ns
td(C-Q)
TXDi 出力遅延時間
ns
160
ns
th(C-Q)
TXDi ホールド時間
0
ns
tsu(D-C)
RXDi 入力セットアップ時間
100
ns
th(C-D)
RXDi 入力ホールド時間
90
ns
tc(CK)
t w(CKH)
CLKi
t w(CKL)
th(C-Q)
TXDi
td(C-Q)
tsu(D-C)
th(C-D)
RXDi
図 5.23
シリアルインタフェース
外部割り込みINTi入力
5.3.2.6
表 5.52
外部割り込み INTi 入力
記号
規格値
項目
最小
最大
単位
tw(INH)
INTi 入力 “H” パルス幅
380
ns
tw(INL)
INTi 入力 “L” パルス幅
380
ns
t w(INL)
INTi input
t w(INH)
図 5.24
外部割り込み INTi 入力
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1=VCC2=3V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85℃ /-40~85 ℃ )
マルチマスタI2C-bus
5.3.2.7
表 5.53
マルチマスタ I2C-bus
記号
標準クロックモード
最小
最大
4.7
項目
tBUF
バスフリー時間
tHD;STA
スタートコンディションホールド時間
4.0
4.7
tLOW
SCLクロック“0”ステータスのホールド時間
tR
SCL、SDA信号立ち上がり時間
tHD;DAT
データホールド時間
tHIGH
SCLクロック“1”ステータスのホールド時間
Fast-mode
最小
最大
1.3
単位
μs
μs
0.6
20+0.1Cb
300
μs
ns
0
0
0.9
μs
4.0
0.6
300
μs
ns
1.3
1000
tF
SCL、SDA信号立ち下がり時間
tsu;DAT
データセットアップ時間
250
100
ns
tsu;STA
リスタートコンディションセットアップ時間
4.7
0.6
μs
tsu;STO
ストップコンディションセットアップ時間
4.0
0.6
μs
300
20+0.1Cb
SDA
t HD;STA
t BUF
t su;STO
t LOW
tR
SCL
p
t HD;STA
図 5.25
tF
Sr
s
t HD;DAT
t HIGH
t su;DAT
p
t su;STA
マルチマスタ I2C-bus
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1=VCC2=3V
タイミング必要条件
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85℃ /-40~85 ℃ )
タイミング必要条件 ( メモリ拡張モード、マイクロプロセッサモード)
5.3.3
表 5.54
メモリ拡張モード、マイクロプロセッサモード
記号
項目
規格値
最小
最大
単位
tac1(RD-DB)
データ入力アクセス時間 (ウェイトなし設定)
(注 1)
ns
tac2(RD-DB)
データ入力アクセス時間 (1~3ウェイト設定)
(注 2)
ns
tac3(RD-DB)
データ入力アクセス時間 (マルチプレクスバス領域をアクセスした
場合)
(注 3)
ns
tsu(DB-RD)
データ入力セットアップ時間
50
ns
tsu(RDY-BCLK)
RDY 入力セットアップ時間
85
ns
th(RD-DB)
データ入力ホールド時間
0
ns
th(BCLK -RDY)
RDY 入力ホールド時間
0
ns
注1.
BCLKの周波数に応じて次の計算式で算出されます。
0.5 × 10 9
------------------------ – 60 [ ns ]
f ( BCLK )
注2.
BCLKの周波数に応じて次の計算式で算出されます。
( n + 0.5 ) × 10 9
--------------------------------------- – 60 [ ns ]
f ( BCLK )
注 3.
n は 1ウェイト設定の場合“1”、2ウェイト設定の場合“2”、3 ウェイト設定の場合“3”
BCLKの周波数に応じて次の計算式で算出されます。
( n – 0.5 ) × 10 9
--------------------------------------- – 60 [ ns ] nは2ウェイト設定の場合“2”
、3ウェイト設定の場合“3”
f ( BCLK )
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5. 電気的特性
Memory Expansion Mode and Microprocessor Mode
VCC1 = VCC2 = 3V
(Effective in wait state setting)
BCLK
RD
(Separate bus)
WR,WRL,WRH
(Separate bus)
RD
(Multiplexed bus)
WR,WRL,WRH
(Multiplexed bus)
RDY input
tsu(RDY-BCLK)
th(BCLK-RDY)
Measuring conditions
y VCC1 = VCC2 = 3V
y Input timing voltage: VIL = 0.6 V, VIH = 2.4 V
y Output timing voltage: VOL = 1.5 V, VOH = 1.5 V
図 5.26
タイミング図
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1=VCC2=3V
スイッチング特性 ( メモリ拡張モード、マイクロプロセッサモード)
5.3.4
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85 ℃ /-40~85 ℃ )
ウェイトなし設定の場合
5.3.4.1
表 5.55
メモリ拡張モード、マイクロプロセッサモード ( ウェイトなし設定の場合 )
記号
項目
td(BCLK-AD)
th(BCLK-AD)
th(RD-AD)
th(WR-AD)
td(BCLK-CS)
th(BCLK-CS)
td(BCLK-ALE)
th(BCLK-ALE)
td(BCLK-RD)
th(BCLK-RD)
td(BCLK-WR)
th(BCLK-WR)
td(BCLK-DB)
th(BCLK-DB)
td(DB-WR)
th(WR-DB)
注1.
測定条件
アドレス出力遅延時間
アドレス出力保持時間 (BCLK 基準)
アドレス出力保持時間 (RD 基準)
アドレス出力保持時間 (WR 基準 )
チップセレクト出力遅延時間
チップセレクト出力保持時間 (BCLK 基準)
ALE 信号出力遅延時間
ALE 信号出力保持時間
RD信号出力遅延時間
RD信号出力保持時間
WR 信号出力遅延時間
WR 信号出力保持時間
データ出力遅延時間 (BCLK 基準 )
データ出力保持時間 (BCLK 基準 ) ( 注3)
データ出力遅延時間 (WR 基準 )
データ出力保持時間 (WR 基準 ) ( 注 3)
規格値
最小
最大
30
0
0
単位
ns
ns
ns
ns
ns
(注 2)
30
0
ns
ns
ns
ns
ns
ns
25
図 5.27
-4
30
0
30
0
ns
ns
ns
ns
ns
40
0
(注 1)
(注 2)
BCLKの周波数に応じて次の計算式で算出されます。
9
0.5
-------×---10
------ – 40 [ ns ] f(BCLK) は 12.5MHz 以下
f ( BCLK )
注 2.
BCLKの周波数に応じて次の計算式で算出されます。
0.5 × 10 9
---------------- – 10 [ ns ]
f ( BCLK )
注 3.
この規格値は出力がオフするタイミングを示しており、データバスの
保持時間を示すものではありません。データバスの保持時間は付加容
量やプルアップ (プルダウン )抵抗値によって異なります。
右図の回路でデータバスの保持時間は、
t = -CR× ln (1 - VOL/VCC2)
R
DBi
で表されます。
たとえば、VOL=0.2VCC2、C=30pF、R=1kΩとすると、
C
出力“L”レベルの保持時間は、
t = -30pF× 1kΩ × ln (1 - 0.2VCC2/VCC2)
=6.7ns
となります。
P0
P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
図 5.27
30pF
ポート P0~P10 の測定回路
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1 = VCC2 = 3V
Memory Expansion Mode and Microprocessor Mode
(in no wait state setting)
Read timing
BCLK
td(BCLK-CS)
th(BCLK-CS)
30ns(max.)
0ns(min.)
CSi
tcyc
td(BCLK-AD)
th(BCLK-AD)
30ns(max.)
ADi
BHE
td(BCLK-ALE)
25ns(max.)
0ns(min.)
th(BCLK-ALE)
th(RD-AD)
-4ns(min.)
0ns(min.)
ALE
th(BCLK-RD)
td(BCLK-RD)
30ns(max.)
0ns(min.)
RD
tac1(RD-DB)
(0.5×t cyc -60)ns(max.)
Hi-Z
DBi
tsu(DB-RD)
th(RD-DB)
50ns(min.)
0ns(min.)
Write timing
BCLK
td(BCLK-CS)
th(BCLK-CS)
30ns(max.)
0ns(min.)
CSi
tcyc
th(BCLK-AD)
td(BCLK-AD)
0ns(min.)
30ns(max.)
ADi
BHE
td(BCLK-ALE)
25ns(max.)
th(BCLK-ALE)
-4ns(min.)
th(WR-AD)
(0.5×t cyc -10)ns(min.)
td(BCLK-WR)
th(BCLK-WR)
ALE
30ns(max.)
WR, WRL,
WRH
0ns(min.)
td(BCLK-DB)
40ns(max.)
th(BCLK-DB)
0ns(min.)
Hi-Z
DBi
td(DB-WR)
(0.5×t cyc -40)ns(min.)
tcyc =
th(WR-DB)
(0.5×t cyc -10)ns(min.)
1
f(BCLK)
Measuring conditions
y VCC1 = VCC2 = 3V
y Input timing voltage: VIL = 0.6 V, VIH = 2.4 V
y Output timing voltage: VOL = 1.5 V, VOH = 1.5 V
図 5.28
タイミング図
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1=VCC2=3V
スイッチング特性
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85℃ / -40~85 ℃ )
5.3.4.2
表 5.56
1~3ウェイト設定、外部領域をアクセスした場合
メモリ拡張モード、マイクロプロセッサモード
(1~3 ウェイト設定、外部領域をアクセスした場合 )
記号
項目
測定条件
規格値
最小
単位
最大
td(BCLK-AD)
アドレス出力遅延時間
th(BCLK-AD)
アドレス出力保持時間 (BCLK基準 )
0
ns
th(RD-AD)
アドレス出力保持時間 (RD基準 )
0
ns
th(WR-AD)
アドレス出力保持時間 (WR基準 )
( 注2)
ns
td(BCLK-CS)
チップセレクト出力遅延時間
th(BCLK-CS)
チップセレクト出力保持時間 (BCLK基準 )
td(BCLK-ALE)
ALE 信号出力遅延時間
th(BCLK-ALE)
ALE 信号出力保持時間
td(BCLK-RD)
RD信号出力遅延時間
th(BCLK-RD)
RD信号出力保持時間
td(BCLK-WR)
WR信号出力遅延時間
th(BCLK-WR)
WR信号出力保持時間
td(BCLK-DB)
データ出力遅延時間 (BCLK基準 )
th(BCLK-DB)
データ出力保持時間 (BCLK基準 ) ( 注 3)
td(DB-WR)
th(WR-DB)
注1.
ns
30
ns
0
ns
25
ns
-4
図 5.27
ns
30
ns
0
ns
30
ns
0
ns
40
ns
0
ns
データ出力遅延時間 (WR基準 )
( 注1)
ns
データ出力保持時間 (WR基準 ) ( 注3)
( 注2)
ns
BCLKの周波数に応じて次の計算式で算出されます。
( n – 0.5 ) × 10 9
------------------------- – 40 [ ns ]
f ( BCLK )
注2.
30
n は 1 ウェイト設定の場合“1”
、2 ウェイト設定の場合“2”
、
3 ウェイト設定の場合“3”
n =1 の場合は、f(BCLK) は 12.5MHz 以下
BCLKの周波数に応じて次の計算式で算出されます。
9
0.5 × 10
------------------------ – 10 [ ns ]
f ( BCLK )
注3.
この規格値は出力がオフするタイミングを示しており、データバスの
保持時間を示すものではありません。データバスの保持時間は付加容
量やプルアップ( プルダウン )抵抗値によって異なります。
右図の回路でデータバスの保持時間は、
t = -CR× ln (1 - VOL/VCC2)
で表されます。
たとえば、VOL=0.2VCC2、C=30pF、R=1kΩとすると、
R
DBi
C
出力“L”レベルの保持時間は、
t = -30pF× 1kΩ × ln (1 - 0.2VCC2/VCC2)
=6.7ns
となります。
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1 = VCC2 = 3V
Memory Expansion Mode and Microprocessor Mode
(in 1 to 3 waits setting and when accessing external area)
Read timing
BCLK
td(BCLK-CS)
th(BCLK-CS)
30ns(max.)
0ns(min.)
CSi
tcyc
ADi
BHE
td(BCLK-AD)
th(BCLK-AD)
30ns(max.)
0ns(min.)
td(BCLK-ALE)
25ns(max.)
th(BCLK-ALE)
th(RD-AD)
-4ns(min.)
0ns(min.)
ALE
th(BCLK-RD)
td(BCLK-RD)
0ns(min.)
30ns(max.)
RD
tac2(RD-DB)
{(n+0.5) × tcyc -60}ns(max.)
Hi-Z
DBi
th(RD-DB)
tsu(DB-RD)
0ns(min.)
50ns(min.)
Write timing
BCLK
td(BCLK-CS)
th(BCLK-CS)
30ns(max.)
0ns(min.)
CSi
tcyc
th(BCLK-AD)
td(BCLK-AD)
0ns(min.)
30ns(max.)
ADi
BHE
td(BCLK-ALE)
25ns(max.)
th(BCLK-ALE)
th(WR-AD)
-4ns(min.)
(0.5 × t cyc-10)ns(min.)
ALE
th(BCLK-WR)
td(BCLK-WR)
0ns(min.)
30ns(max.)
WR, WRL,
WRH
td(BCLK-DB)
th(BCLK-DB)
40ns(max.)
0ns(min.)
Hi-Z
DBi
td(DB-WR)
{(n-0.5) × tcyc -40}ns(min.)
tcyc =
(0.5 × t cyc-10)ns(min.)
1
f(BCLK)
Measuring conditions
y VCC1 = VCC2 = 3V
y Input timing voltage: VIL = 0.6 V, VIH = 2.4 V
y Output timing voltage: VOL = 1.5 V, VOH = 1.5 V
図 5.29
th(WR-DB)
n: 1 (when 1 wait)
2 (when 2 waits)
3 (when 3 waits)
タイミング図
R01DS0032JJ0200 Rev.2.00
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5. 電気的特性
VCC1=VCC2=3V
スイッチング特性
( 指定のない場合は、VCC1=VCC2=3V、VSS=0V、Topr = -20~85℃ /-40~85 ℃ )
5.3.4.3
表 5.57
2~3ウェイト設定、外部領域をアクセスし、かつマルチプレクスバスを選択した場合
メモリ拡張モード、マイクロプロセッサモード
(2~3 ウェイト設定、外部領域をアクセスし、かつマルチプレクスバスを選択した場合 )　( 注 5)
記号
項目
td(BCLK-AD)
アドレス出力遅延時間
th(BCLK-AD)
アドレス出力保持時間 (BCLK基準)
規格値
測定条件
最小
最大
50
単位
ns
0
ns
ns
th(RD-AD)
アドレス出力保持時間 (RD基準)
(注1)
th(WR-AD)
アドレス出力保持時間 (WR基準)
(注1)
td(BCLK-CS)
チップセレクト出力遅延時間
th(BCLK-CS)
チップセレクト出力保持時間 (BCLK基準)
th(RD-CS)
ns
50
ns
0
ns
チップセレクト出力保持時間 (RD基準)
(注1)
ns
th(WR-CS)
チップセレクト出力保持時間 (WR基準)
(注1)
ns
td(BCLK-RD)
RD信号出力遅延時間
th(BCLK-RD)
RD信号出力保持時間
td(BCLK-WR)
WR信号出力遅延時間
th(BCLK-WR)
WR信号出力保持時間
40
0
ns
40
図 5.27
ns
0
ns
ns
td(BCLK-DB)
データ出力遅延時間 (BCLK基準)
th(BCLK-DB)
データ出力保持時間 (BCLK基準)
0
ns
td(DB-WR)
データ出力遅延時間 (WR基準)
(注2)
ns
th(WR-DB)
データ出力保持時間 (WR基準)
(注1)
ns
td(BCLK-ALE)
ALE出力遅延時間 (BCLK基準)
th(BCLK-ALE)
ALE出力保持時間 (BCLK基準)
td(AD-ALE)
50
25
ns
ns
-4
ns
ALE出力遅延時間 (アドレス基準)
(注3)
ns
th(ALE-AD)
ALE出力保持時間 (アドレス基準)
(注4)
ns
td(AD-RD)
アドレス後RD信号出力遅延時間
0
ns
td(AD-WR)
アドレス後WR信号出力遅延時間
0
ns
tdZ(RD-AD)
アドレス出力フローティング開始時間
8
ns
9
注1.
× 10
BCLKの周波数に応じて次の計算式で算出されます。 0.5
------------------------ – 10 [ ns ]
注 2.
BCLKの周波数に応じて次の計算式で算出されます。
f ( BCLK )
( n – 0.5 ) × 10 9
--------------------------------------- – 50 [ ns ] nは2 ウェイト設定の場合“2”
、3ウェイト設定の場合“3”
f ( BCLK )
9
注3.
× 10
------------------------ – 40 [ ns ]
BCLKの周波数に応じて次の計算式で算出されます。 0.5
注 4.
× 10
------------------------ – 15 [ ns ]
BCLKの周波数に応じて次の計算式で算出されます。 0.5
注 5.
マルチプレクスバスを使用する場合、f(BCLK) は12.5MHz 以下にしてください。
f ( BCLK )
9
f ( BCLK )
R01DS0032JJ0200 Rev.2.00
2011.02.07
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M16C/64A グループ
5. 電気的特性
VCC1 = VCC2 = 3V
Memory Expansion Mode and Microprocessor Mode
(in 2 or 3 waits setting, and when accessing external area and using multiplexed bus )
Read timing
BCLK
th(BCLK-CS)
td(BCLK-CS)
th(RD-CS)
tcyc
50ns(max.)
0ns(min.)
(0.5×t cyc -10)ns(min.)
CSi
td(AD-ALE)
(0.5×t cyc -40ns(min.)
ADi
/DBi
th(ALE-AD)
(0.5×t cyc -15ns(min.)
Address
Address
Data input
tdz(RD-AD)
8ns(max.)
tsu(DB-RD)
tac3(RD-DB)
{(n-0.5)×tcyc -60}ns(max.) 50ns(min.)
th(RD-DB)
0ns(min.)
td(AD-RD)
td(BCLK-AD)
0ns(min.)
50ns(max.)
th(BCLK-AD)
0ns(min.)
ADi
BHE
td(BCLK-ALE)
25ns(max.)
th(BCLK-ALE)
th(RD-AD)
(0.5×t cyc -10)ns(min.)
-4ns(min.)
ALE
td(BCLK-RD)
40ns(max.)
th(BCLK-RD)
0ns(min.)
RD
Write timing
BCLK
td(BCLK-CS)
tcyc
50ns(max.)
th(WR-CS)
(0.5×t cyc -10)ns(min.)
th(BCLK-CS)
0ns(min.)
CSi
td(BCLK-DB)
th(BCLK-DB)
50ns(max.)
ADi
/DBi
Address
0ns(min.)
Address
Data output
td(DB-WR)
{(n-0.5)×tcyc -50}ns(min.)
td(AD-ALE)
(0.5×t cyc -40ns(min.)
th(WR-DB)
(0.5×t cyc -10)ns(min.)
td(BCLK-AD)
th(BCLK-AD)
50ns(max.)
ADi
BHE
td(BCLK-ALE)
25ns(max.)
0ns(min.)
th(BCLK-ALE)
td(AD-WR)
-4ns(min.)
0ns(min.)
th(WR-AD)
(0.5×t cyc -10)ns(min.)
ALE
th(BCLK-WR)
td(BCLK-WR)
40ns(max.)
0ns(min.)
WR, WRL,
WRH
tcyc =
1
f(BCLK)
Measuring conditions
y VCC1 = VCC2 = 3V
y Input timing voltage: VIL = 0.6 V, VIH = 2.4 V
y Output timing voltage: VOL = 1.5 V, VOH = 1.5 V
図 5.30
n: 2 (when 2 waits)
3 (when 3 waits)
タイミング図
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M16C/64A グループ
付録 1. 外形寸法図
付録1. 外形寸法図
外形寸法図の最新版や実装に関する情報は、ルネサスエレクトロニクスホームページの「パッケージ」に掲載されてい
ます。
JEITA Package Code
P-QFP100-14x20-0.65
RENESAS Code
PRQP0100JD-B
Previous Code
100P6F-A
MASS[Typ.]
1.8g
HD
*1
D
80
51
81
50
E
*2
HE
NOTE)
1. DIMENSIONS "*1" AND "*2"
DO NOT INCLUDE MOLD FLASH.
2. DIMENSION "*3" DOES NOT
INCLUDE TRIM OFFSET.
ZE
Reference
Symbol
100
31
30
Index mark
c
F
A1
A
ZD
A2
1
L
*3
e
y
JEITA Package Code
P-LQFP100-14x14-0.50
RENESAS Code
PLQP0100KB-A
bp
x
Detail F
Previous Code
100P6Q-A / FP-100U / FP-100UV
D
E
A2
HD
HE
A
A1
bp
c
e
x
y
ZD
ZE
L
Dimension in Millimeters
Min Nom Max
19.8 20.0 20.2
13.8 14.0 14.2
2.8
22.5 22.8 23.1
16.5 16.8 17.1
3.05
0.1 0.2
0
0.25 0.3 0.4
0.13 0.15 0.2
0°
10°
0.65
0.13
0.10
0.575
0.825
0.4 0.6 0.8
MASS[Typ.]
0.6g
HD
*1
D
51
75
NOTE)
1. DIMENSIONS "*1" AND "*2"
DO NOT INCLUDE MOLD FLASH.
2. DIMENSION "*3" DOES NOT
INCLUDE TRIM OFFSET.
50
76
bp
c1
Reference Dimension in Millimeters
Symbol
c
E
*2
HE
b1
D
E
A2
HD
HE
A
A1
bp
b1
c
c1
100
26
1
ZE
Terminal cross section
25
Index mark
ZD
y
e
*3
bp
A1
c
A
A2
F
L
x
L1
Detail F
R01DS0032JJ0200 Rev.2.00
2011.02.07
e
x
y
ZD
ZE
L
L1
Min Nom Max
13.9 14.0 14.1
13.9 14.0 14.1
1.4
15.8 16.0 16.2
15.8 16.0 16.2
1.7
0.05 0.1 0.15
0.15 0.20 0.25
0.18
0.09 0.145 0.20
0.125
0°
8°
0.5
0.08
0.08
1.0
1.0
0.35 0.5 0.65
1.0
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M16C/64A グループデータシート
改訂記録
Rev.
1.01
1.10
発行日
2009.02.04
2009.07.21
ページ
全体
全体
“VW1C”の「リセット後の値」注記変更
全体
“S11” の「リセット後の値」注記変更
全体
18
2.00
2011.02.07
改訂内容
初版発行
“VCR1”の「リセット後の値」変更
“f(OCOS)” → “tw(RSTL)“
「図 3.2 メモリ配置」内、オンチップデバッガモニタ領域の先頭番地「13800h」→「13000h」
21
「表 4.2 SFR 一覧 (2/16)」
注記変更
691
「表 5.1 絶対最大定格」
一部変更
692
「表 5.2 推奨動作条件 (1/3)」
一部変更
693
「表 5.3 推奨動作条件 (2/3)」
一部変更
694
「表 5.4 推奨動作条件 (3/3)」　電源リップル関連の項目追加
694
「図 5.1 電源リップル波形」　追加
694
「表 5.4 推奨動作条件 (3/3)」　一部変更
695
「表 5.4 A/D変換特性」
一部変更、注記追加に伴い、図 5.2 A/D 精度測定回路を追加
695
「表 5.6 A/D変換特性 (1/2) 」
一部変更
696
「表 5.7 A/D変換特性 (2/2)」
一部変更
697
「表 5.8 フラッシュメモリ動作時の CPU クロック（f(BCLK)）」　注記変更
697
「表 5.9 フラッシュメモリ ( プログラムROM1、2) の電気的特性」
一部変更
699
「表 5.11 電圧検出 0回路の電気的特性」
一部変更
699
「表 5.12 電圧検出 1回路の電気的特性」
一部変更
700
「表 5.13 電圧検出 2回路の電気的特性」
一部変更
700
「表 5.14 パワーオンリセット回路」　一部変更
700
「図 5.3 パワーオンリセット回路の電気的特性」
一部変更
700
「5.2.2 タイミング必要条件( 周辺機能、他）
」　一部変更
702
「5.1.7 発振回路の電気的特性」
一部変更
702
「表 5.16 125kHzオンチップオシレータ発振回路の電気的特性」一部変更
703
「表 5.17 電気的特性 (1)」
一部変更
705
「表 5.19 電気的特性 (3)」
一部変更
706
「表 5.20 電気的特性 (4)」
一部変更
707
「表 5.21 リセット入力 (RESET 入力 )」　一部変更
720
「表 5.37 電気的特性 (1)」
一部変更
721
一部変更
「表 5.38 電気的特性 (2)」
722
「表 5.39 電気的特性 (3)」
一部変更
723
「表 5.40 リセット入力 (RESET 入力 )」　一部変更
全体
001Ah 電圧検出回路動作許可レジスタ : リセット後の値を「000X 0000b」より変更
全体
002Ah 電圧監視 0回路制御レジスタ : リセット後の値を「1100 XX10b」より変更
全体
002Bh 電圧監視 1回路制御レジスタ : リセット後の値を「1000 1X10b」より変更
全体
03A2h 断線検知アシスト機能レジスタ : リセット後の値を「XX00 0000b」より変更
全体
全体
概要
3
03DCh D/A制御レジスタ : リセット後の値を「XXXX XX00b」より変更
D08Ah~D08Bh PMC0 カウント値レジスタ、D09Eh~D09Fh PMC1 カウント値レジスタを削除
表 1.2 仕様概要 (100 ピン版 ) (2/2): 注 1を削除
4
表 1.3 製品一覧表 : 384K バイト版の型名を追加
5
図 1.1 型名とメモリサイズ・パッケージ : 「メモリ容量」に「384K バイト」を追加
11
表 1.6 端子機能の説明 (100 ピン版 ) (1/3): HOLD 機能の説明を変更
アドレス空間
図 3.2 メモリ配置 :
18
• 各予約領域に注 1 と注3を追加
•「プログラムROM1」に 384K バイトの番地を追加
SFR
20
表 4.1 SFR 一覧 (1):
• 001Ah のリセット値を変更
• 注 2 から「VCR1レジスタ、VCR2 レジスタ」を削除
• 注 5- 注 6を削除し、新たに注 5 を追加
A-1
M16C/64A グループデータシート
改訂記録
Rev.
2.00
発行日
2011.02.07
ページ
21
改訂内容
表 4.2 SFR 一覧 (2):
• 002Ah、002Bh のリセット値を変更
• 注 2- 注 7を削除し、新たに注 2 を追加
39
4.2.1 レジスタ設定時の注意事項 :
• リードモディファイライト命令に関する記述を追加
• 表 4.20 リードモディファイライト命令を追加
電気的特性
40
表 5.1 絶対最大定格 : Toprのフラッシュ書き込み消去時の値を領域別に記載
41
表 5.2 推奨動作条件 (1/3):
• VCC1 ,VCC2 の値をCEC 使用/未使用別に記載
• VIH と VILに CECの値を追加
45
48
表 5.9 フラッシュメモリ ( プログラム ROM1、2)の電気的特性 :
「読み出し電圧」の測定条件を追加
表 5.14 パワーオンリセット回路 :
• tw(por) を追加
• 注 1 を一部追加
48
51、69
図5.3 パワーオンリセット回路の電気的特性 : 注 2を削除
表 5.17 電気的特性 (1): VT+-VT-のヒステリシス行に「ZP, IDU, IDV, IDW」を追加
54、71
表 5.20 電気的特性 (4): 384K 版の型名を追加
60、77
5.2.2.7 マルチマスタ I2C-bus、5.3.2.7 マルチマスタ I2C-bus: 追加
61~67,
78~84
表 5.34~ 表 5.37 メモリ拡張モード、マイクロプロセッサモード、
表 5.54~ 表 5.57 メモリ拡張モード、マイクロプロセッサモード :
• HOLD 入力セットアップ時削除
• HOLD 入力ホールド時削除
• HLDA出力遅延時間削除
61
62、79
69
表 5.34 メモリ拡張モード、マイクロプロセッサモード :
RDY入力セットアップ時間「30」から変更
図 5.13 タイミング図、図 5.26 タイミング図:
下部の(Common to wait state and no wait state settings) を削除
表 5.38 電気的特性 (1):
• VOL、VT+-VT- にCEC の値を追加
• VT+-VT- のヒステリシス行に「ZP, IDU, IDV, IDW」を追加
• IIH の下行に Power OFF時の端子電流を追加
70
71
78
表 5.39 電気的特性 (2):
フラッシュメモリプログラム中、フラッシュメモリイレーズ中の測定条件「VCC1=5.0V」より変更
表 5.40 電気的特性 (3):
• 384K 版の型名を追加
• フラッシュメモリプログラム中、フラッシュメモリイレーズ中の測定条件「VCC1=5.0V」より
変更
表 5.54 メモリ拡張モード、マイクロプロセッサモード :
RDY入力セットアップ時間「40」から変更
すべての商標および登録商標は、それぞれの所有者に帰属します。
HDMI及び High-Definition Multimedia Interface は、HDMI Licensing, LLC の商標または登録商標です。
A-2
製品ご使用上の注意事項
ここでは、マイコン製品全体に適用する「使用上の注意事項」について説明します。個別の使用上の注意
事項については、本文を参照してください。なお、本マニュアルの本文と異なる記載がある場合は、本文の
記載が優先するものとします。
1. 未使用端子の処理
【注意】未使用端子は、本文の「未使用端子の処理」に従って処理してください。
CMOS 製品の入力端子のインピーダンスは、一般に、ハイインピーダンスとなっています。未使用端
子を開放状態で動作させると、誘導現象により、LSI 周辺のノイズが印加され、LSI 内部で貫通電流が
流れたり、入力信号と認識されて誤動作を起こす恐れがあります。未使用端子は、本文「未使用端子
の処理」で説明する指示に従い処理してください。
2. 電源投入時の処置
【注意】電源投入時は，製品の状態は不定です。
電源投入時には、LSI の内部回路の状態は不確定であり、レジスタの設定や各端子の状態は不定で
す。
外部リセット端子でリセットする製品の場合、電源投入からリセットが有効になるまでの期間、端子
の状態は保証できません。
同様に、内蔵パワーオンリセット機能を使用してリセットする製品の場合、電源投入からリセットの
かかる一定電圧に達するまでの期間、端子の状態は保証できません。
3. リザーブアドレス（予約領域）のアクセス禁止
【注意】リザーブアドレス（予約領域）のアクセスを禁止します。
アドレス領域には、将来の機能拡張用に割り付けられているリザーブアドレス（予約領域）がありま
す。これらのアドレスをアクセスしたときの動作については、保証できませんので、アクセスしない
ようにしてください。
4. クロックについて
【注意】リセット時は、クロックが安定した後、リセットを解除してください。
プログラム実行中のクロック切り替え時は、切り替え先クロックが安定した後に切り替えてくださ
い。
リセット時、外部発振子（または外部発振回路）を用いたクロックで動作を開始するシステムでは、
クロックが十分安定した後、リセットを解除してください。また、プログラムの途中で外部発振子
（または外部発振回路）を用いたクロックに切り替える場合は、切り替え先のクロックが十分安定し
てから切り替えてください。
5. 製品間の相違について
【注意】型名の異なる製品に変更する場合は、製品型名ごとにシステム評価試験を実施してくださ
い。
同じグループのマイコンでも型名が違うと、内部 ROM、レイアウトパターンの相違などにより、電
気的特性の範囲で、特性値、動作マージン、ノイズ耐量、ノイズ輻射量などが異なる場合がありま
す。型名が違う製品に変更する場合は、個々の製品ごとにシステム評価試験を実施してください。
ߏᵈᗧᦠ߈
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