ザイリンクス WP434 よりスマートで高性能なシステムを実現する

ホワ イ ト ペーパー : UltraScale アーキテ ク チ ャ
WP434 (v1.0) 2013 年 12 月 10 日
よ り ス マー ト で高性能な シ ス テム
を実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
著者 : Nick Mehta
画期的な シ ス テ ム パ フ ォ ーマ ン ス、 こ れ ま でにない大容量、 低消費
電力を実現 し たザ イ リ ン ク ス UltraScale™ デバ イ ス は、 多 く の次世代
アプ リ ケーシ ョ ンに最適な選択肢です。
大都市圏におけ る 信頼性の高い通信、高解像度の医療画像の撮影 と 送信、自宅での最新 ヒ ッ
ト 映画の視聴な ど、 イ ン テ リ ジ ェ ン ト な帯域幅への需要は飽 く こ と な く 増大 し てい ます。通
信シ ス テ ムは、 厳 し い電力バジ ェ ッ ト と 予算の範囲内で、 ま す ま す大量のデー タ を、 よ り
高速のデー タ レー ト で受信、 バ ッ フ ァ リ ン グ、 処理、 送信す る こ と を求め ら れてい ます。
ザ イ リ ン ク ス は、 シ ス テ ム メ ーカーの皆様が こ の よ う な要求に応え ら れ る よ う に、 業界初
の ASIC ク ラ ス のプ ロ グ ラ マブル アーキ テ ク チ ャ で あ る ザ イ リ ン ク ス の UltraScale アーキ
テ ク チ ャ をベース と す る Kintex® UltraScale™ デバ イ スお よ び Virtex® UltraScale デバ イ ス で
強化 さ れたシ リ コ ン機能を提供 し ます。20nm プ レーナ テ ク ノ ロ ジか ら 16nm FinFET お よ び
それ以降のテ ク ノ ロ ジ ま で ス ケー ラ ブルに設計 さ れた UltraScale アーキ テ ク チ ャ は、実績の
あ る アーキ テ ク チ ャ プ ラ ッ ト フ ォ ーム に多 く の革新的な アーキ テ ク チ ャ 機能を組み込み、
第 2 世代の 3D IC テ ク ノ ロ ジ を統合 し ま し た。 Vivado® Design Suite と の協調最適化でデバ
イ ス の使用率 と ユーザーの生産性の向上 を も た ら す UltraScale アーキ テ ク チ ャ に よ っ て、
ユーザーの皆様は、 よ り ス マー ト な シ ス テ ム を、 よ り 少ないデバ イ ス で、 よ り 迅速に構築
で き ます。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
市場の課題 と ト レ ン ド
現在、 さ ま ざ ま な市場 と アプ リ ケーシ ョ ン で、 シ ス テ ム帯域幅 と 処理性能の大幅な拡大が求め ら れてい ます。 有線ネ ッ ト ワ ー
ク ソ リ ュ ーシ ョ ンは 100Gb/s の複数 リ ン ク か ら 400Gb/s を経て最大 1Tb/s へ、 デジ タ ル ビデオ アプ リ ケーシ ョ ンは 1080p か ら
4K (Quad HD) を経て最大 8K (スーパー ハ イ ビ ジ ョ ン) へ、無線ネ ッ ト ワー ク は 3G か ら LTE Advanced を経て NxN LTE Advanced
へ と それぞれ進化 し てい ます。 多様なアプ リ ケーシ ョ ンにおけ る デー タ スループ ッ ト 要件の高度化は、 すべて同 じ 結果を、 す
なわち ト ラ フ ィ ッ ク の増大 と すべてのシ ス テ ム コ ンポーネ ン ト に対す る 要求の増大を も た ら し ます (図 1 を参照)。
X-Ref Target - Figure 1
Exabytes per Month
Global IP Traffic Forecast from Cisco VNI for 2011–2016
110 EB
87 EB
69 EB
55 EB
43 EB
31 EB
2011
2012
2013
2014
2015
2016
WP434_01_102813
図 1 : Cisco VNI 社によ る世界の IP ト ラ フ ィ ッ ク の予測 (2011 年～ 2016 年)
シ ス テ ム帯域幅の拡大 と と も に、 シ ス テ ム内の コ ン ポーネ ン ト への要求 も 増大 し ます。 各シ ス テ ム コ ン ポーネ ン ト 間で伝送 さ
れ る デー タ 量が増え、 必要なバ ッ フ ァ リ ン グ と デー タ 処理 も 増え てい き ます。 その結果、 一般的に 512 ビ ッ ト ～ 2,048 ビ ッ ト
のデー タ バ ス が採用 さ れ る ため、 既存のアーキ テ ク チ ャ への負担が増 し てい ます。 ザ イ リ ン ク ス の UltraScale FPGA は、 配線、
ク ロ ッ キ ン グ、 ロ ジ ッ ク 構造を始め と す る アーキ テ ク チ ャ 上の さ ま ざ ま な機能強化や技術革新に よ り 、 こ れ ら の問題に対処 し
ます。
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成功のための基盤の構築
ザ イ リ ン ク ス は、 28nm 7 シ リ ーズ FPGA で、 次の 3 つの主要な技術革新に よ っ て UltraScale の基盤を構築 し ま し た。
1.
シ リ コ ン プロセス テ ク ノ ロジ
2.
3D IC を実現す る ス タ ッ ク ド シ リ コ ン イ ン タ ーコ ネ ク ト (SSI) テ ク ノ ロ ジ
3.
Vivado Design Suite
初期段階では、 TSMC 社 と 協力 し て、 高性能 と 低消費電力を両立 さ せ る 28HPL プ ロ セ ス の開発に成功 し ま し た。 20nm では、
UltraScale アーキ テ ク チ ャ に 20SoC プ ロ セ ス を採用 し ま し た。 20SoC は 28HPL の後継プ ロ セ ス であ り 、 同 じ デザ イ ン手法を使
用 し て高性能 と 低総消費電力のバ ラ ン ス を と っ てい ます。
一部の Virtex-7 FPGA は、 業界を リ ー ド す る 革新的な SSI テ ク ノ ロ ジ を使用 し て、 従来の製造プ ロ セ ス で達成で き る 水準を超
えた容量 と 性能を実現 し ま し た。 UltraScale アーキ テ ク チ ャ をベース と する FPGA は、 第 2 世代 SSI テ ク ノ ロ ジ を採用 し て、 性
能 と 機能の限界を さ ら に押 し 上げてい ます。
ザ イ リ ン ク ス は、 プ ロ セ ス と アーキ テ ク チ ャ の技術革新を補完する ため、 28nm で Vivado Design Suite を導入 し ま し た。 Vivado
Design Suite は全 く 新 し い イ ン テ リ ジ ェ ン ト な ソ フ ト ウ ェ ア デザ イ ン ツール ス イ ー ト であ り 、 ますます高密度化す る 今後数世
代の FPGA お よ び SoC に対応で き る 分析的な配置アルゴ リ ズ ム を搭載 し てい ま す。 Vivado Design Suite の開発 と 導入に よ り 、
ソ フ ト ウ ェ アの実行時間、 結果品質 (QoR)、 デザ イ ンの配置お よ び配線が向上 し ただけでな く 、 高速で広帯域の次世代デー タ
パス の問題に対 し て改善す る 必要があ る 、 7 シ リ ーズ アーキテ ク チ ャ の重要な領域を特定で き る よ う にな り ま し た。 ザ イ リ ン
ク ス は、 こ のプ ロ セ ス を協調最適化 と 呼んでい ます。
20NM ULTRASCALE デバイ スポー ト フ ォ リ オの紹介 : KINTEX ULTRASCALE デバイ ス と V IRTEX ULTRASCALE デバイ ス
UltraScale アーキ テ ク チ ャ は、 ミ ッ ド レ ン ジお よ びハ イ エン ド の非常に幅広いシ ス テ ム要件 と アプ リ ケーシ ョ ンに対応する 2 つ
の高性能 FPGA フ ァ ミ リ (Kintex UltraScale デバ イ ス と Virtex UltraScale デバ イ ス) の基盤 と な り ます。 こ れ ら の 2 つのデバ イ ス
フ ァ ミ リ は同 じ アーキテ ク チ ャ を共有 し てい ますが、 リ ソ ース の組み合わせ (DSP、 ブ ロ ッ ク RAM、 CLB な ど) が異な り ます。
2 つのフ ァ ミ リ で基礎 と な る アーキテ ク チ ャ が同一であ る こ と は、 両フ ァ ミ リ 内のブ ロ ッ ク (DSP、 ブ ロ ッ ク RAM、 CLB な ど)
が同 じ 高性能を発揮で き る こ と を意味 し ます。
た と えば、 デジ タ ル信号処理に最適化 さ れた Kintex UltraScale 20nm デバ イ ス フ ァ ミ リ は、 Kintex-7 FPGA と Virtex UltraScale
FPGA のいずれ を も は る かに超え る デジ タ ル信号処理能力を持ち、 大量の信号処理の要求に対応 し ま す。 64 個の ト ラ ン シー
バー、 800 以上の I/O、 79MB のブ ロ ッ ク RAM を搭載 し た Kintex UltraScale FPGA は、 旧世代の FPGA のハ イ エン ド デバ イ ス
が タ ーゲ ッ ト と し ていた アプ リ ケーシ ョ ンに最適な ソ リ ュ ーシ ョ ン です。
Virtex UltraScale FPGA は、 最大 32.75Gb/s のデー タ レー ト を実現す る 104 個の ト ラ ン シーバー と 強力なオンチ ッ プお よ びオ フ
チ ッ プ メ モ リ 性能 を 組み合わせて、 シ ス テ ム 接続機能 と ス ループ ッ ト を かつて な い レ ベル ま で引 き 上げ ま す。 ま た Virtex
UltraScale フ ァ ミ リ は、 440 万 ロ ジ ッ ク セル、 89MB のブ ロ ッ ク RAM、 1,400 以上のユーザー I/O を搭載 し た世界最大の FPGA
であ る VU440 を搭載 し てい ます。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
表 1 に、 ミ ッ ド レ ン ジお よ びハ イ エ ン ド 製品に当た る 20nm お よ び 28nm デバ イ ス の最大性能の ま と め を示 し ます。 こ れ ら の
数値は、 業界最高の DSP 帯域幅、 ト ラ ン シーバー性能、 合計シ リ アル帯域幅、 エンベデ ッ ド メ モ リ 性能を示 し てい ます。
表1 : 20nm お よび 28nm デバイ スの最大値
Kintex‐7
Kintex UltraScale
Virtex‐7
Virtex UltraScale
ロ ジ ッ ク セル
478
1,160
1,995
4,407
ブ ロ ッ ク RAM (MB)
34
76
68
115
DSP48
1,920
5,520
3,600
2,880
DSP の最大処理速度 (GMAC)
2,845
8,180
5,335
4,268
32
64
96
104
最大 ト ラ ン シーバー ラ イ ン レー ト (Gb/s)
12.5
16.3
28.05
32.75
最大 ト ラ ン シーバー帯域幅 (Gb/s)
800
2,086
2,784
5,101
PCI Express ブ ロ ッ ク
1
4
4
6
100G イ ーサネ ッ ト ブ ロ ッ ク
–
2
–
7
150G Interlaken ブ ロ ッ ク
–
1
–
9
1,866
2,400
1,866
2,400
500
832
1,200
1,456
デバイ ス リ ソ ース
ト ラ ン シーバー数
メ モ リ イ ン タ ーフ ェ イ ス性能 (Mb/s)
I/O ピ ン
ザ イ リ ン ク ス の 28nm 7 シ リ ーズ ミ ッ ド レ ン ジ/ハ イ エン ド デバ イ スお よ び UltraScale デバ イ ス は、 全体 と し てマルチ ノ ー ド 製
品 ラ イ ン を構成 し ま す。 シ ス テ ム要件に応 じ て、 シ ス テ ム パ フ ォ ーマ ン ス、 消費電力、 コ ス ト の最適なバ ラ ン ス が得 ら れ る
28nm ま たは 20nm デバ イ ス フ ァ ミ リ を選択で き ます。 ザ イ リ ン ク ス 7 シ リ ーズ FPGA は こ れま で非常に多 く の導入実績があ
り 、 業界を リ ー ド す る シ ス テ ム パフ ォーマ ン ス、 電力効率、 費用対効果を実現 し て き ま し た。
ザ イ リ ン ク ス 28nm 7 シ リ ーズ デバ イ ス製品 ラ イ ンは、今後 も 多 く のアプ リ ケーシ ョ ンに最適な ソ リ ュ ーシ ョ ン を提供 し ます。
一方、 ザ イ リ ン ク ス の UltraScale アーキ テ ク チ ャ は、 通信、 ネ ッ ト ワ ー ク 、 ビ ジ ョ ン、 信号処理の各アプ リ ケーシ ョ ンの大 き
な潮流の中で求め ら れてい る 、 よ り 高速で よ り ス マー ト なシ ス テ ムのデー タ フ ロ ーお よ びパフ ォーマ ン ス の高度な要件に対応
で き ます。
次世代の課題に対応す る ULTRASCALE の機能強化
UltraScale アーキ テ ク チ ャ は、 次世代シ ス テ ムお よ びアプ リ ケーシ ョ ンが要求する 大量のデー タ を効率的に受信、 バ ッ フ ァ リ ン
グ、 処理、 送信で き る よ う に、 28nm の堅固な基盤の上にアーキ テ ク チ ャ の機能強化を加え て構築 さ れてい ます。 内部デー タ
バ ス の広帯域化 と 物理デー タ 信号処理の増加 (高速シ リ アル ト ラ ン シーバー数の急激な増加に よ る オ ンチ ッ プへの移行) が進
み、 デザ イ ンが複雑化す る につれて、 次の よ う な課題が明 ら かにな り ます。

配線遅延がシ ス テ ム全体の遅延に影響を与え る

ク ロ ッ ク ス キ ュ ーが利用可能な タ イ ミ ン グ マージ ンの大部分を消費す る

最適でない ロ ジ ッ ク パ ッ キ ン グに よ っ てシ ス テ ム パフ ォーマ ン ス が低下す る
こ れ ら の課題に対処す る には、 潜在的なボ ト ルネ ッ ク を分析的に理解 し 、 回避で き る ソ フ ト ウ ェ ア エン ジ ンが必要です。 こ の
ため、 ザ イ リ ン ク ス は、 デザ イ ン を分析 し た上で問題が発生 し そ う な箇所を特定 し 、 問題が発生す る 前に解決で き る よ う に、
Vivado Design Suite を開発 し ま し た。 ロ ジ ッ ク を近 く に ま と めてパ ッ ク す る こ と で、 使用 さ れ る エ レ メ ン ト 間の配線長が削減
さ れ、 結果 と し て配線遅延 と 消費電力が削減 さ れます。 さ ら に、 近 く にあ る こ れ ら のエ レ メ ン ト を駆動す る ク ロ ッ ク 信号がデ
ザ イ ン内を移動す る 距離が短縮 さ れ る こ と で、 ク ロ ッ ク ス キ ュ ーが削減 さ れます。
イ ン テ リ ジ ェ ン ト で分析的な Vivado ソ フ ト ウ ェ ア を 28nm ノ ー ド で導入 し たザ イ リ ン ク スは、 次の段階で、 次世代アプ リ ケー
シ ョ ンの要求に応え る 機能強化をハー ド ウ ェ ア アーキ テ ク チ ャ に加え ま し た。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
使用率、 パフ ォ ーマ ン ス、 実行時間を向上 さ せる次世代配線方式
従来の FPGA アーキ テ ク チ ャ では、 ロ ジ ッ ク リ ソ ース は イ ン タ ー コ ネ ク ト の行 と 列か ら な る 行列 と し て レ イ ア ウ ト さ れます。
FPGA デバ イ ス が数百万 ロ ジ ッ ク セルの容量 (数千万個の ASIC ゲー ト に相当) ま で大規模化する につれて、(N の二乗に比例 し
て増加す る ) ロ ジ ッ ク と 、 (N に比例 し て増加する ) イ ン タ ー コ ネ ク ト ト ラ ッ ク の数の差が広が り 、 必要なシ ス テ ム パフ ォーマ
ン ス レベルを満たすデザ イ ンの配線を制約す る 要因 と な り ます。
UltraScale アーキ テ ク チ ャ は、 こ の問題に対処す る ため、 すべてのデバ イ ス内で イ ン タ ー コ ネ ク ト ト ラ ッ ク 数を増や し て、 A
か ら B への よ り 直接的な経路を提供 し 、 最 も 高速で最 も 消費電力が小 さ い構成で ロ ジ ッ ク リ ソ ース を接続す る ために ソ フ ト
ウ ェ ア ツールが利用で き る オプシ ョ ン を増や し ます。 図 2 を参照 し て く だ さ い。
X-Ref Target - Figure 2
Logic Cells Outgrowing Routing Tracks
N
Small Device
Medium Device
Large Device
N
More & Faster Paths + Analytical Placement
Close the Gap and Deliver Full Routability
Logic: 4
Tracks: 2
Logic Cells
O(N2)
Logic: 9
Tracks: 4
Logic: 16
Tracks: 6
Effect of Routing
Resources and
Analytical
Placement
Interconnect Tracks
O(N)
N
WP434_02_112113
図 2 : UltraScale アーキテ ク チ ャ への配線の追加
こ れに よ り 、 デバ イ ス内をは る かに高速に伝わ る よ う にデー タ 信号を配線す る 課題に対応で き 、 デザ イ ン全体のパフ ォーマ ン
ス が向上 し ます。 し か し 、 デー タ パフ ォーマ ン ス が向上すれば、 ク ロ ッ ク パフ ォーマ ン ス も それに従っ て向上 さ せ る 必要があ
り ます。
ASIC ス タ イルのク ロ ッ キン グによ るパ フ ォ ーマ ン スの最大化
UltraScale アーキ テ ク チ ャ 以前の FPGA アーキ テ ク チ ャ では、 グ ロ ーバル ク ロ ッ キ ン グ リ ソ ース がデバ イ ス の中心部か ら 周辺
部に展開 さ れ る 「幾何学的中心か ら の展開」 ク ロ ッ キ ン グ方式を利用 し ていたため、 その間に ス キ ュ ーが累積 さ れてい ま し た。
こ の方式に よ り 、 多 く の世代にわた っ て堅固な ソ リ ュ ーシ ョ ンが提供 さ れて き ま し たが、 チ ッ プ全体の容量、 機能、 シ ス テ ム
パフ ォ ーマ ン ス が向上す る と 、 ク ロ ッ ク ス キ ュ ーがデザ イ ン全体の タ イ ミ ン グ バジ ェ ッ ト に悪影響を及ぼす可能性があ り ま
す。 図 3 を参照 し て く だ さ い。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
X-Ref Target - Figure 3
UltraScale Clocking Architecture
Clock Domain 1
Ba
n
la
ce
d
ew
Sk
Clock Domain 2
Ba
n
la
d
ce
ew
Sk
Clock Domain 3
ed
nc
la
Ba
ew
Sk
Clocking
I/O
Logic
GT
Clock Root
Distribution
Clocks
Routing
Clocks
WP434_03_111213
図 3 : UltraScale のク ロ ッ キング アーキテ ク チ ャ
UltraScale アーキ テ ク チ ャ では ク ロ ッ ク 配線 と バ ッ フ ァ ーが全面的に再設計 さ れ、 既存の FPGA アーキ テ ク チ ャ よ り も は る か
に高い柔軟性 を 備え て い ま す。 水平方向お よ び垂直方向に豊富な ク ロ ッ ク 配線 ト ラ ッ ク と ク ロ ッ ク 分配 ト ラ ッ ク を 備え た
UltraScale アーキ テ ク チ ャ は、 数百個のグ ロ ーバル ク ロ ッ ク バ ッ フ ァ ー も 備え てい ます。 UltraScale アーキ テ ク チ ャ は、 従来の
アーキ テ ク チ ャ に比べて グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーの数が 20 倍に増え、 数千 も の配置オプシ ョ ン を利用で き ます。 基本
的に、 ク ロ ッ ク ネ ッ ト ワー ク の 「中心」 (すなわち、 ク ロ ッ ク ス キ ュ ーが累積 し 始め る 箇所) は、 UltraScale FPGA 内の任意の ク
ロ ッ ク 領域に配置で き ま す。 し た が っ て、 ASIC と 同 じ よ う に、 ク ロ ッ ク ネ ッ ト ワ ー ク を 必要な箇所にのみ配置で き ま す。
UltraScale アーキ テ ク チ ャ は最小限の ス キ ュ ーで最 も 高速な ク ロ ッ ク ネ ッ ト ワ ー ク を提供 し 、 こ のネ ッ ト ワ ー ク は、 ソ ース か
ら すべてのデス テ ィ ネーシ ョ ンへ ク ロ ッ ク 信号を伝送す る のに必要な電力 し か消費 し ません。
CLB の削減によ る配線長の短縮
ク ロ ッ ク 信号 と デー タ 信号が ロ ジ ッ ク リ ソ ース に到着 し た後、 UltraScale アーキ テ ク チ ャ は、 ト ー タ ル イ ン タ ー コ ネ ク ト (すな
わち、 総配線長) の削減を目的 と し て、 利用可能な リ ソ ース を最 も 効率的に利用で き る よ う に、 拡張 さ れた CLB を提供 し ます。
ザ イ リ ン ク ス では、 既存の CLB 構造のすべての要素を分析 し 、 ど の よ う な方法で コ ン ポーネ ン ト を よ り 効率的に使用で き る か
を検討 し ま し た。 その結果得 ら れた機能強化に よ り 、 Vivado ツールは、 は る かに多 く の (通常別々の) コ ン ポーネ ン ト を CLB
内に配置 し 、 密にパ ッ ク さ れたデザ イ ン を実現で き ます。 こ の よ う なデザ イ ンは、 デバ イ ス全体の使用率の最適化に よ り 、 高
速で動作 し なが ら 最小限の電力 し か消費 し ません。
CLB 構造に多 く の変更が加え ら れた こ と で、パ ッ キ ン グ オプシ ョ ンの柔軟性は さ ら に高ま り ます。すべての 6 入力 LUT は 2 つ
の フ リ ッ プ フ ロ ッ プ と 組み合わ さ れます。 各フ リ ッ プ フ ロ ッ プが専用の入力お よ び出力を持つため、 すべての コ ン ポーネ ン ト
は、 ま と めて使用す る こ と も 、互いに全 く 無関係に使用す る こ と も 可能です。 こ れ ら の フ リ ッ プ フ ロ ッ プは、利用可能な ク ロ ッ
ク イ ネーブル信号数の倍増、 ク ロ ッ ク イ ネーブル ポー ト お よ び リ セ ッ ト ポー ト 上のオプシ ョ ンの 「ignore」 信号、 同 じ CLB
内でア ク テ ィ ブ High お よ び ア ク テ ィ ブ Low の両方の リ セ ッ ト フ リ ッ プ フ ロ ッ プ を許容す る オプシ ョ ンの リ セ ッ ト 反転信号、
シ フ ト レ ジ ス タ お よ び分散 RAM 機能用の追加の ク ロ ッ ク 信号な ど、 フ リ ッ プ フ ロ ッ プ制御信号の数 と 柔軟性の増大か ら メ
リ ッ ト を得てい ます。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
UltraScale アーキ テ ク チ ャ の配線 リ ソ ース量の増加、 ク ロ ッ キ ン グ アーキ テ ク チ ャ の柔軟性の向上 と と も に、 CLB 接続の飛躍
的な増加に よ っ て、 密にパ ッ ク さ れた高性能なデザ イ ンが可能 と な り 、 デバ イ ス使用率の向上 と 総消費電力の削減が実現 さ れ
ます。 図 4 を参照 し て く だ さ い。
X-Ref Target - Figure 4
Optimal CLB Packing
Sub-optimal CLB Packing
Optimal CLB Packing
Sub-optimal CLB Packing
WP434_04_111313
図 4 : ロ ジ ッ ク リ ソ ースの効率的な配置
大量の I/O 帯域幅の提供
信号処理やデー タ 操作を実行す る 前に、 デー タ がデス テ ィ ネーシ ョ ンに到着 し てい る 必要があ り ます。 現在、 タ ーゲ ッ ト アプ
リ ケーシ ョ ンの要件ご と に開発 さ れた、 多数のシ リ アルお よ びパ ラ レル プ ロ ト コ ル標準が存在 し ます。 ほ と ん ど の標準に共通
す る テーマは、総デー タ スループ ッ ト の向上であ り 、 シ ス テ ム内で ますます高いデー タ レー ト で大量の情報を移動 さ せ る こ と
です。
UltraScale FPGA と の間のデー タ 転送は、高性能パ ラ レル SelectIO™ プ ロ ト コ ル と 高速シ リ アル ト ラ ン シーバー接続を組み合わ
せて実行 さ れ ま す。 I/O ブ ロ ッ ク は、 柔軟な I/O 標準 と 多数の I/O 電圧のサポー ト に よ り 、 最先端の メ モ リ イ ン タ ーフ ェ イ ス
プ ロ ト コ ル と ネ ッ ト ワー ク プ ロ ト コ ルに対応 し ます。 UltraScale アーキ テ ク チ ャ には 2 種類のシ リ アル ト ラ ン シーバーがあ り
ます。 GTH ト ラ ン シーバーは、 最大 16.3Gb/s でデー タ を転送 し 、 一般的なシ リ アル プ ロ ト コ ルに十分なパフ ォーマ ン ス を提
供 し ます。 Virtex UltraScale デバ イ スは、 チ ッ プ間お よ びチ ッ プ-光デバ イ ス間のアプ リ ケーシ ョ ンに最大 32.75Gb/s の転送速度
を実現す る GTY ト ラ ン シーバー も 備え てい ます。 GTY ト ラ ン シーバーは、 28Gb/s バ ッ ク プ レーンのサポー ト も 提供 し ます。
UltraScale アーキ テ ク チ ャ 内のすべての ト ラ ン シーバーは、 バ ッ ク プ レーン な ど の非常に高損失のチ ャ ネル上のプ ロ セ ス、 電
圧、 お よ び温度の変動を補償す る 連続自動適応等化機能を レ シーバー内で提供 し ます。 連続自動適応レ シーバーは、 自動ゲ イ
ン制御 (AGC)、 連続時間 リ ニア イ コ ラ イ ザー (CTLE)、 マルチ タ ッ プ判定帰還 イ コ ラ イ ザー (DFE) で構成 さ れます。 UltraScale
ト ラ ン シーバーは、 連続自動適応レ シーバー以外に、 非破壊 2D ア イ ス キ ャ ン機能を内蔵 し てい る ので、 ユーザーは、 ラ イ ブ
デー タ ト ラ フ ィ ッ ク を通過 さ せなが ら 、 ク ロ ッ ク デー タ リ カバ リ 回路 (CDR) が認識す る と お り に リ アル タ イ ム でデー タ 信号
を表示で き ます。 ユーザーは、 リ ン ク マージ ン を イ ン シ ス テ ムでモニ タ ー し 、 リ ン ク の信頼性を最大限に高め る ために必要な
調整を加え る こ と がで き ます。
UltraScale FPGA 内のすべての ト ラ ン シーバーは、 PCI Express® Gen3 お よ び Gen4 に必要なデー タ レ ー ト を サポー ト し ま す。
PCI Express 用統合ブ ロ ッ ク に よ り 、 最高で x8 Gen3 ま でのエ ン ド ポ イ ン ト お よ びルー ト ポー ト デザ イ ン を サポー ト し ま す。
UltraScale デバ イ ス には、100G イ ーサネ ッ ト お よ び 150G Interlaken 用の統合ブ ロ ッ ク が新たに追加 さ れま し た。こ れ ら のブ ロ ッ
ク は、 デバ イ ス ロ ジ ッ ク か ら 作成 さ れた同等の IP コ アに比べて、 デバ イ ス リ ソ ース の消費量がは る かに少な く 、 最大 90% 低
い消費電力で動作 し ます。 100G イ ーサネ ッ ト ブ ロ ッ ク は、 10x10G ま たは 4x25G と し て構成で き ます。 Interlaken ブ ロ ッ ク に
は、 12x12.5G ま たは 6x25G の構成を想定 し てい ます。
UltraScale アーキ テ ク チ ャ の ク ロ ッ キ ン グお よ び I/O カ ラ ムは、 DDR3 や DDR4 な ど、 非常に高性能の メ モ リ イ ン タ ーフ ェ イ
ス の実装専用回路 と 組み合わ さ れ ます。 UltraScale アーキ テ ク チ ャ は、 すべての I/O バン ク に追加の ク ロ ッ キ ン グ リ ソ ース が
利用で き る ため、異な る デー タ レー ト で動作す る 複数の メ モ リ イ ン タ ーフ ェ イ ス を同 じ I/O バン ク 内に イ ンプ リ メ ン ト で き る
ので、 利用可能な I/O リ ソ ース を効率的に使用で き ます。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
総消費電力の削減
同等の消費電力で よ り 大 き な帯域幅を要求す る アプ リ ケーシ ョ ンでは、 ク ロ ッ キ ン グ、 配線、 CLB の拡張に よ っ てデザ イ ン を
強化す る だけでは不十分です。 消費電力には多 く の要因が影響を与え ます。 ザ イ リ ン ク ス は、 UltraScale アーキ テ ク チ ャ の開発
にあ た り 、 プ ロ セ ス テ ク ノ ロ ジ、 ブ ロ ッ ク レベルの低消費電力モー ド 、 細か く 制御可能な ク ロ ッ ク ゲーテ ィ ン グか ら 、 最適な
DSP パ ッ キ ン グ、 専用の メ モ リ カ ス ケー ド リ ソ ース、 ク ロ ッ ク 配線のセグ メ ン ト 化ま で、 あ ら ゆ る 要因を検討 し ま し た。
ブ ロ ッ ク RAM のエ ンベデ ッ ド メ モ リ ブ ロ ッ ク は、 専用デー タ カ ス ケー ド 配線お よ び出力多重化機能を備え てお り 、 ダ イ ナ
ミ ッ ク 消費電力を劇的に削減 し た、 大規模な高速ブ ロ ッ ク RAM ア レ イ の構築が可能です。 すべての使用 さ れていないブ ロ ッ
ク RAM はパ ワ ーダ ウ ン さ れ ます。 ま た、 各ブ ロ ッ ク RAM サ イ ト を動作中にオ フ に し 、 非常に短時間で再起動す る こ と が可
能です。 UltraScale アーキ テ ク チ ャ ではデジ タ ル信号処理性能が強化 さ れ、 処理の実行に必要な DSP ブ ロ ッ ク の総数が削減 さ
れ る ので、 デザ イ ン全体のサ イ ズ を縮小で き ます。 こ れに よ り 、 ス タ テ ィ ッ ク 消費電力 と ダ イ ナ ミ ッ ク 消費電力が大幅に削減
さ れ る 可能性があ り ます。
UltraScale アーキ テ ク チ ャ 内の GTH ト ラ ン シーバーは、 10G バ ッ ク プ レーン アプ リ ケーシ ョ ン での消費電力が大幅に削減 さ れ
る よ う に最適化 さ れてい ます。 さ ら に、 こ の ト ラ ン シーバーは、 チ ッ プ間ま たはチ ッ プ-光デバ イ ス間のアプ リ ケーシ ョ ン な ど
の低損失チ ャ ネル上で イ ン タ ーフ ェ イ ス を と る 場合に イ ネーブルにで き る 、 低消費電力モー ド を備え てい ます。
UltraScale アーキ テ ク チ ャ の新 し い ク ロ ッ キ ン グ アーキ テ ク チ ャ は、 必要な箇所でのみ ク ロ ッ ク を ド ラ イ ブで き る ため、 小 さ
な ロ ジ ッ ク セ ッ ト ご と に ク ロ ッ ク を オ フ にす る こ と がで き 、 ゲーテ ィ ン グの細粒度が さ ら に向上 し ます。
こ れ ら の消費電力削減のための技術革新 と 手法は、 すべて Vivado Design Suite と 協調開発 さ れ、 協調最適化に よ る 高性能で低
消費電力の FPGA アーキ テ ク チ ャ を実現 し ます。
同 じ プ ラ ッ ト フ ォ ームの製品 フ ァ ミ リ 間の拡張性
ザ イ リ ン ク ス は、 7 シ リ ーズ FPGA で、 最適化 さ れた ス ケー ラ ブルなアーキ テ ク チ ャ を導入 し 、 異な る FPGA フ ァ ミ リ 内で も
同 じ アーキ テ ク チ ャ ブ ロ ッ ク を設計可能に し て、 異な る フ ァ ミ リ 間でのデザ イ ン の移行を容易に し ま し た。 UltraScale アーキ
テ ク チ ャ は、 こ の機能を継承 し た上、 Kintex UltraScale フ ァ ミ リ と Virtex UltraScale フ ァ ミ リ 間のパ ッ ケージ フ ッ ト プ リ ン ト の
互換性で補強 し 、 異な る リ ソ ー ス を組み合わせた派生製品や次世代製品へのデザ イ ン の拡張を可能に し ま し た。 こ れに よ り 、
シ ス テ ム全体ま たは PCB デザ イ ンへの投資を保護 し なが ら 、 容量、 性能、 消費電力ま たは コ ス ト の要件に合わせて、 よ り 高性
能のデバ イ ス ま たは性能を抑えたデバ イ ス を選択で き ます。 表 2 に、 Kintex UltraScale フ ァ ミ リ お よ び Virtex UltraScale フ ァ ミ
リ のパ ッ ケージ フ ッ ト プ リ ン ト の移行を示 し ます。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
表 2 : 同一フ ァ ミ リ 内および異な る フ ァ ミ リ 間の UltraScale デバイ スの移行パス
パ ッ ケージ寸法 (mm)
27x27
31x31
35x35
Kintex UltraScale
KU035
●
●
Kintex UltraScale
KU040
●
●
40x40
Kintex UltraScale
KU060
●
●
Kintex UltraScale
KU075
●
●
42.5x42.5
45x45
50x50
●
Kintex UltraScale
KU100
●
●
●
●
Kintex UltraScale
KU115
●
●
●
●
Virtex UltraScale
VU065
●
Virtex UltraScale
VU080
●
●
●
●
Virtex UltraScale
VU095
●
●
●
●
●
●
●
●
Virtex UltraScale
VU145
●
●
Virtex UltraScale
VU160
●
●
Virtex UltraScale
VU125
Virtex UltraScale
VU440
注記 : 1 フ ッ ト プ リ ン ト の互換性の範囲を網掛けの項目で示 し ます。
よ り ス マー ト で高性能な シ ス テムを実現する ULTRASCALE アーキテ ク チ ャ
構成変更可能で再プ ロ グ ラ ム可能な FPGA は、 多 く の用途に適合 し ます。 い く つかの主要な アプ リ ケーシ ョ ンに極めて高性能
な UltraScale FPGA を採用す る と 、 非常に大 き な メ リ ッ ト が得 ら れます。
ASIC プ ロ ト タ イ プおよびエ ミ ュ レーシ ョ ン
28nm では、 SSI テ ク ノ ロ ジ を採用 し た 200 万 ロ ジ ッ ク セル (LC) FPGA であ る Virtex-7 2000T FPGA の登場に よ り 、 デバ イ ス の
容量 と 性能が画期的に進化 し ま し た。 20nm では、 UltraScale アーキ テ ク チ ャ に第 2 世代 SSI テ ク ノ ロ ジが採用 さ れ、 440 万 ロ
ジ ッ ク セル、 90MB のオ ンチ ッ プ ブ ロ ッ ク メ モ リ 、 1,400 以上のユーザー I/O お よ び 48 個のシ リ アル ト ラ ン シーバーを搭載
し たデバ イ ス であ る VU440 3D IC に よ り 、業界を リ ー ド す る デバ イ ス容量が さ ら に拡張 さ れま し た。図 5 を参照 し て く だ さ い。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
X-Ref Target - Figure 5
VU440
VU440
VU440
VU440
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図 5 : 複数の UltraScale FPGA を ASIC プ ロ ト タ イ プ プ ラ ッ ト フ ォ ーム と し て使用 し た構成
大規模 FPGA は、 ASIC プ ロ ト タ イ プお よ びエ ミ ュ レーシ ョ ン用デバ イ ス と し て、 こ れま で よ く 使用 さ れて き ま し た。 5000 万
ASIC ゲー ト と 同等の容量を備え た VU440 デバ イ ス は、 比類のないエ ミ ュ レーシ ョ ン能力を発揮 し ます。 VU440 デバ イ ス で強
化 さ れた機能には、 次の も のがあ り ます。

デバ イ ス配線お よ び ク ロ ッ キ ン グの大幅な増強

拡張 さ れた CLB に よ る デバ イ ス パ ッ キ ン グの支援

3D IC の構築に使用 さ れ る プ ロ グ ラ マブル ロ ジ ッ ク ダ イ であ る FPGA SLR (Super Logic Region) 間での帯域幅の段階的増加

Vivado Design Suite 内の イ ン テ リ ジ ェ ン ト な配置アルゴ リ ズ ム
こ れ ら の進化に よ り 、 1 個の VU440 デバ イ ス で、 従来 2 個の 7V2000T FPGA に実装 さ れていたデザ イ ン よ り も は る かに大規模
なデザ イ ン を実装で き ます。
4x100G イ ーサネ ッ ト MAC と Interlaken 間のブ リ ッ ジ
ソ ーシ ャ ル ネ ッ ト ワーキ ン グお よ び消費者向け ビデオ アプ リ ケーシ ョ ンの爆発的な増加や、エン タ ープ ラ イ ズ用お よ びデー タ
セ ン タ ー用に要求 さ れ る 極めて高い信頼性の条件に対応す る ために、 イ ン テ リ ジ ェ ン ト なデー タ 処理への需要はかつてない レ
ベルま で高ま っ てい ます。デー タ 配信を担当する 有線通信 イ ン フ ラ ス ト ラ ク チ ャ は、 シ ス テ ム内の リ ソ ース を増や し 続け る か、
ま たは ド ラ イ ブ内で よ り 多 く の リ ソ ース と シ ス テ ム イ ン テ リ ジ ェ ン ス を組み合わせてデー タ 処理を効率化する こ と に よ り 、 こ
れ ら の需要に追従 し てい く 必要があ り ます。 ギガ ビ ッ ト イ ーサネ ッ ト のデー タ レー ト は、 10G か ら 40G、 さ ら には 100G 以上
へ と 高速化 し てい ます。 デー タ が イ ーサネ ッ ト を介 し て ラ イ ン カー ド に到着 し た後、 高い柔軟性 と 拡張性を備えたチ ッ プ間の
Interlaken プ ロ ト コ ルを使用 し て、 シ ス テ ム内の各種コ ン ポーネ ン ト 間の通信を行い ます (図 6 を参照)。
X-Ref Target - Figure 6
CFP4
CFP4
5x25G
4x25G
4x25G
Bridge
+
User Logic
4x100G
Interlaken
CFP4
VU125
4x25G
4x100G
CMAC
CFP4
5x25G
5x25G
4x25G
5x25G
CAUI4
Interlaken
WP434_06_120613
図 6 : 4X100G 向けの Virtex UltraScale ソ リ ュ ーシ ョ ン
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
専用の統合 イ ーサネ ッ ト MAC/Interlaken IP コ ア リ ソ ース を多数搭載 し た Virtex UltraScale FPGA は、 新 し い通信 ラ イ ン カー ド
で予想 さ れ る 、 4x100G イ ーサネ ッ ト MAC と Interlaken 間のブ リ ッ ジ アプ リ ケーシ ョ ンに最適です。
UltraScale FPGA の強化 さ れた イ ーサネ ッ ト MAC お よ び Interlaken IP コ アは、 シ ス テ ム と ユーザーに次の よ う な利点を も た ら
し ま す。 統合 さ れた IP コ アは、 同等の ソ フ ト IP コ ア ソ リ ュ ーシ ョ ン よ り も レ イ テ ン シが小 さ く 、 従来は不可能であ っ たパ
フ ォーマ ン ス を実現 し ます。 Virtex UltraScale FPGA は、 一般的な機能に対 し て統合 さ れた ソ リ ュ ーシ ョ ン を提供する ため、 デ
ザ イ ン内に迅速に組み込む こ と がで き 、 設計作業の生産性が向上 し ます。 設計者は、 従来 ソ フ ト MAC ブ ロ ッ ク と Interlaken イ
ン タ ーフ ェ イ ス ブ ロ ッ ク の イ ン プ リ メ ン ト に使用 さ れていた FPGA リ ソ ース を使用 し て、 プ リ パケ ッ ト 処理、 タ イ ム ス タ ン
プや他の機能を実行で き ます。 利用可能な容量が大 き いため、 多数の FPGA お よ び ASSP を 1 個の UltraScale FPGA に統合す る
以外に、 現在の ラ イ ン カー ド に対す る 積極的な要求を満たすのに必要な イ ン テ リ ジ ェ ン ス を イ ンプ リ メ ン ト で き ます。 ま た、
ネ ッ ト ワー ク プ ロ セ ッ シ ン グ ユニ ッ ト (NPU) な ど の他のシ ス テ ム コ ン ポーネ ン ト は、 よ り 多 く のサ イ ク ルを他の処理に振 り
向け る こ と がで き ます。
Virtex UltraScale FPGA 内の高性能 ト ラ ン シーバーは、 新 し い光通信標準だけでな く 、 次世代の 25G バ ッ ク プ レーンに も 対応 し
ます。 チ ッ プ-光デバ イ ス間のアプ リ ケーシ ョ ン で最大 32.75Gb/s をサポー ト す る GTY ト ラ ン シーバーは、 フ ォ ワー ド エ ラ ー
訂正 (FEC) 用の追加オーバーヘ ッ ド を含む、 CFP2 お よ び将来の CFP4 光デバ イ ス を サポー ト し ます。 次世代の 25G バ ッ ク プ
レーン (802.3bj お よ び CEI-25G-LR な ど) 用には、 GTY ト ラ ン シーバーはバ ッ ク プ レーン上で も 高い信頼性での 28.21Gb/s 動作
が可能です。アプ リ ケーシ ョ ンが こ れ ら の超高速 ト ラ ン シーバーを介 し て ますます大量のデー タ を FPGA に供給する と 、FPGA
の コ ア アーキ テ ク チ ャ は、 シ ス テ ム内にボ ト ルネ ッ ク が発生 し ない よ う に、 必要なデー タ 処理機能を同 じ く ら い高速に効率的
に実行す る 必要があ り ます。 Vivado Design Suite と 協調最適化 さ れた UltraScale アーキテ ク チ ャ は、 配線 リ ソ ース が劇的に増加
し ま し た。 こ れ ら の リ ソ ース と CLB お よ び ブ ロ ッ ク RAM の革新的な最適化機能を組み合わせて使 う こ と で、 高性能の広帯域
デー タ バ ス をデバ イ ス全体に簡単に配線で き ます。
スーパー ハイ ビ ジ ョ ン処理
100 万 ロ ジ ッ ク セルを超え る 容量 と 、8,000GMAC/s 以上の デジ タ ル信号処理性能を発揮する 5,500 個以上の高性能 DSP ス ラ イ
ス を備えた Kintex UltraScale FPGA は、 ビデオ処理アプ リ ケーシ ョ ンに多 く の メ リ ッ ト を も た ら し ます。 第 2 世代 SSI テ ク ノ ロ
ジ を採用 し た最大規模の Kintex UltraScale FPGA は、 複数の FPGA SLR を高い信頼性で組み合わせて、 デバ イ ス フ ァ ミ リ の ラ
イ フ サ イ ク ルの初期に超高性能デバ イ ス を実現 し ます。 UltraScale アーキ テ ク チ ャ をベース と す る すべての FPGA には メ モ リ
PHY が統合 さ れてい る ので、 Kintex UltraScale デバ イ ス は、 複数チ ャ ネルか ら 入力 さ れ る デー タ を非常に効率的にバ ッ フ ァ リ
ン グで き ます。 UltraScale メ モ リ イ ン タ ーフ ェ イ ス アーキ テ ク チ ャ の進化に よ り 、 既存の FPGA アーキ テ ク チ ャ に比べて低レ
イ テ ン シの メ モ リ イ ン タ ーフ ェ イ ス が低消費電力で動作で き る ため、 簡単に拡張 し て DDR4 メ モ リ をサポー ト で き ます。 図 7
を参照 し て く だ さ い。
X-Ref Target - Figure 7
Image
Sensor
MIPI
Serial
Interface
KU115
Image Processing,
Video Processing
and Connectivity
CPU
DDR4
6G-SDI
12G-SDI
10G VoIP
WP434_07_120613
図 7 : Kintex UltraScale デバイ スによ る スーパー ハイ ビ ジ ョ ン処理ソ リ ュ ーシ ョ ン
8K ビデオ イ メ ージ を数十 メ ガ ピ ク セルの機器で処理する 場合、 Kintex UltraScale FPGA のデジ タ ル信号処理性能を活用で き ま
す。 も ち ろん、 設計者はサ イ ズ、 重量、 消費電力への厳 し い制約を常に念頭に置 く 必要があ り ます。 UltraScale アーキ テ ク チ ャ
をベース と す る FPGA は、 SSI テ ク ノ ロ ジに よ る 容量 と 性能の向上に よ り 、 他の ソ リ ュ ーシ ョ ン で複数のデバ イ ス を必要 と す
る 処理を、 1 個の FPGA で実行で き ます。 ただちに得 ら れ る メ リ ッ ト と し て、 ボー ド の複雑性 と コ ス ト の削減が、 サ イ ズ と 重
量に好ま し い影響を与え ます。 複数のデバ イ ス の代わ り に 1 個の FPGA を使用で き る ため、 I/O の数が削減 さ れ、 それに よ っ
て シ ス テ ム の総消費電力 も 削減 さ れ ま す。 UltraScale アーキ テ ク チ ャ をベース と す る FPGA では、 ハー ド ウ ェ アお よ び ソ フ ト
ウ ェ アに よ る 多 く の電力最適化 メ カ ニズ ムが利用可能であ り 、 消費電力 と 熱に敏感な筐体内の環境で高性能ビ ジ ョ ン処理シ ス
テ ムに要求 さ れ る 、 さ ら な る 消費電力の削減が可能 と な り ます。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
無線 リ モー ト ラ ジオ ヘ ッ ド のデジ タ ル フ ロ ン ト エ ン ド
ス マー ト フ ォ ン、 タ ブ レ ッ ト や他のネ ッ ト ワー ク 接続機器の普及 と と も に、 デー タ 利用量 と 常時接続への需要が急増 し てい ま
す。 こ う し た需要に対処す る ため、 無線 イ ン フ ラ ス ト ラ ク チ ャ は、 マルチモー ド ま たはヘテ ロ ジニ ア ス ネ ッ ト ワー ク 内で各種
の標準 (GSM、 WCDMA、 LTE) を サポー ト し な ければな り ません。 こ の よ う な柔軟性はユーザーに と っ て非常に便利ですが、
機器 メ ーカーは ラ ジオ マ ス ト のデザ イ ンの複雑化 と い う 問題に直面 し ます。分散型基地局アーキ テ ク チ ャ の一部であ る リ モー
ト ラ ジオ ヘ ッ ド は、 必要なマルチモー ド のサポー ト を提供 し ます。 ラ ジオ ヘ ッ ド を マ ス ト の高い位置でア ン テナの隣に取 り
付ければ、 (伝送 ラ イ ン損失が大幅に減少す る ため) シ ス テ ム パフ ォーマ ン ス の観点か ら 見て有利ですが、 ア ン テナ マ ス ト の頂
点近 く の小 さ な筐体に複雑な機能を盛 り 込む こ と にな り 、 ア ク セ ス と サービ ス が難 し く な り ます。 し たがっ て、 シ ス テ ム コ ン
ポーネ ン ト を選択す る 際は、 信頼性、 消費電力、 冷却が重要にな り ます。 図 8 を参照 し て く だ さ い。
X-Ref Target - Figure 8
Fb
ADC
DDR4
DUC
Optical
Module
Optical
Module
CFR
DPD
0
1
9.8G
RX
7
0
DDC
0
DAC
RF
0
JESD204B
Processor
CPRI
Baseband
TX 7
ADC
7
12.5G
491 MHz
WP434_09_111213
図 8 : Kintex UltraScale を使用 し た無線 リ モー ト ラ ジオ ヘ ッ ド DFE のイ ン プ リ メ ン テーシ ョ ン
Kintex UltraScale FPGA は、次世代の リ モー ト ラ ジオ ヘ ッ ド のデジ タ ル フ ロ ン ト エン ド アプ リ ケーシ ョ ンに最適です。 マ ス ト
の頂点の スペース に高い価値があ る ので、 使用 さ れ る コ ン ポーネ ン ト は少ないほ ど望ま し い と 言え ます。 豊富な DSP リ ソ ース
を搭載 し た Kintex UltraScale FPGA は、 ラ ジオ ヘ ッ ド のすべての信号処理機能 (ア ッ プ コ ンバージ ョ ン、 ダ ウ ン コ ンバージ ョ
ン、 ク レ ス ト フ ァ ク タ ー リ ダ ク シ ョ ン、プ リ デ ィ ス ト ーシ ョ ン) を実行する のに十分な機能を 1 個の FPGA 内に備え てい ます。
ワ ンチ ッ プ ソ リ ュ ーシ ョ ンには、 マルチチ ッ プ ソ リ ュ ーシ ョ ンに比べて大き な メ リ ッ ト があ り ます。物理的フ ッ ト プ リ ン ト が
小 さ く な っ て PCB を小型化で き る 一方、 I/O 数が少ないので ( し たが っ て、 半田付け さ れ る 接合部が少ないので) シ ス テ ムの信
頼性が向上す る な ど、 あ ら ゆ る 条件が、 ユニ ッ ト のサービ ス に関連 し た運用コ ス ト の削減につなが り ます。 さ ら に、 UltraScale
アーキ テ ク チ ャ をベー ス と す る すべての FPGA 内の高性能 DSP と ブ ロ ッ ク メ モ リ は、 すべての FPGA ス ピー ド グ レ ー ド で
500MHz を超え る パフ ォーマ ン ス を発揮す る ため、 こ の よ う な タ イ プの コ ス ト 重視のアプ リ ケーシ ョ ンに メ リ ッ ト があ り ます。
Kintex UltraScale FPGA は、低消費電力アーキ テ ク チ ャ と リ ッ ド レ ス フ リ ッ プチ ッ プ パ ッ ケージ採用の小型フ ォーム フ ァ ク タ ー
に よ り 、 エア フ ロ ーが極めて少ないために冷却性能が限 ら れ る 筐体内の環境で も 良好な性能を発揮 し ま す。 Kintex UltraScale
FPGA 内の最適化 さ れた ト ラ ン シーバーは、 現在のシ リ アル プ ロ ト コ ルに適合す る 性能 (9.8Gb/s CPRI、12.5Gb/s JESD204) を提
供す る だけでな く 、消費電力を最適化 し た ト ラ ン シーバー アーキテ ク チ ャ を変えずに、次世代のシ リ アル プ ロ ト コ ルへ と 拡張
す る のに必要な拡張性 も 備えてい ます。
ま とめ
今日の世界では、 よ り 多 く の情報を、 よ り 迅速に、 よ り 多 く の宛先に届け る こ と が求め ら れてい ます。 その中で機器 メ ーカー
は、 よ り 高度な性能 と イ ン テ リ ジ ェ ン ス を自社のシ ス テ ム で実現す る 必要があ り 、 結果 と し て、 よ り 多 く のデー タ が (多 く の
場合、 よ り 広帯域のデー タ バ ス を使用 し て) よ り 高速なデー タ レー ト でシ ス テ ム内を伝送 さ れてい ます。 従来の FPGA アーキ
テ ク チ ャ にはい く つかのボ ト ルネ ッ ク があ る ため、 次世代の高性能アプ リ ケーシ ョ ン を高い信頼性で イ ンプ リ メ ン ト す る こ と
は困難です。 ザ イ リ ン ク ス の UltraScale アーキ テ ク チ ャ は、 各種の市場お よ びアプ リ ケーシ ョ ン に さ ま ざ ま な メ リ ッ ト を も た
ら し ます。 UltraScale アーキ テ ク チ ャ をベース と す る すべての FPGA は、 CLB の拡張、 デバ イ ス配線の飛躍的な増加、 革命的
な ASIC ス タ イ ルの ク ロ ッ キ ン グ アーキテ ク チ ャ と 、 高性能 DSP、 メ モ リ イ ン タ ーフ ェ イ ス PHY、 シ リ アル ト ラ ン シーバー
を組み合わせて、 シ ス テ ム パフ ォーマ ン ス の限界を押 し 上げます。 優れたシ ス テ ム パフ ォーマ ン ス、 こ れま でにない大容量、
各種の革新的な低消費電力機能を実現 し たザ イ リ ン ク ス の UltraScale アーキ テ ク チ ャ は、 多 く の次世代アプ リ ケーシ ョ ンに最
適な選択肢です。
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よ り スマー ト で高性能な シス テムを実現するザイ リ ン ク スの UltraScale アーキテ ク チ ャ
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2013 年 12 月 10 日
1.0
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